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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-02-07
(45)【発行日】2025-02-18
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H10D 12/00 20250101AFI20250210BHJP
H10D 84/80 20250101ALI20250210BHJP
H10D 30/60 20250101ALI20250210BHJP
H10D 84/83 20250101ALI20250210BHJP
H10D 30/66 20250101ALI20250210BHJP
H10D 30/01 20250101ALI20250210BHJP
【ＦＩ】
H01L29/78 655F
H01L27/06 102A
H01L29/78 301V
H01L29/78 301X
H01L27/088 C
H01L29/78 652Q
H01L29/78 657G
H01L29/78 653A
H01L29/78 658F
H01L29/78 655C
H01L29/78 652T
【請求項の数】
6
(21)【出願番号】P 2020193696
(22)【出願日】2020-11-20
(65)【公開番号】P2022082244
(43)【公開日】2022-06-01
【審査請求日】2023-04-25
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】黒田 亮太
(72)【発明者】
【氏名】松浦 仁
【審査官】恩田 和彦
(56)【参考文献】
【文献】特開２０１１－００３７２８（ＪＰ，Ａ）
【文献】特開２０１７－１４３１３６（ＪＰ，Ａ）
【文献】特開２０１５－０９５５７８（ＪＰ，Ａ）
【文献】特開２０１９－０６２０３１（ＪＰ，Ａ）
【文献】特開２０２０－０７７７５６（ＪＰ，Ａ）
【文献】特開２０１９－１６１１８１（ＪＰ，Ａ）
【文献】特開２０１６－０５８４６６（ＪＰ，Ａ）
【文献】特開２０１８－１７０４２５（ＪＰ，Ａ）
【文献】米国特許出願公開第２００８／０２９０３６７（ＵＳ，Ａ１）
【文献】国際公開第２０２０／０８０４７６（ＷＯ，Ａ１）
【文献】特開２０１８－０４１７８９（ＪＰ，Ａ）
【文献】特開２０１９－０３３１５１（ＪＰ，Ａ）
【文献】特開２０１７－１３５２４５（ＪＰ，Ａ）
【文献】特開２００３－１９７９１４（ＪＰ，Ａ）
【文献】特開２０１７－０４１５４７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７３９
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／１２
(57)【特許請求の範囲】
【請求項1】
第１領域と、平面視において前記第１領域に囲まれる第２領域および第３領域とを有する半導体基板と、
前記第１領域の前記半導体基板上に形成され、平面視において前記第２領域および前記第３領域を囲む環状の第１絶縁膜と、
前記第３領域の前記半導体基板の上面に形成されたトレンチと、
前記トレンチ内に第２絶縁膜を介して形成されたゲート電極と、
前記第２領域の前記半導体基板内に形成されたＰ型半導体領域と、
前記Ｐ型半導体領域の直上であって前記半導体基板上に第３絶縁膜を介して形成され、前記ゲート電極に電気的に接続された抵抗素子と、
前記第２領域の前記抵抗素子上、および前記第３領域の前記半導体基板上に位置する層間絶縁膜と、
前記抵抗素子上に形成された第１プラグおよび配線であって、前記第１プラグは前記抵抗素子の上面に接続されている、前記第１プラグおよび前記配線と、
前記ゲート電極の上面に接続された第２プラグと、
前記半導体基板の下面に形成されたＰ型半導体層と、
を有し、
前記ゲート電極と前記抵抗素子とは、互いに分離しており、
前記ゲート電極および前記Ｐ型半導体層は、ＩＧＢＴを構成し、
前記ゲート電極と前記抵抗素子とは、前記第１プラグ、前記第２プラグ、および前記配線を介して電気的に接続されており、
前記トレンチの上端である前記半導体基板の角部の直上には前記層間絶縁膜が位置し、
前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚より小さく、前記第２絶縁膜の膜厚より大きく、
前記第２絶縁膜は、前記半導体基板および前記ゲート電極のそれぞれに接しており、
前記トレンチの表面と前記ゲート電極との間の最短距離は、７０ｎｍ以上である、半導体装置。
【請求項2】
第１領域と、平面視において前記第１領域に囲まれる第２領域および第３領域とを有する半導体基板と、
前記第１領域の前記半導体基板上に形成され、平面視において前記第２領域および前記第３領域を囲む環状の第１絶縁膜と、
前記第３領域の前記半導体基板の上面に形成されたトレンチと、
前記トレンチ内に第２絶縁膜を介して形成されたゲート電極と、
前記第２領域の前記半導体基板内に形成されたＰ型半導体領域と、
前記Ｐ型半導体領域の直上であって前記半導体基板上に第３絶縁膜を介して形成され、前記ゲート電極に電気的に接続された抵抗素子と、
前記第２領域の前記抵抗素子上、および前記第３領域の前記半導体基板上に位置する層間絶縁膜と、
前記抵抗素子上に形成された第１プラグおよび配線であって、前記第１プラグは前記抵抗素子の上面に接続されている、前記第１プラグおよび前記配線と、
前記ゲート電極の上面に接続された第２プラグと、
前記半導体基板の下面に形成されたＰ型半導体層と、
を有し、
前記ゲート電極と前記抵抗素子とは、互いに分離しており、
前記ゲート電極および前記Ｐ型半導体層は、ＩＧＢＴを構成し、
前記ゲート電極と前記抵抗素子とは、前記第１プラグ、前記第２プラグ、および前記配線を介して電気的に接続されており、
前記トレンチの上端である前記半導体基板の角部の直上には前記層間絶縁膜が位置し、
前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚より小さく、前記第２絶縁膜の膜厚より大きく、
前記第３絶縁膜の厚さは、前記第２絶縁膜の厚さの２～７倍である、半導体装置。
【請求項3】
第１領域と、平面視において前記第１領域に囲まれる第２領域および第３領域とを有する半導体基板と、前記第１領域の前記半導体基板上に形成され、平面視において前記第２領域および前記第３領域を囲む環状の第１絶縁膜と、
前記第３領域の前記半導体基板の上面に形成されたトレンチと、
前記トレンチ内に第２絶縁膜を介して形成されたゲート電極と、
前記第２領域の前記半導体基板内に形成されたＰ型半導体領域と、
前記Ｐ型半導体領域の直上であって前記半導体基板上に第３絶縁膜を介して形成され、前記ゲート電極に電気的に接続された抵抗素子と、
前記半導体基板の下面に形成されたＰ型半導体層と、
を有し、
前記ゲート電極および前記Ｐ型半導体層は、ＩＧＢＴを構成し、
前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚より小さく、前記第２絶縁膜の膜厚より大きく、
前記第２絶縁膜は、前記半導体基板および前記ゲート電極のそれぞれに接しており、
前記トレンチの表面と前記ゲート電極との間の最短距離は、７０ｎｍ以上である、半導体装置。
【請求項4】
第１領域と、平面視において前記第１領域に囲まれる第２領域および第３領域とを有する半導体基板と、前記第１領域の前記半導体基板上に形成され、平面視において前記第２領域および前記第３領域を囲む環状の第１絶縁膜と、
前記第３領域の前記半導体基板の上面に形成されたトレンチと、
前記トレンチ内に第２絶縁膜を介して形成されたゲート電極と、
前記第２領域の前記半導体基板内に形成されたＰ型半導体領域と、
前記Ｐ型半導体領域の直上であって前記半導体基板上に第３絶縁膜を介して形成され、前記ゲート電極に電気的に接続された抵抗素子と、
前記半導体基板の下面に形成されたＰ型半導体層と、
を有し、
前記ゲート電極および前記Ｐ型半導体層は、ＩＧＢＴを構成し、
前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚より小さく、前記第２絶縁膜の膜厚より大きく、
前記第３絶縁膜の厚さは、前記第２絶縁膜の厚さの２～７倍である、半導体装置。
【請求項5】
（ａ）第１領域と、平面視において前記第１領域に囲まれる第２領域および第３領域とを有する半導体基板を用意する工程、（ｂ）前記第１領域の前記半導体基板上に、平面視において前記第２領域および前記第３領域を囲む環状の第１絶縁膜を形成する工程、
（ｃ）前記半導体基板の上面に、Ｐ型半導体領域を形成する工程、
（ｄ）前記半導体基板の前記上面にトレンチを形成する工程、
（ｅ）前記トレンチ内を含む前記半導体基板上に、第２絶縁膜を介して導電膜を形成した後、前記トレンチの外の前記導電膜を除去することで、前記トレンチ内の前記導電膜から成るゲート電極を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第２領域の前記第２絶縁膜上に、第３絶縁膜を介して抵抗素子を形成する工程、
（ｇ）前記半導体基板の下面に、Ｐ型半導体層を形成する工程、
を有し、
前記ゲート電極および前記Ｐ型半導体層は、ＩＧＢＴを構成し、
前記抵抗素子と、前記ゲート電極とは、電気的に接続され、
前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚より小さく、前記第２絶縁膜の膜厚より大きく、
前記第２絶縁膜は、前記半導体基板および前記ゲート電極のそれぞれに接しており、
前記トレンチの表面と前記ゲート電極との間の最短距離は、７０ｎｍ以上である、半導体装置の製造方法。
【請求項6】
（ａ）第１領域と、平面視において前記第１領域に囲まれる第２領域および第３領域とを有する半導体基板を用意する工程、（ｂ）前記第１領域の前記半導体基板上に、平面視において前記第２領域および前記第３領域を囲む環状の第１絶縁膜を形成する工程、
（ｃ）前記半導体基板の上面に、Ｐ型半導体領域を形成する工程、
（ｄ）前記半導体基板の前記上面にトレンチを形成する工程、
（ｅ）前記トレンチ内を含む前記半導体基板上に、第２絶縁膜を介して導電膜を形成した後、前記トレンチの外の前記導電膜を除去することで、前記トレンチ内の前記導電膜から成るゲート電極を形成する工程、
（ｆ）前記（ｅ）工程の後、前記第２領域の前記第２絶縁膜上に、第３絶縁膜を介して抵抗素子を形成する工程、
（ｇ）前記半導体基板の下面に、Ｐ型半導体層を形成する工程、
を有し、
前記ゲート電極および前記Ｐ型半導体層は、ＩＧＢＴを構成し、
前記抵抗素子と、前記ゲート電極とは、電気的に接続され、
前記第３絶縁膜の膜厚は、前記第１絶縁膜の膜厚より小さく、前記第２絶縁膜の膜厚より大きく、
前記第３絶縁膜の厚さは、前記第２絶縁膜の厚さの２～７倍である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、ＩＧＢＴに適用して有効な技術に関するものである。
【背景技術】
【0002】
パワー半導体の一種であるＩＧＢＴ（Insulated Gate Bipolar Transistor）では、ゲートパッドとゲート電極との間の内蔵素子として、例えばポリシリコン膜から成る内蔵抵抗が知られている。
【0003】
特許文献１（特開２０１７－４１５４７号公報）には、ＩＧＢＴのトレンチゲート電極と一体化しているポリシリコン膜を、半導体基板の上面上に形成することが記載されている。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１７－４１５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
内蔵抵抗はトレンチゲート電極を構成するポリシリコン膜と一体となって形成されることが考えられる。この場合、内蔵抵抗の下の絶縁膜はトレンチゲート絶縁膜と同じ酸化膜（つまり、ゲート酸化膜と同一行程で形成された酸化膜）で構成され、比較的薄い酸化膜構造となる。このため、内蔵抵抗と半導体基板との間で絶縁破壊が生じる恐れがある。一方、この酸化膜を厚膜化すると、トレンチゲート絶縁膜も厚膜化するため、トレンチゲート電極近傍のＰ型チャネル領域に電界が印加できず、ＩＧＢＴとしての動作に問題が生じる。
【0006】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0007】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0008】
一実施の形態である半導体装置は、トレンチゲート電極とゲートパッドとを電気的に接続する内蔵抵抗を、半導体基板上に絶縁膜を介して形成された導電膜により形成するものである。ここで、当該絶縁膜の膜厚は、トレンチゲート絶縁膜よりも厚く、フィールド酸化膜よりも薄い。
【発明の効果】
【0009】
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上できる。
【図面の簡単な説明】
【0010】
【図1】本発明の実施の形態である半導体装置が搭載された半導体チップのレイアウト構成を示す概略図である。
【図2】本発明の実施の形態である半導体装置を示す断面図である。
【図3】本発明の実施の形態である半導体装置の製造工程を説明する断面図である。
【図13】本発明の実施の形態の変形例である半導体装置を示す断面図である。
【図14】比較例である半導体装置を示す断面図である。
【発明を実施するための形態】
【0011】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
【0012】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0013】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0014】
【0015】
比較例の半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を備えている。図１４に示すように、比較例の半導体装置を構成する半導体チップは、第１領域１Ａ、第２領域１Ｂおよび第３領域１Ｃを有しており、図１４では、左から順に第１領域１Ａ、第２領域１Ｂおよび第３領域１Ｃを示している。第１領域１Ａは、平面視で第２領域１Ｂおよび第３領域１Ｃを囲む、周辺領域を含む領域である。図１４では、ＩＧＢＴとして機能する素子領域は示していない。
【0016】
比較例の半導体装置は、Ｎ型の半導体基板ＳＢと、半導体基板ＳＢの上面に形成されたＰ型ウェルＰＷと、半導体基板ＳＢ内において半導体基板ＳＢの下面近傍に形成されたＮ型半導体層ＮＬと、Ｎ型半導体層ＮＬの下面から半導体基板ＳＢの下面に亘って形成されたＰ型半導体層ＰＬとを備えている。第３領域１Ｃにおいて、半導体基板ＳＢの上面にはトレンチ（溝）ＴＲが形成され、トレンチＴＲ内には、絶縁膜ＩＦ５を介してトレンチゲート電極ＴＧが埋め込まれている。トレンチゲート電極ＴＧは、半導体基板ＳＢ上に形成された半導体層ＳＬにより構成されている。第２領域１Ｂでは、トレンチＴＲの外の半導体基板ＳＢの上面上に、絶縁膜ＩＦ５を介して半導体層ＳＬが形成されており、第２領域１Ｂの半導体層ＳＬは内蔵抵抗ＧＲ１を構成している。つまり、内蔵抵抗ＧＲ１およびトレンチゲート電極ＴＧのそれぞれは、１つの半導体層ＳＬの一部であり、内蔵抵抗ＧＲ１およびトレンチゲート電極ＴＧのそれぞれの下の絶縁膜ＩＦ５の膜厚はほぼ一様である。
【0017】
第１領域１Ａの半導体基板ＳＢ上には、ＩＧＢＴのエミッタ領域にエミッタ電位を供給するエミッタパッドＥＰが形成されている。また、第２領域１Ｂの内蔵抵抗ＧＲ１の上面には、内蔵抵抗ＧＲ１を介してトレンチゲート電極ＴＧにゲート電位を供給するゲートパッドＧＰが接続されている。ここで、半導体基板ＳＢの裏面は一様にＰ型半導体層ＰＬが形成されているのではなく、一部に欠陥としてＮ型半導体層ＢＮＬが形成されている。
【0018】
絶縁膜ＩＦ５は、例えば主にＴＥＯＳ（Tetraethyl orthosilicate）膜から成り、その膜厚は例えば１１０ｎｍ程度である。具体的には、膜厚が例えば１０ｎｍの熱酸化膜の上に、ＴＥＯＳ膜が１１０ｎｍ成膜され、計１１０ｎｍの厚さの絶縁膜ＩＦ５が構成されている。
【0019】
比較例の構造では、ＩＧＢＴがオフ状態からオン状態になるときに、比較的高速で高いコレクタ電圧が印加される場合（例えば、ｄＶ／ｄｔ＞１０ｋＶ／μｓ）がある。このとき、エミッタ電位に接続されたＰ型ウェルＰＷと内蔵抵抗ＧＲ１との間にある絶縁膜ＩＦ５に高電界が掛かり、絶縁膜ＩＦ５が破壊されることがある。特に、ＩＧＢＴの形成工程のうち、裏面側の構造の形成工程で欠陥が導入されて、当該裏面のＰ型半導体層ＰＬの一部に欠陥であるＮ型半導体層ＢＮＬが形成されていると、より顕著に絶縁膜ＩＦ５の絶縁破壊が生じる。
【0020】
ＩＧＢＴがオフ状態の時には、ＩＧＢＴに並列に接続された還流ダイオードのバイアス電圧がＩＧＢＴのコレクタ電圧に掛かっている。この電圧が印加されていると、ＩＧＢＴ内部での寄生ボディダイオードが動作し、半導体基板ＳＢ上のエミッタ電極から正孔が、半導体基板ＳＢの裏面のコレクタ電極から電子が供給されて、ＩＧＢＴ内部にキャリアが存在する状況になる（図１４参照）。寄生ボディダイオードとは、例えば図１４の第２領域１Ｂに示すＮ型の半導体基板ＳＢおよびＮ型半導体層ＮＬから成るＮ型層と、Ｐ型ウェルとのＰＮ接合により構成されるダイオードである。
【0021】
上記のように半導体基板ＳＢ内にキャリアが存在する状況でＩＧＢＴがオン状態に遷移するとき、コレクタ電圧が高ｄＶ/ｄｔで印加されると、残存キャリアが排出される。具体的には、Ｐ型ウェルＰＷ内の正孔はエミッタパッド（エミッタ電極）ＥＰを介して排出され、半導体基板ＳＢ内の電子はＮ型半導体層ＮＬを介して排出される。残存キャリアの排出により、内蔵抵抗ＧＲ１の下の半導体基板ＳＢ内でインパクトイオン化が起き、これにより発生したキャリアの掃き出しで電圧降下が発生する。その結果、半導体基板ＳＢ内に高電界が発生する。このとき、比較例のように内蔵抵抗ＧＲ１の下の絶縁膜ＩＦ５がトレンチゲート絶縁膜と同様に薄いと、第２領域１Ｂの絶縁膜ＩＦ５の電界が破壊電界に達し、内蔵抵抗ＧＲ１の下の絶縁膜ＩＦ５の破壊に至る。
【0022】
内蔵抵抗ＧＲ１とエミッタ電位に接続されたＰ型ウェルＰＷとの間の絶縁膜ＩＦ５は、通常、つまりコレクタ電圧などが遷移するとき以外の静的特性では、電位差が生じない部分である。そのため、このような破壊の発生は想定されていなかった。このように、本発明者らは、静的特性では電位差が生じない場所であっても、過渡的な動作の状況下では電位差が生じ、高電界により絶縁破壊が起きるという第１の改善の余地を見出した。
【0023】
また、ゲートトレンチ絶縁膜を構成する熱酸化膜は、ＴＥＯＳ膜に比べて構造が緻密で信頼性があるため、より厚く形成されていた方が好ましい。また、熱酸化膜はより厚く形成されていた方が、成膜ばらつきも少ないため好ましい。しかし、熱酸化膜が厚いと、トレンチＴＲの横の半導体基板ＳＢ上面を覆う熱酸化膜も厚くなる。このようにして、トレンチＴＲの上端である半導体基板ＳＢの角部を連続的に覆う熱酸化膜を厚く形成すると、当該角部が尖り易くなる問題が生じる。よって、熱酸化膜を厚くした場合、当該角部の電界集中により、当該角部を覆う導電層ＳＬとの間で絶縁破壊が生じ易くなるという第２の改善の余地が存在する。
【0024】
＜半導体チップのレイアウト構成例＞
本実施の形態におけるＩＧＢＴを備えた半導体装置について図１および図２を参照しながら説明する。図１は、本実施の形態の半導体装置が搭載された半導体チップのレイアウト構成例を示す概略図である。図２は、本実施の形態の半導体装置を示す断面図である。
本実施の形態におけるＩＧＢＴを備えた半導体装置について図１および図２を参照しながら説明する。図１は、本実施の形態の半導体装置が搭載された半導体チップのレイアウト構成例を示す概略図である。図２は、本実施の形態の半導体装置を示す断面図である。
【0025】
図１に示すように、本実施の形態の半導体チップＣＨＰは、矩形の平面形状を有している。半導体チップＣＨＰは、平面視において、ゲートパッドＧＰ、ゲート配線Ｗ１、エミッタパッドＥＰを有している。また、半導体チップＣＨＰの上面とは反対の下面（裏面）には、半導体基板の下面を覆うコレクタ電極（図１および図２では図示しない）が形成されている。半導体チップＣＨＰの上面側には、平面視においてゲートパッドＧＰ、ゲート配線Ｗ１およびエミッタパッドＥＰを囲み半導体チップＣＨＰの輪郭に沿って形成された環状の周辺領域が存在する。周辺領域の半導体基板の上面、例えば終端構造であるＦＬＲ（Field Limiting Ring）が形成されている。また、周辺領域の半導体基板上には、環状の配線ＷＲが形成されている。
【0026】
図２には、左から順に第１領域１Ａ、第２領域１Ｂおよび第３領域１Ｃを示している。図２に示す第１領域１Ａの断面は、図１のＡ－Ａ線における断面であり、第２領域１Ｂの断面は、図１のＢ－Ｂ線における断面であり、第３領域１Ｃの断面は、図１のＣ－Ｃ線における断面である。第１領域１Ａは、平面視で第２領域１Ｂおよび第３領域１Ｃを囲む周辺領域を含む領域である。図２では、ＩＧＢＴとして機能する素子領域（セル領域）は示していない。
【0027】
半導体装置は、Ｎ－型の半導体基板ＳＢと、半導体基板ＳＢの上面から半導体基板ＳＢの所定の深さに亘って形成されたＰ型ウェルＰＷを備えている。Ｐ型ウェルＰＷは、第１領域１Ａ、第２領域１Ｂおよび第３領域１Ｃに亘って形成された半導体領域である。また、半導体基板ＳＢ内は、Ｐ型ウェルＰＷの下端から離間して半導体基板ＳＢの下面近傍に形成され、半導体基板ＳＢより高い不純物濃度を有するＮ型半導体層ＮＬと、Ｎ型半導体層ＮＬの下面から半導体基板ＳＢの下面に亘って形成されたＰ型半導体層ＰＬとを備えている。つまり半導体基板ＳＢは、下面側から順に形成されたＰ型半導体層ＰＬ、Ｎ型半導体層ＮＬ、半導体基板ＳＢおよびＰ型ウェルＰＷを有している。第１領域１Ａにおいて、半導体基板ＳＢ上には環状のフィールド酸化膜である絶縁膜ＩＦ１が形成されており、絶縁膜ＩＦ１の直下には、Ｐ型ウェルＰＷが形成されていない。
【0028】
半導体基板ＳＢは、例えばＰ（リン）等のＮ型不純物が導入された単結晶Ｓｉ（シリコン）から成る。Ｎ型半導体層ＮＬは、半導体基板ＳＢにＮ型不純物（例えばＰ（リン））を導入して形成された半導体領域である。Ｎ型半導体層ＮＬは、ＩＧＢＴのバッファ層として機能する。Ｐ型半導体層ＰＬおよびＰ型ウェルＰＷは、半導体基板ＳＢにＰ型不純物（例えばＢ（ホウ素））を導入して形成された半導体領域である。Ｐ型半導体層ＰＬは、半導体基板ＳＢ内に正孔を注入する層である。
【0029】
第３領域１Ｃにおいて、半導体基板ＳＢの上面にはトレンチ（溝）ＴＲが形成され、トレンチＴＲ内には、絶縁膜ＩＦ２を介してトレンチゲート電極ＴＧが埋め込まれている。トレンチＴＲの深さは、ここではＰ型ウェルＰＷよりも浅く、トレンチＴＲの下端はＰ型ウェルＰＷの下端に達していない。トレンチゲート電極ＴＧは、トレンチＴＲ内に、トレンチゲート絶縁膜である絶縁膜ＩＦ２を介して埋め込まれたポリシリコン膜により構成されている。トレンチゲート電極ＴＧを構成するポリシリコン膜には、例えばＰ（リン）が導入されている。ここで、トレンチゲート電極ＴＧを構成するポリシリコン膜および絶縁膜ＩＦ２は、トレンチＴＲの外の領域、つまり、トレンチＴＲと平面視で重ならない領域において、半導体基板ＳＢ上には形成されていない。
【0030】
第２領域１Ｂでは、半導体基板ＳＢの上面上に、絶縁膜ＩＦ４を介して内蔵抵抗ＧＲが形成されている。内蔵抵抗ＧＲは、Ｐ型ウェルＰＷの直上に形成されている。言い換えれば、内蔵抵抗ＧＲは、平面視でＰ型ウェルＰＷと重なっている。絶縁膜ＩＦ４は、半導体基板ＳＢ上に順に積層された絶縁膜ＩＦ２および絶縁膜ＩＦ３により構成されている。この絶縁膜ＩＦ２は、第３領域１ＣのトレンチＴＲ内に形成された絶縁膜ＩＦ２と同じ工程で形成された熱酸化膜から成る。また、絶縁膜ＩＦ３は、例えばＴＥＯＳ膜である。このため、絶縁膜ＩＦ４の膜厚は、トレンチＴＲ内の絶縁膜ＩＦ２の膜厚よりも大きい。言い換えれば、内蔵抵抗ＧＲと半導体基板ＳＢの上面との間の絶縁膜の厚さは、トレンチＴＲの表面とトレンチゲート電極ＴＧとの間の絶縁膜の厚さよりも大きい。絶縁膜ＩＦ４の膜厚は、比較例の絶縁膜ＩＦ５の膜厚の約２～７倍であり、具体的には例えば５倍程度である。
【0031】
トレンチゲート絶縁膜は絶縁膜ＩＦ２のみで形成されているため、絶縁膜ＩＦ２は、半導体基板ＳＢの表面（トレンチＴＲの表面）およびトレンチゲート電極ＴＧの表面のそれぞれに接している。ここでは、トレンチゲート絶縁膜である絶縁膜ＩＦ２を熱酸化膜単層で構成しているため、トレンチゲート絶縁膜を熱酸化膜およびＴＥＯＳ膜との積層構造とする場合に比べて、トレンチゲート絶縁膜の膜厚のばらつき発生を防げる。これにより、ＩＧＢＴのしきい値電圧Ｖｔｈのばらつきを低減できる。
【0032】
また、絶縁膜ＩＦ４の膜厚は、フィールド酸化膜（フィールド絶縁膜）である絶縁膜ＩＦ１の膜厚よりも小さい。これは、フィールド酸化膜よりも厚い絶縁膜ＩＦ４を形成すると、その膜厚が大きすぎるため、フォトリソグラフィ工程で正確な露光を行えず、パターニングが正常に行えない虞があるためである。絶縁膜ＩＦ２は、絶縁膜ＩＦ３よりも比誘電率が高く、構造が緻密な膜である。
【0033】
絶縁膜ＩＦ３の膜厚は、絶縁膜ＩＦ４の膜厚よりも大きい。絶縁膜ＩＦ４の膜厚は、例えば１００～７００ｎｍであり、当該膜厚は、例えば２００～４００ｎｍがより好ましい。絶縁膜ＩＦ２の膜厚は、例えば７０ｎｍ以上であり、具体的には、例えば１００ｎｍである。つまり、トレンチＴＲの表面とトレンチゲート電極ＴＧとの間の最短距離は、７０ｎｍ以上である。また、絶縁膜ＩＦ３の膜厚は、例えば４５０ｎｍ程度である。絶縁膜ＩＦ１の膜厚は、例えば７００ｎｍ程度である。絶縁膜ＩＦ３は、酸化シリコン膜に限らず、例えば窒化シリコン膜により構成されていてもよい。絶縁膜ＩＦ１は、例えば酸化シリコン膜から成る環状パターンであり、平面視において、素子領域、第２領域１Ｂ、第３領域１Ｃ、後述のエミッタパッドＥＰ、ゲートパッドＧＰおよびゲート配線Ｗ１を囲んでいる。
【0034】
内蔵抵抗ＧＲは、例えばポリシリコン膜から成り、例えばＡｓ（ヒ素）の導入によって導電性を持たせた抵抗体である。ここで、内蔵抵抗ＧＲおよびトレンチゲート電極ＴＧは、互いに離間している。内蔵抵抗ＧＲは、ゲートパッドＧＰと、トレンチゲート電極ＴＧとの間に直列に接続された抵抗体から成る抵抗素子である。
【0035】
半導体基板ＳＢ上には、トレンチゲート電極ＴＧ、絶縁膜ＩＦ１～ＩＦ４および内蔵抵抗ＧＲを覆うように、例えば酸化シリコン膜から成る層間絶縁膜ＩＬが形成されている。層間絶縁膜ＩＬには、複数の箇所で層間絶縁膜ＩＬの上面から下面に向かって貫通する接続孔が開孔されており、接続孔内にはプラグＰＧが埋め込まれている。プラグＰＧは、例えば接続孔の底面および側面を連続的に覆うバリアメタル膜であるＴｉＮ（窒化チタン）／Ｔｉ（チタン）膜と、接続孔内にバリアメタル膜を介して埋め込まれたＷ（タングステン）膜とにより構成されている。プラグＰＧは、第１領域１ＡのＰ型ウェルＰＷの上面と、第２領域１Ｂの内蔵抵抗ＧＲの上面の両端のそれぞれと、トレンチゲート電極ＴＧの上面とに接続されている。ここで、半導体基板ＳＢの上面に沿う方向において、プラグＰＧの幅は、トレンチゲート電極ＴＧの幅よりも小さい。このため、トレンチゲート電極ＴＧに接続されたプラグＰＧの底面は、半導体基板ＳＢの上面と離間している。
【0036】
層間絶縁膜ＩＬ上およびプラグＰＧ上には、金属膜ＢＭおよび金属膜ＢＭ上に形成された金属膜Ｍ１から成る積層金属膜が形成されている。バリアメタル膜である金属膜ＢＭは、例えばＴｉＷ（チタンタングステン）膜から成り、主導体膜である金属膜Ｍ１は、例えばＡｌＣｕ（アルミニウム銅）膜から成る。また、金属膜Ｍ１は、Ａｌ膜にＳｉが添加されたＡｌＳｉ膜でもよい。複数の積層金属膜のうち、第１領域１ＡでプラグＰＧを介してＰ型ウェルＰＷに電気的に接続されたものは、エミッタパッド（エミッタ電極）ＥＰを構成している。また、複数の積層金属膜のうち、第２領域１ＢでプラグＰＧを介して内蔵抵抗ＧＲの一方の端部の上面に接続されたものは、ゲートパッドＧＰを構成している。また、複数の積層金属膜のうち、第２領域１ＢでプラグＰＧを介して内蔵抵抗ＧＲの他方の端部の上面に接続されたものは、ゲート配線Ｗ１を構成している。ゲート配線Ｗ１は、第２領域１Ｂから第３領域１Ｃに亘って形成されている。第３領域１Ｃのゲート配線Ｗ１は、プラグＰＧを介してトレンチゲート電極ＴＧに電気的に接続されている。ゲートパッドＧＰとゲート配線Ｗ１とは、互いに離間している。
【0037】
このように、ゲートパッドＧＰとトレンチゲート電極ＴＧとは、それらの間に直列に接続された複数のプラグＰＧと、内蔵抵抗ＧＲと、ゲート配線Ｗ１とにより電気的に接続されている。具体的には、ゲートパッドＧＰと内蔵抵抗ＧＲとはプラグＰＧを介して電気的に接続され、内蔵抵抗ＧＲとゲート配線Ｗ１とはプラグＰＧを介して電気的に接続され、ゲート配線Ｗ１とトレンチゲート電極ＴＧとは、プラグＰＧを介して電気的に接続されている。
【0038】
第１領域１ＡのエミッタパッドＥＰは、ＩＧＢＴのエミッタ領域にエミッタ電位を供給するものである。第２領域１ＢのゲートパッドＧＰは、内蔵抵抗ＧＲを介してトレンチゲート電極ＴＧにゲート電位を供給するものである。このようにして第３領域１Ｃのトレンチゲート電極ＴＧに供給されたゲート電位は、素子領域（図示しない）に形成されたＩＧＢＴのトレンチゲート電極に供給され、これによりＩＧＢＴの動作を制御する。トレンチゲート電極ＴＧおよびＰ型半導体層（コレクタ領域）ＰＬは、ＩＧＢＴを構成している。
【0039】
平面視でゲートパッドＧＰ、ゲート配線Ｗ１およびエミッタパッドＥＰを囲む周辺領域には、エミッタパッドＥＰと離間する上記積層金属膜から成る配線ＷＲが形成されている。
【0040】
＜半導体装置の効果＞
本実施の形態では、内蔵抵抗ＧＲの直下の絶縁膜ＩＦ４を、トレンチゲート絶縁膜に比べて厚くすることによって、ＩＧＢＴのスイッチング動作においてオフ状態からオン状態に変わるときにコレクタ電圧が高ｄＶ/ｄｔで印加されても、絶縁膜ＩＦ４に掛かる過渡的な電界を緩和できる。
本実施の形態では、内蔵抵抗ＧＲの直下の絶縁膜ＩＦ４を、トレンチゲート絶縁膜に比べて厚くすることによって、ＩＧＢＴのスイッチング動作においてオフ状態からオン状態に変わるときにコレクタ電圧が高ｄＶ/ｄｔで印加されても、絶縁膜ＩＦ４に掛かる過渡的な電界を緩和できる。
【0041】
すなわち、電界は、電界が掛かる絶縁膜を厚くすることにより緩和できる。ここでは絶縁膜ＩＦ４を比較例の絶縁膜ＩＦ５に比べて厚く形成することで、電界を緩和できる。これにより、絶縁膜ＩＦ４の破壊を防げる。具体的には、絶縁膜ＩＦ４の膜厚は、比較例の絶縁膜ＩＦ５の膜厚の約５倍であるため、電界を１／５に緩和できる。ここでは、トレンチゲート絶縁膜である絶縁膜ＩＦ２と、内蔵抵抗ＧＲの下の絶縁膜ＩＦ４とを異なる構成としているため、絶縁膜ＩＦ４を厚くしてもトレンチゲート絶縁膜は厚くならない。したがって、上記のように内蔵抵抗ＧＲの直下の絶縁膜ＩＦ４のみを厚く形成できる。これにより、第１の改善の余地を解消できる。
【0042】
また、熱酸化膜である絶縁膜ＩＦ２を例えば１００ｎｍ程度で比較的厚く形成した場合、トレンチＴＲの上端である半導体基板ＳＢの角部にコンベックスコーナー（尖った角）が形成されることが考えらえる。比較例でこのような角部が形成された場合、第２の改善の余地として説明したように、当該角部で絶縁破壊が起き易くなる。これに対し、本実施の形態では、当該角部の直上には層間絶縁膜ＩＬが形成されているのであって、角部の直上に絶縁膜ＩＦ２は形成されていない。また、角部の直上にはトレンチゲート電極ＴＧまたは内蔵抵抗ＧＲなどのポリシリコン膜は形成されていない。つまり、トレンチゲート電極ＴＧと、その上面に接続されたプラグＰＧとのそれぞれは、半導体基板ＳＢの上面に沿う方向においてトレンチＴＲと隣接する半導体基板ＳＢの上面を露出している。したがって、ゲート電極の信頼性を確保できる。つまり、第２の改善の余地を解消できる。
【0043】
＜半導体装置の製造工程＞
以下に、図３～図１２を用いて、本実施の形態の半導体装置の製造方法について説明する。図３～図１２は、本実施の形態の半導体装置の形成工程中の断面図である。図３～図１２は、図２と同じ箇所を示す断面図である。
以下に、図３～図１２を用いて、本実施の形態の半導体装置の製造方法について説明する。図３～図１２は、本実施の形態の半導体装置の形成工程中の断面図である。図３～図１２は、図２と同じ箇所を示す断面図である。
【0044】
ここではまず、図３に示すように、円板状の半導体ウェハである半導体基板ＳＢを用意する。半導体基板ＳＢは、例えばＰ（リン）等のＮ型不純物が導入された単結晶Ｓｉ（シリコン）から成る。半導体基板ＳＢには、後の工程で切り分けられてそれぞれ半導体チップとなるチップ領域が平面視において行列状に並んでいる。半導体基板ＳＢの各チップ領域は、ＩＧＢＴが形成される素子領域、ゲートパッドおよび内蔵抵抗が形成される第２領域１Ｂ、および、トレンチゲート絶縁膜の給電経路を含む第３領域１Ｃを有している。また、半導体基板ＳＢの各チップ領域は、素子領域、第２領域１Ｂおよび第３領域１Ｃを平面視においてまとめて囲む環状の周辺領域を有している。第１領域１Ａは、エミッタパッドが形成される領域と、環状の周辺領域の内側の端部とを含む領域である。
【0045】
続いて、半導体基板ＳＢ上にフィールド酸化膜である絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１は、例えば酸化シリコン膜から成り、例えばＣＶＤ（Chemical Vapor Deposition）法などにより形成できる。ここでは、絶縁膜１は初めに９５０ｎｍの厚さで成膜するが、その後の途中工程の洗浄などで、最終的には７００ｎｍ程の厚さになる。
【0046】
次に、図４に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて絶縁膜ＩＦ１の一部を除去し、これにより第１領域１Ａの一部の半導体基板ＳＢの上面と、第２領域１Ｂおよび第３領域１Ｃのそれぞれの半導体基板ＳＢの上面を露出させる。
【0047】
続いて、絶縁膜ＩＦ１をマスク（イオン注入阻止マスク）として用いて、Ｐ型不純物（例えばＢ（ホウ素））を半導体基板ＳＢの上面の上面にイオン注入法などにより打ち込む。これにより、半導体基板ＳＢの上面から所定の深さに亘って、Ｐ型半導体領域ＰＷ１を形成する。
【0048】
次に、図５に示すように、半導体基板ＳＢ上に、例えばＣＶＤ法により、例えばＴＥＯＳ膜（図示しない）を形成した後、フォトリソグラフィ技術およびドライエッチング法を用いて当該ＴＥＯＳ膜を加工し、これにより第３領域１Ｃの一部の半導体基板ＳＢの上面を露出させる。続いて、エッチング法により半導体基板ＳＢの上面に所定の深さを有するトレンチＴＲを複数形成した後、当該ＴＥＯＳ膜を除去する。
【0049】
次に、図６に示すように、半導体基板ＳＢに対し熱処理を行うことで、Ｐ型半導体領域ＰＷ１に導入された不純物を拡散させる。これにより、半導体基板ＳＢ内に、Ｐ型半導体領域ＰＷ１より深い深さを有するＰ型ウェルＰＷを形成する。続いて、半導体基板ＳＢに対し熱処理を行うことで、トレンチＴＲの表面を含む半導体基板ＳＢの表面を覆う熱酸化膜である絶縁膜ＩＦ２を形成する。この絶縁膜ＩＦ２は、例えば、以下のように形成してもよい。まず、半導体基板ＳＢに対し例えば１２００℃で３０分ほどの熱処理で、犠牲酸化膜（図示しない）を形成した後、この犠牲酸化膜を例えばウエットエッチング処理により、除去する。その後、再度９５０℃で４０分ほどの熱処理を半導体基板ＳＢに施すことにより、熱酸化膜からなる絶縁膜ＩＦ２を形成する。
【0050】
次に、図７に示すように、トレンチＴＲ内に、絶縁膜ＩＦ２を介して埋め込まれたトレンチゲート電極ＴＧを形成する。すなわち、トレンチＴＲ内を含む半導体基板ＳＢ上に、ＣＶＤ法などによりポリシリコン膜（導電膜）を成膜する。このポリシリコン膜には、成膜される際にＰ（リン）が導入される。続いて、エッチバックを行うことで、トレンチＴＲの外の当該ポリシリコン膜を除去する。これにより、トレンチＴＲ内にのみ残ったポリシリコン膜から成るトレンチゲート電極ＴＧを形成する。
【0051】
次に、図８に示すように、トレンチゲート電極ＴＧ上を含む半導体基板ＳＢ上に、ＣＶＤ法などにより、絶縁膜ＩＦ３およびポリシリコン膜ＳＦを順に成膜する。絶縁膜ＩＦ３は、例えばＴＥＯＳ膜から成る。
【0052】
次に、図９に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、ポリシリコン膜ＳＦ、絶縁膜ＩＦ３およびＩＦ２から成る積層膜の一部を除去する。これにより、第１領域１Ａ、第２領域１Ｂおよび第３領域１Ｃのそれぞれの一部の半導体基板ＳＢの上面を露出させる。これにより、第２領域１Ｂに、ポリシリコン膜ＳＦから成る内蔵抵抗ＧＲを形成する。このように、内蔵抵抗ＧＲとトレンチゲート電極ＴＧとは、互いに異なる工程で形成する。
【0053】
次に、図１０に示すように、図示はしないが、フォトリソグラフィ技術およびイオン注入法を用いて、素子領域の半導体基板ＳＢの上面に、チャネル領域およびエミッタ領域を形成する。
【0054】
続いて、トレンチゲート電極ＴＧ上、内蔵抵抗ＧＲ上および絶縁膜ＩＦ１上を含む半導体基板ＳＢ上に、ＣＶＤ法などにより、層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えばＰＳＧ（Phosphorus Silicate Glass）膜、つまり酸化シリコン膜から成る。
【0055】
続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜ＩＬの一部を除去する。これにより、第１領域１ＡのＰ型ウェルＰＷの上面、第２領域１Ｂの内蔵抵抗ＧＲの両端のそれぞれの上面、および、第３領領域１Ｃのトレンチゲート電極ＴＧの上面のそれぞれを露出させる接続孔（開口部）を複数形成する。その後、図示はしないが、素子領域の接続孔の底部の半導体基板ＳＢの上面に、イオン注入法によりＰ型半導体領域であるボディコンタクト領域を形成する。
【0056】
次に、図１１に示すように、複数の接続孔のそれぞれの内側を埋め込むプラグＰＧを形成する。ここでは、接続孔内を含む半導体基板ＳＢ上（層間絶縁膜ＩＬ上）に、バリアメタル膜であるＴｉＮ（窒化チタン）／Ｔｉ（チタン）膜と、主導体膜であるＷ（タングステン）膜とを順にスパッタリング法などにより形成することで、接続孔内を完全に埋め込む。その後、例えばエッチバックを行うことで、各接続孔の外に形成されたそれらの金属膜を除去することで、プラグＰＧを形成する。
【0057】
次に、図１２に示すように、複数のプラグＰＧ上を含む半導体基板ＳＢ上（層間絶縁膜ＩＬ上）に、バリアメタル膜である金属膜ＢＭと、主導体膜である金属膜Ｍ１とを順に例えばスパッタリング法などにより形成する。これにより、金属膜ＢＭ、Ｍ１から成る積層膜である積層金属膜を形成する。金属膜ＢＭは、例えばＴｉＷ（チタンタングステン）膜から成り、金属膜Ｍ１は例えばＡｌＣｕ（アルミニウム銅）膜から成る。続いて、当該フォトリソグラフィ技術およびドライエッチング法を用いて、積層金属膜を加工し、これにより、一部の層間絶縁膜ＩＬの上面を露出させる。
【0058】
これにより互いに分離された複数の積層金属膜のうち、第１領域１ＡでプラグＰＧを介してＰ型ウェルＰＷに電気的に接続されたものは、エミッタパッド（エミッタ電極）ＥＰを構成している。また、複数の積層金属膜のうち、第２領域１ＢでプラグＰＧを介して内蔵抵抗ＧＲの一方の端部の上面に接続されたものは、ゲートパッドＧＰを構成している。また、複数の積層金属膜のうち、第２領域１ＢでプラグＰＧを介して内蔵抵抗ＧＲの他方の端部の上面に接続されたものは、ゲート配線Ｗ１を構成している。ゲート配線Ｗ１は、第２領域１Ｂから第３領域１Ｃに亘って形成されている。第３領域１Ｃのゲート配線Ｗ１は、プラグＰＧを介してトレンチゲート電極ＴＧに電気的に接続されている。ゲートパッドＧＰとゲート配線Ｗ１とは、互いに離間している。
【0059】
このように、ゲートパッドＧＰとトレンチゲート電極ＴＧとは、それらの間に直列に接続された複数のプラグＰＧと、内蔵抵抗ＧＲと、ゲート配線Ｗ１とにより電気的に接続されている。具体的には、ゲートパッドＧＰと内蔵抵抗ＧＲとはプラグＰＧを介して電気的に接続され、内蔵抵抗ＧＲとゲート配線Ｗ１とはプラグＰＧを介して電気的に接続され、ゲート配線Ｗ１とトレンチゲート電極ＴＧとは、プラグＰＧを介して電気的に接続されている。
【0060】
次に、図１２に示すように、半導体基板ＳＢの下面に、イオン注入法によりＮ型不純物（例えばＰ（リン））を導入することで、Ｎ型半導体層ＮＬを形成する。Ｎ型半導体層ＮＬは、Ｐ型ウェルＰＷおよびトレンチＴＲに対して離間している。続いて、半導体基板ＳＢの下面に、イオン注入法によりＰ型不純物（例えばＢ（ホウ素））を導入することで、Ｐ型半導体層ＰＬを形成する。Ｐ型半導体層ＰＬの半導体基板ＳＢの下面からの深さは、Ｎ型半導体層ＮＬの半導体基板ＳＢの下面からの深よりも浅い。Ｐ型半導体層ＰＬは、ＩＧＢＴのコレクタ領域を構成するものである。このようにして、トレンチゲート電極ＴＧ、エミッタ領域（図示しない）およびコレクタ領域（Ｐ型半導体層ＰＬ）を少なくとも含むＩＧＢＴが形成される。続いて、図示はしないが、半導体基板ＳＢの下面を覆うコレクタ電極を形成する。
【0061】
以上により、本実施の形態の半導体装置が略完成する。
【0062】
＜半導体装置の製造方法の効果＞
次に、本実施の形態の半導体装置の製造方法の効果について説明する。
次に、本実施の形態の半導体装置の製造方法の効果について説明する。
【0063】
図１４に示す比較例の半導体装置は、内蔵抵抗ＧＲをトレンチゲート電極ＴＧと同時に形成するものである。このため、内蔵抵抗ＧＲの下の絶縁膜はトレンチゲート絶縁膜と同じ厚さになる。トレンチゲート絶縁膜の膜厚は、ＩＧＢＴを正常に動作させるために、大きさに限界がある。よって、比較例では、内蔵抵抗ＧＲの下の絶縁膜を一定以上厚くすることができず、半導体基板ＳＢと内蔵抵抗ＧＲとの間で絶縁破壊が起き易くなっている。
【0064】
これに対し、本実施の形態では、図７～図９を用いて説明したように、内蔵抵抗ＧＲとトレンチゲート電極ＴＧとを、互いに異なる工程で形成している。よって、内蔵抵抗ＧＲの直下の絶縁膜ＩＦ４を、トレンチゲート絶縁膜に比べて厚く形成できる。このため、ＩＧＢＴのスイッチング動作においてオフ状態からオン状態に変わるときにコレクタ電圧が高ｄＶ/ｄｔで印加されても、絶縁膜ＩＦ４に掛かる過渡的な電界を緩和できる。
【0065】
【0066】
【0067】
図１３に示すように、本変形例の半導体装置の構造は、半導体基板ＳＢの裏面に一様にＰ型半導体層ＰＬが形成されているのではなく、局所的にＮ型半導体層ＢＮＬが形成されている点で、図２を用いて説明した構造と異なる。つまり、半導体基板ＳＢの下面には、Ｐ型半導体層ＰＬと隣り合って、Ｎ型半導体層ＢＮＬが形成されている。Ｎ型半導体層ＢＮＬは、逆導通ＩＧＢＴ（ＲＣ－ＩＧＢＴ（Reverse-Conducting IGBT））などにおいて意図的に形成されたものでもよく、欠陥として形成されたものであってもよい。
【0068】
逆導通ＩＧＢＴにおいては、Ｎ型半導体層ＢＮＬは、Ｐ型半導体層ＰＬを形成した後に、フォトリソグラフィ技術およびイオン注入法を用いて半導体基板ＳＢの下面にＮ型不純物（例えばＰ（リン））を導入することで形成できる。
【0069】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0070】
例えば、半導体基板の材料は、Ｓｉに限らず、ＳＩＣ（炭化ケイ素）、ＧａＮ（窒化ガリウム）またはＧａ２Ｏ３（酸化ガリウム）などであってもよい。
【符号の説明】
【0071】
ＧＰ ゲートパッド
ＧＲ 内蔵抵抗
ＩＦ１～ＩＦ４ 絶縁膜ＩＦ４
ＳＢ 半導体基板
ＴＧ トレンチゲート電極
ＴＲ トレンチ
ＧＲ 内蔵抵抗
ＩＦ１～ＩＦ４ 絶縁膜ＩＦ４
ＳＢ 半導体基板
ＴＧ トレンチゲート電極
ＴＲ トレンチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】