特許 7632115 電力変換装置および電力変換装置の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-02-10

(45)【発行日】2025-02-19

(54)【発明の名称】電力変換装置および電力変換装置の制御方法

(51)【国際特許分類】

   H02M 7/48 20070101AFI20250212BHJP

   H02M 1/08 20060101ALI20250212BHJP

【ＦＩ】

H02M7/48 E

H02M1/08 A

【請求項の数】 4

(21)【出願番号】P 2021105320

(22)【出願日】2021-06-25

(65)【公開番号】P2023003930

(43)【公開日】2023-01-17

【審査請求日】2024-02-26

(73)【特許権者】

【識別番号】000006105

【氏名又は名称】株式会社明電舎

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100092613

【弁理士】

【氏名又は名称】富岡 潔

(74)【代理人】

【識別番号】100104938

【弁理士】

【氏名又は名称】鵜澤 英久

(74)【代理人】

【識別番号】100210240

【弁理士】

【氏名又は名称】太田 友幸

(72)【発明者】

【氏名】長谷川 勇

(72)【発明者】

【氏名】辻 弘兵

【審査官】尾家 英樹

(56)【参考文献】

【文献】特開２００９－２８４５６２（ＪＰ，Ａ）

【文献】特開昭５８－０６２７１４（ＪＰ，Ａ）

【文献】特開２０２１－０７８２７４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ７／４２－ ７／９８

(57)【特許請求の範囲】

【請求項1】

コンデンサと、
前記コンデンサの正負極間に直列接続された第１，第２半導体素子と、
前記コンデンサの正負極間に直列接続された第３，第４半導体素子と、
前記第１，第２半導体素子の接続点と前記第３，第４半導体素子の接続点との間に接続された１次巻線、および、前記１次巻線が貫通された複数のトロイダルコアを有するパルストランスと、
前記第１～第４半導体素子にゲート信号を出力する制御回路と、
を備えた電力変換装置であって、
前記制御回路は、
前記第１～第４半導体素子のうち何れか一つの前記ゲート信号のオン指令とオフ指令とクロックに基づいて前記ゲート信号の周期を検出し、スイッチング周波数を出力するカウンタと、
前記スイッチング周波数に基づいて電圧指令値を出力する電圧指令値演算器と、
前記クロックに基づいてキャリア信号を出力するキャリア生成部と、
前記キャリア信号に基づいて相補関係の第１方形波と第２方形波を出力する方形波生成部と、
前記第１方形波に前記電圧指令値を乗算して前記第３，第４半導体素子の電圧指令値を出力する第１乗算器と、
前記第２方形波に前記電圧指令値を乗算して前記第１，第２半導体素子の電圧指令値を出力する第２乗算器と、
前記第３，第４半導体素子の電圧指令値と前記キャリア信号を比較して前記第３，第４半導体素子のゲート信号を出力する第１比較器と、
前記第１，第２半導体素子の電圧指令値と前記キャリア信号を比較して前記第１，第２半導体素子のゲート信号を出力する第２比較器と、
を備えたことを特徴とする電力変換装置。

【請求項2】

前記カウンタは、
前記オン指令と前記クロックを入力する第１ＡＮＤ素子と、
前記オフ指令と前記クロックを入力する第２ＡＮＤ素子と、
前記第１ＡＮＤ素子の出力に基づいて前記ゲート信号のオン時間を計測するオン側カウンタ回路と、
前記第２ＡＮＤ素子の出力に基づいて前記ゲート信号のオフ時間を計測するオフ側カウンタ回路と、
前記オン時間と前記オフ時間に基づいて前記スイッチング周波数を演算する周波数演算器と、を備え、
前記オン側カウンタ回路と前記オフ側カウンタ回路は、それぞれ、
クロック端子に前記第１ＡＮＤ素子または前記第２ＡＮＤ素子の出力が入力され、データ端子に負論理出力端子の出力が入力され、正論理出力端子の出力が前記周波数演算器に出力される第１Ｄ型フリップフロップ回路と、
前記第１Ｄ型フリップフロップ回路の正論理出力端子の出力と、第２Ｄ型フリップフロップ回路の負論理出力端子の出力が入力される第３ＡＮＤ素子と、
前記第１Ｄ型フリップフロップ回路の負論理出力端子の出力と、前記第２Ｄ型フリップフロップ回路の正論理出力端子の出力が入力される第４ＡＮＤ素子と、
前記第３ＡＮＤ素子の出力と前記第４ＡＮＤ素子の出力が入力される第１ＯＲ素子と、
データ端子に前記第１ＯＲ素子の出力が入力され、クロック端子に前記第１ＡＮＤ素子または前記第２ＡＮＤ素子の出力が入力され、正論理出力端子の出力が前記周波数演算器に出力される前記第２Ｄ型フリップフロップ回路と、
前記第１Ｄ型フリップフロップ回路の正論理出力端子の出力と、前記第２Ｄ型フリップフロップ回路の正論理出力端子の出力と、第３Ｄ型フリップフロップ回路の負論理出力端子の出力が入力される第５ＡＮＤ素子と、
前記第１Ｄ型フリップフロップ回路の負論理出力端子の出力と、前記第３Ｄ型フリップフロップ回路の正論理出力端子の出力が入力される第６ＡＮＤ素子と、
前記第２Ｄ型フリップフロップ回路の負論理出力端子の出力と、前記第３Ｄ型フリップフロップ回路の正論理出力端子の出力が入力される第７ＡＮＤ素子と、
前記第５ＡＮＤ素子の出力と前記第６ＡＮＤ素子の出力と前記第７ＡＮＤ素子の出力を入力する第２ＯＲ素子と、
データ端子に前記第２ＯＲ素子の出力が入力され、クロック端子に前記第１ＡＮＤ素子または前記第２ＡＮＤ素子の出力が入力され、正論理出力端子の出力が前記周波数演算器に出力される前記第３Ｄ型フリップフロップ回路と、
を備えたことを特徴とする請求項１記載の電力変換装置。

【請求項3】

前記電圧指令値演算器は、以下の（２）式により前記電圧指令値を演算することを特徴とする請求項１または２記載の電力変換装置。

【数2】

Ｖｒｅｆ：電圧指令値
ｆ：スイッチング周波数
ｖｒｅｆ＿ｉ：スイッチング周波数ｆ＝０の時に整流後の直流電圧が定格電圧となるときの電圧指令値
ｆｍａｘ：最大スイッチング周波数

【請求項4】

コンデンサと、
前記コンデンサの正負極間に直列接続された第１，第２半導体素子と、
前記コンデンサの正負極間に直列接続された第３，第４半導体素子と、
前記第１，第２半導体素子の接続点と前記第３，第４半導体素子の接続点との間に接続された１次巻線、および、前記１次巻線が貫通された複数のトロイダルコアを有するパルストランスと、
前記第１～第４半導体素子にゲート信号を出力する制御回路と、
を備えた電力変換装置の制御方法であって、
前記制御回路は、
カウンタが、前記第１～第４半導体素子のうち何れか一つの前記ゲート信号のオン指令とオフ指令とクロックに基づいて前記ゲート信号の周期を検出してスイッチング周波数を出力し、
電圧指令値演算器が、前記スイッチング周波数に基づいて電圧指令値を出力し、
キャリア生成部が、前記クロックに基づいてキャリア信号を出力し、
方形波生成部が、前記キャリア信号に基づいて相補関係の第１方形波と第２方形波を出力し、
第１乗算器が、前記第１方形波に前記電圧指令値を乗算して前記第３，第４半導体素子の電圧指令値を出力し、
第２乗算器が、前記第２方形波に前記電圧指令値を乗算して前記第１，第２半導体素子の電圧指令値を出力し、
第１比較器が、前記第３，第４半導体素子の電圧指令値と前記キャリア信号を比較して前記第３，第４半導体素子のゲート信号を出力し、
第２比較器が、前記第１，第２半導体素子の電圧指令値と前記キャリア信号を比較して前記第１，第２半導体素子のゲート信号を出力する
ことを特徴とする電力変換装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、直列接続された半導体素子を駆動するためのゲート駆動回路の制御方法および電源生成時の制御方法に関する。

【背景技術】

【0002】

図５に特許文献１に開示されたパルス電源の回路構成を示す。図５に示すように、パルス電源は高耐圧化するために複数の半導体素子を直列に接続している。また、それぞれのゲート回路の電源もしくはゲート信号を生成するために、複数のトロイダルコアを直列に配置しコアの中央に１次巻線を貫通させている。そして、１次巻線に電流を流すことで電力及びゲート信号もしくは電力のみを供給している。

【先行技術文献】

【特許文献】

【0003】

【文献】特許第５２２１２０３号

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし、特許文献１の方法の場合、１本の１次巻線に複数のトランス（トロイダルコア）を貫通させる必要があるため１次巻線の線長が物理的に長くなってしまい、インダクタンス値が大きくなってしまう。

【0005】

インダクタンスが大きくなると負荷電力の状況に応じてパルストランスの２次側に出力される電圧が大きく変動する。負荷電力が低い条件時には過大な電圧が印加され、逆に負荷電力が大きい場合には電圧が不足してしまう。

【0006】

不足電圧が生じた場合、駆動対象の半導体素子に対しゲート電圧不足による損失増加などを引き起こす危険性がある。さらに、低電力時には大きな電圧が印加されてしまうためゲート駆動回路の高耐圧化が必要となり、高コスト化・信頼性の低下など様々な問題を引き起こす。

【0007】

以上示したようなことから、電力変換装置において、負荷の大きさによらずパルストランスが出力する電圧を一定化することが課題となる。

【課題を解決するための手段】

【0008】

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、コンデンサと、前記コンデンサの正負極間に直列接続された第１，第２半導体素子と、前記コンデンサの正負極間に直列接続された第３，第４半導体素子と、前記第１，第２半導体素子の接続点と前記第３，第４半導体素子の接続点との間に接続された１次巻線、および、前記１次巻線が貫通された複数のトロイダルコアを有するパルストランスと、前記第１～第４半導体素子にゲート信号を出力する制御回路と、を備えた電力変換装置であって、前記制御回路は、前記ゲート信号のオン指令とオフ指令とクロックに基づいて前記ゲート信号の周期を検出し、スイッチング周波数を出力するカウンタと、前記スイッチング周波数に基づいて電圧指令値を出力する電圧指令値演算器と、前記クロックに基づいてキャリア信号を出力するキャリア生成部と、前記キャリア信号に基づいて相補関係の第１方形波と第２方形波を出力する方形波生成部と、前記第１方形波に前記電圧指令値を乗算して前記第３，第４半導体素子の電圧指令値を出力する第１乗算器と、前記第２方形波に前記電圧指令値を乗算して前記第１，第２半導体素子の電圧指令値を出力する第２乗算器と、前記第３，第４半導体素子の電圧指令値と前記キャリア信号を比較して前記第３，第４半導体素子のゲート信号を出力する第１比較器と、前記第１，第２半導体素子の電圧指令値と前記キャリア信号を比較して前記第１，第２半導体素子のゲート信号を出力する第２比較器と、を備えたことを特徴とする。

【0009】

また、その一態様として、前記カウンタは、前記オン指令と前記クロックを入力する第１ＡＮＤ素子と、前記オフ指令と前記クロックを入力する第２ＡＮＤ素子と、前記第１ＡＮＤ素子の出力に基づいて前記ゲート信号のオン時間を計測するオン側カウンタ回路と、前記第２ＡＮＤ素子の出力に基づいて前記ゲート信号のオフ時間を計測するオフ側カウンタ回路と、前記オン時間と前記オフ時間に基づいて前記スイッチング周波数を演算する周波数演算器と、を備え、前記オン側カウンタ回路と前記オフ側カウンタ回路は、それぞれ、クロック端子に前記第１ＡＮＤ素子または前記第２ＡＮＤ素子の出力が入力され、データ端子に負論理出力端子の出力が入力され、正論理出力端子の出力が前記周波数演算器に出力される第１Ｄ型フリップフロップ回路と、前記第１Ｄ型フリップフロップ回路の正論理出力端子の出力と、第２Ｄ型フリップフロップ回路の負論理出力端子の出力が入力される第３ＡＮＤ素子と、前記第１Ｄ型フリップフロップ回路の負論理出力端子の出力と、前記第２Ｄ型フリップフロップ回路の正論理出力端子の出力が入力される第４ＡＮＤ素子と、前記第３ＡＮＤ素子の出力と前記第４ＡＮＤ素子の出力が入力される第１ＯＲ素子と、データ端子に前記第１ＯＲ素子の出力が入力され、クロック端子に前記第１ＡＮＤ素子または前記第２ＡＮＤ素子の出力が入力され、正論理出力端子の出力が前記周波数演算器に出力される前記第２Ｄ型フリップフロップ回路と、前記第１Ｄ型フリップフロップ回路の正論理出力端子の出力と、前記第２Ｄ型フリップフロップ回路の正論理出力端子の出力と、第３Ｄ型フリップフロップ回路の負論理出力端子の出力が入力される第５ＡＮＤ素子と、前記第１Ｄ型フリップフロップ回路の負論理出力端子の出力と、前記第３Ｄ型フリップフロップ回路の正論理出力端子の出力が入力される第６ＡＮＤ素子と、前記第２Ｄ型フリップフロップ回路の負論理出力端子の出力と、前記第３Ｄ型フリップフロップ回路の正論理出力端子の出力が入力される第７ＡＮＤ素子と、前記第５ＡＮＤ素子の出力と前記第６ＡＮＤ素子の出力と前記第７ＡＮＤ素子の出力を入力する第２ＯＲ素子と、データ端子に前記第２ＯＲ素子の出力が入力され、クロック端子に前記第１ＡＮＤ素子または前記第２ＡＮＤ素子の出力が入力され、正論理出力端子の出力が前記周波数演算器に出力される前記第３Ｄ型フリップフロップ回路と、を備えたことを特徴とする。

【0010】

また、その一態様として、前記電圧指令値演算器は、以下の（２）式により前記電圧指令値を演算することを特徴とする。

【0011】

【数2】

【0012】

Ｖｒｅｆ：電圧指令値
ｆ：スイッチング周波数
ｖｒｅｆ＿ｉ：スイッチング周波数ｆ＝０の時に整流後の直流電圧が定格電圧となるときの電圧指令値
ｆｍａｘ：最大スイッチング周波数。

【発明の効果】

【0013】

本発明によれば、電力変換装置において、負荷の大きさによらずパルストランスが出力する電圧を一定化することが可能となる。

【図面の簡単な説明】

【0014】

【図1】実施形態における電力変換装置の主回路を示す回路構成図。

【図2】実施形態における電力変換装置の制御回路を示すブロック図。

【図3】実施形態におけるカウンタを示すブロック図。

【図4】実施形態における生成波形例を示すタイムチャート。

【図5】特許文献１におけるゲート用電源、ゲート回路、高電圧スイッチを示す回路構成図。

【発明を実施するための形態】

【0015】

以下、本願発明における電力変換装置の実施形態を図１～図４に基づいて詳述する。

【0016】

［実施形態］
図１に本実施形態における電力変換装置の主回路構成を示す。図１に示すように、電力変換装置はコンデンサＣを有する。コンデンサＣの正負極間に第１，第２半導体素子Ｕ１，Ｖ１が直列接続される。また、コンデンサＣの正負極間に第３，第４半導体素子Ｘ１，Ｙ１が直列接続される。第１～第４半導体素子Ｕ１，Ｖ１，Ｘ１，Ｙ１で電力変換器を構成する。

【0017】

第１，第２半導体素子Ｕ１，Ｖ１の接続点と第３，第４半導体素子Ｘ１，Ｙ１の接続点との間にパルストランスＴｒの１次巻線が接続される。ｎ個（ｎ：２以上の自然数）のトロイダルコア１ａ～１ｎが直列に配置され、この複数のトロイダルコア１ａ～１ｎの中央に１次巻線を貫通させる。１次巻線とトロイダルコア１ａ～１ｎでパルストランスＴｒを構成する。トロイダルコア１ａ～１ｎには、例えば、それぞれ整流回路、ゲート回路を介して半導体デバイスが接続される。

【0018】

ここで、コンデンサ電圧（直流電圧）をＥ１とし、パルストランスＴｒの１次巻線の電圧をＶとする。また、第３，第４半導体素子Ｘ１，Ｙ１の接続点の電流をｉ１とする。

【0019】

図１の回路はパルストランスＴｒをドライブするための回路であり、一般的なフルブリッジインバータである。

【0020】

図２に本実施形態における電力変換装置の制御回路を示す。図２の制御回路により第１～第４半導体素子Ｕ１，Ｖ１，Ｘ１，Ｙ１のゲート信号を生成し、図１の主回路を制御する。

【0021】

図２に示すように、ゲート信号のオン指令、ゲート信号を第１ＮＯＴ素子２で反転したオフ指令、クロックＣＬＫがカウンタ３に入力される。カウンタ３は、外部から入力される駆動対象の半導体素子のゲート信号の周期を検出し、スイッチング周波数ｆを推定する。

【0022】

電圧指令値演算器４は、スイッチング周波数ｆに基づいて電圧指令値Ｖｒｅｆを生成する。

【0023】

キャリア生成部５は、クロックＣＬＫに基づいてキャリア信号を生成する。方形波生成部６は、キャリア信号に同期した相補関係の第１方形波と第２方形波を生成する。

【0024】

乗算器７ａは、電圧指令値Ｖｒｅｆと第１方形波の振幅を掛け合わせて振幅を調整し、第３，第４半導体素子Ｘ１，Ｙ１の電圧指令値を生成する。乗算器７ｂは、電圧指令値Ｖｒｅｆと第２方形波の振幅を掛け合わせて振幅を調整し、第１，第２半導体素子Ｕ１，Ｖ１の電圧指令値を生成する。

【0025】

比較器８ａは、第３，第４半導体素子Ｘ１，Ｙ１の電圧指令値とキャリア信号を比較することで第３，第４半導体素子Ｘ１，Ｙ１のゲート信号を生成する。比較器８ｂは、第１，第２半導体素子Ｕ１，Ｖ１の電圧指令値とキャリア信号を比較することで第１，第２半導体素子Ｕ１，Ｖ１のゲート信号を生成する。

【0026】

図２の回路は、カウンタ３により外部から入力される駆動対象の半導体素子のゲート信号の周期を検出することでスイッチング周波数ｆを推定し、出力電圧を調整する。

【0027】

これはゲート駆動時の消費電力がスイッチング周波数に依存する特性を利用しており、ゲート駆動回路の消費電力ｐｇはゲートの電荷量をＱｇ，ゲート電圧の振幅をＶｇ、スイッチング周波数をｆとすると以下の（１）式で表すことができる。

【0028】

【数1】

【0029】

以上よりスイッチング周波数ｆと負荷電力（消費電力）ｐｇの間には比例関係が成り立つため、スイッチング周波数ｆに応じて出力電圧を調整することで、インダクタンスの影響によらずパルストランスＴｒの出力電圧を一定に制御することが可能となる。

【0030】

使用するカウンタの例を図３に示す。図３に示したカウンタ３により、ゲート信号のオン時間及びオフ時間を測定することでスイッチング周波数ｆを測定する。

【0031】

図３に示すように、カウンタ３は、第１，第２ＡＮＤ素子９ａ，９ｂと、オン側カウンタ回路１０ａと、オフ側カウンタ回路１０ｂと、周波数演算器１１と、を備える。オン側カウンタ回路１０ａはゲート信号のオン時間を計測し、オフ側カウンタ回路１０ｂはゲート信号のオフ時間を計測する。

【0032】

パルス幅が長くなる（周波数が低くなる）場合は，カウンタの段数（ビット数）を増設することで対応可能である。

【0033】

第１ＡＮＤ素子９ａはオン指令とクロックＣＬＫを入力し、両方１のとき１を出力し、それ以外のとき０を出力する。第２ＡＮＤ素子９ｂはオフ指令とクロックＣＬＫを入力し、両方１のとき１を出力し、それ以外のとき０を出力する。

【0034】

次に、オン側カウンタ回路１０ａについて説明する。第１ＡＮＤ素子９ａの出力は、オン側カウンタ回路１０ａの第１Ｄ型フリップフロップ回路１２，第２Ｄ型フリップフロップ回路１３，第３Ｄ型フリップフロップ回路１４のクロック端子に入力される。

【0035】

第１Ｄ型フリップフロップ回路１２の負論理出力端子（以下、／Ｑ端子と称する）の出力は第１Ｄ型フリップフロップ回路１２のデータ端子（以下、Ｄ端子と称する）に入力される。第１Ｄ型フリップフロップ回路１２の正論理出力端子（以下、Ｑ端子と称する）の出力は周波数演算器１１に入力される。

【0036】

第１Ｄ型フリップフロップ回路１２のＱ端子の出力と、第２Ｄ型フリップフロップ回路１３の／Ｑ端子の出力は、第３ＡＮＤ素子１５に入力され、両方１のとき１を出力し、それ以外のとき０を出力する。

【0037】

第１Ｄ型フリップフロップ回路１２の／Ｑ端子の出力と、第２Ｄ型フリップフロップ回路１３のＱ端子の出力は、第４ＡＮＤ素子１６に入力され、両方１のとき１を出力し、それ以外のとき０を出力する。

【0038】

第３ＡＮＤ素子１５の出力と、第４ＡＮＤ素子１６の出力は第１ＯＲ素子１７に入力され、少なくとも何れか一方は１のとき１を出力し、両方０のとき０を出力する。第１ＯＲ素子１７の出力は第２Ｄ型フリップフロップ回路１３のＤ端子に入力される。第２Ｄ型フリップフロップ回路１３のＱ端子の出力は周波数演算器１１に入力される。

【0039】

第１Ｄ型フリップフロップ回路１２のＱ端子の出力と、第２Ｄ型フリップフロップ回路１３のＱ端子の出力と、第３Ｄ型フリップフロップ回路１４の／Ｑ端子の出力は、第５ＡＮＤ素子１８に入力され、全て１のとき１を出力し、それ以外のとき０を出力する。

【0040】

第１Ｄ型フリップフロップ回路１２の／Ｑ端子の出力と、第３Ｄ型フリップフロップ回路１４のＱ端子の出力は、第６ＡＮＤ素子１９に入力され、両方１のとき１を出力し、それ以外のとき０を出力する。

【0041】

第２Ｄ型フリップフロップ回路１３の／Ｑ端子の出力と、第３Ｄ型フリップフロップ回路１４のＱ端子の出力は、第７ＡＮＤ素子２０に入力され、両方１のとき１を出力し、それ以外のとき０を出力する。

【0042】

第５ＡＮＤ素子１８の出力と第６ＡＮＤ素子１９の出力と第７ＡＮＤ素子２０の出力は第２ＯＲ素子２１に入力され、少なくとも何れか一つが１のとき１を出力し、すべて０のとき０を出力する。第２ＯＲ素子２１の出力は第３Ｄ型フリップフロップ回路１４のＤ端子に入力される。第３Ｄ型フリップフロップ回路１４のＱ端子の出力は周波数演算器１１に入力される。

【0043】

この第１～第３Ｄ型フリップフロップ回路１２～１４のＱ端子の出力からゲート信号のオン時間が計測できる。

【0044】

オフ側カウンタ回路１０ｂは、オン側カウンタ回路１０ａと同様の構成であるため説明を省略する。オフ側カウンタ回路１０ｂは入力が第２ＡＮＤ素子９ｂの出力である以外はオン側カウンタ回路１０ａと同様である。第１～第３Ｄ型フリップフロップ回路１２～１４のＱ端子の出力からゲート信号のオフ時間が計測できる。

【0045】

オン側カウンタ回路１０ａ，オフ側カウンタ回路１０ｂは、カウントした値に対してクロックの周波数をかけることで時間が算出できる。例えば、第１Ｄ型フリップフロップ回路１２の出力が１、第２Ｄ型フリップフロップ回路１３の出力が０、第３Ｄ型フリップフロップ回路１４の出力が０の場合、カウント数は１であるため（２＾０＝１）×クロック周期がカウントした時間となり、これがオン時間、オフ時間となる。

【0046】

周波数演算器１１は、オン側カウンタ回路１０ａ，オフ側カウンタ回路１０ｂの第１～第３Ｄ型フリップフロップ回路１２～１４の出力（オン時間、オフ時間）に基づいてスイッチング周波数ｆを出力する。

【0047】

次に電圧指令値Ｖｒｅｆの生成方法について述べる。図２の電圧指令値演算器４は、カウンタ３により演算されたスイッチング周波数ｆに基づいて電圧指令値Ｖｒｅｆ生成する。電圧指令値Ｖｒｅｆは装置の最大スイッチング周波数をｆｍａｘとすると以下の（２）式で与えられる。

【0048】

【数2】

【0049】

ここで定数ｖｒｅｆ＿ｉはスイッチング周波数ｆ＝０の時に整流後の直流電圧が定格電圧（連続運転可能な電圧のうち最大値）となるときの電圧指令値とする。ｖｒｅｆ＿ｉに関しては上述した条件においてあらかじめ測定した値、もしくは設計により決定した値を使用するものとする。

【0050】

出力電圧は図４に示すように電圧指令値Ｖｒｅｆを調整することで制御できる。図４（ａ）は電圧指令値Ｖｒｅｆが０の時の各波形、図４（ｂ）は電圧指令値Ｖｒｅｆが０より大きい時の各波形である。

【0051】

第３，第４半導体素子Ｘ１，Ｙ１の電圧指令値用の第１方形波と第１，第２半導体素子Ｕ１，Ｖ１の電圧指令値用の第２方形波をキャリア信号に基づいて生成する。さらに、第１方形波，第２方形波に（２）式で演算した電圧指令値Ｖｒｅｆを乗算する（図２参照）。第１方形波に電圧指令値Ｖｒｅｆを乗算した値が第３，第４半導体素子Ｘ１，Ｙ１の電圧指令値となり、第２方形波に電圧指令値Ｖｒｅｆを乗算した値が第１，第２半導体素子Ｕ１，Ｖ１の電圧指令値となる。

【0052】

この時、第１方形波，第２方形波はキャリア信号より生成され、キャリア信号と同期しているものとする。図４（ｂ）に示すように、キャリア信号と第１，第２半導体素子Ｕ１，Ｖ１の電圧指令値を比較することで第１，第２半導体素子Ｕ１，Ｖ１の導通状態（ゲート信号）を制御する。また、キャリア信号と第３，第４半導体素子Ｘ１，Ｙ１の電圧指令値を比較することで第３，第４半導体素子Ｘ１，Ｙ１の導通状態（ゲート信号）を制御する。

【0053】

キャリア信号より第３，第４半導体素子Ｘ１，Ｙ１の電圧指令値の方が大きいとき、第３半導体素子Ｘ１のゲート信号はオン指令となり、第４半導体素子Ｙ１のゲート信号がオフ指令となる。

【0054】

キャリア信号より第３，第４半導体素子Ｘ１，Ｙ１の電圧指令値の方が小さいとき、第３半導体素子Ｘ１のゲート信号はオフ指令となり、第４半導体素子Ｙ１のゲート信号がオン指令となる。

【0055】

キャリア信号より第１，第２半導体素子Ｕ１，Ｖ１の電圧指令値の方が大きいとき、第１半導体素子Ｕ１のゲート信号はオフ指令となり、第２半導体素子Ｖ１のゲート信号がオン指令となる。

【0056】

キャリア信号より第１，第２半導体素子Ｕ１，Ｖ１の電圧指令値の方が小さいとき、第１半導体素子Ｕ１のゲート信号はオン指令となり、第２半導体素子Ｖ１のゲート信号がオフ指令となる。

【0057】

また、第１，第２半導体素子Ｕ１，Ｖ１の電圧指令値と第３，第４半導体素子Ｘ１，Ｙ１の電圧指令値の振幅を制御することで第１，第２半導体素子Ｕ１，Ｖ１のゲート信号と、第３，第４半導体素子Ｘ１，Ｙ１のゲート信号の位相差を制御することができる。電圧指令値Ｖｒｅｆの振幅が０の時、第１，第２半導体素子Ｕ１，Ｖ１のゲート信号と、第３，第４半導体素子Ｘ１，Ｙ１のゲート信号の位相差は０°となる。

【0058】

図４（ａ）の場合、第１，第２半導体素子Ｕ１，Ｖ１のゲート信号と、第３，第４半導体素子Ｘ１，Ｙ１のゲート信号の位相差は０°のため、パルストランスＴｒに印加される電圧Ｖは矩形波となる。

【0059】

これに対して、本実施形態では、第１，第２半導体素子Ｕ１，Ｖ１のゲート信号と第３，第４半導体素子Ｘ１，Ｙ１のゲート信号の位相差を０°よりも大きくすることで、パルストランスＴｒに印加される電圧Ｖは３段階の波形となる。これにより、印加される電圧の実効値を低減することができるため、励磁電流を低減し、且つ出力電圧の実効値を低減することが可能である。

【0060】

電圧指令値Ｖｒｅｆが０の場合、矩形波の出力電圧が出力されるため、直流電圧に応じた出力電圧が出力される。一方、電圧指令値Ｖｒｅｆが０以上の場合、出力電圧が０の期間を含んだ３段階の波形となるため、出力電圧を下げることができる。

【0061】

ｄｕｔｙ５０％でスイッチングする第１，第２半導体素子Ｕ１，Ｖ１のレグと第３，第４半導体素子Ｘ１，Ｙ１のレグの位相を、電圧指令値Ｖｒｅｆにより調整することで出力電圧Ｖの大きさを制御する。すなわち、第１，第２方形波に電圧指令値Ｖｒｅｆを乗算して第３，第４半導体素子Ｘ１，Ｙ１の電圧指令値，第１，第２半導体素子Ｕ１，Ｖ１の電圧指令値とすることで、第３，第４半導体素子Ｘ１，Ｙ１の導通状態（ゲート信号）と第１，第２半導体素子Ｕ１，Ｖ１の導通状態（ゲート信号）の位相を調整して出力電圧Ｖの大きさを制御する。電圧指令値Ｖｒｅｆ（第３，第４半導体素子Ｘ１，Ｙ１の電圧指令値，第１，第２半導体素子Ｕ１，Ｖ１の電圧指令値）の振幅が０の時が最大電圧出力となる。

【0062】

本実施形態により、負荷電力に応じて出力電圧を調整することで、配線インダクタンスの影響を受けずにパルストランスＴｒの出力電圧を一定に保つことができる。その結果、ゲート駆動回路を構成する部品の耐圧低減による低コスト化、小型化、信頼性向上を図ることができる。

【0063】

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

【符号の説明】

【0064】

１ａ～１ｎ…トロイダルコア
２…第１ＮＯＴ素子
３…カウンタ
４…電圧指令値演算器
５…キャリア生成部
６…方形波生成部
７ａ，７ｂ…第１，第２乗算器
８ａ，８ｂ…第１，第２比較器
９ａ，９ｂ…第１，第２ＡＮＤ素子
１０ａ，１０ｂ…オン側，オフ側カウンタ回路
１１…周波数演算器
１２～１４…第１～第３Ｄ型フリップフロップ回路
１５，１６…第３，第４ＡＮＤ素子
１７，２１…第１，第２ＯＲ素子
１８～２０…第５～第７ＡＮＤ素子

【図1】

【図2】

【図3】

【図4】

【図5】