特許 7633318 独特の記憶容量を有するメモリダイ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-02-10

(45)【発行日】2025-02-19

(54)【発明の名称】独特の記憶容量を有するメモリダイ

(51)【国際特許分類】

   G06F 12/06 20060101AFI20250212BHJP

【ＦＩ】

G06F12/06 515C

【請求項の数】 22

【外国語出願】

(21)【出願番号】P 2023113771

(22)【出願日】2023-07-11

(65)【公開番号】P2024014776

(43)【公開日】2024-02-01

【審査請求日】2023-07-14

(31)【優先権主張番号】17/870,055

(32)【優先日】2022-07-21

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】511242535

【氏名又は名称】サンディスク テクノロジーズ エルエルシー

【住所又は居所原語表記】５０８０ Ｓｐｅｃｔｒｕｍ Ｄｒｉｖｅ，Ｓｕｉｔｅ １０５０Ｗ，Ａｄｄｉｓｏｎ，Ｔｅｘａｓ ７５００１，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100207837

【弁理士】

【氏名又は名称】小松原 寿美

(72)【発明者】

【氏名】シャン ヤン

(72)【発明者】

【氏名】ディーパンシュ ダッタ

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２０１９－０５７１９３（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０３４１７８６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １２／０６

(57)【特許請求の範囲】

【請求項1】

メモリダイであって、
複数のメモリブロックを備え、各メモリブロックは、前記メモリダイがＴＬＣ動作モードにあるときに各メモリセルに３ビットのデータを記憶するように構成された複数のメモリセルを含み、
前記メモリダイが、前記ＴＬＣ動作モードで動作するときに非バイナリデータ容量を有し、
前記メモリダイが前記ＴＬＣ動作モードにあるとき、前記複数のメモリブロックが、前記非バイナリデータ容量に寄与する第１の複数のメインブロックと、前記非バイナリデータ容量に寄与しない複数の拡張ブロックとを含み、
前記メモリダイがＱＬＣ動作モードにあるとき、前記複数のメモリブロックが、バイナリデータ容量に寄与する第２の複数のメインブロックを含み、
前記第２の複数のメインブロックが、前記第１の複数のメインブロックより大きい、メモリダイ。

【請求項2】

前記ＴＬＣ動作モードで動作するときの前記メモリダイの前記非バイナリデータ容量が、６８３ギガビット（６８３Ｇｂ）の倍数である、請求項１に記載のメモリダイ。

【請求項3】

前記ＴＬＣ動作モードで動作するときの前記メモリダイの前記非バイナリデータ容量が、６８３ギガビット（６８３Ｇｂ）である、請求項２に記載のメモリダイ。

【請求項4】

前記第１の複数のメインブロックが、前記複数のメモリブロックの８０パーセント以下である、請求項１に記載のメモリダイ。

【請求項5】

前記複数のメモリブロックを含むアレイ層と重なるＣＭＯＳ層を更に含む、請求項１に記載のメモリダイ。

【請求項6】

メモリデバイスであって、
複数のメモリダイを備え、前記メモリダイが複数のメモリブロックを含み、前記メモリブロックは、前記メモリダイがＴＬＣ動作モードで動作しているときに各メモリセルに３ビットのデータを記憶するように構成された複数のメモリセルを含み、
前記メモリダイが前記ＴＬＣ動作モードで動作しているとき、前記メモリダイの各々が非バイナリデータ容量を有し、前記メモリダイが組み合わされて、バイナリデータ容量を有する前記メモリデバイスを提供する、メモリデバイス。

【請求項7】

前記ＴＬＣ動作モードで動作するときの前記メモリダイの前記非バイナリデータ容量が、６８３ギガビット（６８３Ｇｂ）の倍数である、請求項６に記載のメモリデバイス。

【請求項8】

前記ＴＬＣ動作モードで動作するときの前記メモリダイの前記非バイナリデータ容量が、６８３ギガビット（６８３Ｇｂ）である、請求項７に記載のメモリデバイス。

【請求項9】

前記メモリダイの各々における前記複数のメモリブロックが、前記ＴＬＣ動作モードで動作するときに前記メモリダイの前記非バイナリデータ容量に寄与するメインブロックと、前記ＴＬＣ動作モードで動作するときに前記メモリダイの前記非バイナリデータ容量に寄与しない拡張ブロックとを含む、請求項７に記載のメモリデバイス。

【請求項10】

前記メモリダイが、ＱＬＣ動作モードで動作するように構成することができ、前記メモリダイが、前記ＱＬＣ動作モードで動作するときにバイナリデータ容量を有する、請求項７に記載のメモリデバイス。

【請求項11】

前記メモリダイが前記ＴＬＣ動作モードにあるとき、前記複数のメモリブロックが、前記非バイナリデータ容量に寄与するメインブロックの第１のセットを含み、
前記メモリダイがＱＬＣ動作モードにあるとき、前記複数のメモリブロックが、前記バイナリデータ容量に寄与するメインブロックの第２のセットを含み、
前記第２の複数のメインブロックが、前記第１の複数のメインブロックより大きい、請求項７に記載のメモリデバイス。

【請求項12】

前記第１の複数のメインブロックが、前記複数のメモリブロックの８０パーセント以下である、請求項１１に記載のメモリデバイス。

【請求項13】

前記メモリダイの各々が、前記複数のメモリブロックを有するアレイ層と、前記アレイ層と重なるＣＭＯＳ層とを含む、請求項６に記載のメモリデバイス。

【請求項14】

複数のメモリデバイスを作製する方法であって、
複数のメモリブロックに配置された複数のメモリセルをそれぞれ含む複数のアレイ層を形成するステップと、
前記アレイ層を、前記複数のメモリセルをプログラムし、読み出し、消去するための電気構成要素を含む複数のＣＭＯＳ層と接合して、複数のメモリダイを形成するステップと、
前記複数のメモリダイの第１のセットを、ＴＬＣ動作モードにおいて非バイナリデータ容量で動作するように構成するステップと、
前記複数のメモリダイの第２のセットを、ＱＬＣ動作モードにおいてバイナリデータ容量で動作するように構成するステップと、を含む、方法。

【請求項15】

メモリダイの前記第１のセットの各メモリダイの前記非バイナリデータ容量が、６８３Ｇｂの倍数である、請求項１４に記載の方法。

【請求項16】

メモリダイの前記第１のセットの各メモリダイの前記非バイナリデータ容量が、６８３Ｇｂである、請求項１５に記載の方法。

【請求項17】

メモリダイの前記第２のセットの各メモリダイの前記バイナリデータ容量が、１Ｔｂである、請求項１５に記載の方法。

【請求項18】

メモリダイの前記第１のセットの複数のメモリダイを、バイナリデータ容量を有する単一のメモリデバイスに組み合わせるステップを更に含む、請求項１４に記載の方法。

【請求項19】

メモリダイであって、
複数のメモリセルをそれぞれ含む複数のメモリブロックを備え、
前記メモリダイがＴＬＣ動作モードにあるとき、前記複数のメモリブロックが、前記メモリダイの非バイナリデータ容量に寄与する第１の複数のメインメモリブロックと、前記メモリブロックの前記非バイナリデータ容量に寄与しない複数の拡張ブロックとを含み、
前記メモリダイがＱＬＣ動作モードにあるとき、前記複数のメモリブロックが、バイナリデータ容量に寄与する第２の複数のメインメモリブロックを含み、
前記第２の複数のメインメモリブロックが、前記第１の複数のメインメモリブロックより大きい、メモリダイ。

【請求項20】

前記複数のメモリセルが、メモリセル当たり３ビットのデータを記憶するように構成されている、請求項１９に記載のメモリダイ。

【請求項21】

前記メモリダイの前記非バイナリデータ容量が、６８３Ｇｂの倍数である、請求項２０に記載のメモリダイ。

【請求項22】

前記メモリダイの前記非バイナリデータ容量が、６８３Ｇｂである、請求項２１に記載のメモリダイ。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般にメモリデバイスに関し、より詳細には、メモリセル当たりマルチビットモードで動作するように構成されたメモリデバイスに関する。

【背景技術】

【0002】

半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、電子医療機器、モバイルコンピューティングデバイス、サーバ、ソリッドステートドライブ、非モバイルコンピューティングデバイス、及び他のデバイスなどの様々な電子デバイスに広く使用されている。半導体メモリは、不揮発性メモリ又は揮発性メモリを含むことがある。不揮発性メモリにより、不揮発性メモリが電源（例えば、電池）に接続されていないときでも、情報を記憶及び保持することが可能になる。

【0003】

そのような不揮発性メモリデバイスは、概して、複数のメモリセルを有するアレイウェハと、メモリブロック内のメモリセルをプログラムし、読み出し、消去するための電気構成要素を含むＣＭＯＳウェハとを含む、１つ以上のメモリダイを含む。技術の向上に伴い、アレイウェハサイズは、ＣＭＯＳウェハサイズより急速に減少している。

【0004】

メモリ製品は、従来、バイナリ容量、例えば、２５６ＧＢ、５１２ＧＢ、１ＴＢ、２ＴＢなどを有する。言い換えれば、ギガバイト、テラバイトなどのいずれかで測定されるように、多くのメモリ製品の容量は、従来、２^ｎであり、ｎは０又は正の整数である。同様に、これらのメモリ製品に見られるメモリダイは、ギガビット、テラビットなど（例えば、２５６Ｇｂ、５１２Ｇｂ、１Ｔｂ、２Ｔｂなど）で測定されるが、従来、バイナリ容量を有する。

【発明の概要】

【0005】

本開示の一態様は、複数のメモリブロックを含むメモリダイに関する。各メモリブロックは、メモリダイがＴＬＣ動作モードにあるときに各メモリセルに３ビットのデータを記憶するように構成された複数のメモリセルを含む。メモリダイは、ＴＬＣ動作モードで動作しているとき、非バイナリデータ容量を有する。

【0006】

本開示の別の態様によれば、ＴＬＣ動作モードで動作するときのメモリダイの非バイナリデータ容量は、６８３ギガビット（６８３Ｇｂ）の倍数である。

【0007】

本開示の更に別の態様によれば、ＴＬＣ動作モードで動作するときのメモリダイの非バイナリデータ容量は、６８３ギガビット（６８３Ｇｂ）である。

【0008】

本開示の更に別の態様によれば、複数のメモリブロックは、ＴＬＣ動作モードで動作するときにメモリダイの非バイナリデータ容量に寄与するメインブロックと、ＴＬＣ動作モードで動作するときにメモリダイの非バイナリデータ容量に寄与しない拡張ブロックとを含む。

【0009】

本開示の更なる態様によれば、メモリダイは、ＱＬＣ動作モードで動作するように構成することができ、メモリダイは、ＱＬＣ動作モードで動作するときにバイナリデータ容量を有する。

【0010】

本開示の更なる態様によれば、メモリダイがＴＬＣ動作モードにあるとき、複数のメモリブロックは、非バイナリデータ容量に寄与する第１の複数のメインブロックと、非バイナリデータ容量に寄与しない複数の拡張ブロックとを含み、メモリダイがＱＬＣ動作モードにあるとき、複数のメモリブロックは、バイナリデータ容量に寄与する第２の複数のメインブロックを含む。第２の複数のメインブロックは、第１の複数のメインブロックより大きい。

【0011】

本開示のまた更なる態様によれば、第１の複数のメインブロックは、複数のメモリブロックの８０パーセント以下である。

【0012】

本開示の別の態様によれば、メモリダイは、複数のメモリブロックを含むアレイ層と重なるＣＭＯＳ層を更に含む。

【0013】

本開示の別の態様は、メモリデバイスがＴＬＣ動作モードで動作しているときに各メモリセルに３ビットのデータを記憶するように構成されたメモリセルを有する複数のメモリブロックをそれぞれ含む複数のメモリダイを含むメモリデバイスに関する。ＴＬＣ動作モードで動作しているとき、メモリダイの各々は、非バイナリデータ容量を有し、メモリダイは組み合わされて、バイナリデータ容量を有するメモリデバイスを提供する。

【0014】

本開示の別の態様によれば、ＴＬＣ動作モードで動作するときのメモリダイの非バイナリデータ容量は、６８３ギガビット（６８３Ｇｂ）の倍数である。

【0015】

本開示の更に別の態様によれば、ＴＬＣ動作モードで動作するときのメモリダイの非バイナリデータ容量は、６８３ギガビット（６８３Ｇｂ）である。

【0016】

本開示の更に別の態様によれば、メモリダイの各々における複数のメモリブロックは、ＴＬＣ動作モードで動作するときにメモリダイの非バイナリデータ容量に寄与するメインブロックと、ＴＬＣ動作モードで動作するときにメモリダイの非バイナリデータ容量に寄与しない拡張ブロックとを含む。

【0017】

本開示の更なる態様によれば、メモリダイは、ＱＬＣ動作モードで動作するように構成することができ、メモリダイは、ＱＬＣ動作モードで動作するときにバイナリデータ容量を有する。

【0018】

本開示のまた更なる態様によれば。メモリダイがＴＬＣ動作モードにあるとき、複数のメモリブロックは、非バイナリデータ容量に寄与するメインブロックの第１のセットを含み、メモリダイがＱＬＣ動作モードにあるとき、複数のメモリブロックは、バイナリデータ容量に寄与するメインブロックの第２のセットを含む。第２の複数のメインブロックは、第１の複数のメインブロックより大きい。

【0019】

本開示のまた更なる態様によれば、第１の複数のメインブロックは、複数のメモリブロックの８０パーセント以下である。

【0020】

本開示の別の態様によれば、メモリダイの各々は、複数のメモリブロックを有するアレイ層と、アレイ層と重なるＣＭＯＳ層とを含む。

【0021】

本開示のまた別の態様は、複数のメモリデバイスを作製する方法に関する。方法は、複数のアレイ層を形成するステップを含む。アレイ層の各々は、複数のメモリブロックに配置された複数のメモリセルを含む。方法は、アレイ層を、複数のメモリセルをプログラムし、読み出し、消去するための電気構成要素を含む複数のＣＭＯＳ層と接合して、複数のメモリダイを形成するステップに続く。方法は、複数のメモリダイの第１のセットを、ＴＬＣ動作モードにおいて非バイナリデータ容量で動作するように構成するステップに進む。方法は、複数のメモリダイの第２のセットを、ＱＬＣ動作モードにおいてバイナリデータ容量で動作するように構成するステップに続く。

【0022】

本開示の別の態様によれば、メモリダイの第１のセットの各メモリダイの非バイナリデータ容量は、６８３Ｇｂの倍数である。

【0023】

本開示の更に別の態様によれば、メモリダイの第１のセットの各メモリダイの非バイナリデータ容量は、６８３Ｇｂである。

【0024】

本開示の更に別の態様によれば、メモリダイの第２のセットの各メモリダイのバイナリデータ容量は、１Ｔｂである。

【0025】

本開示の更なる態様によれば、方法は、メモリダイの第１のセットの複数のメモリダイを、バイナリデータ容量を有する単一のメモリデバイスに組み合わせるステップを更に含む。

【0026】

本開示の更なる態様は、複数のメモリブロックを含むメモリダイに関する。各メモリブロックは、複数のメモリセルを含む。複数のメモリブロックは、メモリダイのデータ容量に寄与する複数のメインメモリブロックと、メモリブロックのデータ容量に寄与しない複数の拡張ブロックとを含む。メモリダイのデータ容量は、非バイナリ量である。

【0027】

本開示の別の態様によれば、複数のメモリセルは、メモリセル当たり３ビットのデータを記憶するように構成される。

【0028】

本開示の更に別の態様によれば、メモリダイの非バイナリデータ容量は、６８３Ｇｂの倍数である。

【0029】

本開示の更に別の態様によれば、メモリダイの非バイナリデータ容量は、６８３Ｇｂである。

【0030】

本開示のまた別の態様は、メモリデバイスを動作させる方法に関する。方法は、少なくとも１つのメモリダイを含むメモリデバイスを準備するステップを含む。メモリダイは、複数のメモリブロックを含み、非バイナリ量である最大データ容量を有する。方法は、メモリダイのメモリセルを最大データ容量にプログラムするステップを更に含む。

【0031】

本開示の別の態様によれば、複数のメモリセルは、メモリセル当たり３ビットのデータを記憶するように構成される。

【0032】

本開示の更に別の態様によれば、最大データ容量は、６８３Ｇｂの倍数である。

【0033】

本開示の更に別の態様によれば、最大データ容量は６８３Ｇｂである。

【0034】

本開示の更に別の態様は、複数のメモリブロックを含むメモリダイに関する。各メモリブロックは、メモリダイがＴＬＣ動作モードにあるときに各メモリセルに３ビットのデータを記憶するように構成された複数のメモリセルを含む。メモリダイは、ＴＬＣ動作モードで動作するときに６８３Ｇｂのデータ容量を有する。

【図面の簡単な説明】

【0035】

添付の図に示される例示的な実施形態を参照して、より詳細な説明を以下に記載する。これらの図は、本開示の例示的な実施形態のみを示しており、したがって、本開示の範囲を限定するものと見なされるべきではないことを理解されたい。本開示は、添付の図面の使用を通じて、追加の特異性及び詳細とともに記載及び説明される。

【図1A】例示的なメモリデバイスのブロック図である。

【図1B】例示的な制御回路のブロック図である。

【図2】図１Ａのメモリアレイの例示的な二次元構成におけるメモリセルのブロックを示す。

【図3A】ＮＡＮＤストリングにおける例示的な浮遊ゲートメモリセルの断面図を示す。

【図3B】ＮＡＮＤストリングにおける例示的な浮遊ゲートメモリセルの断面図を示す。

【図4A】ＮＡＮＤストリングにおける例示的な電荷トラップメモリセルの断面図を示す。

【図4B】ＮＡＮＤストリングにおける例示的な電荷トラップメモリセルの断面図を示す。

【図5】図１の感知ブロックＳＢ１の例示的なブロック図を示す。

【図6A】図１のメモリアレイの例示的な三次元構成におけるブロックのセットの斜視図である。

【図6B】図６Ａのブロックのうちの１つの一部分の例示的な断面図を示す。

【図6C】図６Ｂのスタックのメモリホール直径のプロットを示す。

【図6D】図６Ｂのスタックの領域６２２の拡大図を示す。

【図7A】図６Ｂのスタックの例示的なワード線層ＷＬＬ０の上面図である。

【図7B】図６Ｂのスタックの例示的な上部誘電体層ＤＬ１１６の上面図である。

【図8】ＣＭＯＳ層及びアレイ層を有する例示的なメモリダイの斜視図である。

【図9】チップアンダーアレイ（chip under array、ＣＵＡ）構造を有する例示的なメモリダイの断面図である。

【図10】メモリセル当たり１ビット（ＳＬＣ）にプログラムされたメモリセルのグループの閾値電圧分布を示す。

【図11】メモリセル当たり３ビット（ＴＬＣ）にプログラムされたメモリセルのグループの閾値電圧分布を示す。

【図12】メモリセル当たり４ビット（ＱＬＣ）にプログラムされたメモリセルのグループの閾値電圧分布を示す。

【図13A】２５６ＧＢのデータ容量を有し、かつ６８３Ｇｂのデータ容量をそれぞれ有する３つのメモリダイを含む、第１のメモリデバイスの概略図である。

【図13B】５１２ＧＢのデータ容量を有し、かつ６８３Ｇｂのデータ容量をそれぞれ有する６つのメモリダイを含む、第１のメモリデバイスの概略図である。

【図14】メモリダイがＱＬＣ（メモリセル当たり４ビット）動作方式で動作しているとき、例示的なメモリダイ内のどのメモリブロックがメインブロックであり、どのメモリブロックが拡張ブロックであるかを示すプロットである。

【図15】メモリダイがＴＬＣ（メモリセル当たり３ビット）動作方式で動作しているとき、例示的なメモリダイ内のどのメモリブロックがメインブロックであり、どのメモリブロックが拡張ブロックであるかを示すプロットである。

【発明を実施するための形態】

【0036】

本開示は、非従来型（非バイナリ）データ容量を有する低コストメモリデバイスに関するが、他のそのようなメモリダイと接合して、従来型（バイナリ）データ容量を有するメモリデバイスを形成することができる。より具体的には、メモリダイは、ＴＬＣ（メモリセル当たり３ビット）記憶方式で動作している間、６８３ギガビット（６８３Ｇｂ）のデータ容量を有する。例示的な一実施形態では、３つのそのようなメモリダイは、２５６ギガバイト（２５６ＧＢ）の記憶容量を有する単一のメモリデバイス内に一緒にパッケージ化される。他の実施形態では、例えば５１２ＧＢ、１ＴＢ、２ＴＢ、４ＴＢなどのバイナリデータ容量を有する他のメモリデバイスを形成するために、異なる数のメモリダイが一緒にパッケージ化され得る。

【0037】

メモリダイはまた、ＱＬＣ（データセル当たり４ビット）記憶方式で動作されるように、かつＱＬＣ記憶方式で動作するときにバイナリデータ容量を有するように構成され得る。

【0038】

図１Ａは、非バイナリ容量を有する１つ以上のメモリダイ１０８を含む例示的なメモリデバイス１００のブロック図である。メモリダイ１０８は、メモリセルのアレイなどのメモリセルのメモリ構造１２６、制御回路１１０、及び読み出し／書き込み回路１２８を含む。メモリ構造１２６は、行デコーダ１２４を介してワード線によりアドレス指定可能であり、列デコーダ１３２を介してビット線によりアドレス指定可能である。読み出し／書き込み回路１２８は、複数の感知ブロックＳＢ１、ＳＢ２、．．．ＳＢｐ（感知回路）を含み、メモリセルのページを並列に読み出すか又はプログラムすることを可能にする。典型的には、コントローラ１２２は、１つ以上のメモリダイ１０８と同じメモリデバイス１００（例えば、リムーバブル記憶カード）に含まれる。コマンド及びデータは、データバス１２０を介してホスト１４０とコントローラ１２２との間で転送され、線１１８を介してコントローラと１つ以上のメモリダイ１０８との間で転送される。

【0039】

メモリ構造１２６は、二次元又は三次元であり得る。メモリ構造１２６は、三次元アレイを含むメモリセルのうちの１つ以上のアレイを含み得る。メモリ構造１２６は、複数のメモリレベルが、介在する基板なしでウェハなどの単一の基板の上方に形成された（かつ、基板内には形成されない）モノリシック三次元メモリ構造を含み得る。メモリ構造１２６は、シリコン基板の上方に配置されたアクティブ領域を有するメモリセルのアレイのうちの１つ以上の物理レベルでモノリシックに形成された任意の種類の不揮発性メモリを含み得る。メモリ構造１２６は、関連する回路が基板の上方又は内部にあるかどうかに関わらず、メモリセルの動作に関連する回路を有する不揮発性メモリデバイスにあり得る。

【0040】

制御回路１１０は、読み出し／書き込み回路１２８と協働して、メモリ構造１２６でメモリ動作を実行し、ステートマシン１１２、オンチップアドレスデコーダ１１４及び電力制御モジュール１１６を含む。ステートマシン１１２は、メモリ動作のチップレベル制御を提供する。

【0041】

記憶領域１１３は、例えば、プログラミングパラメータのために提供され得る。プログラミングパラメータとしては、プログラム電圧、プログラム電圧バイアス、メモリセルの位置を示す位置パラメータ、接触線コネクタの厚さパラメータ、検証電圧などが挙げられ得る。位置パラメータは、ＮＡＮＤストリングのアレイ全体内のメモリセルの位置、特定のＮＡＮＤストリンググループにおけるメモリセルの位置、特定の平面上のメモリセルの位置などを示し得る。接触線コネクタの厚さパラメータは、接触線コネクタ、基板、又は接触線コネクタが構成されている材料などの厚さを示し得る。

【0042】

オンチップアドレスデコーダ１１４は、ホスト又はメモリコントローラによって使用されるものと、デコーダ１２４及び１３２によって使用されるハードウェアアドレスとの間のアドレスインターフェースを提供する。電力制御モジュール１１６は、メモリ動作中にワード線及びビット線に供給される電力及び電圧を制御する。これは、ワード線、ＳＧＳ及びＳＧＤトランジスタ、並びにソース線のためのドライバを含むことができる。感知ブロックは、１つのアプローチにおいて、ビット線ドライバを含むことができる。ＳＧＳトランジスタは、ＮＡＮＤストリングのソース端での選択ゲートトランジスタであり、ＳＧＤトランジスタは、ＮＡＮＤストリングのドレイン端での選択ゲートトランジスタである。

【0043】

いくつかの実施形態では、構成要素の一部を組み合わせることができる。様々な設計において、メモリ構造１２６以外の構成要素のうちの１つ以上（単独で又は組み合わせて）は、本明細書で説明される活動を実行するように構成されている少なくとも１つの制御回路と考えることができる。例えば、制御回路は、制御回路１１０、ステートマシン１１２、デコーダ１１４／１３２、電力制御モジュール１１６、感知ブロックＳＢｂ、ＳＢ２、．．．、ＳＢｐ、読み出し／書き込み回路１２８、コントローラ１２２などのうちのいずれか１つ又はそれらの組み合わせを含み得る。

【0044】

制御回路は、メモリセルのうちの１つのセットに対してプログラム及び検証動作を実行するように構成されたプログラミング回路を含むことができ、メモリセルのうちの１つのセットは、複数のデータ状態の中の１つのデータ状態を表すように割り当てられたメモリセルと、複数のデータ状態間の別のデータ状態を表すように割り当てられたメモリセルと、を含み、プログラム及び検証動作は、複数のプログラム及び検証の反復を含み、それぞれのプログラム及び検証の反復では、プログラミング回路は、１つの選択されたワード線のプログラミングを実行し、その後、プログラミング回路は、選択されたワード線に検証信号を適用する。制御回路はまた、１つのデータ状態の検証試験に合格するメモリセルのカウントを取得するように構成されたカウント回路を含み得る。制御回路はまた、カウントが閾値をそれだけ超える量に基づいて、プログラミング動作が完了したかどうかを決定するように構成された決定回路を含むことができる。

【0045】

例えば、図１Ｂは、プログラミング回路１５１、カウント回路１５２、及び決定回路１５３を含む例示的な制御回路１５０のブロック図である。

【0046】

オフチップコントローラ１２２は、プロセッサ１２２ｃ、ＲＯＭ１２２ａ及びＲＡＭ１２２ｂなどの記憶デバイス（メモリ）、並びにエラー訂正コード（error-correction code、ＥＣＣ）エンジン２４５を含み得る。ＥＣＣエンジンは、Ｖｔｈ分布の上部テールが高くなりすぎたときに生じる数々の読み出しエラーを訂正し得る。しかしながら、場合によっては、訂正不可能なエラーが存在し得る。本明細書で提供される技術は、訂正不可能なエラーが発生する可能性を低減する。

【0047】

記憶デバイス１２２ａ、１２２ｂは、命令のセットなどのコードを含み、プロセッサ１２２ｃは、この命令のセットを実行して本明細書に記載される機能を提供するように動作可能である。代替的に又は追加的に、プロセッサ１２２ｃは、１つ以上のワード線内のメモリセルの予約領域など、メモリ構造１２６の記憶デバイス１２６ａからコードにアクセスし得る。例えば、コードは、プログラミング、読み出し、及び消去動作などのために、メモリ構造１２６にアクセスするために、コントローラ１２２によって使用され得る。コードは、起動コード及び制御コード（例えば、命令のセット）を含み得る。起動コードは、起動又はスタートアッププロセス中にコントローラ１２２を初期化し、コントローラ１２２がメモリ構造１２６にアクセスできるようにするソフトウェアである。コードは、１つ以上のメモリ構造１２６を制御するためにコントローラ１２２によって使用され得る。電源投入されると、プロセッサ１２２ｃは、実行のためにＲＯＭ１２２ａ又は記憶デバイス１２６ａからブートコードをフェッチし、ブートコードはシステム構成要素を初期化し、制御コードをＲＡＭ１２２ｂにロードする。制御コードがＲＡＭ１２２ｂにロードされると、制御コードはプロセッサ１２２ｃによって実行される。制御コードは、メモリの制御及び割り当て、命令の処理の優先順位付け、並びに入力及び出力ポートの制御などの基本タスクを実行するためのドライバを含む。

【0048】

一般に、制御コードは、以下で更に考察されるフロー図のステップを含む、本明細書に記載される機能を実行する命令を含むことができ、以下で更に考察されるものを含む電圧波形を提供することができる。

【0049】

一実施形態では、ホストは、本明細書に記載される方法を実行するために、１つ以上のプロセッサと、１つ上のプロセッサをプログラムするためのプロセッサ可読コード（例えば、ソフトウェア）を記憶する１つ以上のプロセッサ可読記憶デバイス（ＲＡＭ、ＲＯＭ、フラッシュメモリ、ハードディスクドライブ、ソリッドステートメモリ）と、を含むコンピューティングデバイス（例えば、ノートブック、デスクトップ、スマートフォン、タブレット、デジタルカメラ）である。ホストはまた、１つ以上のプロセッサと通信する、追加のシステムメモリ、１つ以上の入力／出力インターフェース、及び／又は１つ以上の入力／出力デバイスを含み得る。

【0050】

ＮＡＮＤフラッシュメモリに加えて、他の種類の不揮発性メモリを使用することもできる。

【0051】

半導体メモリデバイスは、ダイナミックランダムアクセスメモリ（dynamic random access memory、「ＤＲＡＭ」）、又はスタティックランダムアクセスメモリ（static random access memory、「ＳＲＡＭ」）デバイスなどの揮発性メモリデバイス、抵抗ランダムアクセスメモリ（resistive random access memory、「ＲｅＲＡＭ」）、電気的消去可能プログラム可能読み出し専用メモリ（electrically erasable programmable read only memory、「ＥＥＰＲＯＭ」）、フラッシュメモリ（ＥＥＰＲＯＭのサブセットと見なすこともできる）、強誘電性ランダムアクセスメモリ（ferroelectric random access memory、「ＦＲＡＭ」）、及び磁気抵抗ランダムアクセスメモリ（magnetoresistive random access memory、「ＭＲＡＭ」）などの不揮発性メモリデバイス並びに情報を記憶する能力がある他の半導体素子を含む。メモリデバイスの各タイプは、異なる構成を有してもよい。例えば、フラッシュメモリデバイスは、ＮＡＮＤ又はＮＯＲ構成で構成され得る。

【0052】

メモリデバイスは、受動素子及び／又は能動素子から、任意の組み合わせで形成されてもよい。非限定的な例として、受動半導体メモリ素子は、ＲｅＲＡＭデバイス素子を含み、これはいくつかの実施形態では、アンチヒューズ、又は相変化材料などの抵抗率スイッチング記憶素子、及び任意選択的にダイオード、又はトランジスタなどのステアリング素子を含む。更に非限定的な例として、能動半導体メモリ素子は、ＥＥＰＲＯＭ及びフラッシュメモリデバイス素子を含み、これはいくつかの実施形態では、浮遊ゲート、導電性ナノ粒子、又は電荷蓄積誘電材料などの電荷蓄積領域を含有する素子を含む。

【0053】

複数のメモリ素子は、複数のメモリ素子が直列に接続されているように、又は各素子が個々にアクセス可能であるように構成され得る。非限定的な例として、ＮＡＮＤ構成（ＮＡＮＤメモリ）内のフラッシュメモリデバイスは、典型的には、直列に接続されたメモリ素子を含む。ＮＡＮＤストリングは、メモリセル及びＳＧトランジスタを含む直列接続トランジスタのセットの例である。

【0054】

ＮＡＮＤメモリアレイは、ストリングが、単一のビット線を共有しグループとしてアクセスされる複数のメモリ素子で構成される、複数のメモリストリングからアレイが構成されるように構成され得る。代替的に、メモリ素子は、各素子が個々にアクセス可能であるように構成され得、例えば、ＮＯＲメモリアレイであるように構成され得る。ＮＡＮＤ及びＮＯＲメモリ構成は、例であり、メモリ素子は、別法で構成されてもよい。基板内及び／又は基板の上に位置する半導体メモリ素子は、二次元メモリ構造、若しくは三次元メモリ構造などの二次元又は三次元で配置され得る。

【0055】

二次元メモリ構造では、半導体メモリ素子は、単一の平面又は単一のメモリデバイスレベルに配置される。典型的には、二次元メモリ構造では、メモリ素子は、メモリ素子を支持する基板の主表面に実質的に平行に延在する平面（例えば、ｘ－ｙ方向平面）に配置される。基板は、ウェハであり、ウェハの上又はウェハ内にメモリ素子の層が形成されるウェハであってもよく、あるいはメモリ素子が形成された後にメモリ素子に取り付けられるキャリア基板であってもよい。非限定的な例として、基板は、シリコンなどの半導体を含み得る。

【0056】

メモリ素子は、複数の行及び／又は列などの整列したアレイにおいて単一のメモリデバイスレベルに配置され得る。しかしながら、メモリ素子は非規則的又は非直交構成で配列され得る。メモリ素子は各々２つ以上の電極又はビット線及びワード線などの接触線を有し得る。

【0057】

三次元メモリアレイは、メモリ素子が複数の平面又は複数のメモリデバイスレベルを占有するように配置され、それによって、三次元（すなわち、ｘ、ｙ、及びｚ方向であり、ｚ方向は基板の主表面に実質的に垂直であり、ｘ及びｙ方向は基板の主表面に実質的に平行である）の構造を形成する。

【0058】

非限定的な例として、三次元メモリ構造は、複数の二次元メモリデバイスレベルのスタックとして垂直に配置され得る。別の非限定的な例として、三次元メモリアレイは、それぞれの列が複数のメモリ素子を有する複数の垂直列（例えば、基板の主表面に対して実質的に垂直、すなわちｙ方向に延在する列）として配置され得る。列は、二次元構成、例えば、ｘ－ｙ平面に配置されてもよく、複数の垂直にスタックメモリ面に素子があるメモリ素子の三次元配置をもたらす。三次元のメモリ素子の他の構成が、三次元メモリアレイを構成することもできる。

【0059】

非限定的な例として、ＮＡＮＤストリングの三次元アレイでは、メモリ素子は、単一の水平（例えば、ｘ－ｙ）メモリデバイスレベル内にＮＡＮＤストリングを形成するようにまとめて結合され得る。代替的に、メモリ素子は、複数の水平メモリデバイスレベルにわたって横断する垂直なＮＡＮＤストリングを形成するように一緒に結合され得る。いくつかのＮＡＮＤストリングが単一のメモリレベルでメモリ素子を含有し、他のストリングが複数のメモリレベルにわたるメモリ素子を含有する、他の三次元構成を想定することができる。三次元メモリアレイはまた、ＮＯＲ構成及びＲｅＲＡＭ構成で設計されてもよい。

【0060】

典型的には、モノリシック三次元メモリアレイでは、１つ以上のメモリデバイスレベルが単一の基板の上方に形成される。任意選択的に、モノリシック三次元メモリアレイは、単一の基板内に少なくとも部分的に１つ以上のメモリ層も有し得る。非限定的な例として、基板は、シリコンなどの半導体を含み得る。モノリシック三次元アレイでは、アレイのそれぞれのメモリデバイスレベルを構成する層は、典型的には、アレイの下方のメモリデバイスレベルの層上に形成される。しかしながら、モノリシック三次元メモリアレイの隣接するメモリデバイスレベルの層は、共有されてもよいか、又はメモリデバイスレベル間に介在する層を有してもよい。

【0061】

別の観点から、二次元アレイが別個に形成され、次いでまとめてパッケージ化されて、複数のメモリ層を有する非モノリシックメモリデバイスを形成してもよい。例えば、非モノリシックスタックメモリは、メモリレベルを別個の基板上に形成することと、次いで、メモリレベルを互いの上にスタックすることとによって構築され得る。基板は、スタック前にメモリデバイスレベルから薄くされるか、又は除去され得るが、メモリデバイスレベルが別個の基板にわたって最初に形成されるため、結果として得られるメモリアレイはモノリシック三次元メモリアレイではない。更に、複数の二次元メモリアレイ又は三次元メモリアレイ（モノリシック又は非モノリシック）は、別個のチップ上に形成され、次いでまとめてパッケージ化されてスタックチップメモリデバイスを形成してもよい。

【0062】

図２は、図１のメモリアレイ１２６の例示的な二次元構成におけるメモリセルのブロック２００、２１０を示す。メモリアレイ１２６は、多くのそのようなブロック２００、２１０を含み得る。それぞれの例示的なブロック２００、２１０は、数々のＮＡＮＤストリングと、ブロック間で共有される対応のビット線、例えば、ＢＬ０、ＢＬ１、．．．と、を含む。それぞれのＮＡＮＤストリングは、一端でドレイン側選択ゲート（drain-side select gate、ＳＧＤ）に接続され、ドレイン選択ゲートの制御ゲートは、共通のＳＧＤ線を介して接続される。ＮＡＮＤストリングは、それらの他端でソース側選択ゲート（source-side select gate、ＳＧＳ）に接続され、次に、共通のソース線２２０に接続される。１１２本のワード線、例えばＷＬ０～ＷＬ１１１は、ＳＧＳとＳＧＤとの間に延在する。いくつかの実施形態では、メモリブロックは、１１２本より多い又は少ないワード線を含んでもよい。例えば、いくつかの実施形態では、メモリブロックは、１６４本のワード線を含む。場合によっては、ユーザデータを含まないダミーワード線も、選択ゲートトランジスタに隣接するメモリアレイに使用され得る。そのようなダミーワード線は、エッジデータワード線を特定のエッジ効果から遮蔽し得る。

【0063】

メモリアレイに提供され得る不揮発性メモリの１つのタイプは、図３Ａ及び図３Ｂに示されるタイプのような浮遊ゲートメモリである。しかしながら、他のタイプの不揮発性メモリを使用することもできる。以下で更に詳細に考察されるように、図４Ａ及び図４Ｂに示される別の実施例では、電荷トラップメモリセルは、導電性浮遊ゲートの代わりに非導電性誘電体材料を使用して、不揮発的に電荷を蓄積する。酸化ケイ素、窒化ケイ素、及び酸化ケイ素（「ＯＮＯ」）から形成された三層誘電体は、導電性制御ゲートとメモリセルチャネルの上の半導電性基板の表面との間に挟まれる。セルは、セルチャネルから窒化物に電子を注入することによってプログラムされ、それらの電子は補足され、限られた領域に蓄積される。次いで、この蓄積電荷は、検出可能な方法で、セルのチャネルの一部分の閾値電圧を変化させる。セルは、ホットホールを窒化物に注入することによって消去される。同様のセルは、ドープポリシリコンゲートがメモリセルチャネルの一部分上に延在して別個の選択トランジスタを形成するスプリットゲート構成で提供され得る。

【0064】

別のアプローチでは、ＮＲＯＭセルが使用される。例えば、２ビットがそれぞれのＮＲＯＭセルに記憶され、ＯＮＯ誘電体層は、ソース拡散とドレイン拡散との間のチャネルを横切って延在する。一方のデータビットの電荷は、ドレインに隣接する誘電体層に局在し、他方のデータビットの電荷は、ソースに隣接する誘電体層に局在する。多状態のデータ記憶は、絶縁体内の空間的に分離された電荷蓄積領域のバイナリ状態を別々に読み出すことによって取得される。他のタイプの不揮発性メモリも既知である。

【0065】

図３Ａは、ＮＡＮＤストリングにおける例示的な浮遊ゲートメモリセル３００、３１０、３２０の断面図を示す。この図では、ビット線又はＮＡＮＤストリング方向はページに入り、ワード線方向は左から右に進む。一例として、ワード線３２４は、対応のチャネル領域３０６、３１６、及び３２６を含むＮＡＮＤストリングを横切って延在する。メモリセル３００は、制御ゲート３０２、浮遊ゲート３０４、トンネル酸化物層３０５、及びチャネル領域３０６を含む。メモリセル３１０は、制御ゲート３１２、浮遊ゲート３１４、トンネル酸化物層３１５、及びチャネル領域３１６を含む。メモリセル３２０は、制御ゲート３２２、浮遊ゲート３２１、トンネル酸化物層３２５、及びチャネル領域３２６を含む。それぞれのメモリセル３００、３１０、３２０は、異なる対応のＮＡＮＤストリング内にある。インターポリ誘電体（inter-poly dielectric、ＩＰＤ）層３２８も示されている。制御ゲート３０２、３１２、３２２は、ワード線の部分である。接触線コネクタ３２９に沿った断面図を図３Ｂに示す。

【0066】

制御ゲート３０２、３１２、３２２は、浮遊ゲート３０４、３１４、３２１を包み込み、制御ゲート３０２、３１２、３２２と浮遊ゲート３０４、３１４、３２１との間の表面接触領域を増加させる。これにより、ＩＰＤ静電容量が高くなり、より高い結合比につながり、プログラミング及び消去を容易にする。しかしながら、ＮＡＮＤメモリデバイスが縮小されると、隣接するセル３００、３１０、３２０間の間隔はより小さくなるため、２つの隣接する浮動ゲート３０２、３１２、３２２間に制御ゲート３０２、３１２、３２２及びＩＰＤ層３２８のための空間はほとんどない。

【0067】

代替として、図４Ａ及び図４Ｂに示されるように、制御ゲート４０２、４１２、４２２が平坦又は平面である平坦又は平面メモリセル４００、４１０、４２０が開発された。すなわち、制御ゲートはフローティングゲートを包み込まず、電荷蓄積層４２８とのその接触は、その上方からのみである。この場合、高い浮遊ゲートを有することに利点はない。代わりに、浮遊ゲートはかなり薄くなる。更に、浮遊ゲートを使用して、電荷を蓄積することができ、又は薄い電荷トラップ層を使用して、電荷をトラップすることができる。このアプローチは、プログラミング中にトンネル酸化物を通るトンネリング後に電子が浮遊ゲートを通って移動し得る、電子の弾道性伝導の問題を回避することができる。

【0068】

図４Ａは、ＮＡＮＤストリングにおける例示的な電荷トラップメモリセル４００、４１０、４２０の断面図を示す。図は、図１のメモリセルアレイ１２６内のメモリセル４００、４１０、４２０の二次元例として、平坦制御ゲート及び電荷トラップ領域を含むメモリセル４００、４１０、４２０のワード線方向にある。電荷トラップメモリは、ＮＯＲ及びＮＡＮＤフラッシュメモリデバイスで使用され得る。この技術は、電子を蓄積するためにドープ多結晶シリコンなどの導体を使用する浮遊ゲートＭＯＳＦＥＴ技術とは対照的に、電子を蓄積するためにＳｉＮフィルムなどの絶縁体を使用する。一例として、ワード線４２４は、対応のチャネル領域４０６、４１６、４２６を含むＮＡＮＤストリングを横切って延在する。ワード線の部分は、制御ゲート４０２、４１２、４２２を提供する。ワード線の下は、ＩＰＤ層４２８、電荷トラップ層４０４、４１４、４２１、ポリシリコン層４０５、４１５、４２５、及びトンネル層４０９、４０７、４０８がある。それぞれの電荷トラップ層４０４、４１４、４２１は、対応のＮＡＮＤストリング内で連続的に延在する。制御ゲートの平坦な構成は、浮遊ゲートよりも薄くすることができる。加えて、メモリセルを互いに近づけることができる。

【0069】

図４Ｂは、接触線コネクタ４２９に沿った図４Ａの構造の断面図を示す。ＮＡＮＤストリング４３０は、ＳＧＳトランジスタ４３１、例示的なメモリセル４００、４３３、．．．４３５、及びＳＧＤトランジスタ４３６を含む。ＳＧＳ及びＳＧＤトランジスタ４３１、４３６内のＩＰＤ層４２８内の通路は、制御ゲート層４０２及び浮遊ゲート層が通信することを可能にする。例えば、制御ゲート４０２及び浮遊ゲート層は、ポリシリコンであってもよく、トンネル酸化物層は、酸化ケイ素であってもよい。ＩＰＤ層４２８は、Ｎ－Ｏ－Ｎ－Ｏ－Ｎ構成のように、窒化物（Ｎ）及び酸化物（Ｏ）のスタックであり得る。

【0070】

ＮＡＮＤストリングは、ｐ型基板領域４５５、ｎ型ウェル４５６、及びｐ型ウェル４５７を含む基板上に形成されてもよい。Ｎ型ソース／ドレイン拡散領域ｓｄ１、ｓｄ２、ｓｄ３、ｓｄ４、ｓｄ５、ｓｄ６、及びｓｄ７は、ｐ型ウェル内に形成される。チャネル電圧Ｖｃｈは、基板のチャネル領域に直接適用されてもよい。

【0071】

図５は、図１の感知ブロックＳＢ１の例示的なブロック図を示す。１つのアプローチでは、感知ブロックは複数の感知回路を含む。それぞれの感知回路は、データラッチに関連付けられる。例えば、例示的な感知回路５５０ａ、５５１ａ、５５２ａ、及び５５３ａは、それぞれデータラッチ５５０ｂ、５５１ｂ、５５２ｂ、及び５５３ｂに関連付けられる。１つのアプローチでは、ビット線の異なるサブセットは、異なる対応の感知ブロックを使用して感知され得る。これにより、感知回路に関連付けられた処理負荷を分割し、それぞれの感知ブロック内の対応のプロセッサによって処理することが可能になる。例えば、ＳＢ１の感知回路コントローラ５６０は、感知回路及びラッチのセットと通信し得る。感知回路コントローラ５６０は、再充電電圧を設定するためのそれぞれの感知回路に電圧を提供する、再充電回路５６１を含んでもよい。１つの可能なアプローチでは、例えば、データバス及びローカルバスを介して、それぞれの感知回路に電圧が独立して提供される。別の可能なアプローチでは、共通の電圧が、それぞれの感知回路に同時に提供される。感知回路コントローラ５６０はまた、再充電回路５６１、メモリ５６２、及びプロセッサ５６３を含み得る。メモリ５６２は、本明細書に記載の機能を実行するようにプロセッサによって実行可能なコードを記憶し得る。これらの機能は、感知回路５５０ａ、５５１ａ、５５２ａ、５５３ａに関連付けられたラッチ５５０ｂ、５５１ｂ、５５２ｂ、５５３ｂを読み出し、ラッチ内のビット値を設定し、感知回路５５０ａ、５５１ａ、５５２ａ、５５３ａの感知ノードに再充電レベルを設定するための電圧を提供することを含み得る。感知回路コントローラ５６０及び感知回路５５０ａ、５５１ａ、５５２ａ、５５３ａの更なる例示的な詳細を以下に示す。

【0072】

いくつかの実施形態では、メモリセルは、フラグビットを記憶するラッチのセットを含むフラグレジスタを含み得る。いくつかの実施形態では、フラグレジスタの量は、データ状態の量に対応し得る。いくつかの実施形態では、１つ以上のフラグレジスタを使用して、メモリセルを検証するときに使用される検証技術のタイプを制御し得る。いくつかの実施形態では、フラグビットの出力は、特定のセルのブロックが選択されるように、デバイスの関連付けられたロジック、例えば、アドレス復号化回路を修正し得る。バルク動作（例えば、消去動作など）は、フラグレジスタに設定されたフラグを使用するか、又は暗黙アドレッシングなどでフラグレジスタとアドレスレジスタとの組み合わせを使用するか、又は代替的にアドレスレジスタのみを用いたストレートアドレッシングによって実行され得る。

【0073】

図６Ａは、図１のメモリアレイ１２６の例示的な三次元構成におけるブロックのセット６００の斜視図である。基板上には、メモリセル（記憶素子）のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３、並びにブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３によって使用される回路を有する周辺領域６０４がある。例えば、回路は、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、ＢＬＫ３の制御ゲート層に接続され得る電圧ドライバ６０５を含み得る。１つのアプローチでは、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３内の共通の高さの制御ゲート層が一般的に駆動される。基板６０１はまた、回路の信号を搬送するために導電路内でパターン化された１つ以上の下部金属層とともに、ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３の下に回路を搬送し得る。ブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３は、メモリデバイスの中間領域６０２に形成される。メモリデバイスの上部領域６０３において、１つ以上の上部金属層は、回路の信号を搬送するために導電路内でパターン化される。それぞれのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３は、メモリセルのスタック領域を含み、スタックの交互レベルはワード線を表す。１つの可能なアプローチでは、それぞれのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３は、垂直接点が上方金属層まで上方に延在して導電路への接続を形成する、対向する階層側面を有する。４つのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、及びＢＬＫ３が例として示されているが、ｘ方向及び／又はｙ方向に延在する２つ以上のブロックを使用することができる。

【0074】

１つの可能なアプローチでは、ｘ方向の平面の長さは、ワード線への信号経路が１つ以上の上部金属層に延在する方向（ワード線又はＳＧＤ線方向）を表し、また、ｙ方向の平面の幅は、ビット線への信号経路が１つ以上の上部金属層内に延在する方向（ビット線方向）を表す。ｚ方向は、メモリデバイスの高さを表す。

【0075】

図６Ｂは、図６ＡのブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、ＢＬＫ３のうちの１つの一部分の例示的な断面図を示す。ブロックは、交互の導電層及び誘電体層のスタック６１０を含む。この例では、導電層は、データワード線層（ワード線）ＷＬ０～ＷＬ１１１に加えて、２のＳＧＤ層、２つのＳＧＳ層、並びに４つのダミーワード線層ＤＷＬＤ０、ＤＷＬＤ１、ＤＷＬＳ０、及びＤＷＬＳ１を含む。誘電体層をＤＬ０～ＤＬ１１６とラベル付けする。更に、ＮＡＮＤストリングＮＳ１及びＮＳ２を含むスタック６１０の領域が示されている。それぞれのＮＡＮＤストリングは、ワード線に隣接するメモリセルを形成する材料で充填されたメモリホール６１８、６１９を包含する。スタック６１０の領域６２２は、図６Ｄにより詳細に示されており、以下で更に詳細に考察される。

【0076】

スタック６１０は、基板６１１と、基板６１１上の絶縁フィルム６１２と、ソース線ＳＬの一部分とを含む。ＮＳ１は、スタックの底部６１４にソース端６１３を有し、スタック６１０の上部６１６にドレイン端６１５を有する。接触線コネクタ（例えば、金属充填スリットなどのスリット）６１７、６２０は、ソース線をスタック６１０の上方にある特定の接触線に接続するように、スタック６１０を通って延在する相互接続として、スタック６１０にわたって周期的に設けられてもよい。接触線コネクタ６１７、６２０は、ワード線の形成中に使用され、続いて金属で充填されてもよい。ビット線ＢＬ０の一部分も示されている。導電ビア６２１は、ドレイン端６１５をＢＬ０に接続する。

【0077】

図６Ｃは、図６Ｂのスタックのメモリホール直径のプロットを示す。垂直軸は、図６Ｂのスタックと整列し、メモリホール６１８及び６１９の幅（ｗＭＨ）、例えば直径を示す。図６Ａのワード線層ＷＬ０～ＷＬ１１１は、一例として繰り返され、スタック内の対応の高さｚ０～ｚ１１１にある。そのようなメモリデバイスでは、スタックを介してエッチングされるメモリホールは、非常に高いアスペクト比を有する。例えば、約２５～３０の深さ対直径比が一般的である。メモリホールは、円形断面を有してもよい。エッチングプロセスにより、メモリホール幅は、ホールの長さに沿って変化し得る。典型的には、直径は、メモリホールの上部から底部へと徐々に小さくなる。すなわち、メモリホールは、テーパ状であり、スタックの底部で狭くなる。場合によっては、選択ゲートの近くのホールの上部にわずかな狭まりが生じ、それにより、直径は、メモリホールの上部から底部までわずかに幅広になってから徐々に小さくなる。

【0078】

メモリホールの幅の不均一性により、メモリセルのプログラム傾斜及び消去速度を含むプログラミング速度は、メモリホールに沿ったそれらの位置に基づいて、例えば、スタック内のそれらの高さに基づいて変化し得る。メモリホールの直径が小さいほど、トンネル酸化物を横切る電場は比較的強くなるため、プログラミング及び消去速度は比較的高くなる。１つのアプローチは、メモリホール直径が同様である、例えば、規定の直径範囲内にある、隣接するワード線のグループを定義することであり、グループ内のワード線ごとに最適化された検証スキームを適用することである。異なるグループは、最適化された異なる検証スキームを有し得る。

【0079】

図６Ｄは、図６Ｂのスタック６１０の領域６２２の拡大図を示す。メモリセルは、スタックの異なるレベルでワード線層とメモリホールとの交点に形成される。この実施例では、ＳＧＤトランジスタ６８０、６８１は、ダミーメモリセル６８２、６８３、及びデータメモリセルＭＣの上に提供される。いくつかの層は、例えば、原子層堆積を使用して、メモリホール６３０の側壁（sidewall、ＳＷ）に沿って、及び／又はそれぞれのワード線層内に堆積され得る。例えば、それぞれの列（例えば、メモリホール６３０内の材料によって形成されるピラー）は、ＳｉＮ又は他の窒化物などの電荷トラップ層又はフィルム６６３、トンネル層６６４、ポリシリコン本体又はチャネル６６５、及び誘電体コア６６６を含み得る。ワード線層は、制御ゲートとして遮断酸化物／遮断高ｋ材料６６０、金属障壁６６１、及びタングステンなどの導電性金属６６２を含み得る。例えば、制御ゲート６９０、６９１、６９２、６９３、及び６９４が提供される。この実施例では、金属を除く全ての層が、メモリホール６３０内に提供される。他のアプローチでは、層のいくつかは制御ゲート層内にあり得る。追加のピラーは、異なるメモリホール内に同様に形成される。ピラーは、ＮＡＮＤストリングの柱状アクティブ領域（active area、ＡＡ）を形成することができる。

【0080】

メモリセルがプログラムされるとき、電子は、メモリセルに関連する電荷トラップ層の一部に蓄積される。これらの電子は、チャネルからトンネル層を通って電荷トラップ層に引き込まれる。メモリセルのＶｔｈは、蓄積電荷量に比例して増加する。消去動作中、電子はチャネルに戻る。

【0081】

メモリホール６３０のそれぞれは、遮断酸化物層、電荷トラップ層６６３、トンネリング層６６４、及びチャネル層を含む複数の環状層で充填され得る。メモリホール６３０のそれぞれのコア領域は、本体材料で充填され、複数の環状層は、メモリホール６３０のそれぞれのコア領域とワード線との間にある。

【0082】

ＮＡＮＤストリングは、チャネルの長さが基板上に形成されないため、浮遊体チャネルを有すると見なすことができる。更に、ＮＡＮＤストリングは、スタック内で互いに上方に複数のワード線層によって提供され、誘電体層によって互いに分離される。

【0083】

図７Ａは、図６Ｂのスタック６１０の例示的なワード線層ＷＬ０の上面図を示す。上述のように、三次元メモリデバイスは、交互の導電層及び誘電体層のスタックを含むことができる。導電層は、ＳＧトランジスタ及びメモリセルの制御ゲートを提供する。ＳＧトランジスタに使用される層はＳＧ層であり、メモリセルに使用される層はワード線層である。更に、メモリホールはスタック内に形成され、電荷トラップ材料及びチャネル材料で充填される。これにより、垂直ＮＡＮＤストリングが形成される。ソース線は、スタックの下方のＮＡＮＤストリングに接続され、ビット線は、スタックの上方のＮＡＮＤストリングに接続される。

【0084】

三次元メモリデバイス内のブロックＢＬＫはサブブロックに分割することができ、各サブブロックは、共通のＳＧＤ制御線を有するＮＡＮＤストリンググループを含む。例えば、サブブロックＳＢａ、ＳＢｂ、ＳＢｃ及びＳＢｄ内のＳＧＤ線／制御ゲートＳＧＤ０、ＳＧＤ１、ＳＧＤ２及びＳＧＤ３をそれぞれ参照されたい。更に、ブロック内のワード線層を領域に分割することができる。各領域は、それぞれのサブブロック内にあり、メモリデバイスの製造プロセス中にワード線層を処理するために、スタック内に周期的に形成された接触線コネクタ（例えば、スリット）間に延在することができる。この処理は、ワード線層の犠牲材料を金属で置き換えることを含み得る。一般に、接触線コネクタ間の距離は、エッチング剤が横方向に移動して犠牲材料を除去でき、金属が移動して犠牲材料の除去によって作成されるボイドを充填する距離の限界を考慮して、比較的小さくする必要がある。例えば、接触線コネクタ間の距離は、隣接する接触線コネクタ間のメモリホールのいくつかの行を可能にし得る。メモリホール及び接触線コネクタのレイアウトはまた、各ビット線が異なるメモリセルに接続されている間に、領域にわたって延在することができるビット線の数の限界を考慮しなければならない。ワード線層を処理した後、接触線コネクタは、任意選択的に金属で充填されて、スタックを介して相互接続を提供することができる。

【0085】

この実施例では、隣接する接触線コネクタ間には、４行のメモリホールが存在する。ここでの行は、ｘ方向に整列されたメモリホールのグループである。更に、メモリホールの行は、メモリホールの密度を増加させるために千鳥状パターンである。ワード線層又はワード線は、領域ＷＬ０ａ、ＷＬ０ｂ、ＷＬ０ｃ、及びＷＬ０ｄに分割され、それぞれが接触線７１３によって接続される。ブロック内のワード線層の最後の領域は、１つのアプローチにおいて、次のブロック内のワード線層の第１の領域に接続され得る。接触線７１３は、次に、ワード線層のための電圧ドライバに接続される。領域ＷＬ０ａは、接触線７１２に沿って例示的なメモリホール７１０、７１１を有する。領域ＷＬ０ｂは、例示的なメモリホール７１４、７１５を有する。領域ＷＬ０ｃは、例示的なメモリホール７１６、７１７を有する。領域ＷＬ０ｄは、例示的なメモリホール７１８、７１９を有する。メモリホールは図７Ｂにも示されている。各メモリホールは、それぞれのＮＡＮＤストリングの一部であり得る。例えば、メモリホール７１０、７１４、７１６、及び７１８は、それぞれＮＡＮＤストリングＮＳ０＿ＳＢａ、ＮＳ１＿ＳＢｂ、ＮＳ２＿ＳＢｃ、ＮＳ３＿ＳＢｄ、及びＮＳ４＿ＳＢｅの一部であり得る。

【0086】

各円は、ワード線層又はＳＧ層におけるメモリホールの断面を表す。破線で示された例示的な円は、メモリホール内の材料によって、及び隣接するワード線層によって提供されるメモリセルを表す。例えば、メモリセル７２０、７２１はＷＬ０ａ内にあり、メモリセル７２４、７２５はＷＬ０ｂ内にあり、メモリセル７２６、７２７はＷＬ０ｃ内にあり、メモリセル７２８、７２９はＷＬ０ｄ内にある。これらのメモリセルは、スタックにおいて共通の高さにある。

【0087】

接触線コネクタ（例えば、金属充填スリットなどのスリット）７０１、７０２、７０３、７０４は、領域ＷＬ０ａ～ＷＬ０ｄのエッジの間に隣接して配置され得る。接触線コネクタ７０１、７０２、７０３、７０４は、スタックの底部からスタックの頂部までの導電路を提供する。例えば、スタックの底部のソース線は、スタックの上方の導電線に接続されてもよく、導電線は、メモリデバイスの周辺領域内の電圧ドライバに接続される。

【0088】

図７Ｂは、図６Ｂのスタックの例示的な上部誘電体層ＤＬ１１６の上面図を示す。誘電体層は、領域ＤＬ１１６ａ、ＤＬ１１６ｂ、ＤＬ１１６ｃ及びＤＬ１１６ｄに分割される。各領域は、それぞれの電圧ドライバに接続することができる。これにより、ワード線層の１つの領域内のメモリセルのセットが同時にプログラムされることを可能にし、各メモリセルは、対応するビット線に接続されたそれぞれのＮＡＮＤストリング内にある。各ビット線に電圧を設定して、各プログラム電圧の間のプログラミングを許可又は禁止することができる。

【0089】

領域ＤＬ１１６ａは、ビット線ＢＬ０と一致する接触線７１２に沿って例示的なメモリホール７１０、７１１を有する。「Ｘ」記号で示されているように、多数のビット線がメモリホールの上方に延在し、メモリホールに接続される。ＢＬ０は、メモリホール７１１、７１５、７１７、７１９を含むメモリホールのセットに接続される。別の例示的なビット線ＢＬ１は、メモリホール７１０、７１４、７１６、７１８を含むメモリホールのセットに接続される。図７Ａからの接触線コネクタ（例えば、金属充填スリットなどのスリット）７０１、７０２、７０３、７０４もまた、スタックを通って垂直に延在するように示されている。ビット線は、ｘ方向にＤＬ１１６層にわたってシーケンスＢＬ０～ＢＬ２３で番号付けされ得る。

【0090】

異なる行のメモリセルには、異なるビット線のサブセットが接続される。例えば、ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２、ＢＬ１６、ＢＬ２０は、各領域の右縁部のセルの第１の行内のメモリセルに接続される。ＢＬ２、ＢＬ６、ＢＬ１０、ＢＬ１４、ＢＬ１８、ＢＬ２２は、右縁部の第１の行に隣接して、隣接するセルの行内のメモリセルに接続される。ＢＬ３、ＢＬ７、ＢＬ１１、ＢＬ１５、ＢＬ１９、ＢＬ２３は、各領域の左縁部のセルの第１の行内のメモリセルに接続される。ＢＬ１、ＢＬ５、ＢＬ９、ＢＬ１３、ＢＬ１７、ＢＬ２１は、左縁部の第１の行に隣接して、隣接するメモリセルの行内のメモリセルに接続される。

【0091】

ここで図８を参照すると、いくつかのメモリダイは、ＣＭＯＳアンダーアレイ（CMOS under array、「ＣＵＡ」）アーキテクチャを有し、それによって、周辺回路（例えば、ページバッファ、センス増幅器［Ｓ／Ａ］、電荷ポンプなど）が、メモリセルの垂直スタックを含むアレイウェハ８０２の下に位置するＣＭＯＳウェハ８００内に位置する。この実施例におけるアレイウェハ８０２は、４つの平面８０４、８０６、８０８、８１０を含み、ＣＭＯＳウェハは、平面８０４、８０６、８０８、８１０の各々に１つ、４つのセンス増幅器領域を含む。いくつかの実施形態では、アレイウェハは、４つより多い又は少ない平面を含んでもよく、センス増幅器領域の数は、平面の数に等しいか又はそれより少なくてもよい。

【0092】

図９は、ＣＵＡアーキテクチャを有する例示的なメモリダイの断面を示す。この実施例では、メモリデバイスの周辺半導体デバイス９００は、ワード線９０４Ｗ及びメモリ開口充填構造９０６が周辺半導体デバイス９００の上に位置するように、メモリアレイ領域９０２の下に位置する。

【0093】

周辺半導体デバイス９００は、ゲート電極構造９１０と、アクティブ領域９１２（すなわち、ソース及びドレイン領域）と、ゲート電極構造９０８の下に位置する半導体チャネル９１４とを含む、ドライバ回路トランジスタ９０８を含む。周辺半導体デバイス９００はまた、ドライバ回路トランジスタ（例えば、ＣＭＯＳ型トランジスタ）９０８のノード（例えば、ゲート電極構造９１０及び／又はアクティブ領域９１２）に電気的に接続された、下位レベル誘電体材料層９１６及び下位レベル金属相互接続構造９１８を含む。

【0094】

領域９２２内の周辺領域接触ビア構造９２０及び／又は領域９０２内のメモリ領域貫通ビア構造９２４は、下位レベル金属相互接続構造９１８と電気的に接触して形成される。相互接続線構造９２６及びビット線９２８は、相互接続レベル誘電体層９３０内に形成される。相互接続線構造９２６は、接触ビア構造９３２を周辺領域接触ビア構造９２０及び／又はメモリ領域貫通ビア構造９２４に電気的に接続する。水平ソース線９３４は、１つ以上のドーピングされたポリシリコン層を含むことができる。導電性を向上させるために、金属又は金属シリサイドプレートなどの任意選択の導電性プレート９３６を水平ソース線９３４と接触して配置することができる。別のメモリダイアーキテクチャは、アレイに接合されたＣＭＯＳ（CMOS bonded to array、ＣＢＡ）として知られており、ＣＵＡアレイアーキテクチャに類似しているが、垂直スタックの下ではなく、垂直方向の上に配置されたＣＭＯＳウェハを有する。ＣＵＡアーキテクチャ及びＣＢＡアーキテクチャの両方を有するメモリダイでは、ＣＭＯＳ層はアレイ層と重なる。

【0095】

メモリブロックのメモリセルは、１ビット以上のデータを複数のデータ状態で記憶するようにプログラムすることができる。各データ状態は、それぞれの閾値電圧Ｖｔに関連付けられる。例えば、図１０は、メモリセル当たり１ビット（ＳＬＣ）記憶方式に従ってプログラムされたメモリセルのグループの閾値電圧Ｖｔ分布を示す。ＳＬＣ記憶方式では、消去状態（Ｅｒ）及び単一のプログラムされたデータ状態（Ｓ１）を含む、２つの全データ状態がある。図１１は、８つの全データ状態、すなわち消去状態（Ｅｒ）と７つのプログラムされたデータ状態（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、及びＳ７）とを含む、セル当たり３ビット（ＴＬＣ）記憶方式の閾値電圧Ｖｔ分布を示す。各プログラムされたデータ状態（Ｓ１～Ｓ７）は、プログラミング動作の検証部分中に使用される検証電圧（Ｖｖ１～Ｖｖ７）に関連付けられる。図１２は、１６個の全データ状態、すなわち消去状態（Ｅｒ）及び１５個のプログラムされたデータ状態（Ｓ１～Ｓ１５）を含む、セル当たり４ビット（ＱＬＣ）記憶方式の閾値電圧Ｖｔ分布を示す。４つのデータ状態を有するセル当たり２ビット（ＭＬＣ）又は３２個のデータ状態を有するセル当たり５ビット（ＰＬＣ）など、他の記憶方式も利用可能である。

【0096】

いくつかのメモリダイでは、メモリブロックは、複数の記憶方式モード、例えば、ＳＬＣモード及びＴＬＣモード、又はＳＬＣモード及びＱＬＣモードで動作するように構成され得る。次いで、メモリデバイスは、高性能を提供するＳＬＣモードで動作するメモリブロックに最初にデータを書き込むように構成され得る。次いで、性能が重要でないときのバックグラウンド動作において、メモリデバイスは、長期記憶のためにメモリセルフォーマットごとにマルチビットにそのデータをプログラムすることができる。

【0097】

本開示の一態様によれば、１Ｔｂのバイナリデータ容量を有するＱＬＣモード、又は６８３Ｇｂの非バイナリ容量を有するＴＬＣモードのいずれかで動作するように構成することができ、かつＱＬＣモード及びＴＬＣモードで動作可能なメモリダイ間の差が０又は最小であるメモリダイが提供される。したがって、ＱＬＣ動作モード及びＴＬＣ動作モードの両方において有用であるので、メモリブロックは、異なる目的を有する異なる製品において使用されることが可能であり、規模の経済を通じてメモリダイ当たりより多くの量及びより低いコストで製造されることが可能である。本明細書で使用されるバイナリ容量という用語は、２^ｎＧｂ、Ｔｂなど、又はＧＢ、ＴＢなどに等しいデータ容量を意味し、ｎは０又は正の整数である。

【0098】

６８３Ｇｂは非バイナリデータ容量であるが、この特定の非バイナリ容量を有する複数のメモリブロックは、バイナリ容量を有する単一のメモリ製品に一緒にパッケージ化することができる。例えば、図１３Ａの実施形態では、ＴＬＣモードで動作するように構成され、かつ６８３Ｇｂの容量をそれぞれ有する３つのメモリダイ１３００が一緒にパッケージ化されて、２５６ＧＢの容量を有するＴＬＣメモリ製品１３０２が形成される。図１３Ｂの実施形態では、６８３Ｇｂの容量をそれぞれ有する６つのメモリダイ１３００が一緒にパッケージ化されて、５１２ＧＢの容量を有するＴＬＣメモリ製品１３０４が形成される。このパターンはスケールアップすることができる。例えば、２Ｔｂの容量を有するメモリ製品は、６８３Ｇｂの２４個のメモリダイを一緒にパッケージ化することによって作製することができ、又は４ＴＢの容量を有するメモリ製品は、６８３Ｇｂの４８個のメモリダイを一緒にパッケージ化することによって作製することができる。

【0099】

図１４を参照すると、メモリダイ１４００がＱＬＣモードで動作しているとき、メモリダイ１４００に１Ｔｂのデータ容量を提供するために、メモリブロックのおよそ９０パーセント（９０％）がメインブロック１４０２であり、メモリブロックの１０パーセント（１０％）が拡張ブロック１４０４である。メモリダイ１４００が５０７個のメモリブロックを含む例では、ＱＬＣモードで動作しているとき、４５６個のメモリブロックがメインブロック１４０２であり、５１個のメモリブロックが拡張ブロック１４０４である。次に図１５を参照すると、メモリダイ１４００が６８３Ｇｂのデータ容量を有するＴＬＣモードにあるとき、メモリブロックのおよそ８０パーセント（８０％）がメインブロック１４０２であり、メモリブロックのおよそ２０パーセント（２０％）が拡張ブロック１４０４である。例示的な実施形態では、４０６個のメモリブロックがメインブロック１４０２であり、１０１個のメモリブロックが拡張ブロック１４０４である。拡張ブロック１４０４は、不良になる可能性があり、かつ修復することができないメインブロック１４０２のいずれかと置き換わることによってデータを記憶するために使用され得る。拡張ブロック１４０４はまた、メモリダイ１４００の特定の動作中にデータを一時的に（データをデータ容量に対してカウントすることなく）記憶するために使用され得る。メモリダイ１４００がＴＬＣモードで動作しているときにメモリダイ１４００内にそのような多数の拡張ブロック１４０４を有することによって、メモリダイ１４００の性能は、その動作寿命にわたって高く、かつ高いままである。

【0100】

いくつかの実施形態では、ＴＬＣモードで動作しているとき、メモリダイは、６８３Ｇｂの任意の倍数、例えば、１．３３Ｔｂ、２．６７Ｔｂ、３．３３Ｔｂ、４．６７Ｔｂ、５．３４Ｔｂなどに等しいか、又はほぼ等しい容量を有することができる。

【0101】

本明細書では、特定のシステム構成要素を指すために様々な用語が使用される。異なる会社は、異なる名前によって同じ又は類似の構成要素を指す場合があり、本説明は、名前が異なるが機能では異ならない構成要素間を区別することを意図しない。以下の開示に記載される様々な機能単位が「モジュール」と称される限りにおいて、そのような特徴付けは、潜在的な実装機構の範囲を過度に制限しないことを意図する。例えば、「モジュール」は、カスタム超大規模集積（very-large-scale integration、ＶＬＳＩ）回路若しくはゲートアレイ、又は、ロジックチップ、トランジスタ、若しくは他のディスクリート構成要素を含む市販の半導体を含むハードウェア回路として実装され得る。更なる実施例では、モジュールはまた、フィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ）、プログラマブルアレイロジック、プログラマブルロジックデバイスなどの、プログラム可能なハードウェアデバイスに実装されてもよい。更に、モジュールはまた、様々なタイプのプロセッサによって実行されるソフトウェアによって、少なくとも部分的に実装され得る。例えば、モジュールは、オブジェクト、プロセス、又は機能に翻訳するコンピュータ命令の１つ以上の物理的又は論理的ブロックを構成する実行可能コードのセグメントを含み得る。また、そのようなモジュールの実行可能な部分は、物理的に一緒に位置する必要はなく、むしろ、異なる場所に記憶された別個の命令を含み、別個の命令は、一緒に実行されたときに、識別されたモジュールを含み、そのモジュールの記載された目的を達成する。実行可能コードは、単一の命令のみ又は複数の命令のセットを含んでもよく、同様に、異なるコードセグメントにわたって、又は異なるプログラム間に、又はいくつかのメモリデバイス間などに分散されてもよい。ソフトウェア又は部分的なソフトウェアのモジュール実装では、ソフトウェア部分は、電子、磁気、光学、電磁、赤外線、又は半導体ベースのシステム、装置、若しくはデバイス、又はそれらの任意の好適な組み合わせを含むがこれらに限定されない、１つ以上のコンピュータ可読及び／又は実行可能記憶媒体に記憶されてもよい。概して、本開示の目的のため、コンピュータ可読及び／又は実行可能記憶媒体は、命令実行システム、装置、プロセッサ、又はデバイスによって又はそれらと関連して使用されるプログラムを含む及び／又は記憶することができる任意の有形及び／又は非一時的媒体で構成されてもよい。

【0102】

同様に、本開示の目的のため、「構成要素」という用語は、任意の有形、物理的、及び非一時的デバイスで構成されてもよい。例えば、構成要素は、カスタムＶＬＳＩ回路、ゲートアレイ、又は他の集積回路で構成されたハードウェア論理回路の形態であってもよく、あるいはロジックチップ、トランジスタ、若しくは他のディスクリート構成要素、又は任意の他の好適な機械的及び／若しくは電子的デバイスを含む市販の半導体で構成されたハードウェア論理回路の形態であってもよい。加えて、構成要素はまた、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルアレイロジック、プログラマブルロジックデバイスなどのプログラム可能なプログラム可能なハードウェアデバイスに実装され得る。更に、構成要素は、例えば、プリント回路基板（printed circuit board、ＰＣＢ）などの導電体を介した１つ以上の他の構成要素との電気通信構成において、チップ、ダイ、ダイ平面、及びパッケージ、又は他のディスクリート電気デバイスなどの１つ以上のシリコンベースの集積回路デバイスで構成されてもよい。したがって、上記に定義されているように、モジュールは、特定の実施形態では、構成要素によって具現化されるか又は構成要素として実装されてもよく、場合によっては、モジュール及び構成要素という用語は、互換的に使用されてもよい。

【0103】

本明細書で使用される場合、「回路」という用語は、電流が流れることを可能にする１つ以上の導電路を構成する１つ以上の電気的及び／又は電子的構成要素を含む。回路は、閉ループ構成又は開ループ構成の形態であり得る。閉ループ構成では、回路構成要素は、電流のための戻り経路を提供し得る。対照的に、開ループ構成では、その中の回路構成要素は、電流の戻り経路を含まないにもかかわらず、依然として回路を形成すると見なされ得る。例えば、集積回路が（電流のための戻り経路として）接地に結合されているかどうかにかかわらず、集積回路は回路と称される。特定の例示的な実施形態では、回路は、集積回路のセット、単一の集積回路、又は集積回路の一部分を含み得る。例えば、回路は、カスタムＶＬＳＩ回路、ゲートアレイ、論理回路、及び／又は他の形式の集積回路を含み得、同様にロジックチップ、トランジスタ、又は他のディスクリートデバイスなどの市販の半導体を含み得る。更なる実施例では、回路は、例えば、プリント回路基板（ＰＣＢ）の導電体を介した１つ以上の他の構成要素との電気的通信構成において、チップ、ダイ、ダイプレーン、及びパッケージ、又は他のディスクリート電気デバイスなど、１つ以上のシリコンベース集積回路デバイスを含み得る。回路はまた、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブルアレイロジック、及び／又はプログラマブルロジックデバイスなどのプログラム可能なハードウェアデバイスに関して合成回路として実装され得る。他の例示的な実施形態では、回路は、（集積回路デバイスを有する又は有しない）非集積電気及び／又は電子的構成要素のネットワークを含み得る。したがって、上記に定義されているように、モジュールは、特定の実施形態では、回路によって具現化されてもよく又は回路として実装されてもよい。

【0104】

本明細書に開示される例示的な実施形態は、１つ以上のマイクロプロセッサと、特定の非プロセッサ回路及び他の要素とともに、本明細書に開示されるいくつか、ほとんど、又は全ての機能を実装するように１つ以上のマイクロプロセッサを制御する、特定の記憶されたコンピュータプログラム命令とで構成され得ることが理解されよう。あるいは、いくつか又は全ての機能は、記憶されたプログラム命令を有さないステートマシンによって実装されるか、又は１つ以上の特定用途向け集積回路（application-specific integrated circuit、ＡＳＩＣ）若しくはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）に実装され得、それぞれの機能又は特定の機能のいくつかの組み合わせは、カスタムロジックとして実装される。これらのアプローチの組み合わせも使用され得る。更に、以下の「コントローラ」への言及は、個々の回路構成要素、特定用途向け集積回路（ＡＳＩＣ）、制御ソフトウェアを有するマイクロコントローラ、デジタル信号プロセッサ（digital signal processor、ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、及び／又は制御ソフトウェアを有するプロセッサ、又はそれらの組み合わせを含むものとして定義されるべきである。

【0105】

加えて、本明細書で使用され得る「結合」、「結合された」、又は「結合する」という用語は、直接的又は間接的な接続のいずれかを意味することが意図される。したがって、第１のデバイスが第２のデバイスを結合するか、又は第２のデバイスに結合された場合、その接続は、直接接続によるものであるか、又は他のデバイス（若しくは構成要素）及び接続を介した間接接続を介するものであり得る。

【0106】

「一実施形態（an embodiment）」、「一実施形態（one embodiment）」、「例示的な実施形態」、「特定の実施形態」、又は他の同様の専門用語などの用語の本明細書における使用に関して、これらの用語は、実施形態に関連して説明される特定の特徴、構造、機能、動作、又は特性が、本開示の少なくとも１つの実施形態に見られることを示すことを意図する。したがって、「一実施形態では（in one embodiment）」、「一実施形態では（in an embodiment）」、「例示的な実施形態では」などの語句の表記は、必ずしも全て同一の実施形態を指すものではなく、むしろ、特に明示しない限り「１つ以上ではあるが全てではない実施形態」を意味し得る。更に、「含む、備える（comprising）」、「有する」、「含む（including）」という用語並びにそれらの変形は、自由な様式で使用され、したがって、特に明示しない限り、「．．．を含むが、これに限定されない」を意味すると解釈されるべきである。また、「．．．を含む」が先行する要素は、それ以上の制約なしに、当該要素を含む主題のプロセス、方法、システム、物品、又は装置における追加の同一要素の存在を排除するものではない。

【0107】

「ａ」、「ａｎ」、及び「ｔｈｅ」はまた、特に明示しない限り、「１つ以上」を表す。更に、本明細書及び／又は以下の請求項の範囲で使用され得る「Ａ及びＢのうちの少なくとも１つ」（Ａ及びＢは、特定の物体又は属性を示す変数である）という語句は、「及び／又は」という語句と同様に、Ａ若しくはＢの選択、又はＡ及びＢの両方を示す。このような語句に３つ以上の変数が存在する場合、この句は、変数のうちの１つのみ、変数のうちのいずれか１つ、変数のうちのいずれかの任意の組み合わせ（又は部分的組み合わせ）、及び変数の全てを含むものとして本明細書に定義される。

【0108】

更に、本明細書で使用される場合、「約」又は「およそ」という用語は、明示的に示されているかどうかにかかわらず、全ての数値に適用される。これらの用語は、一般に、当業者が列挙された値と同等である（例えば、同じ関数又は結果を有する）と考える数値の範囲を指す。特定の場合には、これらの用語は、最も近い有効数字に丸められる数値を含み得る。

【0109】

加えて、本明細書に記載される任意の列挙された項目の一覧は、特に明示しない限り、一覧にある項目のいずれか又は全てが相互に排他的及び／又は相互に包括的であることを暗に意味するものではない。更に、本明細書で使用されるとき、「セット（set）」という用語は、「１つ以上」を意味すると解釈されるべきであり、「セット（sets）」の場合、特に明記しない限り、集合論に従って「１つ以上（ｏｎｅ ｏｒ ｍｏｒｅ、ｏｎｅｓ ｏｒ ｍｏｒｅ、及び／又はｏｎｅｓ ｏｒ ｍｏｒｅｓ）」の倍数（又は複数）を意味するものと解釈されるべきである。

【0110】

前述の詳細な説明は、例示及び説明の目的のために提示されている。前述の詳細な説明は、網羅的であること、又は開示された正確な形態に限定することを意図したものではない。多くの修正形態及び変形形態が、上記の説明に鑑みて可能である。説明した実施形態は、本技術の原理及びその実際の用途を最良に説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、本技術を最良に利用することを可能にする。本技術の範囲は、本明細書に添付の請求項によって定義される。

【図1A】

【図1B】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図7A】

【図7B】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13A】

【図13B】

【図14】

【図15】