特許 7634726 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-02-13

(45)【発行日】2025-02-21

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H10D 30/66 20250101AFI20250214BHJP

   H10D 30/01 20250101ALI20250214BHJP

【ＦＩ】

H10D30/66 101K

H10D30/01 301F

H10D30/01 301L

H10D30/66 101C

H10D30/66 101L

H10D30/66 101T

H10D30/66 102G

【請求項の数】 12

(21)【出願番号】P 2023567482

(86)(22)【出願日】2021-12-17

(86)【国際出願番号】 JP2021046752

(87)【国際公開番号】W WO2023112312

(87)【国際公開日】2023-06-22

【審査請求日】2023-11-28

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(72)【発明者】

【氏名】岩松 俊明

【審査官】岩本 勉

(56)【参考文献】

【文献】国際公開第２０１７／１３８２２１（ＷＯ，Ａ１）

【文献】国際公開第２０１７／０８１９３５（ＷＯ，Ａ１）

【文献】特開２０１４－０６０２７２（ＪＰ，Ａ）

【文献】特開２０１８－０４６２４６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ ３０／６６

Ｈ１０Ｄ ３０／０１

(57)【特許請求の範囲】

【請求項1】

第１導電型の炭化珪素基板と、
前記炭化珪素基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層に選択的に形成された第２導電型の複数のウェル領域と、
各前記ウェル領域の表層に選択的に形成された第１導電型のソース領域と、
前記ドリフト層の表層であって平面視において隣り合う各前記ウェル領域間に形成され、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する低抵抗領域と、
前記ソース領域上、各前記ウェル領域上、および前記低抵抗領域上に亘って形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート絶縁膜は、各前記ウェル領域に接する第１領域と、前記低抵抗領域に接する第２領域とを含み、
前記第２領域における正の固定電荷の密度は、前記第１領域における正の固定電荷の密度よりも高く、
前記ゲート絶縁膜の前記第２領域は、前記ゲート絶縁膜の前記第１領域とは異なる元素を含み、
前記ゲート絶縁膜の前記第２領域における前記元素の濃度ピークは、前記第２領域と前記低抵抗領域との界面、または当該界面から１０ｎｍ以内の前記第２領域にある、半導体装置。

【請求項2】

前記ゲート絶縁膜の前記第２領域における前記元素は、セシウム、バリウム、ストロンチウム、およびルビジウムのうちの少なくとも１つを含む、請求項１に記載の半導体装置。

【請求項3】

第１導電型の炭化珪素基板と、
前記炭化珪素基板上に形成された第１導電型のドリフト層と、
前記ドリフト層の表層に選択的に形成された第２導電型の複数のウェル領域と、
各前記ウェル領域の表層に選択的に形成された第１導電型のソース領域と、
前記ドリフト層の表層であって平面視において隣り合う各前記ウェル領域間に形成され、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する低抵抗領域と、
前記ソース領域上、各前記ウェル領域上、および前記低抵抗領域上に亘って形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
を備え、
前記ゲート絶縁膜は、各前記ウェル領域に接する第１領域と、前記低抵抗領域に接する第２領域とを含み、
前記第２領域における正の固定電荷の密度は、前記第１領域における正の固定電荷の密度よりも高く、
前記ゲート絶縁膜の前記第２領域は、前記ゲート絶縁膜の前記第１領域とは異なる絶縁材料を含む、半導体装置。

【請求項4】

前記ゲート絶縁膜の前記第２領域における前記絶縁材料は、窒化シリコン、酸窒化シリコン、酸化ハフニウム、酸窒化ハフニウム、酸化ジルコニウム、酸窒化ジルコニウム、酸化アルミニウム、酸窒化アルミニウム、酸化タンタル、および酸窒化タンタルのうちの少なくとも１つを含む、請求項３に記載の半導体装置。

【請求項5】

前記低抵抗領域は、深さ方向において前記ゲート絶縁膜に近づくほど不純物濃度が高い、請求項１から４のいずれか１項に記載の半導体装置。

【請求項6】

前記ゲート絶縁膜の前記第２領域は、前記ゲート絶縁膜の前記第１領域よりも厚い、請求項１から５のいずれか１項に記載の半導体装置。

【請求項7】

前記ゲート絶縁膜の前記第２領域と前記低抵抗領域との界面における窒素濃度は、前記ゲート絶縁膜の前記第１領域と各前記ウェル領域との界面における窒素濃度よりも高濃度である、請求項１から６のいずれか１項に記載の半導体装置。

【請求項8】

第１導電型の炭化珪素基板を準備する第１工程と、
前記炭化珪素基板上に第１導電型のドリフト層を形成する第２工程と、
前記ドリフト層の表層に第２導電型の複数のウェル領域を選択的に形成する第３工程と、
各前記ウェル領域の表層に第１導電型のソース領域を選択的に形成する第４工程と、
前記ドリフト層の表層であって平面視において隣り合う各前記ウェル領域間に、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する低抵抗領域を形成する第５工程と、
前記ソース領域上、各前記ウェル領域上、および前記低抵抗領域上に亘ってゲート絶縁膜を形成する第６工程と、
前記ゲート絶縁膜上にゲート電極を形成する第７工程と、
を備え、
前記ゲート絶縁膜は、各前記ウェル領域に接する第１領域と、前記低抵抗領域に接する第２領域とを含み、
前記第２領域における正の固定電荷の密度は、前記第１領域における正の固定電荷の密度よりも高く、
前記第６工程は、
前記低抵抗領域上のみに第１ゲート絶縁膜を形成する第８工程と、
前記第８工程の後、前記ソース領域上、各前記ウェル領域上、および前記第１ゲート絶縁膜上に亘って第２ゲート絶縁膜を形成する第９工程と、
を含む、半導体装置の製造方法。

【請求項9】

前記第１ゲート絶縁膜は、前記第２ゲート絶縁膜とは異なる絶縁材料を含む、請求項８に記載の半導体装置の製造方法。

【請求項10】

第１導電型の炭化珪素基板を準備する第１工程と、
前記炭化珪素基板上に第１導電型のドリフト層を形成する第２工程と、
前記ドリフト層の表層に第２導電型の複数のウェル領域を選択的に形成する第３工程と、
各前記ウェル領域の表層に第１導電型のソース領域を選択的に形成する第４工程と、
前記ドリフト層の表層であって平面視において隣り合う各前記ウェル領域間に、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する低抵抗領域を形成する第５工程と、
前記ソース領域上、各前記ウェル領域上、および前記低抵抗領域上に亘ってゲート絶縁膜を形成する第６工程と、
前記ゲート絶縁膜上にゲート電極を形成する第７工程と、
を備え、
前記ゲート絶縁膜は、各前記ウェル領域に接する第１領域と、前記低抵抗領域に接する第２領域とを含み、
前記第２領域における正の固定電荷の密度は、前記第１領域における正の固定電荷の密度よりも高く、
前記ソース領域上にソース電極を形成する第１０工程と、
前記炭化珪素基板の裏面にドレイン電極を形成する第１１工程と、
前記ソース電極および前記ゲート電極に０Ｖ以下の電圧を印加し、予め定められた素子耐圧の８０％以上の電圧を５秒以上印加する第１２工程と、
をさらに備える、半導体装置の製造方法。

【請求項11】

前記第１２工程において、前記ソース電極および前記ゲート電極に０Ｖの電圧を印加する、請求項１０に記載の半導体装置の製造方法。

【請求項12】

前記第５工程は、前記ドリフト層の表層であって平面視において隣り合う各前記ウェル領域間に、第１導電型の不純物を注入エネルギを変えて複数回注入することによって前記低抵抗領域を形成する工程を含む、請求項８から１１のいずれか１項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、高耐圧ＭＯＳＦＥＴを有する半導体装置およびその製造方法に関する。

【背景技術】

【0002】

電力制御用の半導体装置として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）または絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）など、ＭＯＳ構造のゲート電極を有する半導体装置（以下、「半導体スイッチング素子」ともいう）が広く使用されている。

【0003】

インバータ等のパワーエレクトロニクス機器の省エネを実現するためには、ＭＯＳＦＥＴのような半導体スイッチング素子の損失を低減させる必要がある。半導体スイッチング素子の損失は、素子の導通損、および素子のスイッチング損失によって決定されるため、これらを低減させるために炭化珪素（ＳｉＣ）または窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体材料を用いた半導体スイッチング素子の開発が進められている。

【0004】

一方、大電力を制御するためには、半導体スイッチング素子の信頼性の向上と安定化が求められる。特にＳｉＣ－ＭＯＳＦＥＴは、Ｓｉ－ＭＯＳＦＥＴに比べて絶縁破壊耐量が大きいためドリフト濃度を高濃度に設定することができるが、ＭＯＳＦＥＴのオフ動作時にドレインに高電圧が印加されたときにゲート絶縁膜に大きな電界がかかる。ゲート絶縁膜に大きな電圧がかかると、ゲート絶縁膜の劣化および破壊、すなわち半導体スイッチング素子の耐圧低下の原因となる。ここで、ＳｉＣ－ＭＯＳＦＥＴとはＳｉＣを使用したＭＯＳＦＥＴのことをいい、Ｓｉ－ＭＯＳＦＥＴとはＳｉを使用したＭＯＳＦＥＴのことをいう。

【0005】

従来の半導体装置として、例えば、下記の特許文献１～４が開示されている。

【0006】

特許文献１では、ゲート絶縁膜に接するｎ型エピタキシャル層に形成されたＪＦＥＴ（Junction Field-Effect Transistor）領域にｐ型電界緩和領域を設けることにより、ＳｉＣ－ＭＯＳＦＥＴのオフ動作時にゲート絶縁膜にかかる電界強度を緩和する構造が提案されている。

【0007】

特許文献２では、ＭＯＳＦＥＴのオフ動作時のゲート酸化膜の信頼性向上を目的としており、ＪＦＥＴ部上のゲート絶縁膜に負の固定電荷を設定し、ＪＦＥＴ部上のゲート絶縁膜にかかる電界強度を緩和する構造が提案されている。

【0008】

半導体装置のスイッチング特性を向上させるためには、静電容量を低減することが有効である。特許文献３では、ドレイン電流の低減を抑制し、かつスイッチング特性を向上させるためにＪＦＥＴ領域上のゲート絶縁膜を厚くする構造が提案されている。

【0009】

ＳｉＣ―ＭＯＳ構造では、ゲート絶縁膜と半導体層との界面に高密度の界面準位密度があり、チャネル移動度は著しく低い。従って、ＳｉＣ―ＭＯＳ構造では、チャネル抵抗が増大し、それに伴いオン抵抗も大きくなる。特許文献４では、ゲート絶縁膜とドリフト層と界面に適度の窒素を導入するプロセス技術を適用することについて開示されている。

【先行技術文献】

【特許文献】

【0010】

【文献】特許第５８９５７５０号公報

【文献】特許第５９９５７０１号公報

【文献】特開２０１４－６０２７２号公報

【文献】特開２０１１－８２４５４号公報

【発明の概要】

【発明が解決しようとする課題】

【0011】

特許文献１の構造では、ＭＯＳＦＥＴのオン動作のときに、ドレイン－ソース間の電流が電界緩和領域から広がった空乏層によって妨げられてしまい、ウェル領域の抵抗値（いわゆるＪＦＥＴ抵抗値）が大きくなる。特にＳｉＣ－ＭＯＳＦＥＴでは、ドリフト領域であるエピタキシャル層の膜厚を薄くし、エピタキシャル層におけるキャリア密度を濃く形成することが可能であるため、ドリフト抵抗は小さく、ＭＯＳＦＥＴ全体のオン抵抗の大部分をＪＦＥＴ抵抗およびチャネル抵抗が占めることになる。特許文献１では、電界緩和層の膜厚を薄く設定して抵抗抑制を試みているものの、十分な低抵抗値ではない。従って、特許文献１で開示されているＳｉＣ－ＭＯＳＦＥＴでは、ゲート絶縁膜の信頼性は向上するが、オン抵抗の低減が課題であった。

【0012】

ＭＯＳＦＥＴがオフ動作のときにゲート電圧として負バイアスが印加されると、ＪＦＥＴ部からゲート絶縁膜へ正孔が注入される。この正孔注入によってゲート絶縁膜がダメージを受ける場合がある。特許文献２では、ゲート絶縁膜に負の固定電荷を設定することが開示されているが、負の固定電荷によってＪＦＥＴ部からゲート絶縁膜への正孔の注入量が増大し、ゲート絶縁膜がダメージを受ける場合があった。

【0013】

特許文献３では、ウェル上のゲート絶縁膜の厚みを大きくするとチャネルを流れるドレイン電流が低減するため、ＪＦＥＴ領域上のゲート絶縁膜のみを厚くしている。特許文献３では、容量低減のためにＪＦＥＴ領域上のゲート絶縁膜を厚くしており、固定電荷について言及していない。ゲート絶縁膜の信頼性の観点から、ゲート絶縁膜を厚くすることによる電界緩和は有効であるが、正孔注入を抑制するためには、電界緩和に加えて正の固定電荷をゲート絶縁膜に設定することが有効である。

【0014】

特許文献４では、ＳｉＣ―ＭＯＳＦＥＴのウェル上のゲート絶縁膜とドリフト層との界面に適度の窒素を導入しているが、窒素濃度が高濃度になるに従って正の固定電荷量も増大するため、窒素濃度を高濃度に設定した場合には極端にしきい値電圧が低下するという問題がある。従って、ＳｉＣ―ＭＯＳＦＥＴのウェル上のゲート絶縁膜とドリフト層との界面に導入する窒素濃度には上限がある。また、引用文献４では、ＭＯＳＦＥＴまたはＪＦＥＴ部におけるゲート絶縁膜の信頼性について言及していない。

【0015】

上記より、従来の半導体装置では、オン動作時の低抵抗化と、オフ動作時のゲート絶縁膜の耐圧低下の抑制とを両立することができず、信頼性を向上させるためには改善の余地があった。

【0016】

本開示は、このような問題を解決するためになされたものであり、信頼性を向上させることが可能な半導体装置およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0017】

上記の課題を解決するために、本開示による半導体装置は、第１導電型の炭化珪素基板と、炭化珪素基板上に形成された第１導電型のドリフト層と、ドリフト層の表層に選択的に形成された第２導電型の複数のウェル領域と、各ウェル領域の表層に選択的に形成された第１導電型のソース領域と、ドリフト層の表層であって平面視において隣り合う各ウェル領域間に形成され、ドリフト層の不純物濃度よりも高い不純物濃度を有する低抵抗領域と、ソース領域上、各ウェル領域上、および低抵抗領域上に亘って形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備え、ゲート絶縁膜は、各ウェル領域に接する第１領域と、低抵抗領域に接する第２領域とを含み、第２領域における正の固定電荷の密度は、第１領域における正の固定電荷の密度よりも高く、ゲート絶縁膜の第２領域は、ゲート絶縁膜の第１領域とは異なる元素を含み、ゲート絶縁膜の第２領域における元素の濃度ピークは、第２領域と低抵抗領域との界面、または当該界面から１０ｎｍ以内の第２領域にある。

【発明の効果】

【0018】

本開示によれば、オン動作時の低抵抗化と、オフ動作時のゲート絶縁膜の耐圧低下の抑制とを両立して半導体装置の信頼性を向上させることが可能となる。

【0019】

本開示の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。

【図面の簡単な説明】

【0020】

【図1】実施の形態１による半導体装置の構成の一例を示す断面図である。

【図2】実施の形態１による半導体装置の製造工程の一例を示す断面図である。

【図3】実施の形態１による半導体装置の製造工程の一例を示す断面図である。

【図4】実施の形態１による半導体装置の製造工程の一例を示す断面図である。

【図5】実施の形態２による半導体装置の製造工程の一例を示す断面図である。

【図6】実施の形態２による半導体装置の製造工程の一例を示す断面図である。

【図7】実施の形態２による半導体装置の製造工程の一例を示す断面図である。

【図8】実施の形態２による半導体装置の製造工程の一例を示す断面図である。

【図9】実施の形態２による半導体装置の製造工程の一例を示す断面図である。

【図10】実施の形態２による半導体装置の製造工程の一例を示す断面図である。

【図11】実施の形態２によるゲート酸化膜の固定電荷とＪＦＥＴ領域上のゲート酸化膜通過電界との関係を示すデバイスシミュレーションの結果を示す図である。

【図12】実施の形態２によるゲート酸化膜の固定電荷とＪＦＥＴ領域上のゲート酸化膜通過電流との関係を示すデバイスシミュレーションの結果を示す図である。

【図13】実施の形態３による半導体装置の製造工程の一例を示す断面図である。

【図14】実施の形態３による半導体装置の製造工程の一例を示す断面図である。

【図15】実施の形態４による半導体装置の製造工程の一例を示す断面図である。

【図16】実施の形態４による半導体装置の製造工程の一例を示す断面図である。

【図17】実施の形態４による半導体装置の製造工程の一例を示す断面図である。

【図18】実施の形態４による半導体装置の製造工程の一例を示す断面図である。

【図19】実施の形態４による半導体装置の製造工程の一例を示す断面図である。

【図20】実施の形態４による半導体装置を含むモジュールの製造方法の一例を示すフローチャートである。

【発明を実施するための形態】

【0021】

以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。

【0022】

また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合がある。これらの用語は、実施形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは無関係である。

【0023】

本開示において、「固定電荷」とは、本開示による半導体装置の実用温度領域での動作において、実質的に移動しないものであって、正または負に帯電した荷電状態、あるいは、正または負に帯電した荷電状態にある物質等を意味する。固定電荷は、例えば、結晶の歪みまたは欠陥等に起因する荷電状態、原子間結合の歪みまたは欠損に起因する荷電状態、正または負に帯電した原子、分子、微粒子、微結晶等、不純物等が作るドナー準位から電子が放出されて正に荷電した状態、アクセプタ準位に電子が捕獲されて負に荷電した状態に起因する状態等にある物質等であってもよい。

【0024】

＜実施の形態１＞
＜構成＞
図１は、実施の形態１による半導体装置１００の構成の一例を示す断面図である。半導体装置１００は、ｎチャネル型のＳｉＣ－ＭＯＳＦＥＴである。

【0025】

図１に示すように、ｎ型（第１導電型）の炭化珪素基板１上には、ｎ型のドリフト層３が形成されている。ドリフト層３の表層には、ｐ型（第２導電型）のウェル領域６が選択的に形成されている。

【0026】

ウェル領域６の表層には、ｎ型のソース領域５が形成されており、ソース領域５に隣接してｐ型のウェルコンタクト領域９が形成されている。ウェルコンタクト領域９は、ソース領域５とウェル領域６との電位を同一にするために設けられている。ウェルコンタクト領域９を設けることによって、寄生トランジスタの動作を抑えることができる。

【0027】

ドリフト層３の表層には、平面視において隣り合うウェル領域６間に、ドリフト層３の不純物濃度よりも高い不純物濃度を有する低抵抗領域２０が形成されている。低抵抗領域２０は、ＪＦＥＴ領域４に含まれている。

【0028】

ドリフト層３、ソース領域５、ウェル領域６、ウェルコンタクト領域９、および低抵抗領域２０は、半導体層２を構成する。

【0029】

ソース領域５上の一部からドリフト層３上に亘って絶縁性のゲート絶縁膜７が形成されており、ゲート絶縁膜７上にゲート電極８が形成されている。ゲート電極８とソース電極１１とを分離するために、ゲート電極８を覆うように層間絶縁膜１３が形成されている。ウェルコンタクト領域９上には、コンタクトホール３１を設けるために層間絶縁膜１３が形成されていない。層間絶縁膜１３およびウェルコンタクト領域９上には、バリアメタル３２が形成されている。バリアメタル３２上には、ソース電極１１が形成されている。また、炭化珪素基板１の裏面には、ドレイン電極１２が形成されている。

【0030】

ゲート絶縁膜７とウェル領域６との界面には窒素があり、その窒素により正の固定電荷４１が設けられている。また、ゲート絶縁膜７と後述するＪＦＥＴ領域４との界面にも窒素があり、その窒素により正の固定電荷４０が設けられている。固定電荷４１は、ゲート絶縁膜７とウェル領域６との界面近傍であってゲート絶縁膜７内に設けられている。固定電荷４０は、ゲート絶縁膜７とＪＦＥＴ領域４との界面近傍であってゲート絶縁膜７内に設けられている。ゲート絶縁膜７は、ウェル領域６に接する第１領域と、ＪＦＥＴ領域４に接する第２領域とを含んでいる。ゲート絶縁膜７とＪＦＥＴ領域４との界面は、ゲート絶縁膜７と低抵抗領域２０との界面と同義である。

【0031】

ゲート絶縁膜７とＪＦＥＴ領域４との界面における窒素濃度は、ゲート絶縁膜７とウェル領域６との界面における窒素濃度よりも高濃度である。すなわち、ゲート絶縁膜７とＪＦＥＴ領域４との界面における固定電荷４０は、ゲート絶縁膜７とウェル領域６との界面における固定電荷４１よりも高密度である。

【0032】

ゲート電極にゲート電圧を印加したオン動作時のＭＯＳＦＥＴの特性は、ウェル領域上のゲート絶縁膜界面に形成されるキャリア量とその移動度とによって決まる。例えば、特許文献４に開示されているように、従来のＳｉＣ―ＭＯＳＦＥＴにおけるゲート絶縁膜とウェル領域との界面には高密度の界面準位密度があり、ＭＯＳＦＥＴのチャネル移動度が著しく低いためチャネル抵抗は増大し、それに伴ってオン抵抗も大きかった。このような問題の対策として、特許文献４では、ゲート絶縁膜とウェル領域との界面に適度の窒素を導入するプロセス技術を適用することによって特性を改善した。しかし、ゲート絶縁膜とウェル領域との界面に導入する窒素濃度が高濃度になるに従って、正の固定電荷量も増大するため、高濃度に設定した場合には極端にしきい値電圧が低下するといった新たな問題が生じる。従って、ゲート絶縁膜とウェル領域との界面に導入する窒素濃度には上限がある。

【0033】

一方、ＪＦＥＴ領域の抵抗値はＭＯＳＦＥＴのオン特性に影響するが、ゲート絶縁膜とＪＦＥＴ領域との界面における固定電荷の量は、ＭＯＳＦＥＴの特性には直接影響しない。オフ動作時は、ゲート絶縁膜の信頼性を考慮する必要があり、ＭＯＳＦＥＴの特性で制約となる窒素濃度よりも、さらに高濃度の窒素をゲート絶縁膜とＪＦＥＴ領域との界面に設けることが有効である。

【0034】

＜半導体装置１００の動作＞
半導体装置１００の動作について説明する。

【0035】

半導体装置１００において、ゲート電極８に正の電圧を印加すると、ウェル領域６におけるゲート絶縁膜７との界面に電流の経路が形成される。この状態でドレイン電極１２に正の電圧を印加すると、ドレイン電極１２から炭化珪素基板１、ドリフト層３、ウェル領域６、およびソース領域５を経てソース電極１１に電流が流れる。

【0036】

特に、ＳｉＣのようなワイドバンドギャップ半導体材料を用いた半導体装置１００では、ドリフト層３を高濃度化および薄膜化することが可能であり低抵抗であるため、平面視において隣り合うウェル領域６間の電流経路（ＪＦＥＴ領域４）の抵抗（ＪＦＥＴ抵抗）と、チャネル部分の抵抗（チャネル抵抗）とを低減させることは、半導体装置１００の導通損失を低減させるために非常に有効である。

【0037】

一方、ゲート電極８に印加する正の電圧を除去する、あるいはゲート電極８に負の電圧を印加すると、ゲート絶縁膜７の界面近傍のウェル領域６が空乏化される。これにより、ドレイン電極１２に高電圧を印加してもドレイン電極１２－ソース電極１１間の電流を遮断することができる。

【0038】

このとき、ゲート絶縁膜７が高電界にさらされるが、最も電界が集中するゲート絶縁膜７とＪＦＥＴ領域４との界面には正の固定電荷４０が形成されているため、ゲート絶縁膜７にかかる電界によるドリフト層３からの正孔の流入量を低減することができ、ゲート絶縁膜７の信頼性が確保される。特に、ＳｉＣを半導体材料として用いると絶縁破壊電界が大きくなるため、ドリフト層３に高電界が印加されるように設計することが多く、その分ゲート絶縁膜７にかかる電界強度も大きくなる。従って、本実施の形態１による半導体装置１００の構造は、正の固定電荷４０で正孔の流入を抑制するため、ゲート絶縁膜７の信頼性を確保する観点で有効である。

【0039】

＜半導体装置１００の製造方法＞
半導体装置１００の製造方法について、図２～図４を参照しつつ説明する。

【0040】

図２に示すように、ｎ型で低抵抗の炭化珪素基板１を準備し（第１工程）、エピタキシャル成長によって炭化珪素基板１上にｎ型のドリフト層３を形成する（第２工程）。本実施の形態１では、ドリフト層３のｎ型の不純物濃度は１×１０^１３ｃｍ^－３～１×１０^１８ｃｍ^－３であり、ドリフト層３の厚さは４μｍ～２００μｍとする。

【0041】

図３に示すように、ドリフト層３の表層において、互いに離間したｐ型のウェル領域６を選択的に形成する（第３工程）。そして、ウェル領域６の表層に、ｎ型のソース領域５を選択的に形成する（第４工程）。具体的には、フォトリソグラフィによって加工されたレジストまたは酸化膜等をマスクとして、Ａｌイオンを注入してｐ型のウェル領域６を形成し、Ｎイオンを注入してｎ型のソース領域５を形成する。

【0042】

ウェル領域６における不純物濃度は、１×１０^１５ｃｍ^－３～１×１０^１８ｃｍ^－３程度である。また、ウェル領域６を形成する際に注入されるＡｌイオンの注入深さは、０．３μｍ～２．０μｍである。

【0043】

ソース領域５は、その底面がウェル領域６の底面より深くならないように形成される。ソース領域５における不純物濃度は、ウェル領域６の不純物濃度より高く、かつ、１×１０^１７ｃｍ^－３～１×１０^２１ｃｍ^－３程度である。

【0044】

ウェル領域６の表層において、平面視においてソース領域５と隣接するようにウェルコンタクト領域９を形成する。ウェルコンタクト領域９の不純物濃度は、ウェル領域６の不純物濃度よりも高い。

【0045】

ウェル領域６が形成されていない領域、すなわちドリフト層３の表層であって平面視において隣り合うウェル領域６間に、ｎ型の低抵抗領域２０を形成する（第５工程）。具体的には、Ｎイオンを注入してｎ型の低抵抗領域２０を形成する。低抵抗領域２０における不純物濃度は、１×１０^１８ｃｍ^－３～１×１０^２１ｃｍ^－３程度である。また、低抵抗領域２０を形成する際に注入されるＮイオンの注入深さは、０．３μｍ～１．０μｍである。低抵抗領域２０は、深さ方向においてゲート絶縁膜７に近づくほど不純物濃度が高い。低抵抗領域２０を形成することによって、ドリフト層３の最表面近傍の不純物濃度が高濃度となるため、ＪＦＥＴ抵抗を低くすることができる。

【0046】

次に、熱処理装置によって、Ａｒガスなどの不活性ガス雰囲気中でアニールを行う。アニールは、１３００℃～１９００℃で、３０秒～１時間程度行う。このアニールを行うことによって、イオン注入されたＮ等のｎ型の不純物、および、Ａｌ等のｐ型の不純物を活性化させる。

【0047】

次に、図４に示すように、ゲート絶縁膜７およびゲート電極８を形成する（第６工程、第７工程）。ゲート絶縁膜７は、１１５０℃以上のドライ熱酸化法によって形成する。なお、ゲート絶縁膜７は、堆積法で形成してもよく、ゲート絶縁膜７の形成後に窒素またはアンモニア雰囲気中で熱処理を行うことによって形成してもよい。また、ゲート絶縁膜７は、当該ゲート絶縁膜７の形成前にドリフト層３の表面を水素雰囲気中で高温アニールを行うことによって形成してもよい。

【0048】

具体的には、高温の酸化雰囲気中で熱酸化による二酸化珪素膜を形成することによってゲート絶縁膜７を形成する。あるいは、ＣＶＤ（Chemical Vapor Deposition）による二酸化珪素堆積膜の形成後に、高温のアンモニア雰囲気（ＮＨ_３）、亜酸化窒素（Ｎ_２Ｏ）ガス雰囲気、または一酸化窒素（ＮＯ）ガス雰囲気中で窒化することによってゲート絶縁膜７を形成する。

【0049】

ゲート絶縁膜７を形成する工程において、ゲート絶縁膜７とウェル領域６との界面に正の固定電荷４１を形成し、ゲート絶縁膜７とＪＦＥＴ領域４との界面に正の固定電荷４０を形成する。なお、ＪＦＥＴ領域４のドリフト層３（低抵抗領域２０）には、ゲート絶縁膜７を形成する前に高濃度の窒素が注入されているため、ゲート絶縁膜７とウェル領域６との界面の窒素量よりも多くの窒素が偏析される。高濃度に窒素が偏析したゲート絶縁膜７とＪＦＥＴ領域４との界面には、ゲート絶縁膜７とウェル領域６との界面よりも高濃度の正の固定電荷４０が形成される。

【0050】

ゲート絶縁膜７は同一の酸化工程で形成されるため、ウェル領域６上に形成されるゲート絶縁膜７の膜厚とＪＦＥＴ領域４上に形成されるゲート絶縁膜７の膜厚とは、ほぼ同等である。ただし、ゲート絶縁膜７を形成する前に低抵抗領域２０に高濃度の不純物を注入した場合は、ドリフト層３の表層に注入ダメージ層が形成され、当該注入ダメージ層を酸化することによる増速酸化によって、ＪＦＥＴ領域４上に形成されるゲート絶縁膜７を厚くすることができる。

【0051】

ゲート電極８は、ポリシリコンをＣＶＤ法によって堆積し、フォトリソグラフィによって加工されたレジストをマスクとしてエッチングを行って形成する。ポリシリコンには、燐や硼素のような不純物が含まれていてもよい。ゲート電極８に不純物が含まれることによって、ゲート電極８の低抵抗化を実現することができる。

【0052】

最後に、層間絶縁膜１３を形成した後に、ソース電極１１およびドレイン電極１２を形成することによって、図１に示すような高耐圧ＭＯＳＦＥＴ（半導体装置１００）が完成する（第１０工程、第１１工程）。

【0053】

ゲート電極８を取り出す配線と、ソース電極１１とは、Ａｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａ、それらの窒化物、それらの積層膜、それらの合金層からなる金属をスパッタリング法または蒸着法によって堆積し、パターニングを行うことによって形成する。ドレイン電極１２は、Ｔｉ、Ｎｉ、Ａｇ、Ａｕなどの金属膜をスパッタ法または蒸着法によって形成する。

【0054】

＜実施の形態２＞
実施の形態１では、半導体装置１００において、ウェル領域６上のゲート絶縁膜７と、ＪＦＥＴ領域４上のゲート絶縁膜７は同一工程で形成した。実施の形態２では、ＪＦＥＴ領域４上のゲート絶縁膜を複数工程で形成し、ウェル領域６上のゲート絶縁膜よりも厚くなるように形成する例について説明する。

【0055】

＜半導体装置１０１の製造方法＞
実施の形態２による半導体装置１０１の製造方法について、図５～図１０を参照しつつ説明する。

【0056】

図５に示すように、ｎ型で低抵抗の炭化珪素基板１を準備し、炭化珪素基板１上にエピタキシャル成長によってｎ型のドリフト層３を形成する。本実施の形態２では、ドリフト層３におけるｎ型の不純物濃度は、１×１０^１３ｃｍ^－３～１×１０^１８ｃｍ^－３である。また、ドリフト層３の厚さは、４μｍ～２００μｍである。

【0057】

図６に示すように、ドリフト層３の表層において、互いに離間したｐ型のウェル領域６を形成する。そして、ウェル領域６の表層に、ｎ型のソース領域５を形成する。具体的には、フォトリソグラフィによって加工されたレジストまたは酸化膜等をマスクとして、Ａｌイオンを注入してｐ型のウェル領域６を形成し、Ｎイオンを注入してｎ型のソース領域５を形成する。

【0058】

ウェル領域６における不純物濃度は、１×１０^１５ｃｍ^－３～１×１０^１８ｃｍ^－３程度である。また、ウェル領域６を形成する際に注入されるＡｌイオンの注入深さは、０．３μｍ～２．０μｍである。

【0059】

ソース領域５は、その底面がウェル領域６の底面より深くならないように形成される。ソース領域５における不純物濃度は、ウェル領域６の不純物濃度より高く、かつ、１×１０^１７ｃｍ^－３～１×１０^２１ｃｍ^－３程度である。

【0060】

ウェル領域６の表層において、平面視においてソース領域５と隣接するようにウェルコンタクト領域９を形成する。ウェルコンタクト領域９の不純物濃度は、ウェル領域６の不純物濃度よりも高い。

【0061】

ウェル領域６が形成されていない領域、すなわちドリフト層３の表層であって平面視において隣り合うウェル領域６間に、ｎ型の低抵抗領域２０を形成する。具体的には、Ｎイオンを注入してｎ型の低抵抗領域２０を形成する。低抵抗領域２０における不純物濃度は、１×１０^１８ｃｍ^－３～１×１０^２１ｃｍ^－３程度である。また、低抵抗領域２０を形成する際に注入されるＮイオンの注入深さは、０．３μｍ～１．０μｍである。低抵抗領域２０を形成することによって、ドリフト層３の最表面近傍の不純物濃度が高濃度となるため、ＪＦＥＴ抵抗を低くすることができる。

【0062】

次に、熱処理装置によって、Ａｒガスなどの不活性ガス雰囲気中でアニールを行う。アニールは、１３００℃～１９００℃で、３０秒～１時間程度行う。このアニールを行うことによって、イオン注入されたＮ等のｎ型の不純物、および、Ａｌ等のｐ型の不純物を活性化させる。

【0063】

次に、図７に示すように、ゲート絶縁膜１５（第１ゲート絶縁膜）を形成する。ゲート絶縁膜１５は、１１５０℃以上のドライ熱酸化法によって形成する。なお、ゲート絶縁膜１５は、堆積法で形成してもよく、ゲート絶縁膜１５の形成後に窒素またはアンモニア雰囲気中で熱処理を行うことによって形成してもよい。また、ゲート絶縁膜１５は、当該ゲート絶縁膜１５の形成前にドリフト層３の表面を水素雰囲気中で高温アニールを行うことによって形成してもよい。

【0064】

具体的には、高温の酸化雰囲気中で熱酸化による二酸化珪素膜を形成することによってゲート絶縁膜１５を形成する。あるいは、ＣＶＤによる二酸化珪素堆積膜の形成後に、高温のアンモニア雰囲気（ＮＨ_３）、亜酸化窒素（Ｎ_２Ｏ）ガス雰囲気、または一酸化窒素（ＮＯ）ガス雰囲気中で窒化することによってゲート絶縁膜１５を形成する。ゲート絶縁膜１５を形成する工程を行うことによって、ゲート絶縁膜１５とウェル領域６との界面、およびゲート絶縁膜１５とＪＦＥＴ領域４との界面のそれぞれに、正の固定電荷が形成される。

【0065】

その後、フォトリソグラフィによって加工されたレジストまたは酸化膜等をマスクとして、ＪＦＥＴ領域４上のゲート絶縁膜１５のみを残し、その他のゲート絶縁膜１５を取り除く（第８工程）。ゲート絶縁膜１５の除去は、フッ酸を用いたウエットプロセスでもよく、ドライエッチングでもよい。

【0066】

次に、図８に示すように、１１５０℃以上のドライ熱酸化法によってゲート絶縁膜１６（第２ゲート絶縁膜）を形成する（第９工程）。なお、ゲート絶縁膜１６は、堆積法で形成してもよい。ゲート絶縁膜１６の形成後、窒素またはアンモニア雰囲気中で熱処理を行う。ゲート絶縁膜１６を形成する工程を行うことによって、ＪＦＥＴ領域４上のゲート絶縁膜のみを厚くすることができる。すなわち、ＪＦＥＴ領域４上に形成されるゲート絶縁膜は、ゲート絶縁膜１５，１６の２層となり、ＪＦＥＴ領域４上以外に形成されたゲート絶縁膜１６と比較して厚くなる。

【0067】

ゲート絶縁膜１５とＪＦＥＴ領域４との界面には、２回の窒化工程で窒素が導入されるため、ゲート絶縁膜１６とウェル領域６との界面における窒素濃度よりも高濃度となる。従って、ゲート絶縁膜１５とＪＦＥＴ領域４との界面における正の固定電荷４０は、ゲート絶縁膜１６とウェル領域６との界面における正の固定電荷４１よりも高密度となる。

【0068】

以後の工程は、実施の形態１と同様である。図９に示すように、ゲート電極８は、ポリシリコンをＣＶＤ法によって堆積し、フォトリソグラフィによって加工されたレジストをマスクとしてエッチングを行って形成する。ポリシリコンには、燐や硼素のような不純物が含まれていてもよい。ゲート電極８に不純物が含まれることによって、ゲート電極８の低抵抗化を実現することができる。

【0069】

最後に、層間絶縁膜１３を形成した後に、ソース電極１１およびドレイン電極１２を形成することによって、図１０に示すような高耐圧ＭＯＳＦＥＴ（半導体装置１０１）が完成する。

【0070】

ゲート電極８を取り出す配線と、ソース電極１１とは、Ａｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａ、それらの窒化物、それらの積層膜、それらの合金層からなる金属をスパッタリング法または蒸着法によって堆積し、パターニングを行うことによって形成する。ドレイン電極１２は、Ｔｉ、Ｎｉ、Ａｇ、Ａｕなどの金属膜をスパッタ法または蒸着法によって形成する。

【0071】

＜ゲート酸化膜に注入される正孔電流＞
図１１は、実施の形態２によるゲート酸化膜の固定電荷とＪＦＥＴ領域上のゲート酸化膜通過電界との関係を示すデバイスシミュレーションの結果である。また、図１２は、実施の形態２によるゲート酸化膜の固定電荷とＪＦＥＴ領域上のゲート酸化膜通過電流との関係を示すデバイスシミュレーションの結果である。ここで、ゲート酸化膜は、ゲート絶縁膜１５に相当する。また、ゲート酸化膜通過電流とは、ゲート酸化膜に注入される正孔電流のことをいう。

【0072】

ゲート酸化膜の膜厚（Ｔ_ＯＸ）は、４０ｎｍおよび６０ｎｍの２種類であり、ゲート酸化膜とＪＦＥＴ領域との界面における固定電荷は、正、負、およびゼロの３種類で計算した結果を比較している。

【0073】

図１１に示すように、ゲート酸化膜を厚くすると電界は緩和される。また、図１２に示すように、ゲート酸化膜の破壊寿命に影響する正孔電流に注目すると、正の固定電荷が有効であることが分かる。ＪＦＥＴ領域４上のゲート酸化膜の膜厚と固定電荷との関係に基づいて、ゲート酸化膜に注入される正孔電流量を設定することができる。図１１，１２より、ゲート酸化膜を厚くし、かつ、正の固定電荷を設定することが最も有効である。

【0074】

＜実施の形態３＞
実施の形態１による半導体装置１００は、ウェル領域６上のゲート絶縁膜７とＪＦＥＴ領域４上のゲート絶縁膜７は同一工程で形成され、両者の膜厚はほぼ同一であり、正の固定電荷の量が異なる構成である。実施の形態３による半導体装置１０２では、ＪＦＥＴ領域４上のゲート絶縁膜７を、増速酸化手法によってウェル領域６上のゲート絶縁膜７よりも顕著に厚く形成する例について説明する。

【0075】

＜半導体装置１０２の製造方法＞
実施の形態２による半導体装置１０２の製造方法について、図１３，１４を参照しつつ説明する。

【0076】

図１３に示すように、ｎ型で低抵抗の炭化珪素基板１を準備し、エピタキシャル成長によって炭化珪素基板１上にｎ型のドリフト層３を形成する。本実施の形態１では、ドリフト層３のｎ型の不純物濃度は１×１０^１３ｃｍ^－３～１×１０^１８ｃｍ^－３であり、ドリフト層３の厚さは４μｍ～２００μｍとする。

【0077】

図１４に示すように、ドリフト層３の表層において、互いに離間したｐ型のウェル領域６を形成する。そして、ウェル領域６の表層に、ｎ型のソース領域５を形成する。具体的には、フォトリソグラフィによって加工されたレジストまたは酸化膜等をマスクとして、Ａｌイオンを注入してｐ型のウェル領域６を形成し、Ｎイオンを注入してｎ型のソース領域５を形成する。

【0078】

ウェル領域６が形成されていない領域、すなわちドリフト層３の表層であって平面視において隣り合うウェル領域６間に、ｎ型の低抵抗領域２０を形成する。具体的には、Ｎイオンを注入してｎ型の低抵抗領域２０を形成する。低抵抗領域２０における不純物濃度は、１×１０^１８ｃｍ^－３～１×１０^２１ｃｍ^－３程度である。また、低抵抗領域２０を形成する際に注入されるＮイオンの注入深さは、０．３μｍ～１．０μｍである。低抵抗領域２０を形成することによって、ドリフト層３の最表面近傍の不純物濃度が高濃度となるため、ＪＦＥＴ抵抗を低くすることができる。

【0079】

その後、ＪＦＥＴ領域４のドリフト層３（低抵抗領域２０）の最表層に、深さが２０ｎｍ程度、濃度が１×１０^１９ｃｍ^－３～１×１０^２１ｃｍ^－３程度となるように、低エネルギでＮイオンを注入する。注入層が２０ｎｍ程度であることから、その後のゲート絶縁膜７を形成する工程において、Ｎイオンが注入された領域がすべて酸化されてゲート絶縁膜７となる。この注入層があることによって増速酸化がより顕著となり、ＪＦＥＴ領域４上のゲート絶縁膜７をより厚く形成することが可能となる。

【0080】

なお、ドリフト層３（ＪＦＥＴ領域４、低抵抗領域２０）の表面から深さ２０ｎｍ程度のＮイオンの注入ではなく、シリコン、酸素、およびフッ素を同時に濃度１×１０^１９ｃｍ^－３～１×１０^２１ｃｍ^－３程度注入してもよい。この場合、表面の注入領域に、より注入ダメージ層を形成することができるため、ＪＦＥＴ領域４上のゲート絶縁膜７をより厚く形成することが可能となる。

【0081】

ドリフト層３（すなわち、ＪＦＥＴ領域４、低抵抗領域２０）の最表面が最も高濃度となるようにゲート絶縁膜７を形成することによって、ゲート絶縁膜７とＪＦＥＴ領域４と界面におけるＮイオンの濃度がＪＦＥＴ領域４内で高濃度となる。ＪＦＥＴ領域４の低濃度化には、ＪＦＥＴ領域４の深さ方法の不純物プロファイルは均一でなくともよく、部分的にも高濃度の領域があれば低抵抗は可能となる。

【0082】

以後の工程は、実施の形態１または２と同様である。

【0083】

＜窒素の濃度ピーク位置＞
実施の形態１から３で説明したように、ゲート絶縁膜の形成前に、ＪＦＥＴ領域に窒素を注入し、注入されたＪＦＥＴ領域を酸化することによってゲート絶縁膜を形成し、ゲート絶縁膜とＪＦＥＴ領域との界面に窒素を偏析させている。

【0084】

また、ゲート絶縁膜を形成した後に窒化処理等を行い、ゲート絶縁膜とＪＦＥＴ領域との界面に窒素を偏析させている。これらいずれの製造法においても、ゲート絶縁膜とＪＦＥＴ領域との界面近傍のゲート絶縁膜側に窒素の濃度ピークを形成することが正の固定電荷の形成には最も有効である。ゲート絶縁膜とＪＦＥＴ領域との界面近傍は、界面、または界面から１０ｎｍ程度のゲート絶縁膜側を含む。

【0085】

＜実施の形態４＞
実施の形態１から３では、ゲート絶縁膜とＪＦＥＴ領域との界面に、窒素により正の固定電荷を設定することについて説明した。実施の形態４では、窒素以外の他の不純物について説明する。

【0086】

＜半導体装置１０３の製造方法＞
実施の形態４による半導体装置１０３の製造方法について、図１５～図１９を参照しつつ説明する。

【0087】

図１５に示されるように、ｎ型で低抵抗の炭化珪素基板１を用意し、炭化珪素基板１上にエピタキシャル成長によりｎ型のドリフト層３を形成する。本実施形態では、ドリフト層３のｎ型の不純物濃度は１×１０^１３ｃｍ^－３～１×１０^１８ｃｍ^－３であり、厚さは４μｍ～２００μｍとする。

【0088】

図１５に示すように、ｎ型で低抵抗の炭化珪素基板１を準備し、エピタキシャル成長によって炭化珪素基板１上にｎ型のドリフト層３を形成する。本実施の形態１では、ドリフト層３のｎ型の不純物濃度は１×１０^１３ｃｍ^－３～１×１０^１８ｃｍ^－３であり、ドリフト層３の厚さは４μｍ～２００μｍとする。

【0089】

図１６に示すように、ドリフト層３の表層において、互いに離間したｐ型のウェル領域６を形成する。そして、ウェル領域６の表層に、ｎ型のソース領域５を形成する。具体的には、フォトリソグラフィによって加工されたレジストまたは酸化膜等をマスクとして、Ａｌイオンを注入してｐ型のウェル領域６を形成し、Ｎイオンを注入してｎ型のソース領域５を形成する。

【0090】

ウェル領域６が形成されていない領域、すなわちドリフト層３の表層であって平面視において隣り合うウェル領域６間に、ｎ型の低抵抗領域２０を形成する。具体的には、Ｎイオンを注入してｎ型の低抵抗領域２０を形成する。低抵抗領域２０における不純物濃度は、１×１０^１８ｃｍ^－３～１×１０^２１ｃｍ^－３程度である。また、低抵抗領域２０を形成する際に注入されるＮイオンの注入深さは、０．３μｍ～１．０μｍである。低抵抗領域２０を形成することによって、ドリフト層３の最表面近傍の不純物濃度が高濃度となるため、ＪＦＥＴ抵抗を低くすることができる。

【0091】

次に、熱処理装置によって、Ａｒガスなどの不活性ガス雰囲気中でアニールを行う。アニールは、１３００℃～１９００℃で、３０秒～１時間程度行う。このアニールを行うことによって、イオン注入されたＮ等のｎ型の不純物、および、Ａｌ等のｐ型の不純物を活性化させる。

【0092】

次に、図１７に示すように、ゲート絶縁膜１７を形成する。ゲート絶縁膜１７は、１１５０℃以上のドライ熱酸化法によって形成する。なお、ゲート絶縁膜１７は、堆積法で形成してもよい。形成したゲート絶縁膜１７にセシウム（Ｃｓ）をイオン注入する。その後、半導体露出領域を形成する工程前にアニールを行い、熱拡散によって固定電荷を含む領域となるセシウムを半導体により近い領域に再分布させる。

【0093】

その後、フォトリソグラフィによって加工されたレジストをマスクとして、ＪＦＥＴ領域４上のゲート絶縁膜１７のみを残し、その他の絶縁膜を取り除く。ゲート絶縁膜１７の除去はフッ酸を用いたウエットプロセスよく、ドライエッチングでもよい。

【0094】

次に、図１８に示すように、１１５０℃以上のドライ熱酸化法によってゲート絶縁膜１８を形成する。ゲート絶縁膜１８は、７００℃～９００℃程度の堆積法で形成する。ゲート絶縁膜１８の形成後、窒素またはアンモニア雰囲気中で熱処理を行う。ゲート絶縁膜１８を形成する工程を行うことによって、ＪＦＥＴ領域４上のゲート絶縁膜１７，１８のみが厚くなり、かつ、セシウムを含む絶縁膜となる。ゲート絶縁膜１７はゲート絶縁膜１８とは異なる元素を含んでいる。

【0095】

以後の工程は、実施の形態２と同様である。図１９に示すように、ゲート電極８は、ポリシリコンをＣＶＤ法によって堆積し、フォトリソグラフィによって加工されたレジストをマスクとしてエッチングを行って形成する。ポリシリコンには、燐や硼素のような不純物が含まれていてもよい。ゲート電極８に不純物が含まれることによって、ゲート電極８の低抵抗化を実現することができる。

【0096】

上述では、ＪＦＥＴ領域４上のゲート絶縁膜１７に、固定電荷となる不純物（元素）としてセシウムを注入する場合について説明したが、これに限るものではない。ＪＦＥＴ領域４上のゲート絶縁膜１７にバリウム（Ｂａ）、ルビジウム（Ｒｂ）、およびストロンチウム（Ｓｒ）のうちの少なくとも１つを含ませることによって、ゲート絶縁膜１７における固定電荷の形成を実現することができる。

【0097】

セシウム、バリウム、ルビジウム、およびストロンチウムは、アルカリ金属またはアルカリ土類金属に属しているため、第１イオン化エネルギが小さく、正の電荷を持つイオンになりやすい性質を有している。また、セシウム、バリウム、ルビジウム、およびストロンチウムは、室温でも移動しやすいナトリウム等の軽元素とは異なり、原子番号が大きいため、通常の素子動作温度領域では電荷が移動することはない。従って、セシウム、バリウム、ルビジウム、およびストロンチウムは、正の固定電荷として働く材料である。

【0098】

図１７では、ゲート絶縁膜１７が酸化シリコンである場合について説明したが、酸化シリコンよりも誘電率が高い材料（絶縁材料）として、酸化ハフニウム（ＨｆＯ_２）、酸化ジルコニウム（ＺｒＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３,Ａｌ_２Ｏ等）、酸化タンタル（Ｔａ_２Ｏ_５）、酸窒化ハフニウム（ＨｆＯ_ｘＮ_ｙ）、酸窒化ジルコニウム（ＺｒＯ_ｘＮ_ｙ）、酸窒化アルミニウム（ＡｌＯ_ｘＮ_ｙ）、酸窒化タンタル（ＴａＯ_ｘＮ_ｙ）、およびこれらの材料の複合的組成を有するもの（酸化ハフニウムアルミネート、酸窒化ハフニウムアルミネートなど）、あるいはシリコン等の半導体基板に含まれる元素を含むもの（酸化ハフニウムシリケート、酸化ハフニウムアルミネートシリケート）でもよい。また、酸化シリコンと酸化シリコンよりも誘電率が高い材料との積層膜、または、酸窒化シリコンと酸化シリコンよりも誘電率が高い材料との積層膜であってもよい。これらの積層膜に、セシウム、バリウム、ルビジウム、またはストロンチウムを含めてもよい。

【0099】

図１８では、ゲート絶縁膜１８が酸化シリコンである場合について説明したが、誘電率が高い材料として、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、酸窒化ハフニウム、酸窒化ジルコニウム、酸窒化アルミニウム、酸窒化タンタル、およびこれらの材料の複合的組成を有するもの（酸化ハフニウムアルミネート、酸窒化ハフニウムアルミネートなど）、あるいはシリコン等の半導体基板に含まれる元素を含むもの（酸化ハフニウムシリケート、酸化ハフニウムアルミネートシリケート）でもよい。さらに、酸化シリコンと酸化シリコンよりも誘電率が高い材料との積層膜、または、酸窒化シリコンと酸化シリコンよりも誘電率が高い材料との積層膜であってもよい。

【0100】

積層膜の場合、積層膜のうち炭化珪素基板１に接する膜に、酸化シリコン膜または酸窒化シリコン膜を用いる。ゲート絶縁膜１８とウェル領域６との界面は、ＭＯＳＦＥＴのチャネルとなるため、キャリアの移動度の劣化を防ぐことによって、より低抵抗を実現することができる。

【0101】

上述では、ＪＦＥＴ領域４上に２回以上の工程でゲート絶縁膜１７，１８を堆積することによって、ウェル領域６上のゲート絶縁膜１８よりも厚くする構造について説明した。ゲート絶縁膜１７に形成する固定電荷量は、ゲート絶縁膜１７に導入する元素のドーズ量でコントロールすることができるため、ＪＦＥＴ領域４上のゲート絶縁膜１７に高濃度の元素をドーズすれば、ウェル領域６上のゲート絶縁膜１８と同一の厚さにすることができる。ただし、この場合、ＪＦＥＴ領域４上にはゲート絶縁膜１８を形成せずゲート絶縁膜１７のみが形成されることになる。

【0102】

＜半導体装置１０３の電気特性評価＞
炭化珪素基板１にＭＯＳＦＥＴを形成した後に、モジュールを形成する。ＭＯＳＦＥＴの形成後には、素子（半導体装置１０３）の良し悪しを判断するために、ＭＯＳＦＥＴの電気特性を評価する。その後、切断（ダイシング）され、個々の素子（チップ）に分割される。パワーモジュールを組み立てる際には、良品素子を用いる。良品素子とは、ＭＯＳＦＥＴの電気特性を評価した際に期待の特性を満たす素子をいう。

【0103】

図２０は、実施の形態４による半導体装置１０３を含むモジュールの製造方法の一例を示すフローチャートである。なお、ここでは実施の形態４による半導体装置１０３を含むモジュールの製造方法について説明するが、実施の形態１～３で説明した半導体装置１００，１０１，１０２のそれぞれを含むモジュールの製造方法も同様である。

【0104】

ステップＳ１０１において、炭化珪素基板１にＭＯＳＦＥＴを形成する。

【0105】

ステップＳ１０２において、ＭＯＳＦＥＴの電気特性を評価する。

【0106】

ステップＳ１０３において、ＭＯＳＦＥＴにおけるゲート絶縁膜１７とＪＦＥＴ領域４との界面に対して、固定電荷を形成するための電気的なストレスを印加する。

【0107】

ステップＳ１０４において、複数の半導体装置１０３が形成されたウエハから、１つの半導体装置１０３（チップ）取り出すべくダイシングする。

【0108】

ステップＳ１０５において、ステップＳ１０２で評価した電気特性に基づいて、チップを選別する。

【0109】

ステップＳ１０６において、ステップＳ１０５で選別されたチップを用いてパワーモジュールを組み立てる。

【0110】

ステップＳ１０３における電気的なストレスを印加する方法について説明する。ソース電極１１とゲート電極８とはショートして０Ｖとする。ドレイン電極１２には、ＭＯＳＦＥＴの素子耐圧の８０％の電圧を数秒から数時間印加する（第１２工程）。この電圧印加する環境は、室温環境でもよく、１５０℃程度の高温環境でもよい。

【0111】

上記の電圧条件では、ソース電極１１とゲート電極８との電位差がないことから、チャネル領域のゲート絶縁膜１８にストレスが印加されない。一方、ＪＦＥＴ領域４上のゲート絶縁膜１７には、ドレイン電界によって電気的なストレスが印加される。このストレスによって、ＪＦＥＴ領域４上のみに、すなわちゲート絶縁膜１７とＪＦＥＴ領域４との界面のみに正の固定電荷４０を形成することができる。電圧印加時間とともに電荷量が増大することから、設計の電荷量を形成する時間と温度を選定すればよい。印加時間を短時間にしてスループットを上げたい場合は、高温で印可する。また、複数の素子に同時に印加してもよい。

【0112】

なお、本開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。

【0113】

本開示は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、限定的なものではない。例示されていない無数の変形例が想定され得るものと解される。

【符号の説明】

【0114】

１ 炭化珪素基板、２ 半導体層、３ ドリフト層、４ ＪＦＥＴ領域、５ ソース領域、６ ウェル領域、７ ゲート絶縁膜、８ ゲート電極、９ ウェルコンタクト領域、１１ ソース電極、１２ ドレイン電極、１３ 層間絶縁膜、１５ ゲート絶縁膜、１６ ゲート絶縁膜、１７ ゲート絶縁膜、１８ ゲート絶縁膜、２０ 低抵抗領域、３１ コンタクトホール、３２ バリアメタル、４０ 固定電荷、４１ 固定電荷、１００ 半導体装置。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】