7635524 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-02-17

(45)【発行日】2025-02-26

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H10D 30/66 20250101AFI20250218BHJP

   H10D 62/10 20250101ALI20250218BHJP

   H10D 30/01 20250101ALI20250218BHJP

【ＦＩ】

H01L29/78 652P

H01L29/78 652T

H01L29/06 301G

H01L29/06 301V

H01L29/78 652N

H01L29/78 653A

H01L29/78 652D

H01L29/78 652J

H01L29/78 652H

H01L29/78 652M

H01L29/78 652Q

H01L29/78 658E

H01L29/78 658A

【請求項の数】 14

(21)【出願番号】P 2020150445

(22)【出願日】2020-09-08

(65)【公開番号】P2022044997

(43)【公開日】2022-03-18

【審査請求日】2023-08-10

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】星 保幸

【審査官】西村 治郎

(56)【参考文献】

【文献】特開２０１８－０６７６９０（ＪＰ，Ａ）

【文献】特開２００６－０１３５５２（ＪＰ，Ａ）

【文献】特開２００６－０７３７４０（ＪＰ，Ａ）

【文献】国際公開第２０１７／０６４９４８（ＷＯ，Ａ１）

【文献】特開２０１３－２３６０４０（ＪＰ，Ａ）

【文献】国際公開第２０１２／０５６７０５（ＷＯ，Ａ１）

【文献】特開２０１６－２０１４４８（ＪＰ，Ａ）

【文献】特開２０１６－１８７００６（ＪＰ，Ａ）

【文献】特開２０１７－０６３０７９（ＪＰ，Ａ）

【文献】特開２０１８－１１６９７９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、を有する半導体装置であって、
シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記活性領域において前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記活性領域において前記第２半導体領域と前記第１半導体領域とのｐｎ接合で形成された所定の素子構造と、
前記第２半導体領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
前記終端領域において前記半導体基板の第１主面と前記第１半導体領域との間に、前記素子構造と離れて、前記活性領域の周囲を囲む同心状に互いに離れて複数設けられた第２導電型耐圧領域と、
を備え、
前記半導体基板の第１主面は前記活性領域から前記終端領域にわたって平坦面であり、
前記半導体基板の第１主面を形成する第１導電型エピタキシャル層を有し、
前記第２半導体領域および前記第２導電型耐圧領域は、それぞれ前記第１導電型エピタキシャル層の内部に選択的に設けられており、
前記第１半導体領域は、前記第１導電型エピタキシャル層のうち前記第２半導体領域および前記第２導電型耐圧領域を除く部分であり、互いに隣り合う前記第２導電型耐圧領域の間において前記半導体基板の第１主面まで達し、
複数の前記第２導電型耐圧領域は、それぞれ、深さ方向に隣接する複数の第２導電型領域を有し、
前記終端領域には深さ方向に隣接して３つ以上の前記第２導電型領域が設けられており、
深さ方向に隣接する３つ以上の前記第２導電型領域のうち、前記第２導電型耐圧領域の深さ方向の中央の前記第２導電型領域の不純物濃度が他の前記第２導電型領域の不純物濃度よりも低いことを特徴とする半導体装置。

【請求項2】

主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、を有する半導体装置であって、
シリコンよりもバンドギャップの広い半導体からなる半導体基板と、
前記半導体基板の内部に設けられた第１導電型の第１半導体領域と、
前記活性領域において前記半導体基板の第１主面と前記第１半導体領域との間に設けられた第２導電型の第２半導体領域と、
前記活性領域において前記第２半導体領域と前記第１半導体領域とのｐｎ接合で形成された所定の素子構造と、
前記第２半導体領域に電気的に接続された第１電極と、
前記半導体基板の第２主面に設けられた第２電極と、
前記終端領域において前記半導体基板の第１主面と前記第１半導体領域との間に、前記素子構造と離れて、前記活性領域の周囲を囲む同心状に互いに離れて複数設けられた第２導電型耐圧領域と、
を備え、
前記半導体基板の第１主面は前記活性領域から前記終端領域にわたって平坦面であり、
前記半導体基板の第１主面を形成する第１導電型エピタキシャル層を有し、
前記第２半導体領域および前記第２導電型耐圧領域は、それぞれ前記第１導電型エピタキシャル層の内部に選択的に設けられており、
前記第１半導体領域は、前記第１導電型エピタキシャル層のうち前記第２半導体領域および前記第２導電型耐圧領域を除く部分であり、互いに隣り合う前記第２導電型耐圧領域の間において前記半導体基板の第１主面まで達し、
複数の前記第２導電型耐圧領域は、それぞれ、深さ方向に隣接する複数の第２導電型領域を有し、
前記素子構造は、
前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記半導体基板の第１主面と前記第２半導体領域との間において、前記第３半導体領域よりも前記トレンチから離れた位置に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、
前記第１半導体領域の内部に選択的に設けられ、前記トレンチの底面よりも前記半導体基板の第２主面側に位置する、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域と、をさらに備え、
複数の前記第２導電型領域のいずれかは、前記第２半導体領域と同じ深さに位置し、前記第２半導体領域と同じ不純物濃度を有し、
複数の前記第２導電型領域の残りの前記第２導電型領域は、前記第２半導体領域と異なる深さに位置し、前記第２半導体領域と異なる不純物濃度を有することを特徴とする半導体装置。

【請求項3】

前記終端領域において、前記第１半導体領域の内部に設けられ、複数の前記第２導電型耐圧領域に接する、前記第１半導体領域より不純物濃度の高い第１導電型領域をさらに備えることを特徴とする請求項１または２に記載の半導体装置。

【請求項4】

深さ方向に隣接する複数の前記第２導電型領域同士の法線方向の位置は互いに０．０５μｍ以上０．３μｍ以下ずれていることを特徴とする請求項１または２に記載の半導体装置。

【請求項5】

深さ方向に隣接する複数の前記第２導電型領域のうち、少なくとも１つの前記第２導電型領域の法線方向の幅が他の前記第２導電型領域の法線方向の幅と異なることを特徴とする請求項１～４のいずれか一つに記載の半導体装置。

【請求項6】

深さ方向に隣接する複数の前記第２導電型領域のうち、少なくとも１つの前記第２導電型領域の不純物濃度が他の前記第２導電型領域の不純物濃度と異なることを特徴とする請求項１～４のいずれか一つに記載の半導体装置。

【請求項7】

前記終端領域には深さ方向に隣接して３つ以上の前記第２導電型領域が設けられており、
深さ方向に隣接する３つ以上の前記第２導電型領域のうち、前記第２導電型耐圧領域の深さ方向の中央の前記第２導電型領域の不純物濃度が他の前記第２導電型領域の不純物濃度よりも低いことを特徴とする請求項２に記載の半導体装置。

【請求項8】

前記素子構造は、
前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記半導体基板の第１主面と前記第２半導体領域との間において、前記第３半導体領域よりも前記トレンチから離れた位置に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、
前記第１半導体領域の内部に選択的に設けられ、前記トレンチの底面よりも前記半導体基板の第２主面側に位置する、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域と、をさらに備え、
前記終端領域には深さ方向に隣接して３つの前記第２導電型領域が設けられており、
深さ方向に隣接する３つの前記第２導電型領域のうち、
前記半導体基板の第１主面に最も近い前記第２導電型領域は、前記第４半導体領域と同じ不純物濃度を有し、
前記半導体基板の第１主面から最も遠い前記第２導電型領域は、前記第２導電型高濃度領域と同じ不純物濃度を有し、
残りの前記第２導電型領域は、前記第２半導体領域と同じ不純物濃度を有することを特徴とする請求項１に記載の半導体装置。

【請求項9】

前記終端領域には深さ方向に隣接して３つの前記第２導電型領域が設けられており、
深さ方向に隣接する３つの前記第２導電型領域のうち、
前記半導体基板の第１主面に最も近い前記第２導電型領域は、前記第４半導体領域と同じ不純物濃度を有し、
前記半導体基板の第１主面から最も遠い前記第２導電型領域は、前記第２導電型高濃度領域と同じ不純物濃度を有し、
残りの前記第２導電型領域は、前記第２半導体領域と同じ不純物濃度を有することを特徴とする請求項２に記載の半導体装置。

【請求項10】

前記素子構造は、
前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられた第１導電型の第３半導体領域と、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記第１半導体領域の内部に選択的に設けられ、前記トレンチの底面よりも前記半導体基板の第２主面側に位置する、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域と、をさらに備え、
前記第２導電型耐圧領域は、前記半導体基板の第１主面から、前記第２導電型高濃度領域よりも浅い位置で終端していることを特徴とする請求項１に記載の半導体装置。

【請求項11】

前記第２導電型耐圧領域は、前記半導体基板の第１主面から、前記第２導電型高濃度領域よりも浅い位置で終端していることを特徴とする請求項２に記載の半導体装置。

【請求項12】

前記第２導電型高濃度領域は、
深さ方向に前記トレンチの底面に対向する第１高濃度領域と、
前記第１高濃度領域および前記トレンチと離れて、かつ前記第２半導体領域に接する第２高濃度領域と、を有することを特徴とする請求項１０または１１に記載の半導体装置。

【請求項13】

シリコンよりもバンドギャップの広い半導体からなる半導体基板に、第１導電型の第１半導体領域と第２導電型の第２半導体領域とのｐｎ接合で形成された所定の素子構造が設けられた活性領域と、前記活性領域の周囲を囲む終端領域と、を備えた半導体装置の製造方法であって、
前記半導体基板の第１主面を形成する第１導電型エピタキシャル層をエピタキシャル成長させる第１工程と、
前記活性領域において前記第１導電型エピタキシャル層の表面領域に所定の不純物を導入して少なくとも前記第２半導体領域となる拡散領域を形成し、前記第２半導体領域と、前記活性領域における前記第１導電型エピタキシャル層の前記拡散領域を除く部分である前記第１半導体領域との前記ｐｎ接合を含む前記素子構造を形成する第２工程と、
前記終端領域において前記第１導電型エピタキシャル層の表面領域に、前記素子構造と離れて、前記活性領域の周囲を囲む同心状に互いに離れて複数の第２導電型耐圧領域を形成し、互いに隣り合う前記第２導電型耐圧領域の間に前記第１半導体領域となる前記第１導電型エピタキシャル層を残す第３工程と、
を含み、
前記第１工程では、複数の前記第１導電型エピタキシャル層を多段に堆積した積層構造を形成して、前記半導体基板の第１主面を前記活性領域から前記終端領域にわたって平坦に形成し、
前記第２工程では、前記素子構造として、
複数の前記第１導電型エピタキシャル層のうちのいずれかの前記第１導電型エピタキシャル層に前記第２半導体領域を形成し、
前記半導体基板の第１主面と前記第２半導体領域との間に第１導電型の第３半導体領域を選択的に形成し、
前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチを形成し、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成し、
前記半導体基板の第１主面と前記第２半導体領域との間において、前記第３半導体領域よりも前記トレンチから離れた位置に、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域を選択的に形成し、
前記第１半導体領域の内部において、前記トレンチの底面よりも深い位置に、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域を選択的に形成し、
前記第３工程では、
複数の前記第１導電型エピタキシャル層にそれぞれ第２導電型領域を形成し、複数の前記第２導電型領域を深さ方向に隣接させて前記第２導電型耐圧領域を形成し、
複数の前記第２導電型領域のいずれかを、前記第２半導体領域と同じ深さ位置に、前記第２半導体領域と同じ不純物濃度で形成し、
複数の前記第２導電型領域の残りの前記第２導電型領域を、前記第２半導体領域と異なる深さ位置に、前記第２半導体領域と異なる不純物濃度で形成することを特徴とする半導体装置の製造方法。

【請求項14】

前記第２工程では、複数の前記第１導電型エピタキシャル層のうちの１つの前記第１導電型エピタキシャル層に前記第２半導体領域を形成し、
前記第３工程では、複数の前記第１導電型エピタキシャル層のうち、前記第２半導体領域が形成される前記第１導電型エピタキシャル層には、前記第２半導体領域と同時に、前記第２導電型領域を形成することを特徴とする請求項１３に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、高電圧や大電流を制御するパワー半導体装置には、例えば、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲート（ＭＯＳゲート）を備えたＭＯＳ型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

【0003】

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴと比べて電流密度が高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、ＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

【0004】

また、ＭＯＳＦＥＴは、ＩＧＢＴと異なり、半導体基板（半導体チップ）の内部にｐ型ベース領域とｎ^-型ドリフト領域とのｐｎ接合で形成される寄生ダイオードを内蔵している。このため、ＭＯＳＦＥＴは、インバータ用デバイスである場合、自身を流れる負荷電流を転流させるためのダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）としての機能と、自身を保護するための還流ダイオードとしての機能と、にこの寄生ダイオードを用いることができる。

【0005】

パワー半導体装置の構成材料としてシリコン（Ｓｉ）が用いられているが、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

【0006】

炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素だけでなく、シリコンよりもバンドギャップの広いすべての半導体（以下、ワイドバンドギャップ半導体とする）も同様に有する。

【0007】

また、ＩＧＢＴやＭＯＳＦＥＴ等のＭＯＳ型半導体装置は、パワー半導体装置の大電流化に伴い、半導体チップのおもて面に沿ってチャネル（反転層）が形成されるプレーナゲート構造とする場合と比べて、トレンチの側壁に沿って半導体チップのおもて面と直交する方向にチャネルが形成されるトレンチゲート構造とすることはコスト面で有利である。その理由は、トレンチゲート構造が単位面積当たりの単位セル（素子の構成単位）密度を増やすことができるため、単位面積当たりの電流密度を増やすことができるからである。

【0008】

単位面積当たりの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。さらに、パワー半導体装置の主動作を行うメイン半導体素子となるＭＯＳＦＥＴと同一の半導体基板に、当該メイン半導体素子を保護・制御するための回路部として電流センス部、温度センス部および過電圧保護部等の高機能部を配置した高機能構造とすることで信頼性を向上させたパワー半導体装置が提案されている。

【0009】

また、高耐圧半導体装置では、素子構造が形成された活性領域だけでなく、活性領域の周囲を囲むエッジ終端領域にも高電圧が印加され、エッジ終端領域に電界が集中する。半導体装置の耐圧は半導体（ドリフト領域）の不純物濃度、厚さおよび電界強度で決定され、これら半導体固有の特長で決定される破壊耐量は活性領域からエッジ終端領域にわたって等しい。このため、エッジ終端領域に電界が集中して、エッジ終端領域に破壊耐量を超えた電気的負荷がかかると、エッジ終端領域で破壊に至る虞があり、エッジ終端領域の耐圧で半導体装置全体の耐圧が決まってしまう。

【0010】

そこで、エッジ終端領域に接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）などの耐圧構造を配置して、エッジ終端領域の電界を緩和または分散させることで、エッジ終端領域の耐圧を向上させて、半導体装置全体の耐圧を向上させた構造が公知である。また、ＦＬＲに接するフローティングの金属電極をフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）としてエッジ終端領域に配置した構造が公知である。

【0011】

従来の炭化珪素半導体装置の構造について説明する。図２０は、従来の炭化珪素半導体装置の構造を示す断面図である。図２０に示す従来の半導体装置２３０は、炭化珪素からなる半導体基板（半導体チップ）２１０に、主電流（ドリフト電流）が流れる活性領域２０１と、活性領域２０１の周囲を囲むエッジ終端領域２０２と、を備えたトレンチゲート構造の縦型ＭＯＳＦＥＴである。半導体基板２１０は、炭化珪素からなるｎ⁺型出発基板２７１上にｎ^-型エピタキシャル層２７２およびｐ型エピタキシャル層２７３を順にエピタキシャル成長させてなる。

【0012】

ｐ型エピタキシャル層２７３の、エッジ終端領域２０２の部分はエッチングにより除去され、半導体基板２１０のおもて面には、エッジ終端領域２０２に段差２９１が形成されている。半導体基板２１０のおもて面は、段差２９１を境にして、内側（チップ中央（半導体基板２１０の中央）側）の第１面２１０ａよりも外側（チップ端部（半導体基板２１０の端部）側）の第２面２１０ｂでドレイン電極２５２側に凹んでいる。この段差２９１により、半導体基板２１０のおもて面（ｐ型エピタキシャル層２７３側の主面）の中央側にｐ型エピタキシャル層２７３がメサ状に残っている。

【0013】

半導体基板２１０のおもて面の第１，２面２１０ａ，２１０ｂは、それぞれｐ型エピタキシャル層２７３およびｎ^-型エピタキシャル層２７２で形成されている。活性領域２０１においてｎ^-型エピタキシャル層２７２の、ｐ型エピタキシャル層２７３側の表面領域に、ｎ型電流拡散領域２３３および第１，２ｐ⁺型領域２６１，２６２がそれぞれ選択的に設けられている。また、活性領域には、半導体基板２１０のおもて面の第１面２１０ａの表面領域においてｐ型エピタキシャル層２７３の内部に、ｎ⁺型ソース領域２３５およびｐ⁺⁺型コンタクト領域２３６がそれぞれ選択的に設けられている。

【0014】

第２ｐ⁺型領域２６２（２６２ａ）、ｐ型ベース領域２３４（２３４ａ）およびｐ⁺⁺型コンタクト領域２３６（２３６ａ）は、活性領域２０１から、活性領域２０１とエッジ終端領域２０２との間の中間領域２０３に延在し、半導体基板２１０のおもて面の第１面２１０ａと第２面２１０ｂとをつなぐ第３面（段差のメサエッジ）２１０ｃに達する。エッジ終端領域２０２には、半導体基板２１０のおもて面の第２面２１０ｂの表面領域においてｎ^-型エピタキシャル層２７２の内部に選択的に設けられた複数のｐ^-型領域２２１および複数のｐ^--型領域２２２で空間変調型のＦＬＲ２２０が構成される。

【0015】

空間変調型とは、外側へ向かうほど単位体積当たりのｐ型不純物濃度を段階的に低くした構造である。具体的には、複数のｐ^-型領域２２１は、互いに離れて配置され、最も内側のｐ^-型領域２２１よりも内側の部分を同心状に囲む。外側に配置されたｐ^-型領域２２１ほど、幅が狭く、かつ内側に隣り合うｐ^-型領域２２１との間隔が狭い。最も内側のｐ^--型領域２２２はすべてのｐ^-型領域２２１の周囲を囲み、互いに隣り合うすべてのｐ^-型領域２２１間に配置される。最も内側のｐ^-型領域２２１および最も内側のｐ^--型領域２２２は、第２ｐ⁺型領域２６２ａを介してｐ型ベース領域２３４ａに電気的に接続される。

【0016】

複数のｐ^--型領域２２２は、互いに離れて配置され、最も内側のｐ^--型領域２２２よりも内側の部分を同心状に囲む。外側に配置されたｐ^--型領域２２２ほど、幅が狭く、かつ内側に互いに隣り合うｐ^--型領域２２２との間隔が狭い。複数のｐ^--型領域２２２は、最も内側のｐ^--型領域２２２を除いて、ｐ^-型領域２２１よりも外側に配置されている。ｎ^-型ドリフト領域２３２はすべてのｐ^-型領域２２１の周囲を囲み、互いに隣り合うすべてのｐ^-型領域２２１間に配置される。このようにｐ^-型領域２２１およびｐ^--型領域２２２の幅および配置を調整することで空間変調型のＦＬＲ２２０が構成される。

【0017】

ｎ⁺型ソース領域２３５、ｐ⁺⁺型コンタクト領域２３６、ｎ型電流拡散領域２３３、第１，２ｐ⁺型領域２６１，２６２、ｐ^-型領域２２１、ｐ^--型領域２２２およびｎ⁺型チャネルストップ領域２２３は、イオン注入により形成される拡散領域である。ｐ型エピタキシャル層２７３の、ｎ⁺型ソース領域２３５およびｐ⁺⁺型コンタクト領域２３６を除く部分がｐ型ベース領域２３４である。ｎ^-型エピタキシャル層２７２の、ｎ型電流拡散領域２３３、第１，２ｐ⁺型領域２６１，２６２、ｐ^-型領域２２１、ｐ^--型領域２２２およびｎ⁺型チャネルストップ領域２２３を除く部分がｎ^-型ドリフト領域２３２である。

【0018】

符号２３１は、ｎ⁺型出発基板２７１で構成されたｎ⁺型ドレイン領域である。符号２３８，２３９，２４０，２４０ａ，２４１，２８１～２８３は、それぞれ、ゲート絶縁膜、ゲート電極、層間絶縁膜、コンタクトホール、金属シリサイド膜、フィールド酸化膜、ゲートポリシリコン配線層およびゲート金属配線層である。符号２４２～２４５は、バリアメタル２４６を構成する金属膜である。符号２４８，２４９は、それぞれ、ソースパッド２４７上の配線構造を構成するめっき膜および端子ピンである。符号２５０，２５１は、保護膜（パッシベーション膜）である。

【0019】

従来の半導体装置として、エッジ終端領域に、ｐ型ベース領域を貫通してｎ型ドリフト領域に達し、内部に絶縁材料が充填された複数の終端トレンチおよび最外周の１つの分断トレンチが形成され、これらのトレンチの各底面をそれぞれ囲むｐ型拡散領域を有する装置が提案されている（例えば、下記特許文献１参照。）。下記特許文献１では、複数の終端トレンチを、ＭＯＳＦＥＴのオフ時に活性領域から外側に向かって延びる空乏層がつながる間隔で配置することで高耐圧を維持し、最も外側の終端トレンチと分断トレンチとの間隔を当該空乏層がつながらない間隔とすることでリーク電流の発生を防止している。

【0020】

また、従来の炭化珪素半導体装置として、活性領域からエッジ終端領域にｎ^-型ドリフト領域およびｐ型ベース領域となる各炭化珪素層を延在させて、ｐ型ベース領域のエッジ終端領域の部分を、エッジ終端領域において半導体基板のおもて面に形成された段差により相対的に厚さを薄くして電界緩和層とした装置が提案されている（例えば、下記特許文献２参照。）。下記特許文献２では、ｐ型ベース領域のエッジ終端領域に延在させた部分を電界緩和層とすることで、電界緩和層を、屈曲部がなく、かつｎ^-型ドリフト領域との間に材質の不連続点が存在しない構造として、半導体装置の耐圧を向上させている。

【0021】

また、従来の別の炭化珪素半導体装置として、ゲートトレンチの深さと同じ深さのトレンチがエッジ終端領域に形成され、このトレンチの内壁に沿ったＵ字状の断面形状にエピタキシャル成長させたｐ型炭化珪素層からなるフローティングのｐ型領域でＦＬＲを構成した装置が提案されている（例えば、下記特許文献３参照。）。下記特許文献３では、ドレイン電極にサージ電圧が印加されたときに、ＦＬＲから空乏層を広げて、活性領域にかかる電界を偏りなくエッジ終端領域へ延ばして、活性領域の端部での電界を緩和させることで、活性領域の耐圧を向上させている。

【0022】

また、従来の別の炭化珪素半導体装置として、イオン注入により形成された１つ以上のｐ型領域でＦＬＲが構成され、半導体基板のおもて面を形成するｎ⁺型炭化珪素層と、深さ方向に当該ｎ⁺型炭化珪素層に隣接するｎ^-型炭化珪素層と、の境界が、ＦＬＲを構成するｐ型領域の裏面電極側端部よりも半導体基板のおもて面側に位置する装置が提案されている（例えば、下記特許文献４参照。）。下記特許文献４では、半導体基板のおもて面の表面領域にｎ⁺型炭化珪素層を設けることで、半導体基板のおもて面から消失する炭化珪素層の厚さに応じて生じる耐圧ばらつきを抑制している。

【0023】

また、従来の別の炭化珪素半導体装置として、ＦＬＲを構成する複数のｐ型領域それぞれを、半導体基板のおもて面付近の自身のピーク濃度位置を含む高濃度領域と、高濃度領域の直下および側面を囲む低濃度領域と、で構成し、ピーク濃度位置からｎ型ドリフト領域に近づくにしたがって低下するｐ型不純物濃度分布とした装置が提案されている（例えば、下記特許文献５参照。）。下記特許文献５では、ＦＬＲを構成する最も外側のｐ型領域において、高濃度領域の外周側面を囲む低濃度領域の幅を相対的に広くして、当該高濃度領域に電界がかかることを抑制して、リーク電流の発生を抑制している。

【0024】

また、従来の別の炭化珪素半導体装置として、ゲートトレンチの底面よりもドレイン電極側にｎ^-型ドリフト領域とのｐｎ接合を形成するｐ⁺型領域を、深さ方向にゲートトレンチの底面に対向する位置と、互いに隣り合うゲートトレンチ間と、にそれぞれ離れて配置した装置が提案されている（例えば、下記特許文献６参照。）。下記特許文献６では、ゲートトレンチの底面よりもドレイン電極側にｎ^-型ドリフト領域とのｐｎ接合を形成するｐ⁺型領域により、ゲートトレンチの底面のゲート絶縁膜にかかる電界を緩和することで、炭化珪素を半導体材料とした場合において高耐圧化を容易にしている。

【先行技術文献】

【特許文献】

【0025】

【文献】特許第５２０６２４８号公報

【文献】特許第５６９１２５９号公報

【文献】特開２００５－３４０２５０号公報

【文献】特許第５６２８４６２号公報

【文献】特開２０１８－０６７６９０号公報

【文献】国際公開第２０１７／０６４９４９号

【発明の概要】

【発明が解決しようとする課題】

【0026】

しかしながら、上述したようにＦＬＲ２２０を空間変調型とする場合（図２０参照）、イオン注入の重なりが複雑となり、ｐ^-型領域２２１およびｐ^--型領域２２２の形成に用いるイオン注入用マスクの位置合わせ（アライメント）が難しい。ｐ^-型領域２２１およびｐ^--型領域２２２とｎ^-型ドリフト領域２３２とのｐｎ接合で、半導体装置２３０のオフ時にエッジ終端領域２０２に横方向（半導体基板２１０のおもて面に平行な方向）にかかる高電圧を負担するため、イオン注入用マスクの位置合わせ精度が低いと、ＦＬＲ２２０の完成度が低くなり、半導体装置２３０の信頼性が低下する。

【0027】

この発明は、上述した従来技術による課題を解消するため、作製（製造）が簡易であり、信頼性の高い半導体装置および半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0028】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、を有する半導体装置であって、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記活性領域において前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記活性領域において前記第２半導体領域と前記第１半導体領域とのｐｎ接合で所定の素子構造が形成されている。第１電極は、前記第２半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。

【0029】

前記終端領域において前記半導体基板の第１主面と前記第１半導体領域との間に、前記素子構造と離れて、前記活性領域の周囲を囲む同心状に互いに離れて複数の第２導電型耐圧領域が設けられている。前記半導体基板の第１主面は前記活性領域から前記終端領域にわたって平坦面である。前記半導体基板の第１主面を形成する第１導電型エピタキシャル層が設けられている。前記第２半導体領域および前記第２導電型耐圧領域は、それぞれ前記第１導電型エピタキシャル層の内部に選択的に設けられている。前記第１半導体領域は、前記第１導電型エピタキシャル層のうち前記第２半導体領域および前記第２導電型耐圧領域を除く部分であり、互いに隣り合う前記第２導電型耐圧領域の間において前記半導体基板の第１主面まで達する。複数の前記第２導電型耐圧領域は、それぞれ、深さ方向に隣接する複数の第２導電型領域を有する。前記終端領域には深さ方向に隣接して３つ以上の前記第２導電型領域が設けられている。深さ方向に隣接する３つ以上の前記第２導電型領域のうち、前記第２導電型耐圧領域の深さ方向の中央の前記第２導電型領域の不純物濃度が他の前記第２導電型領域の不純物濃度よりも低い。

【0030】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、主電流が流れる活性領域と、前記活性領域の周囲を囲む終端領域と、を有する半導体装置であって、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる半導体基板の内部に、第１導電型の第１半導体領域が設けられている。前記活性領域において前記半導体基板の第１主面と前記第１半導体領域との間に、第２導電型の第２半導体領域が設けられている。前記活性領域において前記第２半導体領域と前記第１半導体領域とのｐｎ接合で所定の素子構造が形成されている。第１電極は、前記第２半導体領域に電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。前記終端領域において前記半導体基板の第１主面と前記第１半導体領域との間に、前記素子構造と離れて、前記活性領域の周囲を囲む同心状に互いに離れて複数の第２導電型耐圧領域が設けられている。前記半導体基板の第１主面は前記活性領域から前記終端領域にわたって平坦面である。前記半導体基板の第１主面を形成する第１導電型エピタキシャル層が設けられている。前記第２半導体領域および前記第２導電型耐圧領域は、それぞれ前記第１導電型エピタキシャル層の内部に選択的に設けられている。前記第１半導体領域は、前記第１導電型エピタキシャル層のうち前記第２半導体領域および前記第２導電型耐圧領域を除く部分であり、互いに隣り合う前記第２導電型耐圧領域の間において前記半導体基板の第１主面まで達する。複数の前記第２導電型耐圧領域は、それぞれ、深さ方向に隣接する複数の第２導電型領域を有する。前記素子構造は、第１導電型の第３半導体領域と、トレンチと、ゲート電極と、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域と、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域と、をさらに備える。前記第３半導体領域は、前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられている。前記トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。前記第４半導体領域は、前記半導体基板の第１主面と前記第２半導体領域との間において、前記第３半導体領域よりも前記トレンチから離れた位置に選択的に設けられている。前記第２導電型高濃度領域は、前記第１半導体領域の内部に選択的に設けられ、前記トレンチの底面よりも前記半導体基板の第２主面側に位置する。複数の前記第２導電型領域のいずれかは、前記第２半導体領域と同じ深さに位置し、前記第２半導体領域と同じ不純物濃度を有する。複数の前記第２導電型領域の残りの前記第２導電型領域は、前記第２半導体領域と異なる深さに位置し、前記第２半導体領域と異なる不純物濃度を有する。

【0031】

また、この発明にかかる半導体装置は、上述した発明において前記終端領域において、前記第１半導体領域の内部に設けられ、複数の前記第２導電型耐圧領域に接する、前記第１半導体領域より不純物濃度の高い第１導電型領域をさらに備える。

【0032】

また、この発明にかかる半導体装置は、上述した発明において、深さ方向に隣接する複数の前記第２導電型領域同士の法線方向の位置は互いに０．０５μｍ以上０．３μｍ以下ずれていることを特徴とする。

【0033】

また、この発明にかかる半導体装置は、上述した発明において、深さ方向に隣接する複数の前記第２導電型領域のうち、少なくとも１つの前記第２導電型領域の法線方向の幅が他の前記第２導電型領域の法線方向の幅と異なることを特徴とする。

【0034】

また、この発明にかかる半導体装置は、上述した発明において、深さ方向に隣接する複数の前記第２導電型領域のうち、少なくとも１つの前記第２導電型領域の不純物濃度が他の前記第２導電型領域の不純物濃度と異なることを特徴とする。

【0035】

また、この発明にかかる半導体装置は、上述した発明において、前記終端領域には深さ方向に隣接して３つ以上の前記第２導電型領域が設けられている。深さ方向に隣接する３つ以上の前記第２導電型領域のうち、前記第２導電型耐圧領域の深さ方向の中央部分付近にあたる前記第２導電型領域の不純物濃度が他の前記第２導電型領域の不純物濃度よりも低いことを特徴とする。

【0036】

また、この発明にかかる半導体装置は、上述した発明において、前記素子構造は、第１導電型の第３半導体領域、トレンチ、ゲート電極、第２導電型の第４半導体領域および第２導電型高濃度領域をさらに備える。前記第３半導体領域は、前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられている。前記トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。前記第４半導体領域は、前記半導体基板の第１主面と前記第２半導体領域との間において、前記第３半導体領域よりも前記トレンチから離れた位置に選択的に設けられている。

【0037】

前記第４半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記第２導電型高濃度領域は、前記第１半導体領域の内部に選択的に設けられ、前記トレンチの底面よりも前記半導体基板の第２主面側に位置する。前記第２導電型高濃度領域は、前記第２半導体領域よりも不純物濃度が高い。前記終端領域には深さ方向に隣接して３つの前記第２導電型領域が設けられている。深さ方向に隣接する３つの前記第２導電型領域のうち、前記半導体基板の第１主面に最も近い前記第２導電型領域は、前記第４半導体領域と同じ不純物濃度を有する。前記半導体基板の第１主面から最も遠い前記第２導電型領域は、前記第２導電型高濃度領域と同じ不純物濃度を有する。残りの前記第２導電型領域は、前記第２半導体領域と同じ不純物濃度を有することを特徴とする。

【0039】

また、この発明にかかる半導体装置は、上述した発明において、前記素子構造は、第１導電型の第３半導体領域、トレンチ、ゲート電極および第２導電型高濃度領域をさらに備える。前記第３半導体領域は、前記半導体基板の第１主面と前記第２半導体領域との間に選択的に設けられている。前記トレンチは、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達する。前記ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。前記第２導電型高濃度領域は、前記第１半導体領域の内部に選択的に設けられ、前記トレンチの底面よりも前記半導体基板の第２主面側に位置する。前記第２導電型高濃度領域は、前記第２半導体領域よりも不純物濃度が高い。前記第２導電型耐圧領域は、前記半導体基板の第１主面から、前記第２導電型高濃度領域よりも浅い位置で終端していることを特徴とする。

【0040】

また、この発明にかかる半導体装置は、上述した発明において、前記第２導電型高濃度領域は、深さ方向に前記トレンチの底面に対向する第１高濃度領域と、前記第１高濃度領域および前記トレンチと離れて、かつ前記第２半導体領域に接する第２高濃度領域と、を有することを特徴とする。

【0041】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、シリコンよりもバンドギャップの広い半導体からなる半導体基板に、第１導電型の第１半導体領域と第２導電型の第２半導体領域とのｐｎ接合で形成された所定の素子構造が設けられた活性領域と、前記活性領域の周囲を囲む終端領域と、を備えた半導体装置の製造方法であって、次の特徴を有する。前記半導体基板の第１主面を形成する第１導電型エピタキシャル層をエピタキシャル成長させる第１工程を行う。前記活性領域において前記第１導電型エピタキシャル層の表面領域に所定の不純物を導入して少なくとも前記第２半導体領域となる拡散領域を形成し、前記第２半導体領域と、前記活性領域における前記第１導電型エピタキシャル層の前記拡散領域を除く部分である前記第１半導体領域との前記ｐｎ接合を含む前記素子構造を形成する第２工程を行う。

【0042】

前記終端領域において前記第１導電型エピタキシャル層の表面領域に、前記素子構造と離れて、前記活性領域の周囲を囲む同心状に互いに離れて複数の第２導電型耐圧領域を形成し、互いに隣り合う前記第２導電型耐圧領域の間に前記第１半導体領域となる前記第１導電型エピタキシャル層を残す第３工程を行う。前記第１工程では、複数の前記第１導電型エピタキシャル層を多段に堆積した積層構造を形成して、前記半導体基板の第１主面を前記活性領域から前記終端領域にわたって平坦に形成する。前記第２工程では、前記素子構造として、複数の前記第１導電型エピタキシャル層のうちのいずれかの前記第１導電型エピタキシャル層に前記第２半導体領域を形成し、前記半導体基板の第１主面と前記第２半導体領域との間に第１導電型の第３半導体領域を選択的に形成し、前記第３半導体領域および前記第２半導体領域を貫通して前記第１半導体領域に達するトレンチを形成し、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成し、前記半導体基板の第１主面と前記第２半導体領域との間において、前記第３半導体領域よりも前記トレンチから離れた位置に、前記第２半導体領域よりも不純物濃度の高い第２導電型の第４半導体領域を選択的に形成し、前記第１半導体領域の内部において、前記トレンチの底面よりも深い位置に、前記第２半導体領域よりも不純物濃度の高い第２導電型高濃度領域を選択的に形成する。前記第３工程では、複数の前記第１導電型エピタキシャル層にそれぞれ第２導電型領域を形成し、複数の前記第２導電型領域を深さ方向に隣接させて前記第２導電型耐圧領域を形成し、複数の前記第２導電型領域のいずれかを、前記第２半導体領域と同じ深さ位置に、前記第２半導体領域と同じ不純物濃度で形成し、複数の前記第２導電型領域の残りの前記第２導電型領域を、前記第２半導体領域と異なる深さ位置に、前記第２半導体領域と異なる不純物濃度で形成する。

【0043】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程では、複数の前記第１導電型エピタキシャル層のうちの１つの前記第１導電型エピタキシャル層に前記第２半導体領域を形成する。前記第３工程では、複数の前記第１導電型エピタキシャル層のうち、前記第２半導体領域が形成される前記第１導電型エピタキシャル層には、前記第２半導体領域と同時に、前記第２導電型領域を形成することを特徴とする。

【発明の効果】

【0044】

本発明にかかる半導体装置および半導体装置の製造方法によれば、第２導電型耐圧領域の不純物濃度や深さを容易に調整することができ、完成度の高い耐圧構造の形成が簡易であり、信頼性の高い半導体装置を提供することができるという効果を奏する。

【図面の簡単な説明】

【0045】

【図1】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図2】図１の切断線Ａ－Ａ’における断面構造を示す断面図である。

【図3】図１の切断線Ａ－Ａ’における断面構造の別例を示す断面図である。

【図4】図１の切断線Ａ－Ａ’における断面構造の別例を示す断面図である。

【図5】実施の形態１にかかる半導体装置の別例を示す断面図である。

【図6】実施の形態１にかかる半導体装置の別例を示す断面図である。

【図7】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図8】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図9】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図10】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図11】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図12】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図13】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図14】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図15】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図16】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。

【図17】実施の形態２にかかる半導体装置の耐圧構造の一例を示す断面図である。

【図18】実施の形態２にかかる半導体装置の耐圧構造の一例を示す断面図である。

【図19】実施の形態２にかかる半導体装置の耐圧構造の一例を示す断面図である。

【図20】従来の炭化珪素半導体装置の構造を示す断面図である。

【発明を実施するための形態】

【0046】

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0047】

（実施の形態１）
実施の形態１にかかる半導体装置の構造について、トレンチゲート構造の縦型ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。図３，４は、図１の切断線Ａ－Ａ’における断面構造の別例を示す断面図である。図５，６は、実施の形態１にかかる半導体装置の別例を示す断面図である。図５，６には、活性領域１ａ，１ｂのＭＯＳＦＥＴの単位セルの別例を示す。

【0048】

図１，２に示す実施の形態１にかかる半導体装置３０は、炭化珪素（ＳｉＣ）からなる半導体基板（半導体チップ）１０の活性領域１にトレンチゲート構造（素子構造）を備えた縦型ＭＯＳＦＥＴであり、活性領域１の周囲を囲むエッジ終端領域２に、耐圧構造としてフィールドリミッティングリング（ＦＬＲ）２０を備える。活性領域１は、ＭＯＳＦＥＴのオン時に主電流（ドリフト電流）が流れる領域である。活性領域１には、ＭＯＳＦＥＴの同一構造の複数の単位セル（素子の構成単位）が互いに隣接して配置される。

【0049】

活性領域１は、略矩形状の平面形状を有し、半導体基板１０の略中央（チップ中央）に配置される。活性領域１は、最外周のコンタクトホール４０ｂの外側（チップ端部側）の側壁（層間絶縁膜４０の側面）よりも内側（チップ中央側）の領域である。活性領域１とエッジ終端領域２との間の中間領域３は、活性領域１に隣接して、活性領域１の周囲を囲む。中間領域３とエッジ終端領域２との境界は、後述する外周ｐ型ベース領域３４ｃおよび外周ｐ⁺型領域６２ａの外側の端部と、ｎ^-型ドリフト領域（第１半導体領域）３２と、の境界である。

【0050】

エッジ終端領域２は、活性領域１と半導体基板１０の端部（チップ端部）との間の領域であり、中間領域３を介して活性領域１の周囲を囲み、半導体基板１０のおもて面側の電界を緩和して耐圧を保持する機能を有する。エッジ終端領域２には、半導体基板１０のおもて面側に、耐圧構造として、フィールドリミッティングリング（ＦＬＲ）２０が配置されている。耐圧とは、ｐｎ接合でアバランシェ降伏を起こし、ソース－ドレイン間の電流を増加してもそれ以上ソース－ドレイン間の電圧が増加しない限界の電圧である。

【0051】

半導体基板１０は、炭化珪素からなるｎ⁺型出発基板７１のおもて面上に第１，２ｎ^-型エピタキシャル層（第１導電型エピタキシャル層）７２，７３を順にエピタキシャル成長させてなる。半導体基板１０の、第２ｎ^-型エピタキシャル層７３側の主面（第２ｎ^-型エピタキシャル層７３の表面）をおもて面とし、ｎ⁺型出発基板７１側の主面（ｎ⁺型出発基板７１の裏面）を裏面とする。ｎ⁺型出発基板７１は、ｎ⁺型ドレイン領域３１である。活性領域１において半導体基板１０のおもて面側に、ＭＯＳゲートが設けられている。

【0052】

ＭＯＳゲートは、ｐ型ベース領域（第２半導体領域）３４、ｎ⁺型ソース領域（第３半導体領域）３５、ｐ⁺⁺型コンタクト領域（第４半導体領域）３６、ゲートトレンチ３７、ゲート絶縁膜３８およびゲート電極３９で構成される。最外周のゲートトレンチ３７の外側（後述する外周ｐ型ベース領域３４ｃの部分）は、ｎ⁺型ソース領域３５を有していない構成としている。ゲートトレンチ３７は、半導体基板１０のおもて面から深さ方向Ｚに第２ｎ^-型エピタキシャル層７３を貫通して第１ｎ^-型エピタキシャル層７２の内部に達する。

【0053】

ゲートトレンチ３７は、活性領域１において半導体基板１０のおもて面に平行な第１方向Ｘにストライプ状に延在し、中間領域３に達する。ゲートトレンチ３７の内部に、ゲート絶縁膜３８を介してゲート電極３９が設けられている。ｐ型ベース領域３４、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６（後述する外周ｐ型ベース領域３４ｃおよび外周ｐ⁺⁺型コンタクト領域３６ａを含む）は、第２ｎ^-型エピタキシャル層７３の内部にイオン注入により選択的に形成された拡散領域である。

【0054】

ｐ型ベース領域３４は、深さ方向Ｚに第２ｎ^-型エピタキシャル層７３と第１ｎ^-型エピタキシャル層７２との界面に達する。ｐ型ベース領域３４は、半導体基板１０のおもて面からゲートトレンチ３７の底面よりも浅い位置で終端していればよく、第１ｎ^-型エピタキシャル層７２の内部に達してもよい。ｐ型ベース領域３４は、活性領域１および中間領域３の全域に設けられている。ｐ型ベース領域３４の外周部分（以下、外周ｐ型ベース領域とする）３４ｃは、活性領域１の中央側の部分の周囲を略矩形状に囲む。

【0055】

外周ｐ型ベース領域３４ｃとは、ｐ型ベース領域３４のうち、第１方向Ｘ（ゲートトレンチ３７の長手方向）にｎ⁺型ソース領域３５よりも外側の部分であって、かつ半導体基板１０のおもて面に平行でかつ第１方向Ｘと直交する第２方向Ｙ（ゲートトレンチ３７の短手方向）に最外周のゲートトレンチ３７よりも外側の部分である。ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６は、半導体基板１０のおもて面とｐ型ベース領域３４との間に、ｐ型ベース領域３４に接してそれぞれ選択的に設けられている。

【0056】

ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６は、半導体基板１０のおもて面に露出される。ここで、半導体基板１０のおもて面に露出とは、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６が後述する層間絶縁膜４０のコンタクトホール４０ａで後述するＮｉＳｉ膜４１に接することである。ｎ⁺型ソース領域３５とｐ⁺⁺型コンタクト領域３６とは、互いに隣り合うゲートトレンチ３７間において、ゲート電極３９が延在する方向と同じ第１方向Ｘに交互に繰り返し配置される（不図示）。

【0057】

ｐ⁺⁺型コンタクト領域３６は、ゲートトレンチ３７から離れて配置され、第１方向Ｘに点在する。ｎ⁺型ソース領域３５は、ゲートトレンチ３７の側壁でゲート絶縁膜３８に接する。ｎ⁺型ソース領域３５は、例えば、互いに隣り合うゲートトレンチ３７間においてｐ⁺⁺型コンタクト領域３６の周囲を囲む梯子状の平面形状をなす。この場合、ｎ⁺型ソース領域３５は、ゲートトレンチ３７の側壁に沿って第１方向Ｘに延在する部分と、第１方向Ｘに互いに隣り合うｐ⁺⁺型コンタクト領域３６間に挟まれた部分と、を有する。

【0058】

また、ｐ⁺⁺型コンタクト領域３６（以下、外周ｐ⁺⁺型コンタクト領域３６ａとする）は、半導体基板１０のおもて面と外周ｐ型ベース領域３４ｃとの間の全域に、外周ｐ型ベース領域３４ｃに接して設けられ、半導体基板１０のおもて面に露出される。ここで、半導体基板１０のおもて面に露出とは、外周ｐ⁺⁺型コンタクト領域３６ａが最外周のコンタクトホール４０ｂでＮｉＳｉ膜４１に接することである。外周ｐ⁺⁺型コンタクト領域３６ａは、最外周のゲートトレンチ３７の外側の側壁でゲート絶縁膜３８に接する。

【0059】

ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａは設けられていなくてもよい。この場合、ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａに代えて、それぞれｐ型ベース領域３４および外周ｐ型ベース領域３４ｃが半導体基板１０のおもて面に達して露出される。半導体基板１０の内部において、ｐ型ベース領域３４および外周ｐ型ベース領域３４ｃとｎ⁺型ドレイン領域３１（ｎ⁺型出発基板７１）との間に、これらの領域に接して、ｎ^-型ドリフト領域３２が設けられている。

【0060】

ｐ型ベース領域３４および外周ｐ型ベース領域３４ｃとｎ^-型ドリフト領域３２との間に、これらの領域に接して、ｎ型電流拡散領域３３が設けられてもよい。ｎ型電流拡散領域３３は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。ｎ型電流拡散領域３３は活性領域１からエッジ終端領域２へ略同じ厚さで延在し、その外周部分（第１導電型領域：以下、外周ｎ型電流拡散領域とする）３３ａはＦＬＲ２０と後述するｎ⁺型ストッパ領域２５との間で終端する。

【0061】

また、半導体基板１０の内部には、ゲートトレンチ３７の底面よりもｎ⁺型ドレイン領域３１に近い位置に、ゲートトレンチ３７の底面にかかる電界を緩和させる第１，２ｐ⁺型領域（第２導電型高濃度領域）６１，６２が設けられている。第１，２ｐ⁺型領域６１，６２は、ゲートトレンチ３７が延在する方向と同じ第１方向Ｘに、ゲートトレンチ３７と略同じ長さで直線状に延在する。第１，２ｐ⁺型領域６１，６２ともに深さ方向Ｚにｎ⁺型ドレイン領域３１までの距離が略同じであればよく、その深さ位置は種々変更可能である。

【0062】

例えば、第１，２ｐ⁺型領域６１，６２は、ｎ型電流拡散領域３３の内部で終端して、ｎ型電流拡散領域３３に周囲を囲まれていてもよいし（不図示）、ｎ型電流拡散領域３３とｎ^-型ドリフト領域３２との界面で終端して、ｎ^-型ドリフト領域３２に接していてもよい（不図示）。または、第１，２ｐ⁺型領域６１，６２は、深さ方向Ｚにｎ型電流拡散領域３３よりもｎ⁺型ドレイン領域３１に近い位置まで延在して、ｎ^-型ドリフト領域３２の内部で終端していてもよい（図２参照）。

【0063】

第１ｐ⁺型領域６１（第１高濃度領域）は、ｐ型ベース領域３４と離れて設けられ、深さ方向Ｚにゲートトレンチ３７の底面に対向する。第１ｐ⁺型領域６１は、ゲートトレンチ３７よりも幅を広くして、ゲートトレンチ３７の底面コーナー部に対向してもよい。第１ｐ⁺型領域６１は、ゲートトレンチ３７の底面に達して、ゲートトレンチ３７の底面で（もしくは底面から底面コーナー部にわたって）ゲート絶縁膜３８に接していてもよい。ゲートトレンチ３７の底面コーナー部とは、ゲートトレンチ３７の底面と側壁とをつなぐ部分である。

【0064】

第１ｐ⁺型領域６１は、フローティング電位（図２）であってもよいが、第２ｐ⁺型領域６２に所定箇所で電気的に接続して、ソース電極（第１電極）の電位に固定されてもよい。図示省略するが、第１ｐ⁺型領域６１をソース電極の電位に固定する場合、第１，２ｐ⁺型領域６１，６２間の所定箇所に他のｐ⁺型領域（不図示）を配置するか、または、他のｐ⁺型領域に代えて第１ｐ⁺型領域６１の一部を第２ｐ⁺型領域６２側へ延在させるか、によって第１ｐ⁺型領域６１を第２ｐ⁺型領域（第２高濃度領域）６２に部分的に連結すればよい。

【0065】

第１ｐ⁺型領域６１をソース電極の電位に固定にすることで、第１ｐ⁺型領域６１と、ｎ型電流拡散領域３３もしくはｎ^-型ドリフト領域３２（またはその両方）と、のｐｎ接合でアバランシェ降伏が起こった時にｎ^-型ドリフト領域３２中に発生するホール（正孔）を効率よくソース電極に吐き出すことができる。これにより、ＭＯＳＦＥＴのオフ時にゲートトレンチ３７の底面においてゲート絶縁膜３８にかかる電界を確実に緩和させて、半導体装置３０の信頼性を向上させることができる。

【0066】

第２ｐ⁺型領域６２は、互いに隣り合うゲートトレンチ３７間に、第１ｐ⁺型領域６１およびゲートトレンチ３７と離れて設けられ、かつ深さ方向Ｚにｐ型ベース領域３４に隣接する。また、第２ｐ⁺型領域６２（以下、外周ｐ⁺型領域６２ａとする）は、最外周のゲートトレンチ３７の外側に、第１ｐ⁺型領域６１および最外周のゲートトレンチ３７と離れて設けられ、かつ深さ方向Ｚに外周ｐ型ベース領域３４ｃに隣接する。外周ｐ⁺型領域６２ａは、活性領域１から外側へ延在し、中間領域３の全域に設けられている。

【0067】

外周ｐ⁺型領域６２ａは、活性領域１の中央側の部分の周囲を略矩形状に囲み、すべての第１，２ｐ⁺型領域６１，６２の端部に連結されている。なお、図２では、活性領域１において第２ｐ⁺型領域６２が深さ方向Ｚにｎ型電流拡散領域３３を貫通していることで、中間領域３において外周ｐ⁺型領域６２ａが深さ方向Ｚに外周ｎ型電流拡散領域３３ａを貫通する構成となっているが、外周ｐ⁺型領域６２ａが深さ方向Ｚに外周ｎ型電流拡散領域３３ａの内部で終端していてもよい。

【0068】

ｎ型電流拡散領域３３、外周ｎ型電流拡散領域３３ａ、第１，２ｐ⁺型領域６１，６２および外周ｐ⁺型領域６２ａは、活性領域１および中間領域３において第１ｎ^-型エピタキシャル層７２の内部にイオン注入により形成された拡散領域である。活性領域１および中間領域３において第１ｎ^-型エピタキシャル層７２の、これらイオン注入による拡散領域を除く部分がｎ^-型ドリフト領域３２である。ｎ^-型ドリフト領域３２は、活性領域１からチップ端部まで延在している。

【0069】

層間絶縁膜４０は、半導体基板１０のおもて面のほぼ全面に設けられ、ＭＯＳＦＥＴのすべての単位セルのゲート電極３９を覆う。活性領域１には、深さ方向Ｚに層間絶縁膜４０を貫通するコンタクトホール４０ａ，４０ｂが設けられている。コンタクトホール４０ａは、例えば互いに隣り合うゲートトレンチ３７間に、ゲートトレンチ３７が延在する方向と同じ第１方向Ｘに直線状に設けられている。コンタクトホール４０ａには、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６が露出される。

【0070】

コンタクトホール４０ｂは、例えば、活性領域１の中央側の部分の周囲を囲む略矩形状に設けられている。コンタクトホール４０ｂには、外周ｐ⁺⁺型コンタクト領域３６ａが露出される。ニッケルシリサイド（ＮｉｘＳｉｙ、ここでｘ，ｙは整数である：以下、まとめてＮｉＳｉとする）膜４１は、コンタクトホール４０ａ，４０ｂの内部において半導体基板１０にオーミック接触し、ｎ⁺型ソース領域３５、ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａに電気的に接続される。

【0071】

ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａが設けられていない場合、ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａに代えて、ｐ型ベース領域３４および外周ｐ型ベース領域３４ｃがそれぞれコンタクトホール４０ａ，４０ｂに露出され、ＮｉＳｉ膜４１に電気的に接続される。活性領域１における層間絶縁膜４０およびＮｉＳｉ膜４１の表面全体に、層間絶縁膜４０およびＮｉＳｉ膜４１の表面に沿ってバリアメタル４６が設けられている。

【0072】

バリアメタル４６は、バリアメタル４６の各金属膜間またはバリアメタル４６を挟んで対向する領域間での相互反応を防止する機能を有する。バリアメタル４６は、例えば、第１窒化チタン（ＴｉＮ）膜４２、第１Ｔｉ膜４３、第２ＴｉＮ膜４４および第２Ｔｉ膜４５を順に積層した積層構造を有していてもよい。第１ＴｉＮ膜４２は、活性領域１における層間絶縁膜４０の表面全体を覆う。第１Ｔｉ膜４３は、第１ＴｉＮ膜４２およびＮｉＳｉ膜４１の表面全体に設けられている。

【0073】

第２ＴｉＮ膜４４は、第１Ｔｉ膜４３の表面全体に設けられている。第２Ｔｉ膜４５は、第２ＴｉＮ膜４４の表面全体に設けられている。第２Ｔｉ膜４５の表面全体にＡｌ電極膜４７が設けられている。アルミニウム（Ａｌ）電極膜４７は、バリアメタル４６およびＮｉＳｉ膜４１を介してｎ⁺型ソース領域３５、ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａに電気的に接続される。Ａｌ電極膜４７およびバリアメタル４６は、中間領域３の後述するゲート金属配線層８３よりも内側で終端している。

【0074】

Ａｌ電極膜４７は、例えば、５μｍ程度の厚さのＡｌ膜、アルミニウム－シリコン（Ａｌ－Ｓｉ）膜またはアルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜であってもよい。Ａｌ電極膜４７、バリアメタル４６およびＮｉＳｉ膜４１は、ソース電極として機能する。Ａｌ電極膜４７の上には、めっき膜４８およびはんだ層（不図示）を介して、端子ピン４９の一方の端部が接合される。端子ピン４９の他方の端部は、半導体基板１０のおもて面に対向して配置された金属バー（不図示）に接合される。

【0075】

また、端子ピン４９の他方の端部は、半導体基板１０を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。端子ピン４９は、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４８にはんだ接合される。端子ピン４９は、ＭＯＳＦＥＴの電流能力に応じた所定直径を有する丸棒状（円柱状）の配線部材であり、外部の接地電位（最低電位）に接続される。端子ピン４９は、Ａｌ電極膜４７の電位を外部に取り出す外部接続用端子である。

【0076】

第１，２保護膜５０、５１は例えばポリイミド（ｐｏｌｙｉｍｉｄｅ）膜である。第１保護膜５０は、Ａｌ電極膜４７の表面のめっき膜４８以外の部分を覆う。第１保護膜５０は、Ａｌ電極膜４７、層間絶縁膜４０およびゲート金属配線層８３を覆うようにチップ端部まで延在し、パッシベーション膜として機能する。Ａｌ電極膜４７の、第１保護膜５０の開口部に露出する部分はソースパッドとなる。第２保護膜５１は、めっき膜４８と第１保護膜５０との境界を覆う。

【0077】

半導体基板１０のおもて面は、活性領域１からチップ端部まで連続する平坦面であり、エッジ終端領域２に従来構造のような段差２９１（図２０参照）は形成されていない。すなわち、半導体基板１０のおもて面の全面が第２ｎ^-型エピタキシャル層７３で形成されている。中間領域３において半導体基板１０のおもて面の表面領域には、第２ｎ^-型エピタキシャル層７３の内部にイオン注入により形成された外周ｐ型ベース領域３４ｃおよび外周ｐ⁺⁺型コンタクト領域３６ａがそれぞれ選択的に設けられている。

【0078】

外周ｐ型ベース領域３４ｃはソース電極の電位に固定され、半導体基板１０のおもて面の面内で電界を均一にして耐圧を向上させる機能を有する。外周ｐ⁺⁺型コンタクト領域３６ａは、ＭＯＳＦＥＴのオフ時に、中間領域３およびエッジ終端領域２のｎ^-型ドリフト領域３２からソース電極へホールを引き抜くための引き抜き領域である。また、中間領域３には、上述したように第１ｎ^-型エピタキシャル層７２の内部にイオン注入により形成された外周ｎ型電流拡散領域３３ａおよび外周ｐ⁺型領域６２ａが設けられている。

【0079】

中間領域３およびエッジ終端領域２において半導体基板１０のおもて面の上に、フィールド酸化膜８１および層間絶縁膜４０を順に積層した絶縁層が設けられている。この絶縁層は中間領域３から外側へチップ端部まで延在し、中間領域３およびエッジ終端領域２において半導体基板１０のおもて面の全面を覆う。中間領域３においてフィールド酸化膜８１と層間絶縁膜４０との間に、深さ方向Ｚに外周ｐ⁺⁺型コンタクト領域３６ａに対向して、ゲートポリシリコン配線層８２が設けられている。

【0080】

ゲート金属配線層８３は、層間絶縁膜４０に開口されたコンタクトホール４０ｃを介してゲートポリシリコン配線層８２に接する。ゲートポリシリコン配線層８２およびゲート金属配線層８３は、活性領域１の中央側の部分の周囲を略矩形状に囲むゲートランナーである。ゲート金属配線層８３は、深さ方向Ｚにゲートトレンチ３７の端部に対向する。ゲート金属配線層８３は、ゲートトレンチ３７の端部においてゲート電極３９に接し、活性領域１のすべてのゲート電極３９とゲートパッド（不図示）とを電気的に接続する。

【0081】

中間領域３において半導体基板１０のおもて面には、活性領域１から延在する外周ｐ⁺⁺型コンタクト領域３６ａが露出される。エッジ終端領域２において半導体基板１０のおもて面には、ＦＬＲ２０を構成する最上層の後述する部分ＦＬＲ（第３領域２３）と、ｎ^-型ドリフト領域３２と、が露出される。中間領域３およびエッジ終端領域２において半導体基板１０のおもて面に露出とは、中間領域３およびエッジ終端領域２において半導体基板１０のおもて面の表面領域に設けられ、フィールド酸化膜８１に接することである。

【0082】

エッジ終端領域２には、耐圧構造としてＦＬＲ２０が設けられている。ＦＬＲ２０は、中間領域３を介して活性領域１の周囲を同心状に囲むフローティングの同一構成の複数のｐ型領域（以下、ｐ型ＦＬＲ領域（第２導電型耐圧領域）とする）２４を互いに離して配置した環状（リング状）の接合構造である。ｐ型ＦＬＲ領域２４とｎ^-型ドリフト領域３２とのｐｎ接合で、ＭＯＳＦＥＴ（半導体装置３０）のオフ時にエッジ終端領域２に横方向（半導体基板１０のおもて面に平行な方向）にかかる高電圧が負担され、エッジ終端領域２の所定耐圧が確保される。

【0083】

ｐ型ＦＬＲ領域２４は、後述するように第１，２ｎ^-型エピタキシャル層７２（７２ａ），７３（７３ａ，７３ｂ）をそれぞれ所定厚さでエピタキシャル成長させるごとにｐ型不純物のイオン注入を行って形成され深さ方向Ｚに隣接する略同じ幅（法線方向の幅）の複数のｐ型領域（以下、部分ＦＬＲ（第２導電型領域）とする）で構成され、深さ方向Ｚに段階的に変化する不純物濃度分布を有する。法線方向とは、ｐ型ＦＬＲ領域２４が環状に延在する方向と直交する方向（チップ中央側からチップ端部へ向かう方向）である。ｐ型ＦＬＲ領域２４を構成する複数の部分ＦＬＲそれぞれの不純物濃度および深さ位置を調整することで、エッジ終端領域２の所定耐圧が確保される。

【0084】

深さ方向Ｚに隣接する１組の複数の部分ＦＬＲ（例えば図２では第１～３領域２１～２３の３層構造）の総不純物濃度が、これら複数の部分ＦＬＲで構成される１つのｐ型ＦＬＲ領域２４の所定不純物濃度を満たせばよい。１つのｐ型ＦＬＲ領域２４を構成する複数の部分ＦＬＲは、後述するように所定厚さで順に堆積される第１，２ｎ^-型エピタキシャル層７２（７２ａ），７３（７３ａ，７３ｂ）にそれぞれイオン注入により形成される活性領域１のＭＯＳＦＥＴを構成するｐ型領域と同時に形成されてもよい。

【0085】

例えば、深さ方向Ｚに隣接して１つのｐ型ＦＬＲ領域２４を構成する第１～３領域（部分ＦＬＲ）２１～２３は、それぞれ活性領域１の第２ｐ⁺型領域６２、ｐ型ベース領域３４およびｐ⁺⁺型コンタクト領域３６と同時に形成されてもよい（図２参照）。また、深さ方向Ｚに隣接して１つのｐ型ＦＬＲ領域２４を構成する複数の部分ＦＬＲは、活性領域１のＭＯＳＦＥＴを構成するｐ型領域の形成と異なるタイミングで形成されてもよい。ｐ型ＦＬＲ領域２４は、外周ｎ型電流拡散領域３３ａの内部で終端してもよい（不図示）。

【0086】

ｐ型ＦＬＲ領域２４の深さは、ｐ型ＦＬＲ領域２４を構成する部分ＦＬＲの積層数で調整可能である。例えば、上層の第２，３領域２２，２３の２層構造のｐ型ＦＬＲ領域２４ａで構成されたＦＬＲ２０ａとしてもよいし（図３）、最上層の第３領域２３のみの単層構造のｐ型ＦＬＲ領域２４ｂで構成されたＦＬＲ２０ｂとしてもよい（図４）。ｐ型ＦＬＲ領域２４が半導体基板１０のおもて面から活性領域１の第１，２ｐ⁺型領域６１，６２の深さよりも浅い位置で終端していることで、過負荷がかかったときに活性領域１に電界を集中させることができる。

【0087】

例えば、ｐ型ＦＬＲ領域２４を構成する第１領域２１～２３のうち、深さ方向Ｚの中央の第２領域２２の不純物濃度を他の第１，３領域２１，２３の不純物濃度よりも低くした場合（図２参照）、エッジ終端領域２において半導体基板１０のおもて面上のポリイミド膜（第１保護膜５０）に蓄積される電荷の悪影響を受けにくい。このため、第１保護膜５０に蓄積された電荷に引っ張られて外側へ延びたり、内側へ縮んだりすることが抑制され、ＦＬＲ２０の耐圧特性を安定させることができる。

【0088】

第１保護膜５０中の電荷による悪影響とは、例えば、第１保護膜５０が正（プラス）に帯電したときに、第１保護膜５０中の正電荷により、エッジ終端領域２におけるｎ^-型ドリフト領域３２内の空乏層の広がりが抑制されることである。また、第１保護膜５０が負（マイナス）に帯電したときに、エッジ終端領域２におけるｎ^-型ドリフト領域３２内の電位が第１保護膜５０中の負電荷により外側へ引っ張られて、ｎ⁺型ストッパ領域２５付近まで延びやすいことである。

【0089】

上述したように半導体基板１０のおもて面に従来構造のような段差２９１（図２０参照）が形成されないため、半導体基板１０のおもて面からのＦＬＲ２０の深さ（ｐ型ＦＬＲ領域２４の深さ）を、同一の耐圧クラスで比較した場合の従来構造の半導体基板２１０のおもて面の第２面２１０ｂからのＦＬＲ２２０の深さ（ｐ^-型領域２２１およびｐ^--型領域２２２の深さ）よりも深くすることができる。このため、従来構造と比べて、エッジ終端領域２の長さ（法線方向の幅）を狭くすることができる。

【0090】

また、従来構造では、耐圧１０ｋＶ以上とすると、電荷の影響をさらに受けやすくなり、ＦＬＲに接するフローティングの金属電極であるフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）が必要となるため、エッジ終端領域２０２の長さがさらに長くなる。一方、実施の形態１においては、ｐ型ＦＬＲ領域２４でＦＬＲ２０を構成することで、耐圧１０ｋＶ以上とした場合であってもＦＰを設ける必要がなくなるため、従来構造よりもエッジ終端領域２の長さを短くすることができ、電荷に対して安定した耐圧構造となる。

【0091】

半導体基板１０のおもて面の表面領域において、ＦＬＲ２０よりも外側には、ＦＬＲ２０と離れて、ｎ⁺型ストッパ領域２５が選択的に設けられている。ｎ⁺型ストッパ領域２５は、イオン注入により第２ｎ^-型エピタキシャル層７３の内部に形成され、半導体基板１０のおもて面および端部に露出されている。エッジ終端領域２において第１，２ｎ^-型エピタキシャル層７２，７３の、ｐ型ＦＬＲ領域２４およびｎ⁺型ストッパ領域２５を除く部分がｎ^-型ドリフト領域３２である。

【0092】

互いに隣り合うｐ型ＦＬＲ領域２４間と、最外周のｐ型ＦＬＲ領域２４とｎ⁺型ストッパ領域２５との間には、第１，２ｎ^-型エピタキシャル層７２，７３からなるｎ^-型ドリフト領域３２が半導体基板１０のおもて面に達して露出される。このように、ｎ⁺型出発基板７１の上にｎ^-型エピタキシャル層（第１，２ｎ^-型エピタキシャル層７２，７３）のみをエピタキシャル成長させることで、当該ｎ^-型エピタキシャル層へのｐ型不純物のイオン注入のみでＦＬＲ２０を形成することができる。

【0093】

図５，６の別例にそれぞれ示すように活性領域１ａ，１ｂのｐ型ベース領域３４の不純物濃度や厚さを種々調整して、ｐ型ＦＬＲ領域２４の第２領域２２の不純物濃度や厚さを調整してもよい。この場合、エッジ終端領域２におけるｐ型ＦＬＲ領域２４の深さ方向Ｚの構成は、図５，６のｐ⁺⁺型コンタクト領域３６部分の深さ方向Ｚの構成と同じとなる。例えば図５の場合、図２において第２領域２２の構成を第２ｎ^-型エピタキシャル層７３ａ部分のｐ型ベース領域３４の構成と同じにしたものである。また、図６の場合、図２において第２領域２２のない構成となる。中間領域３の構成は、図２の中間領域３と同じであってもよいし、図２において外周ｐ型ベース領域３４ｃの構成を図５，６のｐ型ベース領域３４の構成と同じにしたものであってもよい。

【0094】

第２ｎ^-型エピタキシャル層７３へのイオン注入によりｐ型ベース領域３４を形成するにあたって、例えば、ｐ型ベース領域３４が深さ方向Ｚに貫通する所定厚さで、第２ｎ^-型エピタキシャル層７３を１段堆積する構成としてもよい（例えば図６参照）。もしくは、第２ｎ^-型エピタキシャル層７３が所定厚さｔ３になるまで複数段（ここでは２段：符号７３ａ，７３ｂ）に分けて堆積するごとにイオン注入により形成したｐ型ベース領域３４ａ，３４ｂを深さ方向Ｚに連結させてｐ型ベース領域３４とする構成としてもよい（図１２，１３参照）。

【0095】

第２ｎ^-型エピタキシャル層７３（７３ａ，７３ｂ）を複数段に分けて堆積する場合、第２ｎ^-型エピタキシャル層７３ａ，７３ｂそれぞれに形成したｐ型不純物濃度の異なるｐ^-型ベース領域３４ｄおよびｐ型ベース領域３４ｂを深さ方向Ｚに連結させてｐ型ベース領域３４としてもよい（図５）。この場合、ｐ型ベース領域３４の、ｎ^-型ドリフト領域３２側のｐ^-型ベース領域３４ｄのｐ型不純物濃度（例えばｐ型不純物濃度を相対的に低くする等）により、ゲート閾値電圧を制御することができる。

【0096】

第２ｎ^-型エピタキシャル層７３を１段で堆積する場合、例えば、第２ｎ^-型エピタキシャル層７３ａの堆積を省略して、第２ｎ^-型エピタキシャル層７３ｂのみを堆積する（図６）。この場合、第２ｎ^-型エピタキシャル層７３ｂの厚さは、イオン注入によるｐ型ベース領域３４が深さ方向Ｚに貫通する厚さにする。例えば、第２ｎ^-型エピタキシャル層７３ｂの厚さをｐ⁺⁺型コンタクト領域３６の深さと同じにして、深さ方向Ｚにｐ⁺⁺型コンタクト領域３６と第２ｐ⁺型領域６２とを接触させてもよい。

【0097】

ドレイン電極（第２電極）５２は、半導体基板１０の裏面（ｎ⁺型出発基板７１の裏面）全面にオーミック接触している。ドレイン電極５２上には、例えば、Ｔｉ膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を順に積層した積層構造でドレインパッド（電極パッド：不図示）が設けられている。ドレインパッドは、絶縁基板の例えば銅（Ｃｕ）箔等で形成された金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。

【0098】

上述したように半導体基板１０のおもて面のＡｌ電極膜４７に端子ピン４９を接合し、かつ裏面のドレインパッドを絶縁基板の金属ベース板に接合することで、半導体基板１０は両主面それぞれに冷却構造を備えた両面冷却構造となっている。半導体基板１０で発生した熱は、半導体基板１０の裏面のドレインパッドに接合された金属ベース板を介して冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４９を接合した金属バーから放熱される。

【0099】

実施の形態１にかかる半導体装置３０の動作について説明する。ソース電極（Ａｌ電極膜４７）に対して正の電圧（順方向電圧）がドレイン電極５２に印加された状態で、ゲート電極３９にゲート閾値電圧以上の電圧が印加されると、ｐ型ベース領域３４のゲートトレンチ３７に沿った部分にチャネル（ｎ型の反転層）が形成される。それによって、ｎ⁺型ドレイン領域３１からチャネルを通ってｎ⁺型ソース領域３５へ向かう電流が流れ、ＭＯＳＦＥＴ（半導体装置３０）がオンする。

【0100】

一方、ソース・ドレイン間に順方向電圧が印加された状態で、ゲート電極３９にゲート閾値電圧未満の電圧が印加されたときに、活性領域１において、第１，２ｐ⁺型領域６１，６２およびｐ型ベース領域３４と、ｎ型電流拡散領域３３およびｎ^-型ドリフト領域３２と、のｐｎ接合が逆バイアスされることで、ＭＯＳＦＥＴはオフ状態を維持する。このとき、当該ｐｎ接合から空乏層が広がり、当該ｐｎ接合よりもソース電極側に位置するゲートトレンチ３７の底面にかかる電界が緩和される。

【0101】

さらに、ＭＯＳＦＥＴのオフ時、活性領域１の上記ｐｎ接合から広がった空乏層は、活性領域１の周囲を囲むように形成されたｐ型ＦＬＲ領域２４とｎ^-型ドリフト領域３２とのｐｎ接合によって、エッジ終端領域２を横方向に外側（チップ端部側）へ向かって延びる。エッジ終端領域２を外側へ向かって空乏層が延びた分だけ、炭化珪素の絶縁破壊電界強度および空乏層幅（活性領域１からチップ端部へ向かう方向（環状のｐ型ＦＬＲ領域２４の法線方向）の幅）に基づく所定耐圧を確保することができる。

【0102】

また、ＭＯＳＦＥＴのオフ時に、ソース電極（Ａｌ電極膜４７）に対して負の電圧をドレイン電極５２に印加することで、第１，２ｐ⁺型領域６１，６２およびｐ型ベース領域３４と、ｎ型電流拡散領域３３およびｎ^-型ドリフト領域３２と、のｐｎ接合で形成される寄生のダイオードに順方向に電流を流すことができる。例えば、ＭＯＳＦＥＴがインバータ用デバイスである場合、ＭＯＳＦＥＴ自身を保護するための還流ダイオードとして、この半導体基板１０の内部に内蔵される寄生のダイオードを使用可能である。

【0103】

次に、実施の形態１にかかる半導体装置３０の製造方法について説明する。図７～１６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図７～１５には、活性領域１（図２参照）を示す。図１６には、ＦＬＲ２０（図２参照）を構成するｐ型ＦＬＲ領域２４を１つのみ示すが、上述したようにＦＬＲ２０は同一構成の複数のｐ型ＦＬＲ領域２４で構成される。図１，２のエッジ終端領域２および中間領域３の各部は、活性領域１に形成される各部と同じ不純物濃度および深さの各部と同時に形成される。

【0104】

まず、図７に示すように、炭化珪素からなるｎ⁺型出発基板（半導体ウエハ）７１として、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板を用意する。次に、ｎ⁺型出発基板７１のおもて面に、ｎ⁺型出発基板７１よりも低濃度に窒素がドープされた第１ｎ^-型エピタキシャル層７２をエピタキシャル成長させる。第１ｎ^-型エピタキシャル層７２の厚さｔ１は、耐圧３３００Ｖクラスである場合に例えば３０μｍ程度であり、耐圧１２００Ｖクラスである場合に例えば１０μｍ程度である。

【0105】

次に、図８に示すように、フォトリソグラフィおよび例えばＡｌ等のｐ型不純物のイオン注入により、活性領域１において第１ｎ^-型エピタキシャル層７２の表面領域に、第１ｐ⁺型領域６１と、第２ｐ⁺型領域６２の一部となるｐ⁺型領域９１と、を形成する。このとき、第１ｎ^-型エピタキシャル層７２の表面領域に、第１ｐ⁺型領域６１と同時に、中間領域３の外周ｐ⁺型領域６２ａ、および、エッジ終端領域２のＦＬＲ２０を構成する複数のｐ型ＦＬＲ領域２４の各第１領域２１、の一部となる各ｐ⁺型領域９１を形成する。

【0106】

次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、活性領域１において第１ｎ^-型エピタキシャル層７２の表面領域に、ｎ型電流拡散領域３３の一部となるｎ型領域９２を形成する。このとき、中間領域３およびエッジ終端領域２において第１ｎ^-型エピタキシャル層７２の表面領域に、ｎ型電流拡散領域３３の一部となるｎ型領域９２と同時に、外周ｎ型電流拡散領域３３ａの一部となるｎ型領域９２を形成する。ｎ型領域９２と、ｐ⁺型領域６１，９１と、の形成順序を入れ替えてもよい。

【0107】

エッジ終端領域２において互いに隣り合う第１領域２１間には、外周ｎ型電流拡散領域３３ａの一部となるｎ型領域９２が形成される。活性領域１において互いに隣り合うｐ⁺型領域６１，９１間の距離ｄ２は例えば１．５μｍ程度である。ｐ⁺型領域６１，９１は、例えば深さｄ１および不純物濃度がそれぞれ０．５μｍ程度および３．０×１０¹⁸／ｃｍ³以上７．０×１０¹⁸／ｃｍ³以下程度である。ｎ型領域９２の深さｄ３および不純物濃度は、例えば、それぞれ０．４μｍ程度および５．０×１０¹⁶／ｃｍ³以上１．０×１０¹⁷／ｃｍ³以下程度である。

【0108】

第１ｎ^-型エピタキシャル層７２のうちのイオン注入されていない部分がｎ^-型ドリフト領域３２となる。エッジ終端領域２において、外周ｎ型電流拡散領域３３ａの一部となるｎ型領域９２の外側（チップ端部側）の端部と、チップ領域（半導体ウエハのダイシング後に半導体チップとなる領域）の端部と、の間にｎ^-型ドリフト領域３２（第１ｎ^-型エピタキシャル層７２のイオン注入されていない部分）が残り、第１ｎ^-型エピタキシャル層７２の表面に露出される。

【0109】

次に、図９に示すように、第１ｎ^-型エピタキシャル層７２上にさらに例えば窒素等のｎ型不純物をドープしたｎ^-型エピタキシャル層を例えば０．５μｍ程度の厚さｔ２でエピタキシャル成長させて、第１ｎ^-型エピタキシャル層７２を所定厚さにする。第１ｎ^-型エピタキシャル層７２の厚さを増した部分７２ａの不純物濃度は例えば３×１０¹⁵／ｃｍ³であってもよい。エッジ終端領域２のｎ^-型ドリフト領域３２は、深さ方向Ｚに対向する部分で第１ｎ^-型エピタキシャル層７２の厚さを増した部分７２ａに連結される。

【0110】

次に、図１０に示すように、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、活性領域１において第１ｎ^-型エピタキシャル層７２の厚さを増した部分７２ａに、第２ｐ⁺型領域６２の一部となるｐ⁺型領域９３を形成する。このとき、第１ｎ^-型エピタキシャル層７２の厚さを増した部分７２ａに、当該ｐ⁺型領域９３と同時に、中間領域３の外周ｐ⁺型領域６２ａ、および、エッジ終端領域２のＦＬＲ２０を構成する複数のｐ型ＦＬＲ領域２４の各第１領域２１、の一部となる各ｐ⁺型領域９３を形成する。

【0111】

次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、活性領域１において第１ｎ^-型エピタキシャル層７２の厚さを増した部分７２ａに、ｎ型電流拡散領域３３の一部となるｎ型領域９４を形成する。このとき、中間領域３およびエッジ終端領域２において第１ｎ^-型エピタキシャル層７２の厚さを増した部分７２ａに、ｎ型電流拡散領域３３の一部となるｎ型領域９４と同時に、外周ｎ型電流拡散領域３３ａの一部となるｎ型領域９４を形成する。

【0112】

第１ｎ^-型エピタキシャル層７２の厚さを増した部分７２ａのうちのイオン注入されていない部分がｎ^-型ドリフト領域３２となる。エッジ終端領域２において、外周ｎ型電流拡散領域３３ａの一部となるｎ型領域９４の外側（チップ端部側）の端部と、チップ領域の端部と、の間にｎ^-型ドリフト領域３２（第１ｎ^-型エピタキシャル層７２の厚さを増した部分７２ａのイオン注入されていない部分）が残り、第１ｎ^-型エピタキシャル層７２の厚さを増した部分７２ａの表面に露出される。

【0113】

深さ方向Ｚに隣接するｐ⁺型領域９１，９３同士が連結されて、第２ｐ⁺型領域６２と、外周ｐ⁺型領域６２ａと、複数のｐ型ＦＬＲ領域２４の各第１領域２１と、が形成される。深さ方向Ｚに隣接するｎ型領域９２，９４同士が連結されて、ｎ型電流拡散領域３３および外周ｎ型電流拡散領域３３ａが形成される。ｐ⁺型領域９３およびｎ型領域９４の不純物濃度等の条件は、例えばそれぞれｐ⁺型領域９１およびｎ型領域９２と同様である。ｐ⁺型領域９３とｎ型領域９４との形成順序を入れ替えてもよい。

【0114】

次に、図１１に示すように、第１ｎ^-型エピタキシャル層７２上に、例えば窒素等のｎ型不純物をドープした第２ｎ^-型エピタキシャル層７３（７３ａ）をエピタキシャル成長させる。次に、図１２に示すように、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、活性領域１において第２ｎ^-型エピタキシャル層７３ａに、深さ方向Ｚに第２ｎ^-型エピタキシャル層７３ａを貫通するように、ｐ型ベース領域３４の一部（ｐ型ベース領域３４ａ）となるｐ型領域９５を形成する。ｐ型領域９５の不純物濃度は、例えば１．０×１０¹⁷／ｃｍ³以上８．０×１０¹⁸／ｃｍ³以下程度である。

【0115】

このとき、第２ｎ^-型エピタキシャル層７３（７３ａ）に、ｐ型ベース領域３４ａとなるｐ型領域９５と同時に、中間領域３の外周ｐ型ベース領域３４ｃ、および、エッジ終端領域２のＦＬＲ２０を構成する複数のｐ型ＦＬＲ領域２４の各第２領域２２、の一部となる各ｐ型領域９５を形成する。次に、第２ｎ^-型エピタキシャル層７３ａにさらに例えば窒素等のｎ型不純物をドープした第２ｎ^-型エピタキシャル層７３ｂをエピタキシャル成長させて、第２ｎ^-型エピタキシャル層７３（７３ａ，７３ｂ）を所定厚さｔ３にする。

【0116】

次に、フォトリソグラフィおよびＡｌ等のｐ型不純物のイオン注入により、活性領域１において第２ｎ^-型エピタキシャル層７３（７３ｂ）に、ｐ型ベース領域３４の一部（ｐ型ベース領域３４ｂ）となるｐ型領域９６を形成する。このとき、第２ｎ^-型エピタキシャル層７３ｂに、ｐ型ベース領域３４ｂとなるｐ型領域９６と同時に、中間領域３の外周ｐ型ベース領域３４ｃ、および、エッジ終端領域２のＦＬＲ２０を構成する複数のｐ型ＦＬＲ領域２４の各第２領域２２、の一部となる各ｐ型領域９６を形成する。

【0117】

第２ｎ^-型エピタキシャル層７３ａ，７３ｂの不純物濃度はともに、例えば、４．０×１０¹⁷／ｃｍ³程度である。第２ｎ^-型エピタキシャル層７３ａ，７３ｂが積層されて所定厚さｔ３の第２ｎ^-型エピタキシャル層７３が形成される。第２ｎ^-型エピタキシャル層７３の厚さｔ３は、例えば１．１μｍ以下程度である。深さ方向Ｚに隣接するｐ型領域９５，９６同士が連結されて、ｐ型ベース領域３４と、外周ｐ型ベース領域３４ｃと、複数のｐ型ＦＬＲ領域２４の各第２領域２２と、が形成される。

【0118】

第２ｎ^-型エピタキシャル層７３ａ，７３ｂそれぞれの厚さは、第２ｎ^-型エピタキシャル層７３ａ，７３ｂにそれぞれイオン注入により形成されるｐ型領域９５，９６が深さ方向Ｚに貫通する厚さである。第２ｎ^-型エピタキシャル層７３の所定厚さｔ３がイオン注入により形成されるｐ型ベース領域３４を貫通させる厚さである場合、第２ｎ^-型エピタキシャル層７３を、第２ｎ^-型エピタキシャル層７３ａ，７３ｂの２段に分けて堆積（エピタキシャル成長）させずに、１段で所定厚さｔ３に堆積してもよい。

【0119】

その理由は、次のとおりである。従来構造で（図２０参照）は、ｐ型ベース領域２３４となるｐ型エピタキシャル層２７３をエピタキシャル成長させた時点で、ｐ型ベース領域２３４と、ｎ^-型エピタキシャル層２７２の内部にイオン注入により形成した第２ｐ⁺型領域２６２と、が深さ方向Ｚに接触した状態となる。一方、実施の形態１においては、例えば仮に、１段で堆積した第２ｎ^-型エピタキシャル層７３の厚さｔ３、もしくは２段に分けて堆積した第２ｎ^-型エピタキシャル層７３ａ，７３ｂの各厚さが厚すぎるとする。

【0120】

この場合、１段で堆積した第２ｎ^-型エピタキシャル層７３の内部にイオン注入により形成するｐ型ベース領域３４と、外周ｐ型ベース領域３４ｃと、複数のｐ型ＦＬＲ領域２４の各第２領域２２と、が第２ｎ^-型エピタキシャル層７３を貫通する深さにならない。もしくは、２段に分けて堆積した第２ｎ^-型エピタキシャル層７３ａ，７３ｂの内部にそれぞれイオン注入により形成されるｐ型領域９５，９６がそれぞれ第２ｎ^-型エピタキシャル層７３ａ，７３ｂを貫通する深さにならない。

【0121】

ｐ型ベース領域３４と、第１ｎ^-型エピタキシャル層７２の内部の第２ｐ⁺型領域６２と、の間に残るｎ^-型領域（ｎ^-型ドリフト領域３２）により、ｐ型ベース領域３４と第２ｐ⁺型領域６２とが断線されてしまう。このため、第２ｎ^-型エピタキシャル層７３を１段で堆積する場合、その厚さｔ３は、イオン注入によるｐ型ベース領域３４が第２ｎ^-型エピタキシャル層７３を貫通する程度に薄くし、好ましくはチャネル（ｎ型の反転層）に必要な厚さ（例えば０．５μｍ程度）以上０．８μｍ以下程度とすることがよい。

【0122】

したがって、１段で堆積した第２ｎ^-型エピタキシャル層７３の厚さｔ３、もしくは２段に分けて堆積した第２ｎ^-型エピタキシャル層７３ａ，７３ｂの各厚さは、例えば従来構造のｐ型ベース領域２３４となるｐ型エピタキシャル層２７３の厚さｔ２０１（図２０参照）と比べて薄くなる。ここまでの工程により、ｎ⁺型出発基板７１上にｎ^-型エピタキシャル層（第１，２ｎ^-型エピタキシャル層７２，７３）のみを順に積層したｎ型の半導体基板１０（半導体ウエハ）が作製される。

【0123】

エッジ終端領域２のｎ^-型ドリフト領域３２は、深さ方向Ｚに対向する部分で第２ｎ^-型エピタキシャル層７３に連結される。第２ｎ^-型エピタキシャル層７３のうちのイオン注入されていない部分がｎ^-型ドリフト領域３２となる。エッジ終端領域２において、外周ｐ型ベース領域３４ｃと最内周の第２領域２２との間と、互いに隣り合う第２領域２２間と、最外周の第２領域２２とチップ端部との間と、にｎ^-型ドリフト領域３２が残り、第２ｎ^-型エピタキシャル層７３の表面に露出される。

【0124】

次に、図１３に示すように、フォトリソグラフィおよびイオン注入を１組とする工程を異なる条件で繰り返し行う。これにより、活性領域１において第２ｎ^-型エピタキシャル層７３の表面領域に、ｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６を形成する。エッジ終端領域２において第２ｎ^-型エピタキシャル層７３の表面領域に、ｎ⁺型ストッパ領域２５を形成する。ｎ⁺型ソース領域３５、ｐ⁺⁺型コンタクト領域３６およびｎ⁺型ストッパ領域２５の形成順序は入れ替え可能である。

【0125】

このとき、第２ｎ^-型エピタキシャル層７３の表面領域に、ｐ⁺⁺型コンタクト領域３６と同時に、中間領域３の外周ｐ⁺⁺型コンタクト領域３６ａ、および、エッジ終端領域２のＦＬＲ２０を構成する複数のｐ型ＦＬＲ領域２４の各第３領域２３、となる各ｐ⁺型領域（不図示）を形成する。第３領域２３の不純物濃度は、例えば１．０×１０¹⁷／ｃｍ³以上５．０×１０²⁰／ｃｍ³以下程度である。上述したように第１，２ｎ^-型エピタキシャル層７２（７２ａ），７３（７３ａ，７３ｂ）にそれぞれ形成され深さ方向Ｚに隣接する第１～３領域２１～２３がすべて連結されて各ｐ型ＦＬＲ領域２４が形成される。

【0126】

深さ方向Ｚに隣接する第１～３領域２１～２３同士には、第１～３領域２１～２３の形成に用いたイオン注入用マスクの位置合わせ（アライメント）精度により法線方向（図１６の横方向）に互いに０．１μｍ程度の位置ずれが必然的に生じる。これにより、互いに隣り合うｐ型ＦＬＲ領域２４の間隔を実質的に短くすることができる。深さ方向Ｚに隣接する第１～３領域２１～２３同士の位置ずれの大きさは、例えば０．０５μｍ以上０．３μｍ以下程度である。第１～３領域２１～２３の幅（環状のｐ型ＦＬＲ領域２４の法線方向の幅）は略同じである。略同じ幅とは、プロセスのばらつきによる許容誤差を含む範囲で同じ幅であることを意味する。

【0127】

図１６には、第１ｎ^-型エピタキシャル層７２の、最初に堆積した部分（図８参照）へのイオン注入と、厚さを増した部分７２ａ（図９参照）へのイオン注入と、により２回に分けて形成された第１領域２１間（ｐ⁺型領域９１，９３間）の法線方向の位置ずれを図示省略する。第２ｎ^-型エピタキシャル層７３ａ，７３ｂ（図１２，１３参照）それぞれへのイオン注入により２回に分けて形成された第２領域２２間（ｐ型領域９５，９６間）の法線方向の位置ずれを図示省略する。

【0128】

深さ方向Ｚに隣接する部分ＦＬＲ（第１～３領域２１～２３）間に法線方向の位置ずれが生じていると、当該位置ずれの箇所で局所的に電界が高くなる。このため、例えば、シリコンを半導体材料とした半導体装置に実施の形態１のＦＬＲ２０を適用した場合、法線方向の位置ずれが生じている箇所の部分ＦＬＲとｎ^-型ドリフト領域とのｐｎ接合でアバランシェ降伏し、アバランシェ降伏の発生箇所からソース電極へ向かって流れ込む電子電流（以下、アバランシェ電流とする）で破壊しやすい。

【0129】

アバランシェ電流による破壊の要因の一つは、シリコンのｐｎ接合面のビルトイン電圧が０．６Ｖと小さいことで、寄生動作が生じやすいからである。シリコンを半導体材料とした半導体装置がＭＯＳＦＥＴである場合、ＭＯＳＦＥＴの寄生ダイオードの順方向電流としてアバランシェ電流が流れ、寄生ダイオード動作による経年劣化により破壊しやすい。シリコンを半導体材料とした半導体装置がＩＧＢＴである場合、ＩＧＢＴの寄生サイリスタがアバランシェ電流によりオンすることで破壊しやすい。

【0130】

また、シリコンを半導体材料とした半導体装置に実施の形態１のＦＬＲ２０を適用した場合、高温（例えば２００℃以上）動作時に、深さ方向Ｚに隣接する部分ＦＬＲ間に法線方向の位置ずれが生じている箇所でリーク電流による悪影響が大きくなり、より破壊しやすくなる。具体的には、２００℃での高温動作でリーク電流が１０ｍＡ以上に増加し、即破壊に至る。一方、上述したように炭化珪素はシリコンよりもバンドギャップが広いため、炭化珪素を半導体材料とする半導体装置は高温動作時であってもリーク電流が小さい。

【0131】

実施の形態１においては、深さ方向Ｚに隣接する部分ＦＬＲ間の法線方向の位置ずれにより局所的に電界が高い箇所があったとしても、炭化珪素のバンドギャップが広いことで、リーク電流の増加がない。これに加えて、炭化珪素のｐｎ接合面のビルトイン電圧が３Ｖ～５Ｖ程度と高いため、寄生動作が起きにくく、破壊しにくい。したがって、深さ方向Ｚに隣接する部分ＦＬＲ間の法線方向の位置のずれ量を考慮して、ｐ型ＦＬＲ領域２４を構成する部分ＦＬＲの不純物濃度や積層数を設定すればよい。

【0132】

例えば、ｐ型ＦＬＲ領域２４を構成する部分ＦＬＲの積層数を増やすことで、ｐ型ＦＬＲ領域２４が深くなるため、電荷による悪影響を受けにくくなり、深さ方向Ｚに隣接する部分ＦＬＲ間に法線方向の位置ずれが生じていたとしても破壊しにくい。また、電荷による悪影響を受けにくいことで、エッジ終端領域２において、第１保護膜５０の厚さを５μｍ程度に薄くすることや（従来構造のエッジ終端領域２０２の保護膜２５０の厚さは１０μｍ程度）、第１保護膜５０に代えて窒化膜（ＳｉＮ膜）を設けることも可能である。

【0133】

ｐ型ＦＬＲ領域２４を構成する部分ＦＬＲの不純物濃度は、例えば１×１０¹⁶／ｃｍ³以上程度であればよく、活性領域１のＭＯＳＦＥＴのいずれかのｐ型領域と同時に形成して当該ｐ型領域と略同じ不純物濃度であってもよいし、ＦＬＲ２０用に設定されてもよい。ｐ型ＦＬＲ領域２４を構成する複数の部分ＦＬＲの不純物濃度はすべて略同じでもよいし、それぞれ異なってもよい。略同じ不純物濃度とは、プロセスのばらつきによる許容誤差を含む範囲で同じ不純物濃度であることを意味する。

【0134】

例えば、上述したようにｐ型ＦＬＲ領域２４の第１～３領域２１～２３をそれぞれ第２ｐ⁺型領域６２、ｐ型ベース領域３４およびｐ⁺⁺型コンタクト領域３６と同時に形成した場合、第１～３領域２１～２３の不純物濃度は、例えば、それぞれ５×１０¹⁸ｃｍ／³程度、４×１０¹⁷ｃｍ／³程度および３×１０²⁰ｃｍ／³程度となる。第１～３領域２１～２３の厚さは略同じであってもよい。略同じ厚さとは、プロセスのばらつきによる許容誤差を含む範囲で同じ厚さであることを意味する。

【0135】

さらに厚さを薄くして多段に堆積した複数のｎ^-型エピタキシャル層にそれぞれイオン注入により部分ＦＬＲを形成して、ｐ型ＦＬＲ領域２４を構成する部分ＦＬＲの積層数を増やしてもよい。部分ＦＬＲを形成するｎ^-型エピタキシャル層の厚さを薄くするほど、ｎ^-型エピタキシャル層にイオン注入により形成される部分ＦＬＲの深さ方向Ｚのｐ型不純物濃度が一様（ＢＯＸプロファイル）にすることができる。不純物濃度が一様とは、プロセスのばらつきによる許容誤差を含む範囲で略同じ不純物濃度であることを意味する。

【0136】

次に、イオン注入で形成したすべての拡散領域（第１，２ｐ⁺型領域６１，６２、ｎ型電流拡散領域３３、ｐ型ベース領域３４、ｎ⁺型ソース領域３５、ｐ⁺⁺型コンタクト領域３６、外周ｎ型電流拡散領域３３ａ、外周ｐ型ベース領域３４ｃ、外周ｐ⁺⁺型コンタクト領域３６ａ、ｐ型ＦＬＲ領域２４およびｎ⁺型ストッパ領域２５）について、例えば１７００℃程度の温度で２分間程度の熱処理により不純物活性化を行う。すべての拡散領域の不純物活性化をまとめて１回の熱処理で行ってもよいし、イオン注入ごとに熱処理を行ってもよい。

【0137】

次に、図１４に示すように、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面からｎ⁺型ソース領域３５、ｐ型ベース領域３４およびｎ型電流拡散領域３３を貫通して、第１ｐ⁺型領域６１に達するゲートトレンチ３７を形成する。次に、図１５に示すように、半導体基板１０のおもて面（ｎ⁺型ソース領域３５、ｐ⁺⁺型コンタクト領域３６および外周ｐ⁺⁺型コンタクト領域３６ａの表面）およびゲートトレンチ３７の内壁（側壁および底面）に沿ってゲート絶縁膜３８を形成する。

【0138】

ゲート絶縁膜３８は、例えば、酸素（Ｏ₂）雰囲気中において１０００℃程度の温度で半導体表面を熱酸化することで形成した熱酸化膜であってもよいし、高温酸化（ＨＴＯ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）による堆積膜であってもよい。次に、ゲートトレンチ３７の内部に埋め込むように、半導体基板１０のおもて面に例えばリン（Ｐ）ドープのポリシリコン層を堆積（形成）して選択的に除去し、ゲート電極３９となる部分のみをゲートトレンチ３７の内部に残す。

【0139】

また、上記ポリシリコン層の一部をゲート電極３９として残すと同時に、当該ポリシリコン層の一部をゲートポリシリコン配線層８２として残してもよい。この場合、ゲート絶縁膜３８の形成後、リンドープのポリシリコン層の堆積前に、中間領域３およびエッジ終端領域２において半導体基板１０のおもて面上にフィールド酸化膜８１を形成する。図２には図示省略するが、半導体基板１０のおもて面とフィールド酸化膜８１との間にゲート絶縁膜３８が残っていてもよい。

【0140】

次に、半導体基板１０のおもて面全面に、ゲート電極３９およびゲートポリシリコン配線層８２を覆う例えばＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等やＰＳＧ等の層間絶縁膜４０を例えば１μｍの厚さで形成する。次に、フォトリソグラフィおよびエッチングにより、活性領域１において深さ方向Ｚに層間絶縁膜４０およびゲート絶縁膜３８を貫通するコンタクトホール４０ａ，４０ｂを形成する。中間領域３において深さ方向Ｚに層間絶縁膜４０を貫通するコンタクトホール４０ｃを形成する。

【0141】

コンタクトホール４０ａに、活性領域１のｎ⁺型ソース領域３５およびｐ⁺⁺型コンタクト領域３６を露出させる。コンタクトホール４０ｂに、外周ｐ⁺⁺型コンタクト領域３６ａを露出させる。コンタクトホール４０ｃに、ゲートポリシリコン配線層８２を露出させる。次に、熱処理により層間絶縁膜４０を平坦化（リフロー）する。次に、活性領域１における層間絶縁膜４０のみを覆う第１ＴｉＮ膜４２を形成する。次に、半導体基板１０のおもて面の、コンタクトホール４０ａに露出される部分にＮｉＳｉ膜４１を形成する。また、半導体基板１０の裏面にオーミック接触するドレイン電極５２として、ＮｉＳｉ膜を形成する。

【0142】

次に、ＮｉＳｉ膜４１および第１ＴｉＮ膜４２を覆うように、第１Ｔｉ膜４３、第２ＴｉＮ膜４４および第２Ｔｉ膜４５を順に積層して、活性領域１のほぼ全面を覆うようにバリアメタル４６を形成する。次に、第２Ｔｉ膜４５上にＡｌ電極膜４７を堆積する。Ａｌ電極膜４７と同時に、Ａｌ電極膜４７と離して層間絶縁膜４０上にゲートパッド（不図示）を形成し、コンタクトホール４０ｃの内部においてゲートポリシリコン配線層８２上にゲート金属配線層８３を形成する。

【0143】

次に、ドレイン電極５２の表面に、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド（不図示）を形成する。次に、半導体基板１０のおもて面全面にポリイミドからなる第１保護膜５０形成し、第１保護膜５０によりＡｌ電極膜４７、ゲートパッドおよびゲート金属配線層８３を覆う。

【0144】

次に、第１保護膜５０を選択的に除去して、第１保護膜５０の異なる開口部にＡｌ電極膜４７およびゲートパッドをそれぞれ露出させる。次に、一般的なめっき前処理の後、一般的なめっき処理により、Ａｌ電極膜４７の、第１保護膜５０の開口部に露出する部分（ソースパッド）にめっき膜４８を形成する。次に、熱処理（ベーク）によりめっき膜４８を乾燥させる。次に、ポリイミドからなる第２保護膜５１を形成し、めっき膜４８と第１保護膜５０との境界を覆う。

【0145】

次に、熱処理（キュア）によりポリイミド膜（第１，２保護膜５０，５１）の強度を向上させる。次に、めっき膜４８上に、それぞれはんだ層により端子ピン４９を接合する。ゲートパッドの上にも、Ａｌ電極膜４７上の配線構造と同時に、第１保護膜、めっき膜および第２保護膜を順に形成し、はんだ層により端子ピンを接合した配線構造を形成する。その後、半導体基板１０（半導体ウエハ）をダイシング（切断）して個々のチップ領域を個片化することで、図１，２に示すＭＯＳＦＥＴ（半導体装置３０）が完成する。

【0146】

以上、説明したように、実施の形態１によれば、半導体基板をｎ^-型エピタキシャル層のみを堆積して作製することで、活性領域のＭＯＳＦＥＴの主要な部分（チャネル付近）がｎ^-型エピタキシャル層で構成される。これによって、結晶性がよく、かつ不純物濃度の低いチャネルを形成することができるため、ゲートトレンチの底面にかかる電界を緩和させる第１，２ｐ⁺型領域間のＪＦＥＴ抵抗（Ｊｕｎｃｔｉｏｎ ＦＥＴ）抵抗が低減され、導通損失を低減させることができる。

【0147】

また、実施の形態１によれば、半導体基板をｎ^-型エピタキシャル層のみを堆積して作製することで、多段に堆積されたｎ^-型エピタキシャル層にイオン注入により形成されたｐ型ＦＬＲ領域を、活性領域の周囲を囲む同心状に複数配置してＦＬＲを形成することができる。このため、従来構造（図２０参照）のようにエッジ終端領域において半導体基板のおもて面にｎ^-型エピタキシャル層を露出するための段差を形成する必要がなく、半導体基板のおもて面全面が活性領域からチップ端部まで連続する平坦面となる。

【0148】

また、従来構造では、ＦＬＲ２２０を空間変調型とする場合、上述したようにＦＬＲ２２０を構成するｐ^-型領域２２１およびｐ^--型領域２２２を形成するためのイオン注入の重なりが複雑となり、イオン注入用マスクの位置合わせが難しい。一方、実施の形態１によれば、多段にｎ^-型エピタキシャル層を堆積するごとに異なる不純物濃度の部分ＦＬＲを形成し、当該部分ＦＬＲを深さ方向に複数隣接させてｐ型ＦＬＲ領域を形成することで、ｐ型ＦＬＲ領域の深さ方向の不純物濃度分布を容易に調整することができる。

【0149】

また、実施の形態１によれば、ｐ型ＦＬＲ領域を構成する部分ＦＬＲの積層数の増減が容易であり、ｐ型ＦＬＲ領域を構成する部分ＦＬＲの積層数の増減により、半導体基板のおもて面からのｐ型ＦＬＲ領域の深さを容易に調整することができる。例えば、ｐ型ＦＬＲ領域を構成する部分ＦＬＲの積層数を増やして、半導体基板のおもて面からのｐ型ＦＬＲ領域の深さを深くするほど、耐圧を維持した状態でエッジ終端領域の長さ（法線方向の幅）を狭くすることができる。

【0150】

一方、ｐ型ＦＬＲ領域を構成する部分ＦＬＲの積層数を少なくして、ｐ型ＦＬＲ領域を、半導体基板のおもて面から、活性領域においてゲートトレンチの底面にかかる電界を緩和させる第１，２ｐ⁺型領域よりも浅い位置で終端させることで、半導体素子に過負荷がかかったときに活性領域に電界を集中させることができる。これにより、半導体素子の安全動作領域（ＲＢＳＯＡ：Ｒｅｖｅｒｓｅ Ｂｉａｓ Ｓａｆｅ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）を確保することができる。

【0151】

このように、実施の形態１によれば、ｐ型ＦＬＲ領域の不純物濃度や深さを容易に調整することができ、完成度の高い耐圧構造（ＦＬＲ）を簡易に形成することができる。耐圧構造の完成度が高いことで、半導体装置の信頼性を向上させることができる。また、従来構造のように半導体基板のおもて面に段差を形成するためのエッチング工程や、当該エッチングにより廃棄される材料（ｐ型ベース領域となるｐ型エピタキシャル層の一部）が生じないため、経済的に優れ安定した耐圧構造を確保することができる。

【0152】

（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図１７～１９は、実施の形態２にかかる半導体装置の耐圧構造の一例を示す断面図である。図１７～１９には、実施の形態２にかかる半導体装置１００ａ～１００ｃのエッジ終端領域のＦＬＲ１０１ａ～１０１ｃを構成するｐ型ＦＬＲ領域１０２ａ～１０２ｃをそれぞれ１つずつ示すが、実施の形態２のＦＬＲ１０１ａ～１０１ｃも、実施の形態１のＦＬＲ２０（図２参照）と同様に、活性領域の周囲を同心状に囲む同一構成の複数のｐ型ＦＬＲ領域１０２ａ～１０２ｃで構成される。

【0153】

図１７～１９に示す実施の形態２にかかる半導体装置１００ａ～１００ｃが実施の形態１にかかる半導体装置３０（図２，１６）と異なる点は、深さ方向Ｚに隣接してｐ型ＦＬＲ領域を構成する複数の部分ＦＬＲ（ｐ型領域）の少なくとも１つの幅（法線方向の幅）が相対的に広い点である。例えば、半導体基板１０のおもて面から深い位置に配置されるほど幅の広い第１～３領域（部分ＦＬＲ）２１ａ～２３ａが深さ方向Ｚに隣接する３層構造のｐ型ＦＬＲ領域１０２ａを、活性領域の周囲を囲む同心状に複数配置してＦＬＲ１０１ａが構成されてもよい（図１７）。

【0154】

また、半導体基板１０のおもて面から深い位置に配置されるほど幅の狭い第１～３領域（部分ＦＬＲ）２１ｂ～２３ｂが深さ方向Ｚに隣接する３層構造のｐ型ＦＬＲ領域１０２ｂを、活性領域の周囲を囲む同心状に複数配置してＦＬＲ１０１ｂが構成されてもよい（図１８）。半導体基板１０のおもて面から深さ方向Ｚに中央の第２領域（部分ＦＬＲ）２２ｃよりも深い位置および浅い位置に配置されるほどそれぞれ幅の広い第１，３領域（部分ＦＬＲ）２１ｃ，２３ｃが隣接する３層構造のｐ型ＦＬＲ領域１０２ｃを、活性領域の周囲を囲む同心状に複数配置してＦＬＲ１０１ｃが構成されてもよい（図１９）。

【0155】

複数の部分ＦＬＲの幅を種々変更することで、ｐ型ＦＬＲ領域１０２ａ～１０２ｃの不純物濃度の調整がさらに容易になる。上述した実施の形態２におけるＦＬＲ１０１ａ～１０１ｃでは、活性領域１からエッジ終端構造２に至る半導体基板１０の面内方向において、最も幅の広い部分ＦＬＲが、両端ともに他の部分ＦＬＲよりも突き出ている構成となっている。この場合、最も幅の広い部分ＦＬＲが隣り合うｐ型ＦＬＲ領域１０２ａ～１０２ｃの間隔を決めるため、部分ＦＬＲの各層のアライメントがずれても安定して高耐圧を得ることができる。

【0156】

深さ方向Ｚに隣接する部分ＦＬＲ間の法線方向の位置（図１７～１９の横方向）については、最も幅の広い部分ＦＬＲを、法線方向に内側および外側にそれぞれ少なくとも０．０５μｍ以上、他の部分ＦＬＲより突き出すように形成することが好ましい。深さ方向Ｚに隣接する部分ＦＬＲ間の法線方向の位置の差分は、要求耐圧により種々変更される。また、図１９のように最も幅の広い部分ＦＬＲを複数設ける場合、第１，３領域（部分ＦＬＲ）２１ｃ，２３ｃにおいて実施の形態１と同様の効果を得られるとともに、第２領域（部分ＦＬＲ）２２ｃでは実施の形態２で示された効果が得られる。

【0157】

以上、説明したように、実施の形態２によれば、深さ方向に隣接して１つのｐ型ＦＬＲ領域を構成する複数の部分ＦＬＲの少なくとも１つの部分ＦＬＲの幅を相対的に広くする。これにより、深さ方向に隣接して１つのｐ型ＦＬＲ領域を構成する複数の部分ＦＬＲのうちの１つ以上がｐ型ＦＬＲ領域の法線方向に所定位置からずれて形成されたとしても、相対的に幅の広い部分ＦＬＲにより、すべての部分ＦＬＲを深さ方向に確実に隣接させることができる。これによって、ＦＬＲの完成度がさらに高くなるため、実施の形態１と同様の効果をさらに得ることができる。

【0158】

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、炭化珪素を半導体材料にすることに代えて、炭化珪素以外のワイドバンドギャップ半導体とした場合においても本発明を適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

【産業上の利用可能性】

【0159】

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、高電圧や大電流を制御するパワー半導体装置に有用である。

【符号の説明】

【0160】

１，１ａ，１ｂ 活性領域
２ エッジ終端領域
３ 中間領域
１０ 半導体基板
２０，２０ａ，２０ｂ，１０１ａ～１０１ｃ ＦＬＲ
２１ ｐ型ＦＬＲ領域の最下層の第１領域
２２ ｐ型ＦＬＲ領域の中央の第２領域
２３ ｐ型ＦＬＲ領域の最上層の第３領域
２４，２４ａ，２４ｂ，１０２ａ～１０２ｃ ｐ型ＦＬＲ領域
２５ ｎ⁺型ストッパ領域
３０，１００ａ～１００ｃ 半導体装置
３１ ｎ⁺型ドレイン領域
３２ ｎ^-型ドリフト領域
３３ ｎ型電流拡散領域
３３ａ 外周ｎ型電流拡散領域
３４，３４ａ，３４ｂ ｐ型ベース領域
３４ｃ 外周ｐ型ベース領域
３４ｄ ｐ^-型ベース領域
３５ ｎ⁺型ソース領域
３６ ｐ⁺⁺型コンタクト領域
３６ａ 外周ｐ⁺⁺型コンタクト領域
３７ ゲートトレンチ
３８ ゲート絶縁膜
３９ ゲート電極
４０ 層間絶縁膜
４０ａ～４０ｃ コンタクトホール
４１ ＮｉＳｉ膜
４２ 第１ＴｉＮ膜
４３ 第１Ｔｉ膜
４４ 第２ＴｉＮ膜
４５ 第２Ｔｉ膜
４６ バリアメタル
４７ Ａｌ電極膜
４８ めっき膜
４９ 端子ピン
５０ 第１保護膜
５１ 第２保護膜
５２ ドレイン電極
６１，６２，９１，９３ ｐ⁺型領域
６２ａ 外周ｐ⁺型領域
７１ ｎ⁺型出発基板
７２ 第１ｎ^-型エピタキシャル層
７２ａ 第１ｎ^-型エピタキシャル層の厚さを増した部分
７３，７３ａ，７３ｂ 第２ｎ^-型エピタキシャル層
８１ フィールド酸化膜
８２ ゲートポリシリコン配線層
８３ ゲート金属配線層
９２，９４ ｎ型領域
９５，９６ ｐ型領域
ｄ１ ｐ⁺型領域の深さ
ｄ２ 互いに隣り合うｐ⁺型領域間の距離
ｄ３ ｎ型領域の深さ
ｔ１ ｎ^-型エピタキシャル層の、ｎ⁺型出発基板上に最初に積層する厚さ
ｔ２ ｎ^-型エピタキシャル層の、厚さを増した部分の厚さ
ｔ３ ｐ型エピタキシャル層の厚さ
Ｘ 半導体基板のおもて面に平行な第１方向
Ｙ 半導体基板のおもて面に平行でかつ第１方向と直交する第２方向
Ｚ 深さ方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】