特許 7635848 複合電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-02-17

(45)【発行日】2025-02-26

(54)【発明の名称】複合電子部品

(51)【国際特許分類】

   H01L 25/00 20060101AFI20250218BHJP

   H01L 25/07 20060101ALI20250218BHJP

   H01L 25/065 20230101ALI20250218BHJP

   H01L 25/18 20230101ALI20250218BHJP

【ＦＩ】

H01L25/00 Z

H01L25/08 Y

【請求項の数】 6

(21)【出願番号】P 2023545488

(86)(22)【出願日】2022-08-24

(86)【国際出願番号】 JP2022031824

(87)【国際公開番号】W WO2023032774

(87)【国際公開日】2023-03-09

【審査請求日】2023-11-29

(31)【優先権主張番号】P 2021140762

(32)【優先日】2021-08-31

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】藤田 幸宏

(72)【発明者】

【氏名】大和 龍太郎

(72)【発明者】

【氏名】舟木 達弥

(72)【発明者】

【氏名】佐竹 祥明

【審査官】ゆずりは 広行

(56)【参考文献】

【文献】特開２００５－０６４１６９（ＪＰ，Ａ）

【文献】特開２０１８－１０７３７０（ＪＰ，Ａ）

【文献】特開２０１０－０２７８９９（ＪＰ，Ａ）

【文献】特開２００４－３０４１５９（ＪＰ，Ａ）

【文献】特開２０１２－１５１１５４（ＪＰ，Ａ）

【文献】特開２００７－０６７３７０（ＪＰ，Ａ）

【文献】国際公開第２０１９／１３０７４６（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０２０／００５１９５６（ＵＳ，Ａ１）

【文献】特開２００２－１１８１９８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２５／００

Ｈ０１Ｌ ２５／０７

(57)【特許請求の範囲】

【請求項1】

複数の電子部品を含む回路層が複数積層された複合電子部品であって、
第１の回路層と、
第２の回路層と、
前記第１の回路層と前記第２の回路層との間に配置され、主成分がセラミックである本体を貫通して一方側の主面と他方側の主面にそれぞれ露出したビア電極を複数有するセラミック電子部品と、
前記第１の回路層と前記第２の回路層との間において、少なくとも前記セラミック電子部品を覆って設けられている封止樹脂と、
を備え、
前記複数の電子部品において、前記第１の回路層に含まれている電子部品と、前記第２の回路層に含まれている電子部品とは、互いの電極が向かい合うように対向配置され、
前記第１の回路層に含まれる少なくとも１つの電子部品と、前記第２の回路層に含まれる少なくとも１つの電子部品との間は、前記セラミック電子部品の前記ビア電極によって電気的に接続されており、
前記第１の回路層と前記セラミック電子部品との間、及び、前記第２の回路層と前記セラミック電子部品との間には、配線が設けられ、
前記第１の回路層に含まれる少なくとも１つの電子部品の電極と前記ビア電極との間、及び、前記第２の回路層に含まれる少なくとも１つの電子部品の電極と前記ビア電極との間は、前記配線によって電気的に接続されている、複合電子部品。

【請求項2】

前記セラミック電子部品は、誘電体層と内部電極とが交互に複数積層された積層セラミックコンデンサであって、
前記ビア電極は、複数の前記内部電極のうちの一部と電気的に接続されていることを特徴とする請求項１に記載の複合電子部品。

【請求項3】

前記セラミック電子部品は、前記ビア電極を３個以上有することを特徴とする請求項１に記載の複合電子部品。

【請求項4】

前記セラミック電子部品は、前記ビア電極を９個以上有することを特徴とする請求項１に記載の複合電子部品。

【請求項5】

前記セラミック電子部品は、マトリクス状に配置された複数の前記ビア電極を有することを特徴とする請求項１に記載の複合電子部品。

【請求項6】

前記セラミック電子部品の厚みは、３０μｍ以上１００μｍ以下であることを特徴とする請求項１～５のいずれか一項に記載の複合電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数の回路層が積層された複合電子部品に関する。

【背景技術】

【0002】

電子部品や配線などを含む回路層が複数積層された複合電子部品が知られている。

【0003】

そのような複合電子部品の１つとして、特許文献１には、図７に示すように、第１の半導体パッケージ（第１の回路層）２０１、第２の半導体パッケージ（第２の回路層）２０２、および、第３の半導体パッケージ（第３の回路層）２０３の３つの半導体パッケージが積層されたパッケージオンパッケージ装置２００が開示されている。それぞれの半導体パッケージ２０１、２０２、２０３は、パッケージ基板２１０に半導体チップ２２０が実装されており、半導体チップ２２０の周囲を樹脂２３０によって覆った構造を有する。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１３－１４３５７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１に記載のパッケージオンパッケージ装置２００では、第１の半導体パッケージ２０１と第２の半導体パッケージ２０２との間、および、第２の半導体パッケージ２０２と第３の半導体パッケージ２０３との間の電気的な接続をそれぞれ、はんだバンプ２４０によって行っているので、接続抵抗が低いとは言えず、改善の余地がある。

【0006】

本発明は、上記課題を解決するものであり、積層される複数の回路層間の接続抵抗を低減することができる複合電子部品を提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明の複合電子部品は、電子部品を含む回路層が複数積層された複合電子部品であって、
第１の回路層と、
第２の回路層と、
前記第１の回路層と前記第２の回路層との間に配置され、主成分がセラミックである本体を貫通して一方側の主面と他方側の主面にそれぞれ露出したビア電極を複数有するセラミック電子部品と、
前記第１の回路層と前記第２の回路層との間において、少なくとも前記セラミック電子部品を覆って設けられている封止樹脂と、
を備え、
前記第１の回路層に含まれる少なくとも１つの電子部品と、前記第２の回路層に含まれる少なくとも１つの電子部品との間は、前記セラミック電子部品の前記ビア電極によって電気的に接続されていることを特徴とする。

【発明の効果】

【0008】

本発明の複合電子部品によれば、第１の回路層と第２の回路層との間に、本体を貫通して一方側の主面と他方側の主面にそれぞれ露出したビア電極を複数有するセラミック電子部品が配置されており、第１の回路層に含まれる少なくとも１つの電子部品と、第２の回路層に含まれる少なくとも１つの電子部品との間は、セラミック電子部品のビア電極によって電気的に接続されている。すなわち、はんだバンプを用いずに、セラミック電子部品のビア電極によって電気的な接続を行うので、接続抵抗を低減することができる。

【図面の簡単な説明】

【0009】

【図1】一実施形態における複合電子部品の模式的な構成を示す断面図である。

【図2】セラミック電子部品の構成を模式的に示す平面図である。

【図3】図２に示すセラミック電子部品のＩＩＩ－ＩＩＩ線に沿った断面図である。

【図4】（ａ）～（ｅ）は、一実施形態における複合電子部品の製造方法の一例を説明するための図である。

【図5】（ａ）～（ｄ）は、図４（ｅ）に続いて、一実施形態における複合電子部品の製造方法の一例を説明するための図である。

【図6】複合電子部品を１５０℃から２５℃まで冷却したときの変形度合いをシミュレーションにより調べた結果を示す図であり、（ａ）は、一実施形態における複合電子部品の斜視図を、（ｂ）は、２つの回路層の間にセラミック電子部品が配置されていない比較用の複合電子部品の斜視図を、（ｃ）は、一実施形態における複合電子部品の断面図を、（ｄ）は、比較用の複合電子部品の断面図をそれぞれ示す。

【図7】特許文献１に記載のパッケージオンパッケージ装置の構成を模式的に示す断面図である。

【発明を実施するための形態】

【0010】

以下に本発明の実施形態を示して、本発明の特徴を具体的に説明する。本発明の複合電子部品は、電子部品を含む回路層が複数積層された構造を有する。

【0011】

図１は、一実施形態における複合電子部品１００の模式的な構成を示す断面図である。一実施形態における複合電子部品１００は、第１の回路層１０と、第２の回路層２０と、第１の回路層１０と第２の回路層２０との間に配置されたセラミック電子部品３０と、第１の回路層１０と第２の回路層２０との間において、少なくともセラミック電子部品３０を覆って設けられている封止樹脂４０とを備えている。すなわち、本実施形態における複合電子部品１００は、第１の回路層１０、セラミック電子部品３０、および、第２の回路層２０が順に積層された三層構造を有する。

【0012】

第１の回路層１０および第２の回路層２０にはそれぞれ、配線および電子部品が含まれている。具体的には、第１の回路層１０には、第１の配線１１と、第１の電子部品１２とが含まれている。また、第２の回路層２０には、第２の配線２１と、第２の電子部品２２とが含まれている。図１では、２つの第１の電子部品１２を示しているが、第１の回路層１０に含まれる第１の電子部品１２の数に特に制約はない。同様に、図１では、１つの第２の電子部品２２を示しているが、第２の回路層２０に含まれる第２の電子部品２２の数に特に制約はない。

【0013】

本実施形態では、第１の回路層１０に第１の絶縁樹脂１３が含まれている。第１の絶縁樹脂１３は、第１の電子部品１２とセラミック電子部品３０との間に位置する。第１の絶縁樹脂１３は、絶縁性を有する樹脂であって、例えば、ポリイミド樹脂である。第１の絶縁樹脂１３の厚みは、例えば、５μｍである。

【0014】

本実施形態において、第２の回路層２０には、第２の絶縁樹脂２３が含まれている。第２の絶縁樹脂２３は、第２の電子部品２２とセラミック電子部品３０との間に位置する。第２の絶縁樹脂２３は、絶縁性を有する樹脂であって、例えば、ポリイミド樹脂である。第２の絶縁樹脂２３の厚みは、例えば、５μｍである。

【0015】

第１の配線１１は、第１の電子部品１２とセラミック電子部品３０とを電気的に接続するための配線であって、第１の絶縁樹脂１３の内部に設けられている。ただし、一部の第１の配線１１が第１の絶縁樹脂１３の表面に設けられていてもよい。第１の配線１１の材質は、導電性を有するものであれば任意のものでよく、例えば、Ｃｕである。

【0016】

第２の配線２１は、第２の電子部品２２とセラミック電子部品３０とを電気的に接続するための配線であって、第２の絶縁樹脂２３の内部に設けられている。ただし、一部の第２の配線２１が第２の絶縁樹脂２３の表面に設けられていてもよい。第２の配線２１の材質は、導電性を有するものであれば任意のものでよく、例えば、Ｃｕである。

【0017】

なお、第１の回路層１０に複数の第１の電子部品１２が含まれている場合、第１の回路層１０に、第１の電子部品１２同士を電気的に接続する配線が含まれていてもよい。同様に、第２の回路層２０に複数の第２の電子部品２２が含まれている場合、第２の回路層２０に、第２の電子部品２２同士を電気的に接続する配線が含まれていてもよい。

【0018】

第１の電子部品１２および第２の電子部品２２の種類に特に制約はない。第１の電子部品１２および第２の電子部品２２は、例えば、ＣＰＵなどのロジックＩＣや、ＲＯＭやＲＡＭなどのメモリＩＣなどの半導体デバイスである。

【0019】

第１の電子部品１２は、第１の絶縁樹脂１３と接して配置されており、複数の第１の電極１２ａを有する。第１の配線１１は、第１の電子部品１２の第１の電極１２ａと、後述するセラミック電子部品３０のビア電極３２とを電気的に接続する。

【0020】

第２の電子部品２２は、第２の絶縁樹脂２３と接して配置されており、複数の第２の電極２２ａを有する。第２の配線２１は、第２の電子部品２２の第２の電極２２ａと、後述するセラミック電子部品３０のビア電極３２とを電気的に接続する。

【0021】

なお、第１の電子部品１２の中には、例えば、第１の電極１２ａが第１の絶縁樹脂１３を貫通して、セラミック電子部品３０のビア電極３２と直接当接するものが含まれていてもよい。同様に、第２の電子部品２２の中には、第２の電極２２ａが第２の絶縁樹脂２３を貫通して、セラミック電子部品３０のビア電極３２と直接当接するものが含まれていてもよい。

【0022】

セラミック電子部品３０は、主成分がセラミックである本体３１を貫通して一方側の主面である第１の主面３１ａと、他方側の主面である第２の主面３１ｂにそれぞれ露出したビア電極３２を複数有する（図３）。より詳細には、セラミック電子部品３０は、ビア電極３２を３個以上有しており、本実施形態では、ビア電極３２を９個以上有している。図１では、１つのセラミック電子部品３０を示しているが、２つ以上のセラミック電子部品３０を設けるようにしてもよい。本実施形態において、セラミック電子部品３０は、積層セラミックコンデンサである。

【0023】

図２は、セラミック電子部品３０の構成を模式的に示す平面図である。また、図３は、図２に示すセラミック電子部品３０のＩＩＩ－ＩＩＩ線に沿った断面図である。

【0024】

セラミック電子部品３０の本体３１は、複数の誘電体層３３と、複数の第１の内部電極３４と、複数の第２の内部電極３５とが積層された構造を有する。より詳細には、セラミック電子部品３０の本体３１は、誘電体層３３を介して第１の内部電極３４と第２の内部電極３５とが交互に複数積層された構造を有する。

【0025】

誘電体層３３は、主成分がセラミックである任意の材料からなり、例えば、ＢａＴｉＯ₃、ＣａＴｉＯ₃、ＳｒＴｉＯ₃、ＳｒＺｒＯ₃、または、ＣａＺｒＯ₃などを主成分とするセラミック材料からなる。これらの主成分に、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分が添加されていてもよい。

【0026】

セラミック電子部品３０の形状は任意であり、例えば、全体として直方体の形状である。全体として直方体の形状とは、例えば、直方体の角部や稜線部が丸みを帯びている形状や、直方体の表面に凹凸が存在する形状のように、完全な直方体の形状ではないが、６つの外表面を有し、全体として直方体ととらえることができる形状のことである。

【0027】

セラミック電子部品３０の寸法も任意であるが、例えば、長さ方向の寸法を０．３ｍｍ以上３．０ｍｍ以下、幅方向の寸法を０．３ｍｍ以上３．０ｍｍ以下、厚みを３０μｍ以上１００μｍ以下とすることができる。

【0028】

第１の内部電極３４および第２の内部電極３５の材質は任意であり、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを含有している。第１の内部電極３４および第２の内部電極３５は、共材として、誘電体層３３に含まれる誘電体セラミックと同じセラミック材料を含んでいてもよい。その場合、第１の内部電極３４および第２の内部電極３５に含まれる共材の割合は、例えば、２０ｖｏｌ％以下である。

【0029】

第１の内部電極３４および第２の内部電極３５の厚さは任意であるが、例えば、０．３μｍ以上１．０μｍ以下程度とすることができる。第１の内部電極３４および第２の内部電極３５の層数は任意であるが、両方を併せて、例えば、１０層以上１５０層以下程度とすることができる。後述するように、第１の内部電極３４および第２の内部電極３５はそれぞれ、複数のビア電極３２のうちの少なくとも１つと電気的に接続されているが、複数のビア電極３２のいずれにも電気的に接続されていない内部電極が本体３１に含まれていてもよい。

【0030】

第１の内部電極３４には、後述する第２のビア電極３２ｂを挿通させるために、複数の第１の貫通孔３４ａが形成されている。第２の内部電極３５には、後述する第１のビア電極３２ａを挿通させるために、複数の第２の貫通孔３５ａが形成されている。

【0031】

ビア電極３２には、第１のビア電極３２ａと第２のビア電極３２ｂが含まれる。ビア電極３２は、複数の内部電極３４，３５のうちの一部と電気的に接続されている。具体的には、第１のビア電極３２ａは、複数の第１の内部電極３４と電気的に接続されており、第２のビア電極３２ｂは、複数の第２の内部電極３５と電気的に接続されている。

【0032】

本実施形態では、複数の第１のビア電極３２ａおよび複数の第２のビア電極３２ｂがマトリクス状に設けられている。より詳細には、図２に示すように、第１のビア電極３２ａと第２のビア電極３２ｂを合わせて２５個のビア電極３２が５行５列の配列で規則正しく配置されている。図２に示すように、第１のビア電極３２ａと第２のビア電極３２ｂは、行方向および列方向にそれぞれ交互に配置されている。

【0033】

図３に示すように、第１のビア電極３２ａは、セラミック電子部品３０の本体３１の内部に位置する第１のビア導体３２１ａと、セラミック電子部品３０の本体３１の表面に位置する第１の外部電極３２２ａとを有する。１つの第１のビア導体３２１ａに対して、第１の外部電極３２２ａは、本体３１の第１の主面３１ａおよび第２の主面３１ｂにそれぞれ１つずつ設けられている。

【0034】

図３に示すように、第２のビア電極３２ｂは、セラミック電子部品３０の本体３１の内部に位置する第２のビア導体３２１ｂと、セラミック電子部品３０の本体３１の表面に位置する第２の外部電極３２２ｂとを有する。１つの第２のビア導体３２１ｂに対して、第２の外部電極３２２ｂは、本体３１の第１の主面３１ａおよび第２の主面３１ｂにそれぞれ１つずつ設けられている。

【0035】

第１のビア導体３２１ａは、誘電体層３３、第１の内部電極３４および第２の内部電極３５の積層方向Ｔに延伸する態様で本体３１の内部に設けられている。第１のビア導体３２１ａは、第２の内部電極３５に形成されている第２の貫通孔３５ａを挿通しており、これにより、第１のビア電極３２ａは、第２の内部電極３５とは絶縁されている。

【0036】

第２のビア導体３２１ｂは、積層方向Ｔに延伸する態様で本体３１の内部に設けられている。第２のビア導体３２１ｂは、第１の内部電極３４に形成されている第１の貫通孔３４ａを挿通しており、これにより、第２のビア電極３２ｂは、第１の内部電極３４とは絶縁されている。

【0037】

第１のビア導体３２１ａおよび第２のビア導体３２１ｂの材質は任意であり、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを含有している。

【0038】

第１のビア導体３２１ａおよび第２のビア導体３２１ｂの形状は任意であるが、例えば、円柱状である。その場合の第１のビア導体３２１ａおよび第２のビア導体３２１ｂの直径は、例えば、３０μｍ以上１５０μｍ以下程度とすることができる。また、隣り合う第１のビア導体３２１ａおよび第２のビア導体３２１ｂとの間の距離、より詳しくは、第１のビア導体３２１ａの中心と第２のビア導体３２１ｂの中心との間の距離は、例えば、５０μｍ以上５００μｍ以下程度である。

【0039】

第１の外部電極３２２ａは、本体３１の第１の主面３１ａおよび第２の主面３１ｂのそれぞれにおいて、積層方向Ｔに見たときに複数の第１のビア導体３２１ａとそれぞれ重なる位置に設けられ、第１のビア導体３２１ａと直接接続されている。また、第２の外部電極３２２ｂは、本体３１の第１の主面３１ａおよび第２の主面３１ｂのそれぞれにおいて、積層方向Ｔに見たときに複数の第２のビア導体３２１ｂとそれぞれ重なる位置に設けられ、第２のビア導体３２１ｂと直接接続されている。第１の外部電極３２２ａと第２の外部電極３２２ｂとは、互いに離間して配置されている。

【0040】

第１の外部電極３２２ａおよび第２の外部電極３２２ｂの材質は任意であり、例えば、Ｃｕである。ただし、Ｃｕに代えて、Ｎｉ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを用いてもよい。また、第１の外部電極３２２ａおよび第２の外部電極３２２ｂは、表面にめっき処理が施されていてもよい。めっきは、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを用いて行うことができる。めっきは、単層としてもよいし、複数層としてもよい。

【0041】

第１の回路層１０に含まれる少なくとも１つの第１の電子部品１２と、第２の回路層２０に含まれる少なくとも１つの第２の電子部品２２との間は、セラミック電子部品３０のビア電極３２によって電気的に接続されている。すなわち、本実施形態におけるセラミック電子部品３０は、複合電子部品１００を構成する積層セラミックコンデンサとして機能するとともに、第１の回路層１０に含まれる少なくとも１つの第１の電子部品１２と、第２の回路層２０に含まれる少なくとも１つの第２の電子部品２２との間を電気的に接続する接続部材としても機能する。本実施形態では、第１の回路層１０に含まれる全ての第１の電子部品１２と、第２の回路層２０に含まれる全ての第２の電子部品２２との間が、セラミック電子部品３０のビア電極３２によって電気的に接続されている。

【0042】

上述したように、封止樹脂４０は、少なくともセラミック電子部品３０を覆って配置されている。本実施形態において、封止樹脂４０は、第１の回路層１０と第２の回路層２０との間の空間領域のうち、セラミック電子部品３０以外の空間領域に設けられている。さらに、本実施形態において、封止樹脂４０は、第１の回路層１０に含まれる第１の電子部品１２および第２の回路層２０に含まれる第２の電子部品２２を覆う態様で設けられている。

【0043】

ただし、第１の回路層１０に含まれる第１の電子部品１２、および、第２の回路層２０に含まれる第２の電子部品２２の中には、封止樹脂４０によって完全に覆われておらず、表面の一部が露出しているものが含まれていてもよい。

【0044】

封止樹脂４０の種類に特に制約はなく、例えば、シリカフィラーを含むエポキシ樹脂を用いることができる。

【0045】

上述したように、本実施形態における複合電子部品１００では、第１の回路層１０に含まれる少なくとも１つの第１の電子部品１２と、第２の回路層２０に含まれる少なくとも１つの第２の電子部品２２との間は、セラミック電子部品３０のビア電極３２によって電気的に接続されている。すなわち、第１の回路層１０と第２の回路層２０との間の電気的な接続を行うために、はんだバンプは用いられていない。また、本実施形態における複合電子部品１００では、第１の回路層１０および第２の回路層２０の内部においても、はんだは用いられていない。

【0046】

本実施形態における複合電子部品１００の製造方法の一例を、図４および図５を参照しながら説明する。

【0047】

最初に、シリコンガラスなどのキャリアウェハ５０の上に、第１の電子部品１２を設ける（図４（ａ））。第１の電子部品１２は、例えば、構成材料を複数の層状に積層することによって形成することが可能である。

【0048】

続いて、第１の電子部品１２を覆うように、封止樹脂４０を設ける（図４（ｂ））。例えば、所定の型の内部に、第１の電子部品１２を設けたキャリアウェハ５０を配置し、型の内部に封止樹脂４０を流し込んで硬化させる。

【0049】

続いて、第１の電子部品１２の表面が露出するように、封止樹脂４０の表面を削る（図４（ｃ））。

【0050】

続いて、第１の電子部品１２の第１の電極１２ａと接続する第１の配線１１を設けるとともに、露出した第１の電子部品１２を覆うように、第１の絶縁樹脂１３を設ける（図４（ｄ））。ここでは、図４（ｄ）に示すように、キャリアウェハ５０とは反対側の表面全体を覆うように第１の絶縁樹脂１３を設ける。第１の配線１１のうち、鉛直方向に延伸する部分は、第１の絶縁樹脂１３にビアを設け、第１の配線１１を構成する材料を充填することによって形成することができる。これにより、第１の回路層１０が形成される。

【0051】

続いて、第１の絶縁樹脂１３の上に、セラミック電子部品３０を設ける（図４（ｅ））。ここでは、第１の絶縁樹脂１３の表面に露出している第１の配線１１と、セラミック電子部品３０のビア電極３２とが当接するように、セラミック電子部品３０を配置する。

【0052】

続いて、セラミック電子部品３０を覆うように封止樹脂４０を設ける（図５（ａ））。

【0053】

続いて、セラミック電子部品３０の表面が露出するように、封止樹脂４０の表面を削った後、セラミック電子部品３０のビア電極３２と接続する第２の配線２１を設けるとともに、第２の絶縁樹脂２３を設ける（図５（ｂ））。

【0054】

続いて、第２の絶縁樹脂２３の上に、第２の電子部品２２を設けた後、第２の電子部品２２を覆うように、封止樹脂４０を設ける（図５（ｃ））。ここでは、第２の絶縁樹脂２３の表面に露出している第２の配線２１と、第２の電子部品２２の第２の電極２２ａとが当接するように、第２の電子部品２２を設ける。

【0055】

続いて、キャリアウェハ５０を取り除き、キャリアウェハ５０が配置されていた位置に封止樹脂４０を設ける（図５（ｄ））。

【0056】

上述した方法により、複合電子部品１００を製造することができる。ただし、複合電子部品１００の製造方法が上述した製造方法に限定されることはない。

【0057】

一実施形態における複合電子部品１００によれば、第１の回路層１０と第２の回路層２０との間に、主成分がセラミックである本体３１を貫通して一方側の主面と他方側の主面にそれぞれ露出したビア電極３２を複数有するセラミック電子部品３０が配置されており、第１の回路層１０に含まれる少なくとも１つの第１の電子部品１２と、第２の回路層２０に含まれる少なくとも１つの第２の電子部品２２との間は、セラミック電子部品３０のビア電極３２によって電気的に接続されている。そのような構成により、第１の回路層１０と第２の回路層２０との間を、はんだバンプにより接続する構成と比べて、接続抵抗を低減することができ、接続信頼性が向上する。

【0058】

ここで、複数の回路層間をはんだバンプによって接続する場合、複数のはんだバンプを設ける領域が必要となり、全体のサイズが大きくなる。これに対して、本実施形態における複合電子部品１００では、積層セラミックコンデンサのように、複合電子部品１００を構成するために必要なセラミック電子部品３０を用いて電気的な接続を行うので、はんだバンプを設ける必要がない。これにより、複合電子部品１００を小型化することができる。

【0059】

また、本実施形態における複合電子部品１００では、第１の回路層１０と第２の回路層２０の間に配置されているセラミック電子部品３０は、３個以上、好ましくは、９個以上のビア電極３２を有している。これにより、第１の回路層１０に含まれる第１の電子部品１２と、第２の回路層２０に含まれる第２の電子部品２２とを電気的に接続する際の接続抵抗をさらに低減することができる。

【0060】

また、本実施形態における複合電子部品１００において、セラミック電子部品３０は、マトリクス状に配置された複数のビア電極３２を有するので、ビア電極３２と接続する第１の配線１１および第２の配線２１の配置設計が容易となる。

【0061】

また、本実施形態における複合電子部品１００では、第１の回路層１０と第２の回路層２０との間にセラミック電子部品３０が配置されているので、セラミック電子部品３０が配置されていない構成と比べて、複合電子部品１００の反り等の変形を抑制することができる。このことを、以下で説明する。

【0062】

一実施形態における複合電子部品１００と、比較用の複合電子部品とを用意し、温度変化に起因する変形度合いを調べた。用意した複合電子部品１００は、第１の回路層１０と第２の回路層２０との間に５つのセラミック電子部品３０が設けられている。一方、比較用の複合電子部品では、２つの回路層の間にセラミック電子部品は設けられておらず、封止樹脂が設けられている。

【0063】

具体的には、１５０℃のときに無応力であるものとし、２５℃まで冷却したときの複合電子部品の変形度合いをシミュレーションにより調べた。シミュレーション結果を図６に示す。図６（ａ）および（ｃ）は、一実施形態における複合電子部品１００のシミュレーション結果を、図６（ｂ）および（ｄ）は、比較用の複合電子部品のシミュレーション結果を示す。図６（ａ）および（ｂ）は、複合電子部品の斜視図であり、図６（ｃ）および（ｄ）は、複合電子部品の断面図である。

【0064】

図６に示すように、第１の回路層１０と第２の回路層２０との間にセラミック電子部品３０が配置されている複合電子部品１００では、２つの回路層の間にセラミック電子部品が配置されていない比較用の複合電子部品と比べて、変形が小さい。すなわち、封止樹脂４０と比べて線膨張係数の小さいセラミックを主成分とする本体３１を有するセラミック電子部品３０を備えていることにより、一実施形態における複合電子部品１００は、温度が変化したときの変形度合いが小さくなる。

【0065】

本発明は、上記実施形態に限定されるものではなく、本発明の範囲内において、種々の応用、変形を加えることが可能である。例えば、上述した実施形態では、セラミック電子部品３０が積層セラミックコンデンサであるものとして説明したが、セラミック電子部品３０が積層セラミックコンデンサに限定されることはなく、主成分がセラミックである本体を貫通して一方側の主面と他方側の主面にそれぞれ露出したビア電極を複数有する構成のものであればよい。

【0066】

一実施形態における複合電子部品１００は、第１の回路層１０、セラミック電子部品３０、および、第２の回路層２０が順に積層された三層構造を有しているが、四層以上積層された構造を有していてもよい。その場合も、積層方向に隣り合う回路層の間に、複数のビア電極３２を有するセラミック電子部品３０を配置し、回路層に含まれる電子部品同士をビア電極３２によって電気的に接続すればよい。

【符号の説明】

【0067】

１０ 第１の回路層
１１ 第１の配線
１２ 第１の電子部品
１３ 第１の絶縁樹脂
２０ 第２の回路層
２１ 第２の配線
２２ 第２の電子部品
２３ 第２の絶縁樹脂
３０ セラミック電子部品
３１ セラミック電子部品の本体
３２ ビア電極
３２ａ 第１のビア電極
３２ｂ 第２のビア電極
３３ 誘電体層
３４ 第１の内部電極
３５ 第２の内部電極
４０ 封止樹脂
５０ キャリアウェハ
１００ 複合電子部品
３２１ａ 第１のビア導体
３２１ｂ 第２のビア導体
３２２ａ 第１の外部電極
３２２ｂ 第２の外部電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】