特許 7636644 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2025-02-17

(45)【発行日】2025-02-26

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H10D 30/47 20250101AFI20250218BHJP

   H10D 30/87 20250101ALI20250218BHJP

【ＦＩ】

H10D30/47 201

H10D30/87 F

【請求項の数】 16

(21)【出願番号】P 2024563414

(86)(22)【出願日】2024-03-28

(86)【国際出願番号】 JP2024012641

【審査請求日】2024-10-25

(31)【優先権主張番号】63/493,030

(32)【優先日】2023-03-30

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】520133916

【氏名又は名称】ヌヴォトンテクノロジージャパン株式会社

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(74)【代理人】

【識別番号】100137235

【弁理士】

【氏名又は名称】寺谷 英作

(74)【代理人】

【識別番号】100131417

【弁理士】

【氏名又は名称】道坂 伸一

(72)【発明者】

【氏名】神田 裕介

【審査官】恩田 和彦

(56)【参考文献】

【文献】国際公開第２０１５／０１１８７０（ＷＯ，Ａ１）

【文献】特開２０１５－０９０９２７（ＪＰ，Ａ）

【文献】特開２０１９－０１２７８３（ＪＰ，Ａ）

【文献】特開２０１７－０２２２１４（ＪＰ，Ａ）

【文献】特開２０１９－０９６７７４（ＪＰ，Ａ）

【文献】特開２０２０－０１３９６４（ＪＰ，Ａ）

【文献】国際公開第２０１０／０７４２７５（ＷＯ，Ａ１）

【文献】特開２０１４－０２９９９１（ＪＰ，Ａ）

【文献】特開２００９－１１１２０４（ＪＰ，Ａ）

【文献】特開２００５－２７７０４７（ＪＰ，Ａ）

【文献】特開２００７－０４８８６６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ ３０／４７

Ｈ１０Ｄ ３０／８７

(57)【特許請求の範囲】

【請求項1】

電子走行層と、
前記電子走行層上に設けられ、前記電子走行層よりもバンドギャップが大きい電子供給層と、
前記電子供給層上に設けられたゲート電極と、
前記ゲート電極を挟む位置において、前記電子供給層を貫通するリセス部に埋め込まれたソース側コンタクト層およびドレイン側コンタクト層と、
前記電子供給層に接するとともに、前記ソース側コンタクト層および／または前記ドレイン側コンタクト層と接しかつ前記ゲート電極と接することなく設けられた、Ｓｉを含有するｎ型半導体からなるｎ型半導体層と、
前記ｎ型半導体層上に設けられ、Ｓｉを含有し、厚さが２ｎｍ以下である合金層と、
前記電子供給層のうち前記ゲート電極が設けられていない部分上に、前記ゲート電極と接しかつ前記ソース側コンタクト層および／または前記ドレイン側コンタクト層と接することなく設けられた絶縁層と、
前記ソース側コンタクト層および／または前記ドレイン側コンタクト層上および前記合金層上に設けられた、ソース電極および／またはドレイン電極と、を有する、
半導体装置。

【請求項2】

前記ｎ型半導体層の厚さは２ｎｍ以下である、
請求項１に記載の半導体装置

【請求項3】

断面視で、前記ｎ型半導体層の幅は１μｍ以下である、
請求項１または２に記載の半導体装置。

【請求項4】

前記ｎ型半導体層の下部において、前記電子供給層における前記ｎ型半導体層側の部分のバンドギャップは、前記電子供給層における前記電子走行層側の部分のバンドギャップよりも小さい、
請求項１または２に記載の半導体装置。

【請求項5】

前記ソース電極と前記ソース側コンタクト層とは、同じ材料によって構成されており、かつＡｕを含まず、
前記ドレイン電極と前記ドレイン側コンタクト層とは、同じ材料によって構成されており、かつＡｕを含まない、
請求項１または２に記載の半導体装置。

【請求項6】

前記絶縁層はハロゲン濃度が１×１０^１８ａｔｏｍｓ／ｃｍ^３以下である、
請求項１または２に記載の半導体装置。

【請求項7】

前記絶縁層の厚さは前記合金層の厚さよりも大きい、
請求項１または２に記載の半導体装置。

【請求項8】

前記絶縁層の厚さは２ｎｍ以上３０ｎｍ以下である、
請求項７に記載の半導体装置。

【請求項9】

前記絶縁層と前記電子供給層との間に酸素の偏在がない、
請求項１または２に記載の半導体装置。

【請求項10】

前記電子走行層および前記電子供給層はＩＩＩ族窒化物半導体によって構成されている、
請求項１または２に記載の半導体装置。

【請求項11】

電子走行層上に、前記電子走行層よりもバンドギャップが大きい電子供給層を形成する工程と、
前記電子供給層上に大気暴露せずにＳｉを含有する絶縁層を形成する工程と、
前記絶縁層の一部を薄くして前記絶縁層に薄部を形成する工程と、
前記薄部の一部を絶縁層残部として残しつつ前記絶縁層の前記薄部と前記電子供給層とを貫通して前記電子走行層にまで達する貫通リセス部を形成する工程と、
前記貫通リセス部にコンタクト層を埋め込み形成する工程と、
前記絶縁層残部と前記コンタクト層とを跨いでソース電極および／またはドレイン電極を形成する工程と、
熱処理をして、前記絶縁層残部および前記電子供給層に合金層と電子供給補助層とを形成する工程と、
前記絶縁層のうち前記ソース電極および／または前記ドレイン電極から離間した部分の前記絶縁層を除去してゲート電極を形成する工程と、を含む、
半導体装置の製造方法。

【請求項12】

電子走行層上に、前記電子走行層よりもバンドギャップが大きい電子供給層を形成する工程と、
前記電子供給層上に大気暴露せずにＳｉを含有する絶縁層を形成する工程と、
前記絶縁層の一部を薄くして前記絶縁層に薄部を形成する工程と、
前記薄部の一部を絶縁層残部として残しつつ前記絶縁層の前記薄部と前記電子供給層とを貫通して前記電子走行層にまで達する貫通リセス部を形成する工程と、
前記絶縁層残部と前記貫通リセス部とを跨いでソース電極および／またはドレイン電極を形成する工程と、
熱処理をして、前記絶縁層残部および前記電子供給層に合金層と電子供給補助層とを形成する工程と、
前記絶縁層のうち前記ソース電極および／または前記ドレイン電極から離間した部分の前記絶縁層を除去してゲート電極を形成する工程と、を含む、
半導体装置の製造方法。

【請求項13】

前記絶縁層はＳｉＮからなる、
請求項１１または１２に記載の半導体装置の製造方法。

【請求項14】

前記絶縁層と前記電子供給層との間に酸素の偏在がない、
請求項１３に記載の半導体装置の製造方法。

【請求項15】

前記絶縁層に薄部を形成する工程において、前記薄部の厚さが２ｎｍ以下である、
請求項１１または１２に記載の半導体装置の製造方法。

【請求項16】

前記電子走行層および前記電子供給層はＩＩＩ族窒化物半導体によって構成されている、
請求項１１または１２に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置およびその製造方法に関し、特に、ＩＩＩ族窒化物半導体を用いたＩＩＩ族窒化物半導体装置およびその製造方法に関する。

【背景技術】

【0002】

ＩＩＩ族窒化物半導体、特に、窒化ガリウム（ＧａＮ）または窒化アルミニウムガリウム（ＡｌＧａＮ）を用いたＩＩＩ族窒化物半導体装置は、材料のバンドギャップの広さから、高い絶縁破壊電圧を有する。また、ＩＩＩ族窒化物半導体装置では、ＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成できる。

【0003】

ＡｌＧａＮ／ＧａＮヘテロ構造では、材料間での格子定数差から発生するピエゾ分極とＡｌＧａＮおよびＧａＮの自発分極との差により、ＡｌＧａＮ層とＧａＮ層との界面のＧａＮ層側に高濃度の電子（二次元電子ガス：Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）が発生し、二次元電子ガス層のチャネルが形成される。この二次元電子ガスによるチャネルを利用したＩＩＩ族窒化物半導体装置は、電子飽和速度が比較的高く、かつ、耐絶縁性が比較的高く、熱伝導率も比較的高いことから、高周波パワーデバイス等に応用されている。

【0004】

これらのＩＩＩ族窒化物半導体装置において特性を高めるためには、ＩＩＩ族窒化物半導体装置内のオーミック電極と二次元電子ガス層とのコンタクト（以下「オーミックコンタクト」と称する）や二次元電子ガスによるチャネルの抵抗等の寄生抵抗成分をできる限り低減させるとよい。

【0005】

従来、二次元電子ガスによるチャネルを利用したＩＩＩ族窒化物半導体装置において、オーミックコンタクト抵抗を低減する技術が提案されている。例えば、特許文献１には、オーミックコンタクト抵抗を低減するため、ＩＩＩ族窒化物半導体装置内のオーミック電極が形成される部分にＡｌＧａＮからなる電子供給層を貫通したリセス部（以下「貫通リセス部」と称する）を形成してオーミック電極を形成する技術が開示されている。

【先行技術文献】

【特許文献】

【0006】

【文献】国際公開第２０２１／２４６２２７号

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、特許文献１に開示された技術のように、電子供給層に貫通リセス部を形成すると、二次元電子ガス層と貫通リセス部に埋め込まれるコンタクト層とが本質的に点接続となることが不可避となる。また、電子供給層に貫通リセス部を形成すると、ＧａＮからなる二次元電子ガス層（チャネル層）とコンタクト層との界面に、貫通リセス部の形成時に結晶欠陥が生じるだけではなく、大気中の汚染物質や結合欠陥によって電子供給層における貫通リセス部の側面隣接部にキャリア（電子）濃度が低下する領域が発生し、最大ドレイン電流が低下するという問題がある。

【0008】

本開示は、このような課題を鑑みてなされたものであり、最大ドレイン電流が低下することを抑制できる半導体装置およびその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するために、本開示に係る半導体装置の一態様は、電子走行層と、前記電子走行層上に設けられ、前記電子走行層よりもバンドギャップが大きい電子供給層と、前記電子供給層上に設けられたゲート電極と、前記ゲート電極を挟む位置において、前記電子供給層を貫通するリセス部に埋め込まれたソース側コンタクト層およびドレイン側コンタクト層と、前記電子供給層に接するとともに、前記ソース側コンタクト層および／または前記ドレイン側コンタクト層と接しかつ前記ゲート電極と接することなく設けられた、Ｓｉを含有するｎ型半導体からなるｎ型半導体層と、前記ｎ型半導体層上に設けられ、Ｓｉを含有し、厚さが２ｎｍ以下である合金層と、前記電子供給層のうち前記ゲート電極が設けられていない部分上に、前記ゲート電極と接しかつ前記ソース側コンタクト層および／または前記ドレイン側コンタクト層と接することなく設けられた絶縁層と、前記ソース側コンタクト層および／または前記ドレイン側コンタクト層上および前記合金層上に設けられた、ソース電極および／またはドレイン電極と、を有する。

【0010】

また、本開示に係る半導体装置の第１の製造方法の一態様は、電子走行層上に、前記電子走行層よりもバンドギャップが大きい電子供給層を形成する工程と、前記電子供給層上に大気暴露せずにＳｉを含有する絶縁層を形成する工程と、前記絶縁層の一部を薄くして前記絶縁層に薄部を形成する工程と、前記薄部の一部を絶縁層残部として残しつつ前記絶縁層の前記薄部と前記電子供給層とを貫通して前記電子走行層にまで達する貫通リセス部を形成する工程と、前記貫通リセス部にコンタクト層を埋め込み形成する工程と、前記絶縁層残部と前記コンタクト層とを跨いでソース電極および／またはドレイン電極を形成する工程と、熱処理をして、前記絶縁層残部および前記電子供給層に合金層と電子供給補助層とを形成する工程と、前記絶縁層のうち前記ソース電極および／または前記ドレイン電極から離間した部分の前記絶縁層を除去してゲート電極を形成する工程と、を含む。

【0011】

また、本開示に係る半導体装置の第２の製造方法の一態様は、電子走行層上に、前記電子走行層よりもバンドギャップが大きい電子供給層を形成する工程と、前記電子供給層上に大気暴露せずにＳｉを含有する絶縁層を形成する工程と、前記絶縁層の一部を薄くして前記絶縁層に薄部を形成する工程と、前記薄部の一部を絶縁層残部として残しつつ前記絶縁層の前記薄部と前記電子供給層とを貫通して前記電子走行層にまで達する貫通リセス部を形成する工程と、前記絶縁層残部と前記貫通リセス部とを跨いでソース電極および／またはドレイン電極を形成する工程と、熱処理をして、前記絶縁層残部および前記電子供給層に合金層と電子供給補助層とを形成する工程と、前記絶縁層のうち前記ソース電極および／または前記ドレイン電極から離間した部分の前記絶縁層を除去してゲート電極を形成する工程と、を含む。

【発明の効果】

【0012】

本開示によれば、最大ドレイン電流が低下することを抑制できる半導体装置を得ることができる。

【図面の簡単な説明】

【0013】

【図1】図１は、実施の形態１に係る半導体装置の構成を示す断面図である。

【図2】図２は、実施の形態１に係る半導体装置のエネルギーバンドの伝導帯を示す模式図である。

【図3A】図３Ａは、実施の形態１に係る半導体装置の製造方法において、半導体積層構造体と第１絶縁層および第２絶縁層とを形成する工程を示す断面図である。

【図3B】図３Ｂは、実施の形態１に係る半導体装置の製造方法において、第１絶縁層に薄部を形成する工程を示す断面図である。

【図3C】図３Ｃは、実施の形態１に係る半導体装置の製造方法において、貫通リセス部を形成する工程を示す断面図である。

【図3D】図３Ｄは、実施の形態１に係る半導体装置の製造方法において、コンタクト層を形成する工程を示す断面図である。

【図3E】図３Ｅは、実施の形態１に係る半導体装置の製造方法において、ソース電極およびドレイン電極を形成する工程を示す断面図である。

【図3F】図３Ｆは、実施の形態１に係る半導体装置の製造方法において、熱処理をする工程を示す断面図である。

【図3G】図３Ｇは、実施の形態１に係る半導体装置の製造方法において、ゲート電極を形成する工程を示す断面図である。

【図4】図４は、実施の形態２に係る半導体装置の構成を示す断面図である。

【図5A】図５Ａは、実施の形態２に係る半導体装置の製造方法において、半導体積層構造体と第１絶縁層および第２絶縁層とを形成する工程を示す断面図である。

【図5B】図５Ｂは、実施の形態２に係る半導体装置の製造方法において、第１絶縁層に薄部を形成する工程を示す断面図である。

【図5C】図５Ｃは、実施の形態２に係る半導体装置の製造方法において、貫通リセス部を形成する工程を示す断面図である。

【図5D】図５Ｄは、実施の形態２に係る半導体装置の製造方法において、ソース電極およびドレイン電極を形成する工程を示す断面図である。

【図5E】図５Ｅは、実施の形態２に係る半導体装置の製造方法において、熱処理をする工程を示す断面図である。

【図5F】図５Ｆは、実施の形態２に係る半導体装置の製造方法において、ゲート電極を形成する工程を示す断面図である。

【発明を実施するための形態】

【0014】

以下、本開示の実施の形態について、図面を参照しながら説明する。ここで示す実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、構成要素、構成要素の配置および接続形態、並びに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

【0015】

また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺等は必ずしも一致していない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。

【0016】

また、本明細書において、半導体装置の構成における「上」や「上方」および「下」や「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構造における積層順を基に相対的な位置関係により規定される用語である。また、「上」および「下」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。

【0017】

また、本明細書および図面において、ｘ軸、ｙ軸およびｚ軸は、三次元直交座標系の三軸を示している。各実施の形態では、半導体装置が有する基板が含む上面に平行な二軸をｘ軸およびｙ軸とし、この上面に直交する方向をｚ軸方向としている。以下で説明する実施の形態において、ｚ軸正方向を上と記載し、ｚ軸負方向を下と記載する場合がある。なお、本明細書において「平面視」とは、半導体装置が有する基板をｚ軸正方向から見たときのことをいう。

【0018】

（実施の形態１）
まず、実施の形態１に係る半導体装置１について、図１を用いて説明する。図１は、実施の形態１に係る半導体装置１の構成を示す断面図である。

【0019】

本実施の形態では、半導体装置１がショットキー接合ゲート構造を備えた高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）である場合について説明する。

【0020】

図１に示すように、半導体装置１は、基板１０１と、バッファ層１０２と、電子走行層１０３と、電子供給層１０４と、第１絶縁層２０１と、第２絶縁層２０２と、ソース電極３０１と、ドレイン電極３０２と、ゲート電極３０３と、電子供給補助層４０１と、合金層４０２とを備える。

【0021】

基板１０１は、例えば、Ｓｉからなるシリコン基板である。本実施の形態において、基板１０１は、例えば、主面が（１１１）面のＳｉ単結晶からなるシリコン基板である。なお、基板１０１は、シリコン基板に限らず、窒化物半導体層を形成するための下地となるサファイア（Ｓａｐｐｈｉｒｅ）、ＳｉＣ、ＧａＮ、または、ＡｌＮ等からなる基板であってもよい。基板１０１の抵抗率は、例えば、１ｋΩ以上である。なお、基板１０１として、抵抗率が２０Ω以下のものを用いてもよい。

【0022】

バッファ層１０２は、基板１０１の上に設けられている。バッファ層１０２は、例えば、ＡｌＮおよびＡｌＧａＮの複数の積層構造からなる厚さ２μｍのＩＩＩ族窒化物半導体層である。この場合、ＡｌＮとＡｌＧａＮとを１ペアとして２０～１００ペア積層してもよい。また、バッファ層１０２は、Ａｌ_１－αＧａ_αＮ（０≦α＜０．８）層を複数層積層した構造であって、超格子構造を含んでもよい。その他に、バッファ層１０２は、ＩｎＧａＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体の単層もしくは複数層によって構成されていてもよい。なお、バッファ層１０２の炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３以上としてバッファ層１０２を高抵抗化してもよい。

【0023】

電子走行層１０３は、バッファ層１０２の上に設けられている。本実施の形態において、電子走行層１０３は、例えば、厚さ１５０ｎｍのＧａＮによって構成されたＧａＮ層である。なお、電子走行層１０３を構成するＩＩＩ族窒化物半導体は、ＧａＮに限るものではない。電子走行層１０３は、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されていてもよい。また、電子走行層１０３には、ｎ型の不純物が含まれていてもよい。

【0024】

電子供給層１０４は、電子走行層１０３の上に設けられている。電子供給層１０４は、電子走行層１０３と比べてバンドギャップが大きい。本実施の形態において、電子供給層１０４は、例えば、Ａｌ組成比が３０％のＡｌＧａＮによって構成されたた厚さ１３ｎｍのＡｌＧａＮ層である。電子供給層１０４と電子走行層１０３とのヘテロ界面の電子走行層１０３側には、高濃度の二次元電子ガスが発生し、二次元電子ガス層１０５のチャネルが形成される。したがって、半導体装置１は、二次元電子ガス層１０５を有する。詳細は、後述するが、二次元電子ガス層１０５は、二次元電子ガスの電子濃度が異なる第１の二次元電子ガス層１０５Ａと第２の二次元電子ガス層１０５Ｂとで構成されている。

【0025】

なお、ＡｌＧａＮからなる電子供給層１０４のＡｌの組成比は、３０％に限るものではない。電子供給層１０４のＡｌの組成比は、２０～１００％であってもよい。また、電子供給層１０４を構成するＩＩＩ族窒化物半導体は、ＡｌＧａＮに限るものではない。電子供給層１０４は、Ｉｎを含んだＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されていてもよい。また、電子供給層１０４には、ｎ型の不純物が含まれていてもよい。

【0026】

電子供給層１０４上には、キャップ層が設けられていてもよい。キャップ層としては、例えばＧａＮからなる厚さ約１～２ｎｍのＧａＮ層を用いることができる。また、電子走行層１０３と電子供給層１０４との間に、スペーサ層が設けられていてもよい。スペーサ層としては、例えば、ＡｌＮからなる厚さ約１ｎｍのＡｌＮ層を用いることができる。

【0027】

第１絶縁層２０１は、電子供給層１０４の上に設けられている。第１絶縁層２０１は、Ｓｉ（シリコン）を含む絶縁層である。本実施の形態において、第１絶縁層２０１は、ＳｉＮによって構成されたＳｉＮ層である。具体的には、第１絶縁層２０１は、Ｉｎ－ｓｉｔｕＳｉＮによって構成された厚さが２ｎｍのＳｉＮ層である。なお、Ｉｎ－ｓｉｔｕとは、大気暴露することなく形成されたことを意味している。したがって、Ｉｎ－ｓｉｔｕＳｉＮによって構成された第１絶縁層２０１は、電子供給層１０４を形成した後に大気暴露せずに形成されたＳｉＮ層である。

【0028】

このように第１絶縁層２０１をＩｎ－ｓｉｔｕＳｉＮによって構成することで、第１絶縁層２０１と電子供給層１０４との界面に酸素の偏在を無くすことができる。第１絶縁層２０１と電子供給層１０４との界面に酸素の偏在を無くすことで、界面準位の発生が抑えられる。これにより、界面のポテンシャルの上昇を回避して、二次元電子ガスの電子濃度が低くなることを抑制できる。

【0029】

第１絶縁層２０１の層厚は、２ｎｍ以上３０ｎｍ以下であるとよい。第１絶縁層２０１の層厚を２ｎｍ以上にすることで、自然酸化によって第１絶縁層２０１と電子供給層１０４との界面に酸素が偏在することを抑制できる。一方、第１絶縁層２０１の層厚が３０ｎｍを超えると、半導体装置１を作製するときにウエハが反ってしまい、半導体装置１の品質が低下する。このため、第１絶縁層２０１の層厚は３０ｎｍ以下であるとよい。つまり、第１絶縁層２０１の層厚を３０ｎｍ以下にすることで、ウエハの反りを抑制することができる。

【0030】

また、第１絶縁層２０１は、酸素を含まない方がよい。第１絶縁層２０１が酸素を含むと、第１絶縁層２０１と電子供給層１０４との界面における界面準位が増加して、第１絶縁層２０１と電子供給層１０４との界面のポテンシャルが上昇し、二次元電子ガスの電子濃度が低くなる。第１絶縁層２０１が酸素を含まないことで、二次元電子ガスの電子濃度が低下することを抑制できる。

【0031】

第２絶縁層２０２は、第１絶縁層２０１の上に設けられている。本実施の形態において、第２絶縁層２０２は、第１絶縁層２０１に接している。第２絶縁層２０２の層厚は、第１絶縁層２０１の層厚よりも厚いが、これに限らない。つまり、第２絶縁層２０２の層厚は、第１絶縁層２０１の層厚よりも薄くてもよい。第２絶縁層２０２は、例えば、ＳｉＯ_２によって構成された厚さが５０ｎｍのシリコン酸化物層である。なお、第２絶縁層２０２は、ＳｉＯ_２に限らず、ＳｉＮまたはＳｉＯＮ等によって構成されていてもよい。

【0032】

第１絶縁層２０１には、開口部２０１ａが設けられている。開口部２０１ａは、第１絶縁層２０１において、ゲート電極３０３が設けられる領域に形成されている。したがって、第１絶縁層２０１は、電子供給層１０４のうちゲート電極３０３が設けられていない部分上に設けられている。

【0033】

また、第２絶縁層２０２には開口部２０２ａが設けられている。開口部２０２ａは、第２絶縁層２０２において、ゲート電極３０３が設けられる領域に形成されている。したがって、第２絶縁層２０２は、第１絶縁層２０１のうちゲート電極３０３が設けられていない部分上に設けられている。

【0034】

第１絶縁層２０１および第２絶縁層２０２は、ゲート電極３０３と接している。また、第１絶縁層２０１および第２絶縁層２０２は、コンタクト層２１２とは接していない。本実施の形態において、第１絶縁層２０１および第２絶縁層２０２は、ソース側コンタクト層２１２Ａおよびドレイン側コンタクト層２１２Ｂのいずれにも接していないが、これに限らない。例えば、第１絶縁層２０１は、ソース側コンタクト層２１２Ａおよびドレイン側コンタクト層２１２Ｂの一方に接しないが、他方に接していてもよい。また、第２絶縁層２０２は、ソース側コンタクト層２１２Ａおよびドレイン側コンタクト層２１２Ｂの一方に接しないが、他方に接していてもよい。

【0035】

電子供給層１０４には、貫通リセス部２１１が設けられている。本実施の形態において、貫通リセス部２１１は、第１絶縁層２０１と電子供給層１０４とを貫通し、電子走行層１０３に到達するように設けられている。貫通リセス部２１１は、電子走行層１０３の内部にまで到達しており、電子走行層１０３には凹部が設けられている。

【0036】

電子走行層１０３の上面から貫通リセス部２１１の底面の最底部までの距離は１０ｎｍ以下であるとよい。一例として、電子走行層１０３の上面から貫通リセス部２１１の底面の最底部までの距離は、５ｎｍである。また、貫通リセス部２１１の底面における中央部から側部へ向かう仰角は、１０度以下であるとよく、５度以下であるとさらによい。このようにすることで、ドライエッチングによって貫通リセス部２１１を形成する際に貫通リセス部２１１の側面に結晶欠陥が生じることを低減することができ、最大ドレイン電流が低下することを抑制できる。

【0037】

貫通リセス部２１１は、ソース電極３０１とドレイン電極３０２とが設けられる領域に対応して設けられている。具体的には、貫通リセス部２１１は、ゲート電極３０３を挟んで対向するように一対設けられている。

【0038】

貫通リセス部２１１には、コンタクト層２１２が設けられている。コンタクト層２１２は、貫通リセス部２１１を埋め込むように設けられている。一対の貫通リセス部２１１の一方に設けられたコンタクト層２１２は、ソース側コンタクト層２１２Ａであり、一対の貫通リセス部２１１の他方に設けられたコンタクト層２１２は、ドレイン側コンタクト層２１２Ｂである。ソース側コンタクト層２１２Ａとドレイン側コンタクト層２１２Ｂとは、ゲート電極３０３を挟む位置に設けられている。

【0039】

なお、貫通リセス部２１１は、第１絶縁層２０１および第２絶縁層２０２と離間して設けられている。したがって、貫通リセス部２１１に埋め込まれるコンタクト層２１２も第１絶縁層２０１および第２絶縁層２０２と離間しており、コンタクト層２１２と第１絶縁層２０１および第２絶縁層２０２とは接していない。

【0040】

コンタクト層２１２は、例えば、ｎ型ＧａＮによって構成されたｎ－ＧａＮ層である。なお、コンタクト層２１２を構成する材料は、ｎ型ＧａＮに限らず、ｎ型の不純物としてＳｉやＧｅ等のドナーを含んだ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されていてもよいし、Ｔｉ、Ａｌとを順に積層した積層構造からなる多層電極膜で構成されていてもよい。また、コンタクト層２１２を構成する材料は、Ｔｉ、Ｔａ、Ａｌ、Ａｕ、Ｈｆ、ＲｕおよびＣｕを用いて構成されていてもよい。

【0041】

コンタクト層２１２の上には、ソース電極３０１またはドレイン電極３０２が設けられている。具体的には、ソース側コンタクト層２１２Ａの上にはソース電極３０１が設けられており、ドレイン側コンタクト層２１２Ｂの上にはドレイン電極３０２が設けられている。ソース電極３０１とドレイン電極３０２とは、ゲート電極３０３を挟んで対向するように設けられている。

【0042】

また、ソース電極３０１およびドレイン電極３０２は、コンタクト層２１２上および合金層４０２上に設けられている。本実施の形態において、ソース電極３０１およびドレイン電極３０２は、さらに、第２絶縁層２０２の一部の上も覆っている。具体的には、ソース電極３０１は、ソース側コンタクト層２１２Ａと合金層４０２と第２絶縁層２０２の一部とを覆うように設けられている。また、ドレイン電極３０２は、ドレイン側コンタクト層２１２Ｂと合金層４０２と第２絶縁層２０２の一部とを覆うように設けられている。

【0043】

ソース電極３０１とドレイン電極３０２とは、例えば、層厚３０ｎｍのＴｉ膜と層厚２００ｎｍのＡｌ膜とを順に積層した積層構造からなる多層電極膜によって構成されるが、これに限らない。また、ソース電極３０１とドレイン電極３０２は、Ｔｉ、Ｔａ、Ｗ、Ａｌ、Ａｕ、Ｈｆ、ＲｕおよびＣｕを用いて構成されていてもよい。

【0044】

ゲート電極３０３は、電子供給層１０４の上に設けられている。具体的には、ゲート電極３０３は、第１絶縁層２０１に設けられた開口部２０１ａおよび第２絶縁層２０２に設けられた開口部２０２ａを介して電子供給層１０４の上に設けられている。なお、第１絶縁層２０１の開口部２０１ａの開口幅と第２絶縁層２０２の開口部２０２ａの開口幅とは同じであるが、これに限らない。

【0045】

ゲート電極３０３は、例えば、ＴｉＮ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜である。なお、ゲート電極３０３は、ＴｉＮ膜とＡｌ膜との積層構造に限るものではなく、遷移金属の窒化物および炭化物によって構成されていてもよい。具体的には、ゲート電極３０３は、ＴｉＮ、ＷＮ、ＴａＮ、ＨｆＮによって構成されていてもよい。また、ゲート電極３０３は、Ｔｉ、Ｔａ、Ｗ、Ａｌ、Ｐｄ、Ｐｔ、Ｈｆ、ＲｕおよびＣｕを用いて構成されていてもよく、これらの元素を含んだ化合物でもよいし、複数の積層構造からなる多層電極膜であってもよい。なお、電子供給層１０４とゲート電極３０３との間に、他の絶縁層またはｐ型の窒化物半導体層が設けられてもよい。

【0046】

電子供給補助層４０１は、Ｓｉを含有するｎ型半導体からなるｎ型半導体層である。電子供給補助層４０１の厚さは、２ｎｍ以下であるとよいが、これに限るものではない。本実施の形態において、電子供給補助層４０１は、Ｓｉを含有する厚さが１ｎｍのｎ型ＡｌＧａＮからなるｎ－ＡｌＧａＮ層である。

【0047】

電子供給補助層４０１は、ゲート電極３０３には接しておらず、電子供給層１０４およびコンタクト層２１２に接している。平面視において、電子供給補助層４０１は、コンタクト層２１２と第１絶縁層２０１との間に設けられている。断面視において、電子供給補助層４０１は、電子供給層１０４のコンタクト層２１２側の端部に埋め込まれるように設けられている。具体的には、電子供給補助層４０１は、断面視において、上面が電子供給層１０４の上面と面一となり、下面が電子供給層１０４の上面と下面の間に位置するように設けられている。

【0048】

本実施の形態において、電子供給補助層４０１は、ソース側コンタクト層２１２Ａおよびドレイン側コンタクト層２１２Ｂの各々に接している。具体的には、電子供給補助層４０１は、電子供給層１０４におけるソース側コンタクト層２１２Ａ側の端部に埋め込まれているとともに、ドレイン側コンタクト層２１２Ｂ側の端部に埋め込まれている。なお、電子供給補助層４０１は、ソース側コンタクト層２１２Ａおよびドレイン側コンタクト層２１２Ｂのいずれか一方のみに接していてもよい。また、電子供給補助層４０１は、複数に分割されていてもよい。この場合、複数の電子供給補助層４０１のうちソース電極３０１側の電子供給補助層４０１がソース側コンタクト層２１２Ａに接し、複数の電子供給補助層４０１のうちドレイン電極３０２側の電子供給補助層４０１がドレイン側コンタクト層２１２Ｂに接していてもよい。

【0049】

電子供給補助層４０１の幅は、電子供給補助層４０１のゲート電極３０３側の端部とゲート電極３０３との距離Ｌより小さくてもよい。一例として、電子供給補助層４０１の幅は、断面視で、１μｍ以下である。このようにすることで、ゲート電極３０３とドレイン電極３０２との間のリーク電流が増加することを効率的に抑制できる。

【0050】

また、ソース電極３０１側の電子供給補助層４０１およびドレイン電極３０２側の電子供給補助層４０１のうちの一方がゲート電極３０３に接しておらず、他方がゲート電極３０３に接していてもよい。例えば、ドレイン電極３０２側の電子供給補助層４０１の幅が上記の距離Ｌの範囲内である場合には、ソース電極３０１側の電子供給補助層４０１についてはゲート電極３０３と接していてもよい。このようにすることで、ソース電極３０１とゲート電極３０３との間のアクセス抵抗を低減できるため、最大ドレイン電流を高くすることができる。

【0051】

合金層４０２は、ｎ型半導体層である電子供給補助層４０１の上に設けられている。具体的には、合金層４０２は、電子供給補助層４０１の直上に設けられており、電子供給補助層４０１に接している。

【0052】

合金層４０２は、Ｓｉを含有するＳｉ系合金層である。合金層４０２は、第１絶縁層２０１を構成する元素とソース電極３０１および／またはドレイン電極３０２を構成する元素とが反応した合金層である。この場合、合金層４０２を構成するＳｉは、第１絶縁層２０１に含まれるＳｉに由来するものである。本実施の形態において、第１絶縁層２０１がＳｉＮ層であり、ソース電極３０１およびドレイン電極３０２がＴｉ膜とＡｌ膜との積層膜であるので、合金層４０２は、Ｔｉ、Ａｌ、Ｓｉ、Ｎによって構成された合金層である。具体的には、合金層４０２は、ＴｉＡｌＳｉＮ合金によって構成された厚さが１ｎｍのＴｉＡｌＳｉＮ合金層である。合金層４０２の厚さは、１ｎｍに限るものではないが、２ｎｍ以下であるとよい。このようにすることで、電子供給層１０４に拡散するＳｉ濃度を高くすることができる。

【0053】

なお、合金層４０２を構成する合金は、ＴｉＡｌＳｉＮ合金に限るものではなく、第１絶縁層２０１を構成する元素の種類とソース電極３０１およびドレイン電極３０２を構成する元素の種類とによって、種々の組み合わせの合金が考えられる。具体的には、合金層４０２は、Ｔｉ、Ｔａ、Ａｌ、Ａｕ、Ｈｆ、ＲｕおよびＣｕの元素のうち少なくとも一つとＳｉとを含んだ合金によって構成されていてもよい。

【0054】

また、合金層４０２は、ゲート電極３０３には接していないが、コンタクト層２１２に接している。平面視において、合金層４０２は、コンタクト層２１２と第１絶縁層２０１との間に設けられている。本実施の形態において、合金層４０２は、コンタクト層２１２に接しているだけではなく、第１絶縁層２０１にも接している。

【0055】

本実施の形態において、合金層４０２は、ソース側コンタクト層２１２Ａおよびドレイン側コンタクト層２１２Ｂの各々に接している。なお、合金層４０２は、ソース側コンタクト層２１２Ａおよびドレイン側コンタクト層２１２Ｂのいずれか一方のみに接していてもよい。また、合金層４０２は、複数に分割されていてもよい。この場合、複数の合金層４０２のうちソース電極３０１側の合金層４０２がソース側コンタクト層２１２Ａに接し、複数の合金層４０２のうちドレイン電極３０２側の合金層４０２がドレイン側コンタクト層２１２Ｂに接していてもよい。

【0056】

このような構造の半導体装置１にすることで、二次元電子ガス層１０５の電子濃度を、電子供給補助層４０１および合金層４０２が存在する部分と電子供給補助層４０１および合金層４０２が存在しない部分とで異ならせることができる。具体的には、二次元電子ガス層１０５は、電子供給補助層４０１および合金層４０２の下方に位置しない部分の第１の二次元電子ガス層１０５Ａと、電子供給補助層４０１および合金層４０２に位置する部分の第２の二次元電子ガス層１０５Ｂとを有しており、第２の二次元電子ガス層１０５Ｂの電子濃度は、第１の二次元電子ガス層１０５Ａの電子濃度に対して高くなっている。なお、コンタクト層２１２と第２の二次元電子ガス層１０５Ｂとは、電気的にオーミック接続されている。

【0057】

ここで、第２の二次元電子ガス層１０５Ｂの電子濃度が第１の二次元電子ガス層１０５Ａの電子濃度よりも高くなるメカニズムを、図２を用いて説明する。図２は、実施の形態１に係る半導体装置１のエネルギーバンドの伝導帯を示す模式図である。

【0058】

図２において、実線Ａは、図１の一点鎖線Ａに対応する部分のダイアグラムであり、破線Ｂは、図１の一点鎖線Ｂに対応する部分のダイアグラムである。つまり、図２における実線Ａは、ゲート電極３０３の隣接部であるゲート隣接部（つまり電子供給補助層４０１および合金層４０２が設けられていない部分）のダイアグラムであり、対応する層の名称は下側の両矢印の列（Ａ）で示している。また、図２における破線Ｂは、コンタクト層２１２の隣接部であるコンタクト隣接部（つまり電子供給補助層４０１および合金層４０２が設けられた部分）のダイアグラムであり、対応する層の名称は上側の両矢印の列（Ｂ）で示している。なお、電子供給補助層４０１より上側（図中の左側）の破線は、金属であるドレイン電極３０２のフェルミ準位が伝導帯と一致していることを示している。

【0059】

上記のように、本実施の形態における半導体装置１では、ｎ型半導体からなる電子供給補助層４０１が電子供給層１０４の内部に設けられている。これにより、電子供給層１０４が設けられた部分において、電子供給層１０４のポテンシャルが相対的に低下するため、電子供給層１０４と電子走行層１０３との界面位置のポテンシャルが低下する。この結果、第２の二次元電子ガス層１０５Ｂの電子濃度が増加することになる。すなわち、電子供給補助層４０１の下方に位置する第２の二次元電子ガス層１０５Ｂの電子濃度が、電子供給補助層４０１の下方に位置しない第１の二次元電子ガス層１０５Ａの電子濃度に対して相対的に大きくなる。

【0060】

このように、第２の二次元電子ガス層１０５Ｂの電子濃度が第１の二次元電子ガス層１０５Ａの電子濃度よりも高くなることで、電子供給層１０４における貫通リセス部２１１の側面隣接部の電子濃度が低くなることを低減できる。この結果、最大ドレイン電流が低下することを抑制できる。しかも、第１の二次元電子ガス層１０５Ａに対応するゲート隣接部の電子濃度が維持されているので、ゲート電極３０３とドレイン電極３０２との間のリーク電流を低減することもできる。つまり、本実施の形態における半導体装置１の構成により、最大ドレイン電流の低下抑制とゲート－ドレイン間のリーク電流低減との両立を図ることができる。また、コンタクト層２１２を介してだけでなく、電子供給補助層４０１および合金層４０２を介しての電流も増加するため、最大ドレイン電流が低下することをさらに抑制できる。

【0061】

なお、本実施の形態における半導体装置１において、電子供給補助層４０１の幅は、１μｍ以下であるとよい。このようにすることで、ゲート電極３０３とドレイン電極３０２との間のリーク電流を効率的に少なくすることができる。

【0062】

また、本実施の形態における半導体装置１では、電子供給補助層４０１の下方において、電子供給層１０４における電子供給補助層４０１側のバンドギャップが、電子供給層１０４における電子走行層１０３側のバンドギャップよりも小さくてもよい。具体的には、電子供給層１０４がＡｌＧａＮで構成されている場合、電子供給層１０４における電子供給補助層４０１側のＡｌ組成が、電子供給層１０４における電子走行層１０３側のＡｌ組成よりも小さくてもよい。ＡｌＧａＮはＡｌ組成が大きい程電子親和力が低いため、Ｓｉを含有する合金層４０２を電子供給補助層４０１に接触させたときの障壁高さが低くなる。このため、電子供給層１０４における電子供給補助層４０１側のバンドギャップを、電子供給層１０４における電子走行層１０３側のバンドギャップよりも小さくすることで、オーミックコンタクト抵抗を低減することができる。しかも、オーミックコンタクト抵抗を低くすることで、ドレイン電流のバラツキを低減することができる。

【0063】

また、本実施の形態における半導体装置１において、第１絶縁層２０１と電子供給補助層４０１とは、フッ素（Ｆ）または塩素（Ｃｌ）等のハロゲンを含んでいてもよいが、第１絶縁層２０１と電子供給補助層４０１のハロゲン濃度は、いずれも１×１０^１８ａｔｏｍｓ／ｃｍ^３以下であるとよい。これは、半導体層や絶縁層中に含まれるハロゲンは、電気陰性度が高いために負の固定電荷となるからである。このため、第１絶縁層２０１のハロゲン濃度が１×１０^１８ａｔｏｍｓ／ｃｍ^３以下であることで、第１絶縁層２０１における負の固定電荷を少なくすることができる。これにより、電子供給層１０４と電子走行層１０３との界面位置のポテンシャルの上昇をなくすことができ、ハロゲンによって第２の二次元電子ガス層１０５Ｂの電子濃度が減少することをなくすことができる。

【0064】

また、本実施の形態における半導体装置１において、第１絶縁層２０１の厚さは、合金層４０２の厚さよりも大きくてもよい。このようにすることで、ゲート電極３０３とドレイン電極３０２との間のリーク電流をさらに低減できる。

【0065】

次に、本実施の形態における半導体装置１の製造方法について、図３Ａ～図３Ｇを用いて説明する。図３Ａ～図３Ｇは、実施の形態１に係る半導体装置１の製造方法における各工程を示す断面図である。図３Ａは、半導体積層構造体１００と第１絶縁層２０１および第２絶縁層２０２とを形成する工程を示している。図３Ｂは、第１絶縁層２０１に薄部２０１ｂを形成する工程を示している。図３Ｃは、貫通リセス部２１１を形成する工程を示している。図３Ｄは、コンタクト層２１２を形成する工程を示している。図３Ｅは、ソース電極３０１およびドレイン電極３０２を形成する工程を示している。図３Ｆは、熱処理をする工程を示している。図３Ｇは、ゲート電極３０３を形成する工程を示している。

【0066】

まず、図３Ａに示すように、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、基板１０１の上に、バッファ層１０２、電子走行層１０３および電子供給層１０４からなる半導体積層構造体１００を形成する（半導体積層構造体形成工程）。

【0067】

本実施の形態では、Ｓｉからなる基板１０１の上に、層厚が２μｍでＡｌＮおよびＡｌＧａＮの積層構造からなるバッファ層１０２と、層厚が２００ｎｍでＧａＮからなる電子走行層１０３と、層厚が２０ｎｍでＡｌ組成比２５％のＡｌＧａＮからなる電子供給層１０４とを、＋ｃ面方向（＜０００１＞方向）に順次エピタキシャル成長することで、半導体積層構造体１００を形成する。

【0068】

次いで、半導体積層構造体１００の上に、Ｓｉを含有する絶縁層として第１絶縁層２０１を形成する（第１絶縁層形成工程）。具体的には、半導体積層構造体１００を形成した後に、同じ半導体結晶成長装置（ＭＯＣＶＤ炉）内でＳｉＮからなる層厚が２ｎｍの第１絶縁層２０１を形成する。つまり、大気暴露せずに電子供給層１０４の上に第１絶縁層２０１を形成している。このように、大気暴露することなく第１絶縁層２０１を電子供給層１０４の直上に形成することで、電子供給層１０４と第１絶縁層２０１との間に酸素が偏在しない。

【0069】

次いで、第１絶縁層２０１の上に第２絶縁層２０２を形成する（第２絶縁層形成工程）。具体的には、第１絶縁層２０１を形成した後、半導体積層構造体１００および第１絶縁層２０１が形成された基板１０１を別の装置に移して、ＳｉＯ_２からなる層厚が５０ｎｍの第２絶縁層２０２を形成する。この構造において、電子供給層１０４と電子走行層１０３とのヘテロ界面の電子走行層１０３側に、高濃度の二次元電子ガスが発生し、二次元電子ガス層１０５が形成される。

【0070】

なお、第１絶縁層２０１と第２絶縁層２０２を形成する際の成膜条件としては、例えば、成長温度は９００～１１５０℃であり、原料ガスはＳｉＨ_４とＮＨ_３である。また、第１絶縁層２０１にハロゲンを不純物として混入させないために、ＭＯＣＶＤ炉内をドライクリーニングする際にハロゲンを用いない方がよい。また、ドライクリーニングする際にハロゲンを用いたとしても、ドライクリーニングした後にＮ_２やＮＨ_３等でＭＯＣＶＤ炉内からハロゲンを除去するとよい。

【0071】

次に、図３Ｂに示すように、第１絶縁層２０１の一部を薄くして第１絶縁層２０１に薄部２０１ｂを形成する（薄部形成工程）。

【0072】

具体的には、第２絶縁層２０２の上にレジストを塗布した後にリソグラフィー法によってレジストをパターニングすることで、第２絶縁層２０２上におけるコンタクト層２１２と電子供給補助層４０１および合金層４０２とを形成する領域を除いた部分にマスク（レジストマスク）を形成する。つまり、レジストにおけるコンタクト層２１２と電子供給補助層４０１および合金層４０２とを形成する領域に、開口部を形成する。具体的には、ソース側コンタクト層２１２Ａおよびドレイン側コンタクト層２１２Ｂを形成する領域の各々を含む領域に開口部を形成する。

【0073】

続いて、開口部を有するレジストをマスクとしてエッチングを施すことで、第２絶縁層２０２の一部を除去するとともに第１絶縁層２０１の一部を薄膜化する。この場合、開口部を有するレジストをマスクとしてドライエッチングおよびウェットエッチングを施すことにより、第１絶縁層２０１に対して第２絶縁層２０２を選択的に除去することができる。つまり、ドライエッチングおよびウェットエッチングを施すことにより、コンタクト層２１２と電子供給補助層４０１および合金層４０２とを形成する領域について、第２絶縁層２０２を除去するとともに第１絶縁層２０１を薄膜化する。これにより、図３Ｂに示すように、第１絶縁層２０１の一部（コンタクト層２１２と電子供給補助層４０１および合金層４０２とを形成する領域）を薄くして、残膜として第１絶縁層２０１に薄部２０１ｂを形成することができる。その後、マスク（レジスト）およびドライエッチングで発生したポリマーを除去する。

【0074】

なお、第１絶縁層２０１および第２絶縁層２０２にウェットエッチングを施す場合、ＤＨＦまたはＢＨＦを用いることで、第１絶縁層２０１に対して第２絶縁層２０２を選択的に除去することができる。また、ＳｉＯ_２からなる第２絶縁層２０２を形成するときに、第１絶縁層２０１の表面を酸化することで第１絶縁層２０１の一部のみを選択的に除去してもよい。

【0075】

また、第１絶縁層２０１の薄部２０１ｂ（残膜）の厚さは、２ｎｍ以下であるとよい。この場合、第１絶縁層２０１の薄部２０１ｂ（残膜）の厚さは、薄膜化する前の第１絶縁層２０１の厚さの半分以上であるとよい（つまり半分以上残すとよい）が、これに限らない。一例として、薄化する前の第１絶縁層２０１の厚さが２ｎｍである場合、第１絶縁層２０１の薄部２０１ｂ（残膜）は、１．５ｎｍである。

【0076】

次に、図３Ｃに示すように、第１絶縁層２０１の薄部２０１ｂの端部と半導体積層構造体１００の一部とを除去して貫通リセス部２１１を形成する（貫通リセス部形成工程）。具体的には、第１絶縁層２０１の薄部２０１ｂの一部を絶縁層残部２０１ｂ１として残しつつ第１絶縁層２０１の薄部２０１ｂと電子供給層１０４とを貫通して電子走行層１０３にまで達する貫通リセス部２１１を形成する。

【0077】

この場合、まず、第２絶縁層２０２の上と第１絶縁層２０１の薄部２０１ｂの一部の上とにレジストを塗布した後にリソグラフィー法によりレジストをパターニングすることで、貫通リセス部２１１を形成する領域以外にマスク（レジストマスク）を形成する。つまり、レジストは、貫通リセス部２１１を形成する領域に開口部を形成する。具体的には、レジストは、ソース側コンタクト層２１２Ａおよびドレイン側コンタクト層２１２Ｂを形成する領域の各々に開口部を有する。

【0078】

続いて、その開口部を有するレジストをマスクとしてドライエッチングを施すことにより、第１絶縁層２０１の薄部２０１ｂの一部を絶縁層残部２０１ｂ１として残しつつ、第１絶縁層２０１の薄部２０１ｂの端部と電子供給層１０４とを貫通して電子走行層１０３にまで達する貫通リセス部２１１を形成する。具体的には、図３Ｃに示すように、ソース側コンタクト層２１２Ａおよびドレイン側コンタクト層２１２Ｂを形成する領域の各々に対応して２つの貫通リセス部２１１を形成する。貫通リセス部２１１を形成することで、電子走行層１０３の一部が露出することになる。その後、マスク（レジスト）およびドライエッチングで発生したポリマーを除去する。

【0079】

なお、本実施の形態では、ドライエッチングによって貫通リセス部２１１を形成したが、これに限らない。具体的には、ウェットエッチングによって貫通リセス部２１１を形成してもよい。

【0080】

また、第１絶縁層２０１を薄膜化してドライエッチングにより貫通リセス部２１１を形成した後、ＳＰＭ、ＡＰＭまたはＫＯＨを用いて選択的に電子供給層１０４の側面をウェットエッチングしてもよい。これにより、貫通リセス部２１１の側面を傾斜面にすることができる。具体的には、貫通リセス部２１１の側面を、貫通リセス部２１１の底面の中央から側部への方向に５度以下の仰角を含む傾斜面にすることができる。

【0081】

次に、図３Ｄに示すように、貫通リセス部２１１にコンタクト層２１２を埋め込み形成する（コンタクト層形成工程）。

【0082】

具体的には、第２絶縁層２０２と第１絶縁層２０１の絶縁層残部２０１ｂ１とをマスクとして２つの貫通リセス部２１１を埋め込むようにＭＯＣＶＤを用いてｎ^＋－ＧａＮを成長させる。これにより、２つの貫通リセス部２１１の各々にｎ^＋－ＧａＮからなるコンタクト層２１２を選択的に埋め込み形成することができる。なお、２つの貫通リセス部２１１の一方に埋め込まれたコンタクト層２１２がソース側コンタクト層２１２Ａであり、２つの貫通リセス部２１１の他方に埋め込まれたコンタクト層２１２がドレイン側コンタクト層２１２Ｂである。

【0083】

本実施の形態では、ｎ型の不純物としてＳｉをドーピングし、１００ｎｍの厚さでｎ^＋－ＧａＮを成長させることでコンタクト層２１２を形成した。コンタクト層２１２のＳｉのドーピング濃度は、例えば２×１０^１９／ｃｍ^３である。なお、コンタクト層２１２は、再成長に限らず、スパッタによって形成してもよいし、貫通リセス部２１１を形成せずにイオン注入およびプラズマ処理等によって形成してもよい。

【0084】

次に、図３Ｅに示すように、第１絶縁層２０１の絶縁層残部２０１ｂ１とコンタクト層２１２とを跨いでソース電極３０１およびドレイン電極３０２を形成する（ソース電極／ドレイン電極の形成工程）。

【0085】

具体的には、蒸着またはスパッタにより層厚３０ｎｍのＴｉ膜および層厚２００ｎｍのＡｌ膜を順に堆積して積層膜を形成した後、リフトオフ法により不要な積層膜を除去することで、Ｔｉ膜とＡｌ膜との積層膜からなる所定形状のソース電極３０１とドレイン電極３０２とをコンタクト層２１２の上に形成する。本実施の形態では、ソース側コンタクト層２１２Ａの上にソース電極３０１が形成され、ドレイン側コンタクト層２１２Ｂの上にドレイン電極３０２が形成される。その後、レジストマスクおよびポリマーを除去する。

【0086】

なお、本実施の形態では、蒸着とリフトオフ法とによりソース電極３０１およびドレイン電極３０２を形成したが、これに限らない。例えば、スパッタによりＴｉ膜およびＡｌ膜を順に堆積して積層膜を形成した後に、リソグラフィー法およびドライエッチング法を用いて積層膜をパターニングすることで、所定形状のソース電極３０１とドレイン電極３０２とを形成してもよい。

【0087】

次に、図３Ｆに示すように、熱処理をして、第１絶縁層２０１の絶縁層残部２０１ｂ１および電子供給層１０４に、電子供給補助層４０１と合金層４０２とを形成する（熱処理工程）。

【0088】

この熱処理の温度は、例えば、４００～６００℃であり、好ましくは、５００～５５０℃である。また、熱処理は、酸素を含まない雰囲気下で行うとよい。本実施の形態では、Ｎ_２雰囲気下で５４０℃の温度で熱処理を施した。

【0089】

このように熱処理を施すことで、第１絶縁層２０１の絶縁層残部２０１ｂ１および電子供給層１０４の各々を構成する元素とソース電極３０１およびドレイン電極３０２の各々を構成する元素とが熱により相互拡散および合金化して、電子供給補助層４０１および合金層４０２が形成される。

【0090】

具体的には、本実施の形態では、第１絶縁層２０１がＳｉを含む絶縁層であり、電子供給層１０４がＡｌＧａＮ層であるので、第１絶縁層２０１の絶縁層残部２０１ｂ１に接する電子供給層１０４の上層部分は、第１絶縁層２０１を構成するＳｉの拡散によって窒素空孔が形成されてｎ型化して、電子供給補助層４０１としてｎ型ＡｌＧａＮ層が形成される。つまり、ｎ型半導体層である電子供給補助層４０１が形成される。

【0091】

しかも、本実施の形態では、ソース電極３０１およびドレイン電極３０２がＴｉを含むので、このＴｉの拡散による窒素空孔の形成によっても電子供給層１０４の上層部分がｎ型化する。つまり、本実施の形態では、熱処理によるＳｉの拡散とＴｉの拡散とによって電子供給層１０４の上層部分がｎ型化してｎ型半導体層である電子供給補助層４０１が形成される。

【0092】

このように、電子供給層１０４の上層部分がｎ型化してｎ型半導体層である電子供給補助層４０１が形成されることにより、第１の二次元電子ガス層１０５Ａよりも電子濃度が高い第２の二次元電子ガス層１０５Ｂが生成される。この結果、第２の二次元電子ガス層１０５Ｂとソース電極３０１およびドレイン電極３０２とが電気的にオーミック接続される。

【0093】

なお、熱処理により第１絶縁層２０１のＳｉが電子供給層１０４にまで拡散しやすくするために、第１絶縁層２０１の薄部２０１ｂの一部である絶縁層残部２０１ｂ１は、薄い方がよい。この場合、上記のように、第１絶縁層２０１の薄部２０１ｂの厚さは、２ｎｍ以下であるとよい。このようにすることで、電子供給層１０４の上層部分におけるＳｉの含有率を増大させることができ、電子供給層１０４の上層部分をよりｎ型化させることができる。

【0094】

次に、図３Ｇに示すように、第１絶縁層２０１のうちソース電極３０１およびドレイン電極３０２から離間した部分の第１絶縁層２０１を除去してゲート電極３０３を形成する（ゲート電極形成工程）。本実施の形態では、第１絶縁層２０１の上に第２絶縁層２０２が形成されているので、第１絶縁層２０１および第２絶縁層２０２のうちソース電極３０１およびドレイン電極３０２から離間した部分の第１絶縁層２０１を除去してゲート電極３０３を形成する。

【0095】

具体的には、第２絶縁層２０２の上にレジストを塗布した後にリソグラフィー法によりゲート電極３０３が形成される領域（ゲート電極形成予定領域）以外にマスク（レジストマスク）を形成する。次いで、ドライエッチング法を用いて第２絶縁層２０２と第１絶縁層２０１とを選択的に除去して、電子供給層１０４が露出するように第１絶縁層２０１に開口部２０１ａを形成するとともに第２絶縁層２０２の開口部２０２ａを形成する。次いで、マスク（レジストマスク）およびドライエッチングにより発生したポリマーを除去する。その後、開口部２０１ａ、２０２ａにゲート電極３０３を形成する。具体的には、層厚が５０ｎｍのＴｉＮ膜と層厚が４５０ｎｍのＡｌ膜とをスパッタ法により順に堆積した積層膜を形成した後、リソグラフィー法およびドライエッチング法を用いて積層膜をパターニングすることで、図３Ｆに示される所定形状のゲート電極３０３を形成する。その後、マスクおよびドライエッチングにより発生したポリマーを除去する。

【0096】

このように、図３Ａ～図３Ｇの一連の工程を経ることで、図１に示される構造の半導体装置１が完成する。

【0097】

（実施の形態２）
次に、実施の形態２に係る半導体装置２について、図４を用いて説明する。図４は、実施の形態２に係る半導体装置２の構成を示す断面図である。なお、以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。

【0098】

本実施の形態に係る半導体装置２は、上記実施の形態１に係る半導体装置１と比べて、ソース電極３０１Ａおよびドレイン電極３０２Ａの構成が異なる。具体的には、本実施の形態におけるソース電極３０１Ａおよびドレイン電極３０２Ａは、上記実施の形態１における半導体装置１において、ソース電極３０１およびドレイン電極３０２とコンタクト層２１２とが同一材料で構成されて一体になったものである。

【0099】

より具体的には、本実施の形態におけるソース電極３０１Ａは、上記実施の形態１において、ソース電極３０１とソース側コンタクト層２１２Ａとが同じ材料によって構成されて一体になったものである。また、本実施の形態におけるドレイン電極３０２Ａは、上記実施の形態１において、ドレイン電極３０２とドレイン側コンタクト層２１２Ｂとが同じ材料によって構成されて一体になったものである。つまり、本実施の形態に係る半導体装置２は、半導体材料からなるコンタクト層を有していない。

【0100】

本実施の形態において、ソース電極３０１Ａおよびドレイン電極３０２Ａは、貫通リセス部２１１を埋め込むように設けられている。また、ソース電極３０１Ａおよびドレイン電極３０２Ａは、合金層４０２と第２絶縁層２０２の一部とを覆うように設けられている。ソース電極３０１Ａとドレイン電極３０２Ａは、例えば、層厚３０ｎｍのＴｉ膜と層厚２００ｎｍのＡｌ膜とを順に積層した積層構造からなる多層電極膜によって構成されているが、これに限らない。また、ソース電極３０１Ａおよびドレイン電極３０２Ａは、Ａｕを含まないが、これに限らない。また、ソース電極３０１Ａおよびドレイン電極３０２Ａを構成する材料は、Ｔｉ、Ｔａ、Ａｌ、Ｈｆ、ＲｕおよびＣｕを用いて構成されていてもよい。

【0101】

このように構成されるソース電極３０１Ａとドレイン電極３０２Ａとは、第２の二次元電子ガス層１０５Ｂと電気的にオーミック接続されている。

【0102】

本実施の形態に係る半導体装置２においても、上記実施の形態１と同様の効果を得ることができる。具体的には、本実施の形態においても、ｎ型半導体層である電子供給補助層４０１と合金層４０２とが設けられているので、第２の二次元電子ガス層１０５Ｂの電子濃度が第１の二次元電子ガス層１０５Ａの電子濃度よりも大きくなっている。これにより、電子供給層１０４における貫通リセス部２１１の側面隣接部の電子濃度が低くなることを低減できるので、最大ドレイン電流が低下することを抑制できる。

【0103】

さらに、本実施の形態に係る半導体装置２では、ソース電極３０１Ａおよびドレイン電極３０２Ａがコンタクト層の機能を兼ねており、半導体材料からなるコンタクト層が設けられていない。これにより、コンタクト層を形成する工程を削減することができる。また、本実施の形態に係る半導体装置２では、ソース電極３０１Ａおよびドレイン電極３０２ＡにＡｕが含まれないので、製造コストを低減することができる。

【0104】

次に、本実施の形態における半導体装置２の製造方法について、図５Ａ～図５Ｆを用いて説明する。図５Ａ～図５Ｆは、実施の形態２に係る半導体装置２の製造方法における各工程を示す断面図である。図５Ａは、半導体積層構造体１００と第１絶縁層２０１および第２絶縁層２０２とを形成する工程を示している。図５Ｂは、第１絶縁層２０１に薄部２０１ｂを形成する工程を示している。図５Ｃは、貫通リセス部２１１を形成する工程を示している。図５Ｄは、ソース電極３０１Ａおよびドレイン電極３０２Ａを形成する工程を示している。図５Ｅは、熱処理をする工程を示している。図５Ｆは、ゲート電極３０３を形成する工程を示している。

【0105】

まず、図５Ａに示すように、ＭＯＣＶＤを用いて、基板１０１の上に、バッファ層１０２、電子走行層１０３および電子供給層１０４からなる半導体積層構造体１００を形成する（半導体積層構造体形成工程）。この工程は、上記実施の形態１における図３Ａの工程と同じである。

【0106】

次に、図５Ｂに示すように、第１絶縁層２０１の一部を薄くして第１絶縁層２０１に薄部２０１ｂを形成する（薄部形成工程）。この工程は、上記実施の形態１における図３Ｂの工程と同じである。

【0107】

次に、図５Ｃに示すように、第１絶縁層２０１の薄部２０１ｂの端部と半導体積層構造体１００の一部とを除去して貫通リセス部２１１を形成する（貫通リセス部形成工程）。具体的には、第１絶縁層２０１の薄部２０１ｂの一部を絶縁層残部２０１ｂ１として残しつつ第１絶縁層２０１の薄部２０１ｂと電子供給層１０４とを貫通して電子走行層１０３にまで達する貫通リセス部２１１を形成する。この工程は、上記実施の形態１における図３Ｃの工程と同じである。

【0108】

次に、図５Ｄに示すように、貫通リセス部２１１にソース電極３０１Ａおよびドレイン電極３０２Ａを埋め込み形成する（ソース電極／ドレイン電極の形成工程）。具体的には、第１絶縁層２０１の絶縁層残部２０１ｂ１と貫通リセス部２１１とを跨いでソース電極３０１Ａおよびドレイン電極３０２Ａを形成する。

【0109】

本実施の形態では、第２絶縁層２０２と第１絶縁層２０１とをマスクにして、貫通リセス部２１１に埋め込むようにスパッタ法によりＴｉ膜およびＡｌ膜を順に堆積して積層膜を形成した後、リソグラフィー法によりソース電極３０１Ａとドレイン電極３０２Ａとを形成する領域にマスクを形成する。このマスクが形成された領域は、平面視で、貫通リセス部２１１と第１絶縁層２０１の絶縁層残部２０１ｂ１と第２絶縁層２０２とを跨ぐ領域である。その後、ドライエッチング法によりマスクが形成された領域以外のＡｌ膜およびＴｉ膜が除去されることで、第１絶縁層２０１の絶縁層残部２０１ｂ１と貫通リセス部２１１とを跨いでソース電極３０１Ａおよびドレイン電極３０２Ａが形成される。その後、マスクおよびポリマーを除去する。

【0110】

次に、図５Ｅに示すように、熱処理をして、第１絶縁層２０１の絶縁層残部２０１ｂ１および電子供給層１０４に、電子供給補助層４０１と合金層４０２とを形成する（熱処理工程）。この工程は、上記実施の形態１における図３Ｆの工程と同じである。つまり、熱処理を施すことで、第１絶縁層２０１の絶縁層残部２０１ｂ１および電子供給層１０４の各々を構成する元素とソース電極３０１Ａおよびドレイン電極３０２Ａの各々を構成する元素とが熱により相互拡散および合金化して、電子供給補助層４０１および合金層４０２が形成される。

【0111】

次に、図５Ｆに示すように、第１絶縁層２０１のうちソース電極３０１Ａおよびドレイン電極３０２Ａから離間した部分の第１絶縁層２０１を除去してゲート電極３０３を形成する（ゲート電極形成工程）。本実施の形態でも、第１絶縁層２０１の上に第２絶縁層２０２が形成されているので、第１絶縁層２０１および第２絶縁層２０２のうちソース電極３０１Ａおよびドレイン電極３０２Ａから離間した部分の第１絶縁層２０１を除去してゲート電極３０３を形成する。この工程は、上記実施の形態１における図３Ｇの工程と同じである。

【0112】

このように、図５Ａ～図５Ｆの一連の工程を経ることで、図４に示される構造の半導体装置２が完成する。

【0113】

（変形例）
以上、本開示に係る半導体装置について、実施の形態１、２に基づいて説明したが、本開示は、上記実施の形態１、２に限定されるものではない。

【0114】

例えば、上記実施の形態１、２において、電子走行層１０３および電子供給層１０４は、ＩＩＩ族窒化物半導体によって構成されていたが、これに限らない。具体的には、電子走行層１０３および電子供給層１０４は、ＩＩＩ族砒化物半導体等のその他の半導体材料によって構成されていてもよい。

【0115】

その他、上記実施の形態に対して当業者が思い付く各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で実施の形態における構成要素および機能を任意に組み合わせることで実現される形態も本開示に含まれる。また、本願出願時の請求の範囲に記載された複数の請求項の中から技術的に矛盾しない範囲で２つ以上の請求項を任意に組み合わせたものも本開示に含まれる。例えば、本願出願時の請求の範囲に記載された引用形式請求項を、技術的に矛盾しない範囲で上位請求項の全てを引用するようにマルチクレームまたはマルチマルチクレームとしたときに、そのマルチクレームまたはマルチマルチクレームに含まれる全ての請求項の組み合わせも本開示に含まれる。

【産業上の利用可能性】

【0116】

本開示の技術は、高速動作が要求される通信機器やインバータ、および、電源回路等に用いられるスイッチング用トランジスタ等の半導体デバイスとして利用することができる。その中でも特に、本開示の技術は、オーミックコンタクト抵抗による発熱に大きな影響を及ぼす高周波パワーデバイスに有用である。

【符号の説明】

【0117】

１、２ 半導体装置
１００ 半導体積層構造体
１０１ 基板
１０２ バッファ層
１０３ 電子走行層
１０４ 電子供給層
１０５ 二次元電子ガス層
１０５Ａ 第１の二次元電子ガス層
１０５Ｂ 第２の二次元電子ガス層
２０１ 第１絶縁層
２０１ａ 開口部
２０１ｂ 薄部
２０１ｂ１ 絶縁層残部
２０２ 第２絶縁層
２０２ａ 開口部
２１１ 貫通リセス部
２１２ コンタクト層
２１２Ａ ソース側コンタクト層
２１２Ｂ ドレイン側コンタクト層
３０１、３０１Ａ ソース電極
３０２、３０２Ａ ドレイン電極
３０３ ゲート電極
４０１ 電子供給補助層
４０２ 合金層

【要約】

半導体装置（１）は、電子走行層（１０３）と、電子走行層（１０３）上に設けられた電子供給層（１０４）と、電子供給層（１０４）上に設けられたゲート電極（３０３）と、ゲート電極（３０３）を挟む位置において、電子供給層（１０４）を貫通する貫通リセス部（２１１）に埋め込まれたコンタクト層（２１２）と、電子供給層（１０４）に接するとともにコンタクト層（２１２）と接しかつゲート電極（３０３）と接することなく設けられた、Ｓｉを含有するｎ型半導体からなるｎ型半導体層の一例である電子供給補助層（４０１）と、電子供給補助層（４０１）上に設けられ、Ｓｉを含有する合金層（４０２）と、ゲート電極（３０３）と接しかつコンタクト層（２１２）と接することなく設けられた第１絶縁層（２０１）と、コンタクト層（２１２）上および合金層（４０２）上に設けられた、ソース電極（３０１）および／またはドレイン電極（３０２）と、を有する。

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】