知財求人 - 知財ポータルサイト「IP Force」
- 1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
- 21
22
23
24
25
26
27
28
29
30
31
32
33
34
35
36
37
38
39
40
- 41
42
43
44
45
46
47
48
49
50
51
52
53
54
55
56
57
58
59
60
- 61
62
63
64
65
66
67
68A
68B
69
70
71
72
73
74
75
76
77
78
79
- 80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
- 100
101
102
103
104
105
106
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-02-19
(45)【発行日】2025-02-28
(54)【発明の名称】固体撮像素子
(51)【国際特許分類】
H10F 39/12 20250101AFI20250220BHJP
H01L 21/3205 20060101ALI20250220BHJP
H01L 21/768 20060101ALI20250220BHJP
H01L 23/522 20060101ALI20250220BHJP
H10F 39/18 20250101ALI20250220BHJP
H10D 88/00 20250101ALI20250220BHJP
H10D 84/83 20250101ALI20250220BHJP
H10D 64/27 20250101ALI20250220BHJP
H10D 30/01 20250101ALI20250220BHJP
H10D 30/67 20250101ALI20250220BHJP
H10D 30/66 20250101ALI20250220BHJP
H10D 84/80 20250101ALI20250220BHJP
【ＦＩ】
H10F39/12 D
H01L21/88 J
H01L21/88 T
H10F39/18 A
H10D88/00 B
H10D84/83 E
H10D64/27 G
H10D30/01 101Z
H10D30/67 103C
H10D30/67 102K
H10D30/67 102N
H10D30/66 101F
H10D30/66 102G
H10D30/66 201A
H10D30/66 202C
H10D84/80 202C
H10D84/80 202Z
H10D30/01 301A
【請求項の数】
9
(21)【出願番号】P 2023169789
(22)【出願日】2023-09-29
(62)【分割の表示】P 2020550475の分割
【原出願日】2019-10-02
(65)【公開番号】P2023169424
(43)【公開日】2023-11-29
【審査請求日】2023-09-29
(31)【優先権主張番号】P 2018193723
(32)【優先日】2018-10-12
(33)【優先権主張国・地域又は機関】JP
(31)【優先権主張番号】P 2019119168
(32)【優先日】2019-06-26
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(74)【代理人】
【識別番号】100114177
【弁理士】
【氏名又は名称】小林 龍
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(72)【発明者】
【氏名】深作 克彦
(72)【発明者】
【氏名】松本 光市
(72)【発明者】
【氏名】清水 暁人
【審査官】黒田 久美子
(56)【参考文献】
【文献】国際公開第２０１１／０７７５８０（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１４／０１３８７５２（ＵＳ，Ａ１）
【文献】特開２０１６－１２７２８４（ＪＰ，Ａ）
【文献】特開２０１４－０５６９６３（ＪＰ，Ａ）
【文献】特開２０１４－０２２５６１（ＪＰ，Ａ）
【文献】特開２０１８－１２９３７４（ＪＰ，Ａ）
【文献】特開２００９－０７０９４７（ＪＰ，Ａ）
【文献】特開２００５－１４２５０３（ＪＰ，Ａ）
【文献】国際公開第２０１８／１８０５７４（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｆ ３９／１２
Ｈ１０Ｆ ３９／１８
Ｈ０１Ｌ ２１／３２０５
Ｈ１０Ｄ ８８／００
Ｈ１０Ｄ ８４／８３
Ｈ１０Ｄ ６４／２７
Ｈ１０Ｄ ３０／０１
Ｈ１０Ｄ ３０／６７
Ｈ１０Ｄ ３０／６６
Ｈ１０Ｄ ８４／８０
(57)【特許請求の範囲】
【請求項1】
フォトダイオードと、前記フォトダイオードに接続した転送トランジスタ及びフローティングディフュージョンと、を備える画素回路を配置した半導体層である第一半導体層と、前記第一半導体層に積層した層間絶縁層と、
半導体装置を含む増幅トランジスタを配置した半導体層であり、且つ前記層間絶縁層に積層した第二半導体層と、を含み、
前記転送トランジスタには、前記層間絶縁層及び前記第二半導体層を貫通する転送側層間配線が接続され、
前記半導体装置は、
低濃度Ｎ型領域と、
前記低濃度Ｎ型領域を間に挟んで、前記第一半導体層及び前記第二半導体層を積層した方向と直交する方向に積層され、且つ前記低濃度Ｎ型領域よりも不純物の濃度が高い第一高濃度Ｎ型領域及び第二高濃度Ｎ型領域と、
前記低濃度Ｎ型領域の少なくとも一部と対向するゲート電極と、
前記ゲート電極と対向する部分とは異なる前記低濃度Ｎ型領域の少なくとも一部と対向する遮蔽電極と、
前記ゲート電極と前記低濃度Ｎ型領域との間に配置された第一絶縁膜と、
前記ゲート電極と前記第一高濃度Ｎ型領域との間に配置された第二絶縁膜と、を有し、
前記第一高濃度Ｎ型領域は、ソース電極及びドレイン電極のうち一方と接続し、
前記第二高濃度Ｎ型領域は、前記ソース電極及び前記ドレイン電極のうち他方と接続し、
前記低濃度Ｎ型領域は、前記低濃度Ｎ型領域と前記第一高濃度Ｎ型領域及び前記第二高濃度Ｎ型領域を積層した方向である積層方向から見て前記積層方向と平行な二辺及び前記積層方向と直交する二辺を有する方形であり、
前記ゲート電極は、前記層間絶縁層及び前記第二半導体層を貫通するゲート側層間配線により前記フローティングディフュージョンに接続されて前記第一半導体層へ電気的に接続され、
前記遮蔽電極は、前記第一半導体層及び前記第二半導体層とは異なる部位へ電気的に接続され、
前記ゲート電極及び前記遮蔽電極は、前記積層方向から見て、前記低濃度Ｎ型領域の三辺又は四辺と対向する固体撮像素子。
【請求項2】
前記ゲート電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層から遠い一辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、前記遮蔽電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する請求項１に記載した固体撮像素子。
【請求項3】
前記ゲート電極は、前記積層方向から見て、前記平行な二辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、前記遮蔽電極は、前記積層方向から見て、前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する請求項１に記載した固体撮像素子。
【請求項4】
前記ゲート電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、前記遮蔽電極は、前記積層方向から見て、前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する請求項１に記載した固体撮像素子。
【請求項5】
前記ゲート電極は、前記積層方向から見て、前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、前記遮蔽電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する請求項１に記載した固体撮像素子。
【請求項6】
前記ゲート電極は、前記積層方向から見て、前記平行な二辺と対向し、前記遮蔽電極は、前記積層方向から見て、前記直交する二辺と対向し、
前記遮蔽電極と前記低濃度Ｎ型領域との間に配置された第五絶縁膜を有し、
前記第五絶縁膜の厚さが、前記第一絶縁膜の厚さよりも厚い請求項１に記載した固体撮像素子。
【請求項7】
前記ゲート電極と前記遮蔽電極が一体化され、前記一体化されたゲート電極及び遮蔽電極は、前記積層方向から見て、前記低濃度Ｎ型領域を包囲する請求項６に記載した固体撮像素子。
【請求項8】
前記ゲート電極は、前記低濃度Ｎ型領域と対向する部分である低濃度領域対向部と、前記第一高濃度Ｎ型領域及び前記第二高濃度Ｎ型領域のうち少なくとも一方と対向する部分である高濃度領域対向部と、を有し、前記高濃度領域対向部と前記第一高濃度Ｎ型領域及び前記第二高濃度Ｎ型領域のうち少なくとも一方とが対向する距離が、前記低濃度領域対向部と前記低濃度Ｎ型領域とが対向する距離よりも長い請求項１に記載した固体撮像素子。
【請求項9】
前記第一半導体層には、４つの前記画素回路が配置され、４つの前記画素回路がそれぞれ備える４個の前記フローティングディフュージョンを接続するＮ型ポリシリコンパッドと、
前記Ｎ型ポリシリコンパッドと前記増幅トランジスタとを接続する共有コンタクトと、を含む請求項１に記載した固体撮像素子。
【発明の詳細な説明】
【技術分野】
【0001】
本開示に係る技術（本技術）は、例えば、撮像装置に用いる半導体装置と、半導体装置が増幅トランジスタに組み込まれている固体撮像素子に関する。
【背景技術】
【0002】
半導体装置としては、例えば、特許文献１に開示されている技術のように、チャネルを囲むようにゲート電極が形成される、Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ構造（以降の説明では、「ＧＡＡ構造」と記載する）を備えるものがある。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１５－２３３０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、特許文献１に開示されている技術のように、ＧＡＡ構造の半導体装置は、製造プロセスが複雑となるため、工程数が増えることに起因して、コストが増加するという問題点がある。
【0005】
本技術は、上記問題点を鑑み、製造プロセスの複雑化を抑制することが可能な半導体装置と、半導体装置が増幅トランジスタに組み込まれている固体撮像素子を提供することを目的とする。
【課題を解決するための手段】
【0006】
本技術の一態様に係る半導体装置は、低濃度Ｎ型領域と、第一高濃度Ｎ型領域と、第二高濃度Ｎ型領域と、ゲート電極と、第一絶縁膜と、第二絶縁膜を有する。第一高濃度Ｎ型領域及び第二高濃度Ｎ型領域は、低濃度Ｎ型領域を間に挟んで積層し、且つ低濃度Ｎ型領域よりも不純物の濃度が高い領域である。また、第一高濃度Ｎ型領域は、ソース電極及びドレイン電極のうち一方と接続し、第二高濃度Ｎ型領域は、ソース電極及びドレイン電極のうち他方と接続している。ゲート電極は、低濃度Ｎ型領域、第一高濃度Ｎ型領域及び第二高濃度Ｎ型領域を積層した方向である積層方向から見て、低濃度Ｎ型領域を包囲する。第一絶縁膜は、ゲート電極と低濃度Ｎ型領域との間に配置されている。第二絶縁膜は、ゲート電極と第一高濃度Ｎ型領域との間に配置されている。
【0007】
本技術の一態様に係る固体撮像素子は、増幅トランジスタを備える画素回路を有し、増幅トランジスタに上述した半導体装置が組み込まれている。
【図面の簡単な説明】
【0008】
【図1】第１実施形態に係る半導体装置の構成を示す俯瞰図である。
【図3】半導体装置の動作を示す断面図である。
【図4】第１実施形態に係る半導体装置の製造プロセスのうち、底部領域形成工程を示す断面図である。
【図5】第１実施形態に係る半導体装置の製造プロセスのうち、素子分離形成工程を示す断面図である。
【図6】第１実施形態に係る半導体装置の製造プロセスのうち、対向領域形成工程を示す断面図である。
【図7】第１実施形態に係る半導体装置の製造プロセスのうち、酸化膜堆積工程を示す断面図である。
【図8】第１実施形態に係る半導体装置の製造プロセスのうち、ポリシリコン堆積工程を示す断面図である。
【図9】第１実施形態に係る半導体装置の製造プロセスのうち、マスク除去工程を示す断面図である。
【図10】第１実施形態に係る半導体装置の製造プロセスのうち、低濃度Ｎ型領域形成工程と第二高濃度Ｎ型領域形成工程を示す断面図である。
【図11】第２実施形態に係る半導体装置の構成を示す俯瞰図である。
【図13】第２実施形態に係る半導体装置の製造プロセスのうち、第一酸化膜堆積工程を示す断面図である。
【図14】第２実施形態に係る半導体装置の製造プロセスのうち、第一酸化膜エッチング工程を示す断面図である。
【図15】第２実施形態に係る半導体装置の製造プロセスのうち、第一酸化膜エッチング工程を示す断面図である。
【図16】第２実施形態に係る半導体装置の製造プロセスのうち、第一マスク除去工程を示す断面図である。
【図17】第２実施形態に係る半導体装置の製造プロセスのうち、第二酸化膜堆積工程を示す断面図である。
【図18】第２実施形態に係る半導体装置の製造プロセスのうち、ポリシリコン堆積工程を示す断面図である。
【図19】第２実施形態に係る半導体装置の製造プロセスのうち、マスク除去工程を示す断面図である。
【図20】第３実施形態に係る半導体装置の構成を示す断面図である。
【図21】第３実施形態に係る半導体装置の製造プロセスのうち、第一酸化膜堆積工程を示す断面図である。
【図22】第３実施形態に係る半導体装置の製造プロセスのうち、第一酸化膜エッチング工程を示す断面図である。
【図23】第３実施形態に係る半導体装置の製造プロセスのうち、第一酸化膜エッチング工程を示す断面図である。
【図24】第３実施形態に係る半導体装置の製造プロセスのうち、第一マスク除去工程を示す断面図である。
【図25】第３実施形態に係る半導体装置の製造プロセスのうち、第二酸化膜堆積工程を示す断面図である。
【図26】第３実施形態に係る半導体装置の製造プロセスのうち、ポリシリコン堆積工程を示す断面図である。
【図27】第３実施形態に係る半導体装置の製造プロセスのうち、マスク除去工程を示す断面図である。
【図28】第４実施形態に係る半導体装置の構成を示す俯瞰図である。
【図30】第４実施形態の変形例に係る半導体装置の構成を示す俯瞰図である。
【図32】第５実施形態に係る半導体装置の構成を示す俯瞰図である。
【図34】第６実施形態に係る半導体装置の構成を示す俯瞰図である。
【図35】第７実施形態に係る半導体装置の構成を示す俯瞰図である。
【図36】第８実施形態に係る固体撮像素子の構成を示す断面図である。
【図37】第８実施形態に係る固体撮像素子の構成を示す断面図である。
【図38】センサ画素及び読み出し回路の一例を表す図である。
【図39】複数の読み出し回路と複数の垂直信号線との接続態様の一例を表す図である。
【図41】第８実施形態に係る固体撮像素子の製造プロセスを示す断面図である。
【図42】第８実施形態に係る固体撮像素子の製造プロセスを示す断面図である。
【図43】第８実施形態に係る固体撮像素子の製造プロセスを示す断面図である。
【図44】第８実施形態に係る固体撮像素子の製造プロセスを示す断面図である。
【図45】第８実施形態に係る固体撮像素子の製造プロセスを示す断面図である。
【図46】第８実施形態に係る固体撮像素子の製造プロセスを示す断面図である。
【図47】第８実施形態に係る固体撮像素子の製造プロセスを示す断面図である。
【図48】第８実施形態に係る固体撮像素子の製造プロセスを示す断面図である。
【図49】第８実施形態に係る固体撮像素子の製造プロセスを示す断面図である。
【図50】第８実施形態に係る固体撮像素子の製造プロセスを示す断面図である。
【図51】第８実施形態に係る固体撮像素子の製造プロセスを示す断面図である。
【図52】第８実施形態に係る固体撮像素子の製造プロセスを示す断面図である。
【図53】第８実施形態に係る固体撮像素子の製造プロセスを示す断面図である。
【図56】第９実施形態に係る固体撮像素子の構成を示す断面図である。
【図57】第１０実施形態に係る固体撮像素子の構成を示す断面図である。
【図58】第１１実施形態に係る固体撮像素子の構成を示す断面図である。
【図59】第１２実施形態に係る固体撮像素子の構成を示す断面図である。
【図60】第１３実施形態に係る固体撮像素子の構成を示す断面図である。
【図61】第１３実施形態に係る固体撮像素子の製造プロセスを示す断面図である。
【図62】第１４実施形態に係る撮像装置の機能構成の一例を表すブロック図である。
【図66】複数の画素共有ユニットと複数の垂直信号線との接続態様の一例を表す図である。
【図99】上記実施の形態およびその変形例に係る撮像装置を備えた撮像システムの概略構成の一例を表す図である。
【図101】車両制御システムの概略的な構成の一例を示すブロック図である。
【図102】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【図103】内視鏡手術システムの概略的な構成の一例を示す図である。
【図104】カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
【図105】本技術の適用例としての固体撮像素子の一例を示す回路図である。
【図106】本技術の適用例としての固体撮像素子の一例を示す断面図である。
【発明を実施するための形態】
【0009】
以下、図面を参照して、本技術の実施形態を説明する。図面の記載において、同一または類似の部分には同一または類似の符号を付し、重複する説明を省略する。各図面は模式的なものであり、現実のものとは異なる場合が含まれる。以下に示す実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであって、本技術の技術的思想は、下記の実施形態に例示した装置や方法に特定するものでない。本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることが可能である。
【0010】
（第１実施形態）
＜半導体装置の全体構成＞
第１実施形態に係る半導体装置は、例えば、固体撮像素子の画素回路が備える増幅トランジスタに組み込まれている。
＜半導体装置の全体構成＞
第１実施形態に係る半導体装置は、例えば、固体撮像素子の画素回路が備える増幅トランジスタに組み込まれている。
【0011】
【0012】
低濃度Ｎ型領域ＬＮは、不純物の濃度が１０ｋｅＶ／１Ｅ１８（個／ｃｍ２）以下である材料を用いて形成する。第１実施形態では、低濃度Ｎ型領域ＬＮを、不純物の濃度が１００ｋｅＶ／１Ｅ１３（個／ｃｍ２）のリンを用いて形成した場合について説明する。
また、低濃度Ｎ型領域ＬＮの形状は、直方体である。
また、低濃度Ｎ型領域ＬＮの形状は、直方体である。
【0013】
低濃度Ｎ型領域ＬＮが形成する直方体のうち互いに隣接しない二つの面は、それぞれ、図２に示す積層方向から見て平面を形成している。なお、積層方向の説明は、後述する。
したがって、低濃度Ｎ型領域ＬＮの形状は、積層方向から見て方形である。
したがって、低濃度Ｎ型領域ＬＮの形状は、積層方向から見て方形である。
【0014】
第一高濃度Ｎ型領域２は、低濃度Ｎ型領域ＬＮよりも不純物の濃度が高い材料、例えば、不純物の濃度が１０ｋｅＶ／１Ｅ１９（個／ｃｍ２）以上である材料を用いて形成する。第１実施形態では、第一高濃度Ｎ型領域２を、不純物の濃度が５００ｋｅＶ／１Ｅ１４（個／ｃｍ２）のリンと、不純物の濃度が１００ｋｅＶ／１Ｅ１４（個／ｃｍ２）のリンを用いて形成した場合について説明する。
また、第一高濃度Ｎ型領域２は、対向領域２ａと、底部領域２ｂを含んで形成されている。
また、第一高濃度Ｎ型領域２は、対向領域２ａと、底部領域２ｂを含んで形成されている。
【0015】
対向領域２ａは、ゲート電極４を間に挟んで低濃度Ｎ型領域ＬＮと対向する領域である。第１実施形態では、一例として、対向領域２ａを、不純物の濃度が１００ｋｅＶ／１Ｅ１４（個／ｃｍ２）のリンを用いて形成した場合について説明する。
底部領域２ｂは、低濃度Ｎ型領域ＬＮの互いに隣接しない二つの面のうち一方の面（図２中では下方の面）と接触する部分と、ゲート電極４と積層方向で対向する部分を含む領域である。第１実施形態では、一例として、底部領域２ｂを、不純物の濃度が５００ｋｅＶ／１Ｅ１４（個／ｃｍ２）のリンを用いて形成した場合について説明する。
底部領域２ｂは、低濃度Ｎ型領域ＬＮの互いに隣接しない二つの面のうち一方の面（図２中では下方の面）と接触する部分と、ゲート電極４と積層方向で対向する部分を含む領域である。第１実施形態では、一例として、底部領域２ｂを、不純物の濃度が５００ｋｅＶ／１Ｅ１４（個／ｃｍ２）のリンを用いて形成した場合について説明する。
【0016】
また、第一高濃度Ｎ型領域２は、ソース電極及びドレイン電極のうち一方と接続している。第１実施形態では、図に示すように、第一高濃度Ｎ型領域２のうち対向領域２ａが、ドレイン電極（図２に示す「Ｄｒａｉｎ」）と接続している場合について説明する。
【0017】
第二高濃度Ｎ型領域３は、低濃度Ｎ型領域ＬＮよりも不純物の濃度が高い材料、例えば、不純物の濃度が１０ｋｅＶ／１Ｅ１９（個／ｃｍ２）以上である材料を用いて形成する。第１実施形態では、第二高濃度Ｎ型領域３を、不純物の濃度が１０ｋｅＶ／１Ｅ１４（個／ｃｍ２）のリンを用いて形成した場合について説明する。
また、第二高濃度Ｎ型領域３は、低濃度Ｎ型領域ＬＮの互いに隣接しない二つの面のうち他方の面（図２中では上方の面）に接触している。
また、第二高濃度Ｎ型領域３は、低濃度Ｎ型領域ＬＮの互いに隣接しない二つの面のうち他方の面（図２中では上方の面）に接触している。
【0018】
以上により、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３は、低濃度Ｎ型領域ＬＮを間に挟んで低濃度Ｎ型領域ＬＮと積層し、且つ低濃度Ｎ型領域ＬＮよりも不純物の濃度が高い領域である。
したがって、積層方向は、低濃度Ｎ型領域ＬＮと第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３を積層した方向である。
したがって、積層方向は、低濃度Ｎ型領域ＬＮと第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３を積層した方向である。
【0019】
また、第二高濃度Ｎ型領域３は、ソース電極及びドレイン電極のうち他方と接続している。第１実施形態では、図に示すように、第二高濃度Ｎ型領域３がソース電極（図２に示す「Ｓｏｕｒｃｅ」）と接続している場合について説明する。
第二高濃度Ｎ型領域３のソース電極と接続している面と、対向領域２ａのドレイン電極と接続している面は、積層方向と直交する方向から見て同じ高さ（シリコン表面の高さ）である。
したがって、第一高濃度Ｎ型領域２のソース電極またはドレイン電極と接続している面と、第二高濃度Ｎ型領域３のソース電極またはドレイン電極と接続している面とは、積層方向と直交する方向から見て同じ高さにある。
第二高濃度Ｎ型領域３のソース電極と接続している面と、対向領域２ａのドレイン電極と接続している面は、積層方向と直交する方向から見て同じ高さ（シリコン表面の高さ）である。
したがって、第一高濃度Ｎ型領域２のソース電極またはドレイン電極と接続している面と、第二高濃度Ｎ型領域３のソース電極またはドレイン電極と接続している面とは、積層方向と直交する方向から見て同じ高さにある。
【0020】
ゲート電極４は、積層方向（図２中では、上下方向）から見て、低濃度Ｎ型領域ＬＮを包囲する。
また、ゲート電極４は、低濃度Ｎ型領域ＬＮと対向していない部分を有する。すなわち、低濃度Ｎ型領域ＬＮは、ゲート電極４と対向していない部分を有する。
また、ゲート電極４は、低濃度Ｎ型領域ＬＮと対向していない部分を有する。すなわち、低濃度Ｎ型領域ＬＮは、ゲート電極４と対向していない部分を有する。
【0021】
ゲート電極４の材料としては、例えば、多結晶シリコン（Ｐｏｌｙ－Ｓｉ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）のうち少なくとも一つを用いる。第１実施形態では、ゲート電極４の材料として、多結晶シリコンを用いた場合について説明する。
ゲート電極４の形状は、積層方向から見て方形である。
ゲート電極４の形状は、積層方向から見て方形である。
【0022】
第一絶縁膜５ａは、ゲート電極と低濃度Ｎ型領域ＬＮとの間に配置されている。
第一絶縁膜５ａの材料としては、例えば、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＯ）のうち少なくとも一つを用いる。
第一絶縁膜５ａの材料としては、例えば、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸化ハフニウム（ＨｆＯ）のうち少なくとも一つを用いる。
【0023】
第二絶縁膜５ｂは、ゲート電極と第一高濃度Ｎ型領域２との間に配置されている。
第二絶縁膜５ｂの材料としては、例えば、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる。
第二絶縁膜５ｂの材料としては、例えば、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる。
【0024】
第三絶縁膜５ｃは、対向領域２ａとゲート電極との間に配置されている。
第三絶縁膜５ｃの材料としては、例えば、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる。
第三絶縁膜５ｃの材料としては、例えば、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる。
【0025】
第１実施形態では、第一絶縁膜５ａ、第二絶縁膜５ｂ及び第三絶縁膜５ｃの材料として、酸化シリコンを用いる場合について説明する。
【0026】
第１実施形態の半導体装置は、シリコン表面よりも下の領域において、縦方向に、不純物の濃度を高くした層（第一高濃度Ｎ型領域２）と、不純物の濃度を低くした層（低濃度Ｎ型領域ＬＮ）と、不純物濃度を高くした層（第二高濃度Ｎ型領域３）の分布を有する。これに加え、第１実施形態の半導体装置は、低濃度Ｎ型領域ＬＮの周りをゲート絶縁膜（第一絶縁膜５ａと、第二絶縁膜５ｂと、第三絶縁膜５ｃ）とゲート電極４で囲んだＧＡＡ構造とする。
このため、電流は、第二高濃度Ｎ型領域３が接続しているソース電極から、低濃度Ｎ型領域ＬＮで形成されるチャネル（チャネル領域）を経由して、ドレイン電極に接続している第一高濃度Ｎ型領域２（底部領域２ｂ）へと、上下方向（積層方向）に流れる。
そして、ゲート電極４は、図３に示すように、チャネルの周囲から、ゲート電位によって空乏層ＤＬの幅を調節し、ゲート電位を小さくするときは空乏層ＤＬを拡大する。また、チャネルの全てが空乏化したときには、ソース電極からドレイン電極へ電流は流れなくなる（オフ動作時）。一方、ゲート電位を大きくし、空乏層ＤＬを狭くしたときには、ソース電極からドレイン電極へ電流が流れる（オン動作時）。なお、図３中には、ゲート絶縁膜の界面トラップを、符号ＴＰを付して示す。
このため、電流は、第二高濃度Ｎ型領域３が接続しているソース電極から、低濃度Ｎ型領域ＬＮで形成されるチャネル（チャネル領域）を経由して、ドレイン電極に接続している第一高濃度Ｎ型領域２（底部領域２ｂ）へと、上下方向（積層方向）に流れる。
そして、ゲート電極４は、図３に示すように、チャネルの周囲から、ゲート電位によって空乏層ＤＬの幅を調節し、ゲート電位を小さくするときは空乏層ＤＬを拡大する。また、チャネルの全てが空乏化したときには、ソース電極からドレイン電極へ電流は流れなくなる（オフ動作時）。一方、ゲート電位を大きくし、空乏層ＤＬを狭くしたときには、ソース電極からドレイン電極へ電流が流れる（オン動作時）。なお、図３中には、ゲート絶縁膜の界面トラップを、符号ＴＰを付して示す。
【0027】
＜半導体装置の製造プロセス＞
図１から図３を参照しつつ、図４から図１０を用いて、第１実施形態の半導体装置を製造する製造プロセスを説明する。
半導体装置の製造プロセスは、底部領域形成工程と、素子分離形成工程と、対向領域形成工程と、酸化膜堆積工程と、ポリシリコン堆積工程を含む。これに加え、マスク除去工程と、低濃度Ｎ型領域形成工程と、第二高濃度Ｎ型領域形成工程と、熱処理工程と、コンタクト形成工程を含む。
図１から図３を参照しつつ、図４から図１０を用いて、第１実施形態の半導体装置を製造する製造プロセスを説明する。
半導体装置の製造プロセスは、底部領域形成工程と、素子分離形成工程と、対向領域形成工程と、酸化膜堆積工程と、ポリシリコン堆積工程を含む。これに加え、マスク除去工程と、低濃度Ｎ型領域形成工程と、第二高濃度Ｎ型領域形成工程と、熱処理工程と、コンタクト形成工程を含む。
【0028】
底部領域形成工程では、図４に示すように、シリコン基板１０の下部領域に、イオン注入方法を用いて、不純物の濃度が５００ｋｅＶ／１Ｅ１４（個／ｃｍ２）のリンを注入することで、底部領域２ｂを形成する。
【0029】
素子分離形成工程は、底部領域形成工程の後工程である。
素子分離形成工程では、図５に示すように、後にゲート電極４と、第一絶縁膜５ａと、第二絶縁膜５ｂと、第三絶縁膜５ｃを形成する領域を除く領域に、フォトリソグラフィによって、窒化膜等で形成されたハードマスク１２をパターニングする。さらに、素子分離形成工程では、プラズマエッチングにより、後にゲート電極４と、第一絶縁膜５ａと、第二絶縁膜５ｂと、第三絶縁膜５ｃを形成する領域に対し、シリコン基板１０を約５００［ｎｍ］の深さで掘り込む。
素子分離形成工程では、図５に示すように、後にゲート電極４と、第一絶縁膜５ａと、第二絶縁膜５ｂと、第三絶縁膜５ｃを形成する領域を除く領域に、フォトリソグラフィによって、窒化膜等で形成されたハードマスク１２をパターニングする。さらに、素子分離形成工程では、プラズマエッチングにより、後にゲート電極４と、第一絶縁膜５ａと、第二絶縁膜５ｂと、第三絶縁膜５ｃを形成する領域に対し、シリコン基板１０を約５００［ｎｍ］の深さで掘り込む。
【0030】
対向領域形成工程は、素子分離形成工程の後工程である。
対向領域形成工程では、図６に示すように、シリコン基板１０のうち素子分離形成工程で掘り込んだ部分と、積層方向から見て素子分離形成工程で掘り込んだ部分に包囲されている部分に、フォトリソグラフィにより第一レジストマスク１４ａを形成する。さらに、対向領域形成工程では、第一レジストマスク１４ａを形成していない領域のシリコン基板１０に、イオン注入方法を用いて、不純物の濃度が１００ｋｅＶ／１Ｅ１４（個／ｃｍ２）のリンを注入することで、対向領域２ａを形成する。
対向領域形成工程では、図６に示すように、シリコン基板１０のうち素子分離形成工程で掘り込んだ部分と、積層方向から見て素子分離形成工程で掘り込んだ部分に包囲されている部分に、フォトリソグラフィにより第一レジストマスク１４ａを形成する。さらに、対向領域形成工程では、第一レジストマスク１４ａを形成していない領域のシリコン基板１０に、イオン注入方法を用いて、不純物の濃度が１００ｋｅＶ／１Ｅ１４（個／ｃｍ２）のリンを注入することで、対向領域２ａを形成する。
【0031】
酸化膜堆積工程は、対向領域形成工程の後工程である。
酸化膜堆積工程では、図７に示すように、対向領域形成工程で形成した第一レジストマスク１４ａを除去する。その後に、熱酸化方法によって、後に第一絶縁膜５ａ、第二絶縁膜５ｂ及び第三絶縁膜５ｃとなる酸化膜１６を、シリコン基板１０、底部領域２ｂ及びハードマスク１２に、例えば、約７［ｎｍ］の厚さで堆積させる。
酸化膜堆積工程では、図７に示すように、対向領域形成工程で形成した第一レジストマスク１４ａを除去する。その後に、熱酸化方法によって、後に第一絶縁膜５ａ、第二絶縁膜５ｂ及び第三絶縁膜５ｃとなる酸化膜１６を、シリコン基板１０、底部領域２ｂ及びハードマスク１２に、例えば、約７［ｎｍ］の厚さで堆積させる。
【0032】
ポリシリコン堆積工程は、酸化膜堆積工程の後工程である。
ポリシリコン堆積工程では、図８に示すように、酸化膜堆積工程で酸化膜１６を堆積させた面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、ポリシリコン１８を堆積させる。
ポリシリコン堆積工程では、図８に示すように、酸化膜堆積工程で酸化膜１６を堆積させた面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、ポリシリコン１８を堆積させる。
【0033】
マスク除去工程は、ポリシリコン堆積工程の後工程である。
マスク除去工程では、図９に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって、ポリシリコン堆積工程で堆積させたポリシリコン１８を平坦化する。さらに、マスク除去工程では、ウェットエッチングによって、素子分離形成工程でパターニングしたハードマスク１２を除去することで、ゲート電極４と、第一絶縁膜５ａと、第二絶縁膜５ｂと、第三絶縁膜５ｃを形成する。
マスク除去工程では、図９に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって、ポリシリコン堆積工程で堆積させたポリシリコン１８を平坦化する。さらに、マスク除去工程では、ウェットエッチングによって、素子分離形成工程でパターニングしたハードマスク１２を除去することで、ゲート電極４と、第一絶縁膜５ａと、第二絶縁膜５ｂと、第三絶縁膜５ｃを形成する。
【0034】
低濃度Ｎ型領域形成工程は、マスク除去工程の後工程である。
低濃度Ｎ型領域形成工程では、図１０に示すように、対向領域２ａと、ゲート電極４と、第一絶縁膜５ａと、第三絶縁膜５ｃに、フォトリソグラフィにより第二レジストマスク１４ｂを形成する。さらに、低濃度Ｎ型領域形成工程では、第二レジストマスク１４ｂを形成していない領域のシリコン基板１０に、イオン注入方法を用いて、不純物の濃度が１００ｋｅＶ／１Ｅ１３（個／ｃｍ２）のリンを注入することで、低濃度Ｎ型領域ＬＮを形成する。
低濃度Ｎ型領域形成工程では、図１０に示すように、対向領域２ａと、ゲート電極４と、第一絶縁膜５ａと、第三絶縁膜５ｃに、フォトリソグラフィにより第二レジストマスク１４ｂを形成する。さらに、低濃度Ｎ型領域形成工程では、第二レジストマスク１４ｂを形成していない領域のシリコン基板１０に、イオン注入方法を用いて、不純物の濃度が１００ｋｅＶ／１Ｅ１３（個／ｃｍ２）のリンを注入することで、低濃度Ｎ型領域ＬＮを形成する。
【0035】
第二高濃度Ｎ型領域形成工程は、低濃度Ｎ型領域形成工程の後工程である。
第二高濃度Ｎ型領域形成工程では、図１０に示すように、低濃度Ｎ型領域ＬＮのうち、底部領域２ｂと接触している面と反対側の面（図１０中では上側の面）に、イオン注入方法を用いて、不純物の濃度が１００ｋｅＶ／１Ｅ１４（個／ｃｍ２）のリンを注入する。これにより、第二高濃度Ｎ型領域形成工程では、第二高濃度Ｎ型領域３を形成する。
第二高濃度Ｎ型領域形成工程では、図１０に示すように、低濃度Ｎ型領域ＬＮのうち、底部領域２ｂと接触している面と反対側の面（図１０中では上側の面）に、イオン注入方法を用いて、不純物の濃度が１００ｋｅＶ／１Ｅ１４（個／ｃｍ２）のリンを注入する。これにより、第二高濃度Ｎ型領域形成工程では、第二高濃度Ｎ型領域３を形成する。
【0036】
熱処理工程及びコンタクト形成工程は、第二高濃度Ｎ型領域形成工程の後工程である。
熱処理工程では、熱処理を行うことで不純物を活性化させる。
コンタクト形成工程は、公知のＣＭＯＳを形成する処理と同様の処理を行うことで、第一高濃度Ｎ型領域２をソース電極及びドレイン電極のうち一方と接続させ、第二高濃度Ｎ型領域３がソース電極及びドレイン電極のうち他方と接続させる。
熱処理工程では、熱処理を行うことで不純物を活性化させる。
コンタクト形成工程は、公知のＣＭＯＳを形成する処理と同様の処理を行うことで、第一高濃度Ｎ型領域２をソース電極及びドレイン電極のうち一方と接続させ、第二高濃度Ｎ型領域３がソース電極及びドレイン電極のうち他方と接続させる。
【0037】
第１実施形態の構成であれば、公知である従来のＣＭＯＳを形成する製造プロセスと親和性を有するため、製造プロセスの複雑化を抑制することが可能な半導体装置を提供することが可能となる。
【0038】
また、第１実施形態の構成であれば、低濃度Ｎ型領域ＬＮで形成されるチャネルを、ゲート電極４で包囲する構造となるため、チャネルが、ゲート絶縁膜の界面トラップからの影響を受けない構造となる。このため、界面トラップに起因して発生するノイズを抑制することが可能となる。
【0039】
（第１実施形態の変形例）
第１実施形態では、ゲート電極４の材料として、多結晶シリコンを用いたが、これに限定するものではなく、ゲート電極４の材料として、窒化チタン及びアルミニウムを用いてもよい。この場合、第一絶縁膜５ａ、第二絶縁膜５ｂ及び第三絶縁膜５ｃの材料として、酸化シリコンを主成分とし、酸化ハフニウムを添加物として用いることが、ゲート電極４とゲート絶縁膜との組み合わせとして好適である。
第１実施形態では、ゲート電極４の材料として、多結晶シリコンを用いたが、これに限定するものではなく、ゲート電極４の材料として、窒化チタン及びアルミニウムを用いてもよい。この場合、第一絶縁膜５ａ、第二絶縁膜５ｂ及び第三絶縁膜５ｃの材料として、酸化シリコンを主成分とし、酸化ハフニウムを添加物として用いることが、ゲート電極４とゲート絶縁膜との組み合わせとして好適である。
【0040】
（第２実施形態）
第２実施形態に係る半導体装置も、図１に示した断面構造を有し、第１実施形態に係る半導体装置の構造と共通する。しかしながら、第２実施形態に係る半導体装置は、図１１及び図１２に示すように、第二絶縁膜５ｂの膜厚Ｔ２と第三絶縁膜５ｃの膜厚Ｔ３が、第一絶縁膜５ａの膜厚Ｔ１よりも厚い構成が、第１実施形態と相違する。
第２実施形態に係る半導体装置も、図１に示した断面構造を有し、第１実施形態に係る半導体装置の構造と共通する。しかしながら、第２実施形態に係る半導体装置は、図１１及び図１２に示すように、第二絶縁膜５ｂの膜厚Ｔ２と第三絶縁膜５ｃの膜厚Ｔ３が、第一絶縁膜５ａの膜厚Ｔ１よりも厚い構成が、第１実施形態と相違する。
【0041】
【0042】
半導体装置の製造プロセスは、底部領域形成工程と、素子分離形成工程と、対向領域形成工程と、第一酸化膜堆積工程と、第一酸化膜エッチング工程と、第一マスク除去工程と、第二酸化膜堆積工程を含む。これに加え、半導体装置の製造プロセスは、ポリシリコン堆積工程と、第二マスク除去工程と、低濃度Ｎ型領域形成工程と、第二高濃度Ｎ型領域形成工程と、熱処理工程と、コンタクト形成工程を含む。
底部領域形成工程と、素子分離形成工程と、対向領域形成工程と、低濃度Ｎ型領域形成工程、第二高濃度Ｎ型領域形成工程、熱処理工程、コンタクト形成工程は、上述した第１実施形態と同様であるため、説明を省略する。
底部領域形成工程と、素子分離形成工程と、対向領域形成工程と、低濃度Ｎ型領域形成工程、第二高濃度Ｎ型領域形成工程、熱処理工程、コンタクト形成工程は、上述した第１実施形態と同様であるため、説明を省略する。
【0043】
第一酸化膜堆積工程は、対向領域形成工程の後工程である。
第一酸化膜堆積工程では、図１３に示すように、熱酸化方法によって、後に第二絶縁膜５ｂ及び第三絶縁膜５ｃとなる第一酸化膜１６ａを、シリコン基板１０、底部領域２ｂ及びハードマスク１２に、例えば、約１４［ｎｍ］の厚さで堆積させる。
第一酸化膜堆積工程では、図１３に示すように、熱酸化方法によって、後に第二絶縁膜５ｂ及び第三絶縁膜５ｃとなる第一酸化膜１６ａを、シリコン基板１０、底部領域２ｂ及びハードマスク１２に、例えば、約１４［ｎｍ］の厚さで堆積させる。
【0044】
第一酸化膜エッチング工程は、第一酸化膜堆積工程の後工程である。
第一酸化膜エッチング工程では、図１４に示すように、シリコン基板１０のうち素子分離形成工程で掘り込んだ部分と、素子分離形成工程で掘り込んだ部分よりも外周側の部分に、フォトリソグラフィにより第三レジストマスク１４ｃを形成する。
さらに、第一酸化膜エッチング工程では、図１５に示すように、第一酸化膜１６ａのうち、第三レジストマスク１４ｃによって覆われていない部分を、ウェットエッチングにより除去する。
第一酸化膜エッチング工程では、図１４に示すように、シリコン基板１０のうち素子分離形成工程で掘り込んだ部分と、素子分離形成工程で掘り込んだ部分よりも外周側の部分に、フォトリソグラフィにより第三レジストマスク１４ｃを形成する。
さらに、第一酸化膜エッチング工程では、図１５に示すように、第一酸化膜１６ａのうち、第三レジストマスク１４ｃによって覆われていない部分を、ウェットエッチングにより除去する。
【0045】
第一マスク除去工程は、第一酸化膜エッチング工程の後工程である。
第一マスク除去工程では、図１６に示すように、第三レジストマスク１４ｃを除去する。
第一マスク除去工程では、図１６に示すように、第三レジストマスク１４ｃを除去する。
【0046】
第二酸化膜堆積工程は、第一マスク除去工程の後工程である。
第二酸化膜堆積工程では、図１７に示すように、熱酸化方法によって、後に第一絶縁膜５ａとなる第二酸化膜１６ｂを、シリコン基板１０、底部領域２ｂ及びハードマスク１２に、例えば、約７［ｎｍ］の厚さで堆積させる。
第二酸化膜堆積工程では、図１７に示すように、熱酸化方法によって、後に第一絶縁膜５ａとなる第二酸化膜１６ｂを、シリコン基板１０、底部領域２ｂ及びハードマスク１２に、例えば、約７［ｎｍ］の厚さで堆積させる。
【0047】
ポリシリコン堆積工程は、第二酸化膜堆積工程の後工程である。
ポリシリコン堆積工程では、図１８に示すように、第二酸化膜堆積工程で第二酸化膜１６ｂを堆積させた面に、ＣＶＤ法によって、ポリシリコン１８を堆積させる。
ポリシリコン堆積工程では、図１８に示すように、第二酸化膜堆積工程で第二酸化膜１６ｂを堆積させた面に、ＣＶＤ法によって、ポリシリコン１８を堆積させる。
【0048】
マスク除去工程は、ポリシリコン堆積工程の後工程である。
マスク除去工程では、図１９に示すように、ＣＭＰ法によって、ポリシリコン堆積工程で堆積させたポリシリコン１８を平坦化する。さらに、マスク除去工程では、ウェットエッチングによって、素子分離形成工程でパターニングしたハードマスク１２を除去することで、ゲート電極４と、第一絶縁膜５ａと、第二絶縁膜５ｂと、第三絶縁膜５ｃを形成する。
マスク除去工程では、図１９に示すように、ＣＭＰ法によって、ポリシリコン堆積工程で堆積させたポリシリコン１８を平坦化する。さらに、マスク除去工程では、ウェットエッチングによって、素子分離形成工程でパターニングしたハードマスク１２を除去することで、ゲート電極４と、第一絶縁膜５ａと、第二絶縁膜５ｂと、第三絶縁膜５ｃを形成する。
【0049】
第２実施形態の構成であれば、第二絶縁膜５ｂ及び第三絶縁膜５ｃの膜厚と、第一絶縁膜５ａの膜厚を異ならせることで、第一寄生容量ＣＰａと、第二寄生容量ＣＰｂを低減することが可能となる。第一寄生容量ＣＰａは、対向領域２ａとゲート電極４との間に形成される寄生容量である。第二寄生容量ＣＰｂは、底部領域２ｂとゲート電極４との間に形成される寄生容量である。
これにより、ドレイン電極とゲート電極４との間を、低容量化することが可能となる。
これにより、ドレイン電極とゲート電極４との間を、低容量化することが可能となる。
【0050】
（第３実施形態）
第３実施形態に係る半導体装置も、図１に示した断面構造を有し、第１実施形態に係る半導体装置の構造と共通する。しかしながら、第３実施形態に係る半導体装置は、図２０に示すように、第三絶縁膜５ｃの膜厚Ｔ３が、第一絶縁膜５ａの膜厚Ｔ１及び第二絶縁膜５ｂの膜厚Ｔ２よりも厚い構成が、第１実施形態と相違する。
第３実施形態に係る半導体装置も、図１に示した断面構造を有し、第１実施形態に係る半導体装置の構造と共通する。しかしながら、第３実施形態に係る半導体装置は、図２０に示すように、第三絶縁膜５ｃの膜厚Ｔ３が、第一絶縁膜５ａの膜厚Ｔ１及び第二絶縁膜５ｂの膜厚Ｔ２よりも厚い構成が、第１実施形態と相違する。
【0051】
【0052】
第３実施形態における製造プロセスは、底部領域形成工程と、素子分離形成工程と、対向領域形成工程と、第一酸化膜堆積工程と、第一酸化膜エッチング工程と、第一マスク除去工程と、第二酸化膜堆積工程を含む。これに加え、半導体装置の製造プロセスは、ポリシリコン堆積工程と、第二マスク除去工程と、低濃度Ｎ型領域形成工程と、第二高濃度Ｎ型領域形成工程と、熱処理工程と、コンタクト形成工程を含む。
底部領域形成工程と、素子分離形成工程と、対向領域形成工程と、低濃度Ｎ型領域形成工程、第二高濃度Ｎ型領域形成工程、熱処理工程、コンタクト形成工程は、上述した第１実施形態と同様であるため、説明を省略する。
底部領域形成工程と、素子分離形成工程と、対向領域形成工程と、低濃度Ｎ型領域形成工程、第二高濃度Ｎ型領域形成工程、熱処理工程、コンタクト形成工程は、上述した第１実施形態と同様であるため、説明を省略する。
【0053】
第一酸化膜堆積工程は、対向領域形成工程の後工程である。
第一酸化膜堆積工程では、図２１に示すように、熱酸化方法によって、後に第三絶縁膜５ｃとなる第三酸化膜１６ｃを、シリコン基板１０、底部領域２ｂ及びハードマスク１２に、例えば、約１４［ｎｍ］の厚さで堆積させる。
第一酸化膜堆積工程では、図２１に示すように、熱酸化方法によって、後に第三絶縁膜５ｃとなる第三酸化膜１６ｃを、シリコン基板１０、底部領域２ｂ及びハードマスク１２に、例えば、約１４［ｎｍ］の厚さで堆積させる。
【0054】
第一酸化膜エッチング工程は、第一酸化膜堆積工程の後工程である。
第一酸化膜エッチング工程では、図２２に示すように、第一酸化膜堆積工程で堆積させた第三酸化膜１６ｃのうち、後に低濃度Ｎ型領域ＬＮとなる領域と第一絶縁膜５ａとなる領域を除く部分に、フォトリソグラフィにより第四レジストマスク１４ｄを形成する。
さらに、第一酸化膜エッチング工程では、図２３に示すように、第三酸化膜１６ｃのうち、第四レジストマスク１４ｄによって覆われていない部分を、ウェットエッチングにより除去する。
第一酸化膜エッチング工程では、図２２に示すように、第一酸化膜堆積工程で堆積させた第三酸化膜１６ｃのうち、後に低濃度Ｎ型領域ＬＮとなる領域と第一絶縁膜５ａとなる領域を除く部分に、フォトリソグラフィにより第四レジストマスク１４ｄを形成する。
さらに、第一酸化膜エッチング工程では、図２３に示すように、第三酸化膜１６ｃのうち、第四レジストマスク１４ｄによって覆われていない部分を、ウェットエッチングにより除去する。
【0055】
第一マスク除去工程は、第一酸化膜エッチング工程の後工程である。
第一マスク除去工程では、図２４に示すように、第四レジストマスク１４ｄを除去する。
第一マスク除去工程では、図２４に示すように、第四レジストマスク１４ｄを除去する。
【0056】
第二酸化膜堆積工程は、第一マスク除去工程の後工程である。
第二酸化膜堆積工程では、図２５に示すように、熱酸化方法によって、後に第一絶縁膜５ａ及び第二絶縁膜５ｂとなる第四酸化膜１６ｄを、シリコン基板１０、底部領域２ｂ及びハードマスク１２に、例えば、約７［ｎｍ］の厚さで堆積させる。
第二酸化膜堆積工程では、図２５に示すように、熱酸化方法によって、後に第一絶縁膜５ａ及び第二絶縁膜５ｂとなる第四酸化膜１６ｄを、シリコン基板１０、底部領域２ｂ及びハードマスク１２に、例えば、約７［ｎｍ］の厚さで堆積させる。
【0057】
ポリシリコン堆積工程は、第二酸化膜堆積工程の後工程である。
ポリシリコン堆積工程では、図２６に示すように、第二酸化膜堆積工程で第二酸化膜１６ｂを堆積させた面に、ＣＶＤ法によって、ポリシリコン１８を堆積させる。
ポリシリコン堆積工程では、図２６に示すように、第二酸化膜堆積工程で第二酸化膜１６ｂを堆積させた面に、ＣＶＤ法によって、ポリシリコン１８を堆積させる。
【0058】
マスク除去工程は、ポリシリコン堆積工程の後工程である。
マスク除去工程では、図２７に示すように、ＣＭＰ法によって、ポリシリコン堆積工程で堆積させたポリシリコン１８を平坦化する。さらに、マスク除去工程では、ウェットエッチングによって、素子分離形成工程でパターニングしたハードマスク１２を除去することで、ゲート電極４と、第一絶縁膜５ａと、第二絶縁膜５ｂと、第三絶縁膜５ｃを形成する。
マスク除去工程では、図２７に示すように、ＣＭＰ法によって、ポリシリコン堆積工程で堆積させたポリシリコン１８を平坦化する。さらに、マスク除去工程では、ウェットエッチングによって、素子分離形成工程でパターニングしたハードマスク１２を除去することで、ゲート電極４と、第一絶縁膜５ａと、第二絶縁膜５ｂと、第三絶縁膜５ｃを形成する。
【0059】
（第４実施形態）
第４実施形態に係る半導体装置は、図２８及び図２９に示すように、複数（二つ）の低濃度Ｎ型領域ＬＮａ，１ｂと、複数（二つ）の第二高濃度Ｎ型領域３ａ，３ｂを有する構成が、第１実施形態と相違する。以下の説明では、第１実施形態との共通する部分の説明を省略する。
第４実施形態に係る半導体装置は、図２８及び図２９に示すように、複数（二つ）の低濃度Ｎ型領域ＬＮａ，１ｂと、複数（二つ）の第二高濃度Ｎ型領域３ａ，３ｂを有する構成が、第１実施形態と相違する。以下の説明では、第１実施形態との共通する部分の説明を省略する。
【0060】
二つの低濃度Ｎ型領域ＬＮａ，１ｂは、互いに間隔を空けて配置されている。
二つの第二高濃度Ｎ型領域３ａ，３ｂは、それぞれ、二つの低濃度Ｎ型領域ＬＮａ，１ｂのうち、底部領域２ｂと接触している面と反対側の面に接触している。なお、図中では、第二高濃度Ｎ型領域３ａが低濃度Ｎ型領域ＬＮａと接触し、第二高濃度Ｎ型領域３ｂが低濃度Ｎ型領域ＬＮｂと接触している構成を示す。
したがって、一つの第一高濃度Ｎ型領域２に、複数の第二高濃度Ｎ型領域（第二高濃度Ｎ型領域３ａ，３ｂ）及び複数の低濃度Ｎ型領域（低濃度Ｎ型領域ＬＮａ，１ｂ）が積層されている。
二つの第二高濃度Ｎ型領域３ａ，３ｂは、それぞれ、二つの低濃度Ｎ型領域ＬＮａ，１ｂのうち、底部領域２ｂと接触している面と反対側の面に接触している。なお、図中では、第二高濃度Ｎ型領域３ａが低濃度Ｎ型領域ＬＮａと接触し、第二高濃度Ｎ型領域３ｂが低濃度Ｎ型領域ＬＮｂと接触している構成を示す。
したがって、一つの第一高濃度Ｎ型領域２に、複数の第二高濃度Ｎ型領域（第二高濃度Ｎ型領域３ａ，３ｂ）及び複数の低濃度Ｎ型領域（低濃度Ｎ型領域ＬＮａ，１ｂ）が積層されている。
【0061】
第４実施形態の構成であれば、ソース電極の数を増加させることで、第１実施形態の構成と比較して、面積効率を増加させて電流を増加させることが可能となり、トランジスタのサイズを調節することが可能となる。
【0062】
（第４実施形態の変形例）
第４実施形態では、二つの低濃度Ｎ型領域ＬＮａ，１ｂと、二つの第二高濃度Ｎ型領域３ａ，３ｂを有する構成としたが、これに限定するものではない。すなわち、例えば、図３０及び図３１に示すように、四つの低濃度Ｎ型領域ＬＮａ～１ｄと、四つの第二高濃度Ｎ型領域３ａ～３ｄを有する構成としてもよい。
この構成であれば、第４実施形態の構成と比較して、面積効率を増加させて電流を増加させることが可能となり、トランジスタのサイズを調節することが可能となる。
第４実施形態では、二つの低濃度Ｎ型領域ＬＮａ，１ｂと、二つの第二高濃度Ｎ型領域３ａ，３ｂを有する構成としたが、これに限定するものではない。すなわち、例えば、図３０及び図３１に示すように、四つの低濃度Ｎ型領域ＬＮａ～１ｄと、四つの第二高濃度Ｎ型領域３ａ～３ｄを有する構成としてもよい。
この構成であれば、第４実施形態の構成と比較して、面積効率を増加させて電流を増加させることが可能となり、トランジスタのサイズを調節することが可能となる。
【0063】
（第５実施形態）
第５実施形態に係る半導体装置は、図３２及び図３３に示すように、第一高濃度Ｎ型領域２がドレイン電極と接続している面と、第二高濃度Ｎ型領域３がソース電極と接続している面とは、異なる高さにある構成が、第１実施形態と相違する。また、二つの面は、積層方向と直交する方向から見て異なる高さである。以下の説明では、第１実施形態との共通する部分の説明を省略する。
第５実施形態に係る半導体装置は、図３２及び図３３に示すように、第一高濃度Ｎ型領域２がドレイン電極と接続している面と、第二高濃度Ｎ型領域３がソース電極と接続している面とは、異なる高さにある構成が、第１実施形態と相違する。また、二つの面は、積層方向と直交する方向から見て異なる高さである。以下の説明では、第１実施形態との共通する部分の説明を省略する。
【0064】
第一高濃度Ｎ型領域２は、底部領域２ｂのみを含んで形成されている。
底部領域２ｂのうち、積層方向で低濃度Ｎ型領域ＬＮと、ゲート電極４と、第一絶縁膜５ａと、第二絶縁膜５ｂと、第三絶縁膜５ｃと対向していない部分は、ドレイン電極と接続している。
第５実施形態の構成であれば、半導体装置の設計自由度を向上させることが可能となる。
底部領域２ｂのうち、積層方向で低濃度Ｎ型領域ＬＮと、ゲート電極４と、第一絶縁膜５ａと、第二絶縁膜５ｂと、第三絶縁膜５ｃと対向していない部分は、ドレイン電極と接続している。
第５実施形態の構成であれば、半導体装置の設計自由度を向上させることが可能となる。
【0065】
（第６実施形態）
第６実施形態に係る半導体装置は、図３４に示すように、ゲート電極４が、積層方向から見て、低濃度Ｎ型領域ＬＮと対向する部分と低濃度Ｎ型領域ＬＮと対向していない部分を備える構成と、第四絶縁膜５ｄを有する構成が、第１実施形態と相違する。以下の説明では、第１実施形態との共通する部分の説明を省略する。
第６実施形態に係る半導体装置は、図３４に示すように、ゲート電極４が、積層方向から見て、低濃度Ｎ型領域ＬＮと対向する部分と低濃度Ｎ型領域ＬＮと対向していない部分を備える構成と、第四絶縁膜５ｄを有する構成が、第１実施形態と相違する。以下の説明では、第１実施形態との共通する部分の説明を省略する。
【0066】
ゲート電極４は、低濃度Ｎ型領域ＬＮの第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３と接触する二つの面と隣接する四つの面のうち、三つの面と対向している。
【0067】
第四絶縁膜５ｄは、積層方向と直交する方向で、低濃度Ｎ型領域ＬＮと、第一高濃度Ｎ型領域２と、第二高濃度Ｎ型領域３と、ゲート電極４と、第一絶縁膜５ａと、第二絶縁膜５ｂと、第三絶縁膜５ｃと接触する。
第四絶縁膜５ｄの材料としては、例えば、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる。
第６実施形態では、第四絶縁膜５ｄの材料として、酸化シリコンを用いる場合について説明する。
第四絶縁膜５ｄの材料としては、例えば、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる。
第６実施形態では、第四絶縁膜５ｄの材料として、酸化シリコンを用いる場合について説明する。
【0068】
第６実施形態の構成であれば、低濃度Ｎ型領域ＬＮで形成されるチャネルに対し、三方向からゲート電位を制御する構成となる。なお、チャネルに対し、一方向または二方向からゲート電位を制御する構成としてもよい。
また、第６実施形態の構成であれば、半導体装置の設計自由度を向上させることが可能となる。
また、第６実施形態の構成であれば、半導体装置の設計自由度を向上させることが可能となる。
【0069】
（第７実施形態）
【0070】
第７実施形態に係る半導体装置は、図３５に示すように、低濃度Ｎ型領域ＬＮの形状が、積層方向から見て円形であり、ゲート電極４の形状が、積層方向から見て円形である構成が、第１実施形態と相違する。
したがって、第二高濃度Ｎ型領域３の形状も、積層方向から見て円形となる。
第７実施形態の構成であれば、低濃度Ｎ型領域ＬＮで形成されるチャネルの形状が、尖った角を有していない形状となるため、チャネルの内部に電界が集中する箇所が存在せず、電界の分布が均一となるため、均一なトランジスタの動作が可能となる。
したがって、第二高濃度Ｎ型領域３の形状も、積層方向から見て円形となる。
第７実施形態の構成であれば、低濃度Ｎ型領域ＬＮで形成されるチャネルの形状が、尖った角を有していない形状となるため、チャネルの内部に電界が集中する箇所が存在せず、電界の分布が均一となるため、均一なトランジスタの動作が可能となる。
【0071】
（第８実施形態）
第８実施形態に係る半導体装置は、図３６に示すように、固体撮像素子ＳＣＣが有する。以下の説明では、第１実施形態との共通する部分の説明を省略する場合がある。
固体撮像素子ＳＣＣは、第一半導体層２６０と、層間絶縁層２７０と、第二半導体層２８０と、Ｎ型ポリシリコンパッド２９０ａと、共有コンタクト２９０ｂを備える。
第８実施形態に係る半導体装置は、図３６に示すように、固体撮像素子ＳＣＣが有する。以下の説明では、第１実施形態との共通する部分の説明を省略する場合がある。
固体撮像素子ＳＣＣは、第一半導体層２６０と、層間絶縁層２７０と、第二半導体層２８０と、Ｎ型ポリシリコンパッド２９０ａと、共有コンタクト２９０ｂを備える。
【0072】
第一半導体層２６０は、画素回路２１０を配置した半導体層である。
画素回路２１０は、フォトダイオード１１０と、転送トランジスタＴＲと、フローティングディフュージョン１３０を備える。
フォトダイオード１１０は、入射光を光電変換し、光電変換の光量に応じた電荷を生成して蓄積する。
フォトダイオード１１０（光電変換素子）の一端（アノード電極）は、接地されている。フォトダイオード１１０の他端（カソード電極）は、転送トランジスタＴＲのソース電極に接続されている。
画素回路２１０は、フォトダイオード１１０と、転送トランジスタＴＲと、フローティングディフュージョン１３０を備える。
フォトダイオード１１０は、入射光を光電変換し、光電変換の光量に応じた電荷を生成して蓄積する。
フォトダイオード１１０（光電変換素子）の一端（アノード電極）は、接地されている。フォトダイオード１１０の他端（カソード電極）は、転送トランジスタＴＲのソース電極に接続されている。
【0073】
転送トランジスタＴＲは、フォトダイオード１１０とフローティングディフュージョン１３０との間に配置されている。転送トランジスタＴＲのドレイン電極は、リセットトランジスタ１４０のドレイン電極及び増幅トランジスタ１５０のゲート電極に接続されている。
また、転送トランジスタＴＲは、図外のタイミング制御部からゲート電極に供給される駆動信号ＴＧＲに従って、フォトダイオード１１０からフローティングディフュージョン１３０への電荷の転送をオンまたはオフする。
また、図３７に示すように、転送トランジスタＴＲには、層間絶縁層２７０及び第二半導体層２８０を貫通する転送側層間配線３１０が接続されている。
また、転送トランジスタＴＲは、図外のタイミング制御部からゲート電極に供給される駆動信号ＴＧＲに従って、フォトダイオード１１０からフローティングディフュージョン１３０への電荷の転送をオンまたはオフする。
また、図３７に示すように、転送トランジスタＴＲには、層間絶縁層２７０及び第二半導体層２８０を貫通する転送側層間配線３１０が接続されている。
【0074】
フローティングディフュージョン１３０は、フォトダイオード１１０から転送トランジスタＴＲを介して転送されてくる電荷を蓄積し、電圧に変換する。すなわち、フローティングディフュージョン１３０は、フォトダイオード１１０に蓄積された信号電荷が転送される。
なお、フローティングディフュージョン１３０は、転送トランジスタＴＲのドレイン電極と、後述するリセットトランジスタ１４０のソース電極と、後述する増幅トランジスタ１５０のゲート電極とを接続する点（接続点）に形成されている。
なお、フローティングディフュージョン１３０は、転送トランジスタＴＲのドレイン電極と、後述するリセットトランジスタ１４０のソース電極と、後述する増幅トランジスタ１５０のゲート電極とを接続する点（接続点）に形成されている。
【0075】
層間絶縁層２７０は、第一半導体層２６０に積層した層であり、第一半導体層２６０と第二半導体層２８０との間を絶縁する。
第二半導体層２８０は、層間絶縁層２７０に積層した層であり、半導体装置ＳＤを含む増幅トランジスタ１５０と、リセットトランジスタ１４０を配置した半導体層である。
第二半導体層２８０は、層間絶縁層２７０に積層した層であり、半導体装置ＳＤを含む増幅トランジスタ１５０と、リセットトランジスタ１４０を配置した半導体層である。
【0076】
増幅トランジスタ１５０は、ゲート電極がフローティングディフュージョン１３０に接続され、ソース電極が接地された、ソース接地型のトランジスタである。
Ｎ型ポリシリコンパッド２９０ａは、４つの画素回路２１０がそれぞれ備える４個のフローティングディフュージョン１３０を接続する。なお、図３６には、４個のフローティングディフュージョン１３０及びフォトダイオード１１０のうち、２個のみを図示する。
共有コンタクト２９０ｂは、Ｎ型ポリシリコンパッド２９０ａと増幅トランジスタ１５０とを接続する。
Ｎ型ポリシリコンパッド２９０ａは、４つの画素回路２１０がそれぞれ備える４個のフローティングディフュージョン１３０を接続する。なお、図３６には、４個のフローティングディフュージョン１３０及びフォトダイオード１１０のうち、２個のみを図示する。
共有コンタクト２９０ｂは、Ｎ型ポリシリコンパッド２９０ａと増幅トランジスタ１５０とを接続する。
【0077】
また、第一半導体層２６０は、光電変換を行う複数のセンサ画素ＳＰを有している。複数のセンサ画素ＳＰは、第一半導体層２６０における画素領域の内部において行列状に設けられている。第８実施形態では、図３８に示すように、４つのセンサ画素ＳＰが１つの読み出し回路ＲＣを共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素ＳＰの出力が、共通の読み出し回路ＲＣに入力されることを指している。
【0078】
各センサ画素ＳＰは、互いに共通の構成要素を有している。図３８には、各センサ画素ＳＰの構成要素を互いに区別するために、各センサ画素ＳＰの構成要素の符号の末尾に識別番号（１，２，３，４）を付与している。以下では、各センサ画素ＳＰの構成要素を互いに区別する必要のある場合には、各センサ画素ＳＰの構成要素の符号の末尾に識別番号を付与するが、各センサ画素ＳＰの構成要素を互いに区別する必要がない場合には、各センサ画素ＳＰの構成要素を示す符号の末尾に付与した識別番号を省略する。
【0079】
各センサ画素ＳＰは、例えば、フォトダイオード１１０と、転送トランジスタＴＲと、フローティングディフュージョン１３０とを有している。
１つの読み出し回路ＲＣを共有する各センサ画素ＳＰが有するフローティングディフュージョン１３０は、互いに電気的に接続されるとともに、共通の読み出し回路ＲＣの入力端に電気的に接続されている。読み出し回路ＲＣは、例えば、リセットトランジスタ１４０と、増幅トランジスタ１５０と、選択トランジスタ１６０とを有している。なお、選択トランジスタ１６０は、必要に応じて省略してもよい。選択トランジスタ１６０のソース（読み出し回路ＲＣの出力端）は、垂直信号線１７０に電気的に接続されている。選択トランジスタ１６０のゲートは、画素駆動線（図示を省略）へ電気的に接続されている。
増幅トランジスタ１５０のソース（読み出し回路ＲＣの出力端）は、垂直信号線１７０に電気的に接続されている。リセットトランジスタ１４０のソースと増幅トランジスタ１５０のゲートとの間には、ＦＤ転送トランジスタＦＤＧが設けられている。ＦＤ転送トランジスタＦＤＧのソースには、増幅トランジスタ１５０のゲートが電気的に接続されている。
１つの読み出し回路ＲＣを共有する各センサ画素ＳＰが有するフローティングディフュージョン１３０は、互いに電気的に接続されるとともに、共通の読み出し回路ＲＣの入力端に電気的に接続されている。読み出し回路ＲＣは、例えば、リセットトランジスタ１４０と、増幅トランジスタ１５０と、選択トランジスタ１６０とを有している。なお、選択トランジスタ１６０は、必要に応じて省略してもよい。選択トランジスタ１６０のソース（読み出し回路ＲＣの出力端）は、垂直信号線１７０に電気的に接続されている。選択トランジスタ１６０のゲートは、画素駆動線（図示を省略）へ電気的に接続されている。
増幅トランジスタ１５０のソース（読み出し回路ＲＣの出力端）は、垂直信号線１７０に電気的に接続されている。リセットトランジスタ１４０のソースと増幅トランジスタ１５０のゲートとの間には、ＦＤ転送トランジスタＦＤＧが設けられている。ＦＤ転送トランジスタＦＤＧのソースには、増幅トランジスタ１５０のゲートが電気的に接続されている。
【0080】
ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般的に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョン１３０の容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタ１５０で電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョン１３０で、フォトダイオード１１０の電荷を受けきれない。さらに、増幅トランジスタ１５０で電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
【0081】
図３９は、複数の読み出し回路ＲＣと、複数の垂直信号線１７０との接続態様の一例を表したものである。複数の読み出し回路ＲＣが、垂直信号線１７０の延在方向（例えば、列方向）に並んで配置されている場合、複数の垂直信号線１７０は、読み出し回路ＲＣごとに１つずつ割り当てられていてもよい。例えば、図３９に示すように、４つの読み出し回路ＲＣが、垂直信号線１７０の延在方向（例えば、列方向）に並んで配置されている場合、４つの垂直信号線１７０が、読み出し回路ＲＣごとに１つずつ割り当てられていてもよい。なお、図３９では、各垂直信号線１７０を区別するために、各垂直信号線１７０の符号の末尾に識別番号（１，２，３，４）を付与している。
【0082】
半導体装置ＳＤは、図１及び図２と、図３７及び図４０に示すように、低濃度Ｎ型領域ＬＮと、第一高濃度Ｎ型領域２と、第二高濃度Ｎ型領域３と、ゲート電極４と、遮蔽電極３２０と、第一絶縁膜５ａと、第二絶縁膜５ｂと、第五絶縁膜５ｅを有する。なお、図３７では、第一高濃度Ｎ型領域２、第二高濃度Ｎ型領域３、第二絶縁膜５ｂの図示を省略している。
低濃度Ｎ型領域ＬＮは、例えば、不純物の濃度が１０ｋｅＶ／１Ｅ１８（個／ｃｍ２）以下である材料を用いて形成する。
また、低濃度Ｎ型領域ＬＮの形状は、直方体である。
低濃度Ｎ型領域ＬＮは、例えば、不純物の濃度が１０ｋｅＶ／１Ｅ１８（個／ｃｍ２）以下である材料を用いて形成する。
また、低濃度Ｎ型領域ＬＮの形状は、直方体である。
【0083】
低濃度Ｎ型領域ＬＮは、低濃度Ｎ型領域ＬＮ、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３を積層した方向である積層方向から見て、積層方向と平行な二辺及び積層方向と直交する二辺を有する方形である。
第一高濃度Ｎ型領域２は、低濃度Ｎ型領域ＬＮよりも不純物の濃度が高い材料を用いて形成する。また、第一高濃度Ｎ型領域２は、ソース電極及びドレイン電極のうち一方と接続している。
第一高濃度Ｎ型領域２は、低濃度Ｎ型領域ＬＮよりも不純物の濃度が高い材料を用いて形成する。また、第一高濃度Ｎ型領域２は、ソース電極及びドレイン電極のうち一方と接続している。
【0084】
第二高濃度Ｎ型領域３は、低濃度Ｎ型領域ＬＮよりも不純物の濃度が高い材料を用いて形成する。また、第二高濃度Ｎ型領域３は、ソース電極及びドレイン電極のうち他方と接続している。
また、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３は、低濃度Ｎ型領域ＬＮを間に挟んで、第一半導体層２６０及び第二半導体層２８０を積層した方向と直交する方向に積層されている。なお、図４０では、第一半導体層２６０及び第二半導体層２８０を積層した方向と直交する方向を、「直交方向」と示す。また、図４０に図示しているスペーサ層４２０については、後述する。
また、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３は、低濃度Ｎ型領域ＬＮを間に挟んで、第一半導体層２６０及び第二半導体層２８０を積層した方向と直交する方向に積層されている。なお、図４０では、第一半導体層２６０及び第二半導体層２８０を積層した方向と直交する方向を、「直交方向」と示す。また、図４０に図示しているスペーサ層４２０については、後述する。
【0085】
ゲート電極４は、低濃度Ｎ型領域ＬＮの少なくとも一部と対向する。具体的に、ゲート電極４は、積層方向及び直交方向から見て、低濃度Ｎ型領域ＬＮの少なくとも一部と対向する。
また、ゲート電極４は、層間絶縁層２７０及び第二半導体層２８０を貫通するゲート側層間配線３３０により、フローティングディフュージョン１３０に接続されて第一半導体層２６０へ電気的に接続されている。なお、ゲート側層間配線３３０は、ゲート電極４と第一半導体層２６０を電気的に接続する配線である。
さらに、ゲート電極４は、積層方向から見て、直交する二辺を有するＬ字形に形成されている。ゲート電極４が有する二辺のうち一方は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と平行な二辺（ＣＮａ、ＣＮｂ）のうち第一半導体層２６０から遠い一辺ＣＮｂと対向している。ゲート電極４が有する二辺のうち他方は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺（ＣＮｃ、ＣＮｄ）のうちゲート側層間配線３３０に近い一辺ＣＮｃと対向している。
また、ゲート電極４は、層間絶縁層２７０及び第二半導体層２８０を貫通するゲート側層間配線３３０により、フローティングディフュージョン１３０に接続されて第一半導体層２６０へ電気的に接続されている。なお、ゲート側層間配線３３０は、ゲート電極４と第一半導体層２６０を電気的に接続する配線である。
さらに、ゲート電極４は、積層方向から見て、直交する二辺を有するＬ字形に形成されている。ゲート電極４が有する二辺のうち一方は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と平行な二辺（ＣＮａ、ＣＮｂ）のうち第一半導体層２６０から遠い一辺ＣＮｂと対向している。ゲート電極４が有する二辺のうち他方は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺（ＣＮｃ、ＣＮｄ）のうちゲート側層間配線３３０に近い一辺ＣＮｃと対向している。
【0086】
遮蔽電極３２０は、ゲート電極４と対向する部分とは異なる低濃度Ｎ型領域ＬＮの少なくとも一部と対向する。具体的に、遮蔽電極３２０は、積層方向及び直交方向から見て、低濃度Ｎ型領域ＬＮの少なくとも一部と対向する。ゲート電極４と対向する部分とは異なる低濃度Ｎ型領域ＬＮの少なくとも一部と対向する。
また、遮蔽電極３２０は、例えば、遮蔽側配線３４０を用いて、第一半導体層２６０及び第二半導体層２８０とは異なる部位（例えば、第二半導体層２８０よりも上方に積層した、図外の半導体層）へ電気的に接続されている。なお、遮蔽側配線３４０は、遮蔽電極３２０と第一半導体層２６０及び第二半導体層２８０とは異なる半導体層とを電気的に接続する配線である。
第８実施形態では、遮蔽側配線３４０を遮蔽電極３２０に接続することで、遮蔽電極３２０にＧＮＤ電位等の固定電位を設定する構成とした場合について説明する。
さらに、遮蔽電極３２０は、積層方向から見て、直交する二辺を有するＬ字形に形成されている。遮蔽電極３２０が有する二辺のうち一方は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と平行な二辺のうち第一半導体層２６０に近い一辺ＣＮａと対向している。遮蔽電極３２０が有する二辺のうち他方は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺のうち転送側層間配線３１０に近い一辺ＣＮｄと対向している。
以上により、ゲート電極４及び遮蔽電極３２０は、低濃度Ｎ型領域ＬＮ、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３を積層した方向である積層方向から見て、低濃度Ｎ型領域ＬＮの四辺（ＣＮａ～ＣＮｄ）と対向する。
また、遮蔽電極３２０は、例えば、遮蔽側配線３４０を用いて、第一半導体層２６０及び第二半導体層２８０とは異なる部位（例えば、第二半導体層２８０よりも上方に積層した、図外の半導体層）へ電気的に接続されている。なお、遮蔽側配線３４０は、遮蔽電極３２０と第一半導体層２６０及び第二半導体層２８０とは異なる半導体層とを電気的に接続する配線である。
第８実施形態では、遮蔽側配線３４０を遮蔽電極３２０に接続することで、遮蔽電極３２０にＧＮＤ電位等の固定電位を設定する構成とした場合について説明する。
さらに、遮蔽電極３２０は、積層方向から見て、直交する二辺を有するＬ字形に形成されている。遮蔽電極３２０が有する二辺のうち一方は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と平行な二辺のうち第一半導体層２６０に近い一辺ＣＮａと対向している。遮蔽電極３２０が有する二辺のうち他方は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺のうち転送側層間配線３１０に近い一辺ＣＮｄと対向している。
以上により、ゲート電極４及び遮蔽電極３２０は、低濃度Ｎ型領域ＬＮ、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３を積層した方向である積層方向から見て、低濃度Ｎ型領域ＬＮの四辺（ＣＮａ～ＣＮｄ）と対向する。
【0087】
第一絶縁膜５ａは、ゲート電極４と低濃度Ｎ型領域ＬＮとの間に配置されている。
第二絶縁膜５ｂは、ゲート電極４と第一高濃度Ｎ型領域２との間に配置されている。
第五絶縁膜５ｅは、遮蔽電極３２０と低濃度Ｎ型領域ＬＮとの間に配置されている。
第五絶縁膜５ｅの材料としては、例えば、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる。
第二絶縁膜５ｂは、ゲート電極４と第一高濃度Ｎ型領域２との間に配置されている。
第五絶縁膜５ｅは、遮蔽電極３２０と低濃度Ｎ型領域ＬＮとの間に配置されている。
第五絶縁膜５ｅの材料としては、例えば、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる。
【0088】
＜固体撮像素子の製造プロセス＞
図３６から図４０を参照しつつ、図４１から図５５を用いて、第８実施形態の固体撮像素子ＳＣＣを製造する製造プロセスを説明する。
固体撮像素子ＳＣＣの製造プロセスでは、まず、図４１に示すように、第一半導体層２６０を形成するための第一半導体基板２６０ａ（例えば、Ｓｉを用いて形成する）に、層間絶縁層２７０を形成するための第一層間絶縁膜２７０ａと第二層間絶縁膜２７０ｂを成膜する。なお、第一層間絶縁膜２７０ａは、例えば、酸化膜により形成する。また、第二層間絶縁膜２７０ｂは、例えば、酸化膜又は窒化膜により形成する。
次に、図４２に示すように、低濃度Ｎ型領域ＬＮを形成するためのチャネル半導体基板４００（例えば、Ｓｉを用いて形成する）に、第五絶縁膜５ｅを形成するための第五基礎絶縁膜４１０を成膜する。なお、第五基礎絶縁膜４１０は、例えば、酸化膜により形成する。
図３６から図４０を参照しつつ、図４１から図５５を用いて、第８実施形態の固体撮像素子ＳＣＣを製造する製造プロセスを説明する。
固体撮像素子ＳＣＣの製造プロセスでは、まず、図４１に示すように、第一半導体層２６０を形成するための第一半導体基板２６０ａ（例えば、Ｓｉを用いて形成する）に、層間絶縁層２７０を形成するための第一層間絶縁膜２７０ａと第二層間絶縁膜２７０ｂを成膜する。なお、第一層間絶縁膜２７０ａは、例えば、酸化膜により形成する。また、第二層間絶縁膜２７０ｂは、例えば、酸化膜又は窒化膜により形成する。
次に、図４２に示すように、低濃度Ｎ型領域ＬＮを形成するためのチャネル半導体基板４００（例えば、Ｓｉを用いて形成する）に、第五絶縁膜５ｅを形成するための第五基礎絶縁膜４１０を成膜する。なお、第五基礎絶縁膜４１０は、例えば、酸化膜により形成する。
【0089】
さらに、図４３に示すように、第五基礎絶縁膜４１０のチャネル半導体基板４００と対向する面と反対側の面に対し、全面に遮蔽電極３２０を形成するための遮蔽電極材料層３２０ａを成膜する。なお、遮蔽電極材料層３２０ａは、例えば、多結晶シリコンを用いて形成する。
次に、図４４に示すように、遮蔽電極材料層３２０ａの第五基礎絶縁膜４１０と対向する面と反対側の面に対し、全面に第二層間絶縁膜２７０ｂと貼り合わせることで層間絶縁層２７０を形成するための、第三層間絶縁膜２７０ｃを成膜する。なお、第三層間絶縁膜２７０ｃは、例えば、酸化膜により形成する。
次に、図４４に示すように、遮蔽電極材料層３２０ａの第五基礎絶縁膜４１０と対向する面と反対側の面に対し、全面に第二層間絶縁膜２７０ｂと貼り合わせることで層間絶縁層２７０を形成するための、第三層間絶縁膜２７０ｃを成膜する。なお、第三層間絶縁膜２７０ｃは、例えば、酸化膜により形成する。
【0090】
その後、図４５に示すように、チャネル半導体基板４００、第五基礎絶縁膜４１０、遮蔽電極材料層３２０ａ、第三層間絶縁膜２７０ｃの積層体を積層方向で逆転させ、さらに、図４６に示すように、第三層間絶縁膜２７０ｃと第二層間絶縁膜２７０ｂとを貼り合わせる。
次に、図４７に示すように、チャネル半導体基板４００を、低濃度Ｎ型領域ＬＮを形成するための厚さに研磨した後、図４８に示すように、低濃度Ｎ型領域ＬＮに対応する領域を残して、チャネル半導体基板４００及び第五基礎絶縁膜４１０をエッチングする。
次に、図４７に示すように、チャネル半導体基板４００を、低濃度Ｎ型領域ＬＮを形成するための厚さに研磨した後、図４８に示すように、低濃度Ｎ型領域ＬＮに対応する領域を残して、チャネル半導体基板４００及び第五基礎絶縁膜４１０をエッチングする。
【0091】
さらに、図４９に示すように、遮蔽電極材料層３２０ａのうち遮蔽電極３２０が有する二辺のうち一方を形成する部分を残して、遮蔽電極材料層３２０ａをエッチングする。
次に、図５０に示すように、第三層間絶縁膜２７０ｃの第二層間絶縁膜２７０ｂと対向する面と反対の面に対し、全面に、チャネル半導体基板４００、第五基礎絶縁膜４１０及び遮蔽電極材料層３２０ａの全体を埋め込むように、第二半導体層２８０を形成するための第二層材料絶縁膜２８０ａを形成する。なお、第二層材料絶縁膜２８０ａは、例えば、酸化膜により形成する。
次に、図５０に示すように、第三層間絶縁膜２７０ｃの第二層間絶縁膜２７０ｂと対向する面と反対の面に対し、全面に、チャネル半導体基板４００、第五基礎絶縁膜４１０及び遮蔽電極材料層３２０ａの全体を埋め込むように、第二半導体層２８０を形成するための第二層材料絶縁膜２８０ａを形成する。なお、第二層材料絶縁膜２８０ａは、例えば、酸化膜により形成する。
【0092】
その後、図５１に示すように、第二層材料絶縁膜２８０ａのうち、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺（ＣＮｃ、ＣＮｄ）と対向するゲート電極４及び遮蔽電極３２０を形成する部分を掘り込む。
次に、図５２に示すように、第一絶縁膜５ａと、第五絶縁膜５ｅのうち第五基礎絶縁膜４１０とともに第五絶縁膜５ｅを形成する部分である第五側方絶縁膜４１１を成膜する。
次に、図５２に示すように、第一絶縁膜５ａと、第五絶縁膜５ｅのうち第五基礎絶縁膜４１０とともに第五絶縁膜５ｅを形成する部分である第五側方絶縁膜４１１を成膜する。
【0093】
さらに、図５３に示すように、ゲート電極４を形成する部分に対して、ゲート側電極材料４ａを成膜する。さらに、遮蔽電極３２０が有する二辺のうち他方を形成する部分に対して、遮蔽側電極材料３２０ｂを成膜する。
次に、図５４に示すように、ゲート電極４が有する二辺のうち一方の、低濃度Ｎ型領域ＬＮと対向する面と連続する二つの面に、それぞれ、スペーサ層４２０を形成する。さらに、低濃度Ｎ型領域ＬＮと積層方向で対向する部分に、例えば、イオン注入方法を用いて、第一高濃度Ｎ型領域２と第二高濃度Ｎ型領域３を形成する。
その後、図５５に示すように、ゲート電極４及びスペーサ層４２０を埋め込むように、第二層材料絶縁膜２８０ａと共に第二半導体層２８０を形成するための第三層材料絶縁膜２８０ｂを形成する。なお、第三層材料絶縁膜２８０ｂは、例えば、酸化膜により形成する。さらに、ゲート電極４及び遮蔽電極３２０に連通するコンタクトホールを形成し、導体（例えば、タングステン)を用いて、ゲート側層間配線３３０と、遮蔽側配線３４０を形成する。
次に、図５４に示すように、ゲート電極４が有する二辺のうち一方の、低濃度Ｎ型領域ＬＮと対向する面と連続する二つの面に、それぞれ、スペーサ層４２０を形成する。さらに、低濃度Ｎ型領域ＬＮと積層方向で対向する部分に、例えば、イオン注入方法を用いて、第一高濃度Ｎ型領域２と第二高濃度Ｎ型領域３を形成する。
その後、図５５に示すように、ゲート電極４及びスペーサ層４２０を埋め込むように、第二層材料絶縁膜２８０ａと共に第二半導体層２８０を形成するための第三層材料絶縁膜２８０ｂを形成する。なお、第三層材料絶縁膜２８０ｂは、例えば、酸化膜により形成する。さらに、ゲート電極４及び遮蔽電極３２０に連通するコンタクトホールを形成し、導体（例えば、タングステン)を用いて、ゲート側層間配線３３０と、遮蔽側配線３４０を形成する。
【0094】
第８実施形態の構成であれば、低濃度Ｎ型領域ＬＮと対向する電極（ゲート電極４、遮蔽電極３２０）を２分割し、遮蔽電極３２０に固定電位を設定することで、隣接する異電位の構造体（転送側層間配線３１０、ゲート側層間配線３３０）からの電界を遮蔽することが可能となる。これにより、低濃度Ｎ型領域ＬＮに対して全ての方向から同じバイアスが印加されることによって発生する、閾値電圧の低下を抑制することが可能となる。
また、第８実施形態の構成であれば、遮蔽電極３２０に、例えば、ゲート電極４と異なる電位（ＧＮＤ電位と異なる電位）を設定することで、閾値電圧を任意に制御することが可能となる。
閾値電圧の低下は、以下の要因により発生する。
低濃度Ｎ型領域ＬＮと対向する電極が分割されていない一体構造である場合、互いに対抗する電極がそれぞれのバックゲートとして機能し、チャネル（低濃度Ｎ型領域ＬＮ）内の空間電荷を打ち消して反転させるためのバイアス量が低下する。このため、閾値電圧は大きく低下してしまい、閾値電圧を適切な範囲に制御することが困難となる。
また、第８実施形態の構成であれば、遮蔽電極３２０に、例えば、ゲート電極４と異なる電位（ＧＮＤ電位と異なる電位）を設定することで、閾値電圧を任意に制御することが可能となる。
閾値電圧の低下は、以下の要因により発生する。
低濃度Ｎ型領域ＬＮと対向する電極が分割されていない一体構造である場合、互いに対抗する電極がそれぞれのバックゲートとして機能し、チャネル（低濃度Ｎ型領域ＬＮ）内の空間電荷を打ち消して反転させるためのバイアス量が低下する。このため、閾値電圧は大きく低下してしまい、閾値電圧を適切な範囲に制御することが困難となる。
【0095】
（第８実施形態の変形例）
第８実施形態では、例えば、図３７に示すように、ゲート電極４とゲート側層間配線３３０との間に間隔が空いている構成としたが、これに限定するものではなく、ゲート電極４とゲート側層間配線３３０が接触している構成としてもよい。
第８実施形態では、例えば、図３７に示すように、ゲート電極４とゲート側層間配線３３０との間に間隔が空いている構成としたが、これに限定するものではなく、ゲート電極４とゲート側層間配線３３０が接触している構成としてもよい。
【0096】
（第９実施形態）
第９実施形態に係る固体撮像素子は、図５６に示すように、ゲート電極４及び遮蔽電極３２０の構成が、第８実施形態と相違する。以下の説明では、第８実施形態との共通する部分の説明を省略する場合がある。
ゲート電極４は、積層方向から見て、平行な二辺と、平行な二辺と直交する一辺を有するＣ字形に形成されている。ゲート電極４が有する平行な二辺は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と平行な二辺（ＣＮａ、ＣＮｂ）と対向している。ゲート電極４が有する平行な二辺と直交する一辺は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺（ＣＮｃ、ＣＮｄ）のうちゲート側層間配線３３０に近い一辺ＣＮｃと対向している。
第９実施形態に係る固体撮像素子は、図５６に示すように、ゲート電極４及び遮蔽電極３２０の構成が、第８実施形態と相違する。以下の説明では、第８実施形態との共通する部分の説明を省略する場合がある。
ゲート電極４は、積層方向から見て、平行な二辺と、平行な二辺と直交する一辺を有するＣ字形に形成されている。ゲート電極４が有する平行な二辺は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と平行な二辺（ＣＮａ、ＣＮｂ）と対向している。ゲート電極４が有する平行な二辺と直交する一辺は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺（ＣＮｃ、ＣＮｄ）のうちゲート側層間配線３３０に近い一辺ＣＮｃと対向している。
【0097】
遮蔽電極３２０は、積層方向から見て、一辺のみの直線状に形成されている。遮蔽電極３２０が有する一辺は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺（ＣＮｃ、ＣＮｄ）のうち転送側層間配線３１０に近い一辺ＣＮｄと対向している。
以上により、ゲート電極４及び遮蔽電極３２０は、低濃度Ｎ型領域ＬＮ、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３を積層した方向である積層方向から見て、低濃度Ｎ型領域ＬＮの四辺（ＣＮａ～ＣＮｄ）と対向する。
以上により、ゲート電極４及び遮蔽電極３２０は、低濃度Ｎ型領域ＬＮ、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３を積層した方向である積層方向から見て、低濃度Ｎ型領域ＬＮの四辺（ＣＮａ～ＣＮｄ）と対向する。
【0098】
第９実施形態の構成であれば、低濃度Ｎ型領域ＬＮと対向する電極（ゲート電極４、遮蔽電極３２０）を２分割し、遮蔽電極３２０に固定電位を設定することで、隣接する異電位の構造体（転送側層間配線３１０、ゲート側層間配線３３０）からの電界を遮蔽することが可能となる。これにより、低濃度Ｎ型領域ＬＮに対して全ての方向から同じバイアスが印加されることによって発生する、閾値電圧の低下を抑制することが可能となる。
また、第９実施形態の構成であれば、遮蔽電極３２０に、例えば、ゲート電極４と異なる電位（ＧＮＤ電位と異なる電位）を設定することで、閾値電圧を任意に制御することが可能となる。
また、第９実施形態の構成であれば、遮蔽電極３２０に、例えば、ゲート電極４と異なる電位（ＧＮＤ電位と異なる電位）を設定することで、閾値電圧を任意に制御することが可能となる。
【0099】
（第１０実施形態）
第１０実施形態に係る固体撮像素子は、図５７に示すように、ゲート電極４及び遮蔽電極３２０の構成が、第８実施形態と相違する。以下の説明では、第８実施形態との共通する部分の説明を省略する場合がある。
ゲート電極４は、積層方向から見て、直交する二辺を有するＬ字形に形成されている。ゲート電極４が有する二辺のうち一方は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と平行な二辺（ＣＮａ、ＣＮｂ）のうち第一半導体層２６０から近い一辺ＣＮａと対向している。ゲート電極４が有する二辺のうち他方は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺（ＣＮｃ、ＣＮｄ）のうちゲート側層間配線３３０に近い一辺ＣＮｃと対向している。
第１０実施形態に係る固体撮像素子は、図５７に示すように、ゲート電極４及び遮蔽電極３２０の構成が、第８実施形態と相違する。以下の説明では、第８実施形態との共通する部分の説明を省略する場合がある。
ゲート電極４は、積層方向から見て、直交する二辺を有するＬ字形に形成されている。ゲート電極４が有する二辺のうち一方は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と平行な二辺（ＣＮａ、ＣＮｂ）のうち第一半導体層２６０から近い一辺ＣＮａと対向している。ゲート電極４が有する二辺のうち他方は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺（ＣＮｃ、ＣＮｄ）のうちゲート側層間配線３３０に近い一辺ＣＮｃと対向している。
【0100】
遮蔽電極３２０は、積層方向から見て、一辺のみの直線状に形成されている。遮蔽電極３２０が有する一辺は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺（ＣＮｃ、ＣＮｄ）のうち転送側層間配線３１０に近い一辺ＣＮｄと対向している。
以上により、ゲート電極４及び遮蔽電極３２０は、低濃度Ｎ型領域ＬＮ、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３を積層した方向である積層方向から見て、低濃度Ｎ型領域ＬＮの三辺（ＣＮａ、ＣＮｃ、ＣＮｄ）と対向する。
以上により、ゲート電極４及び遮蔽電極３２０は、低濃度Ｎ型領域ＬＮ、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３を積層した方向である積層方向から見て、低濃度Ｎ型領域ＬＮの三辺（ＣＮａ、ＣＮｃ、ＣＮｄ）と対向する。
【0101】
第１０実施形態の構成であれば、低濃度Ｎ型領域ＬＮと対向する電極（ゲート電極４、遮蔽電極３２０）を２分割し、遮蔽電極３２０に固定電位を設定することで、隣接する異電位の構造体（転送側層間配線３１０、ゲート側層間配線３３０）からの電界を遮蔽することが可能となる。これにより、低濃度Ｎ型領域ＬＮに対して全ての方向から同じバイアスが印加されることによって発生する、閾値電圧の低下を抑制することが可能となる。
また、第１０実施形態の構成であれば、遮蔽電極３２０に、例えば、ゲート電極４と異なる電位（ＧＮＤ電位と異なる電位）を設定することで、閾値電圧を任意に制御することが可能となる。
また、第１０実施形態の構成であれば、遮蔽電極３２０に、例えば、ゲート電極４と異なる電位（ＧＮＤ電位と異なる電位）を設定することで、閾値電圧を任意に制御することが可能となる。
【0102】
（第１１実施形態）
第１１実施形態に係る固体撮像素子は、図５８に示すように、ゲート電極４及び遮蔽電極３２０の構成が、第８実施形態と相違する。以下の説明では、第８実施形態との共通する部分の説明を省略する場合がある。
ゲート電極４は、積層方向から見て、一辺のみの直線状に形成されている。ゲート電極４が有する一辺は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺（ＣＮｃ、ＣＮｄ）のうちゲート側層間配線３３０に近い一辺ＣＮｃと対向している。
第１１実施形態に係る固体撮像素子は、図５８に示すように、ゲート電極４及び遮蔽電極３２０の構成が、第８実施形態と相違する。以下の説明では、第８実施形態との共通する部分の説明を省略する場合がある。
ゲート電極４は、積層方向から見て、一辺のみの直線状に形成されている。ゲート電極４が有する一辺は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺（ＣＮｃ、ＣＮｄ）のうちゲート側層間配線３３０に近い一辺ＣＮｃと対向している。
【0103】
遮蔽電極３２０は、積層方向から見て、直交する二辺を有するＬ字形に形成されている。遮蔽電極３２０が有する二辺のうち一方は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と平行な二辺（ＣＮａ、ＣＮｂ）のうち第一半導体層２６０から近い一辺ＣＮａと対向している。遮蔽電極３２０が有する二辺のうち他方は、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺（ＣＮｃ、ＣＮｄ）のうち転送側層間配線３１０に近い一辺ＣＮｄと対向している。
以上により、ゲート電極４及び遮蔽電極３２０は、低濃度Ｎ型領域ＬＮ、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３を積層した方向である積層方向から見て、低濃度Ｎ型領域ＬＮの三辺（ＣＮａ、ＣＮｃ、ＣＮｄ）と対向する。
以上により、ゲート電極４及び遮蔽電極３２０は、低濃度Ｎ型領域ＬＮ、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３を積層した方向である積層方向から見て、低濃度Ｎ型領域ＬＮの三辺（ＣＮａ、ＣＮｃ、ＣＮｄ）と対向する。
【0104】
第１１実施形態の構成であれば、低濃度Ｎ型領域ＬＮと対向する電極（ゲート電極４、遮蔽電極３２０）を２分割し、遮蔽電極３２０に固定電位を設定することで、隣接する異電位の構造体（転送側層間配線３１０、ゲート側層間配線３３０）からの電界を遮蔽することが可能となる。これにより、低濃度Ｎ型領域ＬＮに対して全ての方向から同じバイアスが印加されることによって発生する、閾値電圧の低下を抑制することが可能となる。
また、第１１実施形態の構成であれば、遮蔽電極３２０に、例えば、ゲート電極４と異なる電位（ＧＮＤ電位と異なる電位）を設定することで、閾値電圧を任意に制御することが可能となる。
また、第１１実施形態の構成であれば、遮蔽電極３２０に、例えば、ゲート電極４と異なる電位（ＧＮＤ電位と異なる電位）を設定することで、閾値電圧を任意に制御することが可能となる。
【0105】
（第１２実施形態）
第１２実施形態に係る固体撮像素子は、図５９に示すように、ゲート電極４、遮蔽電極３２０及び第五絶縁膜５ｅの構成が、第８実施形態と相違する。以下の説明では、第８実施形態との共通する部分の説明を省略する場合がある。
第１２実施形態に係る固体撮像素子ＳＣＣでは、ゲート電極４と遮蔽電極３２０が一体化されている。一体化されたゲート電極４及び遮蔽電極３２０は、積層方向から見て、角筒状に形成されており、低濃度Ｎ型領域ＬＮを包囲している。
第１２実施形態に係る固体撮像素子は、図５９に示すように、ゲート電極４、遮蔽電極３２０及び第五絶縁膜５ｅの構成が、第８実施形態と相違する。以下の説明では、第８実施形態との共通する部分の説明を省略する場合がある。
第１２実施形態に係る固体撮像素子ＳＣＣでは、ゲート電極４と遮蔽電極３２０が一体化されている。一体化されたゲート電極４及び遮蔽電極３２０は、積層方向から見て、角筒状に形成されており、低濃度Ｎ型領域ＬＮを包囲している。
【0106】
ゲート電極４は、積層方向から見て、平行な二辺を有する。ゲート電極４が有する平行な二辺は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と平行な二辺（ＣＮａ、ＣＮｂ）と対向している。
遮蔽電極３２０は、積層方向から見て、平行な二辺を有する。遮蔽電極３２０が有する平行な二辺は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺（ＣＮｃ、ＣＮｄ）と対向している。
第五絶縁膜５ｅの厚さは、第一絶縁膜５ａの厚さよりも厚い。第１２実施形態では、一例として、第五絶縁膜５ｅの厚さが、第一絶縁膜５ａの厚さの二倍以上である構成について説明する。
遮蔽電極３２０は、積層方向から見て、平行な二辺を有する。遮蔽電極３２０が有する平行な二辺は、積層方向から見て、低濃度Ｎ型領域ＬＮの積層方向と直交する二辺（ＣＮｃ、ＣＮｄ）と対向している。
第五絶縁膜５ｅの厚さは、第一絶縁膜５ａの厚さよりも厚い。第１２実施形態では、一例として、第五絶縁膜５ｅの厚さが、第一絶縁膜５ａの厚さの二倍以上である構成について説明する。
【0107】
第１２実施形態の構成であれば、第一絶縁膜５ａよりも第五絶縁膜５ｅを厚くすることで、遮蔽電極３２０の長さがばらついた場合であっても、低濃度Ｎ型領域ＬＮのチャネル長が、ゲート電極４の直交方向に沿った構造寸法で定義される。このため、遮蔽電極３２０の長さがばらつくことにより、増幅トランジスタ１５０の特性がばらつくことを抑制することが可能となる。
また、第１２実施形態の構成であれば、遮蔽電極３２０により、隣接する異電位の構造体（転送側層間配線３１０、ゲート側層間配線３３０）からの電界を遮蔽することが可能となる。これにより、低濃度Ｎ型領域ＬＮに対して全ての方向から同じバイアスが印加されることによって発生する、閾値電圧の低下を抑制することが可能となる。
また、第１２実施形態の構成であれば、遮蔽電極３２０により、隣接する異電位の構造体（転送側層間配線３１０、ゲート側層間配線３３０）からの電界を遮蔽することが可能となる。これにより、低濃度Ｎ型領域ＬＮに対して全ての方向から同じバイアスが印加されることによって発生する、閾値電圧の低下を抑制することが可能となる。
【0108】
（第１３実施形態）
第１３実施形態に係る固体撮像素子は、図６０に示すように、ゲート電極４と、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３構成が、第８実施形態と相違する。以下の説明では、第８実施形態との共通する部分の説明を省略する場合がある。
第１３実施形態に係る固体撮像素子は、図６０に示すように、ゲート電極４と、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３構成が、第８実施形態と相違する。以下の説明では、第８実施形態との共通する部分の説明を省略する場合がある。
【0109】
ゲート電極４は、低濃度領域対向部４Ｌと、高濃度領域対向部４Ｈとを有する。
低濃度領域対向部４Ｌは、低濃度Ｎ型領域ＬＮと対向する部分である。また、低濃度領域対向部４Ｌと低濃度Ｎ型領域ＬＮとの距離は、均一である。
高濃度領域対向部４Ｈは、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３と対向する部分である。また、高濃度領域対向部４Ｈには、ゲート側傾斜部５００ａが形成されている。
ゲート側傾斜部５００ａは、ゲート電極４の中心から離れるほど、ゲート電極４の第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３と対向する面が、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３から離れる形状に形成されている。
低濃度領域対向部４Ｌは、低濃度Ｎ型領域ＬＮと対向する部分である。また、低濃度領域対向部４Ｌと低濃度Ｎ型領域ＬＮとの距離は、均一である。
高濃度領域対向部４Ｈは、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３と対向する部分である。また、高濃度領域対向部４Ｈには、ゲート側傾斜部５００ａが形成されている。
ゲート側傾斜部５００ａは、ゲート電極４の中心から離れるほど、ゲート電極４の第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３と対向する面が、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３から離れる形状に形成されている。
【0110】
第一高濃度Ｎ型領域２には、ゲート電極４と対向する部分に、第一高濃度側傾斜部５００ｂが形成されている。
第一高濃度側傾斜部５００ｂは、低濃度Ｎ型領域ＬＮから離れるほど、第一高濃度側傾斜部５００ｂのゲート電極４と対向する面が、ゲート電極４から離れる形状に形成されている。
第二高濃度Ｎ型領域３には、ゲート電極４と対向する部分に、第二高濃度側傾斜部５００ｃが形成されている。
第二高濃度側傾斜部５００ｃは、低濃度Ｎ型領域ＬＮから離れるほど、第二高濃度側傾斜部５００ｃのゲート電極４と対向する面が、ゲート電極４から離れる形状に形成されている。
第一高濃度側傾斜部５００ｂは、低濃度Ｎ型領域ＬＮから離れるほど、第一高濃度側傾斜部５００ｂのゲート電極４と対向する面が、ゲート電極４から離れる形状に形成されている。
第二高濃度Ｎ型領域３には、ゲート電極４と対向する部分に、第二高濃度側傾斜部５００ｃが形成されている。
第二高濃度側傾斜部５００ｃは、低濃度Ｎ型領域ＬＮから離れるほど、第二高濃度側傾斜部５００ｃのゲート電極４と対向する面が、ゲート電極４から離れる形状に形成されている。
【0111】
以上により、第１３実施形態に係る固体撮像素子は、高濃度領域対向部４Ｈと第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３とが対向する距離が、低濃度領域対向部４Ｌと低濃度Ｎ型領域ＬＮとが対向する距離よりも長い。
【0112】
＜固体撮像素子の製造プロセス＞
図６０を参照しつつ、図６１を用いて、第１３実施形態の固体撮像素子ＳＣＣを製造する製造プロセスを説明する。
固体撮像素子ＳＣＣの製造プロセスでは、図６１に示すように、低濃度Ｎ型領域ＬＮと、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３に対して、保護膜５００ｄを形成する。その後、例えば、等方エッチングを用いて、ゲート電極４の第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３と対向する部分に、ゲート側傾斜部５００ａを形成する。さらに、第一高濃度Ｎ型領域２のゲート電極４と対向する部分に、第一高濃度側傾斜部５００ｂを形成する。これに加え、第二高濃度Ｎ型領域３のゲート電極４と対向する部分に、第二高濃度側傾斜部５００ｃを形成する。
その後、例えば、酸化シリコンを用いて、低濃度Ｎ型領域ＬＮと、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３を埋め込む層を形成する。
図６０を参照しつつ、図６１を用いて、第１３実施形態の固体撮像素子ＳＣＣを製造する製造プロセスを説明する。
固体撮像素子ＳＣＣの製造プロセスでは、図６１に示すように、低濃度Ｎ型領域ＬＮと、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３に対して、保護膜５００ｄを形成する。その後、例えば、等方エッチングを用いて、ゲート電極４の第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３と対向する部分に、ゲート側傾斜部５００ａを形成する。さらに、第一高濃度Ｎ型領域２のゲート電極４と対向する部分に、第一高濃度側傾斜部５００ｂを形成する。これに加え、第二高濃度Ｎ型領域３のゲート電極４と対向する部分に、第二高濃度側傾斜部５００ｃを形成する。
その後、例えば、酸化シリコンを用いて、低濃度Ｎ型領域ＬＮと、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３を埋め込む層を形成する。
【0113】
第１３実施形態の構成であれば、ソース電極及びドレイン電極と接続する第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３とオーバーラップするゲート電極４の一部を、エッチングで取り除くことで、ゲート電極４の寄生容量を低減することが可能となる。これにより、画素回路２１０によって光信号から電気信号に変換する際の効率が低下することを、抑制することが可能となる。
なお、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３とゲート電極４との距離が近いほど、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３とゲート電極４との間の寄生容量が増加する。このため、画素回路２１０によって光信号から電気信号に変換する際の効率が低下する。
なお、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３とゲート電極４との距離が近いほど、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３とゲート電極４との間の寄生容量が増加する。このため、画素回路２１０によって光信号から電気信号に変換する際の効率が低下する。
【0114】
（第１３実施形態の変形例）
第１３実施形態では、固体撮像素子の構成を、ゲート電極４と第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３とが対向する部分の距離が、ゲート電極４と低濃度Ｎ型領域ＬＮとが対向する部分の距離よりも長い構成としたが、これに限定するものではない。すなわち、ゲート電極４と、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３のうち少なくとも一方とが対向する部分の距離が、ゲート電極４と低濃度Ｎ型領域ＬＮとが対向する部分の距離よりも長い構成としてもよい。
第１３実施形態では、固体撮像素子の構成を、ゲート電極４と第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３とが対向する部分の距離が、ゲート電極４と低濃度Ｎ型領域ＬＮとが対向する部分の距離よりも長い構成としたが、これに限定するものではない。すなわち、ゲート電極４と、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３のうち少なくとも一方とが対向する部分の距離が、ゲート電極４と低濃度Ｎ型領域ＬＮとが対向する部分の距離よりも長い構成としてもよい。
【0115】
（第１４実施形態）
以下、第１４実施形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（３つの基板の積層構造を有する撮像装置）
２．変形例１(平面構成の例１)
３．変形例２（平面構成の例２）
４．変形例３（平面構成の例３）
５．変形例４（画素アレイ部の中央部に基板間のコンタクト部を有する例）
６．変形例５（プレーナー型の転送トランジスタを有する例）
７．変形例６（１つの画素回路に１つの画素が接続される例）
８．変形例７（画素分離部の構成例）
９．適用例（撮像システム）
１０．応用例
以下、第１４実施形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（３つの基板の積層構造を有する撮像装置）
２．変形例１(平面構成の例１)
３．変形例２（平面構成の例２）
４．変形例３（平面構成の例３）
５．変形例４（画素アレイ部の中央部に基板間のコンタクト部を有する例）
６．変形例５（プレーナー型の転送トランジスタを有する例）
７．変形例６（１つの画素回路に１つの画素が接続される例）
８．変形例７（画素分離部の構成例）
９．適用例（撮像システム）
１０．応用例
【0116】
【0117】
図６２の撮像装置１は、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、画素アレイ部５４０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを含んでいる。
【0118】
画素アレイ部５４０には、画素５４１がアレイ状に繰り返し配置されている。より具体的には、複数の画素を含んだ画素共有ユニット５３９が繰り返し単位となり、これが、行方向と列方向とからなるアレイ状に繰り返し配置されている。なお、本明細書では、便宜上、行方向をＨ方向、行方向と直交する列方向をＶ方向、と呼ぶ場合がある。図６２の例において、１つの画素共有ユニット５３９が、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）を含んでいる。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは各々、フォトダイオードＰＤ（後述の図６７等に図示）を有している。画素共有ユニット５３９は、１つの画素回路（後述の図６４の画素回路２１０）を共有する単位である。換言すれば、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）毎に、１つの画素回路（後述の画素回路２１０）を有している。この画素回路を時分割で動作させることにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の画素信号が順次読み出されるようになっている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば２行×２列で配置されている。画素アレイ部５４０には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄとともに、複数の行駆動信号線５４２および複数の垂直信号線（列読出し線）５４３が設けられている。行駆動信号線５４２は、画素アレイ部５４０において行方向に並んで配列された、複数の画素共有ユニット５３９各々に含まれる画素５４１を駆動する。画素共有ユニット５３９のうち、行方向に並んで配列された各画素を駆動する。後に図６５を参照して詳しく説明するが、画素共有ユニット５３９には、複数のトランジスタが設けられている。これら複数のトランジスタをそれぞれ駆動するために、１つの画素共有ユニット５３９には複数の行駆動信号線５４２が接続されている。垂直信号線（列読出し線）５４３には、画素共有ユニット５３９が接続されている。画素共有ユニット５３９に含まれる画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々から、垂直信号線（列読出し線）５４３を介して画素信号が読み出される。
【0119】
行駆動部５２０は、例えば、画素駆動するための行の位置を決める行アドレス制御部、言い換えれば、行デコーダ部と、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを駆動するための信号を発生させる行駆動回路部とを含んでいる。
【0120】
列信号処理部５５０は、例えば、垂直信号線５４３に接続され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）とソースフォロア回路を形成する負荷回路部を備える。列信号処理部５５０は、垂直信号線５４３を介して画素共有ユニット５３９から読み出された信号を増幅する増幅回路部を有していてもよい。列信号処理部５５０は、ノイズ処理部を有していてもよい。ノイズ処理部では、例えば、光電変換の結果として画素共有ユニット５３９から読み出された信号から、系のノイズレベルが取り除かれる。
【0121】
列信号処理部５５０は、例えば、アナログデジタルコンバータ（ＡＤＣ）を有している。アナログデジタルコンバータでは、画素共有ユニット５３９から読み出された信号もしくは上記ノイズ処理されたアナログ信号がデジタル信号に変換される。ＡＤＣは、例えば、コンパレータ部およびカウンタ部を含んでいる。コンパレータ部では、変換対象となるアナログ信号と、これと比較対象となる参照信号とが比較される。カウンタ部では、コンパレータ部での比較結果が反転するまでの時間が計測されるようになっている。列信号処理部５５０は、読出し列を走査する制御を行う水平走査回路部を含んでいてもよい。
【0122】
タイミング制御部５３０は、装置へ入力された基準クロック信号やタイミング制御信号を基にして、行駆動部５２０および列信号処理部５５０へ、タイミングを制御する信号を供給する。
【0123】
画像信号処理部５６０は、光電変換の結果得られたデータ、言い換えれば、撮像装置１における撮像動作の結果得られたデータに対して、各種の信号処理を施す回路である。画像信号処理部５６０は、例えば、画像信号処理回路部およびデータ保持部を含んでいる。画像信号処理部５６０は、プロセッサ部を含んでいてもよい。
【0124】
画像信号処理部５６０において実行される信号処理の一例は、ＡＤ変換された撮像データが、暗い被写体を撮影したデータである場合には階調を多く持たせ、明るい被写体を撮影したデータである場合には階調を少なくするトーンカーブ補正処理である。この場合、撮像データの階調をどのようなトーンカーブに基づいて補正するか、トーンカーブの特性データを予め画像信号処理部５６０のデータ保持部に記憶させておくことが望ましい。
【0125】
入力部５１０Ａは、例えば、上記基準クロック信号、タイミング制御信号および特性データなどを装置外部から撮像装置１へ入力するためのものである。タイミング制御信号は、例えば、垂直同期信号および水平同期信号などである。特性データは、例えば、画像信号処理部５６０のデータ保持部へ記憶させるためのものである。入力部５１０Ａは、例えば、入力端子５１１、入力回路部５１２、入力振幅変更部５１３、入力データ変換回路部５１４および電源供給部（不図示）を含んでいる。
【0126】
入力端子５１１は、データを入力するための外部端子である。入力回路部５１２は、入力端子５１１へ入力された信号を撮像装置１の内部へと取り込むためのものである。入力振幅変更部５１３では、入力回路部５１２で取り込まれた信号の振幅が、撮像装置１の内部で利用しやすい振幅へと変更される。入力データ変換回路部５１４では、入力データのデータ列の並びが変更される。入力データ変換回路部５１４は、例えば、シリアルパラレル変換回路により構成されている。このシリアルパラレル変換回路では、入力データとして受け取ったシリアル信号がパラレル信号へと変換される。なお、入力部５１０Ａでは、入力振幅変更部５１３および入力データ変換回路部５１４が、省略されていてもよい。電源供給部は、外部から撮像装置１へ供給された電源をもとにして、撮像装置１の内部で必要となる各種の電圧に設定された電源を供給する。
【0127】
撮像装置１が外部のメモリデバイスと接続されるとき、入力部５１０Ａには、外部のメモリデバイスからのデータを受け取るメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
【0128】
出力部５１０Ｂは、画像データを装置外部へと出力する。この画像データは、例えば、撮像装置１で撮影された画像データ、および、画像信号処理部５６０で信号処理された画像データ等である。出力部５１０Ｂは、例えば、出力データ変換回路部５１５、出力振幅変更部５１６、出力回路部５１７および出力端子５１８を含んでいる。
【0129】
出力データ変換回路部５１５は、例えば、パラレルシリアル変換回路により構成されており、出力データ変換回路部５１５では、撮像装置１内部で使用したパラレル信号がシリアル信号へと変換される。出力振幅変更部５１６は、撮像装置１の内部で用いた信号の振幅を変更する。変更された振幅の信号は、撮像装置１の外部に接続される外部デバイスで利用しやすくなる。出力回路部５１７は、撮像装置１の内部から装置外部へとデータを出力する回路であり、出力回路部５１７により、出力端子５１８に接続された撮像装置１外部の配線が駆動される。出力端子５１８では、撮像装置１から装置外部へとデータが出力される。出力部５１０Ｂでは、出力データ変換回路部５１５および出力振幅変更部５１６が、省略されていてもよい。
【0130】
撮像装置１が外部のメモリデバイスと接続されるとき、出力部５１０Ｂには、外部のメモリデバイスへとデータを出力するメモリインタフェース回路が設けられていてもよい。外部のメモリデバイスは、例えば、フラッシュメモリ、ＳＲＡＭおよびＤＲＡＭ等である。
【0131】
[撮像装置１の概略構成]
図６３および図６４は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図６３は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図６４は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図６４は、図６３に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図６４に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
図６３および図６４は、撮像装置１の概略構成の一例を表したものである。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を備えている。図６３は、第１基板１００、第２基板２００、第３基板３００各々の平面構成を模式的に表したものであり、図６４は、互いに積層された第１基板１００、第２基板２００および第３基板３００の断面構成を模式的に表している。図６４は、図６３に示したＩＩＩ－ＩＩＩ’線に沿った断面構成に対応する。撮像装置１は、３つの基板（第１基板１００、第２基板２００、第３基板３００）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１００は、半導体層１００Ｓおよび配線層１００Ｔを含む。第２基板２００は、半導体層２００Ｓおよび配線層２００Ｔを含む。第３基板３００は、半導体層３００Ｓおよび配線層３００Ｔを含む。ここで、第１基板１００、第２基板２００および第３基板３００の各基板に含まれる配線とその周囲の層間絶縁膜を合せたものを、便宜上、それぞれの基板（第１基板１００、第２基板２００および第３基板３００）に設けられた配線層（１００Ｔ、２００Ｔ、３００Ｔ）と呼ぶ。第１基板１００、第２基板２００および第３基板３００は、この順に積層されており、積層方向に沿って、半導体層１００Ｓ、配線層１００Ｔ、半導体層２００Ｓ、配線層２００Ｔ、配線層３００Ｔおよび半導体層３００Ｓの順に配置されている。第１基板１００、第２基板２００および第３基板３００の具体的な構成については後述する。図６４に示した矢印は、撮像装置１への光Ｌの入射方向を表す。本明細書では、便宜上、以降の断面図で、撮像装置１における光入射側を「下」「下側」「下方」、光入射側と反対側を「上」「上側」「上方」と呼ぶ場合がある。また、本明細書では、便宜上、半導体層と配線層を備えた基板に関して、配線層の側を表面、半導体層の側を裏面と呼ぶ場合がある。なお、明細書の記載は、上記の呼び方に限定されない。撮像装置１は、例えば、フォトダイオードを有する第１基板１００の裏面側から光が入射する、裏面照射型撮像装置となっている。
【0132】
画素アレイ部５４０および画素アレイ部５４０に含まれる画素共有ユニット５３９は、ともに、第１基板１００および第２基板２００の双方を用いて構成されている。第１基板１００には、画素共有ユニット５３９が有する複数の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが設けられている。これらの画素５４１のそれぞれが、フォトダイオード（後述のフォトダイオードＰＤ）および転送トランジスタ（後述の転送トランジスタＴＲ）を有している。第２基板２００には、画素共有ユニット５３９が有する画素回路（後述の画素回路２１０）が設けられている。画素回路は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードから転送トランジスタを介して転送された画素信号を読み出し、あるいは、フォトダイオードをリセットする。この第２基板２００は、このような画素回路に加えて、行方向に延在する複数の行駆動信号線５４２および列方向に延在する複数の垂直信号線５４３を有している。第２基板２００は、更に、行方向に延在する電源線５４４を有している。第３基板３００は、例えば、入力部５１０Ａ，行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂを有している。行駆動部５２０は、例えば、第１基板１００、第２基板２００および第３基板３００の積層方向（以下、単に積層方向という）において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、行駆動部５２０は、積層方向において、画素アレイ部５４０のＨ方向の端部近傍に重なる領域に設けられている（図６３）。列信号処理部５５０は、例えば、積層方向において、一部が画素アレイ部５４０に重なる領域に設けられている。より具体的には、列信号処理部５５０は、積層方向において、画素アレイ部５４０のＶ方向の端部近傍に重なる領域に設けられている（図６３）。図示は省略するが、入力部５１０Ａおよび出力部５１０Ｂは、第３基板３００以外の部分に配置されていてもよく、例えば、第２基板２００に配置されていてもよい。あるいは、第１基板１００の裏面（光入射面）側に入力部５１０Ａおよび出力部５１０Ｂを設けるようにしてもよい。なお、上記第２基板２００に設けられた画素回路は、別の呼称として、画素トランジスタ回路、画素トランジスタ群、画素トランジスタ、画素読み出し回路または読出回路と呼ばれることもある。本明細書では、画素回路との呼称を用いる。
【0133】
第１基板１００と第２基板２００とは、例えば、貫通電極（後述の図６７の貫通電極１２０Ｅ，１２１Ｅ）により電気的に接続されている。第２基板２００と第３基板３００とは、例えば、コンタクト部２０１，２０２，３０１，３０２を介して電気的に接続されている。第２基板２００にコンタクト部２０１，２０２が設けられ、第３基板３００にコンタクト部３０１，３０２が設けられている。第２基板２００のコンタクト部２０１が第３基板３００のコンタクト部３０１に接し、第２基板２００のコンタクト部２０２が第３基板３００のコンタクト部３０２に接している。第２基板２００は、複数のコンタクト部２０１が設けられたコンタクト領域２０１Ｒと、複数のコンタクト部２０２が設けられたコンタクト領域２０２Ｒとを有している。第３基板３００は、複数のコンタクト部３０１が設けられたコンタクト領域３０１Ｒと、複数のコンタクト部３０２が設けられたコンタクト領域３０２Ｒとを有している。コンタクト領域２０１Ｒ，３０１Ｒは、積層方向において、画素アレイ部５４０と行駆動部５２０との間に設けられている（図６４）。換言すれば、コンタクト領域２０１Ｒ，３０１Ｒは、例えば、行駆動部５２０（第３基板３００）と、画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０１Ｒ，３０１Ｒは、例えば、このような領域のうち、Ｈ方向の端部に配置されている（図６３）。第３基板３００では、例えば、行駆動部５２０の一部、具体的には行駆動部５２０のＨ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図６３，図６４）。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた行駆動部５２０と、第２基板２００に設けられた行駆動信号線５４２とを接続するものである。コンタクト部２０１，３０１は、例えば、第３基板３００に設けられた入力部５１０Ａと電源線５４４および基準電位線（後述の基準電位線ＶＳＳ）とを接続していてもよい。コンタクト領域２０２Ｒ，３０２Ｒは、積層方向において、画素アレイ部５４０と列信号処理部５５０との間に設けられている（図６４）。換言すれば、コンタクト領域２０２Ｒ，３０２Ｒは、例えば、列信号処理部５５０（第３基板３００）と画素アレイ部５４０（第２基板２００）とが積層方向に重なる領域、もしくはこの近傍領域に設けられている。コンタクト領域２０２Ｒ，３０２Ｒは、例えば、このような領域のうち、Ｖ方向の端部に配置されている（図６３）。第３基板３００では、例えば、列信号処理部５５０の一部、具体的には列信号処理部５５０のＶ方向の端部に重なる位置にコンタクト領域３０１Ｒが設けられている（図６３，図６４）。コンタクト部２０２，３０２は、例えば、画素アレイ部５４０が有する複数の画素共有ユニット５３９各々から出力された画素信号（フォトダイオードでの光電変換の結果発生した電荷の量に対応した信号）を、第３基板３００に設けられた列信号処理部５５０へと接続するためのものである。画素信号は、第２基板２００から第３基板３００に送られるようになっている。
【0134】
図６４は、上記のように、撮像装置１の断面図の一例である。第１基板１００、第２基板２００、第３基板３００は、配線層１００Ｔ、２００Ｔ、３００Ｔを介して電気的に接続される。例えば、撮像装置１は、第２基板２００と第３基板３００とを電気的に接続する電気的接続部を有する。具体的には、導電材料で形成された電極でコンタクト部２０１，２０２，３０１，３０２を形成する。導電材料は、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、などの金属材料で形成される。コンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒは、例えば電極として形成された配線同士を直接接合することで、第２基板と第３基板とを電気的に接続し、第２基板２００と第３基板３００との信号の入力及び／又は出力を可能にする。
【0135】
第２基板２００と第３基板３００とを電気的に接続する電気的接続部は、所望の箇所に設けることができる。例えば、図６４においてコンタクト領域２０１Ｒ、２０２Ｒ、３０１Ｒ、３０２Ｒとして述べたように、画素アレイ部５４０と積層方向に重なる領域に設けても良い。また、電気的接続部を画素アレイ部５４０と積層方向に重ならない領域に設けても良い。具体的には、画素アレイ部５４０の外側に配置された周辺部と、積層方向に重なる領域に設けても良い。
【0136】
第１基板１００および第２基板２００には、例えば、接続孔部Ｈ１，Ｈ２が設けられている。接続孔部Ｈ１，Ｈ２は、第１基板１００および第２基板２００を貫通している（図６４）。接続孔部Ｈ１，Ｈ２は、画素アレイ部５４０（または画素アレイ部５４０に重なる部分）の外側に設けられている（図６３）。例えば、接続孔部Ｈ１は、Ｈ方向において画素アレイ部５４０より外側に配置されており、接続孔部Ｈ２は、Ｖ方向において画素アレイ部５４０よりも外側に配置されている。例えば、接続孔部Ｈ１は、第３基板３００に設けられた入力部５１０Ａに達しており、接続孔部Ｈ２は、第３基板３００に設けられた出力部５１０Ｂに達している。接続孔部Ｈ１，Ｈ２は、空洞でもよく、少なくとも一部に導電材料を含んでいても良い。例えば、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極に、ボンディングワイヤを接続する構成がある。または、入力部５１０Ａ及び／又は出力部５１０Ｂとして形成された電極と、接続孔部Ｈ１，Ｈ２に設けられた導電材料とを接続する構成がある。接続孔部Ｈ１，Ｈ２に設けられた導電材料は、接続孔部Ｈ１，Ｈ２の一部または全部に埋め込まれていても良く、導電材料が接続孔部Ｈ１，Ｈ２の側壁に形成されていても良い。
【0137】
なお、図６４では第３基板３００に入力部５１０Ａ、出力部５１０Ｂを設ける構造としたが、これに限定されない。例えば、配線層２００Ｔ、３００Ｔを介して第３基板３００の信号を第２基板２００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第２基板２００に設けることもできる。同様に、配線層１００Ｔ、２００Ｔを介して、第２基板２００の信号を第１基板１０００へ送ることで、入力部５１０Ａ及び／又は出力部５１０Ｂを第１基板１００に設けることもできる。
【0138】
図６５は、画素共有ユニット５３９の構成の一例を表す等価回路図である。画素共有ユニット５３９は、複数の画素５４１（図６５では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの４つの画素５４１を表す）と、この複数の画素５４１に接続された１の画素回路２１０と、画素回路２１０に接続された垂直信号線５４３３とを含んでいる。画素回路２１０は、例えば、４つのトランジスタ、具体的には、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤを含んでいる。上述のように、画素共有ユニット５３９は、１の画素回路２１０を時分割で動作させることにより、画素共有ユニット５３９に含まれる４つの画素５４１（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）それぞれの画素信号を順次垂直信号線５４３へ出力するようになっている。複数の画素５４１に１の画素回路２１０が接続されており、この複数の画素５４１の画素信号が、１の画素回路２１０により時分割で出力される態様を、「複数の画素５４１が１の画素回路２１０を共有する」という。
【0139】
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、互いに共通の構成要素を有している。以降、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別するために、画素５４１Ａの構成要素の符号の末尾には識別番号１、画素５４１Ｂの構成要素の符号の末尾には識別番号２、画素５４１Ｃの構成要素の符号の末尾には識別番号３、画素５４１Ｄの構成要素の符号の末尾には識別番号４を付与する。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素を互いに区別する必要のない場合には、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの構成要素の符号の末尾の識別番号を省略する。
【0140】
画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄは、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲに電気的に接続されたフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤ（ＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）では、カソードが転送トランジスタＴＲのソースに電気的に接続されており、アノードが基準電位線（例えばグラウンド）に電気的に接続されている。フォトダイオードＰＤは、入射した光を光電変換し、その受光量に応じた電荷を発生する。転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）は、例えば、ｎ型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。転送トランジスタＴＲでは、ドレインがフローティングディフュージョンＦＤに電気的に接続され、ゲートが駆動信号線に電気的に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２（図６２参照）のうちの一部である。転送トランジスタＴＲは、フォトダイオードＰＤで発生した電荷をフローティングディフュージョンＦＤへと転送する。フローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、ｐ型半導体層中に形成されたｎ型拡散層領域である。フローティングディフュージョンＦＤは、フォトダイオードＰＤから転送された電荷を一時的に保持する電荷保持手段であり、かつ、その電荷量に応じた電圧を発生させる、電荷―電圧変換手段である。
【0141】
１の画素共有ユニット５３９に含まれる４つのフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、互いに電気的に接続されるとともに、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。ＦＤ変換ゲイン切替トランジスタＦＤＧのドレインはリセットトランジスタＲＳＴのソースに接続され、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。リセットトランジスタＲＳＴのドレインは電源線ＶＤＤに接続され、リセットトランジスタＲＳＴのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。増幅トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、増幅トランジスタＡＭＰのドレインは電源線ＶＤＤに接続され、増幅トランジスタＡＭＰのソースは選択トランジスタＳＥＬのドレインに接続されている。選択トランジスタＳＥＬのソースは垂直信号線５４３に接続され、選択トランジスタＳＥＬのゲートは駆動信号線に接続されている。この駆動信号線は、１の画素共有ユニット５３９に接続された複数の行駆動信号線５４２のうちの一部である。
【0142】
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、いわゆる縦型電極を含んでおり、後述の図６７に示すように、半導体層（後述の図６７の半導体層１００Ｓ）の表面からＰＤに達する深さまで延在して設けられている。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、画素回路２１０からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬを介して垂直信号線５４３に接続されている。この増幅トランジスタＡＭＰは、列信号処理部５５０において、垂直信号線５４３に接続された負荷回路部（図６２参照）とともにソースフォロアを構成している。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電圧を、垂直信号線５４３を介して列信号処理部５５０に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、Ｎ型のＣＭＯＳトランジスタである。
【0143】
ＦＤ変換ゲイン切替トランジスタＦＤＧは、フローティングディフュージョンＦＤでの電荷―電圧変換のゲインを変更する際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンにしたときには、ＦＤ変換ゲイン切替トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ変換ゲイン切替トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ変換ゲイン切替トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。ＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、Ｎ型のＣＭＯＳトランジスタである。
【0144】
なお、ＦＤ変換ゲイン切替トランジスタＦＤＧを設けない構成も可能である。このとき、例えば、画素回路２１０は、例えば増幅トランジスタＡＭＰ、選択トランジスタＳＥＬおよびリセットトランジスタＲＳＴの３つのトランジスタで構成される。画素回路２１０は、例えば、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧなどの画素トランジスタの少なくとも１つを有する。
【0145】
選択トランジスタＳＥＬは、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが行駆動信号線５４２（図６２参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（画素回路２１０の出力端）が垂直信号線５４３に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。なお、図示は省略するが、１の画素回路２１０を共有する画素５４１の数は、４以外であってもよい。例えば、２つまたは８つの画素５４１が１の画素回路２１０を共有してもよい。
【0146】
図６６は、複数の画素共有ユニット５３９と、垂直信号線５４３との接続態様の一例を表したものである。例えば、列方向に並ぶ４つの画素共有ユニット５３９が４つのグループに分けられており、この４つのグループ各々に垂直信号線５４３が接続されている。図６６には、説明を簡単にするため、４つのグループが各々、１つの画素共有ユニット５３９を有する例を示したが、４つのグループが各々、複数の画素共有ユニット５３９を含んでいてもよい。このように、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９が、１つまたは複数の画素共有ユニット５３９を含むグループに分けられていてもよい。例えば、このグループそれぞれに、垂直信号線５４３および列信号処理回路５５０が接続されており、それぞれのグループから画素信号を同時に読み出すことができるようになっている。あるいは、撮像装置１では、列方向に並ぶ複数の画素共有ユニット５３９に１つの垂直信号線５４３が接続されていてもよい。このとき、１つの垂直信号線５４３に接続された複数の画素共有ユニット５３９から、時分割で順次画素信号が読み出されるようになっている。
【0147】
[撮像装置１の具体的構成]
図６７は、撮像装置１の第１基板１００、第２基板１００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図６７は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
図６７は、撮像装置１の第１基板１００、第２基板１００および第３基板３００の主面に対して垂直方向の断面構成の一例を表したものである。図６７は、構成要素の位置関係を分かりやすくするため、模式的に表したものであり、実際の断面と異なっていてもよい。撮像装置１では、第１基板１００、第２基板２００および第３基板３００がこの順に積層されている。撮像装置１は、さらに、第１基板１００の裏面側（光入射面側）に受光レンズ４０１を有している。受光レンズ４０１と第１基板１００との間に、カラーフィルタ層（図示せず）が設けられていてもよい。受光レンズ４０１は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。撮像装置１は、例えば、裏面照射型の撮像装置である。撮像装置１は、中央部に配置された画素アレイ部５４０と、画素アレイ部５４０の外側に配置された周辺部５４０Ｂとを有している。
【0148】
第１基板１００は、受光レンズ４０１側から順に、絶縁膜１１１、固定電荷膜１１２、半導体層１００Ｓおよび配線層１００Ｔを有している。半導体層１００Ｓは、例えばシリコン基板により構成されている。半導体層１００Ｓは、例えば、表面（配線層１００Ｔ側の面）の一部およびその近傍に、ｐウェル層１１５を有しており、それ以外の領域（ｐウェル層１１５よりも深い領域）に、ｎ型半導体領域１１４を有している。例えば、このｎ型半導体領域１１４およびｐウェル層１１５によりｐｎ接合型のフォトダイオードＰＤが構成されている。ｐウェル層１１５は、ｐ型半導体領域である。
【0149】
図６８Ａは、第１基板１００の平面構成の一例を表したものである。図６８Ａは、主に、第１基板１００の画素分離部１１７、フォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲの平面構成を表している。図６７とともに、図６８Ａを用いて第１基板１００の構成について説明する。
【0150】
半導体層１００Ｓの表面近傍には、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８が設けられている。フローティングディフュージョンＦＤは、ｐウェル層１１５内に設けられたｎ型半導体領域により構成されている。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、例えば、画素共有ユニット５３９の中央部に互いに近接して設けられている（図６８Ａ）。詳細は後述するが、この画素共有ユニット５３９に含まれる４つのフローティングディフュージョン（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）は、第１基板１００内（より具体的には配線層１００Ｔの内）で、電気的接続手段（後述のパッド部１２０）を介して互いに電気的に接続されている。更に、フローティングディフュージョンＦＤは、第１基板１００から第２基板２００へ（より具体的には、配線層１００Ｔから配線層２００Ｔへ）と電気的手段（後述の貫通電極１２０Ｅ）を介して接続されている。第２基板２００（より具体的には配線層２００Ｔの内部）では、この電気的手段により、フローティングディフュージョンＦＤが、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースに電気的に接続されている。
【0151】
ＶＳＳコンタクト領域１１８は、基準電位線ＶＳＳに電気的に接続される領域であり、フローティングディフュージョンＦＤと離間して配置されている。例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄでは、各画素のＶ方向の一端にフローティングディフュージョンＦＤが配置され、他端にＶＳＳコンタクト領域１１８が配置されている（図６８Ａ）。ＶＳＳコンタクト領域１１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域１１８は、例えば接地電位や固定電位に接続されている。これにより、半導体層１００Ｓに基準電位が供給される。
【0152】
第１基板１００には、フォトダイオードＰＤ、フローティングディフュージョンＦＤおよびＶＳＳコンタクト領域１１８とともに、転送トランジスタＴＲが設けられている。このフォトダイオードＰＤ、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８および転送トランジスタＴＲは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。転送トランジスタＴＲは、半導体層１００Ｓの表面側（光入射面側とは反対側、第２基板２００側）に設けられている。転送トランジスタＴＲは、転送ゲートＴＧを有している。転送ゲートＴＧは、例えば、半導体層１００Ｓの表面に対向する水平部分ＴＧｂと、半導体層１００Ｓ内に設けられた垂直部分ＴＧａとを含んでいる。垂直部分ＴＧａは、半導体層１００Ｓの厚み方向に延在している。垂直部分ＴＧａの一端は水平部分ＴＧｂに接し、他端はｎ型半導体領域１１４内に設けられている。転送トランジスタＴＲを、このような縦型トランジスタにより構成することにより、画素信号の転送不良が生じにくくなり、画素信号の読み出し効率を向上させることができる。
【0153】
転送ゲートＴＧの水平部分ＴＧｂは、垂直部分ＴＧａに対向する位置から例えば、Ｈ方向において画素共有ユニット５３９の中央部に向かって延在している（図６８Ａ）。これにより、転送ゲートＴＧに達する貫通電極（後述の貫通電極ＴＧＶ）のＨ方向の位置を、フローティングディフュージョンＦＤ、ＶＳＳコンタクト領域１１８に接続される貫通電極（後述の貫通電極１２０Ｅ，１２１Ｅ）のＨ方向の位置に近づけることができる。例えば、第１基板１００に設けられた複数の画素共有ユニット５３９は、互いに同じ構成を有している（図６８Ａ）。
【0154】
半導体層１００Ｓには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに分離する画素分離部１１７が設けられている。画素分離部１１７は、半導体層１００Ｓの法線方向（半導体層１００Ｓの表面に対して垂直な方向）に延在して形成されている。画素分離部１１７は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに仕切るように設けられており、例えば格子状の平面形状を有している（図６８Ａ，図６８Ｂ）。画素分離部１１７は、例えば、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄを互いに電気的および光学的に分離する。画素分離部１１７は、例えば、遮光膜１１７Ａおよび絶縁膜１１７Ｂを含んでいる。遮光膜１１７Ａには、例えば、タングステン（Ｗ）等が用いられる。絶縁膜１１７Ｂは、遮光膜１１７Ａとｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。絶縁膜１１７Ｂは、例えば、酸化シリコン（ＳｉＯ）によって構成されている。画素分離部１１７は、例えば、ＦＴＩ（Full Trench Isolation）構造を有しており、半導体層１００Ｓを貫通している。図示しないが、画素分離部１１７は半導体層１００Ｓを貫通するＦＴＩ構造に限定されない。例えば、半導体層１００Ｓを貫通しないＤＴＩ（Deep Trench Isolation）構造であっても良い。画素分離部１１７は、半導体層１００Ｓの法線方向に延在して、半導体層１００Ｓの一部の領域に形成される。
【0155】
半導体層１００Ｓには、例えば、第１ピニング領域１１３および第２ピニング領域１１６が設けられている。第１ピニング領域１１３は、半導体層１００Ｓの裏面近傍に設けられており、ｎ型半導体領域１１４と固定電荷膜１１２との間に配置されている。第２ピニング領域１１６は、画素分離部１１７の側面、具体的には、画素分離部１１７とｐウェル層１１５またはｎ型半導体領域１１４との間に設けられている。第１ピニング領域１１３および第２ピニング領域１１６は、例えば、ｐ型半導体領域により構成されている。
【0156】
半導体層１００Ｓと絶縁膜１１１との間には、負の固定電荷を有する固定電荷膜１１２が設けられている。固定電荷膜１１２が誘起する電界により、半導体層１００Ｓの受光面（裏面）側の界面に、ホール蓄積層の第１ピニング領域１１３が形成される。これにより、半導体層１００Ｓの受光面側の界面準位に起因した暗電流の発生が抑えられる。固定電荷膜１１２は、例えば、負の固定電荷を有する絶縁膜によって形成されている。この負の固定電荷を有する絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。
【0157】
固定電荷膜１１２と絶縁膜１１１との間には、遮光膜１１７Ａが設けられている。この遮光膜１１７Ａは、画素分離部１１７を構成する遮光膜１１７Ａと連続して設けられていてもよい。この固定電荷膜１１２と絶縁膜１１１との間の遮光膜１１７Ａは、例えば、半導体層１００Ｓ内の画素分離部１１７に対向する位置に選択的に設けられている。絶縁膜１１１は、この遮光膜１１７Ａを覆うように設けられている。絶縁膜１１１は、例えば、酸化シリコンにより構成されている。
【0158】
半導体層１００Ｓと第２基板２００との間に設けられた配線層１００Ｔは、半導体層１００Ｓ側から、層間絶縁膜１１９、パッド部１２０，１２１、パッシベーション膜１２２、層間絶縁膜１２３および接合膜１２４をこの順に有している。転送ゲートＴＧの水平部分ＴＧｂは、例えば、この配線層１００Ｔに設けられている。層間絶縁膜１１９は、半導体層１００Ｓの表面全面にわたって設けられており、半導体層１００Ｓに接している。層間絶縁膜１１９は、例えば酸化シリコン膜により構成されている。なお、配線層１００Ｔの構成は上述の限りでなく、配線と絶縁膜とを有する構成であれば良い。
【0159】
図６８Ｂは、図６８Ａに示した平面構成とともに、パッド部１２０，１２１の構成を表している。パッド部１２０，１２１は、層間絶縁膜１１９上の選択的な領域に設けられている。パッド部１２０は、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を互いに接続するためのものである。パッド部１２０は、例えば、画素共有ユニット５３９毎に、平面視で画素共有ユニット５３９の中央部に配置されている（図６８Ｂ）。このパッド部１２０は、画素分離部１１７を跨ぐように設けられており、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々の少なくとも一部に重畳して配置されている（図６７，図６８Ｂ）。具体的には、パッド部１２０は、画素回路２１０を共有する複数のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）各々の少なくとも一部と、その画素回路２１０を共有する複数のフォトダイオードＰＤ（フォトダイオードＰＤ１，ＰＤ２，ＰＤ３，ＰＤ４）の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とを電気的に接続するための接続ビア１２０Ｃが設けられている。接続ビア１２０Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２０Ｃにパッド部１２０の一部が埋め込まれることにより、パッド部１２０とフローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４とが電気的に接続されている。
【0160】
パッド部１２１は、複数のＶＳＳコンタクト領域１１８を互いに接続するためのものである。例えば、Ｖ方向に隣り合う一方の画素共有ユニット５３９の画素５４１Ｃ，５４１Ｄに設けられたＶＳＳコンタクト領域１１８と、他方の画素共有ユニット５３９の画素５４１Ａ，５４１Ｂに設けられたＶＳＳコンタクト領域１１８とがパッド部１２１により電気的に接続されている。パッド部１２１は、例えば、画素分離部１１７を跨ぐように設けられており、これら４つのＶＳＳコンタクト領域１１８各々の少なくとも一部に重畳して配置されている。具体的には、パッド部１２１は、複数のＶＳＳコンタクト領域１１８各々の少なくとも一部と、その複数のＶＳＳコンタクト領域１１８の間に形成された画素分離部１１７の少なくとも一部とに対して、半導体層１００Ｓの表面に対して垂直な方向に重なる領域に形成される。層間絶縁膜１１９には、パッド部１２１とＶＳＳコンタクト領域１１８とを電気的に接続するための接続ビア１２１Ｃが設けられている。接続ビア１２１Ｃは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に設けられている。例えば、接続ビア１２１Ｃにパッド部１２１の一部が埋め込まれることにより、パッド部１２１とＶＳＳコンタクト領域１１８とが電気的に接続されている。例えば、Ｖ方向に並ぶ複数の画素共有ユニット５３９各々のパッド部１２０およびパッド部１２１は、Ｈ方向において略同じ位置に配置されている（図６８Ｂ）。
【0161】
パッド部１２０を設けることで、チップ全体において、各フローティングディフュージョンＦＤから画素回路２１０（例えば増幅トランジスタＡＭＰのゲート電極）へ接続するための配線を減らすことができる。同様に、パッド部１２１を設けることで、チップ全体において、各ＶＳＳコンタクト領域１１８への電位を供給する配線を減らすことができる。これにより、チップ全体の面積の縮小、微細化された画素における配線間の電気的干渉の抑制、及び／又は部品点数の削減によるコスト削減などが可能になる。
【0162】
パッド部１２０、１２１は、第１基板１００、第２基板２００の所望の位置に設けることができる。具体的には、パッド部１２０、１２１を配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１２のいずれかに設けることができる。配線層１００Ｔに設ける場合には、パッド部１２０、１２１を半導体層１００Ｓに直接接触させても良い。具体的には、パッド部１２０、１２１が、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々の少なくとも一部と直接接続される構成でも良い。また、パッド部１２０、１２１に接続するフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８の各々から接続ビア１２０Ｃ，１２１Ｃを設け、配線層１００Ｔ、半導体層２００Ｓの絶縁領域２１１２の所望の位置にパッド部１２０、１２１を設ける構成でも良い。
【0163】
特に、パッド部１２０、１２１を配線層１００Ｔに設ける場合には、半導体層２００Ｓの絶縁領域２１２におけるフローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８に接続される配線を減らすことができる。これにより、画素回路２１０を形成する第２基板２００のうち、フローティングディフュージョンＦＤから画素回路２１０に接続するための貫通配線を形成するための絶縁領域２１２の面積を削減することができる。よって、画素回路２１０を形成する第２基板２００の面積を大きく確保することができる。画素回路２１０の面積を確保することで、画素トランジスタを大きく形成することができ、ノイズ低減などによる画質向上に寄与することができる。
【0164】
特に、画素分離部１１７にＦＴＩ構造を用いた場合、フローティングディフュージョンＦＤ及び／又はＶＳＳコンタクト領域１１８は、各画素５４１に設けることが好ましいため、パッド部１２０、１２１の構成を用いることで、第１基板１００と第２基板２００とを接続する配線を大幅に削減することができる。
【0165】
また、図６８Ｂのように、例えば複数のフローティングディフュージョンＦＤが接続されるパッド部１２０と、複数のＶＳＳコンタクト領域１１８が接続されるパッド部１２１とは、Ｖ方向において直線状に交互に配置される。また、パッド部１２０、１２１は、複数のフォトダイオードＰＤや、複数の転送ゲートＴＧや、複数のフローティングディフュージョンＦＤに囲まれる位置に形成される。これにより、複数の素子を形成する第１基板１００において、フローティングディフュージョンＦＤとＶＳＳコンタクト領域１１８以外の素子を自由に配置することができ、チップ全体のレイアウトの効率化を図ることができる。また、各画素共有ユニット５３９に形成される素子のレイアウトにおける対称性が確保され、各画素５４１の特性のばらつきを抑えることができる。
【0166】
パッド部１２０，１２１は、例えば、ポリシリコン（Poly Si）、より具体的には、不純物が添加されたドープドポリシリコンにより構成されている。パッド部１２０，１２１はポリシリコン、タングステン（Ｗ）、チタン（Ｔｉ）および窒化チタン（ＴｉＮ）等の耐熱性の高い導電性材料により構成されていることが好ましい。これにより、第１基板１００に第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成することが可能となる。以下、この理由について説明する。なお、以下の説明において、第１基板１００と第２基板２００の半導体層２００Ｓを貼り合わせた後に、画素回路２１０を形成する方法を、第１の製造方法と呼ぶ。
【0167】
ここで、第２基板２００に画素回路２１０を形成した後に、これを第１基板１００に貼り合わせることも考え得る（以下第２の製造方法という）。この第２の製造方法では、第１基板１００の表面（配線層１００Ｔの表面）および第２基板２００の表面（配線層２００Ｔの表面）それぞれに、電気的接続用の電極を予め形成しておく。第１基板１００と第２基板２００を貼り合わせると、これと同時に、第１基板１００の表面と第２基板２００の表面のそれぞれに形成された電気的接続用の電極同士が接触する。これにより、第１基板１００に含まれる配線と第２基板２００に含まれる配線との間で電気的接続が形成される。よって、第２の製造方法を用いた撮像装置１の構成とすることで、例えば第１基板１００と第２基板２００の各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。
【0168】
このような第２の製造方法では、第１基板１００と第２基板２００とを貼り合わせる際に、貼り合せ用の製造装置に起因して、位置合わせの誤差が生じることがある。また、第１基板１００および第２基板２００は、例えば、直径数十ｃｍ程度の大きさを有するが、第１基板１００と第２基板２００とを貼り合わせる際に、この第１基板１００、第２基板２００各部の微視的領域で、基板の伸び縮みが発生するおそれがある。この基板の伸び縮みは、基板同士が接触するタイミングが多少ずれることに起因する。このような第１基板１００および第２基板２００の伸び縮みに起因して、第１基板１００の表面および第２基板２００の表面それぞれに形成された電気的接続用の電極の位置に、誤差が生じることがある。第２の製造方法では、このような誤差が生じても、第１基板１００および第２基板２００それぞれの電極同士が接触するように対処しておくことが好ましい。具体的には、第１基板１００および第２基板２００の電極の少なくとも一方、好ましくは両方を、上記誤差を考慮して大きくしておく。このため、第２の製造方法を用いると、例えば、第１基板１００または第２基板２００の表面に形成された電極の大きさ（基板平面方向の大きさ）が、第１基板１００または第２基板２００の内部から表面に厚み方向へ延在する内部電極の大きさよりも大きくなる。
【0169】
一方、パッド部１２０，１２１を耐熱性の導電材料により構成することで、上記第１の製造方法を用いることが可能となる。第１の製造方法では、フォトダイオードＰＤおよび転送トランジスタＴＲなどを含む第１基板１００を形成した後、この第１基板１００と第２基板２００（半導体層２０００Ｓ）とを貼り合わせる。このとき、第２基板２００は、画素回路２１０を構成する能動素子および配線層などのパターンは未形成の状態である。第２基板２００はパターンを形成する前の状態であるため、仮に、第１基板１００と第２基板２００を貼り合わせる際、その貼り合せ位置に誤差が生じたとしても、この貼り合せ誤差によって、第１基板１００のパターンと第２基板２００のパターンとの間の位置合わせに誤差が生じることはない。なぜならば、第２基板２００のパターンは、第１基板１００と第２基板２００を貼り合わせた後に、形成するからである。なお、第２基板にパターンを形成する際には、例えば、パターン形成のための露光装置において、第１基板に形成されたパターンを位置合わせの対象としながらパターン形成する。上記理由により、第１基板１００と第２基板２００との貼り合せ位置の誤差は、第１の製造方法においては、撮像装置１を製造する上で問題とならない。同様の理由で、第２の製造方法で生じる基板の伸び縮みに起因した誤差も、第１の製造方法においては、撮像装置１を製造する上で問題とならない。
【0170】
第１の製造方法では、このようにして第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合せた後、第２基板２００上に能動素子を形成する。この後、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（図６７）を形成する。この貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶの形成では、例えば、第２基板２００の上方から、露光装置による縮小投影露光を用いて貫通電極のパターンを形成する。縮小露光投影を用いるため、仮に、第２基板２００と露光装置との位置合わせに誤差が生じても、その誤差の大きさは、第２基板２００においては、上記第２の製造方法の誤差の数分の一（縮小露光投影倍率の逆数）にしかならない。よって、第１の製造方法を用いた撮像装置１の構成とすることで、第１基板１００と第２基板２００の各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。
【0171】
このような第１の製造方法を用いて製造された撮像装置１は、第２の製造方法で製造された撮像装置と異なる特徴を有する。具体的には、第１の製造方法により製造された撮像装置１では、例えば、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶが、第２基板２００から第１基板１００に至るまで、略一定の太さ（基板平面方向の大きさ）となっている。あるいは、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶがテーパー形状を有するときには、一定の傾きのテーパー形状を有している。このような貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶを有する撮像装置１は、画素５４１を微細化しやすい。
【0172】
ここで、第１の製造方法により撮像装置１を製造すると、第１基板１００と第２基板２００（半導体層２００Ｓ）とを貼り合わせた後に、第２基板２００に能動素子を形成するので、第１基板１００にも、能動素子の形成の際に必要な加熱処理の影響が及ぶことになる。このため、上記のように、第１基板１００に設けられたパッド部１２０，１２１には、耐熱性の高い導電材料を用いることが好ましい。例えば、パッド部１２０，１２１には、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い（すなわち耐熱性の高い）材料を用いていることが好ましい。例えば、パッド部１２０，１２１にドープトポリシリコン、タングステン、チタンあるいは窒化チタン等の耐熱性の高い導電材を用いる。これにより、上記第１の製造方法を用いて撮像装置１を製造することが可能となる。
【0173】
パッシベーション膜１２２は、例えば、パッド部１２０，１２１を覆うように、半導体層１００Ｓの表面全面にわたって設けられている（図６７）。パッシベーション膜１２２は、例えば、窒化シリコン（ＳｉＮ）膜により構成されている。層間絶縁膜１２３は、パッシベーション膜１２２を間にしてパッド部１２０，１２１を覆っている。この層間絶縁膜１２３は、例えば、半導体層１００Ｓの表面全面にわたって設けられている。層間絶縁膜１２３は、例えば酸化シリコン（ＳｉＯ）膜により構成されている。接合膜１２４は、第１基板１００（具体的には配線層１００Ｔ）と第２基板２００との接合面に設けられている。即ち、接合膜１２４は、第２基板２００に接している。この接合膜１２４は、第１基板１００の主面全面にわたって設けられている。接合膜１２４は、例えば、窒化シリコン膜により構成されている。
【0174】
受光レンズ４０１は、例えば、固定電荷膜１１２および絶縁膜１１１を間にして半導体層１００Ｓに対向している（図６７）。受光レンズ４０１は、例えば画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々のフォトダイオードＰＤに対向する位置に設けられている。
【0175】
第２基板２００は、第１基板１００側から、半導体層２００Ｓおよび配線層２００Ｔをこの順に有している。半導体層２００Ｓは、シリコン基板で構成されている。半導体層２００Ｓでは、厚み方向にわたって、ウェル領域２１１が設けられている。ウェル領域２１１は、例えば、ｐ型半導体領域である。第２基板２００には、画素共有ユニット５３９毎に配置された画素回路２１０が設けられている。この画素回路２１０は、例えば、半導体層２００Ｓの表面側（配線層２００Ｔ側）に設けられている。撮像装置１では、第１基板１００の表面側（配線層１００Ｔ側）に第２基板２００の裏面側（半導体層２００Ｓ側）が向かうようにして、第２基板２００が第１基板１００に貼り合わされている。つまり、第２基板２００は、第１基板１００に、フェイストゥーバックで貼り合わされている。
【0176】
図６９～図７３は、第２基板２００の平面構成の一例を模式的に表している。図６９には、半導体層２００Ｓの表面近傍に設けられた画素回路２１０の構成を表す。図７０は、配線層２００Ｔ（具体的には後述の第１配線層Ｗ１）と、配線層２００Ｔに接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表している。図７１～図７３は、配線層２００Ｔの平面構成の一例を表している。以下、図６７とともに、図６９～図７３を用いて第２基板２００の構成について説明する。図６９および図７０ではフォトダイオードＰＤの外形（画素分離部１１７とフォトダイオードＰＤとの境界）を破線で表し、画素回路２１０を構成する各トランジスタのゲート電極に重なる部分の半導体層２００Ｓと素子分離領域２１３または絶縁領域２１４との境界を点線で表す。増幅トランジスタＡＭＰのゲート電極に重なる部分では、チャネル幅方向の一方に、半導体層２００Ｓと素子分離領域２１３との境界、および素子分離領域２１３と絶縁領域２１２との境界が設けられている。
【0177】
第２基板２００には、半導体層２００Ｓを分断する絶縁領域２１２と、半導体層２００Ｓの厚み方向の一部に設けられた素子分離領域２１３とが設けられている(図６７)。例えば、Ｈ方向に隣り合う２つの画素回路２１０の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された２つの画素共有ユニット５３９の貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている（図７０）。
【0178】
絶縁領域２１２は、半導体層２００Ｓの厚みと略同じ厚みを有している（図６７）。半導体層２００Ｓは、この絶縁領域２１２により分断されている。この絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶが配置されている。絶縁領域２１２は、例えば酸化シリコンにより構成されている。
【0179】
貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極１２０Ｅ，１２１Ｅの上端は、配線層２００Ｔの配線（後述の第１配線Ｗ１，第２配線Ｗ２，第３配線Ｗ３，第４配線Ｗ４）に接続されている。この貫通電極１２０Ｅ，１２１Ｅは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３およびパッシベーション膜１２２を貫通して設けられ、その下端はパッド部１２０，１２１に接続されている（図６７）。貫通電極１２０Ｅは、パッド部１２０と画素回路２１０とを電気的に接続するためのものである。即ち、貫通電極１２０Ｅにより、第１基板１００のフローティングディフュージョンＦＤが第２基板２００の画素回路２１０に電気的に接続される。貫通電極１２１Ｅは、パッド部１２１と配線層２００Ｔの基準電位線ＶＳＳとを電気的に接続するためのものである。即ち、貫通電極１２１Ｅにより、第１基板１００のＶＳＳコンタクト領域１１８が第２基板２００の基準電位線ＶＳＳに電気的に接続される。
【0180】
貫通電極ＴＧＶは、絶縁領域２１２を厚み方向に貫通して設けられている。貫通電極ＴＧＶの上端は、配線層２００Ｔの配線に接続されている。この貫通電極ＴＧＶは、絶縁領域２１２、接合膜１２４、層間絶縁膜１２３、パッシベーション膜１２２および層間絶縁膜１１９を貫通して設けられ、その下端は転送ゲートＴＧに接続されている（図６７）。このような貫通電極ＴＧＶは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々の転送ゲートＴＧ（転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４）と、配線層２００Ｔの配線（行駆動信号線５４２の一部、具体的には、後述の図７２の配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４）とを電気的に接続するためのものである。即ち、貫通電極ＴＧＶにより、第１基板１００の転送ゲートＴＧが第２基板２００の配線ＴＲＧに電気的に接続され、転送トランジスタＴＲ（転送トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４）各々に駆動信号が送られるようになっている。
【0181】
絶縁領域２１２は、第１基板１００と第２基板２００とを電気的に接続するための前記貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶを、半導体層２００Ｓと絶縁して設けるための領域である。例えば、Ｈ方向に隣り合う２つの画素回路２１０（共有ユニット５３９）の間に設けられた絶縁領域２１２に、この２つの画素回路２１０に接続された貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶ（貫通電極ＴＧＶ１，ＴＧＶ２，ＴＧＶ３，ＴＧＶ４）が配置されている。絶縁領域２１２は、例えば、Ｖ方向に延在して設けられている（図６９，図７０）。ここでは、転送ゲートＴＧの水平部分ＴＧｂの配置を工夫することにより、垂直部分ＴＧａの位置に比べて、貫通電極ＴＧＶのＨ方向の位置が貫通電極１２０Ｅ，１２１ＥのＨ方向の位置に近づくように配置されている（図６８Ａ，図７０）。例えば、貫通電極ＴＧＶは、Ｈ方向において、貫通電極１２０Ｅ，１２０Ｅと略同じ位置に配置されている。これにより、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて設けることができる。別の配置例として、垂直部分ＴＧａに重畳する領域のみに水平部分ＴＧｂを設けることも考え得る。この場合には、垂直部分ＴＧａの略直上に貫通電極ＴＧＶが形成され、例えば、各画素５４１のＨ方向およびＶ方向の略中央部に貫通電極ＴＧＶが配置される。このとき、貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きくずれる。貫通電極ＴＧＶおよび貫通電極１２０Ｅ，１２１Ｅの周囲には、近接する半導体層２００Ｓから電気的に絶縁するため、例えば、絶縁領域２１２を設ける。貫通電極ＴＧＶのＨ方向の位置と貫通電極１２０Ｅ，１２１ＥのＨ方向の位置とが大きく離れる場合には、貫通電極１２０Ｅ，１２１Ｅ，ＴＧＶ各々の周囲に絶縁領域２１２を独立して設けることが必要となる。これにより、半導体層２００Ｓが細かく分断されることになる。これに比べ、Ｖ方向に延在する絶縁領域２１２に、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶをまとめて配置するレイアウトは、半導体層２００ＳのＨ方向の大きさを大きくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
【0182】
画素共有ユニット５３９は、図６５を参照して説明したように、複数の画素５４１のそれぞれに設けられたフローティングディフュージョンＦＤの間を電気的に接続し、これら複数の画素５４１が１つの画素回路２１０を共有する構造を有している。そして、前記フローティングディフュージョンＦＤ間の電気的接続は、第１基板１００に設けられたパッド部１２０によってなされている（図６７、図６８Ｂ）。第１基板１００に設けられた電気的接続部（パッド部１２０）と第２基板２００に設けられた画素回路２１０は、１つの貫通電極１２０Ｅを介して電気的に接続されている。別の構造例として、フローティングディフュージョンＦＤ間の電気的接続部を第２基板２００に設けることも考え得る。この場合、画素共有ユニット５３９には、フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４各々に接続される４つの貫通電極が設けられる。したがって、第２基板２００において、半導体層２００Ｓを貫通する貫通電極の数が増え、これら貫通電極の周囲を絶縁する絶縁領域２１２が大きくなる。これに比べ、第１基板１００にパッド部１２０を設ける構造（図６７，図６８Ｂ）は、貫通電極の数を減らし、絶縁領域２１２を小さくすることができる。よって、半導体層２００Ｓにおける半導体素子形成領域の面積を大きく確保することができる。これにより、例えば、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
【0183】
素子分離領域２１３は、半導体層２００Ｓの表面側に設けられている。素子分離領域２１３は、ＳＴＩ（Shallow Trench Isolation）構造を有している。この素子分離領域２１３では、半導体層２００Ｓが厚み方向（第２基板２００の主面に対して垂直方向）に掘り込まれており、この掘り込みに絶縁膜が埋め込まれている。この絶縁膜は、例えば、酸化シリコンにより構成されている。素子分離領域２１３は、画素回路２１０を構成する複数のトランジスタ間を、画素回路２１０のレイアウトに応じて素子分離するものである。素子分離領域２１３の下方（半導体層２００Ｓの深部）には、半導体層２００Ｓ（具体的には、ウエル領域２１１）が延在している。
【0184】
ここで、図６８Ａ，図６８Ｂおよび図６９を参照して、第１基板１００での画素共有ユニット５３９の外形形状（基板平面方向の外形形状）と、第２基板２００での画素共有ユニット５３９の外形形状との違いを説明する。
【0185】
撮像装置１では、第１基板１００および第２基板２００の両方にわたり、画素共有ユニット５３９が設けられている。例えば、第１基板１００に設けられた画素共有ユニット５３９の外形形状と、第２基板２００に設けられた画素共有ユニット５３９の外形形状とは互いに異なっている。
【0186】
図６８Ａ，図６８Ｂでは、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第１基板１００の画素共有ユニット５３９は、Ｈ方向に隣接して配置された２つの画素５４１（画素５４１Ａ，５４１Ｂ）と、これにＶ方向に隣接して配置された２つの画素５４１（画素５４１Ｃ，５４１Ｄ）により構成されている。即ち、第１基板１００の画素共有ユニット５３９は、隣接する２行×２列の４つの画素５４１により構成されており、第１基板１００の画素共有ユニット５３９は、略正方形の外形形状を有している。画素アレイ部５４０では、このような画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、で隣接して配列されている。
【0187】
図６９および図７０では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの外形線を一点鎖線で表し、画素共有ユニット５３９の外形形状を太線で表している。例えば、第２基板２００の画素共有ユニット５３９の外形形状は、Ｈ方向において第１基板１００の画素共有ユニット５３９よりも小さく、Ｖ方向において第１基板１００の画素共有ユニット５３９よりも大きくなっている。例えば、第２基板２００の画素共有ユニット５３９は、Ｈ方向には画素１個分に相当する大きさ（領域）で形成され、Ｖ方向には、画素４個分に相当する大きさで形成されている。即ち、第２基板２００の画素共有ユニット５３９は、隣接する１行×４列に配列された画素に相当する大きさで形成されており、第２基板２００の画素共有ユニット５３９は、略長方形の外形形状を有している。
【0188】
例えば、各画素回路２１０では、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧがこの順にＶ方向に並んで配置されている（図６９）。各画素回路２１０の外形形状を、上記のように、略長方形状に設けることにより、一方向（図６９ではＶ方向）に４つのトランジスタ（選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ）を並べて配置することができる。これにより、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域（電源線ＶＤＤに接続される拡散領域）で共有することができる。例えば、各画素回路２１０の形成領域を略正方形状に設けることも可能である（後述の図８２参照）。この場合には、一方向に沿って２つのトランジスタが配置され、増幅トランジスタＡＭＰのドレインと、リセットトランジスタＲＳＴのドレインとを一の拡散領域で共有することが困難となる。よって、画素回路２１０の形成領域を略長方形状に設けることにより、４つのトランジスタを近接して配置しやすくなり、画素回路２１０の形成領域を小さくすることができる。即ち、画素の微細化を行うことができる。また、画素回路２１０の形成領域を小さくすることが不要であるときには、増幅トランジスタＡＭＰの形成領域を大きくし、ノイズを抑えることが可能となる。
【0189】
例えば、半導体層２００Ｓの表面近傍には、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧに加えて、基準電位線ＶＳＳに接続されるＶＳＳコンタクト領域２１８が設けられている。ＶＳＳコンタクト領域２１８は、例えば、ｐ型半導体領域により構成されている。ＶＳＳコンタクト領域２１８は、配線層２００Ｔの配線および貫通電極１２１Ｅを介して第１基板１００（半導体層１００Ｓ）のＶＳＳコンタクト領域１１８に電気的に接続されている。このＶＳＳコンタクト領域２１８は、例えば、素子分離領域２１３を間にして、ＦＤ変換ゲイン切替トランジスタＦＤＧのソースと隣り合う位置に設けられている（図６９）。
【0190】
次に、図６８Ｂおよび図６９を参照して、第1基板１００に設けられた画素共有ユニット５３９と第２基板２００に設けられた画素共有ユニット５３９との位置関係を説明する。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図６８Ｂの紙面上側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの一方（例えば、図６９の紙面左側）の画素共有ユニット５３９に接続されている。例えば、第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図６８Ｂの紙面下側）の画素共有ユニット５３９は、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（例えば、図６９の紙面右側）の画素共有ユニット５３９に接続されている。
【0191】
例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９では、一方の画素共有ユニット５３９の内部レイアウト（トランジスタ等の配置）が、他方の画素共有ユニット５３９の内部レイアウトをＶ方向およびＨ方向に反転させたレイアウトに略等しくなっている。以下、このレイアウトによって得られる効果を説明する。
【0192】
第１基板１００のＶ方向に並ぶ２つの画素共有ユニット５３９では、各々のパッド部１２０が、画素共有ユニット５３９の外形形状の中央部、即ち、画素共有ユニット５３９のＶ方向およびＨ方向の中央部に配置される（図６８Ｂ）。一方、第２基板２００の画素共有ユニット５３９は、上記のように、Ｖ方向に長い略長方形の外形形状を有しているので、例えば、パッド部１２０に接続される増幅トランジスタＡＭＰは、画素共有ユニット５３９のＶ方向の中央から紙面上方にずれた位置に配置されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトが同じであるとき、一方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図６８の紙面上側の画素共有ユニット５３９のパッド部１２０）との距離は比較的短くなる。しかし、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、パッド部１２０（例えば、図６８の紙面下側の画素共有ユニット５３９のパッド部１２０）との距離が長くなる。このため、この増幅トランジスタＡＭＰとパッド部１２０との接続に要する配線の面積が大きくなり、画素共有ユニット５３９の配線レイアウトが複雑になるおそれがある。このことは、撮像装置１の微細化に影響を及ぼす可能性がある。
【0193】
これに対して、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９で、互いの内部レイアウトを少なくともＶ方向に反転させることにより、これら２つの画素共有ユニット５３９の両方の増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることができる。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを同じにした構成と比べて、撮像装置１の微細化を行いやすくなる。なお、第２基板２００の複数の画素共有ユニット５３９各々の平面レイアウトは、図６９に記載の範囲では左右対称であるが、後述する図７０に記載の第１配線層Ｗ１のレイアウトまで含めると、左右非対称のものとなる。
【0194】
また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトは、互いに、Ｈ方向にも反転されていることが好ましい。以下、この理由について説明する。図７０に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９はそれぞれ、第１基板１００のパッド部１２０，１２１に接続されている。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のＨ方向の中央部（Ｈ方向に並ぶ２つの画素共有ユニット５３９の間）にパッド部１２０，１２１が配置されている。したがって、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９の内部レイアウトを、互いに、Ｈ方向にも反転させることにより、第２基板２００の複数の画素共有ユニット５３９それぞれとパッド部１２０，１２１との距離を小さくすることができる。即ち、撮像装置１の微細化を更に行いやすくなる。
【0195】
また、第２基板２００の画素共有ユニット５３９の外形線の位置は、第１基板１００の画素共有ユニット５３９のいずれかの外形線の位置に揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば図７０の紙面左側）の画素共有ユニット５３９では、Ｖ方向の一方（例えば図７０の紙面上側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図６８Ｂの紙面上側）のＶ方向の一方の外形線の外側に配置されている。また、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、他方（例えば図７０の紙面右側）の画素共有ユニット５３９では、Ｖ方向の他方（例えば図７０の紙面下側）の外形線が、対応する第１基板１００の画素共有ユニット５３９（例えば図６８Ｂの紙面下側）のＶ方向の他方の外形線の外側に配置されている。このように、第２基板２００の画素共有ユニット５３９と、第１基板１００の画素共有ユニット５３９とを互いに配置することにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
【0196】
また、第２基板２００の複数の画素共有ユニット５３９の間で、互いの外形線の位置は揃っていなくてもよい。例えば、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９は、Ｖ方向の外形線の位置がずれて配置されている。これにより、増幅トランジスタＡＭＰとパッド部１２０との距離を短くすることが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
【0197】
図６８Ｂおよび図７０を参照して、画素アレイ部５４０での画素共有ユニット５３９の繰り返し配置について説明する。第１基板１００の画素共有ユニット５３９は、Ｈ方向に２つ分の画素５４１の大きさ、およびＶ方向に２つ分の画素５４１の大きさを有している（図６８Ｂ）。例えば、第１基板１００の画素アレイ部５４０では、この４つの画素５４１に相当する大きさの画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、で隣接して繰り返し配列されている。あるいは、第１基板１００の画素アレイ部５４０に、画素共有ユニット５３９がＶ方向に２つ隣接して配置された一対の画素共有ユニット５３９が設けられていてもよい。第１基板１００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２つ分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４つ分に相当するピッチ）、で隣接して繰り返し配列している。第２基板２００の画素共有ユニット５３９は、Ｈ方向に１つ分の画素５４１の大きさ、およびＶ方向に４つ分の画素５４１の大きさを有している（図７０）。例えば、第２基板２００の画素アレイ部５４０には、この４つの画素５４１に相当する大きさの画素共有ユニット５３９を２つ含む、一対の画素共有ユニット５３９が設けられている。この画素共有ユニット５３９は、Ｈ方向に隣接して配置され、かつ、Ｖ方向にはずらして配置されている。第２基板２００の画素アレイ部５４０では、例えば、この一対の画素共有ユニット５３９が、Ｈ方向へ２画素ピッチ（画素５４１の２個分に相当するピッチ）、かつ、Ｖ方向へ４画素ピッチ（画素５４１の４個分に相当するピッチ）、で隙間なく隣接して繰り返し配列されている。このような画素共有ユニット５３９の繰り返し配置により、画素共有ユニット５３９を隙間なく配置することが可能となる。したがって、撮像装置１の微細化を行いやすくなる。
【0198】
増幅トランジスタＡＭＰは、例えば、Ｆｉｎ型等の三次元構造を有していることが好ましい（図６７）。これにより、実効のゲート幅の大きさが大きくなり、ノイズを抑えることが可能となる。選択トランジスタＳＥＬ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧは、例えば、プレーナー構造を有している。増幅トランジスタＡＭＰがプレーナー構造を有していてもよい。あるいは、選択トランジスタＳＥＬ、リセットトランジスタＲＳＴまたはＦＤ変換ゲイン切替トランジスタＦＤＧが、三次元構造を有していてもよい。
【0199】
配線層２００Ｔは、例えば、パッシベーション膜２２１、層間絶縁膜２２２および複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）を含んでいる。パッシベーション膜２２１は、例えば、半導体層２００Ｓの表面に接しており、半導体層２００Ｓの表面全面を覆っている。このパッシベーション膜２２１は、選択トランジスタＳＥＬ、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲート電極を覆っている。層間絶縁膜２２２は、パッシベーション膜２２１と第３基板３００との間に設けられている。この層間絶縁膜２２２により、複数の配線（第１配線層Ｗ１，第２配線層Ｗ２，第３配線層Ｗ３，第４配線層Ｗ４）が分離されている。層間絶縁膜２２２は、例えば、酸化シリコンにより構成されている。
【0200】
配線層２００Ｔには、例えば、半導体層２００Ｓ側から、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３、第４配線層Ｗ４およびコンタクト部２０１，２０２がこの順に設けられ、これらが互いに層間絶縁膜２２２により絶縁されている。層間絶縁膜２２２には、第１配線層Ｗ１、第２配線層Ｗ２、第３配線層Ｗ３または第４配線層Ｗ４と、これらの下層とを接続する接続部が複数設けられている。接続部は、層間絶縁膜２２２に設けた接続孔に、導電材料を埋設した部分である。例えば、層間絶縁膜２２２には、第１配線層Ｗ１と半導体層２００ＳのＶＳＳコンタクト領域２１８とを接続する接続部２１８Ｖが設けられている。例えば、このような第２基板２００の素子同士を接続する接続部の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径と異なっている。具体的には、第２基板２００の素子同士を接続する接続孔の孔径は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくなっていることが好ましい。以下、この理由について説明する。配線層２００Ｔ内に設けられた接続部（接続部２１８Ｖ等）の深さは、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの深さよりも小さい。このため接続部は、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶに比べて、容易に接続孔へ導電材を埋めることができる。この接続部の孔径を、貫通電極１２０Ｅ，１２１Ｅおよび貫通電極ＴＧＶの孔径よりも小さくすることにより、撮像装置１の微細化を行いやすくなる。
【0201】
例えば、第１配線層Ｗ１により、貫通電極１２０Ｅと増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソース（具体的にはＦＤ変換ゲイン切替トランジスタＦＤＧのソースに達する接続孔）とが接続されている。第１配線層Ｗ１は、例えば、貫通電極１２１Ｅと接続部２１８Ｖとを接続しており、これにより、半導体層２００ＳのＶＳＳコンタクト領域２１８と半導体層１００ＳのＶＳＳコンタクト領域１１８とが電気的に接続される。
【0202】
次に、図７１～図７３を用いて、配線層２００Ｔの平面構成について説明する。図７１は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表したものである。図７２は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表したものである。図７３は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表したものである。
【0203】
例えば、第３配線層Ｗ３は、Ｈ方向（行方向）に延在する配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４，ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬを含んでいる（図７２）。これらの配線は、図６５を参照して説明した複数の行駆動信号線５４２に該当する。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に駆動信号を送るためのものである。配線ＴＲＧ１，ＴＲＧ２，ＴＲＧ３，ＴＲＧ４は各々、第２配線層Ｗ２、第１配線層Ｗ１および貫通電極１２０Ｅを介して転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に接続されている。配線ＳＥＬＬは選択トランジスタＳＥＬのゲートに、配線ＲＳＴＬはリセットトランジスタＲＳＴのゲートに、配線ＦＤＧＬは、ＦＤ変換ゲイン切替トランジスタＦＤＧのゲートに各々駆動信号を送るためのものである。配線ＳＥＬＬ，ＲＳＴＬ，ＦＤＧＬは各々、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して、選択トランジスタＳＥＬ，リセットトランジスタＲＳＴ，ＦＤ変換ゲイン切替トランジスタＦＤＧ各々のゲートに接続されている。
【0204】
例えば、第４配線層Ｗ４は、Ｖ方向（列方向）に延在する電源線ＶＤＤ、基準電位線ＶＳＳおよび垂直信号線５４３を含んでいる（図７３）。電源線ＶＤＤは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して増幅トランジスタＡＭＰのドレインおよびリセットトランジスタＲＳＴのドレインに接続されている。基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部２１８Ｖを介してＶＳＳコンタクト領域２１８に接続されている。また、基準電位線ＶＳＳは、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１、貫通電極１２１Ｅおよびパッド部１２１を介して第１基板１００のＶＳＳコンタクト領域１１８に接続されている。垂直信号線５４３は、第３配線層Ｗ３、第２配線層Ｗ２、第１配線層Ｗ１および接続部を介して選択トランジスタＳＥＬのソース（Ｖｏｕｔ）に接続されている。
【0205】
コンタクト部２０１，２０２は、平面視で画素アレイ部５４０に重なる位置に設けられていてもよく（例えば、図６４）、あるいは、画素アレイ部５４０の外側の周辺部５４０Ｂに設けられていてもよい（例えば、図６７）。コンタクト部２０１，２０２は、第２基板２００の表面（配線層２００Ｔ側の面）に設けられている。コンタクト部２０１，２０２は、例えば、Ｃｕ（銅）およびＡｌ（アルミニウム）などの金属により構成されている。コンタクト部２０１，２０２は、配線層２００Ｔの表面（第３基板３００側の面）に露出している。コンタクト部２０１，２０２は、第２基板２００と第３基板３００との電気的な接続および、第２基板２００と第３基板３００との貼り合わせに用いられる。
【0206】
図６７には、第２基板２００の周辺部５４０Ｂに周辺回路を設けた例を図示した。この周辺回路は、行駆動部５２０の一部または列信号処理部５５０の一部等を含んでいてもよい。また、図６４に記載のように、第２基板２００の周辺部５４０Ｂには周辺回路を配置せず、接続孔部Ｈ１，Ｈ２を画素アレイ部５４０の近傍に配置するようにしてもよい。
【0207】
第３基板３００は、例えば、第２基板２００側から配線層３００Ｔおよび半導体層３００Ｓをこの順に有している。例えば、半導体層３００Ｓの表面は、第２基板２００側に設けられている。半導体層３００Ｓは、シリコン基板で構成されている。この半導体層３００Ｓの表面側の部分には、回路が設けられている。具体的には、半導体層３００Ｓの表面側の部分には、例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂのうちの少なくとも一部が設けられている。半導体層３００Ｓと第２基板２００との間に設けられた配線層３００Ｔは、例えば、層間絶縁膜と、この層間絶縁膜により分離された複数の配線層と、コンタクト部３０１，３０２とを含んでいる。コンタクト部３０１，３０２は、配線層３００Ｔの表面（第２基板２００側の面）に露出されており、コンタクト部３０１は第２基板２００のコンタクト部２０１に、コンタクト部３０２は第２基板２００のコンタクト部２０２に各々接している。コンタクト部３０１，３０２は、半導体層３００Ｓに形成された回路（例えば、入力部５１０Ａ、行駆動部５２０、タイミング制御部５３０、列信号処理部５５０、画像信号処理部５６０および出力部５１０Ｂの少なくともいずれか）に電気的に接続されている。コンタクト部３０１，３０２は、例えば、Ｃｕ（銅）およびアルミニウム（Ａｌ）等の金属により構成されている。例えば、接続孔部Ｈ１を介して外部端子ＴＡが入力部５１０Ａに接続されており、接続孔部Ｈ２を介して外部端子ＴＢが出力部５１０Ｂに接続されている。
【0208】
ここで、撮像装置１の特徴について説明する。
【0209】
一般に、撮像装置は、主な構成として、フォトダイオードと画素回路とからなる。ここで、フォトダイオードの面積を大きくすると光電変換の結果発生する電荷が増加し、その結果画素信号のシグナル／ノイズ比（Ｓ／Ｎ比）が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。一方、画素回路に含まれるトランジスタのサイズ（特に増幅トランジスタのサイズ）を大きくすると、画素回路で発生するノイズが減少し、その結果撮像信号のＳ／Ｎ比が改善し、撮像装置はよりよい画像データ（画像情報）を出力することができる。
【0210】
しかし、フォトダイオードと画素回路とを同一の半導体基板に設けた撮像装置において、半導体基板の限られた面積の中でフォトダイオードの面積を大きくすると、画素回路に備わるトランジスタのサイズが小さくなってしまうことが考えられる。また、画素回路に備わるトランジスタのサイズを大きくすると、フォトダイオードの面積が小さくなってしまうことが考えられる。
【0211】
これらの課題を解決するために、例えば、本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造を用いる。これにより、半導体基板の限られた面積の中で、フォトダイオードＰＤの面積をできるだけ大きくすることと、画素回路２１０に備わるトランジスタのサイズをできるだけ大きくすることとを実現することができる。これにより、画素信号のＳ／Ｎ比を改善し、撮像装置１がよりよい画像データ（画像情報）を出力することができる。
【0212】
複数の画素５４１が１つの画素回路２１０を共有し、これをフォトダイオードＰＤに重畳して配置する構造を実現する際、複数の画素５４１各々のフローティングディフュージョンＦＤから１つの画素回路２１０に接続される複数の配線が延在する。画素回路２１０を形成する半導体基板２００の面積を大きく確保するためには、例えばこれらの延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。ＶＳＳコンタクト領域１１８から延在する複数の配線についても同様に、延在する複数の配線の間を相互に接続し、１つにまとめる接続配線を形成することができる。
【0213】
例えば、複数の画素５４１各々のフローティングディフュージョンＦＤから延在する複数の配線の間を相互に接続する接続配線を、画素回路２１０を形成する半導体基板２００において形成すると、画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。同様に、複数の画素５４１各々のＶＳＳコンタクト領域１１８から延在する複数の配線の間を相互接続して１つにまとめる接続配線を、画素回路２１０を形成する半導体基板２００に形成すると、これにより画素回路２１０に含まれるトランジスタを形成する面積が小さくなってしまうことが考えられる。
【0214】
これらの課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する構造であって、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造を備えることができる。
【0215】
ここで、前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線とを、第１基板１００に設けるための製造方法として、先に述べた第２の製造方法を用いると、例えば、第１基板１００および第２基板２００各々の構成に応じて適切なプロセスを用いて製造することができ、高品質、高性能な撮像装置を製造することができる。また、容易なプロセスで第１基板１００および第２基板２００の接続配線を形成することができる。具体的には、上記第２の製造方法を用いる場合、第１基板１００と第２基板２００の貼り合せ境界面となる第１基板１００の表面と第２基板２００の表面とに、フローティングディフュージョンＦＤに接続する電極とＶＳＳコンタクト領域１１８に接続する電極とをそれぞれ設ける。さらに、第１基板１００と第２基板２００を貼り合せた際にこれら２つの基板表面に設けた電極間で位置ずれが発生してもこれら２つの基板表面に形成した電極同士が接触するように、これら２つの基板表面に形成する電極を大きくすることが好ましい。この場合、撮像装置１に備わる各画素の限られた面積の中に上記電極を配置することが難しくなってしまうことが考えられる。
【0216】
第１基板１００と第２基板２００の貼り合せ境界面に大きな電極が必要となる課題を解決するために、例えば本実施の形態の撮像装置１は、複数の画素５４１が１つの画素回路２１０を共有し、かつ、共有した画素回路２１０をフォトダイオードＰＤに重畳して配置する製造方法として、先に述べた第１の製造方法を用いることができる。これにより、第１基板１００および第２基板２００各々に形成される素子同士の位置合わせが容易になり、高品質、高性能な撮像装置を製造することができる。さらに、この製造方法を用いることによって生じる固有の構造を備えることができる。すなわち、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層した構造、言い換えれば、第１基板１００と第２基板２００をフェイストゥーバックで積層した構造を備え、かつ、第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを備える。
【0217】
前記複数の画素５４１各々のフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を第１基板１００に設けた構造において、この構造と第２基板２００とを前記第１の製造方法を用いて積層し第２基板２００に画素回路２１０を形成すると、画素回路２１０に備わる能動素子を形成する際に必要となる加熱処理の影響が、第１基板１００に形成した上記接続配線に及んでしまう可能性がある。
【0218】
そこで、上記接続配線に対して、上記能動素子を形成する際の加熱処理の影響が及んでしまう課題を解決するために、本実施の形態の撮像装置１は、前記複数の画素５４１各々のフローティングディフュージョンＦＤ同士を相互に接続して１つにまとめる接続配線と、前記複数の画素５４１各々のＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、に耐熱性の高い導電材料を用いることが望ましい。具体的には、耐熱性の高い導電材料は、第２基板２００の配線層２００Ｔに含まれる配線材の少なくとも一部よりも、融点の高い材料を用いることができる。
【0219】
このように、例えば本実施の形態の撮像装置１は、（１）第１基板１００と第２基板２００をフェイストゥーバックで積層した構造（具体的には、第１基板１００の半導体層１００Ｓと配線層１００Ｔと第２基板２００の半導体層２００Ｓと配線層２００Ｔをこの順で積層する構造）と、（２）第２基板２００の半導体層２００Ｓの表面側から、半導体層２００Ｓと第１基板１００の配線層１００Ｔを貫通して、第１基板１００の半導体層１００Ｓの表面へと至る、貫通電極１２０Ｅ，１２１Ｅを設けた構造と、（３）複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を耐熱性の高い導電材料で形成した構造と、を備えることで、第１基板１００と第２基板２００との界面に大きな電極を備えることなく、第１基板１００に、複数の画素５４１のそれぞれに備わるフローティングディフュージョンＦＤの間を相互に接続して１つにまとめる接続配線と、複数の画素５４１のそれぞれに備わるＶＳＳコンタクト領域１１８の間を相互に接続して１つにまとめる接続配線と、を設けることを可能としている。
【0220】
[撮像装置１の動作]
次に、図７４および図７５を用いて撮像装置１の動作について説明する。図７４および図７５は、図６４に各信号の経路を表す矢印を追記したものである。図７４は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図７５は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図７４）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
次に、図７４および図７５を用いて撮像装置１の動作について説明する。図７４および図７５は、図６４に各信号の経路を表す矢印を追記したものである。図７４は、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表したものである。図７５は、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号（例えば、画素クロックおよび同期信号）は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０１，２０１を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される（図７４）。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０１，２０１を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、貫通電極１２０Ｅを介して画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０２，３０２を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
【0221】
[効果]
本実施の形態では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）と画素回路２１０とが互いに異なる基板（第１基板１００および第２基板２００）に設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０を同一基板に形成した場合と比べて、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０のトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、撮像装置１の微細化（言い換えれば、画素サイズの縮小および撮像装置１の小型化）が可能となる。撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
本実施の形態では、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ（画素共有ユニット５３９）と画素回路２１０とが互いに異なる基板（第１基板１００および第２基板２００）に設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０を同一基板に形成した場合と比べて、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の面積を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０のトランジスタノイズを低減することが可能となる。これらにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１は、よりよい画素データ（画像情報）を出力することが可能となる。また、撮像装置１の微細化（言い換えれば、画素サイズの縮小および撮像装置１の小型化）が可能となる。撮像装置１は、画素サイズの縮小により、単位面積当たりの画素数を増加させることができ、高画質の画像を出力することができる。
【0222】
また、撮像装置１では、第１基板１００および第２基板２００が、絶縁領域２１２に設けられた貫通電極１２０Ｅ，１２１Ｅによって互いに電気的に接続されている。例えば、第１基板１００と第２基板２００とをパッド電極同士の接合により接続する方法や、半導体層を貫通する貫通配線（例えばＴＳＶ（Thorough Si Via））により接続する方法も考え得る。このような方法に比べて、絶縁領域２１２に貫通電極１２０Ｅ，１２１Ｅを設けることにより、第１基板１００および第２基板２００の接続に要する面積を小さくすることができる。これにより、画素サイズを縮小し、撮像装置１をより小型化することができる。また、１画素あたりの面積の更なる微細化により、解像度をより高くすることができる。チップサイズの小型化が不要なときには、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄおよび画素回路２１０の形成領域を拡大することができる。その結果、光電変換により得られる画素信号の量を増大させ、かつ、画素回路２１０に備わるトランジスタのノイズを低減することが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
【0223】
また、撮像装置１では、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とが互いに異なる基板（第２基板２００および第３基板３００）に設けられている。これにより、画素回路２１０と列信号処理部５５０および画像信号処理部５６０とを同一基板に形成した場合と比べて、画素回路２１０の面積と、列信号処理部５５０および画像信号処理部５６０の面積とを拡大することができる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。よって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
【0224】
また、撮像装置１では、画素アレイ部５４０が、第１基板１００および第２基板２００に設けられ、かつ、列信号処理部５５０および画像信号処理部５６０が第３基板３００に設けられている。また、第２基板２００と第３基板３００とを接続するコンタクト部２０１，２０２，３０１，３０２は、画素アレイ部５４０の上方に形成されている。このため、コンタクト部２０１，２０２，３０１，３０２は、画素アレイに備わる各種配線からレイアウト上の干渉を受けずに自由にレイアウトにすることが可能となる。これにより、第２基板２００と第３基板３００との電気的な接続に、コンタクト部２０１，２０２，３０１，３０２を用いることが可能となる。コンタクト部２０１，２０２，３０１，３０２を用いることにより、例えば、列信号処理部５５０および画像信号処理部５６０はレイアウトの自由度が高くなる。これにより、列信号処理部５５０で生じるノイズを低減したり、画像信号処理部５６０により高度な画像処理回路を搭載することが可能となる。したがって、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
【0225】
また、撮像装置１では、画素分離部１１７が半導体層１００Ｓを貫通している。これにより、１画素あたりの面積の微細化によって隣り合う画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）の距離が近づいた場合であっても、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの間での混色を抑制できる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
【0226】
また、撮像装置１では、画素共有ユニット５３９毎に画素回路２１０が設けられている。これにより、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々に画素回路２１０を設けた場合に比べて、画素回路２１０を構成するトランジスタ（増幅トランジスタＡＭＰ，リセットトランジスタＲＳＴ，選択トランジスタＳＥＬ，ＦＤ変換ゲイン切替トランジスタＦＤＧ）の形成領域を大きくすることが可能となる。例えば、増幅トランジスタＡＭＰの形成領域を大きくすることにより、ノイズを抑えることが可能となる。これにより、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
【0227】
更に、撮像装置１では、４つの画素（画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ）のフローティングディフュージョンＦＤ（フローティングディフュージョンＦＤ１，ＦＤ２，ＦＤ３，ＦＤ４）を電気的に接続するパッド部１２０が、第１基板１００に設けられている。これにより、このようなパッド部１２０を第２基板２００に設ける場合に比べて、第１基板１００と第２基板２００とを接続する貫通電極（貫通電極１２０Ｅ）の数を減らすことができる。したがって、絶縁領域２１２を小さくし、画素回路２１０を構成するトランジスタの形成領域（半導体層２００Ｓ）を十分な大きさで確保することができる。これにより、画素回路２１０に備わるトランジスタのノイズを低減することが可能となり、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
【0228】
以下、上記実施の形態に係る撮像装置１の変形例について説明する。以下の変形例では、上記実施の形態と共通の構成に同一の符号を付して説明する。
【0229】
＜２．変形例１＞
図７６～図８０は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図７６は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図６９に対応する。図７７は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図７０に対応する。図７８は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図７１に対応する。図７９は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図７２に対応する。図８０は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図７３に対応する。
図７６～図８０は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図７６は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図６９に対応する。図７７は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図７０に対応する。図７８は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図７１に対応する。図７９は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図７２に対応する。図８０は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図７３に対応する。
【0230】
本変形例では、図７７に示したように、第２基板２００のＨ方向に並ぶ２つの画素共有ユニット５３９のうち、一方（例えば紙面右側）の画素共有ユニット５３９の内部レイアウトが、他方（例えば紙面左側）の画素共有ユニット５３９の内部レイアウトをＨ方向にのみ反転させた構成となっている。また、一方の画素共有ユニット５３９の外形線と他方の画素共有ユニット５３９の外形線との間のＶ方向のずれが、上記実施の形態で説明したずれ（図７０）よりも大きくなっている。このように、Ｖ方向のずれを大きくすることにより、他方の画素共有ユニット５３９の増幅トランジスタＡＭＰと、これに接続されたパッド部１２０（図６８に記載のＶ方向に並ぶ２つの画素共有ユニット５３９のうちの他方（紙面下側）のパッド部１２０）との間の距離を小さくすることができる。このようなレイアウトにより、図７６～図８０に記載の撮像装置１の変形例１は、Ｈ方向に並ぶ２つの画素共有ユニット５３９の平面レイアウトを互いにＶ方向に反転させることなく、その面積を、上記実施の形態で説明した第２基板２００の画素共有ユニット５３９の面積と同じにすることができる。なお、第１基板１００の画素共有ユニット５３９の平面レイアウトは、上記実施の形態で説明した平面レイアウト（図６８Ａ，図６８Ｂ）と同じである。したがって、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と同様の効果を得ることができる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
【0231】
＜３．変形例２＞
図８１～図８６は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図８１は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図６８Ａに対応する。図８２は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図６９に対応する。図８３は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図７０に対応する。図８４は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図７１に対応する。図８５は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図７２に対応する。図８６は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図７３に対応する。
図８１～図８６は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図８１は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図６８Ａに対応する。図８２は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図６９に対応する。図８３は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図７０に対応する。図８４は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図７１に対応する。図８５は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図７２に対応する。図８６は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図７３に対応する。
【0232】
本変形例では、各画素回路２１０の外形が、略正方形の平面形状を有している（図８２等）。この点において、本変形例の撮像装置１の平面構成は、上記実施の形態で説明した撮像装置１の平面構成と異なっている。
【0233】
例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図８１）。例えば、各々の画素共有ユニット５３９では、一方の画素列の画素５４１Ａおよび画素５４１Ｃの転送ゲートＴＧ１，ＴＧ３の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の中央部に向かう方向（より具体的には、画素５４１Ａ，５４１Ｃの外縁に向かう方向、かつ画素共有ユニット５３９の中央部に向かう方向）に延在し、他方の画素列の画素５４１Ｂおよび画素５４１Ｄの転送ゲートＴＧ２，ＴＧ４の水平部分ＴＧｂが、垂直部分ＴＧａに重畳する位置からＨ方向において画素共有ユニット５３９の外側に向かう方向（より具体的には、画素５４１Ｂ，５４１Ｄの外縁に向かう方向、かつ画素共有ユニット５３９の外側に向かう方向）に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部（画素共有ユニット５３９のＨ方向およびＶ方向の中央部）に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＨ方向において（図８１ではＨ方向およびＶ方向において）画素共有ユニット５３９の端部に設けられている。
【0234】
別の配置例として、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを垂直部分ＴＧａに対向する領域のみに設けることも考え得る。このときには、上記実施の形態で説明したのと同様に、半導体層２００Ｓが細かく分断されやすい。したがって、画素回路２１０のトランジスタを大きく形成することが困難となる。一方、転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４の水平部分ＴＧｂを、上記変形例のように、垂直部分ＴＧａに重畳する位置からＨ方向に延在させると、上記実施の形態で説明したのと同様に、半導体層２００Ｓの幅を大きくすることが可能となる。具体的には、転送ゲートＴＧ１，ＴＧ３に接続された貫通電極ＴＧＶ１，ＴＧＶ３のＨ方向の位置を、貫通電極１２０ＥのＨ方向の位置に近接させて配置し、転送ゲートＴＧ２，ＴＧ４に接続された貫通電極ＴＧＶ２，ＴＧＶ４のＨ方向の位置を、貫通電極１２１ＥのＨ方向の位置に近接して配置することが可能となる（図８３）。これにより、上記実施の形態で説明したのと同様に、Ｖ方向に延在する半導体層２００Ｓの幅（Ｈ方向の大きさ）を大きくすることができる。よって、画素回路２１０のトランジスタのサイズ、特に増幅トランジスタＡＭＰのサイズを大きくすることが可能となる。その結果、画素信号のシグナル／ノイズ比を改善して、撮像装置１はよりよい画素データ（画像情報）を出力することが可能となる。
【0235】
第２基板２００の画素共有ユニット５３９は、例えば、第１基板１００の画素共有ユニット５３９のＨ方向およびＶ方向の大きさと略同じであり、例えば、略２行×２列の画素領域に対応する領域にわたって設けられている。例えば、各画素回路２１０では、Ｖ方向に延在する１の半導体層２００Ｓに選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＶ方向に並んで配置され、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴがＶ方向に延在する１の半導体層２００Ｓに、Ｖ方向に並んで配置されている。この選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰが設けられた１の半導体層２００Ｓと、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴが設けられた１の半導体層２００Ｓとは、絶縁領域２１２を介してＨ方向に並んでいる。この絶縁領域２１２はＶ方向に延在している（図８２）。
【0236】
ここで、第２基板２００の画素共有ユニット５３９の外形について、図８２および図８３を参照して説明する。例えば、図８１に示した第１基板１００の画素共有ユニット５３９は、パッド部１２０のＨ方向の一方（図８３の紙面左側）に設けられた増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬと、パッド部１２０のＨ方向の他方（図８３の紙面右側）に設けられたＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴとに接続されている。この増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、ＦＤ変換ゲイン切替トランジスタＦＤＧおよびリセットトランジスタＲＳＴを含む第２基板２００の画素共有ユニット５３９の外形は、次の４つの外縁により決まる。
【0237】
第１の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の一端（図８３の紙面上側の端）の外縁である。この第１の外縁は、当該画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰと、この画素共有ユニット５３９のＶ方向の一方（図８３の紙面上側）に隣り合う画素共有ユニット５３９に含まれる選択トランジスタＳＥＬとの間に設けられている。より具体的には、第１の外縁は、これら増幅トランジスタＡＭＰと選択トランジスタＳＥＬとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第２の外縁は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００ＳのＶ方向の他端（図８３の紙面下側の端）の外縁である。この第２の外縁は、当該画素共有ユニット５３９に含まれる選択トランジスタＳＥＬと、この画素共有ユニット５３９のＶ方向の他方（図８３の紙面下側）に隣り合う画素共有ユニット５３９に含まれる増幅トランジスタＡＭＰとの間に設けられている。より具体的には、第２の外縁は、これら選択トランジスタＳＥＬと増幅トランジスタＡＭＰとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第３の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の他端（図８３の紙面下側の端）の外縁である。この第３の外縁は、当該画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧと、この画素共有ユニット５３９のＶ方向の他方（図８３の紙面下側）に隣り合う画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴとの間に設けられている。より具体的には、第３の外縁は、これらＦＤ変換ゲイン切替トランジスタＦＤＧとリセットトランジスタＲＳＴとの間の素子分離領域２１３のＶ方向の中央部に設けられている。第４の外縁は、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００ＳのＶ方向の一端（図８３の紙面上側の端）の外縁である。この第４の外縁は、当該画素共有ユニット５３９に含まれるリセットトランジスタＲＳＴと、この画素共有ユニット５３９のＶ方向の一方（図８３の紙面上側）に隣り合う画素共有ユニット５３９に含まれるＦＤ変換ゲイン切替トランジスタＦＤＧ（不図示）との間に設けられている。より具体的には、第４の外縁は、これらリセットトランジスタＲＳＴとＦＤ変換ゲイン切替トランジスタＦＤＧとの間の素子分離領域２１３（不図示）のＶ方向の中央部に設けられている。
【0238】
このような第１，第２，第３，第４の外縁を含む第２基板２００の画素共有ユニット５３９の外形では、第１，第２の外縁に対して、第３，第４の外縁がＶ方向の一方側にずれて配置されている（言い換えればＶ方向の一方側にオフセットされている）。このようなレイアウトを用いることにより、増幅トランジスタＡＭＰのゲートおよびＦＤ変換ゲイン切替トランジスタＦＤＧのソースをともに、パッド部１２０にできるだけ近接して配置することが可能となる。したがって、これらを接続する配線の面積を小さくし、撮像装置１の微細化を行いやすくなる。なおＶＳＳコンタクト領域２１８は、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰを含む半導体層２００Ｓと、リセットトランジスタＲＳＴおよびＦＤ変換ゲイン切替トランジスタＦＤＧを含む半導体層２００Ｓとの間に設けられている。例えば、複数の画素回路２１０は、互いに同じ配置を有している。
【0239】
このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。
【0240】
＜４．変形例３＞
図８７～図９２は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図８７は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図６８Ｂに対応する。図８８は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図６９に対応する。図８９は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図７０に対応する。図９０は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図７１に対応する。図９１は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図７２に対応する。図９２は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図７３に対応する。
図８７～図９２は、上記実施の形態に係る撮像装置１の平面構成の一変形例を表したものである。図８７は、第１基板１００の平面構成を模式的に表しており、上記実施の形態で説明した図６８Ｂに対応する。図８８は、第２基板２００の半導体層２００Ｓの表面近傍の平面構成を模式的に表しており、上記実施の形態で説明した図６９に対応する。図８９は、第１配線層Ｗ１と、第１配線層Ｗ１に接続された半導体層２００Ｓおよび第１基板１００の各部の構成を模式的に表しており、上記実施の形態で説明した図７０に対応する。図９０は、第１配線層Ｗ１および第２配線層Ｗ２の平面構成の一例を表しており、上記実施の形態で説明した図７１に対応する。図９１は、第２配線層Ｗ２および第３配線層Ｗ３の平面構成の一例を表しており、上記実施の形態で説明した図７２に対応する。図９２は、第３配線層Ｗ３および第４配線層Ｗ４の平面構成の一例を表しており、上記実施の形態で説明した図７３に対応する。
【0241】
【0242】
例えば、第１基板１００の画素共有ユニット５３９は、上記実施の形態で説明したのと同様に、２行×２列の画素領域にわたって形成されており、略正方形の平面形状を有している（図８７）。例えば、各々の画素共有ユニット５３９では、一方の画素行の画素５４１Ａおよび画素５４１Ｂの転送ゲートＴＧ１，ＴＧ２が、Ｖ方向において画素共有ユニット５３９の中央部に向かって延在し、他方の画素行の画素５４１Ｃおよび画素５４１Ｄの転送ゲートＴＧ３，ＴＧ４が、Ｖ方向において画素共有ユニット５３９の外側方向に延在している。フローティングディフュージョンＦＤに接続されたパッド部１２０は、画素共有ユニット５３９の中央部に設けられ、ＶＳＳコンタクト領域１１８に接続されたパッド部１２１は、少なくともＶ方向において（図８７ではＶ方向およびＨ方向において）画素共有ユニット５３９の端部に設けられている。このとき、転送ゲートＴＧ１，ＴＧ２の貫通電極ＴＧＶ１，ＴＧＶ２のＶ方向の位置が貫通電極１２０ＥのＶ方向の位置に近づき、転送ゲートＴＧ３，ＴＧ４の貫通電極ＴＧＶ３，ＴＧＶ４のＶ方向の位置が貫通電極１２１ＥのＶ方向の位置に近づく（図８９）。したがって、上記実施の形態で説明したのと同様の理由により、Ｈ方向に延在する半導体層２００Ｓの幅（Ｖ方向の大きさ）を大きくすることができる。よって、増幅トランジスタＡＭＰのサイズを大きくし、ノイズを抑えることが可能となる。
【0243】
各々の画素回路２１０では、選択トランジスタＳＥＬおよび増幅トランジスタＡＭＰがＨ方向に並んで配置され、選択トランジスタＳＥＬと絶縁領域２１２を間にしてＶ方向に隣り合う位置にリセットトランジスタＲＳＴが配置されている（図８８）。ＦＤ変換ゲイン切替トランジスタＦＤＧは、リセットトランジスタＲＳＴとＨ方向に並んで配置されている。ＶＳＳコンタクト領域２１８は、絶縁領域２１２に島状に設けられている。例えば、第３配線層Ｗ３はＨ方向に延在し（図９１）、第４配線層Ｗ４はＶ方向に延在している（図９２）。
【0244】
このような第２基板２００を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。第２基板２００の画素共有ユニット５３９の配置は、上記実施の形態および本変形例で説明した配置に限定されるものではない。例えば、上記実施の形態および変形例１で説明した半導体層２００Ｓが、Ｈ方向に延在していてもよい。
【0245】
＜５．変形例４＞
図９３は、上記実施の形態に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図９３は、上記実施の形態で説明した図６４に対応する。本変形例では、撮像装置１が、コンタクト部２０１，２０２，３０１，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
図９３は、上記実施の形態に係る撮像装置１の断面構成の一変形例を模式的に表したものである。図９３は、上記実施の形態で説明した図６４に対応する。本変形例では、撮像装置１が、コンタクト部２０１，２０２，３０１，３０２に加えて、画素アレイ部５４０の中央部に対向する位置にコンタクト部２０３，２０４，３０３，３０４を有している。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
【0246】
コンタクト部２０３，２０４は、第２基板２００に設けられており、第３基板３００との接合面の露出されている。コンタクト部３０３，３０４は、第３基板３００に設けられており、第２基板２００との接合面に露出されている。コンタクト部２０３は、コンタクト部３０３と接しており、コンタクト部２０４は、コンタクト部３０４と接している。即ち、この撮像装置１では、第２基板２００と第３基板３００とが、コンタクト部２０１，２０２，３０１，３０２に加えてコンタクト部２０３，２０４，３０３，３０４により接続されている。
【0247】
次に、図９４および図９５を用いてこの撮像装置１の動作について説明する。図９４には、外部から撮像装置１に入力される入力信号と、電源電位および基準電位の経路を矢印で表す。図９５には、撮像装置１から外部に出力される画素信号の信号経路を矢印で表している。例えば、入力部５１０Ａを介して撮像装置１に入力された入力信号は、第３基板３００の行駆動部５２０へ伝送され、行駆動部５２０で行駆動信号が作り出される。この行駆動信号は、コンタクト部３０３，２０３を介して第２基板２００に送られる。更に、この行駆動信号は、配線層２００Ｔ内の行駆動信号線５４２を介して、画素アレイ部５４０の画素共有ユニット５３９各々に到達する。第２基板２００の画素共有ユニット５３９に到達した行駆動信号のうち、転送ゲートＴＧ以外の駆動信号は画素回路２１０に入力されて、画素回路２１０に含まれる各トランジスタが駆動される。転送ゲートＴＧの駆動信号は貫通電極ＴＧＶを介して第１基板１００の転送ゲートＴＧ１，ＴＧ２，ＴＧ３，ＴＧ４に入力され、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄが駆動される。また、撮像装置１の外部から、第３基板３００の入力部５１０Ａ（入力端子５１１）に供給された電源電位および基準電位は、コンタクト部３０３，２０３を介して第２基板２００に送られ、配線層２００Ｔ内の配線を介して、画素共有ユニット５３９各々の画素回路２１０に供給される。基準電位は、さらに貫通電極１２１Ｅを介して、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄへも供給される。一方、第１基板１００の画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄで光電変換された画素信号は、画素共有ユニット５３９毎に第２基板２００の画素回路２１０に送られる。この画素信号に基づく画素信号は、画素回路２１０から垂直信号線５４３およびコンタクト部２０４，３０４を介して第３基板３００に送られる。この画素信号は、第３基板３００の列信号処理部５５０および画像信号処理部５６０で処理された後、出力部５１０Ｂを介して外部に出力される。
【0248】
このようなコンタクト部２０３，２０４，３０３，３０４を有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。コンタクト部３０３,３０４を介した配線の接続先である、第３基板３００の回路等の設計に応じてコンタクト部の位置および数等を変えることができる。
【0249】
＜６．変形例５＞
図９６は、上記実施の形態に係る撮像装置１の断面構成の一変形例を表したものである。図９６は、上記実施の形態で説明した図６７に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
図９６は、上記実施の形態に係る撮像装置１の断面構成の一変形例を表したものである。図９６は、上記実施の形態で説明した図６７に対応する。本変形例では、第１基板１００にプレーナー構造を有する転送トランジスタＴＲが設けられている。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
【0250】
この転送トランジスタＴＲは、水平部分ＴＧｂのみにより転送ゲートＴＧが構成されている。換言すれば、転送ゲートＴＧは、垂直部分ＴＧａを有しておらず、半導体層１００Ｓに対向して設けられている。
【0251】
このようなプレーナー構造の転送トランジスタＴＲを有する撮像装置１も、上記実施の形態で説明したのと同様の効果が得られる。更に、第１基板１００にプレーナー型の転送ゲートＴＧを設けることにより、縦型の転送ゲートＴＧを第１基板１００に設ける場合に比べて、より半導体層１００Ｓの表面近くまでフォトダイオードＰＤを形成し、これにより、飽和信号量（Ｑｓ）を増加させることも考え得る。また、第１基板１００にプレーナー型の転送ゲートＴＧを形成する方法は、第１基板１００に縦型の転送ゲートＴＧを形成する方法に比べて、製造工程数が少なく、製造工程に起因したフォトダイオードＰＤへの悪影響が生じにくい、とも考え得る。
【0252】
＜７．変形例６＞
図９７は、上記実施の形態に係る撮像装置１の画素回路の一変形例を表したものである。図９７は、上記実施の形態で説明した図６５に対応する。本変形例では、１つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
図９７は、上記実施の形態に係る撮像装置１の画素回路の一変形例を表したものである。図９７は、上記実施の形態で説明した図６５に対応する。本変形例では、１つの画素（画素５４１Ａ）毎に画素回路２１０が設けられている。即ち、画素回路２１０は、複数の画素で共有されていない。この点において、本変形例の撮像装置１は、上記実施の形態で説明した撮像装置１と異なっている。
【0253】
本変形例の撮像装置１は、画素５４１Ａと画素回路２１０とを互いに異なる基板（第１基板１００および第２基板２００）に設ける点では、上記実施の形態で説明した撮像装置１と同じである。このため、本変形例に係る撮像装置１も、上記実施の形態で説明したのと同様の効果を得ることができる。
【0254】
＜８．変形例７＞
図９８は、上記実施の形態で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２１近傍に設けられている（図６８Ｂ参照）。
図９８は、上記実施の形態で説明した画素分離部１１７の平面構成の一変形例を表したものである。画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄ各々を囲む画素分離部１１７に、隙間が設けられていてもよい。即ち、画素５４１Ａ，５４１Ｂ，５４１Ｃ，５４１Ｄの全周が画素分離部１１７に囲まれていなくてもよい。例えば、画素分離部１１７の隙間は、パッド部１２０，１２１近傍に設けられている（図６８Ｂ参照）。
【0255】
上記実施の形態では、画素分離部１１７が半導体層１００Ｓを貫通するＦＴＩ構造を有する例（図６７参照）を説明したが、画素分離部１１７はＦＴＩ構造以外の構成を有していてもよい。例えば、画素分離部１１７は、半導体層１００Ｓを完全に貫通するように設けられていなくてもよく、いわゆる、ＤＴＩ（Deep Trench Isolation）構造を有していてもよい。
【0256】
＜９．適用例＞
図９９は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム７の概略構成の一例を表したものである。
図９９は、上記実施の形態およびその変形例に係る撮像装置１を備えた撮像システム７の概略構成の一例を表したものである。
【0257】
撮像システム７は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム７は、例えば、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８を備えている。撮像システム７において、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６、操作部２４７および電源部２４８は、バスライン２４９を介して相互に接続されている。
【0258】
上記実施の形態およびその変形例に係る撮像装置１は、入射光に応じた画像データを出力する。ＤＳＰ回路２４３は、上記実施の形態およびその変形例に係る撮像装置１から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ２４４は、ＤＳＰ回路２４３により処理された画像データを、フレーム単位で一時的に保持する。表示部２４５は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画を表示する。記憶部２４６は、上記実施の形態およびその変形例に係る撮像装置１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部２４７は、ユーザによる操作に従い、撮像システム７が有する各種の機能についての操作指令を発する。電源部２４８は、上記実施の形態およびその変形例に係る撮像装置１、ＤＳＰ回路２４３、フレームメモリ２４４、表示部２４５、記憶部２４６および操作部２４７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【0259】
次に、撮像システム７における撮像手順について説明する。
【0260】
図１００は、撮像システム７における撮像動作のフローチャートの一例を表す。ユーザは、操作部２４７を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部２４７は、撮像指令を撮像装置１に送信する（ステップＳ１０２）。撮像装置１（具体的にはシステム制御回路３６）は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３）。
【0261】
撮像装置１は、撮像により得られた画像データをＤＳＰ回路２４３に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路２４３は、撮像装置１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路２４３は、所定の信号処理がなされた画像データをフレームメモリ２４４に保持させ、フレームメモリ２４４は、画像データを記憶部２４６に記憶させる（ステップＳ１０５）。このようにして、撮像システム７における撮像が行われる。
【0262】
本適用例では、上記実施の形態およびその変形例に係る撮像装置１が撮像システム７に適用される。これにより、撮像装置１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム７を提供することができる。
【0263】
＜１０．応用例＞
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0264】
図１０１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【0265】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１０１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【0266】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【0267】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0268】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【0269】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【0270】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【0271】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【0272】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0273】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【0274】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１０１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【0275】
図１０２は、撮像部１２０３１の設置位置の例を示す図である。
【0276】
図１０２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【0277】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0278】
なお、図１０２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【0279】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【0280】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0281】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【0282】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【0283】
以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズの少ない高精細な撮影画像を得ることができるので、移動体制御システムにおいて撮影画像を利用した高精度な制御を行うことができる。
【0284】
[応用例２]
図１０３は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図１０３は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
【0285】
図１０３では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
【0286】
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
【0287】
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
【0288】
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
【0289】
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
【0290】
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
【0291】
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
【0292】
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
【0293】
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
【0294】
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
【0295】
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
【0296】
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
【0297】
【0298】
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
【0299】
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
【0300】
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
【0301】
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
【0302】
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
【0303】
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
【0304】
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
【0305】
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
【0306】
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
【0307】
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
【0308】
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
【0309】
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
【0310】
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
【0311】
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
【0312】
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
【0313】
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
【0314】
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２を小型化もしくは高精細化することができるので、小型もしくは高精細な内視鏡１１１００を提供することができる。
【0315】
（適用例）
本技術の半導体装置は、例えば、図１０５に示すように、フォトダイオード１１０（光電変換素子）と組み合わせた画素回路（ＣＭＯＳイメージセンサ）が備える増幅トランジスタ１５０に組み込まれている構成とする。そして、半導体装置と画素回路２１０を有する固体撮像素子に適用することが可能である。固体撮像素子としては、いわゆる裏面照射型の固体撮像装置としてもよく、また、表面照射型の固体撮像装置としてもよい。
画素回路２１０は、転送トランジスタＴＲと、フローティングディフュージョン１３０と、リセットトランジスタ１４０と、増幅トランジスタ１５０と、選択トランジスタ１６０と、垂直信号線１７０を備える。
本技術の半導体装置は、例えば、図１０５に示すように、フォトダイオード１１０（光電変換素子）と組み合わせた画素回路（ＣＭＯＳイメージセンサ）が備える増幅トランジスタ１５０に組み込まれている構成とする。そして、半導体装置と画素回路２１０を有する固体撮像素子に適用することが可能である。固体撮像素子としては、いわゆる裏面照射型の固体撮像装置としてもよく、また、表面照射型の固体撮像装置としてもよい。
画素回路２１０は、転送トランジスタＴＲと、フローティングディフュージョン１３０と、リセットトランジスタ１４０と、増幅トランジスタ１５０と、選択トランジスタ１６０と、垂直信号線１７０を備える。
【0316】
転送トランジスタＴＲは、フォトダイオード１１０とフローティングディフュージョン１３０との間に配置されている。転送トランジスタＴＲのソース電極は、入射光を光電変換し、光電変換の光量に応じた電荷を生成して蓄積するフォトダイオード１１０の他端（カソード電極）に接続されている。フォトダイオード１１０の一端（アノード電極）は、接地されている。転送トランジスタＴＲのドレイン電極は、リセットトランジスタ１４０のドレイン電極及び増幅トランジスタ１５０のゲート電極に接続されている。
また、転送トランジスタＴＲは、図外のタイミング制御部からゲート電極に供給される駆動信号に従って、フォトダイオード１１０からフローティングディフュージョン１３０への電荷の転送をオンまたはオフする。なお、転送トランジスタＴＲがフローティングディフュージョン１３０への信号電荷の転送を停止している間、フォトダイオード１１０が光電変換した電荷は、フォトダイオード１１０に蓄積される。
また、転送トランジスタＴＲは、図外のタイミング制御部からゲート電極に供給される駆動信号に従って、フォトダイオード１１０からフローティングディフュージョン１３０への電荷の転送をオンまたはオフする。なお、転送トランジスタＴＲがフローティングディフュージョン１３０への信号電荷の転送を停止している間、フォトダイオード１１０が光電変換した電荷は、フォトダイオード１１０に蓄積される。
【0317】
フローティングディフュージョン１３０は、転送トランジスタＴＲのドレイン電極と、リセットトランジスタ１４０のソース電極と、増幅トランジスタ１５０のゲート電極とを接続する点（接続点）に形成されている。
また、フローティングディフュージョン１３０は、フォトダイオード１１０から転送トランジスタＴＲを介して転送されてくる電荷を蓄積し、電圧に変換する。すなわち、フローティングディフュージョン１３０は、フォトダイオード１１０に蓄積された信号電荷が転送される。
また、フローティングディフュージョン１３０は、フォトダイオード１１０から転送トランジスタＴＲを介して転送されてくる電荷を蓄積し、電圧に変換する。すなわち、フローティングディフュージョン１３０は、フォトダイオード１１０に蓄積された信号電荷が転送される。
【0318】
リセットトランジスタ１４０は、ソース電極がフローティングディフュージョン１３０に接続され、ドレイン電極がリセット側画素電源１８０に接続されている。
また、リセットトランジスタ１４０は、タイミング制御部からゲート電極に供給される駆動信号に従って、フローティングディフュージョン１３０に蓄積されている電荷の排出をオンまたはオフする。
また、リセットトランジスタ１４０は、タイミング制御部からゲート電極に供給される駆動信号に従って、フローティングディフュージョン１３０に蓄積されている電荷の排出をオンまたはオフする。
【0319】
例えば、リセットトランジスタ１４０は、Ｈｉｇｈレベルの駆動信号がゲート電極に供給されると、フォトダイオード１１０からフローティングディフュージョン１３０への信号電荷の転送に先立ち、電荷を画素電源へ流す。これにより、フローティングディフュージョン１３０に蓄積されている電荷を排出（リセット）する。排出する電荷の量は、ドレイン電圧に応じた量である。ドレイン電圧は、フローティングディフュージョン１３０をリセットするリセット電圧である。
一方、リセットトランジスタ１４０は、Ｌｏｗレベルの駆動信号がゲート電極に供給されると、フローティングディフュージョン１３０を電気的に浮遊状態とする。
一方、リセットトランジスタ１４０は、Ｌｏｗレベルの駆動信号がゲート電極に供給されると、フローティングディフュージョン１３０を電気的に浮遊状態とする。
【0320】
増幅トランジスタ１５０は、ゲート電極がフローティングディフュージョン１３０に接続され、ソース電極がアンプ側画素電源１９０に接続されている。増幅トランジスタ１５０のソース電極には、図外の回路から、制御電圧が入力される。増幅トランジスタ１５０のドレイン電極は、選択トランジスタ１６０のソース電極に接続されている。
また、増幅トランジスタ１５０は、リセットトランジスタ１４０によってリセットされたフローティングディフュージョン１３０の電位を、リセットレベルとして読み出す。さらに、増幅トランジスタ１５０は、転送トランジスタＴＲによって信号電荷が転送されたフローティングディフュージョン１３０に蓄積されている信号電荷に応じた電圧を増幅する。すなわち、増幅トランジスタ１５０は、フローティングディフュージョン１３０に転送された信号電荷を、電気信号として読み出して増幅する。
増幅トランジスタ１５０により増幅された電圧（電圧信号）は、選択トランジスタ１６０を介して垂直信号線１７０に出力される。
また、増幅トランジスタ１５０は、リセットトランジスタ１４０によってリセットされたフローティングディフュージョン１３０の電位を、リセットレベルとして読み出す。さらに、増幅トランジスタ１５０は、転送トランジスタＴＲによって信号電荷が転送されたフローティングディフュージョン１３０に蓄積されている信号電荷に応じた電圧を増幅する。すなわち、増幅トランジスタ１５０は、フローティングディフュージョン１３０に転送された信号電荷を、電気信号として読み出して増幅する。
増幅トランジスタ１５０により増幅された電圧（電圧信号）は、選択トランジスタ１６０を介して垂直信号線１７０に出力される。
【0321】
選択トランジスタ１６０は、例えば、ドレイン電極が垂直信号線１７０の一端に接続され、ソース電極が増幅トランジスタ１５０のドレイン電極に接続されている。
また、選択トランジスタ１６０は、タイミング制御部からゲート電極に供給される駆動信号ＳＥＬに従って、増幅トランジスタ１５０から垂直信号線１７０への電圧信号の出力を、オンまたはオフする。
また、選択トランジスタ１６０は、タイミング制御部からゲート電極に供給される駆動信号ＳＥＬに従って、増幅トランジスタ１５０から垂直信号線１７０への電圧信号の出力を、オンまたはオフする。
【0322】
垂直信号線１７０（垂直信号線）は、増幅トランジスタ１５０で増幅された電気信号を出力する配線である。垂直信号線１７０の一端には、選択トランジスタ１６０のドレイン電極が接続されている。垂直信号線１７０の他端には、図外のＡ／Ｄ変換器が接続されている。
【0323】
固体撮像素子ＳＣＣは、図１０６に示すように、第一デバイス層２１５と、第一配線層２２０と、第二デバイス層２３０と、第二配線層２４０を積層した構成を備えている。
【0324】
第一デバイス層２１５は、フォトダイオード１１０と、転送トランジスタＴＲと、リセットトランジスタ１４０と、フローティングディフュージョン１３０を含む光電変換基板を形成している。
第一配線層２２０は、第一デバイス層２１５の一方の面（図１０６中では上側の面）に積層されており、第一デバイス層２１５と第二デバイス層２３０との間を絶縁する層間絶縁層を形成している。また、第一配線層２２０には、フォトダイオード１１０と増幅トランジスタ１５０とを接続する層間配線２５０の一部が形成されている。
第一配線層２２０は、第一デバイス層２１５の一方の面（図１０６中では上側の面）に積層されており、第一デバイス層２１５と第二デバイス層２３０との間を絶縁する層間絶縁層を形成している。また、第一配線層２２０には、フォトダイオード１１０と増幅トランジスタ１５０とを接続する層間配線２５０の一部が形成されている。
【0325】
第二デバイス層２３０は、第一配線層２２０の一方の面（図１０６中では上側の面）に積層されており、半導体装置ＳＤが組み込まれている増幅トランジスタ１５０を含む。また、第一配線層２２０には、フォトダイオード１１０と増幅トランジスタ１５０とを接続する層間配線２５０の一部が形成されている。
第二配線層２４０は、第二デバイス層２３０の一方の面（図１０６中では上側の面）に積層されており、フォトダイオード１１０と増幅トランジスタ１５０とを接続する層間配線２５０の一部が形成されている。
第二配線層２４０は、第二デバイス層２３０の一方の面（図１０６中では上側の面）に積層されており、フォトダイオード１１０と増幅トランジスタ１５０とを接続する層間配線２５０の一部が形成されている。
【0326】
なお、リセットトランジスタ１４０や選択トランジスタ１６０には、Ｊｕｎｃｔｉｏｎｌｅｓｓ ＦＥＴ、または、Ｐｌａｎｅ型のＦＥＴのうち、どちらを採用してもよい。
【0327】
第一配線層２２０と、第二デバイス層２３０と、第二配線層２４０は、それぞれ、積層方向に沿った厚さが、例えば、０．５［μｍ］となるように形成されている。
したがって、第一デバイス層２１５と第一配線層２２０で形成される下層シリコン基板の表面から約１［μｍ］の高さに、第二デバイス層２３０と第二配線層２４０で形成される上層シリコンの表面が形成される。
したがって、第一デバイス層２１５と第一配線層２２０で形成される下層シリコン基板の表面から約１［μｍ］の高さに、第二デバイス層２３０と第二配線層２４０で形成される上層シリコンの表面が形成される。
【0328】
また、低濃度Ｎ型領域ＬＮと、第二高濃度Ｎ型領域３と、ゲート電極４と、対向領域２ａは、それぞれ、積層方向から見た幅が、例えば、０．２［μｍ］となるように形成されている。
さらに、第二高濃度Ｎ型領域３は、積層方向に沿った厚さが、例えば、０．１［μｍ］となるように形成されている。また、低濃度Ｎ型領域ＬＮと、底部領域２ｂは、それぞれ、積層方向に沿った厚さが、例えば、０．２［μｍ］となるように形成されている。
さらに、第二高濃度Ｎ型領域３は、積層方向に沿った厚さが、例えば、０．１［μｍ］となるように形成されている。また、低濃度Ｎ型領域ＬＮと、底部領域２ｂは、それぞれ、積層方向に沿った厚さが、例えば、０．２［μｍ］となるように形成されている。
【0329】
すなわち、第一高濃度Ｎ型領域２及び第二高濃度Ｎ型領域３が低濃度Ｎ型領域ＬＮを間に挟んで低濃度Ｎ型領域ＬＮと積層する縦型のＧＡＡ構造を有する半導体装置ＳＤは、個々の部品の大きさが０．１［μｍ］～０．３［μｍ］程度となるように形成されている。
特に、ソース電極からドレイン電極へ縦方向（積層方向）に伸びる低濃度Ｎ型領域ＬＮ（チャネル）と、ゲート電極４との間隔は、０．０５［μｍ］程度となるように形成されている。
特に、ソース電極からドレイン電極へ縦方向（積層方向）に伸びる低濃度Ｎ型領域ＬＮ（チャネル）と、ゲート電極４との間隔は、０．０５［μｍ］程度となるように形成されている。
【0330】
半導体装置ＳＤの大きさは、フォトダイオード１１０の大きさに応じて、フォトダイオード１１０よりも小さく設定し、さらに、特性や加工容易性に応じて詳細なサイズを決める。
なお、本技術の半導体装置は、増幅トランジスタ１５０に組み込まれている構成に限定するものではなく、例えば、フォトダイオード１１０以外に組み込まれている構成としてもよい。
なお、本技術の半導体装置は、増幅トランジスタ１５０に組み込まれている構成に限定するものではなく、例えば、フォトダイオード１１０以外に組み込まれている構成としてもよい。
【0331】
（その他の実施形態）
上記のように、本技術の実施形態を記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
その他、上記の実施形態において説明される各構成を任意に応用した構成等、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本技術の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
上記のように、本技術の実施形態を記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
その他、上記の実施形態において説明される各構成を任意に応用した構成等、本技術はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本技術の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【0332】
また、本開示の半導体装置では、上記の実施形態等で説明した各構成要素を全て備える必要はなく、また逆に他の構成要素を備えていてもよい。
なお、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
なお、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0333】
なお、本技術は、以下のような構成を取ることが可能である。
（１）
低濃度Ｎ型領域と、
前記低濃度Ｎ型領域を間に挟んで積層し、且つ前記低濃度Ｎ型領域よりも不純物の濃度が高い第一高濃度Ｎ型領域及び第二高濃度Ｎ型領域と、
前記低濃度Ｎ型領域、前記第一高濃度Ｎ型領域及び前記第二高濃度Ｎ型領域を積層した方向である積層方向から見て、前記低濃度Ｎ型領域を包囲するゲート電極と、
前記ゲート電極と前記低濃度Ｎ型領域との間に配置された第一絶縁膜と、
前記ゲート電極と前記第一高濃度Ｎ型領域との間に配置された第二絶縁膜と、を有し、
前記第一高濃度Ｎ型領域は、ソース電極及びドレイン電極のうち一方と接続し、
前記第二高濃度Ｎ型領域は、前記ソース電極及び前記ドレイン電極のうち他方と接続している半導体装置。
（２）
低濃度Ｎ型領域と、
前記低濃度Ｎ型領域を間に挟んで積層され、且つ前記低濃度Ｎ型領域よりも不純物の濃度が高い第一高濃度Ｎ型領域及び第二高濃度Ｎ型領域と、
前記低濃度Ｎ型領域と前記第一高濃度Ｎ型領域及び前記第二高濃度Ｎ型領域を積層した方向である積層方向から見て、前記低濃度Ｎ型領域と対向する部分と、前記低濃度Ｎ型領域と対向していない部分と、を有するゲート電極と、
前記ゲート電極と前記低濃度Ｎ型領域との間に配置された第一絶縁膜と、
前記ゲート電極と前記第一高濃度Ｎ型領域との間に配置された第二絶縁膜と、を有し、
前記第一高濃度Ｎ型領域は、ソース電極及びドレイン電極のうち一方と接続し、
前記第二高濃度Ｎ型領域は、前記ソース電極及び前記ドレイン電極のうち他方と接続している半導体装置。
（３）
前記第一高濃度Ｎ型領域は、前記ゲート電極を間に挟んで前記低濃度Ｎ型領域と対向する領域である対向領域を含んで形成され、
前記対向領域と前記ゲート電極との間に配置された第三絶縁膜を有し、
前記第二絶縁膜の膜厚と前記第三絶縁膜の膜厚は、前記第一絶縁膜の膜厚よりも厚い前記（１）または（２）に記載した半導体装置。
（４）
前記第一高濃度Ｎ型領域は、前記ゲート電極を間に挟んで前記低濃度Ｎ型領域と対向する領域である対向領域を含んで形成され、
前記対向領域と前記ゲート電極との間に配置された第三絶縁膜を有し、
前記第三絶縁膜の膜厚は、前記第一絶縁膜の膜厚及び前記第二絶縁膜の膜厚よりも厚い前記（１）または（２）に記載した半導体装置。
（５）
前記第三絶縁膜の材料として、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる前記（３）または（４）に記載した半導体装置。
（６）
前記第一絶縁膜及び前記第二絶縁膜の材料として、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる前記（１）～（５）のいずれかに記載した半導体装置。
（７）
前記ゲート電極の材料として、多結晶シリコン、窒化チタン、銅、アルミニウム、タングステンのうち少なくとも一つを用いる前記（１）～（６）のいずれかに記載した半導体装置。
（８）
複数の前記第二高濃度Ｎ型領域と、複数の前記低濃度Ｎ型領域と、を有し、
一つの前記第一高濃度Ｎ型領域に、複数の前記第二高濃度Ｎ型領域及び複数の前記低濃度Ｎ型領域が積層されている前記（１）～（７）のいずれかに記載した半導体装置。
（９）
前記低濃度Ｎ型領域の形状は、前記積層方向から見て方形であり、
前記ゲート電極の形状は、前記積層方向から見て方形である前記（１）～（８）のいずれかに記載した半導体装置。
（１０）
前記低濃度Ｎ型領域の形状は、前記積層方向から見て円形であり、
前記ゲート電極の形状は、前記積層方向から見て円形である前記（１）～（８）のいずれかに記載した半導体装置。
（１１）
前記第一高濃度Ｎ型領域の前記ソース電極または前記ドレイン電極と接続している面と、前記第二高濃度Ｎ型領域の前記ソース電極または前記ドレイン電極と接続している面とは、前記積層方向と直交する方向から見て同じ高さにある前記（１）～（１０）のいずれかに記載した半導体装置。
（１２）
前記第一高濃度Ｎ型領域の前記ソース電極または前記ドレイン電極と接続している面と、前記第二高濃度Ｎ型領域の前記ソース電極または前記ドレイン電極と接続している面とは、前記積層方向と直交する方向から見て異なる高さにある前記（１）～（１０）のいずれかに記載した半導体装置。
（１３）
前記低濃度Ｎ型領域は、前記ゲート電極と対向していない部分を有する前記（１）～（１２）のいずれかに記載した半導体装置。
（１４）
前記低濃度Ｎ型領域は、前記不純物の濃度が１０ｋｅＶ／１Ｅ１８（個／ｃｍ２）以下であり、
前記第一高濃度Ｎ型領域及び前記第二高濃度Ｎ型領域は、前記不純物の濃度が１０ｋｅＶ／１Ｅ１９（個／ｃｍ２）以上である前記（１）～（１３）のいずれかに記載した半導体装置。
（１５）
増幅トランジスタを備える画素回路を有し、
前記増幅トランジスタに、前記（１）～（１４）のいずれかに記載した半導体装置が組み込まれている固体撮像素子。
（１６）
増幅トランジスタを備える画素回路を有し、
前記増幅トランジスタに、前記（２）に記載した半導体装置が組み込まれている固体撮像素子。
（１７）
フォトダイオードと、前記フォトダイオードに接続した転送トランジスタ及びフローティングディフュージョンと、を備える画素回路を配置した半導体層である第一半導体層と、
前記第一半導体層に積層した層間絶縁層と、
半導体装置を含む増幅トランジスタを配置した半導体層であり、且つ前記層間絶縁層に積層した第二半導体層と、を含み、
前記転送トランジスタには、前記層間絶縁層及び前記第二半導体層を貫通する転送側層間配線が接続され、
前記半導体装置は、
低濃度Ｎ型領域と、
前記低濃度Ｎ型領域を間に挟んで、前記第一半導体層及び前記第二半導体層を積層した方向と直交する方向に積層され、且つ前記低濃度Ｎ型領域よりも不純物の濃度が高い第一高濃度Ｎ型領域及び第二高濃度Ｎ型領域と、
前記低濃度Ｎ型領域の少なくとも一部と対向するゲート電極と、
前記ゲート電極と対向する部分とは異なる前記低濃度Ｎ型領域の少なくとも一部と対向する遮蔽電極と、
前記ゲート電極と前記低濃度Ｎ型領域との間に配置された第一絶縁膜と、
前記ゲート電極と前記第一高濃度Ｎ型領域との間に配置された第二絶縁膜と、を有し、
前記第一高濃度Ｎ型領域は、ソース電極及びドレイン電極のうち一方と接続し、
前記第二高濃度Ｎ型領域は、前記ソース電極及び前記ドレイン電極のうち他方と接続し、
前記ゲート電極は、前記層間絶縁層及び前記第二半導体層を貫通するゲート側層間配線により前記フローティングディフュージョンに接続されて前記第一半導体層へ電気的に接続され、
前記遮蔽電極は、前記第一半導体層及び前記第二半導体層とは異なる部位へ電気的に接続されている固体撮像素子。
（１８）
前記低濃度Ｎ型領域は、前記積層方向から見て積層方向と平行な二辺及び前記積層方向と直交する二辺を有する方形であり、
前記ゲート電極及び前記遮蔽電極は、前記積層方向から見て、前記低濃度Ｎ型領域の三辺又は四辺と対向する前記（１７）に記載した固体撮像素子。
（１９）
前記ゲート電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層から遠い一辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する前記（１８）に記載した固体撮像素子。
（２０）
前記ゲート電極は、前記積層方向から見て、前記平行な二辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する前記（１９）に記載した固体撮像素子。
（２１）
前記ゲート電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する前記（１９）に記載した固体撮像素子。
（２２）
前記ゲート電極は、前記積層方向から見て、前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する前記（１９）に記載した固体撮像素子。
（２３）
前記ゲート電極は、前記積層方向から見て、前記平行な二辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記直交する二辺と対向し、
前記遮蔽電極と前記低濃度Ｎ型領域との間に配置された第五絶縁膜を有し、
前記第五絶縁膜の厚さが、前記第一絶縁膜の厚さよりも厚い前記（１９）に記載した固体撮像素子。
（２４）
前記ゲート電極と前記遮蔽電極が一体化され、
前記一体化されたゲート電極及び遮蔽電極は、前記積層方向から見て、前記低濃度Ｎ型領域を包囲する前記（２３）に記載した固体撮像素子。
（２５）
前記ゲート電極は、前記低濃度Ｎ型領域と対向する部分である低濃度領域対向部と、前記第一高濃度Ｎ型領域及び前記第二高濃度Ｎ型領域のうち少なくとも一方と対向する部分である高濃度領域対向部と、を有し、
前記高濃度領域対向部と前記第一高濃度Ｎ型領域及び前記第二高濃度Ｎ型領域のうち少なくとも一方とが対向する距離が、前記低濃度領域対向部と前記低濃度Ｎ型領域とが対向する距離よりも長い前記（１７）～（２４）のいずれかに記載した固体撮像素子。
（２６）
前記第一半導体層には、４つの前記画素回路が配置され、
４つの前記画素回路がそれぞれ備える４個の前記フローティングディフュージョンを接続するＮ型ポリシリコンパッドと、
前記Ｎ型ポリシリコンパッドと前記増幅トランジスタとを接続する共有コンタクトと、を含む前記（１７）～（２５）のいずれかに記載した固体撮像素子。
（１）
低濃度Ｎ型領域と、
前記低濃度Ｎ型領域を間に挟んで積層し、且つ前記低濃度Ｎ型領域よりも不純物の濃度が高い第一高濃度Ｎ型領域及び第二高濃度Ｎ型領域と、
前記低濃度Ｎ型領域、前記第一高濃度Ｎ型領域及び前記第二高濃度Ｎ型領域を積層した方向である積層方向から見て、前記低濃度Ｎ型領域を包囲するゲート電極と、
前記ゲート電極と前記低濃度Ｎ型領域との間に配置された第一絶縁膜と、
前記ゲート電極と前記第一高濃度Ｎ型領域との間に配置された第二絶縁膜と、を有し、
前記第一高濃度Ｎ型領域は、ソース電極及びドレイン電極のうち一方と接続し、
前記第二高濃度Ｎ型領域は、前記ソース電極及び前記ドレイン電極のうち他方と接続している半導体装置。
（２）
低濃度Ｎ型領域と、
前記低濃度Ｎ型領域を間に挟んで積層され、且つ前記低濃度Ｎ型領域よりも不純物の濃度が高い第一高濃度Ｎ型領域及び第二高濃度Ｎ型領域と、
前記低濃度Ｎ型領域と前記第一高濃度Ｎ型領域及び前記第二高濃度Ｎ型領域を積層した方向である積層方向から見て、前記低濃度Ｎ型領域と対向する部分と、前記低濃度Ｎ型領域と対向していない部分と、を有するゲート電極と、
前記ゲート電極と前記低濃度Ｎ型領域との間に配置された第一絶縁膜と、
前記ゲート電極と前記第一高濃度Ｎ型領域との間に配置された第二絶縁膜と、を有し、
前記第一高濃度Ｎ型領域は、ソース電極及びドレイン電極のうち一方と接続し、
前記第二高濃度Ｎ型領域は、前記ソース電極及び前記ドレイン電極のうち他方と接続している半導体装置。
（３）
前記第一高濃度Ｎ型領域は、前記ゲート電極を間に挟んで前記低濃度Ｎ型領域と対向する領域である対向領域を含んで形成され、
前記対向領域と前記ゲート電極との間に配置された第三絶縁膜を有し、
前記第二絶縁膜の膜厚と前記第三絶縁膜の膜厚は、前記第一絶縁膜の膜厚よりも厚い前記（１）または（２）に記載した半導体装置。
（４）
前記第一高濃度Ｎ型領域は、前記ゲート電極を間に挟んで前記低濃度Ｎ型領域と対向する領域である対向領域を含んで形成され、
前記対向領域と前記ゲート電極との間に配置された第三絶縁膜を有し、
前記第三絶縁膜の膜厚は、前記第一絶縁膜の膜厚及び前記第二絶縁膜の膜厚よりも厚い前記（１）または（２）に記載した半導体装置。
（５）
前記第三絶縁膜の材料として、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる前記（３）または（４）に記載した半導体装置。
（６）
前記第一絶縁膜及び前記第二絶縁膜の材料として、酸化シリコン、窒化シリコン、酸化ハフニウムのうち少なくとも一つを用いる前記（１）～（５）のいずれかに記載した半導体装置。
（７）
前記ゲート電極の材料として、多結晶シリコン、窒化チタン、銅、アルミニウム、タングステンのうち少なくとも一つを用いる前記（１）～（６）のいずれかに記載した半導体装置。
（８）
複数の前記第二高濃度Ｎ型領域と、複数の前記低濃度Ｎ型領域と、を有し、
一つの前記第一高濃度Ｎ型領域に、複数の前記第二高濃度Ｎ型領域及び複数の前記低濃度Ｎ型領域が積層されている前記（１）～（７）のいずれかに記載した半導体装置。
（９）
前記低濃度Ｎ型領域の形状は、前記積層方向から見て方形であり、
前記ゲート電極の形状は、前記積層方向から見て方形である前記（１）～（８）のいずれかに記載した半導体装置。
（１０）
前記低濃度Ｎ型領域の形状は、前記積層方向から見て円形であり、
前記ゲート電極の形状は、前記積層方向から見て円形である前記（１）～（８）のいずれかに記載した半導体装置。
（１１）
前記第一高濃度Ｎ型領域の前記ソース電極または前記ドレイン電極と接続している面と、前記第二高濃度Ｎ型領域の前記ソース電極または前記ドレイン電極と接続している面とは、前記積層方向と直交する方向から見て同じ高さにある前記（１）～（１０）のいずれかに記載した半導体装置。
（１２）
前記第一高濃度Ｎ型領域の前記ソース電極または前記ドレイン電極と接続している面と、前記第二高濃度Ｎ型領域の前記ソース電極または前記ドレイン電極と接続している面とは、前記積層方向と直交する方向から見て異なる高さにある前記（１）～（１０）のいずれかに記載した半導体装置。
（１３）
前記低濃度Ｎ型領域は、前記ゲート電極と対向していない部分を有する前記（１）～（１２）のいずれかに記載した半導体装置。
（１４）
前記低濃度Ｎ型領域は、前記不純物の濃度が１０ｋｅＶ／１Ｅ１８（個／ｃｍ２）以下であり、
前記第一高濃度Ｎ型領域及び前記第二高濃度Ｎ型領域は、前記不純物の濃度が１０ｋｅＶ／１Ｅ１９（個／ｃｍ２）以上である前記（１）～（１３）のいずれかに記載した半導体装置。
（１５）
増幅トランジスタを備える画素回路を有し、
前記増幅トランジスタに、前記（１）～（１４）のいずれかに記載した半導体装置が組み込まれている固体撮像素子。
（１６）
増幅トランジスタを備える画素回路を有し、
前記増幅トランジスタに、前記（２）に記載した半導体装置が組み込まれている固体撮像素子。
（１７）
フォトダイオードと、前記フォトダイオードに接続した転送トランジスタ及びフローティングディフュージョンと、を備える画素回路を配置した半導体層である第一半導体層と、
前記第一半導体層に積層した層間絶縁層と、
半導体装置を含む増幅トランジスタを配置した半導体層であり、且つ前記層間絶縁層に積層した第二半導体層と、を含み、
前記転送トランジスタには、前記層間絶縁層及び前記第二半導体層を貫通する転送側層間配線が接続され、
前記半導体装置は、
低濃度Ｎ型領域と、
前記低濃度Ｎ型領域を間に挟んで、前記第一半導体層及び前記第二半導体層を積層した方向と直交する方向に積層され、且つ前記低濃度Ｎ型領域よりも不純物の濃度が高い第一高濃度Ｎ型領域及び第二高濃度Ｎ型領域と、
前記低濃度Ｎ型領域の少なくとも一部と対向するゲート電極と、
前記ゲート電極と対向する部分とは異なる前記低濃度Ｎ型領域の少なくとも一部と対向する遮蔽電極と、
前記ゲート電極と前記低濃度Ｎ型領域との間に配置された第一絶縁膜と、
前記ゲート電極と前記第一高濃度Ｎ型領域との間に配置された第二絶縁膜と、を有し、
前記第一高濃度Ｎ型領域は、ソース電極及びドレイン電極のうち一方と接続し、
前記第二高濃度Ｎ型領域は、前記ソース電極及び前記ドレイン電極のうち他方と接続し、
前記ゲート電極は、前記層間絶縁層及び前記第二半導体層を貫通するゲート側層間配線により前記フローティングディフュージョンに接続されて前記第一半導体層へ電気的に接続され、
前記遮蔽電極は、前記第一半導体層及び前記第二半導体層とは異なる部位へ電気的に接続されている固体撮像素子。
（１８）
前記低濃度Ｎ型領域は、前記積層方向から見て積層方向と平行な二辺及び前記積層方向と直交する二辺を有する方形であり、
前記ゲート電極及び前記遮蔽電極は、前記積層方向から見て、前記低濃度Ｎ型領域の三辺又は四辺と対向する前記（１７）に記載した固体撮像素子。
（１９）
前記ゲート電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層から遠い一辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する前記（１８）に記載した固体撮像素子。
（２０）
前記ゲート電極は、前記積層方向から見て、前記平行な二辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する前記（１９）に記載した固体撮像素子。
（２１）
前記ゲート電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する前記（１９）に記載した固体撮像素子。
（２２）
前記ゲート電極は、前記積層方向から見て、前記直交する二辺のうち前記ゲート側層間配線に近い一辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記平行な二辺のうち前記第一半導体層に近い一辺、及び前記直交する二辺のうち前記転送側層間配線に近い一辺と対向する前記（１９）に記載した固体撮像素子。
（２３）
前記ゲート電極は、前記積層方向から見て、前記平行な二辺と対向し、
前記遮蔽電極は、前記積層方向から見て、前記直交する二辺と対向し、
前記遮蔽電極と前記低濃度Ｎ型領域との間に配置された第五絶縁膜を有し、
前記第五絶縁膜の厚さが、前記第一絶縁膜の厚さよりも厚い前記（１９）に記載した固体撮像素子。
（２４）
前記ゲート電極と前記遮蔽電極が一体化され、
前記一体化されたゲート電極及び遮蔽電極は、前記積層方向から見て、前記低濃度Ｎ型領域を包囲する前記（２３）に記載した固体撮像素子。
（２５）
前記ゲート電極は、前記低濃度Ｎ型領域と対向する部分である低濃度領域対向部と、前記第一高濃度Ｎ型領域及び前記第二高濃度Ｎ型領域のうち少なくとも一方と対向する部分である高濃度領域対向部と、を有し、
前記高濃度領域対向部と前記第一高濃度Ｎ型領域及び前記第二高濃度Ｎ型領域のうち少なくとも一方とが対向する距離が、前記低濃度領域対向部と前記低濃度Ｎ型領域とが対向する距離よりも長い前記（１７）～（２４）のいずれかに記載した固体撮像素子。
（２６）
前記第一半導体層には、４つの前記画素回路が配置され、
４つの前記画素回路がそれぞれ備える４個の前記フローティングディフュージョンを接続するＮ型ポリシリコンパッドと、
前記Ｎ型ポリシリコンパッドと前記増幅トランジスタとを接続する共有コンタクトと、を含む前記（１７）～（２５）のいずれかに記載した固体撮像素子。
【符号の説明】
【0334】
１…撮像装置、２…第一高濃度Ｎ型領域、２ａ…対向領域、２ｂ…底部領域、３（３ａ～３ｄ）…第二高濃度Ｎ型領域、４…ゲート電極、４ａ…ゲート側電極材料、４Ｌ…低濃度領域対向部、４Ｈ…高濃度領域対向部、５ａ…第一絶縁膜、５ｂ…第二絶縁膜、５ｃ…第三絶縁膜、５ｄ…第四絶縁膜、５ｅ…第五絶縁膜、１０…シリコン基板、１２…ハードマスク、１４ａ…第一レジストマスク、１４ｂ…第二レジストマスク、１４ｃ…第三レジストマスク、１４ｄ…第四レジストマスク、１６…酸化膜、１６ａ…第一酸化膜、１６ｂ…第二酸化膜、１６ｃ…第三酸化膜、１６ｄ…第四酸化膜、１８…ポリシリコン、１１０…フォトダイオード、１３０…フローティングディフュージョン、１４０…リセットトランジスタ、１５０…増幅トランジスタ、１６０…選択トランジスタ、１７０…垂直信号線、１８０…リセット側画素電源、１９０…アンプ側画素電源、２１０…画素回路、２１５…第一デバイス層、２２０…第一配線層、２３０…第二デバイス層、２４０…第二配線層、２５０…層間配線、２６０…第一半導体層、２６０ａ…第一半導体基板、２７０…層間絶縁層、２７０ａ…第一層間絶縁膜、２７０ｂ…第二層間絶縁膜、２７０ｃ…第三層間絶縁膜、２８０…第二半導体層、２８０ａ…第二層材料絶縁膜、２８０ｂ…第三層材料絶縁膜、２９０ａ…Ｎ型ポリシリコンパッド、２９０ｂ…共有コンタクト、３１０…転送側層間配線、３２０…遮蔽電極、３２０ａ…遮蔽電極材料層、３２０ｂ…遮蔽側電極材料、３３０…ゲート側層間配線、３４０…遮蔽側配線、４００…チャネル半導体基板、４１０…第五基礎絶縁膜、４１１…第五側方絶縁膜、４２０…スペーサ層、５００ａ…ゲート側傾斜部、５００ｂ…第一高濃度側傾斜部、５００ｃ…第二高濃度側傾斜部、５００ｄ…保護膜、ＬＮ（ＬＮａ～ＬＮｄ）…低濃度Ｎ型領域、ＤＬ…空乏層、ＴＰ…界面トラップ、Ｔ１…第一絶縁膜５ａの膜厚、Ｔ２…第二絶縁膜５ｂの膜厚、Ｔ３…第三絶縁膜５ｃの膜厚、ＣＰａ…第一寄生容量、ＣＰｂ…第二寄生容量、ＳＣＣ…固体撮像素子、ＴＲ…転送トランジスタ、ＳＤ…半導体装置、ＳＰ…センサ画素、ＲＣ…読み出し回路、ＦＤＧ…ＦＤ転送トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】
【図58】
【図59】
【図60】
【図61】
【図62】
【図63】
【図64】
【図65】
【図66】
【図67】
【図68A】
【図68B】
【図69】
【図70】
【図71】
【図72】
【図73】
【図74】
【図75】
【図76】
【図77】
【図78】
【図79】
【図80】
【図81】
【図82】
【図83】
【図84】
【図85】
【図86】
【図87】
【図88】
【図89】
【図90】
【図91】
【図92】
【図93】
【図94】
【図95】
【図96】
【図97】
【図98】
【図99】
【図100】
【図101】
【図102】
【図103】
【図104】
【図105】
【図106】