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特許7638292マイクロ電子デバイスを形成する方法並びに関連するマイクロ電子デバイス及び電子システム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-02-20
(45)【発行日】2025-03-03
(54)【発明の名称】マイクロ電子デバイスを形成する方法並びに関連するマイクロ電子デバイス及び電子システム
(51)【国際特許分類】
H10B 43/50 20230101AFI20250221BHJP
H10B 43/27 20230101ALI20250221BHJP
H10D 30/69 20250101ALI20250221BHJP
H01L 21/768 20060101ALI20250221BHJP
H01L 23/532 20060101ALI20250221BHJP
H01L 23/522 20060101ALI20250221BHJP
H10D 84/83 20250101ALI20250221BHJP
【ＦＩ】
H10B43/50
H10B43/27
H10D30/69
H01L21/90 M
H01L21/90 D
H01L21/90 J
H10D84/83 E
H10D84/83 H
【請求項の数】
27
(21)【出願番号】P 2022550663
(86)(22)【出願日】2021-02-10
(65)【公表番号】
(43)【公表日】2023-04-12
(86)【国際出願番号】 US2021017430
(87)【国際公開番号】W WO2021173346
(87)【国際公開日】2021-09-02
【審査請求日】2022-10-21
(31)【優先権主張番号】16/799,254
(32)【優先日】2020-02-24
(33)【優先権主張国・地域又は機関】US
【前置審査】
(73)【特許権者】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー，インク．
(74)【代理人】
【識別番号】100121083
【弁理士】
【氏名又は名称】青木 宏義
(74)【代理人】
【識別番号】100138391
【弁理士】
【氏名又は名称】天田 昌行
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(72)【発明者】
【氏名】ジャオ ボー
(72)【発明者】
【氏名】ロメリ ナンシー エム．
(72)【発明者】
【氏名】シュ リーファン
(72)【発明者】
【氏名】オルソン アダム エル．
【審査官】田邊 顕人
(56)【参考文献】
【文献】国際公開第２０１９／１４３４００（ＷＯ，Ａ１）
【文献】米国特許出願公開第２０１７／００３３１１７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０２０／００５８６６７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０１９８１０９（ＵＳ，Ａ１）
【文献】米国特許第０９４４９９８７（ＵＳ，Ｂ１）
【文献】特表２０１８－５１２７２８（ＪＰ，Ａ）
【文献】米国特許第１０２８３４９３（ＵＳ，Ｂ１）
【文献】米国特許出願公開第２０１７／０２６３６８５（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／５０
Ｈ１０Ｂ ４３／２７
Ｈ１０Ｄ ３０／６９
Ｈ０１Ｌ ２１／７６８
Ｈ１０Ｄ ８４／８３
(57)【特許請求の範囲】
【請求項1】
メモリアレイ領域及び階段領域を有するマイクロ電子デバイス構造体を含むマイクロ電子デバイスであって、前記マイクロ電子デバイス構造体は、
導電性構造体と、前記導電性構造体に垂直方向に隣接する絶縁性構造体と、を各々含むティアを有するスタック構造体であって、前記スタック構造体は、
前記ティアのうちの第１のグループを含む下部デッキと、
垂直方向に前記下部デッキの上にあり、かつ、前記ティアのうちの第２のグループを含む上部デッキと、
垂直方向に前記下部デッキと前記上部デッキとの間にあるデッキ間セクションであって、前記デッキ間セクションは、
前記メモリアレイ領域内に水平方向に制限され、かつ、前記階段領域の水平領域には存在しない誘電体構造体と、
前記誘電体構造体の垂直境界内にあり、かつ、前記階段領域内に水平方向に制限された、前記ティアのうちの第３のグループと、
を含む、前記デッキ間セクションと、
を含む、前記スタック構造体と、
前記階段領域内に水平方向に制限され、かつ、前記下部デッキ及び前記上部デッキ内の前記スタック構造体の前記ティアのエッジを含むステップを有する階段構造体と、
前記メモリアレイ領域内に水平方向に制限され、かつ、前記スタック構造体を通って垂直方向に拡張する半導体ピラー構造体と、
を含む、マイクロ電子デバイス。
【請求項2】
前記誘電体構造体内にあり、かつ、前記半導体ピラー構造体を水平方向に取り囲むプラグ構造体を更に含む、請求項１に記載のマイクロ電子デバイス。
【請求項3】
前記スタック構造体の前記デッキ間セクション内の、前記ティアのうちの前記第３のグループは、前記スタック構造体の前記ティアの内の少なくとも２つを含む、請求項１に記載のマイクロ電子デバイス。
【請求項4】
前記誘電体構造体、及び、前記スタック構造体の前記ティアの各々の前記絶縁性構造体は、少なくとも１つの誘電体酸化物材料を含む、請求項１～３の何れか一項に記載のマイクロ電子デバイス。
【請求項5】
前記スタック構造体の前記デッキ間セクションは、その垂直境界内に、前記階段構造体のいかなる部分も含まない、請求項１～３の何れか一項に記載のマイクロ電子デバイス。
【請求項6】
前記階段構造体は、前記スタック構造体の前記下部デッキ内にある第１のスタジアム構造体であって、
正の勾配を有する第１の階段構造体と、
前記第１の階段構造体に対向し、かつ、負の勾配を有する第２の階段構造体と、
を含む前記第１のスタジアム構造体と、
前記スタック構造体の前記上部デッキ内にある第２のスタジアム構造体であって、
正の勾配を有する第３の階段構造体と、
前記第３の階段構造体に対向し、かつ、負の勾配を有する第４の階段構造体と、
を含む前記第２のスタジアム構造体と、
を含む、請求項１～３の何れか一項に記載のマイクロ電子デバイス。
【請求項7】
メモリアレイ領域及び階段領域を有するマイクロ電子デバイス構造体を形成することであって、前記マイクロ電子デバイス構造体は、ティア内に配列された第１の絶縁性構造体及び第２の絶縁性構造体の垂直方向に交互のシーケンスを含む第１の予備的スタック構造体を含むように形成されることと、前記第１の予備的スタック構造体の上部内に誘電体構造体を形成することであって、前記誘電体構造体は、前記メモリアレイ領域の水平境界内に制限され、かつ、前記階段領域の水平領域には存在しない、ことと、
前記第１の予備的スタック構造体及び前記誘電体構造体の上方に第２の予備的スタック構造体を形成することであって、前記第２の予備的スタック構造体は、追加のティア内に配列された追加の第１の絶縁性構造体及び追加の第２の絶縁性構造体の垂直方向に交互のシーケンスを含むことと、
前記メモリアレイ領域内の前記第２の予備的スタック構造体、前記誘電体構造体、及び前記第１の予備的スタック構造体の部分を通って垂直方向に拡張する半導体ピラー構造体を形成することと、
前記階段領域内の前記第２の予備的スタック構造体及び前記第１の予備的スタック構造体の前記部分内に階段構造体を形成することであって、前記階段構造体の内の幾つかは、前記第１の予備的スタック構造体の前記ティアの水平端を含むステップを有し、前記階段構造体の内のその他は、前記追加の第２の予備的スタック構造体の前記追加のティアの水平端を含む追加のステップを有することと、
前記第２の絶縁性構造体及び前記追加の第２の絶縁性構造体を導電性構造体と少なくとも部分的に置換することと、
を含む、マイクロ電子デバイスを形成する方法。
【請求項8】
前記第１の予備的スタック構造体の上部内に誘電体構造体を形成することは、前記階段領域内の前記第１の予備的スタック構造体の部分の上方にフォトレジスト構造体を形成することと、
前記第１の予備的スタック構造体内にあり、前記メモリアレイ領域の前記水平境界内に実質的に制限された凹部を形成するために、前記フォトレジスト構造体をマスクとして使用して前記第１の予備的スタック構造体の前記上部を選択的に除去することと、
前記凹部の内側及び外側の前記第１の予備的スタック構造体の露出面の上方に誘電体充填材料を形成することと、
前記誘電体構造体を形成するために、前記凹部の水平境界及び垂直境界の外側の前記誘電体充填材料の部分を除去することと、
を含む、請求項７に記載の方法。
【請求項9】
誘電体酸化物材料を各々含むように、前記第１の予備的スタック構造体の前記第１の絶縁性構造体、前記誘電体構造体、及び前記第２の予備的スタック構造体の前記追加の第１の絶縁性構造体を選択することを更に含む、請求項７に記載の方法。
【請求項10】
半導体ピラー構造体を形成することは、前記誘電体構造体及び前記誘電体構造体の下にある前記第１の予備的スタック構造体の下部を通って垂直方向に拡張する開口部を形成することと、
前記開口部中に部分的に垂直方向に拡張するプラグ構造体で前記開口部を覆うことと、
前記第１の予備的スタック構造体、前記誘電体構造体、及び前記プラグ構造体の上方に前記第２の予備的スタック構造体を形成することと、
相対的に大きな開口部を形成するために、第２の予備的スタック構造体及び前記プラグ構造体を通って前記開口部の残部まで垂直方向に拡張する追加の開口部を形成することと、
前記相対的に大きな開口部を半導体材料で充填することと、
を含む、請求項７～９の何れか一項に記載の方法。
【請求項11】
前記階段領域内の前記第２の予備的スタック構造体及び前記第１の予備的スタック構造体の前記部分内に階段構造体を形成することは、前記第２の予備的スタック構造体内に第１のスタジアム構造体を形成することであって、前記第１のスタジアム構造体は、
正の勾配を有する、前記階段構造体のうちの第１の階段構造体と、
前記階段構造体のうちの前記第１の階段構造体に対向し、かつ、負の勾配を有する、前記階段構造体のうちの第２の階段構造体と、
を含む、ことと、
前記第１の予備的スタック構造体内に第２のスタジアム構造体を形成することであって、前記第２のスタジアム構造体は、
正の勾配を有する、前記階段構造体のうちの第３の階段構造体と、
前記階段構造体のうちの前記第３の階段構造体に対向し、かつ、負の勾配を有する、前記階段構造体のうちの第４の階段構造体と、
を含む、ことと、
を含む、請求項７～９の何れか一項に記載の方法。
【請求項12】
前記第１の予備的スタック構造体内に前記第２のスタジアム構造体を形成することは、前記第２の予備的スタック構造体内に形成された開口部を前記第１の予備的スタック構造体中に垂直方向に拡張することを含む、請求項１１に記載の方法。
【請求項13】
前記第２の絶縁性構造体及び前記追加の第２の絶縁性構造体を導電性構造体と少なくとも部分的に置換することは、前記第２の絶縁性構造体及び前記追加の第２の絶縁性構造体をタングステンと少なくとも部分的に置換することを含む、請求項７に記載の方法。
【請求項14】
メモリアレイ領域及び階段領域を有するマイクロ電子デバイス構造体を含むマイクロ電子デバイスであって、前記マイクロ電子デバイス構造体は、
スタック構造体であって、
ティアの第１のグループを含む下部デッキであって、前記第１のグループにおける各ティアは、第１の導電性構造体と、前記第１の導電性構造体に垂直方向に隣接する第１の絶縁性構造体とを含む、前記下部デッキと、
前記下部デッキの上にあり、かつ、ティアの第２のグループを含む上部デッキであって、前記第２のグループにおける各ティアは、第２の導電性構造体と、前記第２の導電性構造体に垂直方向に隣接する第２の絶縁性構造体とを含む、前記上部デッキと、
前記下部デッキと前記上部デッキの間のデッキ間セクションであって、前記デッキ間セクションは、
前記メモリアレイ領域内に水平方向に制限され、かつ、前記階段領域の水平領域には存在しないデッキ間誘電体構造体と、
水平方向に前記デッキ間誘電体構造体の間にある、ティアの第３のグループであって、前記第３のグループにおける各ティアは、第３の絶縁性構造体と、前記第３の絶縁性構造体に垂直方向に隣接する第４の絶縁性構造体とを含む、前記ティアの第３のグループと、
を含む、前記デッキ間セクションと、
を含む、前記スタック構造体と、
前記下部デッキ及び前記上部デッキ内の前記スタック構造体の前記ティアのエッジを含むステップを有する階段構造体と、
前記スタック構造体を通って垂直方向に拡張する半導体ピラー構造体と、
を含む、マイクロ電子デバイス。
【請求項15】
前記半導体ピラー構造体は、水平方向に、２つの隣接する前記デッキ間誘電体構造体の間に位置付けられる、請求項１４に記載のマイクロ電子デバイス。
【請求項16】
前記半導体ピラー構造体は、前記スタック構造体の前記上部デッキ内のティアの前記第２のグループと、前記スタック構造体の前記デッキ間セクション内のティアの前記第３のグループと、前記スタック構造体の前記下部デッキ内のティアの前記第１のグループとを通って垂直方向に拡張する、請求項１５に記載のマイクロ電子デバイス。
【請求項17】
前記スタック構造体の前記ティア及び前記デッキ間誘電体構造体を通って垂直方向に拡張する充填スロットを更に含み、前記充填スロットの各々は、少なくとも１つの誘電体材料で充填されている、請求項１４～１６の何れか一項に記載のマイクロ電子デバイス。
【請求項18】
前記デッキ間誘電体構造体、前記スタック構造体の前記下部デッキ内のティアの前記第１のグループの前記第１の絶縁性構造体、前記スタック構造体の前記上部デッキ内のティアの前記第２のグループの前記第２の絶縁性構造体、及び前記スタック構造体の前記デッキ間セクション内のティアの前記第３のグループの前記第３の絶縁性構造体は、少なくとも１つの誘電体酸化物材料を含む、請求項１４～１６の何れか一項に記載のマイクロ電子デバイス。
【請求項19】
前記スタック構造体の前記デッキ間セクション内のティアの前記第３のグループの前記第４の絶縁性構造体は、少なくとも１つの誘電体窒化物材料を含む、請求項１８に記載のマイクロ電子デバイス。
【請求項20】
前記階段構造体は、前記スタック構造体の前記上部デッキ内にある第１のスタジアム構造体であって、
正の勾配を有する第１の階段構造体と、
前記第１の階段構造体をミラーリングし、かつ、負の勾配を有する第２の階段構造体と、
を含む前記第１のスタジアム構造体と、
前記スタック構造体の前記下部デッキ内にある第２のスタジアム構造体であって、
正の勾配を有する第３の階段構造体と、
前記第３の階段構造体をミラーリングし、かつ、負の勾配を有する第４の階段構造体と、
を含む前記第２のスタジアム構造体と、
を含む、請求項１４～１６の何れか一項に記載のマイクロ電子デバイス。
【請求項21】
ティア内に配列された第１の絶縁性構造体及び第２の絶縁性構造体の垂直方向に交互のシーケンスを含む第１の予備的スタック構造体を含むマイクロ電子デバイス構造体を形成することであって、前記マイクロ電子デバイス構造体はメモリアレイ領域及び階段領域を含む、ことと、前記第１の予備的スタック構造体中に垂直方向に拡張する誘電体構造体を形成することであって、前記誘電体構造体は、前記メモリアレイ領域内に水平方向に制限され、かつ、前記階段領域の水平領域には存在しない、ことと、
前記第１の予備的スタック構造体及び前記誘電体構造体の上方に第２の予備的スタック構造体を形成することであって、前記第２の予備的スタック構造体は、追加のティア内に配列された追加の第１の絶縁性構造体及び追加の第２の絶縁性構造体の垂直方向に交互のシーケンスを含む、ことと、
前記第２の予備的スタック構造体及び前記第１の予備的スタック構造体の部分を通って垂直方向に拡張する半導体ピラー構造体を形成することであって、前記半導体ピラー構造体は、水平方向に、２つの隣接する前記誘電体構造体の間に位置付けられる、ことと、
前記第２の予備的スタック構造体及び前記第１の予備的スタック構造体内に階段構造体を形成することであって、前記階段構造体の内の幾つかは、前記第１の予備的スタック構造体の前記ティアのエッジを含むステップを有し、前記階段構造体の内のその他は、前記第２の予備的スタック構造体の前記追加のティアのエッジを含む追加のステップを有する、ことと、
前記誘電体構造体の垂直境界の外側に位置付けられた、前記第２の予備的スタック構造体の前記追加の第２の絶縁性構造体及び前記第１の予備的スタック構造体の前記第２の絶縁性構造体を、導電性構造体と置換することと、
を含む、マイクロ電子デバイスを形成する方法。
【請求項22】
前記第１の予備的スタック構造体の中に垂直方向に拡張する誘電体構造体を形成することは、前記第１の予備的スタック構造体の上方にフォトレジスト構造体を形成することであって、前記フォトレジスト構造体は、それを通って垂直方向に拡張する開口部を有するフォトレジスト材料を含む、ことと、
前記第１の予備的スタック構造体内に凹部を形成するために、前記フォトレジスト構造体の前記フォトレジスト材料内の前記開口部によって露出され、かつ、前記開口部の水平境界内にある前記第１の予備的スタック構造体の上部を選択的に除去することと、
前記凹部の内側及び外側の前記第１の予備的スタック構造体の露出面の上方に誘電体充填材料を形成することと、
前記誘電体構造体を形成するために、前記誘電体充填材料の、前記凹部の境界の外側の部分を除去することと、
を含む、請求項２１に記載の方法。
【請求項23】
誘電体酸化物材料を各々含むように、前記第１の予備的スタック構造体の前記第１の絶縁性構造体と、前記誘電体構造体と、前記第２の予備的スタック構造体の前記追加の第１の絶縁性構造体とを選択することと、誘電体窒化物材料を各々含むように、前記第１の予備的スタック構造体の前記第２の絶縁性構造体及び前記第２の予備的スタック構造体の前記追加の第２の絶縁性構造体を選択することと、
を更に含む、請求項２１に記載の方法。
【請求項24】
半導体ピラー構造体を形成することは、前記第１の予備的スタック構造体の前記ティアの部分を通って垂直方向に拡張する開口部を形成することであって、前記開口部は、水平方向に、２つの隣接する前記誘電体構造体の間に位置付けられる、ことと、
前記開口部中に部分的に垂直方向に拡張するプラグ構造体で前記開口部を覆うことと、
前記第１の予備的スタック構造体、前記誘電体構造体、及び前記プラグ構造体の上方に前記第２の予備的スタック構造体を形成することと、
相対的に大きな開口を形成するために、前記第２の予備的スタック構造体及び前記プラグ構造体を通って前記開口部の残部まで垂直方向に拡張する追加の開口を形成することと、
前記相対的に大きな開口部を半導体材料で充填することと、
を含む、請求項２１～２３の何れか一項に記載の方法。
【請求項25】
前記第２の予備的スタック構造体及び前記第１の予備的スタック構造体内に階段構造体を形成することは、前記第２の予備的スタック構造体内に第１のスタジアム構造体を形成することであって、前記第１のスタジアム構造体は、
前記階段構造体のうちの第１の階段構造体と、
前記階段構造体のうちの前記第１の階段構造体をミラーリングした、前記階段構造体のうちの第２の階段構造体と、
を含む、ことと、
前記第１の予備的スタック構造体内に第２のスタジアム構造体を形成することであって、前記第２のスタジアム構造体は、
前記階段構造体のうちの第３の階段構造体と、
前記階段構造体のうちの前記第３の階段構造体をミラーリングする、前記階段構造体のうちの第４の階段構造体と、
を含む、ことと、
を含む、請求項２１～２３の何れか一項に記載の方法。
【請求項26】
前記第１の予備的スタック構造体内に第２のスタジアム構造体を形成することは、前記第２のスタジアム構造体を形成するために、前記第２の予備的スタック構造体内に形成された第３のスタジアム構造体によって画定される開口部を前記第１の予備的スタック構造体中に垂直方向に拡張することを含む、請求項２５に記載の方法。
【請求項27】
入力デバイスと、出力デバイスと、
前記入力デバイス及び前記出力デバイスに動作可能に結合されたプロセッサデバイスと、
前記プロセッサデバイスに動作可能に結合され、メモリアレイ領域及び階段領域を有する少なくとも１つのマイクロ電子デバイス構造体を含むメモリデバイスと、
を含む電子システムであって、
前記少なくとも１つのマイクロ電子デバイス構造体は、
導電性構造体と、前記導電性構造体に垂直方向に隣接する絶縁性構造体と、を各々含むティアを有するスタック構造体であって、前記スタック構造体は、
前記ティアの内の幾つかを含む下部デッキと、
前記下部デッキの垂直方向に上にあり、前記ティアの内のその他を含む上部デッキと、
垂直方向に前記下部デッキと前記上部デッキとの間にあるデッキ間セクションであって、前記デッキ間セクションは、前記メモリアレイ領域の水平境界内にあって且つ前記階段領域の水平領域には存在しない少なくとも１つの誘電体構造体を含む、前記デッキ間セクションと、
を含む、前記スタック構造体と、
前記階段領域内にあり、前記下部デッキ及び前記上部デッキ内の前記スタック構造体の前記ティアのエッジを含むステップを有する階段構造体と、
前記メモリアレイ領域内にあり、前記スタック構造体を通って垂直方向に拡張する半導体ピラー構造体と、
を含む、電子システム。
【発明の詳細な説明】
【技術分野】
【0001】
［優先権の主張］
この出願は、２０２０年２月２４日に出願された米国特許出願シリアル番号１６／７９９，２５４の“ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＩＮＧ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ， ＡＮＤ ＲＥＬＡＴＥＤ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ， ＡＮＤ ＥＬＥＣＴＲＯＮＩＣ ＳＹＳＴＥＭＳ”に対して特許協力条約第８条に基づく利益を主張する日本を指定し、２０２１年９月２日に国際特許公開ＷＯ２０２１／１７３３４６ Ａ１として英語で公開された国際特許出願ＰＣＴ／ＵＳ２０２１／０１７４３０の国内段階移行出願である。
この出願は、２０２０年２月２４日に出願された米国特許出願シリアル番号１６／７９９，２５４の“ＭＥＴＨＯＤＳ ＯＦ ＦＯＲＭＩＮＧ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ， ＡＮＤ ＲＥＬＡＴＥＤ ＭＩＣＲＯＥＬＥＣＴＲＯＮＩＣ ＤＥＶＩＣＥＳ， ＡＮＤ ＥＬＥＣＴＲＯＮＩＣ ＳＹＳＴＥＭＳ”に対して特許協力条約第８条に基づく利益を主張する日本を指定し、２０２１年９月２日に国際特許公開ＷＯ２０２１／１７３３４６ Ａ１として英語で公開された国際特許出願ＰＣＴ／ＵＳ２０２１／０１７４３０の国内段階移行出願である。
【0002】
［技術分野］
様々な実施形態における開示は、一般的に、マイクロ電子デバイスの設計及び製造の分野に関する。より具体的には、開示は、マイクロ電子デバイスを形成する方法、並びに関連するマイクロ電子デバイス、メモリデバイス、及び電子システムに関する。
様々な実施形態における開示は、一般的に、マイクロ電子デバイスの設計及び製造の分野に関する。より具体的には、開示は、マイクロ電子デバイスを形成する方法、並びに関連するマイクロ電子デバイス、メモリデバイス、及び電子システムに関する。
【背景技術】
【0003】
マイクロエレクトロニクス業界の継続的な目標は、不揮発性メモリデバイス（例えば、ＮＡＮＤフラッシュメモリデバイス）等のメモリデバイスのメモリ密度（例えば、メモリダイあたりのメモリセル数）を増加させることである。不揮発性メモリデバイスのメモリ密度を増加させる１つの方法は、垂直メモリアレイ（“３次元（３Ｄ）メモリアレイ”とも称される）アーキテクチャを利用することである。従来の垂直メモリアレイは、導電性構造体及び誘電体材料のティアを含む１つ以上のスタック構造体内の開口部を通って拡張する垂直メモリストリングを含む。各垂直メモリストリングは、垂直方向に積み重ねられたメモリセルの直列の組み合わせに直列に結合された少なくとも１つの選択デバイスを含み得る。そうした構成は、トランジスタの従来の平面（例えば、２次元）配列を有する構造体と比較して、ダイ上にアレイを上向きに（例えば、垂直方向に）構築することによって、より多くのスイッチングデバイス（例えば、トランジスタ）をダイ領域の単位（すなわち、消費されるアクティブ表面の長さ及び幅）に配置することを可能にする。
【0004】
垂直メモリアレイアーキテクチャは、一般的に、メモリデバイスのスタック構造体のティアの導電性構造体とアクセス線（例えば、ワード線）との間の電気的接続を含み、その結果、垂直メモリアレイのメモリセルは、書き込み、読み出し、又は消去動作ために一意に選択され得る。そうした電気的接続を形成する１つの方法は、メモリデバイスのスタック構造体のティアのエッジ（例えば、水平端）にいわゆる“階段”（又は“階段ステップ”）構造体を形成することを含む。階段構造体は、導電性構造体への電気的アクセスを提供するように導電性コンタクト構造体がその上に位置付けられる、導電性構造体のコンタクト領域を画定する個々の”ステップ”を含む。
【0005】
垂直メモリアレイ技術が進歩するにつれて、複数のデッキ（例えば、デュアルデッキ）構成を示すようにメモリデバイスを形成することによって、メモリ密度の向上が提供されている。例えば、１つの従来のデュアルデッキ構成では、幾つかの垂直メモリストリングは、第１のスタック構造体を含む上部デッキ内に配置され、追加の垂直メモリストリングは、上部デッキの下にあり、第２のスタック構造体を含む下部デッキ内に配置される。上部デッキの垂直メモリストリングは、（例えば、デッキ間誘電体構造体を介して）下部デッキの追加の垂直メモリストリングから電気的に絶縁され得、又は上部デッキの垂直メモリストリングは、（例えば、デッキ間誘電体構造体を通って拡張する導電性相互接続構造体を介して）下部デッキの追加の垂直メモリストリングに電気的に結合され得る。残念ながら、複数のデッキ（例えば、デュアルデッキ）構成を形成する従来の方法は、相対的に低いデッキ内の階段構造体の効率的な形成を妨げ得る、異なるデッキ間に垂直方向に介在する相対的に厚いデッキ間誘電体構造体をもたらし得る。デッキ間誘電体構造体は、例えば、異なるデッキ内の第１の構造体（例えば、絶縁性構造体）及び第２の構造体（例えば、追加の絶縁性構造体、導電性構造体）の垂直方向に交互のシーケンスを破壊し得、それによって、従来のチョッピングプロセスを使用した相対的に高いデッキから相対的に低いデッキ中への１つ以上の階段構造体構成の単純かつ効率的な移動を妨げ得る。結果として、異なるデッキのスタック構造体内に所望の階段構造体を形成することは、異なるデッキの各々に対して、複雑で非効率的で費用のかかるプロセス（例えば、一連のマスキング及びエッチング作用を各々含む別個の階段形成プロセス）を必要とし得る。
【0006】
したがって、マイクロ電子デバイスを形成する従来の方法の問題を軽減しつつ、メモリ密度の向上を容易にするマイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）を形成する新たな方法、並びにそうした方法を使用して形成された新たなマイクロ電子デバイス及び新たな電子システムの必要性が残っている。
【発明の概要】
【0007】
幾つかの実施形態では、マイクロ電子デバイスは、メモリアレイ領域及び階段領域を有するマイクロ電子デバイス構造体を含む。マイクロ電子デバイス構造体は、スタック構造体、階段構造体、及び半導体ピラー構造体を含む。スタック構造体は、導電性構造体と、導電性構造体に垂直方向に隣接する絶縁性構造体とを各々含むティアを有する。スタック構造体は、ティアのグループを含むデッキと、デッキの垂直方向に上にあり、ティアの追加のグループを含む追加のデッキと、デッキと追加のデッキとの垂直方向に間のデッキ間セクションとを含む。デッキ間セクションは、メモリアレイ領域内に水平方向に制限された誘電体構造体と、誘電体構造体の垂直境界内にあり、階段領域内に水平方向に制限されたティアの別のグループとを含む。階段構造体は、階段領域内に水平方向に制限され、デッキ及び追加のデッキ内のスタック構造体のティアのエッジを含むステップを有する。半導体ピラー構造体は、メモリアレイ領域内に水平方向に制限され、スタック構造体を通って垂直方向に拡張する。
【0008】
追加の実施形態では、マイクロ電子デバイスを形成する方法は、メモリアレイ領域及び階段領域を有するマイクロ電子デバイス構造体を形成することを含む。マイクロ電子デバイス構造体は、ティア内に配列された第１の絶縁性構造体及び第２の絶縁性構造体の垂直方向に交互のシーケンスを含む第１の予備的スタック構造体を含むように形成される。誘電体構造体は、第１の予備的スタック構造体の上部内に形成され、メモリアレイ領域の水平境界内に実質的に制限される。第１の予備的スタック構造体及び誘電体構造体の上方に第２の予備的スタック構造体が形成される。第２の予備的スタック構造体は、追加のティア内に配列された追加の第１の絶縁性構造体及び追加の第２の絶縁性構造体の垂直方向に交互のシーケンスを含む。メモリアレイ領域内の第２の予備的スタック構造体、誘電体構造体、及び第１の予備的スタック構造体の部分を通って垂直方向に拡張するように半導体ピラー構造体が形成される。階段領域内の第２の予備的スタック構造体及び第１の予備的スタック構造体の部分内に階段構造体が形成される。階段構造体の内の幾つかは、第１の予備的スタック構造体のティアの水平端を含むステップを有する。階段構造体の内のその他は、第２の予備的スタック構造体の追加のティアの水平端を含む追加のステップを有する。第２の絶縁性構造体及び追加の第２の絶縁性構造体は、導電性構造体と少なくとも部分的に置換される。
【0009】
更に追加の実施形態では、マイクロ電子デバイスは、スタック構造体、階段構造体、及び半導体ピラー構造体を含むマイクロ電子デバイス構造体を含む。スタック構造体は、導電性構造体と、導電性構造体に垂直方向に隣接する絶縁性構造体とを各々含むティアを有する。スタック構造体は、ティアの内の幾つかを含む下部デッキと、該デッキの上にあり、ティアの内のその他を含む上部デッキと、下部デッキと上部デッキの間のデッキ間セクションとを含む。デッキ間セクションは、デッキ間誘電体構造体と、デッキ間誘電体構造体の水平方向に間の追加のティアとを含む。追加のティアは、追加の絶縁性構造体と、追加の絶縁性構造体に垂直方向に隣接する更なる絶縁性構造体とを各々含む。階段構造体は、下部デッキ及び上部デッキ内のスタック構造体のティアのエッジを含むステップを有する。半導体ピラー構造体は、スタック構造体を通って垂直方向に拡張する。
【0010】
更なる実施形態では、マイクロ電子デバイスを形成する方法は、ティア内に配列された第１の絶縁性構造体及び第２の絶縁性構造体の垂直方向に交互のシーケンスを含む第１の予備的スタック構造体を含むマイクロ電子デバイス構造体を形成することを含む。第１の予備的スタック構造体中に垂直方向に拡張するように誘電体構造体が形成される。誘電体構造体は、第１の方向に相互に水平方向に離隔され、第１の方向に直交する第２の方向に実質的に直線的に水平方向に拡張する。第１の予備的スタック構造体及び誘電体構造体の上方に第２の予備的スタック構造体が形成される。第２の予備的スタック構造体は、追加のティア内に配列された追加の第１の絶縁性構造体及び追加の第２の絶縁性構造体の垂直方向に交互のシーケンスを含む。第２の予備的スタック構造体と、誘電体構造体の水平方向に間に位置付けられた第１の予備的スタック構造体との部分を通って垂直方向に拡張するように、半導体ピラー構造体が形成される。第２の予備的スタック構造体及び第１の予備的スタック構造体内に階段構造体が形成される。ステップを有する階段構造体の内の幾つかは、第１の予備的スタック構造体のティアのエッジを含む。階段構造体の内のその他は、第２の予備的スタック構造体の追加のティアのエッジを含む追加のステップを有する。第２の予備的スタック構造体の追加の第２の絶縁性構造体と、誘電体構造体の垂直境界の外側に位置付けられた第１の予備的スタック構造体の第２の絶縁性構造体とは、導電性構造体と置換される。
【0011】
更に別の実施形態では、電子システムは、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスに動作可能に結合され、メモリアレイ領域及び階段領域を有する少なくとも１つのマイクロ電子デバイス構造体を含むメモリデバイスとを含む。少なくとも１つのマイクロ電子デバイス構造体は、スタック構造体、階段構造体、及び半導体ピラー構造体を含む。スタック構造体は、導電性構造体と、導電性構造体に垂直方向に隣接する絶縁性構造体とを各々含むティアを有する。スタック構造体は、ティアの内の幾つかを含むデッキと、デッキの垂直方向に上にあり、ティアの内のその他を含む追加のデッキと、デッキと追加のデッキとの垂直方向に間にあるデッキ間セクションとを含む。デッキ間セクションは、メモリアレイ領域の水平境界内にあり、階段領域の水平領域に渡って実質的に存在せず又は完全には拡張しない少なくとも１つの誘電体構造体を含む。階段構造体は、階段領域内にあり、デッキ及び追加のデッキ内のスタック構造体のティアのエッジを含むステップを有する。半導体ピラー構造体は、メモリアレイ領域内にあり、スタック構造体を通って垂直方向に拡張する。
【図面の簡単な説明】
【0012】
【図1A】開示の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図2A】開示の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図3A】開示の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図4A】開示の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図5A】開示の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図6A】開示の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図7A】開示の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図8A】開示の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図9A】開示の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図10A】開示の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図11A】開示の追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図12A】開示の追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図13A】開示の追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図14A】開示の追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図15A】開示の追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図16A】開示の追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図17A】開示の追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図18A】開示の追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図19A】開示の追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図20A】開示の追加の実施形態に従ったマイクロ電子デバイスを形成する方法を説明する簡略化された部分断面図である。
【図21】開示の実施形態に従ったマイクロ電子デバイスの簡略化された部分的カッタウェイ透視図である。
【図22】開示の実施形態に従った電子システムを説明する概略ブロック図である。
【発明を実施するための形態】
【0013】
以下の説明は、開示の実施形態の完全な説明を提供するために、材料組成、形状、及びサイズ等の具体的詳細を提供する。しかしながら、開示の実施形態がこれらの具体的詳細を用いることなく実践され得ることを当業者は理解するであろう。実際、開示の実施形態は、業界で用いられる従来のマイクロ電子デバイス製造技術と併せて実践され得る。また、以下に提供する説明は、マイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）を製造するための完全なプロセスフローを形成しない。以下に説明する構造体は、完全なマイクロ電子デバイスを形成しない。開示の実施形態を理解するために必要なそれらのプロセス作用及び構造体のみが、以下に詳細に説明される。構造体から完全なマイクロ電子デバイスを形成するための追加の作用は、従来の製造技術によって実施され得る。
【0014】
本明細書に提示する図面は、例証のみを目的とし、任意の特定の材料、コンポーネント、構造体、デバイス、又はシステムの実際の図を意味しない。例えば、製造技術及び／又は公差の結果として、図面に描写する形状からの変化が想定される。したがって、本明細書に説明する実施形態は、説明するような特定の形状又は領域に限定されると解釈すべきではなく、例えば、製造にからもたらされる形状の逸脱を含む。例えば、ボックス形状として例証又は説明される領域は、粗い及び／又は非線形の機構を有し得、円形として例証又は説明される領域は、幾つかの粗い及び／又は線形の機構を含み得る。更に、説明する鋭角は丸みを帯び得、その逆も然りである。したがって、図に説明する領域は、本質的に概略的であり、それらの形状は、領域の正確な形状を説明することを意図せず、本特許請求の範囲を限定しない。図面は必ずしも縮尺どおりではない。また、図間で共通の要素は、同じ数値指定を保ち得る。
【0015】
本明細書で使用するとき、“メモリデバイス”は、メモリ機能を示すがこれに限定されないマイクロ電子デバイスを意味し、含む。
【0016】
本明細書で使用するとき、用語“垂直”、“縦”、“水平”、及び“横”は、構造体の主要な平面に言及し、必ずしも地球の重力場によって定義されない。“水平”又は“横”方向は、構造体の主平面に実質的に平行な方向である一方、“垂直”又は“縦”方向は、構造体の主平面に実質的に垂直な方向である。構造体の主平面は、構造体の他の表面と比較して相対的に大きな面積を有する構造体の表面によって定義される。
【0017】
本明細書で使用するとき、相互に“隣接する”と説明される機構（例えば、領域、構造体、デバイス）は、相互に最も近接する（例えば、最も近い）位置にある開示された主体（又は複数の主体）の機構を意味し、含む。“隣接する”機構の開示された主体（又は複数の主体）と一致しない追加の機構（例えば、追加の領域、追加の構造体、追加のデバイス）は、“隣接する”機構の間に配備され得る。言い換えると、“隣接する”機構は、“隣接する”機構の間に他の機構が介在しないように、相互に直接隣接して位置付けられ、又は少なくとも１つの“隣接する”機構と関連付けられたもの以外の主体を有する少なくとも１つの機構が“隣接する”機構の間に位置付けられるように、“隣接する”機構は、相互に間接的に隣接して位置付けられ得る。したがって、相互に“垂直方向に隣接する”と説明される機構は、相互に最も垂直方向に近接する（例えば、垂直方向に最も近い）位置にある開示された主体（又は複数の主体）の機構を意味し、含む。更に、相互に“水平方向に隣接する”と説明される機構は、相互に最も水平方向に近接する（例えば、水平方向に最も近い）位置にある開示された主体（又は複数の主体）の機構を意味し、含む。
【0018】
本明細書で使用するとき、用語“含む（ｃｏｍｐｒｉｓｉｎｇ）”、“含む（ｉｎｃｌｕｄｉｎｇ）”、“有する”、及びそれらの文法上の均等物は、追加の引用されない要素又は方法ステップを除外しない包括的又は制限のない用語であるが、“からなる”及び“本質的にからなる”並びにそれらの文法上の均等物をも含む。本明細書で使用するとき、材料、構造体、機構、又は方法動作に関する用語“し得る（ｍａｙ）”は、他の互換性のある材料、構造体、機構、及びそれらと組み合わせて使用可能な方法を除外すべき、又は除外しなければならないという含意を回避するように、そうした用語が開示の実施形態の実装において使用されることが企図され、そうした用語がより限定的な用語“である（ｉｓ）”に言及して使用されることを指し示す。
【0019】
本明細書で使用するとき、“下にある”、“下方の”、“下部の”、“底の”、“上方の”、“上部の”、“最上部の”、“前の”、“後の”、“左の”、及び“右の”等の空間的に相対的な用語は、図に説明するようなある要素又は機構の別の要素又は機構との関係を説明するための説明を容易にするために使用され得る。特に明記されていない限り、空間的に相対的な用語は、図に描写する向きに加えて、材料の異なる向きを包含することを意図する。例えば、図の材料を反転した場合、他の要素又は機構の“下方の”又は“下にある”又は“下の”又は“の底にある”として説明した要素は、他の要素又は機構の“上方の”又は“の最上部の”に向けられるであろう。したがって、用語“下方の”は、該用語が使用される文脈に依存して、上方及び下方の両方の向きを包含し得、このことは当業者に明らかであろう。材料は、他の方法で向けられ（例えば、９０度回転され、反転され、逆にされ）得、本明細書で使用する空間的に相対的な記述子は、それに応じて解釈され得る。
【0020】
本明細書で使用するとき、単数形“ａ”、“ａｎ”、及び“ｔｈｅ”は、文脈が明らかに他のことを指し示さない限り、複数形をも含むことを意図する。
【0021】
本明細書で使用するとき、“及び／又は”は、関連する列挙された項目の内の１つ以上のあらゆる組み合わせを含む。
【0022】
本明細書で使用するとき、用語“構成された”は、所定の方法における構造体及び装置の内の１つ以上の動作を容易にする少なくとも１つの構造体及び少なくとも１つの装置の内の１つ以上のサイズ、形状、材料組成、向き、及び配列を指す。
【0023】
本明細書で使用するとき、所与のパラメータ、特性、又は条件に関する用語“実質的に”は、所与のパラメータ、特性、又は条件が許容可能な公差内等のある程度の変動を満たすことを当業者が理解するであろう程度を意味し、含む。例として、実質的に満たす特定のパラメータ、特性、又は条件に依存して、パラメータ、特性、又は条件は、少なくとも９０．０パーセント満たし得、少なくとも９５．０パーセント満たし得、少なくとも９９．０パーセント満たし得、少なくとも９９．９％満たし得、又は１００．０パーセントさえも満たし得る。
【0024】
本明細書で使用するとき、特定のパラメータに対する数値に関する“約”又は“凡そ”は、該数値を含み、当業者が理解するであろう該数値からの分散の程度は、特定のパラメータに対する許容可能な公差内にある。例えば、数値に関する“約”又は“凡そ”は、数値の９５．０パーセント～１０５．０パーセントの範囲内、数値の９７．５パーセント～１０２．５パーセントの範囲内、数値の９９．０パーセント～１０１．０パーセントの範囲内、数値の９９．５パーセント～１００．５パーセントの範囲内、又は数値の９９．９パーセント～１００．１パーセントの範囲等、数値の９０．０パーセント～１１０．０パーセントの範囲内の追加の数値を含み得る。
【0025】
文脈が別段の指示をしない限り、本明細書に説明する材料は、スピンコーティング、ブランケットコーティング、化学蒸着（“ＣＶＤ”）、原子層堆積（“ＡＬＤ”）、プラズマ強化ＡＬＤ、物理蒸着（“ＰＶＤ”）（スパッタリング、蒸発、イオン化ＰＶＤ、及び／又はプラズマ強化ＣＶＤを含む）、又はエピタキシャル成長を含むがこれらに限定されない任意の適切なプロセスによって形成され得る。形成される具体的な材料に依存して、材料を堆積又は成長させるための技術は、当業者によって選択され得る。また、文脈が別段の指示をしない限り、本明細書に説明する材料の除去は、エッチング（例えば、ドライエッチング、ウェットエッチング、蒸気エッチング）、イオンミリング、研磨平坦化、又はその他の既知の方法を含むがこれらに限定されない任意の適切なプロセスによって達成され得る。
【0026】
図１Ａ～図１０Ｂは、マイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）を形成する方法の実施形態を説明する簡略化された部分断面図である。図１Ｂ、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、及び図１０Ｂは、夫々、図１Ａ、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、及び図１０Ａに描写した線Ａ－Ａについての簡略化された部分断面図である。以下に提供する説明と共に、本明細書に説明する方法及び構造体が様々なデバイス及び電子システムで使用され得ることは当業者には容易に明らかであろう。
【0027】
図１Ａを参照すると、マイクロ電子デバイス構造体１００は、ベース構造体１０２と、ベース構造体１０２の上又はその上方の第１の予備的スタック構造体１０４を含むように形成され得る。マイクロ電子デバイス構造体１００は、メモリアレイ領域１１２と、メモリアレイ領域１１２に水平方向に（例えば、Ｘ方向に）隣接する階段領域１１４とを含む。以下で更に詳細に説明するように、マイクロ電子デバイス構造体１００は、その異なる水平領域（例えば、メモリアレイ領域１１２、階段領域１１４）の境界内に追加のコンポーネント（例えば、機構、構造体、デバイス）を更に含む。図１Ｂは、図１Ａに示した線Ａ－Ａについての図１Ａに描写した処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分断面図である。
【0028】
マイクロ電子デバイス構造体１００のベース構造体１０２は、マイクロ電子デバイス構造体１００の追加の材料及び構造体がその上に形成されるベース材料又は構築物を含み得る。幾つかの実施形態では、ベース構造体１０２は、金属（例えば、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、鉄（Ｆｅ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、コバルト（Ｃｏ）、ロジウム（Ｒｈ）、イリジウム（Ｉｒ）、ニッケル（Ｎｉ）、パラジウム（Ｐａ）、プラチナ（Ｐｔ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、アルミニウム（Ａｌ））、合金（Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、マグネシウム（Ｍｇ）基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、導電的にドープされた半導体材料（例えば、導電的にドープされたポリシリコン、導電的にドープされたゲルマニウム（Ｇｅ）、導電的にドープされたシリコンゲルマニウム（ＳｉＧｅ））、及び導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）の１つ以上等の少なくとも１つの導電性材料で形成された導電性構造体を含む。ベース構造体１０２は、例えば、以下で更に詳細に説明するように、マイクロ電子デバイスのためのソース構造体（例えば、ソースプレート）として用いられ得る。
【0029】
マイクロ電子デバイス構造体１００の第１の予備的スタック構造体１０４は、ティア１１０内に配列された第１の絶縁性構造体１０６及び第２の絶縁性構造体１０８の垂直方向に（例えば、Ｚ方向に）交互のシーケンスを含む。第１の予備的スタック構造体１０４のティア１１０の各々は、第２の絶縁性構造体１０８の内の少なくとも１つに垂直方向に隣接する第１の絶縁性構造体１０６の内の少なくとも１つを含み得る。第１の予備的スタック構造体１０４は、所望の量のティア１１０を含み得る。例えば、第１の予備的スタック構造体１０４は、第１の絶縁性構造体１０６及び第２の絶縁性構造体１０８の１０（１０）個以上のティア１１０、２５（２５）個以上のティア１１０、５０（５０）個以上のティア１１０、１００（１００）個以上のティア、１５０（１５０）個以上のティア、又は２００（２００）個以上のティアを含み得る。
【0030】
第１の予備的スタック構造体１０４のティア１１０の第１の絶縁性構造体１０６は、少なくとも１つの誘電体酸化物材料（例えば、酸化ケイ素（ＳｉＯｘ）、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、酸化アルミニウム（ＡｌＯｘ）、酸化ハフニウム（ＨｆＯｘ）、酸化ニオブ（ＮｂＯｘ）、酸化チタン（ＴｉＯｘ）、酸化ジルコニウム（ＺｒＯｘ）、酸化タンタル（ＴａＯｘ）、及び酸化マグネシウム（ＭｇＯｘ）の内の１つ以上）、少なくとも１つの誘電体窒化物材料（例えば、窒化ケイ素（ＳｉＮｙ））、少なくとも１つの誘電体酸窒化物材料（例えば、酸窒化ケイ素（ＳｉＯｘＮｙ））、及び少なくとも１つの誘電体カルボキシナイトライド材料（例えば、シリコンカルボキシナイトライド（ＳｉＯｘＣｚＮｙ））の内の１つ以上等の少なくとも１つの電気的絶縁材料で形成され得、それらを含み得る。本明細書で“ｘ”、“ｙ”、及び“ｚ”の内の１つ以上を含む式（例えば、ＳｉＯｘ、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＳｉＮｙ、ＳｉＯｘＮｙ、ＳｉＯｘＣｚＮｙ）は、別の元素（例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｎｂ、Ｔｉ）の１つの原子毎に、ある元素の“ｘ”原子、別の元素の“ｙ”原子、及び追加の元素の“ｚ”原子（存在する場合）の平均比を含む材料を表す。式は、相対的な原子比を表し、厳密な化学構造体ではないので、第１の絶縁性構造体１０６は、１つ以上の化学量論的化合物及び／又は１つ以上の非化学量論的化合物を含み得、“ｘ”、“ｙ”、及び“z”（存在する場合）の値は、整数であり得、又は非整数であり得る。本明細書で使用するとき、用語“非化学量論的化合物”は、明確に定義された自然数の比で表すことができず、定比例の法則に反する元素組成を有する化学的化合物を意味し、それを含む。第１の絶縁性構造体１０６の各々は、少なくとも１つの電気的絶縁材料の実質的に均一な分布又は実質的に不均一な分布を個々に含み得る。本明細書で使用するとき、用語“均一な分布”は、材料の量が、構造体の異なる部分（例えば、異なる水平部分、異なる垂直部分）全体に渡って変化しないことを意味する。逆に、本明細書で使用するとき、用語“不均な一分布”は、材料の量が構造体の異なる部分全体に渡って変化することを意味する。幾つかの実施形態では、第１の絶縁性構造体１０６の各々は、電気的絶縁材料の実質的に均一な分布を示す。更なる実施形態では、第１の絶縁性構造体１０６の内の少なくとも１つは、少なくとも１つの電気的絶縁材料の実質的に不均一な分布を示す。第１の絶縁性構造体１０６の内の１つ以上は、例えば、少なくとも２つの異なる電気的絶縁材料（例えば、少なくとも２つの異なる誘電体材料）のスタック（例えば、ラミネート）で形成され得、それを含み得る。幾つかの実施形態では、第１の絶縁性構造体１０６の各々は、ＳｉＯｘ（例えば、二酸化ケイ素（ＳｉＯ２））等の誘電体酸化物材料で形成され、それを含む。第１の絶縁性構造体１０６は、各々、実質的に平面であり得、所望の厚さを各々個々に示し得る。また、第１の絶縁性構造体１０６の各々は、相互に実質的に同じであり得（例えば、実質的に同じ材料組成、材料分布、サイズ、及び形状を示し得）、又は第１の絶縁性構造体１０６の内の少なくとも１つは、第１の絶縁性構造体１０６の内の他の少なくとも１つとは異なり得る（例えば、異なる材料組成、異なる材料分布、異なるサイズ、及び異なる形状の内の１つ以上を示し得る）。幾つかの実施形態では、第１の絶縁性構造体１０６の各々は、第１の絶縁性構造体１０６の他の各々と実質的に同じである。
【0031】
第１の予備的スタック構造体１０４のティア１１０の第２の絶縁性構造体１０８は、少なくとも１つの追加の電気的絶縁材料で形成され得、それを含み得る。第２の絶縁性構造体１０８及び第１の絶縁性構造体１０６の材料組成は、第１の絶縁性構造体１０６及び第２の絶縁性構造体１０８が相互に対して選択的に除去され得るように選択され得る。第２の絶縁性構造体１０８は、第１のエッチャントへの共通の（例えば、集合的、相互の）曝露中に第１の絶縁性構造体１０６に対して選択的にエッチング可能であり得、第１の絶縁性構造体１０６は、第２の異なるエッチャントへの共通の曝露中に第２の絶縁性構造体１０８に対して選択的にエッチング可能であり得る。本明細書で使用するとき、約１０倍（１０倍）速い、約２０倍（２０倍）速い、又は約４０倍（４０倍）速い等、材料が別の材料のエッチング速度よりも少なくとも約５倍（５倍）速いエッチング速度を示す場合、材料は別の材料に対して“選択的にエッチング可能”である。第２の絶縁性構造体１０８の材料組成は、第１の絶縁性構造体１０６の材料組成とは異なる。第２の絶縁性構造体１０８は、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘの内の１つ以上）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯｘＮｙ）、及び少なくとも１つの誘電体カルボキシナイトライド材料（例えば、ＳｉＯｘＣｚＮｙ）の内の１つ以上を含み得る。幾つかの実施形態では、第２の絶縁性構造体１０８の各々は、ＳｉＮｙ（例えば、Ｓｉ３Ｎ４）等の誘電体窒化物材料で形成され、それを含む。第２の絶縁性構造体１０８の各々は、少なくとも１つの追加の電気的絶縁材料の実質的に均一な分布、又は少なくとも１つの追加の電気的絶縁材料の実質的に不均一な分布を個々に含み得る。幾つかの実施形態では、第１の予備的スタック構造体１０４の第２の絶縁性構造体１０８の各々は、追加の電気的絶縁材料の実質的に均一な分布を示す。追加の実施形態では、第１の予備的スタック構造体１０４の第２の絶縁性構造体１０８の内の少なくとも１つは、少なくとも１つの追加の電気的絶縁材料の実質的に不均一な分布を示す。第２の絶縁性構造体１０８は、例えば、少なくとも２つの異なる追加の電気的絶縁材料のスタック（例えば、ラミネート）で個々に形成され得、それを含み得る。第２の絶縁性構造体１０８は、各々実質的に平面であり得、所望の厚さを各々個々に示し得る。
【0032】
図１Ａを引き続き参照すると、マイクロ電子デバイス構造体１００は、そのメモリアレイ領域１１２内にコンタクト構造体１１６を更に含み得る。コンタクト構造体１１６は、例えば、ソースコンタクト構造体として機能し得る。コンタクト構造体１１６は、以下で更に詳細に説明するように、マイクロ電子デバイス構造体１００の１つ以上の機構（例えば、ベース構造体１０２）と１つ以上のコンタクト構造体１１６の上又は上方に形成される１つ以上の追加の構造体又はデバイス（例えば、ピラー構造体、メモリセルの垂直ストリング）との間の電気的接続を容易にするように構成（例えば、サイズ化、成形、材料構成）され得、位置付けられ得る。コンタクト構造体１１６は、金属（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐａ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ａｌ）、合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、Ｍｇ基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、導電的にドープされた半導体材料（例えば、導電的にドープされたポリシリコン、導電的にドープされたＧｅ、導電的にドープされたＳｉＧｅ）、導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）、又はそれらの組み合わせ等の少なくとも１つの導電性材料で各々個々に形成され得、それらを含み得る。幾つかの実施形態では、コンタクト構造体１１６は、Ｗで形成され、それを含む。コンタクト構造体１１６の各々は、少なくとも１つの導電性材料の実質的に均一な分布、又は少なくとも１つの導電性材料の不均一な分布を個々に含み得る。幾つかの実施形態では、コンタクト構造体１１６の各々は、導電性材料の実質的に均一な分布を示す。追加の実施形態では、コンタクト構造体１１６の内の少なくとも１つは、少なくとも１つの導電性材料の不均一な分布を示す。
【0033】
ベース構造体１０２、第１の予備的スタック構造体１０４（その第１の絶縁性構造体１０６及び第２の絶縁性構造体１０８のティア１１０を含む）、及びコンタクト構造体１１６は、本明細書では詳細に説明されない従来のプロセス（例えば、従来の材料堆積プロセス、従来のフォトリソグラフィーパターニングプロセス、従来の材料除去プロセス）及び従来の処理装置を使用して形成される。
【0034】
図２Ａを次に参照すると、マイクロ電子デバイス構造体１００の階段領域１１４の水平境界内の第１の予備的スタック構造体１０４の部分の上又は上方にフォトレジスト構造体１１８が形成され得る。図２Ａに示すように、フォトレジスト構造体１１８は、フォトレジスト構造体１１８がマイクロ電子デバイス構造体１００のメモリアレイ領域１１２中に実質的に水平方向に拡張しないように、階段領域１１４内に実質的に制限されるように形成され得る。言い換えれば、フォトレジスト構造体１１８は、第１の予備的スタック構造体１０４のメモリアレイ領域１１２から実質的に（例えば、完全に）存在しないように形成され得る。図２Ｂは、図２Ａに示した線Ａ－Ａについての図２Ａに描写した処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分断面図である。
【0035】
フォトレジスト構造体１１８は、以下で更に詳細に説明するように、その垂直方向に下にあり、その水平境界内にある第１の予備的スタック構造体１０４（例えば、その第１の絶縁性構造体１０６及び第２の絶縁性構造体１０８のティア１１０を含む）の部分を、後続の処理中の除去から保護するためのマスクとして機能し得る。フォトレジスト構造体１１８は、ポジティブトーンフォトレジスト材料又はネガティブトーンフォトレジスト材料等のフォトレジスト材料で形成され得、それを含み得る。適切なフォトレジスト材料（例えば、ポジティブトーンフォトレジスト材料、ネガティブトーンフォトレジスト材料）は当技術分野で知られており、それ故、本明細書では詳細に説明されない。フォトレジスト構造体１１８は、例えば、１３．７ｎｍ、１５７ｎｍ、１９３ｎｍ、２４８ｎｍ、又は３６５ｎｍの波長システムと、１９３ｎｍ波長の液浸システムと、及び/又は電子ビームリソグラフィーシステムと互換性があり得る。
【0036】
フォトレジスト構造体１１８は、従来のプロセス（例えば、１つ以上のＰＶＤ、ＣＶＤ、ＡＬＤ、及びスピンコーティング等の従来の堆積プロセス、従来のフォトリソグラフィプロセス、従来の材料除去プロセス）を使用して形成され得る。そうしたプロセスは当技術分野で知られており、それ故、本明細書では詳細に説明されない。
【0037】
図３Ａを次に参照すると、マイクロ電子デバイス構造体１００は、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２内の第１の予備的スタック構造体１０４の相対的に垂直方向に高いティア１１０（例えば、最上部のティア）の部分を選択的に除去するために材料除去プロセスに供され得る。図３Ａに示すように、材料除去プロセスは、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２内の第１の予備的スタック構造体１０４中に部分的に垂直方向に拡張する凹部１２０（例えば、トレンチ、開口部）を形成し得る。フォトレジスト構造体１１８（図２Ａ）は、マイクロ電子デバイス構造体１００の階段領域１１４内の第１の予備的スタック構造体１０４の相対的に垂直方向に高いティア１１０の追加部分の除去を妨害又は防止するために、材料除去プロセス中にマスクとして用いられ得る。したがって、凹部１２０がマイクロ電子デバイス構造体１００の階段領域１１４中に実質的に水平方向に拡張しないように、凹部１２０は、メモリアレイ領域１１２内に実質的に制限されるように形成され得る。凹部１２０の形成に続いて、フォトレジスト構造体１１８（図２Ａ）の残部（非除去部分）は、もしあれば、除去され得る。図３Ｂは、図３Ａに示した線Ａ－Ａについての図３Ａに描写した処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分断面図である。
【0038】
材料除去プロセスは、第１の予備的スタック構造体１０４の所望の数のティア１１０の部分（例えば、フォトレジスト構造体１１８（図２Ａ）によって保護されていない部分）を除去するように制御され得る。図３Ａに示すように、幾つかの実施形態では、材料除去プロセスは、それらの第１の絶縁性構造体１０６及び第２の絶縁性構造体１０８の部分を含む第１の予備的スタック構造体１０４の２（２）つの相対的に垂直方向に高いティア（例えば、２（２）つの最上部のティア）の部分を除去する。追加の実施形態では、材料除去プロセスは、第１の予備的スタック構造体１０４の異なる数の相対的に垂直方向に高いティア１１０の部分を除去し得る。非限定的な例として、材料除去プロセスは、第１の予備的スタック構造体１０４の単一の（例えば、唯一の）相対的に垂直方向に高いティア（例えば、最上部のティア）の部分を除去するように制御され得る。別の非限定的な例として、材料除去プロセスは、第１の予備的スタック構造体１０４の３（３）つの相対的に垂直方向に最も高いティア１１０（例えば、３（３）つの最上部のティア）の部分、第１の予備的スタック構造体１０４の４（４）つの相対的に垂直方向に最も高い部分（例えば、４（４）つの最上部のティア）、又は第１の予備的スタック構造体１０４の５（５）つ以上の相対的に垂直方向に最も高いティア１１０（例えば、５つの最上部のティア）等、第１の予備的スタック構造体１０４の垂直方向に最も高い２（２）つよりも多いティア１１０の部分を除去するように制御され得る。
【0039】
マイクロ電子デバイス構造体１００のメモリアレイ領域１１２内の第１の予備的スタック構造体１０４の相対的に垂直に高いティア１１０の部分は、本明細書では詳細に説明されない従来の材料除去プロセス（例えば、従来の異方性エッチングプロセス等の従来のエッチングプロセス）を使用して除去され得る。例えば、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２内の第１の予備的スタック構造体１０４の最上部のティア１１０の部分は、エッチングサイクルを使用して除去され得、これは、第１のエッチング作用（例えば、第１の異方性エッチング作用）を使用して最上部のティア１１０の第２の絶縁性構造体１０８の露出部分を除去することと、第２のエッチング作用（例えば、第２の異方性エッチング作用）を使用して最上部のティア１１０の第１の絶縁性構造体１０６の露出部分をその後除去することを含む。メモリアレイ領域１１２内の第１の予備的スタック構造体１０４の１つ以上の追加のティア１１０の部分は、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２内の所望の垂直方向の深さまで凹部１２０を形成するために、エッチングサイクルに同様の１つ以上の追加のエッチングサイクルを使用してその後除去され得る。
【0040】
第１の予備的スタック構造体１０４中に垂直方向に拡張する凹部１２０の形成に続いて、フォトレジスト構造体１１８（図２Ａ）に対する残部は、もしあれば、本明細書に詳細には説明されない１つ以上の従来の材料除去プロセスを使用して選択的に除去され得る。例えば、マイクロ電子デバイス構造体１００は、フォトレジスト構造体１１８（図２Ａ）に対する残部を選択的に除去（例えば、現像）するように配合された現像剤（例えば、ポジティブトーン現像剤、ネガティブトーン現像剤）に曝され得る。適切な現像剤は当技術分野で知られており、それ故、本明細書では詳細に説明されない。
【0041】
図４Ａを次に参照すると、凹部１２０（図３Ａ）の内側及び外側の第１の予備的スタック構造体１０４の露出面の上又は上方に誘電体充填材料１２２が形成され得る。図４Ａに示すように、誘電体充填材料１２２は、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２及び階段領域１１４内の第１の予備的スタック構造体１０４の表面を覆い、表面に渡って実質的に拡張する（例えば、実質的に連続的に拡張する）ように形成され得る。誘電体充填材料１２２は、マイクロ電子デバイス構造体１００の階段領域１１４の境界にある及び境界内にある表面等、凹部１２０（図３Ａ）の境界（例えば、水平境界、垂直境界）にある及び境界の外側にある第１の予備的スタック構造体１０４の表面を覆い得、表面に渡って実質的に拡張し得る。誘電体充填材料１２２は、誘電体充填材料１２２がその上に形成される表面（例えば、水平面、垂直面）によって画定されるトポグラフィに少なくとも部分的に（例えば、実質的に）コンフォーマルであり得る。図４Ｂは、図４Ａに示した線Ａ－Ａについての図４Ａに描写した処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分断面図である。
【0042】
誘電体充填材料１２２は、少なくとも１つの誘電体材料で形成され得、それを含み得る。誘電体充填材料１２２の材料組成は、第２の絶縁性構造体１０８及び誘電体充填材料１２２が相互に対して選択的に除去され得るように、予備的スタック構造体１００の第２の絶縁性構造体１０８の材料組成に対して選択され得る。第２の絶縁性構造体１０８は、第１のエッチャントへの共通の（例えば、集合的、相互の）曝露中に誘電体充填材料１２２に対して選択的にエッチング可能であり得、誘電体充填材料１２２は、第２の異なるエッチャントへの共通の曝露中に第２の絶縁性構造体１０８に対して選択的にエッチング可能であり得る。誘電体充填材料１２２の材料組成は、第２の絶縁性構造体１０８の材料組成とは異なり、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘの内の１つ以上）、少なくとも１つの誘電体窒化物材料（たとえば、ＳｉＮｙ）、少なくとも１つの誘電体酸窒化物材料（たとえば、ＳｉＯｘＮｙ）、及び少なくとも１つの誘電体カルボキシナイトライド材料（例：ＳｉＯｘＣｚＮｙ）の内の１つ以上を含み得る。誘電体充填材料１２２の材料組成は、第１の予備的スタック構造体１０４の第１の絶縁性構造体１０６の内の１つ以上（例えば、各々）の材料組成と実質的に同じであるように選択され得、又は第１の予備的スタック構造体１０４の第１の絶縁性構造体１０６の材料組成とは異なるように選択され得る。幾つかの実施形態では、誘電体充填材料１２２は、誘電体酸化物材料（例えば、ＳｉＯ２等のＳｉＯｘ）で形成され、それを含む。誘電体充填材料１２２は、誘電体材料の実質的に均一な分布、又は誘電体材料の実質的に不均一な分布を含み得る。幾つかの実施形態では、誘電体充填材料１２２は、誘電体材料の実質的に均一な分布を示す。追加の実施形態では、誘電体充填材料１２２は、誘電体材料の実質的に不均一な分布を示す。誘電体充填材料１２２は、例えば、少なくとも２つの異なる誘電体材料のスタック（例えば、ラミネート）で形成され得、それを含み得る。
【0043】
誘電体充填材料１２２は、本明細書では詳細に説明されない従来のプロセス（例えば、従来のコンフォーマル堆積プロセス）を使用して形成（例えば、コンフォーマルに形成）され得る。非限定的な例として、誘電体充填材料１２２は、従来のＣＶＤプロセス（例えば、従来のＰＥＣＶＤプロセス）及び従来のＡＬＤプロセスの内の１つ以上を介して形成され得る。幾つかの実施形態では、誘電体充填材料１２２は、ＰＥＣＶＤプロセスを使用して、第１の予備的スタック構造体１０４の露出面上に形成される。
【0044】
図５Ａを次に参照すると、凹部１２０（図３Ａ）の境界（例えば、水平境界、垂直境界）の外側の誘電体充填材料１２２（図４Ａ）の部分は、少なくとも１つのデッキ間誘電体構造体１２４を形成するために、凹部１２０（図３Ａ）の境界の内側の誘電体充填材料１２２（図４Ａ）の追加部分を保持しながら除去され得る。図５Ａに示すように、除去プロセスは、マイクロ電子デバイス構造体１００の階段領域１１４内の第１の予備的スタック構造体１０４の最上面を露出させ得る。マイクロ電子デバイス構造体１００のメモリアレイ領域１１２内のデッキ間誘電体構造体１２４の最上部境界（例えば、最上面）は、マイクロ電子デバイス構造体１００の階段領域１１４内の第１の予備的スタック構造体１０４の最上部境界（例えば、最上面）と実質的に同一平面上にあり得る。図５Ｂは、図５Ａに示した線Ａ－Ａについての図５Ａに描写した処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分断面図である。
【0045】
図５Ａに示すように、デッキ間誘電体構造体１２４は、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２の水平境界内に実質的に制限され得る。言い換えれば、デッキ間誘電体構造体１２４は、デッキ間誘電体構造体１２４がマイクロ電子デバイス構造体１００の階段領域１１４中に実質的に水平方向に拡張しないように形成される。メモリアレイ領域１１２の水平境界内にデッキ間誘電体構造体１２４を実質的に制限することは、例えば、以下で更に詳細に説明するように、マイクロ電子デバイス構造体１００の階段領域１１４内の階段構造体の形成に関する従来の問題及び複雑さを軽減し得る。
【0046】
凹部１２０（図３Ａ）の境界（例えば、水平境界、垂直境界）の外側の誘電体充填材料１２２（図４Ａ）の部分は、本明細書では詳細に説明されない従来のプロセス（例えば、従来の平坦化プロセス）を使用してデッキ間誘電体構造体１２４から除去され得る。例えば、凹部１２０（図３Ａ）の境界の外側の誘電体充填材料１２２（図４Ａ）の部分は、デッキ間誘電体構造体１２４を形成するために少なくとも１つの化学機械平坦化（ＣＭＰ）プロセスを使用して除去され得る。
【0047】
図６Ａを次に参照すると、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２内に開口部１２６（例えば、ビア）が形成され得、開口部１２６を実質的に塞ぐ（例えば、覆う）ように、開口部１２６の（例えば、Ｚ方向の）上部垂直境界にプラグ構造体１２８が形成され得る。図６Ｂは、図６Ａに示した線Ａ－Ａについての図６Ａに描写した処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分断面図である。
【0048】
図６Ｂに示すように、開口部１２６は、デッキ間誘電体構造体１２４及びデッキ間誘電体構造体１２４の垂直方向に下にある第１の予備的スタック構造体１０４の部分を通って、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２内のコンタクト構造体１１６まで垂直方向に（例えば、Ｚ方向に）拡張し得る。開口部１２６の各々は、その垂直方向に下にあるコンタクト構造体１１６の内の１つと少なくとも部分的に（例えば、実質的に）水平方向に（例えば、Ｘ方向に及びＹ方向に）整列され得る。開口部１２６の下部垂直境界は、コンタクト構造体１１６の表面（例えば、上面）によって画定され得、開口部１２６の水平境界は、第１の予備的スタック構造体１０４の表面（例えば、側面）（例えば、側面）（例えば、そのティア１１０の第１の絶縁性構造体１０６及び第２の絶縁性構造体１０８の表面）及びデッキ間誘電体構造体１２４によって画定され得る。開口部１２６は、以下で更に詳細に説明するように、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２内にピラー構造体を形成するために材料でその後充填され得る。
【0049】
開口部１２６の各々は、所望の幾何学的構成（例えば、所望の形状、及び所望の寸法）を示すように個々に形成され得る。幾つかの実施形態では、開口部１２６の各々は、柱状形状（例えば、円柱形状、長方形柱形状、卵形柱形状、ピラー形状）を示すように個々に形成され、単一の（例えば、唯一の）コンタクト構造体１１６を露出するようにサイズ化され、位置付けられる。例えば、開口部１２６の各々は、それによって少なくとも部分的に露出されたコンタクト構造体１１６の水平境界内に少なくとも部分的に（例えば、実質的に）位置するようにサイズ化され、位置付けられた実質的に円形の水平断面積を有する円柱形状を個々に示し得る。幾つかの実施形態では、開口部１２６の各々は、開口部１２６の下部垂直境界を画定するコンタクト構造体１１６の水平境界内に実質的に制限される。追加の実施形態では、開口部１２６の内の１つ以上は、開口部１２６の下部垂直境界の一部分を画定するコンタクト構造体１１６の水平境界を越えて水平方向に（例えば、Ｘ方向及び／又はＹ方向に）拡張する。
【0050】
マイクロ電子デバイス構造体１００のメモリアレイ領域１１２内に所望の量の開口部１２６を形成され得る。幾つかの実施形態では、メモリアレイ領域１１２内に形成される開口部１２６の量は、メモリアレイ領域１１２内のコンタクト構造体１１６の量と同じである。追加の実施形態では、メモリアレイ領域１１２内に形成される開口部１２６の量は、メモリアレイ領域１１２内のコンタクト構造体１１６の量とは異なる。例えば、開口部１２６の量は、コンタクト構造体１１６の全てよりも少ない量が開口部１２６によって露出されるように、コンタクト構造体１１６の量より少なくてもよい。
【0051】
開口部１２６は、本明細書では詳細に説明されない従来のプロセス（例えば、従来のフォトリソグラフィーパターニングプロセス、従来のエッチングプロセス）及び従来の処理装置を使用して形成され得る。
【0052】
図６Ｂを引き続き参照すると、プラグ構造体１２８は、デッキ間誘電体構造体１２４中に垂直方向に（例えば、Ｚ方向に）拡張し得、開口部１２６を塞ぎ得る。プラグ構造体１２８は、以下で更に詳細に説明するように、第１の予備的スタック構造体１０４の上方に追加の予備的スタック構造体を形成するための追加の処理作用中に開口部１２６が材料で充填されるのを防ぐように構成され得、位置付けられ得る。プラグ構造体１２８の各々は、その垂直方向に下ある開口部１２６の内の１つと少なくとも部分的に（例えば、実質的に）水平方向に（例えば、Ｘ方向に及びＹ方向に）整列され得る。プラグ構造体１２８の下部垂直境界は、開口部１２６の残りの未充填部分の上部垂直境界と、デッキ間誘電体構造体１２４の最下部垂直境界の垂直方向に上方のデッキ間誘電体構造体１２４の水平方向に拡張する表面とによって画定され得る。プラグ構造体１２８は、デッキ間誘電体構造体１２４の垂直境界（例えば、上部垂直境界、下部垂直境界）内に制限され得る。例えば、プラグ構造体１２８は、デッキ間誘電体構造体１２４の垂直方向に下にある第１の予備的スタック構造体１０４の部分中に垂直方向に拡張しなくてもよい。プラグ構造体１２８の水平境界は、デッキ間誘電体構造体１２４の垂直方向に拡張する表面（例えば、側面）によって画定され得る。
【0053】
プラグ構造体１２８の各々は、その下にある開口部１２６の内の少なくとも１つを塞ぐ（例えば、囲む）ことを容易にする所望の幾何学的構成（例えば、所望の形状、及び所望の寸法）を示すように個別に形成され得る。幾つかの実施形態では、プラグ構造体１２８の各々は、柱状形状（例えば、円柱形状、長方形柱形状、卵形柱形状、ピラー形状）を示すように個々に形成され、単一の（例えば、唯一の）開口部１２６を塞ぐようにサイズ化され、位置付けられる。例えば、プラグ構造体１２８の各々は、それによって塞がれた開口部１２６の水平方向の断面積を完全に覆うようにサイズ化され、位置付けられた実質的に円形の水平方向の断面積を有する円柱形状を個々に示し得る。プラグ構造体１２８の各々は、それによって塞がれた開口部１２６の水平境界を越えて拡張し得る。追加の実施形態では、プラグ構造体１２８の内の１つ以上は、プラグ構造体１２８の内の１つ以上が（例えば、その水平境界内で）それと動作可能に関連付けられた開口部１２６を塞ぐ限り、異なる形状及び／又は異なるサイズを示し得る。
【0054】
プラグ構造体１２８は、デッキ間誘電体構造体１２４内でそれと動作可能に関連付けられた（例えば、それによって塞がれた）開口部１２６の上部をブリッジすることが可能であり、第１の予備的スタック構造体１０４の上方に第２の予備スタック構造を形成するための追加の処理作用中に第１の予備的スタック構造体１０４内の開口部１２６の下部を材料で充填され始めることから保護することが可能である少なくとも１つの材料で各々個々に形成され得、それを含み得る。プラグ構造体１２８は、例えば、少なくとも１つの半導体材料（例えば、ポリシリコン等のシリコン材料）、少なくとも１つの導電性材料（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐａ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、及びＡｌの内の１つ以上等の少なくとも１つの金属、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、Ｍｇ基合金、Ｔｉ基合金、鋼、低炭素鋼、並びにステンレス鋼の内の１つ以上等の少なくとも１つの合金、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、及び導電性金属酸化物の内の１つ以上等の少なくとも１つの導電性金属含有材料、導電的にドープされたシリコン、導電的ドープされたゲルマニウム、及び導電的ドープされたシリコンゲルマニウムの内の１つ以上等の少なくとも１つの導電的にドープされた半導体材料）、並びに少なくとも１つの誘電体材料（例えば、誘電体酸化物、誘電体窒化物、誘電体酸窒化物、及び誘電体カルボキシ窒化物の内の１つ以上）の内の１つ以上を含み得る。幾つかの実施形態では、プラグ構造体１２８は、ポリシリコンで形成され、それを含む。追加の実施形態では、プラグ構造体１２８は、タングステン（Ｗ）で形成され、それを含む。更なる実施形態では、プラグ構造体１２８は、窒化チタン（ＴｉＮ）で形成され、それを含む。
【0055】
プラグ構造体１２８は、本明細書では詳細に説明されない従来のプロセス（例えば、従来のエッチングプロセス及び従来の平坦化プロセス等の従来の材料除去プロセス、従来の非コンフォーマル堆積プロセス等の従来の堆積プロセス）並びに従来の処理装置を使用して形成され得る。非限定的な例として、開口部１２６の形成に続いて、デッキ間誘電体構造体１２４は、デッキ間誘電体構造体１２４内に垂直方向に位置付けられた開口部１２６の上部の水平寸法を拡張（例えば、増加）するためにエッチングプロセスに供され得、プラグ材料は、開口部１２６の水平方向に拡張された上部の内側及び外側に非コンフォーマルに形成され得、デッキ間誘電体構造体１２４の垂直方向に下方の開口部１２６の部分に垂直方向に拡張し、該部分を充填することなく、開口部１２６をブリッジし得、閉鎖し得、その後、デッキ間誘電体構造体１２４の上部垂直境界の上にあるプラグ材料の部分は、プラグ構造体１２８を形成するために（例えば、ＣＭＰプロセス等の平坦化プロセスを介して）除去され得る。
【0056】
図７Ａを次に参照すると、第１の予備的スタック構造体１０４、デッキ間誘電体構造体１２４、及びプラグ構造体１２８の上又は上方に第２の予備的スタック構造体１３０が形成され得、その後、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２内の第２の予備的スタック構造体１３０、プラグ構造体１２８、デッキ間誘電体構造体１２４、及び第１の予備的スタック構造体１０４を通って垂直方向に拡張するように、ピラー構造体１３８が形成され得る。図７Ａに示すように、第２の予備的スタック構造体１３０は、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２及び階段領域１１４を通って水平方向に拡張し得、ピラー構造体１３８は、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２内に水平方向に制限され得る。図７Ｂは、図７Ａに示した線Ａ－Ａについての図７Ａに描写した処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分断面図である。
【0057】
第２の予備的スタック構造体１３０は、追加のティア１３６内に配列された追加の第１の絶縁性構造体１３２及び追加の第２の絶縁性構造体１３４の垂直方向に（例えば、Ｚ方向に）交互のシーケンスを含むように形成され得る。第２の予備的スタック構造体１３０の追加のティア１３６の各々は、追加の第２の絶縁性構造体１３４の内の少なくとも１つに垂直方向に隣接する追加の第１の絶縁性構造体１３２の内の少なくとも１つを含み得る。第２の予備的スタック構造体１３０は、所望の量の追加のティア１３６を含み得る。例えば、第２の予備的スタック構造体１３０は、追加の第１の絶縁性構造体１３２及び追加の第２の絶縁性構造体１３４の１０（１０）個以上の追加のティア１３６、２５（２５）個以上の追加のティア１３６、５０（５０）個以上の追加のティア１３６、１００（１００）以上の追加のティア１３６、１５０（１５０）個以上の追加のティア１３６、又は２００（２００）個以上の追加のティアを含み得る。第２の予備的スタック構造体１３０の追加のティア１３６の量は、第１の予備的スタック構造体１０４のティア１１０の量に等しくてもく（例えば、同じであり得）、又は第２の予備的スタック構造体１３０の追加のティア１３６の量は、第１の予備的スタック構造体１０４のティア１１０の量とは異なってもよい（例えば、よりも少なくてもよい、よりも多くてもよい）。
【0058】
第２の予備的スタック構造体１３０の追加の第１の絶縁性構造体１３２は、第１の予備的スタック構造体１０４の第１の絶縁性構造体１０６のエッチング選択性と実質的に同様のエッチング選択性を有し得る。例えば、追加の第１の絶縁性構造体１３２の材料組成は、第１の絶縁性構造体１０６の材料組成と実質的に同じであり得る。追加の第１の絶縁性構造体１３２のエッチング選択性はまた、デッキ間誘電体構造体１２４のエッチング選択性と実質的に同様であり得る。例えば、追加の第１の絶縁性構造体１３２の材料組成は、デッキ間誘電体構造体１２４の材料組成と実質的に同じであり得る。幾つかの実施形態では、第２の予備的スタック構造体１３０の追加の第１の絶縁性構造体１３２の各々は、ＳｉＯｘ（例えば、ＳｉＯ２）等の誘電酸化物材料で形成され、それを含む。
【0059】
第２の予備的スタック構造体１３０の追加の第２の絶縁性構造体１３４は、第１の予備的スタック構造体１０４の第２の絶縁性構造体１０８のエッチング選択性と実質的に同様のエッチング選択性を有し得る。例えば、追加の第２の絶縁性構造体１３４の材料組成はは、第２の絶縁性構造体１０８の材料組成と実質的に同じであり得る。追加の第２の絶縁性構造体１３４のエッチング選択性は、第１の予備的スタック構造体１０４の第１の絶縁性構造体１０６、デッキ間誘電体構造体１２４、及び第２の予備的スタック構造体１３０の追加の第１の絶縁性構造体１３２のエッチング選択性とは異なってもよい。追加の第２の絶縁性構造体１３４及び第２の絶縁性構造体１０８は、第１のエッチャントへの共通の（例えば、集合的な、相互の）曝露中に、第１の絶縁性構造体１０６、デッキ間誘電体構造体１２４、及び追加の第１の絶縁性構造体１３２に対して選択的にエッチング可能であり得、第１の絶縁性構造体１０６、デッキ間誘電体構造体１２４、及び追加の第１の絶縁性構造体１３２は、第２の異なるエッチャントへの共通の曝露中に、追加の第２の絶縁性構造体１３４及び第２の絶縁性構造体１０８に対して選択的に対してエッチング可能であり得る。幾つかの実施形態では、第２の予備的スタック構造体１３０の追加の第２の絶縁性構造体１３４の各々は、ＳｉＮｙ（例えば、Ｓｉ３Ｎ４）等の誘電体窒化物材料で形成され、それを含む。
【0060】
その追加の第１の絶縁性構造体１３２及び追加の第２の絶縁性構造体１３４の追加のティア１３６を含む第２の予備的スタック構造体１３０は、本明細書では詳細に説明されない従来のプロセス（例えば、従来の材料堆積プロセス）及び従来の処理装置を使用して形成され得る。
【0061】
図７Ｂに示すように、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２内において、ピラー構造体１３８は、第２の予備的スタック構造体１３０の上面からコンタクト構造体１１６の上面まで垂直方向に拡張するように形成され得る。ピラー構造体１３８は、コンタクト構造体１１６上に少なくとも部分的に（例えば、実質的に）着地し得、物理的に接触し得る。ピラー構造体１３８は、デッキ間誘電体構造体１２４及び第１の予備的スタック構造体１０４を通って垂直方向に拡張する開口部１２６（図６Ａ及び図６Ｂ）、並びに開口部１２６（図６Ａ及び図６Ｂ）に接続するために第２の予備的スタック構造体１３０及びプラグ構造体１２８を通って垂直方向に拡張するように形成された追加の開口部の残部を実質的に充填するように形成され得る。別の言い方をすれば、ピラー構造体１３８は、開口部１２６（図６Ａ及び６Ｂ）の内の１つと、第２の予備的スタック構造体１３０及びプラグ構造体１２８を通って開口部１２６（図６Ａ及び図６Ｂ）の内の１つの未充填部分まで垂直方向に拡張するように形成された追加の開口部との組み合わせから各々個々に形成された相対的に大きな開口部を実質的に充填するように形成され得る。
【0062】
ピラー構造体１３８は、以下で更に詳細に説明するように、マイクロ電子デバイス構造体１００の後続の処理（例えば、いわゆる“置換ゲート”又は“ゲートラスト”処理）に続くマイクロ電子デバイス構造体１００に対するメモリアレイ領域１１２内のメモリセルの垂直ストリングの形成を容易にする１つ以上の材料で各々個々に形成され得、それを含み得る。非限定的な例として、ピラー構造体１３８の各々は、少なくとも１つの電荷蓄積構造体により少なくとも部分的に水平方向に囲まれた半導体構造体（例えば、半導体ピラー）を含むように個々に形成され得る。半導体構造体は、例えば、ポリシリコン構造体（例えば、ポリシリコンピラー）又はシリコンゲルマニウム構造体（例えば、シリコンゲルマニウムピラー）を含み得る。電荷蓄積構造体は、例えば、電荷トラップ構造体（例えば、酸化物窒化物酸化物（“ＯＮＯ”）材料を含む電荷トラップ構造体）を含み得る。
【0063】
それらの半導体構造体及び電荷蓄積構造体を含むピラー構造体１３８は、本明細書では詳細に説明されない従来のプロセス（例えば、従来の材料堆積プロセス、従来の材料除去プロセス）及び従来の処理装置を使用して形成され得る。
【0064】
図８Ａを次に参照すると、マイクロ電子デバイス構造体１００の階段領域１１４の水平境界内の第２の予備的スタック構造体１３０の部分内に上部スタジアム構造体１４０が形成され得る。上部スタジアム構造体１４０は、第２の予備的スタック構造体１３０の追加のティア１３６の水平端により画定されるステップ１４６を各々有する対向する階段構造体１４４を各々個々に含み得る。第２の予備的スタック構造体１３０中に垂直方向に拡張するように形成されたトレンチ１４２（例えば、開口部）の境界（例えば、垂直境界、水平境界）は、上部スタジアム構造体１４０によって少なくとも部分的に画定される。トレンチ１４２は、上部スタジアム構造体１４０の内の１つの対向する階段構造体１４４の間に各々個々に水平方向に介在し得る。図８Ｂは、図８Ａに示した線Ａ－Ａについての図８Ａに描写した処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分断面図である。
【0065】
図８Ａに示すように。複数の（例えば、２つ以上の）上部スタジアム構造体１４０は、第２の予備的スタック構造体１３０内で相互に実質的に同じ高さ（例えば、垂直位置）に位置付けられるように形成され得る。幾つかの実施形態では、上部スタジアム構造体１４０の内の少なくとも１つの垂直境界（例えば、最上部垂直境界、最下部垂直境界）は、上部スタジアム構造体の内の他の少なくとも１つの垂直境界（例えば、最上部垂直境界、最下部垂直境界）と実質的に同じである。追加の実施形態では、上部スタジアム構造体１４０の内の少なくとも１つは、上部スタジアム構造体１４０の他の少なくとも１つとは異なる、第２の予備的スタック構造体１３０内の１つ以上の高さ（例えば、垂直位置）に位置付けられるように形成される。例えば、上部スタジアム構造体１４０の内の少なくとも１つは、上部スタジアム構造体１４０の内の他の少なくとも１つとは異なる少なくとも１つの異なる垂直境界（例えば、異なる最上部垂直境界、異なる最下部垂直境界）を示すように形成され得る。
【0066】
上部スタジアム構造体１４０の任意の所望の量及び分布（例えば、間隔及び配列）は、マイクロ電子デバイス構造体１００の階段領域１１４内の第２の予備的スタック構造体１３０の部分内に形成され得る。図８Ａに示すように、幾つかの実施形態では、上部スタジアム構造体１４０の内の２（２）つが、マイクロ電子デバイス構造体１００の階段領域１１４内の第２の予備的スタック構造体１３０の部分内に形成される。追加の実施形態では、上部スタジアム構造体１４０の内の２（２）つ以上（例えば、３（３）つ以上、４（４）つ以上、５（５）つ以上、１０（１０）個以上、２５（２５）個以上）が、マイクロ電子デバイス構造体１００の階段領域１１４内の第２の予備的スタック構造体１３０の部分内に形成される。そうした実施形態では、上部スタジアム構造体１４０は、上部スタジアム構造体１４０の各々が水平方向に（例えば、Ｘ方向に）隣接するスタジアム構造１２の内の他の各々から実質的に同じ距離で相互に分離されるように、実質的に均一に（例えば、等しく、均等に）離隔され得、又は上部スタジアム構造体１４０は、上部スタジアム構造体１４０の内の少なくとも１つが、上部スタジアム構造体１４０に水平方向に（例えば、Ｘ方向に）隣接する上部スタジアム構造体１４０の内の他の少なくとも２つから異なる（例えば、等しくない）距離だけ分離されるように、少なくとも部分的に不均一に（例えば、等しくなく、不均等に）離隔され得る。
【0067】
図８Ａに示すように。上部スタジアム構造体１４０の各々の対向する階段構造体１４４は、前方階段構造体１４４ａと、前方階段構造体１４４ａをミラーリングする後方階段構造体１４４ｂとを個々に含み得る。前方階段構造体１４４ａの上部から前方階段構造体１４４ａの底部まで拡張するファントム線は、正の勾配を有し得、後方階段構造体１４４ｂの上部から後方階段構造体の底部まで拡張する別のファントム線は、負の勾配を有し得る。追加の実施形態では、上部スタジアム構造体１４０の内の１つ以上（例えば、各々）は、前方階段構造体１４４ａを含むが、後方階段構造体１４４ｂを含まないように修正され得る（例えば、後方階段構造体１４４ｂは存在しなくてもよい）。追加の実施形態では、上部スタジアム構造体１４０の内の１つ以上（例えば、各々）は、後方階段構造体１４４ｂを含むが、前方階段構造体１４４ａを含まないように修正され得る（例えば、前方階段構造体１４４ａは存在しなくてもよい）。
【0068】
上部スタジアム構造体１４０の各々は、所望の量のステップ１４６を含むように個々に形成され得る。上部スタジアム構造体１４０の各々は、上部スタジアム構造体１４０の相互に実質的に同じ量のステップ１４６を含み得、又は上部スタジアム構造体１４０の内の少なくとも１つは、上部スタジアム構造体１４０の他の少なくとも１つとは異なる量のステップ１４６を含み得る。幾つかの実施形態では、上部スタジアム構造体１４０の各々のステップ１４６は、相互に水平方向（例えば、Ｘ方向に）に隣接するステップ１４６が相互に垂直方向に（例えば、Ｚ方向に）隣接する第２の予備的スタック構造体１３０の追加のティア１３６に対応するように、順番に配列される。追加の実施形態では、上部スタジアム構造体１４０の内の１つ以上のステップ１４６は、相互に水平方向に（例えば、Ｘ方向に）隣接する上部スタジアム構造体１４０の少なくとも幾つかのステップ１４６が相互に垂直方向に（例えば、Ｚ方向に）隣接しない第２の予備的スタック構造体１３０のティア１３６に対応するように、順不同に配列される。
【0069】
上部スタジアム構造体１４０は、本明細書では詳細に説明されない従来のプロセス（例えば、従来のフォトリソグラフィーパターニングプロセス、従来の材料除去プロセス）及び従来の処理装置を使用してマイクロ電子デバイス構造体１００の階段領域１１４内の第２の予備的スタック構造体１３０の部分内に形成され得る。
【0070】
図９Ａを次に参照すると、マイクロ電子デバイス構造体１００は、上部スタジアム構造体１４０の内の他の１つ以上に対して１つ以上の上部スタジアム構造体の（例えば、Ｚ方向の）深さを増加させ、少なくとも１つの下部スタジアム構造体１４８を形成するために、１つ以上の材料除去プロセス（例えば、１つ以上のチョッピングプロセス）に供され得る。図９Ａに示すように、下部スタジアム構造体１４８は、第１の予備的スタック構造体１０４内に垂直方向に位置付けられるように形成され得る一方、上部スタジアム構造体１４０は、第２の予備的スタック構造体１３０内に垂直方向に位置付けられたままであり得る。図９Ｂは、図９Ａに示した線Ａ－Ａについての図９Ａに描写した処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分断面図である。
【0071】
下部スタジアム構造体１４８は、マイクロ電子デバイス構造体１００内の（例えば、第２の予備的スタック構造体１３０ではなく第１の予備的スタック構造体１０４内の）相対的に低い垂直位置に位置することを除いて、下部スタジアム構造体１４８を形成するために使用される上部スタジアム構造体１４０と実質的に同様であり得る。図９Ａに示すように、下部スタジアム構造体１４８の各々は、第１の予備的スタック構造体１１０のティア１１０の水平端により画定されるステップ１５２を各々有する対向する階段構造体１５０（例えば、前方階段構造体１５０ａ、及び前方階段構造体１５０ａをミラーリングする後方階段構造体１５０ｂ）を含み得る。第２の予備的スタック構造体１３０を通って第１の予備的スタック構造体１０４中に垂直方向に拡張するように形成された１つ以上の追加のトレンチ１４９（例えば、追加の開口部）の境界（例えば、垂直境界、水平境界）は、下部スタジアム構造体１４８により部分的に画定され得る。追加のトレンチ１４９は、下部スタジアム構造体１４８の内の１つの対向する階段構造体１５０の間に各々個々に水平方向に介在し得る。第１の予備的スタック構造体１０４のティア１１０の水平端に位置することを別として、下部スタジアム構造体１４８の対向する階段構造体１５０（それらのステップ１５２の構成を含む）は、下部スタジアム構造体１４８を形成するために利用される上部スタジアム構造体１４０の対向する階段構造体１４４（それらのステップ１４６の構成を含む）と実質的に同様に形成され得る。
【0072】
図９Ａに示すように、デッキ間誘電体構造体１２４の少なくとも一部分と同じ（例えば、Ｚ方向の）垂直位置にある第１の予備的スタック構造体１０４のティア１１０は、それらの中の下部スタジアム構造体１４８の部分（例えば、ステップ１５２）を実質的に含まなくてもよい。例えば、下部スタジアム構造体１４８のステップ１５２の全ては、デッキ間誘電体構造体１２４の少なくとも一部分と同じ（例えば、Ｚ方向の）垂直位置に位置する第１の予備的スタック構造体１０４のティア１１０の垂直方向に下方に位置付けられ得る。デッキ間誘電体構造体１２４の少なくとも一部分と同じ（例えば、Ｚ方向の）垂直位置にある第１の予備的スタック構造体１０４のティア１１０は、以下で更に詳細に説明するように、第１の予備的スタック構造体１０４及び第２の予備的スタック構造体１３０から続いて形成されるスタック構造体の非アクティブ（例えば、ダミー）領域を形成し得る。追加の実施形態では、デッキ間誘電体構造体１２４の少なくとも一部分と同じ（例えば、Ｚ方向の）垂直位置にある第１の予備的スタック構造体１０４のティア１１０の内の１つ以上は、それらの中の下部スタジアム構造体１４８の部分（例えば、１つ以上のステップ１５２）を含み得る。
【0073】
下部スタジアム構造体１４８は、マスキング材料を含まない（例えば、マスキング材料により充填されない）第２の予備的スタック構造体１３０内に形成されたトレンチ１４２の内の少なくとも１つを残しつつ、第２の予備的スタック構造体１３０内に形成されたトレンチ１４２の内の少なくとも１つ内にマスキング材料を配備することによって形成され得る。その後、トレンチ１４２の内の少なくとも１つは、デッキ間誘電体構造体１２４の下部垂直境界の垂直方向に下方で終端するように、少なくとも１つの材料除去プロセス（例えば、少なくとも１つのチョッピングプロセス）を使用して第１の予備的スタック構造体１０４中に垂直方向に拡張させられ得る。トレンチ１４２の内の他の少なくとも１つを垂直方向に拡張することは、追加のトレンチ１４９及び下部スタジアム構造体１４８を形成し得る。マスキング材料は、それで充填されたトレンチ１４２の内の少なくとも１つの垂直方向に下にあり、水平境界内にある第２の予備的スタック構造体１３０及び第１の予備的スタック構造体の部分が材料除去プロセス中に除去されることから実質的に保護し得る。
【0074】
図１０Ａを次に参照すると、トレンチ１４２（図９Ａ）及び追加のトレンチ１４９（図９Ａ）内に絶縁材料１５４が形成され得、マイクロ電子デバイス構造体１００は、第１の予備的スタック構造体１０４（図９Ａ）の第２の絶縁性構造体１０８（図９Ａ）及び第２の予備的スタック構造体（図９Ａ）の追加の第２の絶縁性構造体１３４（図９Ａ）を導電性構造体１５６（図９Ａ）と少なくとも部分的に置換し、スタック構造体１６０を形成するために、いわゆる“置換ゲート”又は”ゲートラスト”処理作用に供され得る。スタック構造体１６０は、ティア１５８内に配列された導電性構造体１５６及び絶縁性構造体１５７の垂直方向に（例えば、Ｚ方向に）交互のシーケンスを含む。絶縁性構造体１５７は、第１の予備的スタック構造体１０４（図９Ａ）の第１の絶縁性構造体１０６（図９Ａ）及び第２の予備的スタック構造体１３０（図９Ａ）の追加の第１の絶縁性構造体１３２（図９Ａ）の残り（例えば、残部）に対応し得る。スタック構造体１６０のティア１５８の各々は、絶縁性構造体１５７の内の少なくとも１つに垂直方向に隣接する導電性構造体１５６の内の少なくとも１つを含む。図１０Ｂは、図１０Ａに示した線Ａ－Ａについての図１０Ａに描写した処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分断面図である。
【0075】
絶縁材料１５４は、少なくとも１つの誘電体酸化物材料（例えば、ＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘの内の１つ以上）、少なくとも１つの誘電体窒化物材料（たとえば、ＳｉＮｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯｘＮｙ）、並びに少なくとも１つの誘電体カルボキシ窒化物材料（例えば、ＳｉＯｘＣｚＮｙ）の内の１つ以上等の少なくとも１つの誘電体材料から形成され得、それらを含み得る。絶縁材料１５４は、少なくとも１つの誘電体材料の実質的に均一な分布又は実質的に不均一な分布を含み得る。幾つかの実施形態では、絶縁材料１５４は、ＳｉＯｘ（例えば、ＳｉＯ２）で形成され、それを含む。絶縁材料１５４は、本明細書では詳細に説明されない従来のプロセス（例えば、従来の材料堆積プロセス）及び従来の処理装置を使用して形成され得る。
【0076】
スタック構造体１６０のティア１５８の導電性構造体１５６は、金属（例えば、Ｗ、Ｔｉ、Ｍｏ、Ｎｂ、Ｖ、Ｈｆ、Ｔａ、Ｃｒ、Ｚｒ、Ｆｅ、Ｒｕ、Ｏｓ、Ｃｏ、Ｒｈ、Ｉｒ、Ｎｉ、Ｐａ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕ、Ａｌ）、合金（例えば、Ｃｏ基合金、Ｆｅ基合金、Ｎｉ基合金、Ｆｅ及びＮｉ基合金、Ｃｏ及びＮｉ基合金、Ｆｅ及びＣｏ基合金、Ｃｏ及びＮｉ及びＦｅ基合金、Ａｌ基合金、Ｃｕ基合金、Ｍｇ基合金、Ｔｉ基合金、鋼、低炭素鋼、ステンレス鋼）、導電性金属含有材料（例えば、導電性金属窒化物、導電性金属ケイ化物、導電性金属炭化物、導電性金属酸化物）、導電的にドープされた半導体材料（例えば、導電的にドープされたＳｉ、導電的にドープされたＧｅ、導電的にドープされたＳｉＧｅ）の内の１つ以上等の少なくとも１つの導電性材料で形成され、それらを含み得る。幾つかの実施形態では、導電性構造体１５６は、タングステン（Ｗ）で形成され、それを含む。
【0077】
図１０Ｂを参照すると、導電性構造体１５６（したがって、導電性構造体１５６及び絶縁性構造体のティア１５８を含むスタック構造体１６０）を形成するために、スロット１６８（例えば、スリット、トレンチ）は、個別のブロック１７０を形成するように第２の予備的スタック構造体１３０（図９Ａ及び図９Ｂ）、デッキ間誘電体構造体１２４、並びに第１の予備的スタック構造体１３０（図９Ａ及び９Ｂ）を通って垂直方向に拡張するように形成され得る。その後、第１の予備的スタック構造体１０４（図９Ａ及び図９Ｂ）の第２の絶縁性構造体１０８（図９Ａ及び第９Ｂ）の部分並びに第２の予備的スタック構造体１３０（図９Ａ及び９Ｂ）の追加の第２の絶縁性構造体１３４（図９Ａ及び図９Ｂ）の部分は、スロット１６８を通って選択的に除去され（例えば、選択的にエッチングされ、発掘され）得、導電性構造体１５６を形成するために導電性材料と置換され得る。導電性構造体１５６の内の幾つかは、マイクロ電子デバイス構造体１００のためのアクセス線構造体（例えば、ワード線構造体）として機能し得、導電性構造体１５６の内のその他は、マイクロ電子デバイス構造体１００のための選択ゲート構造体として機能し得る。導電性構造体１５６の形成に続いて、スロット１６８は、図１０Ｂに描写するように、少なくとも１つの誘電体充填材料１７２、及び随意に、少なくとも１つの誘電体ライナー材料１７４で充填され得る。
【0078】
スロット１６８内に形成され、スロット１６８を少なくとも部分的に充填する誘電体充填材料１７２は、少なくとも１つの誘電体酸化物材料（例えば、１つ以上のＳｉＯｘ、ホスホシリケートガラス、ボロシリケートガラス、ボロホスホシリケートガラス、フルオロシリケートガラス、ＡｌＯｘ、ＨｆＯｘ、ＮｂＯｘ、ＴｉＯｘ、ＺｒＯｘ、ＴａＯｘ、及びＭｇＯｘ）、少なくとも１つの誘電体窒化物材料（例えば、ＳｉＮｙ）、少なくとも１つの誘電体酸窒化物材料（例えば、ＳｉＯｘＮｙ）、並びに少なくとも１つ誘電体カルボキシナイトライド材料（例えば、ＳｉＯｘＣｚＮｙ）の内の１つ以上等の少なくとも１つの誘電体材料を含み得る。誘電体充填材料１７２は、少なくとも１つの誘電体材料の実質的に均一な分布又は実質的に不均一な分布を含み得る。幾つかの実施形態では、誘電体充填材料１７２は、誘電体材料の実質的に均一な分布を示す。更なる実施形態では、誘電体充填材料１７２は、少なくとも１つの誘電体材料の実質的に不均一な分布を示す。誘電体充填材料１７２は、例えば、少なくとも２つの異なる誘電体材料のスタック（例えば、ラミネート）で形成され得、それを含み得る。幾つかの実施形態では、誘電体充填材料１７２は、ＳｉＯ２で形成され、それを含む。また、形成される場合、誘電体ライナー材料１７４は、誘電体充填材料１７２とスタック構造体１６０の導電性構造体１５６との間に介在するように形成され得る。誘電体ライナー材料は、例えば、（例えば、誘電体充填材料１７２が、ＳｉＯ２等の誘電体酸化物材料を含むように形成される場合に）誘電体充填材料１７２の形成中に導電性構造体１５６の酸化を妨害又は防止するために用いられる非酸化物誘電体材料（ＳｉＮｙ等の誘電体窒化物材料）を含み得る。
【0079】
図１０Ａを再び参照すると、スタック構造体１６０の形成に続いて、マイクロ電子デバイス構造体１００は、下部デッキ１６２と、下部デッキ１６２の垂直方向に上にある上部デッキ１６４と、及び下部デッキ１６２と上部デッキ１６４との垂直方向に間に介在するデッキ間セクション１６６とを含み得る。下部デッキ１６２は、デッキ間誘電体構造体１２４の垂直方向に下にあるスタック構造体１６０のティア１５８を含み得る。上部デッキ１６４は、デッキ間誘電体構造体１２４の垂直方向に上にあるスタック構造体１６０のティア１５８を含み得る。デッキ間セクション１６６は、デッキ間誘電体構造体１２４と、デッキ間誘電体構造体１２４に水平方向に隣接し、垂直境界内にあるスタック構造体１６０のティア１５８とを含み得る。デッキ間セクション１６６内において、スタック構造体１６０のティア１５８は、マイクロ電子デバイス構造体１００の階段領域１１４内に水平方向に制限され得、デッキ間誘電体構造体１２４は、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２内に水平方向に制限され得る。デッキ間セクション１６６内のスタック構造体１６０のティア１５８は、マイクロ電子デバイス構造体１００を含むマイクロ電子デバイスの２つ以上のコンポーネント（例えば、メモリセル、ストリングドライバ）間の電気的通信を容易にしない、いわゆる“ダミーティア”を含み得る。逆に、マイクロ電子デバイス構造体１００の下部デッキ１６２及び上部デッキ１６４内のスタック構造体１６０のティア１５８の少なくとも幾つかは、マイクロ電子デバイス構造体１００を含むマイクロ電子デバイスの２つ以上のコンポーネント（例えば、メモリセル、ストリングドライバ）間の電気的通信を容易にする、いわゆる”アクティブティア”を含む。随意に、デッキ間セクション１６６に垂直方向に近接する（例えば、垂直方向に隣接する）下部デッキ１６２内のスタック構造体１６０のティア１５８の内の１つ以上は、下部デッキ内のスタック構造体１６０のティア１５８の内の他の１つ以上がアクティブティアを含む限り、ダミーティアを含み得、及び／又はデッキ間セクション１６６に垂直方向に近接する（例えば、垂直方向に隣接する）上部デッキ１６４内のスタック構造体１６０のティア１５８の内の１つ以上は、上部デッキ１６４内のスタック構造体１６０のティア１５８の内の他の１つ以上がアクティブティアを含む限り、ダミーティアを含み得る。
【0080】
したがって、開示の実施形態に従えば、マイクロ電子デバイスは、メモリアレイ領域及び階段領域を有するマイクロ電子デバイス構造体を含む。マイクロ電子デバイス構造体は、スタック構造体、階段構造体、及び半導体ピラー構造体を含む。スタック構造体は、導電性構造体と、導電性構造体に垂直方向に隣接する絶縁性構造体とを各々含むティアを有する。スタック構造体は、ティアのグループを含むデッキと、デッキの垂直方向に上にあり、ティアの追加のグループを含む追加のデッキと、デッキと追加のデッキとの垂直方向に間のデッキ間セクションとを含む。デッキ間セクションは、メモリアレイ領域内で水平方向に制限された誘電体構造体と、誘電体構造体の垂直境界内にあり、階段領域内で水平方向に制限されたティアの別のグループとを含む。階段構造体は、階段領域内で水平方向に制限され、デッキ及び追加のデッキ内のスタック構造体のティアのエッジを含むステップを有する。半導体ピラー構造体は、メモリアレイ領域内で水平方向に制限され、スタック構造体を通って垂直方向に拡張する。
【0081】
更に、開示の実施形態に従えば、マイクロ電子デバイスを形成する方法は、メモリアレイ領域及び階段領域を有するマイクロ電子デバイス構造体を形成することを含む。マイクロ電子デバイス構造体は、ティア内に配列された第１の絶縁性構造体及び第２の絶縁性構造体の垂直方向に交互のシーケンスを含む第１の予備的スタック構造体を含むように形成される。誘電体構造体は、第１の予備的スタック構造体の上部内に形成され、メモリアレイ領域の水平境界内に実質的に制限される。第２の予備的スタック構造体は、第１の予備的スタック構造体及び誘電体構造体の上方に形成される。第２の予備的スタック構造体は、追加のティア内に配列された追加の第１の絶縁性構造体及び追加の第２の絶縁性構造体の垂直方向に交互のシーケンスを含む。半導体ピラー構造体は、メモリアレイ領域内の第２の予備的スタック構造体、誘電体構造体、及び第１の予備的スタック構造体の部分を通って垂直方向に拡張するように形成される。階段構造体は、階段領域内の第２の予備的スタック構造体及び第１の予備的スタック構造体の部分内に形成される。階段構造体の内の幾つかは、第１の予備的スタック構造体のティアの水平端を含むステップを有する。階段構造体の内のその他は、第２の予備的スタック構造体の追加のティアの水平端を含む追加のステップを有する。第２の絶縁性構造体及び追加の第２の絶縁性構造体は、導電性構造体と少なくとも部分的に置換される。
【0082】
図１１Ａ～図２０Ｂは、マイクロ電子デバイス（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）を形成する別の方法の実施形態を説明する簡略化された部分断面図である。図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ、図１９Ｂ、及び図２０Ｂは、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ、図１９Ａ、及び図２０Ａに夫々描写された線Ｂ－Ｂについての部分断面図である。図１１Ａ～図２０Ｂ及び以下の関連する説明全体を通じて、図１Ａ～図２０Ｂを参照して以前に説明したマイクロ電子デバイス構造体１００の機構と機能的に同様の機構（例えば、構造体、材料、領域）は、１００ずつ増加する同様の参照番号を用いて言及されている。繰り返しを避けるために、図１１Ａ～図２０Ｂに示される全ての機構が本明細書に詳細に説明されていない。むしろ、以下に別段の説明されない限り、図１１Ａ～図２０Ｂでは、（以前に説明した機構が本段落の前に最初に説明されるか、それとも本段落の後に最初に説明されたか否かに関わらず）以前に説明した機構の参照番号の１００ずつ増加した参照番号により指定される機構は、以前に説明した機構と実質的に同様であり、実質的に同じ方法で形成されることは理解されるであろう。
【0083】
図１１Ａを参照すると、マイクロ電子デバイス構造体２００は、ベース構造体２０２と、ベース構造体２０２の上又は上方のコンタクト構造体２１６と、ベース構造体２０２及びコンタクト構造体２１６の上又は上方の第１の予備的スタック構造体２０４とを含むように形成され得る。第１の予備的スタック構造体２０４は、ティア２１０内に配列された第１の絶縁性構造体２０６及び第２の絶縁性構造体２０８の垂直方向に（例えば、Ｚ方向に）交互のシーケンスを含む。図１１Ａに示すように、マイクロ電子デバイス構造体２００は、メモリアレイ領域２１２と、メモリアレイ領域２１２の第１の水平境界に水平方向に（例えば、Ｘ方向に）隣接する階段領域２１０とを含む。ベース構造体２０２及び第１の予備的スタック構造体２０４は、メモリアレイ領域２１２及び階段領域２１０を通って水平方向に拡張する。ベース構造体２０２、コンタクト構造体２１６、第１の予備的スタック構造体２０４（その第１の絶縁性構造体２０６及び第２の絶縁性構造体２０８のティア２１０を含む）、マイクロ電子デバイス構造体２００のメモリアレイ領域２１２、並びにマイクロ電子デバイス構造体２００の階段領域２１４は、図１Ａを参照して以前に説明したベース構造体１０２、コンタクト構造体１１６、第１の予備的スタック構造体１０４（その第１の絶縁性構造体１０６及び第２の絶縁性構造体１０８のティア１１０を含む）、マイクロ電子デバイス構造体１００のメモリアレイ領域１１２、並びにマイクロ電子デバイス構造体１００の階段領域１１４と個別に実質的に同様に形成され得る。図１１Ｂは、図１１Ａに示した線Ｂ－Ｂについての図１１Ａに描写した処理段階におけるマイクロ電子デバイス構造体２００の簡略化された部分断面図である。
【0084】
図１２Ａを次に参照すると、第１の予備的スタック構造体２０４の上又は上方にフォトレジスト構造体２１８が形成され得る。フォトレジスト構造体２１８は、マイクロ電子デバイス構造体２００のメモリアレイ領域２１２及びマイクロ電子デバイス構造体２００の階段領域２１４内の部分に渡って水平方向に拡張し得る。図１２Ｂは、図１２Ａに示した線Ｂ－Ｂについての図１２Ａに描写した処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分断面図である。
【0085】
図１２Ｂを参照すると、フォトレジスト構造体２１８は、それを通って垂直方向に拡張する開口部２１９を含むように形成され得る。開口部２１９は、第１の予備的スタック構造体２０４の上面の一部分に各々個々に垂直方向に拡張し得、該一部分を露出し得、マイクロ電子デバイス構造体２００のメモリアレイ領域２１２及びマイクロ電子デバイス構造体２００の階段領域２１０を通って実質的に直線的に水平方向に各々個々に拡張し得る。図１２Ｂに示すように、開口部２１９は、コンタクト構造体２１６の（例えば、Ｙ方向の）水平境界の外側に水平方向に（例えば、Ｙ方向に）位置付けられ得る。開口部２１９の水平位置は、以下で更に詳細に説明するように、第１の予備的スタック構造体２０４（及び第１の予備的スタック構造体２０４の上方に形成される第２の予備的スタック構造体）を通って形成されるスロットの水平位置に対応し得る。開口部２１９は、開口部２１９の水平位置で第１の予備的スタック構造体２０４内に続いて形成されるスロットの所定の幅よりも大きい幅Ｗ１（例えば、Ｙ方向の水平寸法）を有するように各々個々に形成され得る。
【0086】
フォトレジスト構造体２１８は、以下に詳細に説明するように、その垂直方向に下にある第１の予備的スタック構造体２０４（例えば、その第１の絶縁性構造体２０６及び第２の絶縁性構造体２０８のティア２１０を含む）の部分をその後の処理中の除去から保護するためのマスクとして機能し得る。フォトレジスト構造体２１８は、ポジティブトーンフォトレジスト材料又はネガティブトーンフォトレジスト材料等のフォトレジスト材料で形成され得、それを含み得る。適切なフォトレジスト材料（例えば、ポジティブトーンフォトレジスト材料、ネガティブトーンフォトレジスト材料）は当技術分野で知られており、それ故、本明細書では詳細に説明されない。フォトレジスト構造体１１８は、例えば、１３．７ｎｍ、１５７ｎｍ、１９３ｎｍ、２４８ｎｍ、又は３６５ｎｍの波長システムと、１９３ｎｍ波長の液浸システムと、及び/又は電子ビームリソグラフィーシステムと互換性があり得る。また、それを通って拡張する開口部２１９を含むフォトレジスト構造体２１８は、従来のプロセス（例えば、１つ以上のＰＶＤ、ＣＶＤ、ＡＬＤ、及びスピンコーティング等の従来の堆積プロセス、従来のフォトリソグラフィプロセス、従来の材料除去プロセス）を使用して形成され得る。そうしたプロセスは当技術分野で知られており、それ故、本明細書では詳細に説明されない。
【0087】
図１３Ａを次に参照すると、マイクロ電子デバイス構造体２００は、フォトレジスト構造体２１８（図１２Ａ及び１２Ｂ）内の開口部２１９（図１２Ｂ）の垂直方向に下にあり水平境界内にある第１の予備的スタック構造体２０４の相対的に垂直方向に高いティア２１０（例えば、最上部のティア）の部分を選択的に除去するために材料除去プロセスに供され得る。図１３Ｂは、図１３Ａに示した線Ｂ－Ｂについての図１３Ａに描写した処理段階におけるマイクロ電子デバイス構造体２００の簡略化された部分断面図である。図１３Ｂに示すように、材料除去プロセスは、第１の予備的スタック構造体１０４中に部分的に垂直方向に拡張する凹部２２０（例えば、トレンチ、開口部）を形成し得る。凹部２２０は、マイクロ電子デバイス構造体２００のメモリアレイ領域２１２及びマイクロ電子デバイス構造体２００の階段領域２１４を通って実質的に直線的に水平方向に各々個々に拡張し得る。凹部２２０の各々は、凹部２２０を形成するために用いられるフォトレジスト構造体２１８（図１２Ａおよび図１２Ｂ）内の開口部２１９（図１２Ｂ）として、（例えば、Ｙ方向の）実質的に水平位置及び水平寸法（例えば、Ｙ方向の幅Ｗ１、Ｘ方向の長さ）を個々に有し得る。凹部２２０の形成に続いて、フォトレジスト構造２１８（図１２Ａ及び図１２Ｂ）の残りの（例えば、除去されていない）部分は、もしあれば、除去され得る。
【0088】
材料除去プロセスは、第１の予備的スタック構造体２０４の所望の数のティア２１０の部分（例えば、フォトレジスト構造体２１８（図１２Ａ及び図１２Ｂ）のフォトレジスト材料により保護されていない部分）を除去するように制御され得る。図１３Ｂに示すように、幾つかの実施形態では、材料除去プロセスは、その第１の絶縁性構造体２０６及び第２の絶縁性構造体２０８の部分を含む第１の予備的スタック構造体２０４の２（２）つの相対的に垂直方向に最も高いティア（例えば、２（２）つの最上部のティア）の部分を除去する。追加の実施形態では、材料除去プロセスは、第１の予備的スタック構造体２０４の異なる数の相対的に垂直方向に高いティア２１０の部分を除去し得る。非限定的な例として、材料除去プロセスは、第１の予備スタック構造体２０４の単一の（例えば、唯一の）相対的に垂直方向に最も高いティア２１０（例えば、最上部のティア）の部分を除去するように制御され得る。別の非限定的な例として、材料除去プロセスは、第１の予備的スタック構造体２０４の３（３）つの相対的に垂直方向に最も高いティア２１０（例えば、３（３）つの最上部のティア）の部分、第１の予備的スタック構造体２０４の４（４）つの相対的に垂直方向に最も高いティア２１０（例えば、４（４）つの最上部のティア）の部分、又は第１の予備的スタック構造体２０４の５（５）つ以上の相対的に垂直方向に最も高いティア２１０（例えば、５（５）つの最上部のティア）等の、第１の予備的スタック構造体２０４の２（２）つを超える相対的に垂直方向に最も高いティア２１０の部分を除去するように制御され得る。
【0089】
フォトレジスト構造体２１８（図１２Ａ及び図１２Ｂ）内の開口部２１９（図１２Ｂ）の垂直方向に下にあり水平境界内にある第１の予備的スタック構造体２０４の相対的に垂直方向に高いティア２１０の部分は、本明細書では詳細に説明されない従来の材料除去プロセス（例えば、従来の異方性エッチングプロセス等の従来のエッチングプロセス）を使用して除去され得る。例えば、フォトレジスト構造体２１８（図１２Ａ及び図１２Ｂ）内の開口部２１９（図１２Ｂ）の垂直方向に下にあり水平境界内にある第１の予備的スタック構造体２０４の最上部のティア２１０の部分は、エッチングサイクルを使用して除去され得、これは、第１のエッチング作用（例えば、第１の異方性エッチング作用）を使用して最上部のティア２１０の第２の絶縁性構造体２０８の露出部分を除去し、第２のエッチング作用（例えば、第２の異方性エッチング作用）を使用して最上部のティア２１０の第１の絶縁性構造体２０６の露出部分をその後除去することを含む。フォトレジスト構造体２１８（図１２Ａ及び図１２Ｂ）内の開口部２１９（図１２Ｂ）の垂直方向に下にあり水平境界内にある第１の予備的スタック構造体２０４の１つ以上の追加のティア２１０の部分は、第１の予備的スタック構造体２０４内に所望の垂直深さまで凹部２２０を形成するために、エッチングサイクルと同様の１つ以上の追加のエッチングサイクルを使用してその後除去され得る。
【0090】
図１４Ａを次に参照すると、凹部２２０（図１３Ｂ）の内側及び外側の第１の予備的スタック構造体２０４の露出面の上又は上方に誘電体充填材料２２２が形成され得る。図１４Ｂは、図１４Ａに示した線Ｂ－Ｂについての図１４Ａに描写した処理段階におけるマイクロ電子デバイス構造体２００の簡略化された部分断面図である。図１４に示すように、誘電体充填材料２２２は、マイクロ電子デバイス構造体２００のメモリアレイ領域２１２及びマイクロ電子デバイス構造体２００の階段領域２１０内の第１の予備的スタック構造体２０４の表面を覆い、該表面に渡って実質的に拡張する（例えば、実質的に連続的に拡張する）ように形成され得る。図１４Ｂに示すように、誘電体充填材料２２２は、第１の予備的スタック構造体２０４中に垂直方向に拡張する凹部２２０（図１３Ｂ）を実質的に充填し得、凹部２２０（図１３Ｂ）の境界（例えば、水平境界、垂直境界）における及びその外側の第１の予備的スタック構造体２０４の表面を覆い得、該表面に渡って実質的に拡張し得る。誘電体充填材料２２２は、誘電体充填材料２２２がその上に形成される表面（例えば、水平面、垂直面）によって画定されるトポグラフィに少なくとも部分的に（例えば、実質的に）コンフォーマルであり得る。
【0091】
誘電体充填材料１２２の材料組成は、図１３Ａ及び図１３Ｂを参照して以前に説明した誘電体充填材料１２２の材料組成と実質的に同様であり得る。幾つかの実施形態では、誘電体充填材料２２２は、誘電体酸化物材料（例えば、ＳｉＯ２等のＳｉＯｘ）で形成され、それを含む。また、誘電体充填材料２２２は、本明細書では詳細に説明されない従来のプロセス（例えば、従来の材料堆積プロセス）及び従来の処理装置を使用して形成され得る。
【0092】
図１５Ａ及び（図１５Ａに示した線Ｂ－Ｂについての図１５Ａに描写した処理段階におけるマイクロ電子デバイス構造体２００の簡略化された部分断面図である）図１５Ｂを次に参照すると、凹部２２０（図１３Ｂ）の境界（例えば、水平境界、垂直境界）の外側の誘電体充填材料１２２（図１４Ａ及び図１４Ｂ）の部分は、デッキ間誘電体構造体２２４（図１５Ｂ）に形成するために、凹部２２０（図１３Ｂ）の境界の内側の誘電体充填材料１２２（図１４Ａ及び図１４Ｂ）の追加の部分を保持しつつ除去され得る。除去プロセスは、マイクロ電子デバイス構造体２００のメモリアレイ領域２１２及びマイクロ電子デバイス構造体２００の階段領域２１４内の第１の予備的スタック構造体２０４の最上面を露出させ得る。デッキ間誘電体構造体２２４の最上部境界（例えば、最上面）は、第１の予備的スタック構造体２０４の最上部境界（例えば、最上面）と実質的に同一平面上であり得る。
【0093】
凹部２２０（図１３Ｂ）の境界（例えば、水平境界、垂直境界）の外側の誘電体充填材料１２２（図１４Ａ及び図１４Ｂ）の部分は、本明細書では詳細に説明されない従来のプロセス（例えば、従来の平坦化プロセス）を使用してデッキ間誘電体構造体２２４を形成するために除去され得る。例えば、凹部２２０（図１３Ｂ）の境界の外側の誘電体充填材料２２２（図１４Ａ及び図１４Ｂ）の部分は、デッキ間誘電体構造体２２４を形成するために少なくとも１つのＣＭＰプロセスを使用して除去され得る。
【0094】
図１６Ａを次に参照すると、マイクロ電子デバイス構造体２００のメモリアレイ領域２１２内に開口部２２６（例えば、ビア）が形成され得、開口部２２６を実質的に塞ぐ（例えば、覆う）ために、開口部２２６の（例えば、Ｚ方向の）上部垂直境界にプラグ構造体２２８が形成され得る。図１６Ｂは、図１６Ａに示した線Ｂ－Ｂについての図１６Ａに描写した処理段階におけるマイクロ電子デバイス構造体２００の簡略化された部分断面図である。
【0095】
図１６Ｂに示すように、開口部２２６は、マイクロ電子デバイス構造体２００のメモリアレイ領域２１２内の第１の予備的スタック構造体２０４の部分を通って垂直方向に（例えば、Ｚ方向に）拡張し得る。開口部２２６は、マイクロ電子デバイス構造体２００のメモリアレイ領域２１２内のデッキ間誘電体構造体の部分の水平方向に（例えば、Ｙ方向に）間に位置付けられ得る。開口部２２６は、それらの垂直方向に下のコンタクト構造体２１６の内の１つと水平方向に（例えば、Ｘ方向及びＹ方向に）少なくとも部分的に（例えば、実質的に）各々個々に整列され得る。開口部２２６の下部垂直境界は、コンタクト構造体２１６の表面（例えば、上面）によって画定され得、開口２２６の水平境界は、第１の予備的スタック構造体２０４の表面（例えば、側面）（例えば、そのティア２１０の第１の絶縁性構造体２０６及び第２の絶縁性構造体２０８の表面）によって画定され得る。開口部２２６は、以下で更に詳細に説明するように、マイクロ電子デバイス構造体２００のメモリアレイ領域２１２内にピラー構造体を形成するために材料でその後充填され得る。
【0096】
開口部２２６の幾何学的構成（例えば、形状、寸法）及び量は、図６Ａ及び図６Ｂを参照して以前に説明した開口部１２６の幾何学的構成及び量と実質的に同様であり得る。また、開口部２２６は、本明細書では詳細に説明されない従来のプロセス（例えば、従来のフォトリソグラフィーパターニングプロセス、従来のエッチングプロセス）及び従来の処理装置を使用して形成され得る。
【0097】
図１６Ｂを引き続き参照すると、プラグ構造体２２８は、第１の予備的スタック構造体２０４中に垂直方向に（例えば、Ｚ方向に）拡張し得、開口部２２６を塞ぎ得る。プラグ構造体２２８は、以下で更に詳細に説明するように、第１の予備的スタック構造体２０４の上方に追加の予備的スタック構造体を形成するための追加の処理作用中に開口部２２６が材料で充填されることから保護するように構成され得、位置付けられ得る。プラグ構造体２２８の各々は、その垂直方向に下の開口部２２６の内の１つと水平方向に（例えば、Ｘ方向及びＹ方向に）少なくとも部分的に（例えば、実質的に）整列され得る。プラグ構造体２２８の下部垂直境界は、開口部１２６の残りの未充填部分の上部垂直境界と、デッキ間誘電体構造体２２４の最下部垂直境界の垂直方向に上方の第１の予備的スタック構造体２０４の水平方向に拡張する表面とによって画定され得る。図１６Ｂに示すように、幾つかの実施形態では、プラグ構造体２２８の下部垂直境界は、第１の予備的スタック構造体２０４の垂直方向の最上部のティア２１０の下部垂直境界と実質的に同一平面にある。幾つかの実施形態では、プラグ構造体２２８の下部垂直境界は、第１の予備的スタック構造体２０４の垂直方向に最上部のティア２１０の下部垂直境界から垂直方向に（例えば、垂直方向に上方に、垂直方向に下方に）ずらされる。プラグ構造体２２８の水平境界は、第１の予備的スタック構造体２０４の垂直方向に拡張する表面（例えば、側面）によって画定され得る。プラグ構造体２２８は、マイクロ電子デバイス構造体２００のメモリアレイ領域２１２内のデッキ間誘電体構造体２２４の部分の水平方向に（例えば、Ｙ方向に）間に位置付けられ得る。
【0098】
プラグ構造体２２８の幾何学的構成（例えば、形状、寸法）及び材料組成は、図６Ａ及び図６Ｂを参照して以前に説明したプラグ構造体１２８の幾何学的構成及び材料組成と個別に実質的に同様であり得る。また、プラグ構造体２２８は、本明細書では詳細に説明されない従来のプロセス（例えば、従来のエッチングプロセス及び従来の平坦化プロセス等の従来の材料除去プロセス、従来の非コンフォーマル堆積プロセス等の従来の堆積プロセス）並びに従来の処理装置を使用して形成され得る。
【0099】
図１７Ａを次に参照すると、第１の予備的スタック構造体２０４、デッキ間誘電体構造体２２４、及びプラグ構造体２２８の上又は上方に第２の予備的スタック構造体２３０が形成され得、その後、マイクロ電子デバイス構造体２００のメモリアレイ領域２１２内の第２の予備的スタック構造体２３０、プラグ構造体２２８、及び第１の予備的スタック構造体２０４を通って垂直に拡張するようにピラー構造体２３８が形成され得る。図１７Ａに示すように、第２の予備的スタック構造体２３０は、マイクロ電子デバイス構造体２００のメモリアレイ領域２１２及び階段領域２１０を通って水平方向に拡張し得、ピラー構造体２３８は、マイクロ電子デバイス構造体２００のメモリアレイ領域２１２内に水平方向に制限され得る。図１７Ｂは、図１７Ａに示した線Ｂ－Ｂについての図１７Ａに描写した処理段階におけるマイクロ電子デバイス構造体１００の簡略化された部分断面図である。
【0100】
第２の予備的スタック構造体２３０は、追加のティア２３６内に配列された追加の第１の絶縁性構造体２３２及び追加の第２の絶縁性構造体２３４の垂直方向に（例えば、Ｚ方向に）交互のシーケンスを含むように形成され得る。（追加の第１の絶縁性構造体２３２及び追加の第２の絶縁性構造体２３４の追加のティア２３６を含む）第２の予備的スタック構造体２３０は、図７Ａ及び図７Ｂを参照して以前に説明した（追加の第１の絶縁性構造体１３２及び追加の第２の絶縁性構造体１３４の追加のティア１３６を含む）第２の予備的スタック構造体１３０と実質的に同様であり得る。第２の予備的スタック構造体２３０は、本明細書では詳細に説明されない従来のプロセス（例えば、従来の材料堆積プロセス）及び従来の処理装置を使用して形成され得る。
【0101】
マイクロ電子デバイス構造体２００のメモリアレイ領域２１２内において、ピラー構造体２３８は、第２の予備的スタック構造体２３０の上面からコンタクト構造体２１６の上面まで垂直方向に拡張するように形成され得る。ピラー構造体２３８は、図７Ａ及び図７Ｂを参照して以前に説明したピラー構造体１３８と実質的に同様であり得る。また、ピラー構造体２３８は、本明細書では詳細に説明されない従来のプロセス（例えば、従来の材料堆積プロセス、従来の材料除去プロセス）及び従来の処理装置を使用して形成され得る。
【0102】
図１８Ａを次に参照すると、マイクロ電子デバイス構造体２００の階段領域２１０の水平境界内の第２の予備的スタック構造体２３０の部分内に上部スタジアム構造体２４０が形成され得る。上部スタジアム構造体２４０は、第２の予備的スタック構造体２３０の追加のティア２３６の水平端によって画定されるステップ２４６を各々有する対向する階段構造体２４４（例えば、前方階段構造体２４４ａ及び前方階段構造体２４４ａをミラーリングする後方階段構造体２４４ｂ）を各々個々に含み得る。第２の予備的スタック構造体２３０中に垂直方向に拡張するように形成されたトレンチ２４２（例えば、開口部）の境界（例えば、垂直境界、水平境界）は、上部スタジアム構造体２４０によって少なくとも部分的に画定され得る。トレンチ２４２は、上部スタジアム構造体２４０の内の１つの対向する階段構造体２４４の間に各々個々に水平方向に介在し得る。図１８Ｂは、図１８Ａに示した線Ｂ－Ｂについての図１８Ａに描写した処理段階におけるマイクロ電子デバイス構造体２００の簡略化された部分断面図である。
【0103】
上部スタジアム構造体２４０（それらの対向する階段構造体２４４及びステップ２４６を含む）並びにトレンチ２４２は、図８Ａ及び図８Ｂを参照して以前に説明した上部スタジアム構造体１４０（それらの対向する階段構造体１４４及びステップ１４６を含む）並びにトレンチ１４２と実質的に同様であり得る。上部スタジアム構造体２４０は、本明細書では詳細に説明されない従来のプロセス（例えば、従来のフォトリソグラフィーパターニングプロセス、従来の材料除去プロセス）及び従来の処理装置を使用して形成され得る。
【0104】
図１９Ａを次に参照すると、マイクロ電子デバイス構造体２００は、上部スタジアム構造体２４０の内の他の１つ以上に対して１つ以上の上部スタジアム構造体の（例えば、Ｚ方向の）深さを増加させ、少なくとも１つの下部スタジアム構造体２４８を形成するために、１つ以上の材料除去プロセス（例えば、１つ以上のチョッピングプロセス）に供され得る。図１９Ａに示すように、下部スタジアム構造体２４８は、第１の予備的スタック構造体２０４内に垂直方向に位置付けられるように形成され得る一方、上部スタジアム構造体２４０は、第２の予備的スタック構造体２３０内に垂直方向に位置付けられたままであり得る。図１９Ｂは、図１９Ａに示した線Ｂ－Ｂについての図１９Ａに描写した処理段階におけるマイクロ電子デバイス構造体２００の簡略化された部分断面図である。
【0105】
図１９Ａに示すように、下部スタジアム構造体２４８の各々は、第１の予備的スタック構造体２０４のティア２１０の各々の水平端によって画定されたステップ２５２を各々有する対向する階段構造体２５０（例えば、前方階段構造体２５０ａ及び前方階段構造体２５０ａをミラーリングする後方階段構造体２５０ｂ）を含み得る。第２の予備的スタック構造体２３０を通って第１の予備的スタック構造体２０４中に垂直方向に拡張するように形成された１つ以上の追加のトレンチ２４９（例えば、追加の開口部）の境界（例えば、垂直境界、水平境界）は、下部スタジアム構造体２４８によって部分的に画定され得る。追加のトレンチ２４９は、下部スタジアム構造体２４８の内の１つの対向する階段構造体２５０の間に各々個々に水平方向に介在し得る。第１の予備的スタック構造体２０４のティア２１０の水平端に位置することを別として、下部スタジアム構造体２４８の対向する階段構造体２５０（それらのステップ２５２の構成を含む）は、下部スタジアム構造体２４２を形成するために利用される上部スタジアム構造体２４０の対向する階段構造体２４４（それらのステップ２４６の構成を含む）と実質的に同様に形成され得る。
【0106】
図１９Ａに示すように、デッキ間誘電体構造体２２４の部分と同じ（例えば、Ｚ方向の）垂直位置にある第１の予備的スタック構造体２０４のティア２１０は、それらの中の下部スタジアム構造体２４８の部分（例えば、ステップ１５２）を実質的に含まなくてもよい。例えば、下部スタジアム構造体２４８のステップ２５２の全ては、デッキ間誘電体構造体２２４の部分と同じ（例えば、Ｚ方向の）垂直位置に位置する第１の予備的スタック構造体２０４のティア２１０の垂直方向に下方に位置付けられ得る。デッキ間誘電体構造体２２４の部分と同じ（例えば、Ｚ方向の）垂直位置にある第１の予備的スタック構造体２０４のティア２１０は、以下で更に詳細に説明するように、第１の予備的スタック構造体２０４及び第２の予備的スタック構造体２３０から続いて形成されるスタック構造体の非アクティブ（例えば、ダミー）領域を形成し得る。追加の実施形態では、デッキ間誘電体構造体２２４の部分と同じ（例えば、Ｚ方向の）垂直位置にある第１の予備的スタック構造体２０４のティア２１０の内の１つ以上は、それらの中の下部スタジアム構造体２４８の部分（例えば、１つ以上のステップ２５２）を含み得る。
【0107】
下部スタジアム構造体２４８（その対向する階段構造体２５０及びステップ２５２を含む）並びに追加のトレンチ２４９は、下部スタジアム構造体１４８（その対向する階段構造体１５０及びステップ１５２を含む）並びに追加のトレンチ１４９の形成のための図９Ａ及び図９Ｂを参照して以前に説明したものと実質的に同様のプロセスを使用して形成され得る。
【0108】
図２０Ａを次に参照すると、トレンチ２４２（図１９Ａ）及び追加のトレンチ２４９（図１９Ａ）内に絶縁材料２５４が形成され得、マイクロ電子デバイス構造体２００は、第１の予備的スタック構造体２０４（図１９Ａ）の第２の絶縁性構造体２０８（図１９Ａ）及び第２の予備的スタック構造体２３０（図１９Ａ）の追加の第２の絶縁性構造体２３４（図１９Ａ）の内の幾つか（例えば、全てよりも少ない）を導電性構造体２５６と少なくとも部分的に置換し、スタック構造体２６０を形成するために、いわゆる“置換ゲート”又は“ゲートラスト”処理作用に供され得る。絶縁材料２５４及び導電性構造体２５６は、図１０Ａ及び図１０Ｂを参照して以前に説明した絶縁材料１５４及び導電性構造体１５６と個別に実質的に同様であり得る。図２０Ｂは、図２０Ａに示した線Ｂ－Ｂについての図２０Ａに描写した処理段階におけるマイクロ電子デバイス構造体２００の簡略化された部分断面図である。
【0109】
図２０Ｂを参照すると、スタック構造体２６０は、デッキ間誘電体構造体２２４の垂直方向に上方に及び垂直方向に下方に位置付けられたティア２５８内に配列された導電性構造体２５６及び絶縁性構造体２５７の垂直方向に（例えば、Ｚ方向に）交互のシーケンスを含み、デッキ間誘電体構造体２２４の垂直境界内の垂直位置に第１の絶縁性構造体２０６及び第２の絶縁性構造体２０８のティア２１０をも含む。絶縁性構造体２５７は、デッキ間誘電体構造２２４の垂直境界の外側の（例えば、それを越える）垂直位置にある、第１の予備的スタック構造体２０４（図９Ａ）の第１の絶縁性構造体２０６（図９Ａ）及び第２の予備的スタック構造体２３０（図９Ａ）の追加の第１の絶縁構造体２３２（図９Ａ）の残り（例えば、残部）に対応し得る。スタック構造体２６０のティア２５８の各々は、絶縁性構造体２５７の内の少なくとも１つに垂直方向に隣接する導電性構造体２５６の内の少なくとも１つを含む。
【0110】
図２０Ｂを引き続き参照すると、スタック構造体２６０を形成するために、個別のブロック２７０を形成するように第２の予備的スタック構造体２３０（図１９Ａ及び図１９Ｂ）、デッキ間誘電体構造体２２４、並びに第１の予備的スタック構造体２０４（図９Ａ及び図９Ｂ）を通って垂直方向に拡張するようにスロット２６８（例えば、スリット、トレンチ）が形成され得る。スロット２６８の各々は、スロット２６８がそれを通って垂直方向に拡張するデッキ間誘電体構造体２２４の幅Ｗ１よりも小さい幅Ｗ２（例えば、Ｙ方向の寸法）を有するように形成され得る。その後、デッキ間誘電体構造体２２４の垂直境界の外側の第２の予備的スタック構造体２３０（図９Ａ及び図９Ｂ）の追加の第２の絶縁性構造体２３４（図１９Ａ及び図１９Ｂ）の部分並びに第１の予備的スタック構造体２０４（図１９Ａ及び図１９Ｂ）の第２の絶縁性構造体２０８（図９Ａ及び９Ｂ）の部分の部分は、スロット２６８を通じて選択的に除去され（例えば、選択的にエッチングされ、発掘され）得、導電性構造体２５６を形成するために導電性材料と置換され得る。デッキ間誘電体構造体２２４の残部は、デッキ間誘電体構造体２２４の垂直境界内の第２の絶縁性構造体２０８の部分がスロット２６８を通じて除去され、導電性材料と置換されるのを実質的に防止し得る。導電性構造体２５６の内の幾つかは、マイクロ電子デバイス構造体２００のためのアクセス線構造体（例えば、ワード線構造体）として機能し得、導電性構造体２５６の内のその他は、マイクロ電子デバイス構造体２００のための選択ゲート構造体として機能し得る。導電性構造体２５６の形成に続いて、スロット２６８は、図２０Ｂに描写するように、少なくとも１つの誘電体充填材料２７２、及び随意に、少なくとも１つの誘電体ライナー材料２７４で充填され得る。誘電体充填材料２７２及び誘電体ライナー材料２７４（形成されている場合）は、図１０Ｂを参照して以前に説明した誘電体充填材料１７２及び誘電体ライナー材料１７４と個別に実質的に同様であり得る。
【0111】
図２０Ａを再び参照すると、スタック構造体２６０の形成に続いて、マイクロ電子デバイス構造体２００は、下部デッキ２６２と、下部デッキ２６２の垂直方向に上にある上部デッキ２６４と、及び下部デッキ２６２と上部デッキとの垂直方向に間に介在するデッキ間セクション２６６とを含み得る。下部デッキ２６２は、デッキ間誘電体構造体２２４の垂直方向に下にあるスタック構造体２６０のティア２５８（それらの導電性構造体２５６及び絶縁性構造体２５７を含む）を含み得る。上部デッキ２６４は、デッキ間誘電体構造体２２４の垂直方向に上にあるスタック構造体２６０のティア２５８（それらの導電性構造体２５６及び絶縁性構造体２５７を含む）を含み得る。デッキ間セクション２６６は、デッキ間誘電体構造体２２４に水平方向に隣接し、垂直境界内にあるスタック構造体２６０のデッキ間誘電体構造体２２４及びティア２１０（それらの第１の絶縁性構造体２０６及び第２の絶縁性構造体２０８を含む）を含み得る。デッキ間セクション２６６内のスタック構造体２６０のティア２１０は、マイクロ電子デバイス構造体２００を含むマイクロ電子デバイスの２つ以上のコンポーネント（例えば、メモリセル、ストリングドライバ）間の電気的通信を容易にしない、いわゆる“ダミーティア”を含み得る。逆に、マイクロ電子デバイス構造体２００の下部デッキ２６２及び上部デッキ２６４内のスタック構造体２６０のティア２５８の内の少なくとも幾つかは、マイクロ電子デバイス構造体２００を含むマイクロ電子デバイスの２つ以上のコンポーネント（例えば、メモリセル、ストリングドライバ）間の電気的通信を容易にする、いわゆる“アクティブティア”を含む。随意に、デッキ間セクション２６６の垂直方向に近接する（例えば、垂直に隣接する）下部デッキ２６２内のスタック構造体２６０のティア２５８の内の１つ以上は、下部デッキ２６２内のスタック構造体２６０のティア２５８の内の他の１つ以上がアクティブティアを含む限り、ダミーティアを含み得、及び／又はデッキ間セクション２６６の垂直方向に近接する（例えば、垂直方向に隣接する）上部デッキ２６４内のスタック構造体２６０のティア２５８の内の１つ以上は、上部デッキ２６４内のスタック構造体２６０のティア２５８の内の他の１つ以上がアクティブティアを含む限り、ダミーティアを含み得る。
【0112】
したがって、開示の実施形態に従えば、マイクロ電子デバイスは、スタック構造体と、階段構造体と、及び半導体ピラー構造体とを含むマイクロ電子デバイス構造体を含む。スタック構造体は、導電性構造体と、導電性構造体に垂直方向に隣接する絶縁性構造体とを各々含むティアを有する。スタック構造体は、ティアの内の幾つかを含む下部デッキと、デッキの上にあり、ティアの内のその他を含む上部デッキと、下部デッキと上部デッキの間のデッキ間セクションとを含む。デッキ間セクションは、デッキ間誘電体構造体と、デッキ間誘電体構造体の水平方向の間の追加のティアとを含む。追加のティアは、追加の絶縁性構造体と、追加の絶縁性構造体に垂直方向に隣接する更なる絶縁性構造体とを各々含む。階段構造体は、下部デッキ及び上部デッキ内のスタック構造体のティアのエッジを含むステップを有する。半導体ピラー構造体は、スタック構造体を通って垂直方向に拡張する。
【0113】
更に、開示の実施形態に従えば、マイクロ電子デバイスを形成する方法は、ティア内に配列された第１の絶縁性構造体及び第２の絶縁性構造体の垂直方向に交互のシーケンスを含む第１の予備的スタック構造体を含むマイクロ電子デバイス構造体を形成することを含む。第１の予備的スタック構造体中に垂直方向に拡張するように誘電体構造体が形成される。誘電体構造体は、第１の方向に相互に水平方向に離隔され、第１の方向に直交する第２の方向に実質的に直線的に水平方向に拡張する。第１の予備的スタック構造体及び誘電体構造体の上方に第２の予備的スタック構造体が形成される。第２の予備的スタック構造体は、追加のティア内に配列された追加の第１の絶縁性構造体及び追加の第２の絶縁性構造体の垂直方向に交互のシーケンスを含む。半導体ピラー構造体は、第２の予備的スタック構造体と、誘電体構造体の水平方向に間に位置付けられた第１の予備的スタック構造体との部分を通って垂直方向に拡張するように形成される。第２の予備的スタック構造体及び第１の予備的スタック構造体内に階段構造体が形成される。ステップを有する階段構造体の内の幾つかは、第１の予備的スタック構造体のティアのエッジを含む。階段構造体の内のその他は、第２の予備的スタック構造体の追加のティアのエッジを含む追加のステップを有する。第２の予備的スタック構造体の追加の第２の絶縁性構造体と、誘電体構造体の垂直境界の外側に位置付けられた第１の予備的スタック構造体の第２の絶縁性構造体とは、導電性構造体と置換される。
【0114】
図２１は、マイクロ電子デバイス構造体３０２を含むマイクロ電子デバイス３００（例えば、３Ｄ ＮＡＮＤフラッシュメモリデバイス等のメモリデバイス）の一部分の部分的カッタウェイ透視図を示す。マイクロ電子デバイス構造体３０２は、図１０Ａ及び図１０Ｂを参照して以前に説明した処理段階におけるマイクロ電子デバイス構造体１００に実質的に同様であり得、又はマイクロ電子デバイス構造体３０２は、図２０Ａ及２０Ｂを参照して以前に説明した処理段階におけるマイクロ電子デバイス構造体２００に実質的に同様であり得る。幾つかの実施形態では、マイクロ電子デバイス構造体３０２は、図１Ａ～図１０Ｂを参照して以前に説明したプロセスを通じて形成される。追加の実施形態では、マイクロ電子デバイス構造体３０２は、図１１Ａ～図２０Ｂを参照して以前に説明したプロセスを通じて形成される。図２１に示すように、マイクロ電子デバイス構造体３０２は、ティア３１０内に配列された導電性構造体３０６及び絶縁性構造体３０８の垂直方向に（例えば、Ｚ方向に）交互のシーケンスを含むスタック構造体３０４と、ティア３１０のエッジ（例えば、Ｘ方向の水平端）によって画定されるステップ３１４を有する階段構造体３１２とを含み得る。幾つかの実施形態では、スタック構造体３０４、導電性構造体３０６、絶縁性構造体３０８、ティア３１０、階段構造体３１２、及びステップ３１４は、図１０Ａ及び図１０Ｂを参照して以前に説明したスタック構造体１６０、導電性構造体１５６、絶縁性構造体１５７、ティア１５８、階段構造体１４４及び１５０、並びにステップ１４６及び１５２と個別に実質的に同様である。そうした実施形態では、マイクロ電子デバイス構造体３０２は、図１０Ａ及び図１０Ｂに描写したプロセス段階におけるマイクロ電子デバイス構造体１００を参照して以前に説明したデッキ間誘電体構造体１２４と実質的に同様のデッキ間誘電体構造体を更に含む。追加の実施形態では、スタック構造体３０４、導電性構造体３０６、絶縁性構造体３０８、ティア３１０、階段構造体３１２、及びステップ３１４は、図２０Ａ及び図２０Ｂを参照して以前に説明したスタック構造体２６０、導電性構造体２５６、絶縁性構造体２５７、ティア２５８、階段構造体２４４及び２５０、並びにステップ２４６及び２５２と実質的に同様である。そうした実施形態では、マイクロ電子デバイス構造体３０２は、図２０Ａ及び図２０Ｂに描写したプロセス段階におけるマイクロ電子デバイス構造体２００を参照して以前に説明したデッキ間誘電体構造体２２４及びティア２１０（それらの第１の絶縁性構造体２０６及び第２の絶縁性構造体２０８を含む）と実質的に同様のデッキ間誘電体構造体及び追加のティアを更に含む。マイクロ電子デバイス３００はまた、以下で更に詳細に説明するように、マイクロ電子デバイス構造体３０２と動作可能に関連付けられた追加の機構（例えば、構造体、デバイス）を含む。
【0115】
マイクロ電子デバイス３００は、直列に相互に結合されたメモリセル３２０の垂直ストリング３１９と、データ線３２２（例えば、ビット線）と、ソース構造体３２４と、アクセス線３２６と、第１の選択ゲート３２８（例えば、上部選択ゲート、ドレイン選択ゲート（ＳＧＤ））と、選択線３３０と、第２の選択ゲート３３２（例えば、下部選択ゲート、ソース選択ゲート（ＳＧＳ））と、コンタクト構造体３１８と、追加のコンタクト構造体３３４とを更に含み得る。メモリセル３２０の垂直ストリング３１９は、導電線及びティア（例えば、データ線３２２、ソース構造体３２４、スタック構造体３０４のティア３１０、アクセス線３２６、第１の選択ゲート３２８、選択線３３０、第２の選択ゲート３３２）に対して垂直方向に及び直交して拡張する。コンタクト構造体３１８及び追加のコンタクト構造体３３４は、示されるように、コンポーネントを相互に（例えば、選択線３３０を第１の選択ゲート３２８に、アクセス線３２６をマイクロ電子デバイス構造体３０２のスタック構造体３０４のティア３１０に）電気的に結合し得る。
【0116】
図２１を引き続き参照すると、マイクロ電子デバイス３００はまた、メモリセル３２０の垂直ストリング３１９の垂直方向に下方に位置付けられた制御ユニット３３６（例えば、制御デバイス）を含み得、これは、ストリングドライバ回路、パスゲート、ゲートを選択するための回路、導電線（例えば、アクセス線３２６、選択線３３０、データ線３２２、追加のアクセス線、追加の選択線、追加のデータ線）を選択するための回路、信号を増幅するための回路、及び信号をセンシングするための回路の内の１つ以上を含み得る。幾つかの実施形態では、制御ユニット３３６は、メモリセル３２０の垂直ストリング３１９により占められる水平領域の（例えば、Ｘ方向及びＹ方向の）水平境界内に少なくとも部分的に（例えば、実質的に）位置付けられる。制御ユニット３３６は、例えば、データ線３２２、ソース構造体３２４、アクセス線３２６、及び選択線３３０に電気的に結合され得る。幾つかの実施形態では、制御ユニット３３６は、ＣＭＯＳ（相補型金属酸化物半導体）回路を含む。そうした実施形態では、制御ユニット３３６は、“ＣＭＯＳアンダーアレイ”（“ＣｕＡ”）構成を有するものとして特徴付けられ得る。
【0117】
開示の実施形態に従ったマイクロ電子デバイス構造体（例えば、図１０Ａ及び１０Ｂを参照して以前に説明したマイクロ電子デバイス構造体１００、図２０Ａ及び２０Ｂを参照して以前に説明したマイクロ電子デバイス構造体２００）並びにマイクロ電子デバイス（例えば、図２１を参照して以前に説明したマイクロ電子デバイス３００）は、開示の電子システムの実施形態において使用され得る。例えば、図２２は、開示の実施形態に従った例示的な電子システム４００のブロック図である。電子システム４００は、例えば、コンピュータ又はコンピュータハードウェアコンポーネント、サーバ又はその他のネットワーキングハードウェアコンポーネント、携帯電話、デジタルカメラ、携帯情報端末（ＰＤＡ）、ポータブルメディア（例えば、音楽）プレーヤー、ｉＰａｄ（登録商標）又はＳＵＲＦＡＣＥ（登録商標）タブレット等のＷｉ－Ｆｉ又はセルラー対応タブレット、電子ブック、ナビゲーションデバイス等を含み得る。電子システム４００は、少なくとも１つのメモリデバイス４０２を含む。メモリデバイス４０２は、例えば、本明細書に以前に説明したマイクロ電子デバイス構造体及びマイクロ電子デバイスの内の１つ以上の実施形態を含み得む。電子システム４００は、少なくとも１つの電子信号プロセッサデバイス４０４（しばしば”マイクロプロセッサ”と称される）を更に含み得る。電子信号プロセッサデバイス４０４は、随意に、本明細書に以前に説明したマイクロ電子デバイス構造体及びマイクロ電子デバイスの内の１つ以上の実施形態を含み得る。メモリデバイス４０２及び電子信号プロセッサデバイス４０４は、図２２では２（２）つの別個のデバイスとして描写されているが、追加の実施形態では、メモリデバイス４０２及び電子信号プロセッサデバイス４０４の機能を有する単一の（例えば、唯一の）メモリ／プロセッサデバイスが電子システム４００内に含まれる。そうした実施形態では、メモリ／プロセッサデバイスは、本明細書に以前に説明したマイクロ電子デバイス構造体及びマイクロ電子デバイスの内の１つ以上を含み得る。電子システム４００は、例えば、マウス若しくはその他のポインティングデバイス、キーボード、タッチパッド、ボタン、又は制御パネル等の、ユーザによって電子システム４００中に情報を入力するための１つ以上の入力デバイス４０６を更に含み得る。電子システム４００は、例えば、モニタ、ディスプレイ、プリンタ、オーディオ出力ジャック、及びスピーカーの内の１つ以上等の、情報（例えば、視覚的又は音声出力）をユーザに出力するための１つ以上の出力デバイス４０８を更に含み得る。幾つかの実施形態では、入力デバイス４０６及び出力デバイス４０８は、電子システム４００に情報を入力するため、及びユーザに視覚的情報を出力するための両方に使用され得る単一のタッチスクリーンデバイスを含み得る。入力デバイス４０６及び出力デバイス４０８は、メモリデバイス４０２及び電子信号プロセッサデバイス４０４の内の１つ以上と電気的に通信し得る。
【0118】
したがって、開示の実施形態に従えば、電子システムは、入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスに動作可能に結合され、メモリアレイ領域及び階段領域を有する少なくとも１つのマイクロ電子デバイス構造体を含むメモリデバイスとを含む。少なくとも１つのマイクロ電子デバイス構造体は、スタック構造体、階段構造体、及び半導体ピラー構造体を含む。スタック構造体は、導電性構造体と、導電性構造体に垂直方向に隣接する絶縁性構造体とを各々含むティアを有する。スタック構造体は、ティアの内の幾つかを含むデッキと、デッキの垂直方向に上にあり、ティアの内のその他を含む追加のデッキと、デッキと追加のデッキとの垂直方向に間のデッキ間セクションとを含む。デッキ間セクションは、メモリアレイ領域の水平境界内にあり、階段領域の水平領域に渡って実質的に存在せず又は完全には拡張しない少なくとも１つの誘電体構造体を含む。階段構造体は、階段領域内にあり、デッキ及び追加のデッキ内のスタック構造体のティアのエッジを含むステップを有する。半導体ピラー構造体は、メモリアレイ領域内にあり、スタック構造体を通って垂直方向に拡張する。
【0119】
開示の方法、構造体（例えば、マイクロ電子デバイス構造体１００、２００、３０２）、デバイス（例えば、マイクロ電子デバイス３００）、及びシステム（例えば、電子システム４００）は、有利には、従来の構造体、従来のデバイス、及び従来のシステムと比較して、性能、信頼性、及び耐久性の改善、低コスト、コンポーネントの小型化の向上、パターン品質の改善、並びにパッケージ密度の向上の内の１つ以上を容易にする。開示の方法及び構造体は、それらのエッジに階段構造体を有するスタック構造体を含む従来のマイクロ電子デバイスの形成及び処理に関連する問題を軽減し得る。例えば、開示の方法及び構造体は、単純なチョッピングプロセスを使用して、１つ以上の相対的に垂直方向に高い予備的スタック構造体（例えば、第２の予備的スタック構造体１３０、２３０）内に形成された階段構造体の構成を、１つ以上の相対的に垂直方向に低い予備的スタック構造体（例えば、第１の予備的スタック構造体１０４、２０４）に効率的に移すことを可能にし得、それによって、従来のマイクロ電子デバイス構造体の異なるデッキ内に階段構造体を形成することと従来関連付けられた、複雑で非効率的でコストのかかるプロセス(例えば、一連のマスキング及びエッチング作用を各々含む別個の階段形成プロセス)を回避する。
【0120】
開示の追加の非限定的な例示的な実施形態を以下に記載する。
【0121】
実施形態１：メモリアレイ領域及び階段領域を有するマイクロ電子デバイス構造体であって、マイクロ電子デバイス構造体は、導電性構造体と、導電性構造体に垂直方向に隣接する絶縁性構造体と各々を含むティアを有するスタック構造体であって、スタック構造体は、ティアのグループを含むデッキと、デッキの垂直方向に上にあり、ティアの追加グループを含む追加のデッキと、デッキと追加のデッキとの垂直方向に間のデッキ間セクションであって、デッキ間セクションは、メモリアレイ領域内に水平方向に制限された誘電体構造体と、誘電体構造体の垂直境界内にあり、階段領域内に水平方向に制限されたティアの別のグループとを含む、デッキ間セクションとを含む、スタック構造体と、階段領域内に水平方向に制限され、デッキ及び追加のデッキ内のスタック構造体のティアのエッジを含むステップを有する階段構造体と、メモリアレイ領域内に水平方向に制限され、スタック構造体を通って垂直方向に拡張する半導体ピラー構造体とを含む、マイクロ電子デバイス構造体を含む、マイクロ電子デバイス。
【0122】
実施形態２：誘電体構造体内にあり、半導体ピラー構造体を水平方向に取り囲むプラグ構造体を更に含む、実施形態１に記載のマイクロ電子デバイス。
【0123】
実施形態３：スタック構造体のデッキ間セクション内のティアの別のグループは、スタック構造体のティアの内の少なくとも２つを含む、実施形態１及び２の何れか１つに記載のマイクロ電子デバイス。
【0124】
実施形態４：スタック構造体の誘電体構造体及びティアの各々の絶縁性構造体は、少なくとも１つの誘電体酸化物材料を含む、実施形態１～３の何れか１つに記載のマイクロ電子デバイス。
【0125】
実施形態５：スタック構造体のデッキ間セクションは、その垂直境界内の階段構造体のいかなる部分も含まない、実施形態１～４の何れか１つに記載のマイクロ電子デバイス。
【0126】
実施形態６：階段構造体は、スタック構造体のデッキ内にあり、正の勾配を有する第１の階段構造体と、第１の階段構造体に対向し、負の勾配を有する第２の階段構造体とを含む、第１のスタジアム構造体と、スタック構造体の追加デッキ内にあり、正の勾配を有する第３の階段構造体と、第３の階段構造体に対向し、負の勾配を有する第４の階段構造体とを含む、第２のスタジアム構造体とを含む、実施形態１～５の何れか１つに記載のマイクロ電子デバイス。
【0127】
実施形態７：メモリアレイ領域及び階段領域を有するマイクロ電子デバイス構造体を形成することであって、マイクロ電子デバイス構造体は、ティア内に配列された第１の絶縁性構造体及び第２の絶縁性構造体の垂直方向に交互のシーケンスを含む第１の予備的スタック構造体を含むように形成されることと、第１の予備的スタック構造体の上部内にあり、メモリアレイ領域の水平境界内に実質的に制限された誘電体構造体を形成することと、第１の予備的スタック構造体及び誘電体構造体の上方に第２の予備的スタック構造体を形成することであって、第２の予備的スタック構造体は、追加のティア内に配列された追加の第１の絶縁性構造体及び追加の第２の絶縁性構造体の垂直方向に交互のシーケンスを含むことと、メモリアレイ領域内の第２の予備的スタック構造体、誘電体構造体、及び第１の予備的スタック構造体の部分を通って垂直方向に拡張する半導体ピラー構造体を形成することと、階段領域内の第２の予備的スタック構造体及び第１の予備的スタック構造体の部分内に階段構造体を形成することであって、階段構造体の内の幾つかは、第１の予備的スタック構造体のティアの水平端を含むステップを有し、階段構造体の内のその他は、追加の第２の予備的スタック構造体の追加のティアの水平端を含む追加のステップを有することと、第２の絶縁性構造体及び追加の第２の絶縁性構造体を導電性構造体と少なくとも部分的に置換することを含む、マイクロ電子デバイスを形成する方法。
【0128】
実施形態８：第１の予備的スタック構造体の上部内に誘電体構造体を形成することは、階段領域内の第１の予備的スタック構造体の部分の上方にフォトレジスト構造体を形成することと、第１の予備的スタック構造体内にあり、メモリアレイ領域の水平境界内に実質的に制限された凹部を形成するために、フォトレジスト構造体をマスクとして使用して第１の予備的スタック構造体の上部を選択的に除去することと、凹部の内側及び外側の第１の予備的スタック構造体の露出面の上方に誘電体充填材料を形成することと、誘電体構造体を形成するために、凹部の水平境界及び垂直境界の外側の誘電体充填材料の部分を除去することを含む、実施形態７に記載の方法。
【0129】
実施形態９：誘電体酸化物材料を各々含むように、第１の予備的スタック構造体の第１の絶縁性構造体、誘電体構造体、及び第２の予備的スタック構造体の追加の第１の絶縁性構造体を選択することを更に含む、実施形態７及び８の何れか１つに記載の方法。
【0130】
実施形態１０：半導体ピラー構造体を形成することは、誘電体構造体及び誘電体構造体の下にある第１の予備的スタック構造体の下部を通って垂直方向に拡張する開口部を形成することと、開口部中に部分的に垂直方向に拡張するプラグ構造体で開口部を覆うことと、第１の予備的スタック構造体、誘電体構造体、及びプラグ構造体の上方に第２の予備的スタック構造体を形成することと、相対的に大きな開口部を形成するために、第２の予備的スタック構造体及びプラグ構造体を通って開口部の残部まで垂直方向に拡張する追加の開口部を形成することと、相対的に大きな開口部を半導体材料で充填することを含む、実施形態７～９の何れか１つに記載の方法。
【0131】
実施形態１１：階段領域内の第２の予備的スタック構造体及び第１の予備的スタック構造体の部分内に階段構造体を形成することは、第２の予備的スタック構造体内にスタジアム構造体を形成することであって、スタジアム構造体は、正の勾配を有する第１の階段構造体と、第１の階段構造体に対向し、負の勾配を有する第２の階段構造体とを含むことと、第１の予備的スタック構造体内に追加のスタジアム構造体を形成することであって、追加のスタジアム構造体は、正の勾配を有する第３の階段構造体と、第３の階段構造体に対向し、負の勾配を有する第４の階段構造体とを含むことを含む、実施形態７～１０の何れか１つに記載の方法。
【0132】
実施形態１２：第１の予備的スタック構造体内に追加のスタジアム構造体を形成することは、第２の予備的スタック構造体内に形成された別のスタジアム構造体によって画定される開口部を第１の予備的スタック構造体中に垂直方向に拡張し、追加のスタジアム構造体を形成するために、第２の予備的スタック構造体をチョッピングプロセスに供することを含む、実施形態１１に記載の方法。
【0133】
実施形態１３：第２の絶縁性構造体及び追加の第２の絶縁性構造体を導電性構造体と少なくとも部分的に置換することは、第２の絶縁性構造体及び追加の第２の絶縁性構造体をタングステンと少なくとも部分的に置換することを含む、実施形態７～１２の何れか１つに記載の方法。
【0134】
実施形態１４：導電性構造体と、導電性構造体に垂直方向に隣接する絶縁性構造体とを各々含むティアを有するスタック構造体であって、スタック構造体は、ティアの内の幾つかを含む下部デッキと、デッキの上にあり、ティアの内のその他を含む上部デッキと、下部デッキと上部デッキの間のデッキ間セクションであって、デッキ間セクションは、デッキ間誘電体構造体と、デッキ間誘電体構造体の垂直方向に間の追加のティアであって、追加の絶縁性構造体と、追加の絶縁性構造体に垂直方向に隣接する更なる絶縁性構造体とを各々含む追加のティアとを含む、デッキ間セクションとを含む、スタック構造体と、下部デッキ及び上部デッキ内のスタック構造体のティアのエッジを含むステップを有する階段構造体と、スタック構造体を通って垂直方向に拡張する半導体ピラー構造体とを含む、マイクロ電子デバイス構造体を含む、マイクロ電子デバイス。
【0135】
実施形態１５：半導体ピラー構造体は、デッキ間誘電体構造体の水平方向に間に位置付けられる、実施形態１４に記載のマイクロ電子デバイス。
【0136】
実施形態１６：半導体ピラー構造体は、スタック構造体の上部デッキ内のティアの第１のグループと、スタック構造体のデッキ間セクション内のスタック構造体の追加のティアと、スタック構造体の下部デッキ内のティアの第２のグループとを通って垂直方向に拡張する、実施形態１４及び１５の何れか１つに記載のマイクロ電子デバイス。
【0137】
実施形態１７：スタック構造体のティア及びデッキ間誘電体構造体を通って垂直方向に拡張する充填スロットであって、少なくとも１つの誘電体材料で各々充填された充填スロットを更に含む、実施形態１４～１６の何れか１つに記載のマイクロ電子デバイス。
【0138】
実施形態１８：デッキ間誘電体構造体、スタック構造体の下部デッキ及び上部デッキ内のティアの各々の絶縁性構造体、及びスタック構造体のデッキ間セクション内の追加のティアの各々の追加の絶縁性構造体は、少なくとも１つの誘電体酸化物材料を含む、実施形態１４～１７の何れか１つに記載のマイクロ電子デバイス。
【0139】
実施形態１９：スタック構造体のデッキ間セクション内の追加のティアの各々の更なる絶縁性構造体は、少なくとも１つの誘電体窒化物材料を含む、実施形態１４～１８の何れか１つに記載のマイクロ電子デバイス。
【0140】
実施形態２０：階段構造体は、スタック構造体の上部デッキ内にあり、正の勾配を有する第１の階段構造体と、第１の階段構造体をミラーリングし、負の勾配を有する第２の階段構造体とを含む、スタジアム構造体と、スタック構造体の下部デッキ内にあり、正の勾配を有する第３の階段構造体と、第３の階段構造体をミラーリングし、負の勾配を有する第４の階段構造体とを含む、追加のスタジアム構造体とを含む、実施形態１４～１９の何れか１つに記載のマイクロ電子デバイス。
【0141】
実施形態２１：ティア内に配列された第１の絶縁性構造体及び第２の絶縁性構造体の垂直方向に交互のシーケンスを含む第１の予備的スタック構造体を含むマイクロ電子デバイス構造体を形成することと、第１の予備的スタック構造体中に垂直方向に拡張する誘電体構造体を形成することであって、誘電体構造体は、第１の方向に相互に水平方向に離隔され、第１の方向に直交する第２の方向に実質的に直線的に水平方向に拡張することと、第１の予備的スタック構造体及び誘電体構造体の上方に第２の予備的スタック構造体を形成することであって、第２の予備的スタック構造体は、追加のティア内に配列された追加の第１の絶縁性構造体及び追加の第２の絶縁性構造体の垂直方向に交互のシーケンスを含むことと、第２の予備的スタック構造体と、誘電体構造体の水平方向に間に位置付けられた第１の予備的スタック構造体の部分とを通って垂直方向に拡張する半導体ピラー構造体を形成することと、第２の予備的スタック構造体及び第１の予備的スタック構造体内に階段構造体を形成することであって、階段構造体の内の幾つかは、第１の予備的スタック構造体のティアのエッジを含むステップを有し、階段構造体の内のその他は、第２のスタック構造体の追加のティアのエッジを含む追加のステップを有することと、第２の予備的スタック構造体の追加の第２の絶縁性構造体と、誘電体構造体の垂直境界の外側に位置付けられた第１の予備的スタック構造体の第２の絶縁性構造体とを導電性構造体と置換することを含む、マイクロ電子デバイスを形成する方法。
【0142】
実施形態２２：第１の予備的スタック構造体の中に垂直方向に拡張する誘電体構造体を形成することは、第１の予備的スタック構造体の上方にフォトレジスト構造体を形成することであって、フォトレジスト材料を含むフォトレジスト構造体は、それを通って垂直方向に拡張する開口部を有することと、第１の予備的スタック構造体内に凹部を形成するために、フォトレジスト構造体のフォトレジスト材料内の開口部によって露出され、開口部の水平境界内にある第１の予備的スタック構造体の上部を選択的に除去することと、凹部の内側及び外側の第１の予備的スタック構造体の露出面の上方に誘電体充填材料を形成することと、誘電体構造体を形成するために、凹部の境界の外側の誘電体充填材料の部分を除去することを含む、実施形態２１に記載の方法。
【0143】
実施形態２３：誘電体酸化物材料を各々含むように、第１の予備的スタック構造体の第１の絶縁性構造体と、誘電体構造体と、第２の予備的スタック構造体の前追加の第１の絶縁性構造体とを選択することと、誘電体窒化物材料を各々含むように、第１の予備的スタック構造体の第２の絶縁性構造体及び第２の予備的スタック構造体の追加の第２の絶縁性構造体を選択することを更に含む、実施形態２１及び２２の何れか１つに記載の方法。
【0144】
実施形態２４：半導体ピラー構造体を形成することは、誘電体構造体の水平方向に間に位置付けられた第１の予備的スタック構造体のティアの部分を通って垂直方向に拡張する開口部を形成することと、開口部中に部分的に垂直方向に拡張するプラグ構造体で開口部を覆うことと、第１の予備的スタック構造体、誘電体構造体、及びプラグ構造体の上方に第２の予備的スタック構造体を形成することと、相対的に大きな開口を形成するために、第２の予備的スタック構造体及びプラグ構造体を通って開口部の残部まで垂直方向に拡張する追加の開口を形成することと、相対的に大きな開口部を半導体材料で充填することを含む、実施形態２１～２３の何れか１つに記載の方法。
【0145】
実施形態２５：第２の予備的スタック構造体及び第１の予備的スタック構造体内に階段構造体を形成することは、前第２の予備的スタック構造体内に第１のスタジアム構造体を形成することであって、第１のスタジアム構造体は、第１の階段構造体と、第１の階段構造体をミラーリングした第２の階段構造体とを含むことと、第１の予備的スタック構造体内に第２のスタジアム構造体を形成することであって、第２のスタジアム構造体は、第３の階段構造体と、第３の階段構造体をミラーリングする第４の階段構造体とを含むことを含む、実施形態２１～２４の何れか１つに記載の方法。
【0146】
実施形態２６：第１の予備的スタック構造体内に第２のスタジアム構造体を形成することは、第２のスタジアム構造体を形成するために、第２の予備的スタック構造体内に形成された第３のスタジアム構造体によって画定される開口部を第１の予備的スタック構造体中に垂直方向に拡張することを含む、実施形態２５に記載の方法。
【0147】
実施形態２７：入力デバイスと、出力デバイスと、入力デバイス及び出力デバイスに動作可能に結合されたプロセッサデバイスと、プロセッサデバイスに動作可能に結合され、メモリアレイ領域及び階段領域を有する少なくとも１つのマイクロ電子デバイス構造体を含むメモリデバイスであって、少なくとも１つのマイクロ電子デバイス構造体は、導電性構造体と、導電性構造体に垂直方向に隣接する絶縁性構造体とを各々含むティアを有するスタック構造体であって、スタック構造体は、ティアの内の幾つかを含むデッキと、デッキの垂直方向に上にあり、ティアの内のその他を含む追加のデッキと、デッキと追加のデッキとの垂直方向に間のデッキ間セクションであって、メモリアレイ領域の水平境界内に少なくとも１つの誘電体構造体を含み、階段領域の水平領域に渡って実質的に存在せず又は完全には拡張しないデッキ間セクションとを含む、スタック構造体と、階段領域内にあり、デッキ及び追加のデッキ内のスタック構造体のティアのエッジを含むステップを有する階段構造体と、メモリアレイ領域内にあり、スタック構造体を通って垂直方向に拡張する半導体ピラー構造体とを含む、メモリデバイスとを含む電子システム。
【0148】
本開示は、様々な修正及び代替形態の影響を受けやすいが、特定の実施形態は、例として図面に示され、本明細書で詳細に説明されている。しかしながら、開示は、開示された特定の形態に限定されない。むしろ、本開示は、以下の添付の請求項及びそれらの法的同等物の範囲内にあるすべての修正、同等物、及び代替物を網羅することである。
【図1A】
【図1B】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19A】
【図19B】
【図20A】
【図20B】
【図21】
【図22】
