特許 7638643 半導体装置および電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-02-21

(45)【発行日】2025-03-04

(54)【発明の名称】半導体装置および電子機器

(51)【国際特許分類】

   H10B 51/40 20230101AFI20250225BHJP

   H10D 30/67 20250101ALI20250225BHJP

   H10D 86/40 20250101ALI20250225BHJP

   H10D 84/80 20250101ALI20250225BHJP

   H10B 12/00 20230101ALI20250225BHJP

   H10B 41/70 20230101ALI20250225BHJP

   H10D 30/68 20250101ALI20250225BHJP

   H10B 51/30 20230101ALI20250225BHJP

   G11C 11/408 20060101ALI20250225BHJP

   H10D 84/83 20250101ALN20250225BHJP

   G11C 11/405 20060101ALN20250225BHJP

【ＦＩ】

H10B51/40

H10D30/67 103B

H10D30/67 102N

H10D86/40 101Z

H10D84/80 101A

H10B12/00 801

H10B41/70

H10B12/00 621Z

H10B12/00 671C

H10B12/00 671Z

H10D30/68

H10B51/30

G11C11/408 120

H10D84/83 101E

G11C11/405

【請求項の数】 4

(21)【出願番号】P 2020140501

(22)【出願日】2020-08-21

(65)【公開番号】P2022035884

(43)【公開日】2022-03-04

【審査請求日】2023-08-02

(73)【特許権者】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】山崎 舜平

(72)【発明者】

【氏名】大貫 達也

(72)【発明者】

【氏名】國武 寛司

(72)【発明者】

【氏名】馬場 晴之

(72)【発明者】

【氏名】笹川 慎也

(72)【発明者】

【氏名】神保 安弘

(72)【発明者】

【氏名】松嵜 隆徳

【審査官】田邊 顕人

(56)【参考文献】

【文献】国際公開第２０１９／１１１１１３（ＷＯ，Ａ１）

【文献】特開平０９－２３６８２３（ＪＰ，Ａ）

【文献】特開２０１９－２１２７９３（ＪＰ，Ａ）

【文献】特開平０５－０９０５３２（ＪＰ，Ａ）

【文献】米国特許出願公開第２００５／００９４４５７（ＵＳ，Ａ１）

【文献】特開２００４－０１５６７０（ＪＰ，Ａ）

【文献】国際公開第２００３／０５４６５２（ＷＯ，Ａ１）

【文献】特開２００３－１５２５０６（ＪＰ，Ａ）

【文献】特開２０００－０７７９８６（ＪＰ，Ａ）

【文献】特開２０００－１２４７７６（ＪＰ，Ａ）

【文献】特開平１１－２８４５００（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ５１／４０

Ｈ１０Ｄ ３０／６７

Ｈ１０Ｄ ８６／４０

Ｈ１０Ｄ ８４／８０

Ｈ１０Ｂ １２／００

Ｈ１０Ｂ ４１／７０

Ｈ１０Ｄ ３０／６８

Ｈ１０Ｂ ５１／３０

Ｇ１１Ｃ １１／４０８

Ｈ１０Ｄ ８４／８３

Ｇ１１Ｃ １１／４０５

(57)【特許請求の範囲】

【請求項1】

第１トランジスタを有する記憶回路と、
第２トランジスタ及び容量素子を有する電圧保持回路と、
負電圧を生成する機能を有する負電圧生成回路と、を有し、
前記第１トランジスタは、ゲート及びバックゲートを有し、
前記容量素子は、第１電極と、第２電極と、強誘電体層と、を有し、
前記強誘電体層は、前記第１電極と、前記第２電極と、の間に設けられ、
前記第１電極又は前記第２電極の一方は、前記第２トランジスタのゲートに電気的に接続され、
前記第１電極又は前記第２電極の他方は、前記強誘電体層を分極反転させる第１の負電圧を印加する端子に電気的に接続され、
前記第２トランジスタのソース又はドレインの一方は、前記第１トランジスタのバックゲートに電気的に接続され、
前記第２トランジスタのソース又はドレインの他方は、前記負電圧生成回路に電気的に接続された半導体装置であって、
前記端子に前記第１の負電圧を供給することで前記強誘電体層を分極反転させた後、前記第２トランジスタのソース又はドレインの他方に、第２の負電圧を供給することで前記第２トランジスタをオン状態とし、
前記第２トランジスタを介して前記第２の負電圧が前記第１トランジスタのバックゲートに供給された後、前記第２トランジスタをオフ状態とすることで、前記第１トランジスタのバックゲートに前記第２の負電圧が保持される、半導体装置。

【請求項2】

請求項１において、前記第１トランジスタ及び前記第２トランジスタは、チャネルに酸化物半導体を有するトランジスタである、半導体装置。

【請求項3】

請求項１または請求項２において、前記強誘電体層は、酸化ハフニウム及び／又は酸化ジルコニウムを有する、半導体装置。

【請求項4】

請求項１乃至請求項３のいずれか一に記載の半導体装置を有する、電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、物、方法、又は製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は組成物（コンポジション・オブ・マター）に関する。また、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法又はそれらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を含む半導体装置、表示装置、又は発光装置に関する。

【0002】

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、半導体回路及び電子機器は、半導体装置を有する場合がある。

【背景技術】

【0003】

半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）、および画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。

【0004】

特許文献１には、酸化物半導体をチャネル形成領域に有するトランジスタ（以下「酸化物半導体トランジスタ」という）を、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いた例が開示されている。酸化物半導体トランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいので、リフレッシュ期間が長く、消費電力の少ないＤＲＡＭを作製することができる。

【0005】

また、特許文献２には、酸化物半導体トランジスタを用いた不揮発性メモリが開示されている。これら不揮発性メモリは、フラッシュメモリと異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、消費電力も少ない。

【0006】

また、特許文献２には、酸化物半導体トランジスタに第２のゲートを設けて、トランジスタのしきい値を制御し、トランジスタのオフ電流を下げた例が開示されている。

【0007】

また、特許文献２及び特許文献３には、上述の第２のゲートを駆動するための回路の構成例が開示されている。

【先行技術文献】

【特許文献】

【0008】

【文献】特開２０１３－１６８６３１号公報

【文献】特開２０１２－０６９９３２号公報

【文献】特開２０１２－１４６９６５号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明の一態様は、長期間においてデータの保持が可能な記憶装置を提供することを課題の一とする。本発明の一態様は、消費電力を抑えることができる記憶装置を提供することを課題の一とする。本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一とする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一とする。本発明の一態様は、新規な半導体装置を提供することを課題の一とする。

【0010】

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一形態の課題となり得る。

【課題を解決するための手段】

【0011】

本発明の一態様は、第１トランジスタを有する記憶回路と、第２トランジスタおよび容量を有する電圧保持回路と、を有し、第１トランジスタは、ゲートおよびバックゲートを有し、容量は、第１電極と、第２電極と、強誘電体層と、を有し、強誘電体層は、第１の電極と、第２の電極と、の間に設けられ、第１電極または第２電極の一方は、第２トランジスタのゲートに電気的に接続され、第１電極または第２電極の他方は、強誘電体層を分極反転させる電圧を印加する端子に電気的に接続され、第２トランジスタのソースまたはドレインの一方は、第１トランジスタのバックゲートに電気的に接続される、半導体装置である。

【0012】

本発明の一態様は、第１トランジスタを有する記憶回路と、第２トランジスタおよび容量を有する電圧保持回路と、負電圧生成回路と、を有し、第１トランジスタは、ゲートおよびバックゲートを有し、容量は、第１電極と、第２電極と、強誘電体層と、を有し、強誘電体層は、第１の電極と、第２の電極と、の間に設けられ、第１電極または第２電極の一方は、第２トランジスタのゲートに電気的に接続され、第１電極または第２電極の他方は、強誘電体層を分極反転させる電圧を印加する端子に電気的に接続され、第２トランジスタのソースまたはドレインの一方は、第１トランジスタのバックゲートに電気的に接続され、第２トランジスタのソースまたはドレインの他方は、負電圧生成回路に電気的に接続される、半導体装置が好ましい。

【0013】

本発明の一態様において、第１トランジスタおよび第２トランジスタは、チャネルに酸化物半導体を有するトランジスタである、半導体装置が好ましい。

【0014】

本発明の一態様において、強誘電体層は、酸化ハフニウムおよび／または酸化ジルコニウムを有する、半導体装置が好ましい。

【0015】

本発明の一態様は、上記記載の半導体装置を有する、電子機器である。

【0016】

なおその他の本発明の一態様については、以下で述べる「発明を実施するための形態」、および「図面」に記載されている。

【発明の効果】

【0017】

本発明の一態様により、長期間においてデータの保持が可能な記憶装置を提供することが可能になる。本発明の一態様により、消費電力を抑えることができる記憶装置を提供することが可能になる。本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供することが可能になる。本発明の一態様により、消費電力を抑えることができる半導体装置を提供することが可能になる。本発明の一態様により、新規な半導体装置を提供することが可能になる。

【0018】

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

【図面の簡単な説明】

【0019】

【図1】図１（Ａ）および図１（Ｂ）は、本発明の一態様の回路の一例を示す回路図である。

【図2】図２は、本発明の一態様の回路の一例を示す回路図である。

【図3】図３（Ａ）は、メモリセルの構成例を示す図である。図３（Ｂ）は、記憶装置の構成例を示す図である。

【図4】図４（Ａ）は、メモリセルの構成例を示す図である。図４（Ｂ）は、記憶装置の構成例を示す図である。

【図5】図５は、レジスタの構成例を示す図である。

【図6】図６（Ａ）乃至図６（Ｃ）は、トランジスタの構成例を示す図である。

【図7】図７は、ＣＰＵの構成例を示す図である。

【図8】図８は、電子機器の一例を示す図である。

【図9】図９（Ａ）は、実施例に係る試料の断面構造を説明する図である。図９（Ｂ）は、入力電圧波形を示す図である。図９（Ｃ）は、実施例に係る試料の測定結果を示す図である。

【発明を実施するための形態】

【0020】

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

【0021】

なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

【0022】

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

【0023】

（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置の回路構成について説明を行う。

【0024】

図１に示す回路１００はトランジスタＭＥの第２のゲートを駆動するための半導体装置の回路構成を示している。図１に示す半導体装置は、入力端子ＶＢＧと、入力端子ＶＬＳと、メモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに電気的に接続された回路１００と、負電圧生成回路ＮＢＧと、回路ＣＰと、を有している。なお、メモリセルアレイＭＣＡは、複数のメモリセルＭＣを有し、それぞれのメモリセルＭＣは、第１及び第２のゲートを有するトランジスタＭ０を有している。なお、トランジスタＭ０としては、例えば、メモリセルＭＣにおける書き込みトランジスタ（メモリセルＭＣの構成によっては、書き込み読み出しトランジスタ）とすることができる。

【0025】

回路１００は、トランジスタＭ１、容量素子Ｃ１、容量素子ＦＥＣを有している。

【0026】

トランジスタＭ０の第２のゲートは、トランジスタＭ０のしきい値電圧（Ｖｔｈ）を制御する機能を有する。例えば、トランジスタＭ０をｎチャネル型トランジスタとした場合、トランジスタＭ０の第２のゲートに、ソース電位よりも低い電位を与えることで、トランジスタＭ０のＶｔｈを正方向にシフトさせ、Ｖｇｓ＝０Ｖにおけるオフ電流を小さくすることができる（ノーマリ・オフの状態にすることができる）。一方で、トランジスタＭ０の第２のゲートに、ソース電位よりも高い電位を与えることで、トランジスタＭ０のＶｔｈを負方向にシフトさせ、Ｖｇｓ＝０Ｖにおいて、オン電流を流すこともできる（ノーマリ・オンにすることができる）。

【0027】

トランジスタＭ０の第１のゲートと、トランジスタＭ０の第２のゲートとは、半導体層を間に介して互いに重なり合う領域を有する。

【0028】

トランジスタＭ１の第１のゲートは、容量素子ＦＥＣの第１の端子（電極ともいう）に電気的に接続される。トランジスタＭ１のソース及びドレインの一方は、入力端子ＶＢＧに電気的に接続される。トランジスタＭ１のソース及びドレインの他方は配線ＢＧＬに電気的に接続される。入力端子ＶＢＧは、負電圧生成回路ＮＢＧに電気的に接続されている。

【0029】

配線ＢＧＬは、複数のトランジスタＭ０のそれぞれの第２のゲートに電気的に接続されている。

【0030】

容量素子Ｃ１の第１の端子はトランジスタＭ１のソース及びドレインの他方と、配線ＢＧＬに電気的に接続されている。また容量素子Ｃ１の第２の端子は、配線ＧＮＬに電気的に接続される。なお、配線ＧＮＬは、一定の定電位が与えられる。当該定電位として接地電位を与えてもよい。

【0031】

容量素子ＦＥＣの第２の端子（電極ともいう）には、入力端子ＶＬＳが電気的に接続される。また、入力端子ＶＬＳには、回路ＣＰが電気的に接続される。

【0032】

トランジスタＭ１は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタＭ１のオフ電流は、好ましくは１０^－１８Ａ／μｍ以下、さらに好ましくは１０^－２１Ａ／μｍ以下、さらに好ましくは１０^－２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。

【0033】

なお、本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（Ｖｇｓ）がＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶｇｓがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶｇｓがＶｔｈよりも低いときのドレイン電流を言う場合がある。トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流が１０^－２１Ａ以下である、とは、トランジスタのオフ電流が１０^－２１Ａ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。

【0034】

また、本明細書では、チャネル幅（Ｗ）を有するトランジスタのオフ電流を、チャネル幅あたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。

【0035】

また、トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。

【0036】

トランジスタのオフ電流は、ドレインとソースの間の電圧（Ｖｄｓ）に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。

【0037】

また、図１（Ａ）において、トランジスタＭ１は、第１のゲートだけでなく第２のゲートを図示しており、第２のゲートの電気的な接続先を明記していないが、第２のゲートの電気的な接続先は、設計の段階で決めることができる。例えば、第２のゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、第１のゲートと第２のゲートとを電気的に接続してもよい。また、例えば、第２のゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするために、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによってトランジスタの第２のゲートに固定電位、又は可変電位を与えてもよい。

【0038】

容量素子ＦＥＣは、２つの電極の間に、誘電体として強誘電性を有しえる材料を有する容量素子である。本明細書等では、強誘電性を有しうる材料を誘電体として用いた容量を強誘電キャパシタと呼称する。

【0039】

強誘電性を有しうる材料としては、酸化ハフニウム、酸化ジルコニウム、ＨｆＺｒＯ_Ｘ（Ｘは０よりも大きい実数とする）、酸化ハフニウムに元素Ｊ（ここでの元素Ｊは、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ストロンチウム（Ｓｒ）など。）を添加した材料、イットリア安定化ジルコニア（ＹＳＺ）、ＰｂＴｉＯ_Ｘ、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ストロンチウム、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ビスマス酸ストロンチウム（ＳＢＴ）、ビスマスフェライト（ＢＦＯ）、チタン酸バリウム、などが挙げられる。また、当該材料としては、ペロブスカイト構造を有する圧電性セラミックを用いてもよい。また、当該材料としては、例えば、上記に列挙した材料から選ばれた複数の材料、又は、上記に列挙した材料から選ばれた複数の材料からなる積層構造とすることができる。ところで、酸化ハフニウムは、成膜条件だけでなく、上下の膜構成、またはプロセスによっても結晶構造（特性）が変わり得る可能性があるため、本明細書等では強誘電性を発現する材料のみを強誘電体と呼ぶのではなく、強誘電性を有しうる材料または強誘電性を有せしめると呼んでいる。

【0040】

中でも強誘電性を有しうる材料として、酸化ハフニウム、あるいは酸化ハフニウムおよび酸化ジルコニウムを有する材料は、数ｎｍといった薄膜に加工しても強誘電性を有しうることができるため、好ましい。薄膜化することができる強誘電体層とすることで、微細化されたトランジスタと組み合わされた半導体装置とすることができる。

【0041】

強誘電性を有しうる材料は、絶縁体であって、外部から電場を与えることによって内部に分極が生じ、かつ当該電場をゼロにしても分極が残る性質を有するため、不揮発性の記憶素子として応用することができる。そのため、当該材料を、容量の一対の電極に挟まれる誘電体として用いることで、当該容量を「強誘電性を有しうるキャパシタ」、「強誘電キャパシタ」とすることができる。また、本明細書等では、強誘電性を有しうる材料は、当該キャパシタの第１の端子と第２の端子との間に有する、という場合がある。なお、強誘電性を有しうるキャパシタを用いた記憶回路は、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、強誘電体メモリなどと呼ばれることがある。

【0042】

回路ＣＰは、電圧生成回路としての機能を有する。例えば、回路ＣＰが、生成する電圧としては、低レベル電位、負電圧などとすることができる。回路ＣＰで生成された電圧は、回路１００の端子ＶＳＬに入力される。

【0043】

ここで、端子ＶＳＬに回路ＣＰで生成された電圧、例えば、低レベル電位が入力された時、容量素子ＦＥＣの第２の端子に当該低レベル電位が印加される。このとき、トランジスタＭ１の第１のゲートの電位は、容量素子ＦＥＣの容量結合によって低下する。また、容量素子ＦＥＣの第１の端子と第２の端子の電位差が特定の電位差に達したとき、容量素子ＦＥＣの強誘電性を有しうる誘電体に分極が生じる。容量素子ＦＥＣの強誘電性を有しうる誘電体に分極が生じることで、回路ＣＰから端子ＶＳＬに低レベル電位の供給を停止しても、トランジスタＭ１の第１のゲートに与えられる電位を、容量素子ＦＥＣによって保持することができる。

【0044】

負電圧生成回路ＮＢＧは、負電圧を生成する機能を有する。負電圧生成回路ＮＢＧは、負電圧を生成することで、当該負電圧を回路１００の入力端子ＶＢＧに供給する。

【0045】

なお、本発明の一態様の半導体装置は、図１（Ａ）の回路構成に限定されない。本発明の一態様の半導体装置は、状況に応じて、図１（Ａ）の回路構成を変更した構成としてもよい。例えば、本発明の一態様の半導体装置は、図１（Ｂ）に示すとおり、回路１００に容量素子Ｃ１を設けない構成としてもよい。

【0046】

また、図１（Ａ）では、配線ＢＧＬに電気的に接続されるメモリセルＭＣとして、メモリセルアレイＭＣＡのある１行に位置するメモリセルＭＣとしたが、本発明の一態様は、これに限定されない。例えば、図２に示すとおり、配線ＢＧＬを、メモリセルアレイＭＣＡの複数の行に分けるように延設して、マトリクス状に配置されている複数のメモリセルＭＣのそれぞれのトランジスタＭ０の第２のゲートに、配線ＢＧＬが電気的に接続される構成としてもよい。この構成にすることにより、行毎に回路１００を設ける必要が無くなるため、半導体装置の回路面積を低減することができる。

【0047】

次に、図１（Ａ）の半導体装置の動作例について説明する。

【0048】

初期状態では、負電圧生成回路ＮＢＧから入力端子ＶＢＧへの負電圧の供給は行われない。また、例えば、このとき、負電圧生成回路ＮＢＧから入力端子ＶＢＧには接地電位が与えられていてもよい。

【0049】

また、回路ＣＰから入力端子ＶＬＳに低レベル電位（負電圧でもよい）を供給する。このときの低レベル電位をＶ_Ｌとする。これにより、容量素子ＦＥＣの強誘電性を有しうる誘電体内で分極が生じて、容量素子ＦＥＣの第２の端子から第１の端子の方向に電場が生じる。また、容量ＦＥＣの容量結合によって、トランジスタＭ１の第１のゲートは、元の電位から低下する。なお、低下したトランジスタＭ１の第１のゲートの電位をＶ_Ｇとする。

【0050】

なお、トランジスタＭ１の第１のゲートの電位をＶ_Ｇにした後は、回路ＣＰから入力端子ＶＬＳに低レベル電位の供給を停止してもよい。

【0051】

ここで、負電圧生成回路ＮＢＧから入力端子ＶＢＧへの負電圧の供給を行う。なお、当該負電圧をＶ_ＢＧとする。ここで、トランジスタＭ１において、Ｖ_Ｇ－Ｖ_ＢＧがトランジスタＭ１のしきい値電圧よりも大きいときトランジスタＭ１はオン状態となり、負電圧であるＶ_ＢＧが配線ＢＧＬに供給される。なお、トランジスタＭ１がＶ_Ｇ－Ｖ_ＢＧがトランジスタＭ１のしきい値電圧より小さくかつサブスレッショルド領域で動作する範囲でも負電圧であるＶ_ＢＧを配線ＢＧＬに供給することができる。

【0052】

上記によって、負電圧生成回路ＮＢＧから、トランジスタＭ１を介して、配線ＢＧＬに負電圧Ｖ_ＢＧの供給が行われる。また、配線ＢＧＬの電圧が負電圧Ｖ_ＢＧに達したあと、回路ＣＰから入力端子ＶＬＳにＶ_Ｌよりも低い電位（Ｖ_ＬＬとする）を供給する。これにより、容量ＦＥＣの容量結合によって、トランジスタＭ１の第１のゲートの電位Ｖ_Ｇを下げることができる。また、このとき、回路ＣＰからのＶ_ＬＬの供給を停止しても、容量ＦＥＣによって、トランジスタＭ１の第１のゲートの電位を保持することができる。これにより、トランジスタＭ１をオフ状態にすることができ、結果として、配線ＢＧＬの電圧を負電圧Ｖ_ＢＧに保持することができる。

【0053】

配線ＢＧＬに負電圧Ｖ_ＢＧを保持することによって、トランジスタＭ０のしきい値電圧を低くすることができる。トランジスタＭ０は、メモリセルＭＣの書き込みトランジスタとして機能するため、トランジスタＭ０のしきい値電圧を低くすることによって、トランジスタＭ０のオフリーク電流を小さくすることができる。これにより、メモリセルＭＣに書き込まれたデータを長時間保持することができる。

【0054】

本実施の形態に示す構成は、他の実施の形態、又は実施例に示す構成と適宜組み合わせることができる。

【0055】

（実施の形態２）
本実施の形態では、実施の形態１に示した回路１００を備えた半導体装置の適用例について説明を行う。

【0056】

〈不揮発性メモリ〉
図３（Ａ）は、記憶素子としての機能を有するメモリセルＭＣの回路構成を示している。

【0057】

図３（Ａ）のメモリセルＭＣは、第１のゲート及び第２のゲートを有するトランジスタＭ０と、トランジスタ１１２と、容量素子１１４と、ノードＦＮと、配線ＢＬと、配線ＳＬと、配線ＷＬと、配線ＲＬと、配線ＢＧＬとを有する。

【0058】

図３（Ａ）のメモリセルＭＣにおいて、トランジスタＭ０の第１のゲートは配線ＷＬに電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソース及びドレインの一方は配線ＢＬに電気的に接続され、トランジスタＭ０のソース及びドレインの他方はノードＦＮに電気的に接続される。

【0059】

図３（Ａ）のメモリセルＭＣにおいて、トランジスタ１１２のゲートはノードＦＮに電気的に接続され、トランジスタ１１２のソース及びドレインの一方は配線ＢＬに電気的に接続され、トランジスタ１１２のソース及びドレインの他方は配線ＳＬに電気的に接続される。

【0060】

図３（Ａ）のメモリセルＭＣにおいて、容量素子１１４の第１の端子は配線ＲＬに電気的に接続され、容量素子１１４の第２の端子はノードＦＮに電気的に接続される。

【0061】

トランジスタＭ０は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタＭ０のオフ電流は、好ましくは１０^－１８Ａ／μｍ以下、さらに好ましくは１０^－２１Ａ／μｍ以下、さらに好ましくは１０^－２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。

【0062】

トランジスタ１１２は、閾値電圧のばらつきの小さいトランジスタが用いられることが好ましい。ここで、閾値電圧のばらつきが小さいトランジスタとは、トランジスタが同一プロセスで作製される際に、許容される閾値電圧の差が１００ｍＶ以内で形成されうるトランジスタのことをいう。具体的には、チャネルが単結晶シリコンで形成されているトランジスタが挙げられる。

【0063】

メモリセルＭＣは、ノードＦＮの電荷が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。

【0064】

情報の書き込みおよび保持について説明する。まず、トランジスタＭ０がオン状態になるように、配線ＷＬに電位を与える。これにより、配線ＢＬの電位が、ノードＦＮに与えられる。すなわち、ノードＦＮには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル、Ｈｉｇｈレベルという）のいずれかが与えられるものとする。その後、トランジスタＭ０をオフ状態とすることにより、ノードＦＮに与えられた電荷が保持される（保持）。

【0065】

トランジスタＭ０のオフ電流は極めて小さいため、トランジスタＭ０のゲートの電荷は長時間にわたって保持される。

【0066】

次に情報の読み出しについて説明する。配線ＳＬに所定の電位（定電位）を与えた状態で、配線ＲＬに適切な電位（読み出し電位）を与えると、トランジスタ１１２のゲートに保持された電荷量に応じて、配線ＢＬの電位は変動する。一般に、トランジスタ１１２をｐチャネル型とすると、ノードＦＮにＨｉｇｈレベルが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＮにＬｏｗレベルが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１１２を「オン状態」とするために必要な配線ＲＬの電位をいうものとする。したがって、配線ＲＬの電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ１１２のゲートに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｌｏｗレベルが与えられていた場合には、ノードＦＮの電位がＶ０（＜Ｖｔｈ＿Ｌ）となれば、トランジスタ１１２は「オン状態」となる。Ｈｉｇｈレベルが与えられた場合は、ノードＦＮの電位がＶ０（＞Ｖｔｈ＿Ｈ）となっても、トランジスタ１１２は「オフ状態」のままである。このため、配線ＢＬの電位を判別することで、保持されている情報を読み出すことができる。

【0067】

なお、上記の説明では、トランジスタ１１２がｐチャネル型トランジスタとして扱ったが、これに限定されず、トランジスタ１１２がｎチャネル型トランジスタの場合もあり得る。

【0068】

図３（Ｂ）は、マトリックス状に配置されたメモリセルＭＣと、実施の形態１に示す回路１００を有する記憶装置１２０の回路構成を示している。記憶装置１２０は不揮発性メモリとしての機能を有する。

【0069】

記憶装置１２０は、ｍ行ｎ列のマトリクス状に配置されたメモリセルＭＣを有する。ここで、ｍ及びｎは２以上の自然数を表す。また、ｍ行目に配置されたメモリセルＭＣは、配線ＷＬ［ｍ］及び配線ＲＬ［ｍ］に電気的に接続され、ｎ列目に配置されたメモリセルＭＣは、配線ＢＬ［ｎ］及び配線ＳＬに電気的に接続される。

【0070】

それぞれのメモリセルＭＣに含まれるトランジスタＭ０の第２のゲートは、配線ＢＧＬを介して、回路１００に電気的に接続されている。すなわち、回路１００は、全てのメモリセルに含まれるトランジスタＭ０の第２のゲートを制御する信号を供給する機能を有する。

【0071】

回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、ノーマリ・オンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＦＮに書き込まれた電荷を保持することが可能になる。

【0072】

記憶装置１２０を上記構成にすることで、電源をオフにしても、長時間に渡ってデータの保持が可能な記憶装置を提供することができる。

【0073】

〈ＤＲＡＭ〉
図４（Ａ）は、記憶素子としての機能を有するメモリセルＭＣの回路構成を示している。

【0074】

図４（Ａ）のメモリセルＭＣは、第１のゲート及び第２のゲートを有するトランジスタＭ０と、容量素子１３１と、配線ＢＬと、配線ＷＬと、配線ＣＬと、配線ＢＧＬと、を有する。

【0075】

図４（Ａ）のメモリセルＭＣにおいて、トランジスタＭ０の第１のゲートは配線ＷＬに電気的に接続され、トランジスタＭ０の第２のゲートは配線ＢＧＬに電気的に接続され、トランジスタＭ０のソース及びドレインの一方は配線ＢＬに電気的に接続され、トランジスタＭ０のソース及びドレインの他方は容量素子１３１の第１の端子に電気的に接続される。また、容量素子１３１の第２の端子は配線ＣＬに電気的に接続される。

【0076】

トランジスタＭ０は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタＭ０のオフ電流は、好ましくは１０^－１８Ａ／μｍ以下、さらに好ましくは１０^－２１Ａ／μｍ以下、さらに好ましくは１０^－２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。

【0077】

配線ＷＬは、トランジスタＭ０のオン・オフを制御する信号を供給する機能を有し、配線ＢＬは、トランジスタＭ０を介して、容量素子１３１に電荷を書き込む機能を有する。容量素子１３１に電荷を書き込んだ後に、トランジスタＭ０をオフにすることで、容量素子１３１に書き込まれた電荷を保持することができる。

【0078】

容量素子１３１に書き込まれた電荷は、トランジスタＭ０を介して、外部に流れ出るため、定期的に容量素子１３１に書き込まれた電荷を再書き込みする（リフレッシュする）動作が必要であるが、トランジスタＭ０はオフ電流が極めて低く、容量素子１３１から流れ出る電荷は少ないため、リフレッシュの頻度も少ない。

【0079】

図４（Ｂ）は、マトリックス状に配置された、図２（Ａ）に示すメモリセルＭＣと、実施の形態１に示す回路１００を有する記憶装置１４０の回路構成を示している。記憶装置１４０はＤＲＡＭとしての機能を有する。

【0080】

記憶装置１４０は、ｍ行ｎ列のマトリクス状に配置されたメモリセルＭＣを有する。また、ｍ行目に配置されたメモリセルＭＣは、配線ＷＬ［ｍ］に電気的に接続され、ｎ列目に配置されたメモリセルＭＣは、配線ＢＬ［ｎ］に電気的に接続される。また、配線ＣＬは一定の低電位を与える端子ＶＣに電気的に接続されている。

【0081】

それぞれのメモリセルＭＣに含まれるトランジスタＭ０の第２のゲートは、配線ＢＧＬを介して、回路１００に電気的に接続されている。すなわち、回路１００は、全てのメモリセルに含まれるトランジスタＭ０の第２のゲートを制御する信号を供給する機能を有する。

【0082】

回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、ノーマリ・オンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、容量素子１３１に書き込まれた電荷を保持することが可能になる。

【0083】

記憶装置１４０を上記構成にすることで、リフレッシュ頻度の少ない、低消費電力で動作可能な記憶装置を提供することができる。

【0084】

〈レジスタ〉
図５に、１ビットのレジスタ回路１５０の構成例を示す。

【0085】

レジスタ回路１５０は、第１のゲート及び第２のゲートを有するトランジスタＭ０と、容量素子１５４と、ノードＮ５と、フリップフロップ回路１５３を有する。

【0086】

フリップフロップ回路１５３は、インバータ１５１及びインバータ１５２を有する。インバータ１５１は、インバータ１５２と並列且つ逆向きに接続され、インバータ１５１の出力側が接続されるノードが、レジスタ回路１５０の出力端子ＯＵＴに相当する。

【0087】

トランジスタＭ０の第２のゲートは、回路１００に電気的に接続され、トランジスタＭ０の第１のゲートは、入力端子Ｓｉｇ１に電気的に接続され、トランジスタＭ０のソース及びドレインの一方は、入力端子Ｓｉｇ２に電気的に接続され、トランジスタＭ０のソース及びドレインの他方は、ノードＮ５に電気的に接続される。

【0088】

容量素子１５４の第１の端子は、ノードＮ５に電気的に接続され、容量素子１５４の第２の端子は、一定の低電位が与えられる。この低電位として、接地電位を与えてもよい。また、ノードＮ５は、フリップフロップ回路１５３に電気的に接続されている。

【0089】

トランジスタＭ０は、オフ電流が小さいトランジスタであることが好適である。例えば、トランジスタＭ０のオフ電流は、好ましくは１０^－１８Ａ／μｍ以下、さらに好ましくは１０^－２１Ａ／μｍ以下、さらに好ましくは１０^－２４Ａ／μｍ以下である。オフ電流が小さいトランジスタとして、酸化物半導体トランジスタが挙げられる。

【0090】

レジスタ回路１５０は、入力端子Ｓｉｇ１及び入力端子Ｓｉｇ２からの入力信号により、データの格納、並びに出力を行う。例えば、ハイレベルの電圧が入力端子Ｓｉｇ１及び入力端子Ｓｉｇ２に供給されると、トランジスタＭ０がオン状態となりノードＮ５にハイレベル電圧が入力される。その結果、レジスタ回路１５０の出力端子ＯＵＴからはインバータ１５１によって反転されたローレベル電圧が出力されると同時に、フリップフロップ回路１５３にはローレベル電圧のデータが格納される。一方、入力端子Ｓｉｇ２からローレベル電圧が入力されると、同様にして出力端子ＯＵＴからはハイレベル電圧が出力されるとともにハイレベル電圧のデータがフリップフロップ回路１５３に格納される。

【0091】

容量素子１５４は、ノードＮ５の電圧を保持する機能を有する。

【0092】

レジスタ回路１５０は、入力端子Ｓｉｇ２からノードＮ５へ電位を書き込んだ後、トランジスタＭ０をオフにすることで、電源電圧の供給を停止しても、ノードＮ５の電位を保持することができる。なぜなら、トランジスタＭ０のオフ電流は極めて小さいからである。すなわち、レジスタ回路１５０を用いることで、電源電圧の供給を停止してもデータの保持が可能な記憶装置を提供することができる。

【0093】

また、回路１００は、トランジスタＭ０の第２のゲートを制御する信号を供給する機能を有する。回路１００が、トランジスタＭ０の第２のゲートを制御することで、トランジスタＭ０は適切なＶｔｈをとることが可能になり、ノーマリ・オンを防ぐことができる。その結果、トランジスタＭ０はオフ電流を小さくすることができ、ノードＮ５に書き込まれた電荷を保持することが可能になる。

【0094】

なお、本実施の形態では、フリップフロップ回路１５３の例として、２つのインバータ回路を用いた簡易な構成を示したが、これに限定されること無く、クロック動作の可能なクロックドインバータを用いる構成、またはＮＡＮＤ回路とインバータを組み合わせた構成を適宜用いることができる。例えば、ＲＳ型、ＪＫ型、Ｄ型、Ｔ型等、公知のフリップフロップ回路を適宜用いることができる。

【0095】

本実施の形態に示す構成は、他の実施の形態、又は実施例に示す構成と適宜組み合わせることができる。

【0096】

（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なトランジスタの構成例について説明する。

【0097】

図６（Ａ）は、上記実施の形態で説明した半導体装置に適用可能なトランジスタである、トランジスタ５００の上面図である。図６（Ｂ）は、図６（Ａ）に一点鎖線で示した部位Ｌ１－Ｌ２における断面図であり、トランジスタ５００のチャネル長方向の断面図である。図６（Ｃ）は、図６（Ａ）に一点鎖線で示した部位Ｗ１－Ｗ２における断面図であり、トランジスタ５００のチャネル幅方向の断面図である。トランジスタ５００は上記実施の形態に示した半導体装置が有するＯＳトランジスタ、例えばトランジスタＭ０に適用することができる。

【0098】

図６（Ａ）乃至図６（Ｃ）に示すように、トランジスタ５００は、絶縁体５１２に設けることができる。トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。

【0099】

また、図６（Ａ）乃至図６（Ｃ）に示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図６（Ａ）乃至６（Ｃ）に示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図６（Ａ）乃至図６（Ｃ）に示すように、絶縁体５８０、導電体５６０、及び絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。

【0100】

なお、本明細書等において、酸化物５３０ａ、及び酸化物５３０ｂをまとめて酸化物５３０という場合がある。

【0101】

なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、及び酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、又は３層以上の積層構成を設ける構成にしてもよい。

【0102】

また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図６（Ａ）乃至図６（Ｃ）に示すトランジスタ５００は一例であり、その構成に限定されず、回路構成又は駆動方法等に応じて適切なトランジスタを用いればよい。

【0103】

ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるため、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。

【0104】

さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるため、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。

【0105】

導電体５６０は、第１のゲート（ゲート又はトップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（バックゲート又はボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧をより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。

【0106】

導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。

【0107】

本明細書等において、一対のゲート電極（第１のゲート電極、及び第２のゲート電極）の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構成を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構成とよぶ。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構成は、Ｆｉｎ型構成及びプレーナ型構成とは異なる。Ｓ－ｃｈａｎｎｅｌ構成を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。

【0108】

また、導電体５０３は、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構成として設ける構成にしてもよい。

【0109】

ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子等の不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。

【0110】

例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。

【0111】

また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を導電体５０３ａと導電体５０３ｂの積層で図示したが、導電体５０３は単層構成であってもよい。

【0112】

絶縁体５２０、絶縁体５２２、及び絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。

【0113】

ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書等では、加熱により放出される酸素を「過剰酸素」という場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（Ｖ_Ｏ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、Ｖ_ＯＨという場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界等のストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶ_ＯＨをできる限り低減し、高純度真性又は実質的に高純度真性にすることが好ましい。このように、Ｖ_ＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素等の不純物を除去すること（「脱水」又は「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（「加酸素化処理」ともいう。）が重要である。Ｖ_ＯＨ等の不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

【0114】

過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、又は３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。

【0115】

また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、又はＲＦ処理のいずれか一又は複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、又は水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「Ｖ_ＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ_２Ｏとして、酸化物５３０、又は酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２ａ及び導電体５４２ｂにゲッタリングされる場合がある。

【0116】

また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、又は、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、又は酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ_２／（Ｏ_２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。

【0117】

また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（Ｖ_Ｏ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。又は、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で行ってもよい。又は、酸化性ガスを１０ｐｐｍ以上、１％以上、又は１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。

【0118】

なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ_２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶ_ＯＨが形成されるのを抑制することができる。

【0119】

また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子等）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。

【0120】

絶縁体５２２が、酸素又は不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４、又は酸化物５３０が有する酸素と反応することを抑制することができる。

【0121】

絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、又は（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）等のいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流等の問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。

【0122】

特に、不純物、及び酸素等の拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出、又はトランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。

【0123】

又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。

【0124】

また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体を酸化シリコン、又は酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０を得ることができる。

【0125】

なお、図６（Ａ）乃至図６（Ｃ）のトランジスタ５００では、３層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構成を有していてもよい。その場合、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。

【0126】

トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いる。例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。

【0127】

酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行なってもよいし、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で行なってもよい。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。

【0128】

また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが好ましくは２ｅＶ以上、より好ましくは２．５ｅＶ以上の金属酸化物を用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

【0129】

酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。

【0130】

なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。

【0131】

また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。

【0132】

ここで、酸化物５３０ａ及び酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ及び酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。

【0133】

具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウム等を用いるとよい。

【0134】

このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。

【0135】

酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物等を用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタル等の金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。

【0136】

また、図６（Ｂ）では、導電体５４２ａ、及び導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構成、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、タングステン膜上に銅膜を積層する二層構成としてもよい。

【0137】

また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構成、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構成等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。

【0138】

また、図６（Ｂ）に示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。

【0139】

酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア密度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。

【0140】

絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。

【0141】

絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウム等から選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコン等も用いることができる。

【0142】

特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）等を用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。

【0143】

絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素等の不純物が酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５４２ａ、及び導電体５４２ｂが酸化するのを抑制することができる。

【0144】

絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。

【0145】

具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。

【0146】

過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の水又は水素等の不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。また、絶縁体５４５の形成前及び／又は形成後に、前述したマイクロ波処理を行なってもよい。

【0147】

また、絶縁体５４５が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。

【0148】

なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流等の問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構成とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構成とすることができる。

【0149】

第１のゲート電極として機能する導電体５６０は、図６（Ｂ）及び図６（Ｃ）では２層構成として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。

【0150】

導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２等）、銅原子等の不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子等の少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウム等を用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極ということができる。

【0151】

また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構成としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構成としてもよい。

【0152】

絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂等を有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。

【0153】

絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素等の不純物濃度が低減されていることが好ましい。

【0154】

絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。

【0155】

半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。

【0156】

絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。

【0157】

例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウム等から選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。

【0158】

特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素等の不純物のバリア膜としての機能も有することができる。

【0159】

また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４等と同様に、膜中の水又は水素等の不純物濃度が低減されていることが好ましい。

【0160】

また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。

【0161】

本実施の形態に示す構成は、他の実施の形態、又は実施例に示す構成と適宜組み合わせることができる。

【0162】

（実施の形態４）
本実施の形態では、実施の形態１で説明したトランジスタを用いることができ、実施の形態２で説明した記憶装置を含むＣＰＵについて説明する。

【0163】

図７は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。

【0164】

図７に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図７に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図７に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路、またはデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

【0165】

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

【0166】

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置、または周辺回路からの割り込み要求を、その優先度またはマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しまたは書き込みを行なう。

【0167】

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。

【0168】

図７に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、実施の形態１に示したトランジスタ、または、実施の形態２に示した記憶装置を用いることができる。

【0169】

図７に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

【0170】

本実施の形態に示す構成は、他の実施の形態、又は実施例に示す構成と適宜組み合わせることができる。

【0171】

（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体装置の応用例について説明する。

【0172】

本発明の一態様に係る半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルスチルカメラ、ビデオカメラ、録画再生装置、ナビゲーションシステム、ゲーム機等）の記憶装置に適用できる。また、イメージセンサ、ＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）、ヘルスケア等に用いることもできる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、及びデスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。

【0173】

［ＰＣ用の拡張デバイス］
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）等の計算機、情報端末用の拡張デバイスに適用することができる。

【0174】

図８（Ａ）は、当該拡張デバイスの一例として、持ち運びのできる、情報の記憶が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）等でＰＣに接続することで、当該チップによる情報の記憶を行うことができる。なお、図８（Ａ）は、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファン等を搭載した比較的大きい形態の拡張デバイスとしてもよい。

【0175】

拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置等を駆動する回路が設けられている。例えば、基板６１０４には、電子部品４７００、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。

【0176】

［ＳＤカード］
上記実施の形態で説明した半導体装置は、情報端末、又はデジタルカメラ等の電子機器に取り付けが可能なＳＤカードに適用することができる。

【0177】

図８（Ｂ）はＳＤカードの外観の模式図であり、図８（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード５１１０は、筐体５１１１、コネクタ５１１２及び基板５１１３を有する。コネクタ５１１２が外部装置と接続するためのインターフェースとして機能する。基板５１１３は筐体５１１１に収納されている。基板５１１３には、半導体装置及び半導体装置を駆動する回路が設けられている。例えば、基板５１１３には、電子部品４７００、コントローラチップ５１１５が取り付けられている。なお、電子部品４７００とコントローラチップ５１１５とのそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、電子部品に備えられている書き込み回路、ロードライバ、読み出し回路等は、電子部品４７００でなく、コントローラチップ５１１５に組み込んだ構成としてもよい。

【0178】

基板５１１３の裏面側にも電子部品４７００を設けることで、ＳＤカード５１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板５１１３に設けてもよい。これによって、外部装置とＳＤカード５１１０との間で無線通信を行うことができ、電子部品４７００のデータの読み出し、書き込みが可能となる。

【0179】

［ＳＳＤ］
上記実施の形態で説明した半導体装置は、情報端末等電子機器に取り付けが可能なＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）に適用することができる。

【0180】

図８（Ｄ）はＳＳＤの外観の模式図であり、図８（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ５１５０は、筐体５１５１、コネクタ５１５２及び基板５１５３を有する。コネクタ５１５２が外部装置と接続するためのインターフェースとして機能する。基板５１５３は筐体５１５１に収納されている。基板５１５３には、半導体装置及び半導体装置を駆動する回路が設けられている。例えば、基板５１５３には、電子部品４７００、メモリチップ５１５５、コントローラチップ５１５６が取り付けられている。基板５１５３の裏面側にも電子部品４７００を設けることで、ＳＳＤ５１５０の容量を増やすことができる。メモリチップ５１５５にはワークメモリが組み込まれている。例えば、メモリチップ５１５５には、ＤＲＡＭチップを用いればよい。コントローラチップ５１５６には、プロセッサ、ＥＣＣ回路等が組み込まれている。なお、電子部品４７００と、メモリチップ５１５５と、コントローラチップ５１１５と、のそれぞれの回路構成は、上述の記載に限定せず、状況に応じて、適宜回路構成を変更してもよい。例えば、コントローラチップ５１５６にも、ワークメモリとして機能するメモリを設けてもよい。

【0181】

本実施の形態に示す構成は、他の実施の形態、又は実施例に示す構成と適宜組み合わせることができる。

【実施例】

【0182】

強誘電性を示す絶縁体を成膜し、自発分極の変化を測定した。図９（Ａ）に測定に用いた試料８００の断面構造概略図を示す。

【0183】

＜資料構造＞
試料８００は、基板８０１として単結晶シリコンを用いて形成した。具体的には、基板８０１上に絶縁体８０２として厚さ１００ｎｍの熱酸化膜を形成し、絶縁体８０２上に導電体８０３ａとして厚さ３０ｎｍのタングステン（Ｗ）を形成し、導電体８０３ａ上に導電体８０３ｂとして厚さ１０ｎｍの窒化チタン（ＴｉＮｘ）を形成した。また、導電体８０３（導電体８０３ａおよび導電体８０３ｂ）を覆う絶縁体８０４として、厚さ１０ｎｍの酸化ハフニウムジルコニウム（ＨｆＺｒＯｘ）を形成した。

【0184】

また、絶縁体８０４上かつ導電体８０３と重なる領域の一部に、導電体８０５ａとして厚さ１０ｎｍの窒化チタン（ＴｉＮｘ）を形成し、導電体８０５ａ上に導電体８０５ｂとして厚さ２０ｎｍのタングステン（Ｗ）を形成した。また、絶縁体８０４および導電体８０５（導電体８０５ａおよび導電体８０５ｂ）を覆う絶縁体８０６として、酸化窒化シリコン（ＳｉＯＮ）を形成した。

【0185】

また、導電体８０５と電気的に接続する電極８０７と、導電体８０３と電気的に接続する電極８０８を絶縁体８０６上に形成した。

【0186】

＜測定＞
電極８０７と導電体８０３の間に、振幅３Ｖ、周波数１００Ｈｚの三角波を印加し、絶縁体８０４の自発分極の変化を測定した。図９（Ｂ）に入力電圧波形を示す。

【0187】

図９（Ｃ）に測定結果を示す。図９（Ｃ）の横軸は、電極８０７と導電体８０３の間に印加した電圧を示し、の縦軸は絶縁体８０４の分極量を示す。図９（Ｃ）では、分極量が正の場合は、正電荷が一方の電極（導電体８０３または導電体８０５の一方）側に偏り、負電荷が他方の電極（導電体８０３または導電体８０５の他方）側に偏っていることを示している。また、分極量が負の場合は、負電荷が一方の電極側に偏り、正電荷が他方の電極側に偏っていることを示している。

【0188】

電極８０７と導電体８０３の間に電圧ＶＰＩ１を印加した後に、印加する電圧を高くしていくと、分極量が曲線８５１に従って増加する。一方、電圧ＶＰＩ２を印加した後に、印加する電圧を低くしていくと、分極量が曲線８５２に従って減少する。つまり、絶縁体８０４に電圧ＶＰＩ１または電圧ＶＰＩ２を印加すると、絶縁体８０４に分極反転が発生し、ヒステリシス特性が生じることがわかる。

【0189】

図９（Ｃ）より、絶縁体８０４がヒステリシス特性を有し、強誘電体として機能することがわかった。

【0190】

（本明細書等の記載に関する付記）
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。

【0191】

各実施の形態に示す構成は、他の実施の形態あるいは実施例に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。

【0192】

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。

【0193】

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。

【0194】

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

【0195】

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合、または複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

【0196】

また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

【0197】

また、図面等において図示する構成要素の位置関係は、相対的である。従って、図面を参照して構成要素を説明する場合、位置関係を示す「上に」、「下に」等の語句は便宜的に用いられる場合がある。構成要素の位置関係は、本明細書の記載内容に限定されず、状況に応じて適切に言い換えることができる。

【0198】

本明細書等において、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、ソースとドレインとの他方を「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

【0199】

また、本明細書等において「電極」、「配線」などの用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」、「配線」などの用語は、複数の「電極」、「配線」などが一体となって形成されている場合なども含む。

【0200】

また本明細書等において、ノードは、回路構成、デバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

【0201】

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

【0202】

また、本明細書等において、「高レベル電位」、「低レベル電位」という用語は、特定の電位を意味するものではない。例えば、２本の配線において、両方とも「高レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの高レベル電位は、互いに等しくなくてもよい。また、同様に、２本の配線において、両方とも「低レベル電位を供給する配線として機能する」と記載されていた場合、両方の配線が与えるそれぞれの低レベル電位は、互いに等しくなくてもよい。

【0203】

「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正電荷となるキャリアが移動する方向とし、正の電流で記載する。換言すると、負電荷となるキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。

【0204】

本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。

【0205】

本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

【0206】

本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。

【0207】

本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。

【0208】

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

【符号の説明】

【0209】

Ｃ１ 容量素子
Ｌ１－Ｌ２ 部位
Ｍ０ トランジスタ
Ｍ１ トランジスタ
Ｎ５ ノード
Ｓｉｇ１ 入力端子
Ｓｉｇ２ 入力端子
Ｖ０ 電位
Ｗ１－Ｗ２ 部位
３Ｖ 振幅
１００ 回路
１１２ トランジスタ
１１４ 容量素子
１２０ 記憶装置
１３１ 容量素子
１４０ 記憶装置
１５０ レジスタ回路
１５１ インバータ
１５２ インバータ
１５３ フリップフロップ回路
１５４ 容量素子
５００ トランジスタ
５０３ 導電体
５０３ａ 導電体
５０３ｂ 導電体
５１２ 絶縁体
５１４ 絶縁体
５１６ 絶縁体
５２０ 絶縁体
５２２ 絶縁体
５２４ 絶縁体
５３０ 酸化物
５３０ａ 酸化物
５３０ｂ 酸化物
５４０ａ 導電体
５４０ｂ 導電体
５４２ａ 導電体
５４２ｂ 導電体
５４３ａ 領域
５４３ｂ 領域
５４４ 絶縁体
５４５ 絶縁体
５６０ 導電体
５６０ａ 導電体
５６０ｂ 導電体
５７４ 絶縁体
５８０ 絶縁体
５８１ 絶縁体
８００ 試料
８０１ 基板
８０２ 絶縁体
８０３ 導電体
８０３ａ 導電体
８０３ｂ 導電体
８０４ 絶縁体
８０５ 導電体
８０５ａ 導電体
８０５ｂ 導電体
８０６ 絶縁体
８０７ 電極
８０８ 電極
８５１ 曲線
８５２ 曲線
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
４７００ 電子部品
５１１０ ＳＤカード
５１１１ 筐体
５１１２ コネクタ
５１１３ 基板
５１１５ コントローラチップ
５１５０ ＳＳＤ
５１５１ 筐体
５１５２ コネクタ
５１５３ 基板
５１５５ メモリチップ
５１５６ コントローラチップ
６１００ 拡張デバイス
６１０１ 筐体
６１０２ キャップ
６１０３ ＵＳＢコネクタ
６１０４ 基板
６１０６ コントローラチップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】