特許 7638909 受光素子、撮像素子、および撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-02-21

(45)【発行日】2025-03-04

(54)【発明の名称】受光素子、撮像素子、および撮像装置

(51)【国際特許分類】

   H10F 39/18 20250101AFI20250225BHJP

   H04N 25/70 20230101ALI20250225BHJP

【ＦＩ】

H10F39/18 F

H10F39/18 A

H04N25/70

【請求項の数】 10

(21)【出願番号】P 2021573087

(86)(22)【出願日】2021-01-13

(86)【国際出願番号】 JP2021000839

(87)【国際公開番号】W WO2021149556

(87)【国際公開日】2021-07-29

【審査請求日】2023-12-15

(31)【優先権主張番号】P 2020006566

(32)【優先日】2020-01-20

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】井本 努

【審査官】黒田 久美子

(56)【参考文献】

【文献】特開２０１８－１１７１１７（ＪＰ，Ａ）

【文献】国際公開第２０１３／１９１０３９（ＷＯ，Ａ１）

【文献】特開２０１３－１７５４９４（ＪＰ，Ａ）

【文献】特開２０１１－１７６３２５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｆ ３９／１８

Ｈ０４Ｎ ２５／７０

(57)【特許請求の範囲】

【請求項1】

入射する光を信号電荷に光電変換する受光領域と、
前記信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を前記受光領域に発生させる電圧が交互に印加される一対の電圧印加電極と、
前記受光領域における光の入射面に設けられて接地電位以下の電圧が印加される入射面電極と
が設けられるセンサ基板と、
前記センサ基板における前記光の入射面と対向する面に設けられ、前記電荷蓄積電極に蓄積される前記信号電荷を処理する画素トランジスタ
が設けられる回路基板と、
行列状に配列される複数の前記受光領域の間に設けられ、隣接する前記受光領域を電気的に分離する画素分離領域と
を有し、
行列状に配列される複数の平面視矩形状をした前記受光領域における角部に設けられる前記画素分離領域は、前記光の入射面から前記センサ基板における前記入射面と対向する面まで達し、前記入射面電極と接地配線または負電圧発生回路とに接続され、
前記受光領域における前記角部以外の外周に設けられる前記画素分離領域は、前記光の入射面から前記受光領域における前記入射面と対向する面へ向かう中途部まで達する
受光素子。

【請求項2】

前記入射面電極は、
前記光の入射面に積層される負の固定電荷膜によって前記入射面に形成されるホール蓄積層である
請求項１に記載の受光素子。

【請求項3】

前記入射面電極は、
前記光の入射面にＰ型の不純物がドープされたＰ型導電層である
請求項１に記載の受光素子。

【請求項4】

前記入射面電極は、
前記光の入射面に積層される無機電極膜である
請求項１に記載の受光素子。

【請求項5】

前記入射面電極は、
前記光の入射面に積層される透光性を有する膜厚の金属膜である
請求項１に記載の受光素子。

【請求項6】

前記角部以外の外周に設けられる画素分離領域は、
複数の前記受光領域が行列状に配列される画素アレイを前記受光領域毎に区画し、電気的に浮遊している
請求項１に記載の受光素子。

【請求項7】

前記角部以外の外周に設けられる画素分離領域は、
絶縁体によって構成される
請求項１に記載の受光素子。

【請求項8】

前記角部に設けられる画素分離領域は、
表面に絶縁膜が設けられる金属によって構成される
請求項１に記載の受光素子。

【請求項9】

入射する光を信号電荷に光電変換する複数の受光領域が行列状に配列される画素アレイと、
前記受光領域毎に、前記信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を前記受光領域に発生させる電圧が交互に印加される一対の電圧印加電極と、
前記受光領域における光の入射面に設けられて接地電位以下の電圧が印加される入射面電極と
が設けられるセンサ基板と、
前記センサ基板における前記光の入射面と対向する面に設けられ、前記電荷蓄積電極に蓄積される前記信号電荷を処理する画素トランジスタ
が設けられる回路基板と、
行列状に配列される複数の前記受光領域の間に設けられ、隣接する前記受光領域を電気的に分離する画素分離領域と
を有し、
行列状に配列される複数の平面視矩形状をした前記受光領域における角部に設けられる前記画素分離領域は、前記光の入射面から前記センサ基板における前記入射面と対向する面まで達し、前記入射面電極と接地配線または負電圧発生回路とに接続され、
前記受光領域における前記角部以外の外周に設けられる前記画素分離領域は、前記光の入射面から前記受光領域における前記入射面と対向する面へ向かう中途部まで達する
撮像素子。

【請求項10】

撮像光学系と、
入射する光を信号電荷に光電変換する複数の受光領域が行列状に配列される画素アレイと、
前記受光領域毎に、前記信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を前記受光領域に発生させる電圧が交互に印加される一対の電圧印加電極と、
前記受光領域における光の入射面に設けられて接地電位以下の電圧が印加される入射面電極と
が設けられるセンサ基板と、
前記センサ基板における前記光の入射面と対向する面に設けられ、前記電荷蓄積電極に蓄積される前記信号電荷を処理する画素トランジスタ
が設けられる回路基板と、
行列状に配列される複数の前記受光領域の間に設けられ、隣接する前記受光領域を電気的に分離する画素分離領域と
を有し、
行列状に配列される複数の平面視矩形状をした前記受光領域における角部に設けられる前記画素分離領域は、前記光の入射面から前記センサ基板における前記入射面と対向する面まで達し、前記入射面電極と接地配線または負電圧発生回路とに接続され、
前記受光領域における前記角部以外の外周に設けられる前記画素分離領域は、前記光の入射面から前記受光領域における前記入射面と対向する面へ向かう中途部まで達する
撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、受光素子、撮像素子、および撮像装置に関する。

【背景技術】

【0002】

間接ＴｏＦ（Time of Flight）方式を利用した測距システムに使用される受光素子は、複数の受光画素が行列状に配列される画素アレイを備える。各受光画素は、入射する光を信号電荷に光電変換する受光領域と、信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を受光領域に発生させる電圧が交互に印加される一対の電極とを備える。（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１１－８６９０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、受光画素は、微細化が進むと、電荷収集効率が低下する。

【0005】

そこで、本開示では、電荷収集効率を増大させることができる受光素子、撮像素子、および撮像装置を提案する。

【課題を解決するための手段】

【0006】

本開示によれば、受光素子が提供される。受光素子は、センサ基板と、回路基板とを有する。センサ基板は、受光領域と、一対の電圧印加電極と、入射面電極とが設けられる。受光領域は、入射する光を信号電荷に光電変換する。一対の電圧印加電極は、前記信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を前記受光領域に発生させる電圧が交互に印加される。入射面電極は、前記受光領域における光の入射面に設けられて接地電位以下の電圧が印加される。回路基板は、前記センサ基板における前記光の入射面と対向する面に設けられる。回路基板は、前記電荷蓄積電極に蓄積される前記信号電荷を処理する画素トランジスタが設けられる。

【図面の簡単な説明】

【0007】

【図1】本開示に係る受光素子の一例である固体撮像素子の構成例を示す図である。

【図2】本開示に係る画素の構成例を示す図である。

【図3】本開示に係る画素の信号取り出し部の部分の構成例を示す図である。

【図4】本開示に係る画素の回路構成例を示す図である。

【図5】本開示に係る回路基板とセンサ基板との接続態様を示す図である。

【図6】本開示に係る入射面電極および画素分離領域の説明図である。

【図7A】本開示に係る画素分離領域の構成例を示す図である。

【図7B】本開示に係る画素分離領域の構成例を示す図である。

【図7C】本開示に係る画素分離領域の構成例を示す図である。

【図8】本開示の変形例１に係る画素分離領域の説明図である。

【図9】本開示の変形例２に係る画素分離領域の説明図である。

【図10】本開示に係る画素分離領域の配置例を示す図である。

【発明を実施するための形態】

【0008】

以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。

【0009】

［１．固体撮像素子の構成例］
本技術は、例えば間接ＴｏＦ（Time of Flight）方式により測距を行う測距システムを構成する固体撮像素子や、そのような固体撮像素子を有する撮像装置などに適用することが可能である。

【0010】

例えば測距システムは、車両に搭載され、車外にある対象物までの距離を測定する車載用のシステムや、ユーザの手等の対象物までの距離を測定し、その測定結果に基づいてユーザのジェスチャを認識するジェスチャ認識用のシステムなどに適用することができる。
この場合、ジェスチャ認識の結果は、例えばカーナビゲーションシステムの操作等に用いることができる。

【0011】

図１は、本開示に係る受光素子の一例である固体撮像素子の構成例を示す図である。図１に示す固体撮像素子１１は、裏面照射型のＣＡＰＤ（Current Assisted Photonic Demodulator）センサであり、測距機能を有する撮像装置に設けられている。

【0012】

固体撮像素子１１は、回路基板１０１と、回路基板１０１上に積層されるセンサ基板１０２とを備える。センサ基板１０２には、複数の受光画素（以下、単に「画素」と記載する）が行列状に配列される画素アレイ部２１が設けられる。

【0013】

回路基板１０１には、周辺回路が設けられる。周辺回路部は、例えば垂直駆動部２２、カラム処理部２３、水平駆動部２４、およびシステム制御部２５等が設けられる。垂直駆動部２２は、例えば、各画素において光電変換された信号電荷を処理する画素トランジスタ等を含む。なお、ここでは、回路基板１０１の構成要素と、センサ基板１０２の構成要素との接続関係の理解を容易にするため、各構成要素を同一平面上に記載している。

【0014】

このように、固体撮像素子１１は、画素アレイ部２１の画素がセンサ基板１０２に設けられ、画素トランジスタが回路基板１０１に設けられることによって、電荷収集効率の向上と消費電力の低減とを可能とした。かかる点については、図３を参照して後述する。

【0015】

固体撮像素子１１には、さらに信号処理部２６およびデータ格納部２７も設けられている。なお、信号処理部２６およびデータ格納部２７は、固体撮像素子１１と同じ基板上に搭載してもよいし、撮像装置における固体撮像素子１１とは別の基板上に配置するようにしてもよい。

【0016】

画素アレイ部２１は、受光した光量に応じた電荷を生成し、その電荷に応じた信号を出力する画素が行方向および列方向に、すなわち行列状に２次元配置された構成となっている。すなわち、画素アレイ部２１は、入射した光を光電変換し、その結果得られた電荷に応じた信号を出力する画素を複数有している。

【0017】

ここで、行方向とは画素行の画素の配列方向（すなわち、水平方向）をいい、列方向とは画素列の画素の配列方向（すなわち、垂直方向）をいう。つまり、行方向は図中、横方向であり、列方向は図中、縦方向である。

【0018】

画素アレイ部２１において、行列状の画素配列に対して、画素行ごとに画素駆動線２８が行方向に沿って配線され、各画素列に２つの垂直信号線２９が列方向に沿って配線されている。例えば画素駆動線２８は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。なお、図１では、画素駆動線２８について１本の配線として示しているが、１本に限られるものではない。画素駆動線２８の一端は、垂直駆動部２２の各行に対応した出力端に接続されている。

【0019】

垂直駆動部２２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部２１の各画素を全画素同時あるいは行単位等で駆動する。すなわち、垂直駆動部２２は、垂直駆動部２２を制御するシステム制御部２５とともに、画素アレイ部２１の各画素の動作を制御する駆動部を構成している。

【0020】

垂直駆動部２２による駆動制御に応じて画素行の各画素から出力される信号は、垂直信号線２９を通してカラム処理部２３に入力される。カラム処理部２３は、各画素から垂直信号線２９を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

【0021】

具体的には、カラム処理部２３は、信号処理としてノイズ除去処理やＡＤ（Analog to Digital）変換処理などを行う。

【0022】

水平駆動部２４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部２３の画素列に対応する単位回路を順番に選択する。この水平駆動部２４による選択走査により、カラム処理部２３において単位回路ごとに信号処理された画素信号が順番に出力される。

【0023】

システム制御部２５は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、そのタイミングジェネレータで生成された各種のタイミング信号を基に、垂直駆動部２２、カラム処理部２３、および水平駆動部２４などの駆動制御を行う。

【0024】

信号処理部２６は、少なくとも演算処理機能を有し、カラム処理部２３から出力される画素信号に基づいて演算処理等の種々の信号処理を行う。データ格納部２７は、信号処理部２６での信号処理にあたって、その処理に必要なデータを一時的に格納する。

【0025】

［２．画素の構成例］
次に、画素アレイ部２１に設けられた画素の構成例について説明する。画素アレイ部２１に設けられた画素は、例えば図２に示すように構成される。

【0026】

図２は画素アレイ部２１に設けられた１つの画素５１の断面を示しており、この画素５１は外部から受光領域１０３に入射した光、特に赤外光を受光して光電変換し、その結果得られた電荷に応じた信号を出力する。

【0027】

画素５１は、例えばシリコン基板、すなわちＰ型半導体領域からなるＰ型半導体基板を含むセンサ基板１０２と、センサ基板１０２上に形成された撮像光学系の一例であるオンチップレンズ６２とを有している。センサ基板１０２は、回路基板１０１上に積層される。

【0028】

回路基板１０１には、後述する転送トランジスタ、リセットトランジスタ、増幅トランジスタ、および選択トランジスタ等の画素トランジスタが設けられる。回路基板１０１の回路構成の一例については、図４を参照して後述する。

【0029】

センサ基板１０２の図中、上側の表面、つまり受光領域１０３における外部からの光が入射する側の面（以下、入射面とも称する）上には、外部から入射した光を集光して受光領域１０３内に入射させるオンチップレンズ６２が形成されている。

【0030】

また、画素５１は、受光領域１０３の入射面上における画素５１の端部分に、隣接する画素間での混色を防止するための画素間遮光部６３－１および画素間遮光部６３－２が形成されている。

【0031】

さらに、センサ基板１０２は、受光領域１０３における光の入射面に、接地電位以下の電圧が印加される入射面電極１０４が設けられことによって、電荷収集効率の向上を可能とした。かかる点については、図６を参照して後述する。

【0032】

受光領域１０３内における入射面とは反対の面側、すなわち図中、下側の面の内側の部分には、酸化膜６４と、Ｔａｐ（タップ）と呼ばれる信号取り出し部６５－１および信号取り出し部６５－２とが形成されている。

【0033】

この例では、受光領域１０３の入射面とは反対側の面近傍における画素５１の中心部分に酸化膜６４が形成されており、その酸化膜６４の両端にそれぞれ信号取り出し部６５－１および信号取り出し部６５－２が形成されている。

【0034】

ここで、信号取り出し部６５－１は、Ｎ型半導体領域であるＮ＋半導体領域７１－１およびＮ－半導体領域７２－１と、Ｐ型半導体領域であるＰ＋半導体領域７３－１およびＰ－半導体領域７４－１とを有している。

【0035】

すなわち、受光領域１０３の入射面とは反対側の面の表面内側部分における、酸化膜６４の図中、右側に隣接する位置にN＋半導体領域７１－１が形成されている。また、Ｎ＋半導体領域７１－１の図中、上側に、そのＮ＋半導体領域７１－１を覆うように（囲むように）Ｎ－半導体領域７２－１が形成されている。

【0036】

さらに、受光領域１０３の入射面とは反対側の面の表面内側部分における、Ｎ＋半導体領域７１－１の図中、右側に隣接する位置にＰ＋半導体領域７３－１が形成されている。また、Ｐ＋半導体領域７３－１の図中、上側に、そのＰ＋半導体領域７３－１を覆うように（囲むように）Ｐ－半導体領域７４－１が形成されている。

【0037】

なお、ここでは図示はされていないが、より詳細には受光領域１０３をセンサ基板１０２の面と垂直な方向から見たときに、Ｐ＋半導体領域７３－１およびＰ－半導体領域７４－１を中心として、それらのＰ＋半導体領域７３－１およびＰ－半導体領域７４－１の周囲を囲むように、Ｎ＋半導体領域７１－１およびＮ－半導体領域７２－１が形成されている。

【0038】

同様に信号取り出し部６５－２は、Ｎ型半導体領域であるＮ＋半導体領域７１－２およびＮ＋半導体領域７１－２よりもドナー不純物の濃度が低いＮ－半導体領域７２－２と、Ｐ型半導体領域であるＰ＋半導体領域７３－２およびＰ＋半導体領域７３－２よりもアクセプター不純物濃度が低いＰ－半導体領域７４－２とを有している。ここで、ドナー不純物とは、例えばＳｉに対してのリン（Ｐ）やヒ素（Ａｓ）等の元素の周期表で５族に属する元素が挙げられ。アクセプター不純物とは、例えばＳｉに対してのホウ素（Ｂ）等の元素の周期表で３族に属する元素が挙げられる。

【0039】

すなわち、受光領域１０３の入射面とは反対側の面の表面内側部分における、酸化膜６４の図中、左側に隣接する位置にＮ＋半導体領域７１－２が形成されている。また、Ｎ＋半導体領域７１－２の図中、上側に、そのＮ＋半導体領域７１－２を覆うように（囲むように）N－半導体領域７２－２が形成されている。

【0040】

さらに、受光領域１０３の入射面とは反対側の面の表面内側部分における、Ｎ＋半導体領域７１－２の図中、左側に隣接する位置にＰ＋半導体領域７３－２が形成されている。また、Ｐ＋半導体領域７３－２の図中、上側に、そのＰ＋半導体領域７３－２を覆うように（囲むように）Ｐ－半導体領域７４－２が形成されている。

【0041】

なお、ここでは図示はされていないが、より詳細には受光領域１０３をセンサ基板１０２の面と垂直な方向から見たときに、Ｐ＋半導体領域７３－２およびＰ－半導体領域７４－２を中心として、それらのＰ＋半導体領域７３－２およびＰ－半導体領域７４－２の周囲を囲むように、Ｎ＋半導体領域７１－２およびＮ－半導体領域７２－２が形成されている。

【0042】

以下、信号取り出し部６５－１および信号取り出し部６５－２を特に区別する必要のない場合、単に信号取り出し部６５とも称することとする。

【0043】

また、以下、Ｎ＋半導体領域７１－１およびＮ＋半導体領域７１－２を特に区別する必要のない場合、単にＮ＋半導体領域７１とも称し、Ｎ－半導体領域７２－１およびＮ－半導体領域７２－２を特に区別する必要のない場合、単にＮ－半導体領域７２とも称することとする。

【0044】

さらに、以下、Ｐ＋半導体領域７３－１およびＰ＋半導体領域７３－２を特に区別する必要のない場合、単にＰ＋半導体領域７３とも称し、Ｐ－半導体領域７４－１およびＰ－半導体領域７４－２を特に区別する必要のない場合、単にＰ－半導体領域７４とも称することとする。

【0045】

また、受光領域１０３では、Ｎ＋半導体領域７１－１とＰ＋半導体領域７３－１との間には、それらの領域を分離するための分離部７５－１が酸化膜等により形成されている。同様にＮ＋半導体領域７１－２とＰ＋半導体領域７３－２との間にも、それらの領域を分離するための分離部７５－２が酸化膜等により形成されている。以下、分離部７５－１および分離部７５－２を特に区別する必要のない場合、単に分離部７５とも称することとする。

【0046】

受光領域１０３に設けられたN＋半導体領域７１は、外部から画素５１に入射してきた光の光量、すなわち受光領域１０３による光電変換により発生した信号キャリアの量を検出するための検出部として機能する。また、Ｐ＋半導体領域７３は、多数キャリア電流を受光領域１０３に注入するための、すなわち受光領域１０３に直接電圧を印加して受光領域１０３内に電界を発生させるための注入接触部として機能する。

【0047】

画素５１では、Ｎ＋半導体領域７１－１には、直接、図示せぬ浮遊拡散領域であるＦＤ（Floating Diffusion）部（以下、特にＦＤ部Ａとも称する）が接続されており、さらにそのＦＤ部Ａは、図示せぬ増幅トランジスタ等を介して垂直信号線２９に接続されている。

【0048】

同様に、Ｎ＋半導体領域７１－２には、直接、ＦＤ部Ａとは異なる他のＦＤ部（以下、特にＦＤ部Ｂとも称する）が接続されており、さらにそのＦＤ部Ｂは、図示せぬ増幅トランジスタ等を介して垂直信号線２９に接続されている。ここで、ＦＤ部ＡとＦＤ部Ｂとは互いに異なる垂直信号線２９に接続されている。

【0049】

例えば間接ＴｏＦ方式により対象物までの距離を測定しようとする場合、固体撮像素子１１が設けられた撮像装置から対象物に向けて赤外光が射出される。そして、その赤外光が対象物で反射されて反射光として撮像装置に戻ってくると、固体撮像素子１１の受光領域１０３は入射してきた反射光（赤外光）を受光して光電変換する。

【0050】

このとき、垂直駆動部２２は画素５１を駆動させ、光電変換により得られた電荷に応じた信号をＦＤ部ＡとＦＤ部Ｂとに振り分ける。なお、上述したように画素５１の駆動は垂直駆動部２２ではなく、垂直信号線２９や他の垂直方向に長い制御線を介して、別に設けられた駆動部や水平駆動部２４等により行われるようにしてもよい。

【0051】

例えばあるタイミングでは、垂直駆動部２２はコンタクト等を介して２つのＰ＋半導体領域７３に電圧を印加する。具体的には、例えば垂直駆動部２２はＰ＋半導体領域７３－１に１．５Ｖの電圧を印加し、Ｐ＋半導体領域７３－２には０Ｖの電圧を印加する。

【0052】

すると、受光領域１０３における２つのＰ＋半導体領域７３の間に電界が発生し、Ｐ＋半導体領域７３－１からＰ＋半導体領域７３－２へと電流が流れる。この場合、受光領域１０３内の正孔（ホール）はＰ＋半導体領域７３－２の方向へと移動することになり、電子はＰ＋半導体領域７３－１の方向へと移動することになる。

【0053】

したがって、このような状態でオンチップレンズ６２を介して外部からの赤外光（反射光）が受光領域１０３内に入射し、その赤外光が受光領域１０３内で光電変換されて電子と正孔のペアに変換されると、得られた電子はＰ＋半導体領域７３間の電界によりＰ＋半導体領域７３－１の方向へと導かれ、Ｎ＋半導体領域７１－１内へと移動する。

【0054】

この場合、光電変換で発生した電子が、画素５１に入射した赤外光の量、すなわち赤外光の受光量に応じた信号を検出するための信号キャリアとして用いられることになる。

【0055】

これにより、N＋半導体領域７１－１には、Ｎ＋半導体領域７１－１内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がＦＤ部Ａや増幅トランジスタ、垂直信号線２９等を介してカラム処理部２３で検出される。

【0056】

すなわち、Ｎ＋半導体領域７１－１の蓄積電荷が、そのＮ＋半導体領域７１－１に直接接続されたＦＤ部Ａに転送され、ＦＤ部Ａに転送された電荷に応じた信号が増幅トランジスタや垂直信号線２９を介してカラム処理部２３により読み出される。そして、読み出された信号に対して、カラム処理部２３においてＡＤ変換処理等の処理が施され、その結果得られた画素信号が信号処理部２６へと供給される。

【0057】

この画素信号は、Ｎ＋半導体領域７１－１により検出された電子に応じた電荷量、すなわちＦＤ部Ａに蓄積された電荷の量を示す信号となる。換言すれば、画素信号は画素５１で受光された赤外光の光量を示す信号であるともいうことができる。

【0058】

また、次のタイミングでは、これまで受光領域１０３内で生じていた電界と反対方向の電界が発生するように、垂直駆動部２２によりコンタクト等を介して２つのＰ＋半導体領域７３に電圧が印加される。具体的には、例えばＰ＋半導体領域７３－２に１．５Ｖの電圧が印加され、Ｐ＋半導体領域７３－１には０Ｖの電圧が印加される。

【0059】

これにより、受光領域１０３における２つのＰ＋半導体領域７３の間で電界が発生し、Ｐ＋半導体領域７３－２からＰ＋半導体領域７３－１へと電流が流れる。

【0060】

このような状態でオンチップレンズ６２を介して外部からの赤外光（反射光）が受光領域１０３内に入射し、その赤外光が受光領域１０３内で光電変換されて電子と正孔のペアに変換されると、得られた電子はＰ＋半導体領域７３間の電界によりＰ＋半導体領域７３－２の方向へと導かれ、Ｎ＋半導体領域７１－２内へと移動する。

【0061】

これにより、Ｎ＋半導体領域７１－２には、Ｎ＋半導体領域７１－２内へと移動してきた電子に応じた電荷が蓄積されることになり、この電荷がＦＤ部Ｂや増幅トランジスタ、垂直信号線２９等を介してカラム処理部２３で検出される。

【0062】

すなわち、Ｎ＋半導体領域７１－２の蓄積電荷が、そのＮ＋半導体領域７１－２に直接接続されたＦＤ部Ｂに転送され、ＦD部Ｂに転送された電荷に応じた信号が増幅トランジスタや垂直信号線２９を介してカラム処理部２３により読み出される。そして、読み出された信号に対して、カラム処理部２３においてＡＤ変換処理等の処理が施され、その結果得られた画素信号が信号処理部２６へと供給される。

【0063】

このようにして、同じ画素５１において互いに異なる期間の光電変換で得られた画素信号が得られると、信号処理部２６は、それらの画素信号に基づいて対象物までの距離を示す距離情報を算出し、後段へと出力する。

【0064】

このように互いに異なるＮ＋半導体領域７１へと信号キャリアを振り分けて、それらの信号キャリアに応じた信号に基づいて距離情報を算出する方法は、間接ＴｏＦ方式と呼ばれている。

【0065】

また、画素５１における信号取り出し部６５の部分を図２中、上から下方向、つまり受光領域１０３の面と垂直な方向に見ると、例えば図３に示すようにＰ＋半導体領域７３の周囲がＮ＋半導体領域７１により囲まれるような構造となっている。なお、図３において、図２における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。

【0066】

図３に示す例では、画素５１の中央部分には図示せぬ酸化膜６４が形成されており、画素５１の中央からやや端側の部分に信号取り出し部６５が形成されている。特に、ここでは画素５１内には２つの信号取り出し部６５が形成されている。

【0067】

そして、各信号取り出し部６５では、その中心位置に矩形状にＰ＋半導体領域７３が形成されており、そのＰ＋半導体領域７３を中心として、Ｐ＋半導体領域７３の周囲が矩形状、より詳細には矩形枠形状のＮ＋半導体領域７１により囲まれている。すなわち、Ｎ＋半導体領域７１は、Ｐ＋半導体領域７３の周囲を囲むように形成されている。

【0068】

また、画素５１では、画素５１の中心部分、すなわち矢印Ａ１１に示す部分に外部から入射してくる赤外光が集光されるようにオンチップレンズ６２が形成されている。換言すれば、外部からオンチップレンズ６２に入射した赤外光は、オンチップレンズ６２により矢印Ａ１１に示す位置、つまり図２における酸化膜６４の図２中、上側の位置に集光される。

【0069】

ここで、間接ＴｏＦ方式の測距に使用される一般的な画素は、信号取り出し部６５と、画素トランジスタとがセンサ基板１０２における同じ層内に設けられる。このため、画素は、微細化が進むと、信号取り出し部６５と画素トランジスタとの距離が近くなり、信号取り出し部６５から画素トランジスタ側へ電流のリークが発生して電荷収集効率が低下する。

【0070】

具体的には、上記したように、画素は、一対のＰ＋半導体領域７３に対して交互に所定の電圧を印加し、Ｐ＋半導体領域７３－１とＰ＋半導体領域７３－２との間に順次双方向の電流を流して、ＦＤ部ＡとＦＤ部Ｂとに光電変換により得られた電荷を振り分ける。

【0071】

しかしながら、画素は、微細化が進み、信号取り出し部６５と画素トランジスタとの距離が近くなると、本来、Ｐ＋半導体領域７３－１とＰ＋半導体領域７３－２との間に流れるべき電流の一部が画素トランジスタのＰｗｅｌｌ領域へリークする。

【0072】

これにより、画素は、消費電力が増大するだけでなく、電荷を信号取り出し部６５へ誘導するために受光領域に発生させる電界強度が弱くなり、その結果、Ｎ＋半導体領域７１によって補足される電荷が減少するので、電荷収集効率が低下する。

【0073】

そこで、本開示に係る画素５１は、画素トランジスタが回路基板１０１に設けられ、信号取り出し部６５を含む受光領域１０３が回路基板１０１に積層されるセンサ基板１０２に設けられる。

【0074】

このように、画素５１では、信号取り出し部６５と画素トランジスタとが積層される異なる基板に設けられるので、画素５１が面方向に微細化されても、信号取り出し部６５と画素トランジスタとの距離が短くなることがない。

【0075】

したがって、画素５１は、微細化された場合に、信号取り出し部６５から画素トランジスタへの電流のリークを防止することによって、消費電力を低減することができると共に、電荷収集効率を向上させることができる。

【0076】

［３．画素の路構成例］
次に、図４を参照し、本開示に係る画素の回路構成例について説明する。図４は、本開示に係る画素の回路構成例を示す図である。

【0077】

図４に示す様に、画素５１では、センサ基板１０２に、Ｎ＋半導体領域７１－１およびＰ＋半導体領域７３－１等を含む信号取り出し部６５－１が設けられる。回路基板１０１には、信号取り出し部６５－１に対応する画素トランジスタとなる転送トランジスタ７２１Ａ、ＦＤ７２２Ａ、リセットトランジスタ７２３Ａ、増幅トランジスタ７２４Ａ、及び、選択トランジスタ７２５Ａが設けられる。

【0078】

また、画素５１では、センサ基板１０２に、Ｎ＋半導体領域７１－２およびＰ＋半導体領域７３－２等を含む信号取り出し部６５－２が設けられる。回路基板１０１には、信号取り出し部６５－２に対応する画素トランジスタとなる転送トランジスタ７２１Ｂ、ＦＤ７２２Ｂ、リセットトランジスタ７２３Ｂ、増幅トランジスタ７２４Ｂ、及び、選択トランジスタ７２５Ｂが設けられる。

【0079】

垂直駆動部２２は、Ｐ＋半導体領域７３－１に所定の電圧ＭＩＸ０を印加し、Ｐ＋半導体領域７３－２に所定の電圧ＭＩＸ１を印加する。上述した例では、電圧ＭＩＸ０およびＭＩＸ１の一方が１．５Ｖで、他方が０Ｖである。Ｐ＋半導体領域７３－１および７３－２は、所定の電圧が印加される電圧印加電極である。

【0080】

Ｎ＋半導体領域７１－１および７１－２は、受光領域１０３に入射された光が光電変換されて生成された電荷を検出して、蓄積する電荷蓄積電極である。

【0081】

転送トランジスタ７２１Ａは、ゲート電極に供給される駆動信号ＴＲＧがアクティブ状態になるとこれに応答して導通状態になることで、Ｎ＋半導体領域７１－１に蓄積されている電荷をＦＤ７２２Ａに転送する。転送トランジスタ７２１Ｂは、ゲート電極に供給される駆動信号ＴＲＧがアクティブ状態になるとこれに応答して導通状態になることで、Ｎ＋半導体領域７１－２に蓄積されている電荷をＦＤ７２２Ｂに転送する。

【0082】

ＦＤ７２２Ａは、Ｎ＋半導体領域７１－１から供給された電荷を一時保持する。ＦＤ７２２Ｂは、Ｎ＋半導体領域７１－２から供給された電荷を一時保持する。ＦＤ７２２Ａは、図２を参照して説明したＦＤ部Ａに対応し、ＦＤ７２２Ｂは、ＦＤ部Ｂに対応するものである。

【0083】

リセットトランジスタ７２３Ａは、ゲート電極に供給される駆動信号ＲＳＴがアクティブ状態になるとこれに応答して導通状態になることで、ＦＤ７２２Ａの電位を所定のレベル（リセット電圧ＶＤＤ）にリセットする。リセットトランジスタ７２３Ｂは、ゲート電極に供給される駆動信号ＲＳＴがアクティブ状態になるとこれに応答して導通状態になることで、ＦＤ７２２Ｂの電位を所定のレベル（リセット電圧ＶＤＤ）にリセットする。なお、リセットトランジスタ７２３Ａおよび７２３Ｂがアクティブ状態とされるとき、転送トランジスタ７２１Ａおよび７２１Ｂも同時にアクティブ状態とされる。

【0084】

増幅トランジスタ７２４Ａは、ソース電極が選択トランジスタ７２５Ａを介して垂直信号線２９Ａに接続されることにより、垂直信号線２９Ａの一端に接続されている定電流源回路部７２６Ａの負荷ＭＯＳとソースフォロワ回路を構成する。増幅トランジスタ７２４Ｂは、ソース電極が選択トランジスタ７２５Ｂを介して垂直信号線２９Ｂに接続されることにより、垂直信号線２９Ｂの一端に接続されている定電流源回路部７２６Ｂの負荷ＭＯＳとソースフォロワ回路を構成する。

【0085】

選択トランジスタ７２５Ａは、増幅トランジスタ７２４Ａのソース電極と垂直信号線２９Ａとの間に接続されている。選択トランジスタ７２５Ａは、ゲート電極に供給される選択信号ＳＥＬがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ７２４Ａから出力される画素信号を垂直信号線２９Ａに出力する。

【0086】

選択トランジスタ７２５Ｂは、増幅トランジスタ７２４Ｂのソース電極と垂直信号線２９Ｂとの間に接続されている。選択トランジスタ７２５Ｂは、ゲート電極に供給される選択信号ＳＥＬがアクティブ状態になるとこれに応答して導通状態となり、増幅トランジスタ７２４Ｂから出力される画素信号を垂直信号線２９Ｂに出力する。

【0087】

画素５１の転送トランジスタ７２１Ａおよび７２１Ｂ、リセットトランジスタ７２３Ａおよび７２３Ｂ、増幅トランジスタ７２４Ａおよび７２４Ｂ、並びに、選択トランジスタ７２５Ａおよび７２５Ｂは、例えば、垂直駆動部２２によって制御される。

【0088】

このように、画素５１は、信号取り出し部６５がセンサ基板１０２に設けられ、画素トランジスタが回路基板１０１に設けられるので、信号取り出し部６５から画素トランジスタへの電流のリークを防止することにより、電荷収集効率を向上させることができる。

【0089】

また、画素５１は、信号取り出し部６５を含む受光領域１０３が、例えば、ＧａＡｓ、ＩｎＧａＡｓ等のＩＩＩ－Ｖ族化半導体によって形成される。これにより、画素５１は、直接遷移型バンド構造による量子効率向上、感度向上、基板薄膜化によるセンサ低背化が可能となる。

【0090】

また、信号取り出し部６５を含む受光領域１０３は、例えば、Ｇｅ、ＧａＳｂ等によって形成されてもよい。この場合、画素５１は、高電子移動度による電子収集効率向上、および低正孔移動度による消費電力低減が可能となる。

【0091】

［４．回路基板とセンサ基板との接続態様］
次に、図５を参照して回路基板とセンサ基板との接続態様について説明する。図５は、本開示に係る回路基板とセンサ基板との接続態様を示す図である。

【0092】

図５には、受光領域１０３のＰ＋半導体領域７３へ所定の電圧を印加するセンサ基板１０２側の配線と、回路基板１０１側の配線とを接続するＣｕ－Ｃｕ接合部ＭＩＸを白丸で示している。また、受光領域１０３のＮ＋半導体領域７１に接続されるセンサ基板１０２側の配線と、回路基板１０１側の配線とを接続するＣｕ－Ｃｕ接合部ＤＥＴを黒丸で示している。

【0093】

図５に示すように、画素５１は、Ｃｕ－Ｃｕ接合部ＭＩＸが画素アレイ２１の外側に２箇所設けられる。また、Ｃｕ－Ｃｕ接合部ＤＥＴは、画素５１毎に２箇所設けられる。これにより、画素５１は、Ｃｕ－Ｃｕ接合部ＭＩＸが画素毎に設けられる場合に比べて、Ｃｕ－Ｃｕ接合部ＭＩＸの数を低減することで微細化が容易になる。なお、Ｃｕ－Ｃｕ接合部ＭＩＸは、ＴＣＶ（Through Chip Via）によって構成されてもよい。また、Ｃｕ－Ｃｕ接合部ＭＩＸ，ＤＥＴは、バンプによって構成されてもよい。

【0094】

［５．入射面電極および画素分離領域］
次に、図６を参照して本開示に係る入射面電極および画素分離領域について説明する。図６は、本開示に係る入射面電極および画素分離領域の説明図である。図６に示すように、画素５１では、例えば、受光領域１０３内に、信号取り出し部６５－１から信号取り出し部６５－２へ電流を流すと、光電変換された電荷は、電流によって発生する電界により、矢印で示すように、信号取り出し部６５－２から信号取り出し部６５－１へ誘導される。

【0095】

ここで、画素５１は、光の入射面の面方向における微細化が進むと、信号取り出し部６５－１と信号取り出し部６５－２との間隔が縮小されるが、受光領域１０３の厚さ（深さ）方向の長さは縮小されない。

【0096】

このため、画素５１は、微細化される場合、信号取り出し部６５－１から信号取り出し部６５－２へ電流を流しても、受光領域１０３における光の入射面近傍まで十分に電界を広げることができない。その結果、画素５１は、受光領域１０３における光の入射面近傍において光電変換された電荷を効率的に信号取り出し部６５－２へ誘導することができず、電荷収集効率が低下する。

【0097】

そこで、画素５１は、受光領域１０３における光の入射面に入射面電極１０４が設けられる。入射面電極は、例えば、回路基板１０１に設けられる接地（グランド）配線または負電圧生成回路に接続され、０Ｖまたは負電圧が印加される。

【0098】

このため、画素５１は、信号取り出し部６５－１から信号取り出し部６５－２へ電流を流すと、信号取り出し部６５－１から入射面電極１０４へも電流が流れる。これにより、画素５１は、信号取り出し部６５－１から入射面電極１０４へ流れる電流により発生する電界によって、矢印で示すように、光の入射面近傍において光電変換された電荷を効率的に信号取り出し部６５－２へ誘導することができる。

【0099】

このように、画素５１は、光の入射面に接地電位以下の電圧が印加される入射面電極１０４を備えるので、微細化されても、光の入射面近傍において光電変換された電荷を信号取り出し部６５－１へ誘導することによって、電荷収集効率を向上させることができる。

【0100】

なお、入射面電極１０４は、入射光を透過させる必要があるため、透明電極が採用される。例えば、入射面電極１０４は、例えば、受光領域１０３における光の入射面に積層される負の固定電荷膜によって、光の入射面に形成されるホール蓄積層である。

【0101】

また、入射面電極１０４は、受光領域１０３における光の入射面にＰ型の不純物がドープされたＰ型導電層であってもよい。また、入射面電極１０４は、受光領域１０３における光の入射面に積層されるＩＴＯ（Indium Tin Oxide）膜等の無機電極膜であってもよい。また、入射面電極１０４は、受光領域１０３における光の入射面に積層される透光性を有する膜厚（例えば、５０ｎｍ以下）のＷ膜等の金属膜であってもよい。

【0102】

画素５１は、上記した何れの入射面電極１０４が設けられる場合にも、信号取り出し部６５から入射面電極１０４へ流れる電流により発生する電界によって、光の入射面近傍において光電変換された電荷を信号取り出し部６５へ効率的に誘導することができる。

【0103】

また、画素５１は、受光領域１０３と、隣接する画素５１の受光領域１０３との間に、隣接する受光領域を電気的に分離する画素分離領域１０５を備える。画素分離領域１０５は、例えば、各画素５１の間に形成されるＤＴＩ（Deep Trench Isolation）である。

【0104】

画素分離領域１０５は、受光領域１０３における光の入射面から受光領域１０３における光の入射面と対向する面へ向かう中途部まで達する。かかる画素分離領域１０５は、画素５１毎に設けられる複数の受光領域１０３が行列状に配列される画素アレイ２１を受光領域１０３毎に区画するように設けられる。

【0105】

これにより、各画素５１は、画素分離領域１０５によって、受光領域１０３内に光電変換した電荷を閉じ込めることができるため、隣接する画素５１に電荷が漏れることによる電気的混色の発生を抑制することができる。次に、かかる画素分離領域１０３の構成例について説明する。

【0106】

［６．画素分離領域の構成例］
図７Ａ～図７Ｃは、本開示に係る画素分離領域の構成例を示す図である。図７Ａに示すように、画素分離領域１０５Ａは、例えば、ＳｉＯ_２等の絶縁体１０６によって構成される。これにより、画素５１は、上記したように、画素分離領域１０５Ａによって画素５１間における電気的混色を抑制することができる。また、画素分離領域１０５によれば、受光領域１０３へ入射した光を反射することによって、入射光が隣接する画素５１へ漏れることによる光学的混色を抑制することができる。

【0107】

また、図７Ｂに示すように、画素分離領域１０５Ｂは、表面にＳｉＯ_２等の絶縁膜１０７が設けられる金属１０８によって構成されてもよい。画素分離領域１０５Ｂによれば、金属１０８が遮光膜として機能するので、入射光が隣接する画素５１へ漏れることによる光学的混色を抑制することができる。

【0108】

また、図７Ｃに示すように、画素分離領域１０５Ｃは、表面に負の固定電荷膜１０９が設けられるＳｉＯ_２等の絶縁体１０６によって構成されてもよい。画素分離領域１０５Ｃによれば、負の高低電荷膜１０９が受光領域１０３の電界分布を維持しつつ、画素分離領域１０５Ｃの表面で発生する暗電流や白点を抑制することができる。

【0109】

また、図７Ａ～図７Ｃに示す画素分離領域１０５Ａ，１０５Ｂ，１０５Ｃは、電気的に浮遊状態（フローティング状態）にすることができる。この場合、画素５１は、信号取り出し部６５から入射面電極１０４へ流れる電流が受光領域１０３内をより均一に流れるため、画素５１が微細化しても、入射面電極１０４近傍まで必要な電界を形成することができる。

【0110】

また、画素分離領域１０５Ｂの金属１０８、および、画素分離領域１０５Ｃにおける負の固定電荷膜１０９は、接地電位以下の電圧が印加されてもよい。この場合、画素５１は、画素分離領域１０５Ｂ，１０５Ｃ近傍の受光領域１０３におけるＳｉがＰ型にピニングされるため、画素分離領域１０５Ｂ，１０５Ｃの表面で発生する暗電流や白点を抑制することができる。

【0111】

上記したように、画素５１は、画素分離領域１０５Ａ，１０５Ｂ，１０５Ｃによって、光学的混色や電気的混色が抑制されるため、輝度画像や距離画像の解像度を向上させることができると共に、暗電流等に起因するノイズを低減することができる。また、画素５１は、背景光が強い場合、入射面電極１０４に印加する電圧を０Ｖに近付けることによって、感度を下げることもできる。

【0112】

［７．画素分離領域の変形例］
次に、図８～図１０を参照して画素分離領域の変形例および配置例について説明する。図８は、本開示の変形例１に係る画素分離領域の説明図である。図９は、本開示の変形例２に係る画素分離領域の説明図である。図１０は、本開示に係る画素分離領域の配置例を示す図である。

【0113】

図８に示すように、変形例１に係る画素５１Ａは、受光領域１０３における光の入射面からセンサ基板１０２における光の入射面と対向する面まで達する画素分離領域１１０を備える。画素分離領域１１０は、例えば、ＳｉＯ_２等の絶縁体によって構成される。画素分離領域１１０は、センサ基板１０２の表裏を貫通するように設けられるため、隣接する画素５１Ａとの間で生じる光学的混色や電気的混色をより確実に抑制することができる。

【0114】

また、図９に示すように、変形例２に係る画素５１Ｂが備える画素分離領域１１０Ａは、センサ基板１０２の表裏を貫通するように設けられるが、構成が図８に示す画素分離領域１１０とは異なる。

【0115】

画素分離領域１１０Ａは、表面にＳｉＯ_２等の絶縁膜１０７が設けられる金属１０８によって構成される。かかる画素分離領域１１０Ａは、例えば、図１０に示すように、行列状に配列される複数の平面視矩形状をした受光領域１０３における角部に設けられ、入射面電極１０４と接地配線または負電圧発生回路とを接続する。

【0116】

画素分離領域１１０Ａは、例えば、センサ基板１０２の接地（グランド）端子と、各入射面電極１０４との間を、受光領域１０３における光の入射面と対向する面側の低抵抗配線、または、回路基板１０１上の低抵抗配線によって接続することができる。これにより、入射面電極１０４は、配線抵抗による電圧降下が抑制される。

【0117】

また、画素分離領域１１０Ａが平面視矩形状をした受光領域１０３における角部に設けられる場合、受光領域１０３の平面視における角部以外の外周には、例えば、図６に示した画素分離領域１０５が設けられる。

【0118】

このため、各受光領域１０３は、平面視における外周のうち角部以外の殆どの外周が、受光領域１０３における光の入射面から深さ方向の中途部まで伸びる画素分離領域１０５によって囲まれる。

【0119】

これにより、信号取り出し部６５から入射面電極１０４へ流れる電流の大半が受光領域１０３内を均一に流れるため、画素５１が微細化しても、入射面電極１０４近傍まで必要な電界を形成することができる。

【0120】

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

【0121】

なお、本技術は以下のような構成も取ることができる。
（１）
入射する光を信号電荷に光電変換する受光領域と、
前記信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を前記受光領域に発生させる電圧が交互に印加される一対の電圧印加電極と、
前記受光領域における光の入射面に設けられて接地電位以下の電圧が印加される入射面電極と
が設けられるセンサ基板と、
前記センサ基板における前記光の入射面と対向する面に設けられ、前記電荷蓄積電極に蓄積される前記信号電荷を処理する画素トランジスタ
が設けられる回路基板と
を有する受光素子。
（２）
前記入射面電極は、
前記光の入射面に積層される負の固定電荷膜によって前記入射面に形成されるホール蓄積層である
前記（１）に記載の受光素子。
（３）
前記入射面電極は、
前記光の入射面にＰ型の不純物がドープされたＰ型導電層である
前記（１）に記載の受光素子。
（４）
前記入射面電極は、
前記光の入射面に積層される無機電極膜である
前記（１）に記載の受光素子。
（５）
前記入射面電極は、
前記光の入射面に積層される透光性を有する膜厚の金属膜である
（１）に記載の受光素子。
（６）
行列状に配列される複数の前記受光領域の間に設けられ、隣接する前記受光領域を電気的に分離する画素分離領域
を有する前記（１）～（６）のいずれか一つに記載の受光素子。
（７）
前記画素分離領域は、
前記光の入射面から前記受光領域における前記入射面と対向する面へ向かう中途部まで達する
前記（６）に記載の受光素子。
（８）
前記画素分離領域は、
複数の前記受光領域が行列状に配列される画素アレイを前記受光領域毎に区画し、電気的に浮遊している
前記（７）に記載の受光素子。
（９）
前記画素分離領域は、
前記光の入射面から前記センサ基板における前記入射面と対向する面まで達する
前記（６）に記載の受光素子。
（１０）
前記画素分離領域は、
行列状に配列される複数の平面視矩形状をした前記受光領域における角部に設けられ、前記入射面電極と接地配線または負電圧発生回路とを接続する
前記（９）に記載の受光素子。
（１１）
前記画素分離領域は、
絶縁体によって構成される
前記（６）～（１０）のいずれか一つに記載の受光素子。
（１２）
前記画素分離領域は、
表面に絶縁膜が設けられる金属によって構成される
前記（６）～（１０）のいずれか一つに記載の受光素子。
（１３）
前記画素分離領域は、
表面に負の固定電荷膜が設けられる絶縁体によって構成される
前記（６）～（１０）のいずれか一つに記載の受光素子。
（１４）
入射する光を信号電荷に光電変換する複数の受光領域が行列状に配列される画素アレイと、
前記受光領域毎に、前記信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を前記受光領域に発生させる電圧が交互に印加される一対の電圧印加電極と、
前記受光領域における光の入射面に設けられて接地電位以下の電圧が印加される入射面電極と
が設けられるセンサ基板と、
前記センサ基板における前記光の入射面と対向する面に設けられ、前記電荷蓄積電極に蓄積される前記信号電荷を処理する画素トランジスタ
が設けられる回路基板と
を有する撮像素子。
（１５）
撮像光学系と、
入射する光を信号電荷に光電変換する複数の受光領域が行列状に配列される画素アレイと、
前記受光領域毎に、前記信号電荷を時分割して一対の電荷蓄積電極へ振り分ける電界を前記受光領域に発生させる電圧が交互に印加される一対の電圧印加電極と、
前記受光領域における光の入射面に設けられて接地電位以下の電圧が印加される入射面電極と
が設けられるセンサ基板と、
前記センサ基板における前記光の入射面と対向する面に設けられ、前記電荷蓄積電極に蓄積される前記信号電荷を処理する画素トランジスタ
が設けられる回路基板と
を有する撮像装置。

【符号の説明】

【0122】

１１ 固体撮像素子， ２１ 画素アレイ部， ２２ 垂直駆動部， ５１ 画素， ６１ 基板， ６２ オンチップレンズ， ７１－１，７１－２，７１ N＋半導体領域， ７３－１，７３－２，７３ P＋半導体領域， ４４１－１，４４１－２，４４１ 分離領域， ４７１－１，４７１－２，４７１ 分離領域， ６３１ 反射部材， ７２１ 転送トランジスタ， ７２２ ＦＤ， ７２３ リセットトランジスタ， ７２４ 増幅トランジスタ， ７２５ 選択トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図7C】

【図8】

【図9】

【図10】