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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-02-25
(45)【発行日】2025-03-05
(54)【発明の名称】高速フーリエ変換装置及びデジタルフィルタ装置
(51)【国際特許分類】
G06F 17/14 20060101AFI20250226BHJP
【ＦＩ】
G06F17/14
【請求項の数】
5
(21)【出願番号】P 2021054596
(22)【出願日】2021-03-29
(65)【公開番号】P2022152001
(43)【公開日】2022-10-12
【審査請求日】2024-02-07
【国等の委託研究の成果に係る記載事項】（出願人による申告）令和２年度、総務省「新たな社会インフラを担う革新的光ネットワーク技術の研究開発に関する研究開発課題Ｉ ５テラビット級高速大容量・低消費電力光伝送技術」委託研究、産業技術力強化法第１７条の適用を受ける特許出願
(73)【特許権者】
【識別番号】000004237
【氏名又は名称】日本電気株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】柴山 充文
【審査官】三坂 敏夫
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０３３６１６１（ＵＳ，Ａ１）
【文献】国際公開第２０１４／１１５５４０（ＷＯ，Ａ１）
【文献】国際公開第２０１９／２２５５７６（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｆ １７／００－１７／１８
(57)【特許請求の範囲】
【請求項1】
第１の順序でＮ個（Ｎは整数）の第１の入力データを並べ替えて、第２の順序でＮ個の第１の出力データを出力するデータ並べ替え処理部と、前記Ｎ個の第１の出力データに対して、ひねり係数を乗算したひねり乗算処理を行い、前記第２の順序でＮ個の第１の出力データを出力するひねり乗算処理部と、
前記Ｎ個の第１の出力データに対してバタフライ演算処理を行い、前記第２の順序でＮ個の第２の出力データを出力するバタフライ演算処理部と、
有し、
前記第２の順序は、Ｎ個の第２の出力データＸ（ｋ）（０≦ｋ≦Ｎ－１）の１以上のＮ－１以下の任意の添え字ｋに対して、Ｘ（ｋ）とＸ（Ｎ－ｋ）とが１サイクル以内の時間差であって、前記ひねり係数の連続するサイクル間のビット単位の動作率（トグル率）が小さい順序である高速フーリエ変換装置。
【請求項2】
前記Ｎ個の第２の出力データをＸ（ｋ）（ｋは０≦ｋ≦Ｎ－１の整数、ＮはＮ＞０の高速フーリエ変換又は逆高速フーリエのポイント数）とするとき、前記データ並べ替え処理部は、任意のｋに対してＸ（ｋ）とＸ（Ｎ－ｋ）とを１サイクル以内の時間差で出力する請求項１に記載の高速フーリエ変換装置。
【請求項3】
前記データ並べ替え処理部は、前記第２の出力データであるＸ（ｋ）とＸ（Ｎ－ｋ）とを、高々１サイクル以内の時間差で出力することができる順序である最適化データ組ビットリバース順序の複数の候補の中から、ひねり係数に関するハミング距離の総和が最も小さくなる候補を選択する請求項１又は２に記載の高速フーリエ変換装置。
【請求項4】
前記データ並べ替え処理部の前段に、前段入力データに対してバタフライ演算処理を行い、前記第１の入力データを出力する前段バタフライ演算処理部をさらに有する請求項１乃至３のいずれか１項に記載の高速フーリエ変換装置。
【請求項5】
請求項１乃至４のいずれか１項に記載の高速フーリエ変換装置と、時間領域の複素数であって、前記高速フーリエ変換装置により出力される前記Ｎ個の第２の出力データにより構成される第１の複素数データから、それぞれの共役複素数を含む第２の複素数データを生成する複素共役生成手段と、
入力された複素数の第１、第２及び第３の入力フィルタ係数から、複素数の第１及び第２の周波数領域フィルタ係数を生成するフィルタ係数生成手段と、
前記第１の複素数データに対して前記第１の周波数領域フィルタ係数によりフィルタ処理を行い、第３の複素数データを出力する第１のフィルタ手段と、
前記第２の複素数データに対して前記第２の周波数領域フィルタ係数によりフィルタ処理を行い、第４の複素数データを出力する第２のフィルタ手段と、
前記第３の複素数データと、前記第４の複素数データとを合成して第５の複素数データを生成する複素共役合成手段と、
を備えるデジタルフィルタ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えば、デジタル信号処理を行う高速フーリエ変換装置及びデジタルフィルタ装置に関する。
【背景技術】
【0002】
デジタル信号処理において重要な処理の１つとして、高速フーリエ変換（Fast Fourier Transform。以降、「ＦＦＴ」という。）処理がある。例えば、無線通信や有線通信における信号伝送中の波形歪みを補償する技術として、周波数領域等化（Frequency domain equalization（ＦＤＥ））技術が知られている。周波数領域等化では、まず高速フーリエ変換により時間領域上の信号データが周波数領域上のデータに変換され、次に等化のためのフィルタ処理が行われる。そして、フィルタ処理後のデータは、逆高速フーリエ変換（Inverse ＦＦＴ。以降、「ＩＦＦＴ」という。）により時間領域上の信号データに再変換されることによって、元の時間領域上の信号の波形歪みが補償される。以降、ＦＦＴとＩＦＦＴを区別しないときは、「ＦＦＴ／ＩＦＦＴ」と表記する。
【0003】
一般に、ＦＦＴ／ＩＦＦＴ処理では、「バタフライ演算」が用いられる。このバタフライ演算では、逐次的な順序に並べられたデータが、所定の規則に従った順序で読み出され、処理される。そのため、バタフライ演算では、データの並べ替えが必要であり、その回路実現には主にＲＡＭ（Random Access Memory）回路が用いられる。このとき、ＦＦＴ装置の後段処理の高速化や低消費電力化を実現する場合、ＦＦＴ装置から出力されるデータの順序が重要になる。そこで、ＦＦＴ装置の後段の処理の高速化や低消費電力化を目的とした、ＦＦＴ処理の処理結果の出力タイミングや出力順序の最適化技術が、特許文献１に記載されている。
【0004】
特許文献１に記載の高速フーリエ変換装置では、高速フーリエ変換又は逆高速フーリエ変換を行って、複数の第１の出力データを生成し、第１の順序で出力する第１の変換手段と、前記第１の順序で出力された前記複数の第１の出力データを、出力順序設定に基づいて第２の順序に並べ替える第１のデータ並べ替え処理手段と、を備える。
【先行技術文献】
【特許文献】
【0005】
【文献】特許第６３５８０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１には、処理対象のデータの入力や処理結果の出力を任意の順序で行うことが可能なＦＦＴ装置が記載されており、出力Ｘ（ｋ）とＸ（Ｎ－ｋ）とを、高々１サイクル以内の時間差で出力することができる。しかし、特許文献１は、Prime Factor法により２段階のバタフライ処理に分解されたFFTデータフローに対して、２段階のバタフライ処理にそれぞれ割り当てられた１つのバタフライ演算回路を複数回繰り返して使用することで、ＦＦＴ処理を実現する方法について開示されているが、ＦＦＴ処理のさらなる高速化のために、処理の並列度をさらに増加させた場合の最適な構成については明らかにされていない。より具体的には、特許文献１では、高速フーリエ変換を用いたデジタル信号処理の処理レイテンシが大きく、デジタル信号処理を実現する回路の回路規模や消費電力を抑制できない問題がある。
【課題を解決するための手段】
【0007】
本発明に係る高速フーリエ変換装置の一態様は、第１の順序でＮ個（Ｎは整数）の第１の入力データを並べ替えて、第２の順序でＮ個の第１の出力データを出力するデータ並べ替え処理部と、前記Ｎ個の第１の出力データに対して、ひねり係数を乗算したひねり乗算処理を行い、前記第２の順序でＮ個の第１の出力データを出力するひねり乗算処理部と、前記Ｎ個の第１の出力データに対してバタフライ演算処理を行い、前記第２の順序でＮ個の第２の出力データを出力するバタフライ演算処理部と、し、前記第２の順序は、Ｎ個の第２の出力データＸ（ｋ）（０≦ｋ≦Ｎ－１）の１以上のＮ－１以下の任意の添え字ｋに対して、Ｘ（ｋ）とＸ（Ｎ－ｋ）とが１サイクル以内の時間差であって、前記ひねり係数の連続するサイクル間のビット遷移率が小さい順序である。
【0008】
また、本発明に係るデジタルフィルタ装置の一態様は、上記高速フーリエ変換装置と、時間領域の複素数であって、前記高速フーリエ変換装置により出力される前記Ｎ個の第２の出力データにより構成される第１の複素数データから、それぞれの共役複素数を含む第２の複素数データを生成する複素共役生成手段と、入力された複素数の第１、第２及び第３の入力フィルタ係数から、複素数の第１及び第２の周波数領域フィルタ係数を生成するフィルタ係数生成手段と、前記第１の複素数データに対して前記第１の周波数領域フィルタ係数によりフィルタ処理を行い、第３の複素数データを出力する第１のフィルタ手段と、前記第２の複素数データに対して前記第２の周波数領域フィルタ係数によりフィルタ処理を行い、第４の複素数データを出力する第２のフィルタ手段と、前記第３の複素数データと、前記第４の複素数データとを合成して第５の複素数データを生成する複素共役合成手段と、を備える。
【発明の効果】
【0009】
本発明は、高速フーリエ変換を用いたデジタル信号処理の処理レイテンシが小さく、デジタル信号処理を実現する回路の回路規模や消費電力が小さいデジタルフィルタ装置を提供する。
【図面の簡単な説明】
【0010】
【図1】第１の実施形態に係るＦＦＴ装置の構成を示すブロック図である。
【図2】第１の実施形態に係る逐次順序に従うデータ組の配列を示す図である。
【図3】第１の実施形態に係るビットリバース順序に従うデータ組の配列を示す図である。
【図4】第１の実施形態に係る基数８バタフライ演算処理の演算順序を示す図である。
【図5】第１の実施形態に係る電力最適化データ組逐次順序に従うデータ組の配列を示す図である。
【図6】第１の実施形態に係る電力最適化データ組逐次順序に従うひねり係数の配列を示す図である。
【図7】第１の実施形態に係る基数８バタフライ演算処理の演算順序を示す図である。
【図8】第１の実施形態に係る第１のデータ並べ替え回路、第２のデータ並べ替え回路の構成例を示すブロック図である。
【図9】第１の実施形態に係る第３のデータ並べ替え処理回路の構成例を示すブロック図である。
【図10】第１の実施形態に係るデジタルフィルタ回路の構成例を示すブロック図である。
【図11】第１の実施形態に係る複素共役生成回路の構成を示すブロック図である。
【図12】第１の実施形態に係るフィルタ回路の構成を示すブロック図である。
【図13】第１の実施形態に係るフィルタ回路の構成を示すブロック図である。
【図14】第１の実施形態に係る複素共役合成回路の構成を示すブロック図である。
【図15】第１の実施形態に係るフィルタ係数生成回路の構成を示すブロック図である。
【図16】２段階のバタフライ演算を用いる６４ポイントＦＦＴ処理のデータフロー５００を示す図である。
【図17】データ並べ替え回路を備えるＦＦＴ装置の構成を示すブロック図である。
【発明を実施するための形態】
【0011】
（第１の実施形態）
図１は、第１の実施形態に係るＦＦＴ装置１０の構成例を示すブロック図である。ＦＦＴ装置１０は、図１６に示されたデータフロー５００に従って、２段階の基数８のバタフライ処理に分解された６４ポイントＦＦＴを、パイプライン回路方式によって処理する。ＦＦＴ装置１０は、時間領域のデータｘ（ｎ）（ｎ＝０，１，・・・，Ｎ－１）を入力し、ｘ（ｎ）をＦＦＴ処理によりフーリエ変換して周波数領域の信号Ｘ（ｋ）（ｋ＝０，１，・・・，Ｎ－１を生成し、出力する。ここで、ＮはＦＦＴブロックサイズを表す正整数である。
図１は、第１の実施形態に係るＦＦＴ装置１０の構成例を示すブロック図である。ＦＦＴ装置１０は、図１６に示されたデータフロー５００に従って、２段階の基数８のバタフライ処理に分解された６４ポイントＦＦＴを、パイプライン回路方式によって処理する。ＦＦＴ装置１０は、時間領域のデータｘ（ｎ）（ｎ＝０，１，・・・，Ｎ－１）を入力し、ｘ（ｎ）をＦＦＴ処理によりフーリエ変換して周波数領域の信号Ｘ（ｋ）（ｋ＝０，１，・・・，Ｎ－１を生成し、出力する。ここで、ＮはＦＦＴブロックサイズを表す正整数である。
【0012】
ＦＦＴ装置１０は、第１のデータ並べ替え処理部１１、第１のバタフライ演算処理部２１、第２のデータ並べ替え処理部１２、ひねり乗算処理部３１、第２のバタフライ演算処理部２２、読み出しアドレス生成部４１を備える。ＦＦＴ装置１０は、第１のデータ並べ替え処理、第１のバタフライ演算処理、第２のデータ並べ替え処理、ひねり乗算処理、第２のバタフライ演算処理、をパイプライン処理する。
【0013】
第１のデータ並べ替え処理部１１、第２のデータ並べ替え処理部１２は、データ並べ替えのためのバッファ回路である。第１のデータ並べ替え処理部１１は、第１のバタフライ演算処理部２１の前で、ＦＦＴ処理のアルゴリズム上のデータの依存関係に基づいた、データシーケンスの並べ替えを行う。同様に、第２のデータ並べ替え処理部１２は、第１のバタフライ演算処理部２１の後で、読み出しアドレス５１を入力して、ＦＦＴ処理のアルゴリズム上のデータの依存関係に基づいた、データシーケンスの並べ替えを行う。さらに、第２のデータ並べ替え処理部１２は、上記の並べ替えに加えて、ＦＦＴ装置１０の出力Ｘ（ｋ）において、１以上のＮ－１以下の任意のｋに対して、出力Ｘ（ｋ）とＸ（Ｎ－ｋ）とを同じサイクルで出力するための並べ替え処理を行う。
【0014】
ＦＦＴ装置１０は、８データ並列で６４ポイントＦＦＴ処理を行うものとする。この場合、ＦＦＴ回路１０は、時間領域のデータｘ（ｎ）を入力し、ＦＦＴ処理によりフーリエ変換した周波数領域の信号Ｘ（ｋ）を生成して出力する。このとき、入力データｘ（ｎ）として、８データずつ、８サイクルの期間に、図２に示す順序で、合計で６４個のデータが入力される。なお、ここでは、図２の表の内容として示された、０から６３までの数字は、ｘ（ｎ）の添え字ｎを意味する。
【0015】
具体的には、０サイクル目に、データ組Ｐ０を構成するｘ（０），ｘ（１），・・・，ｘ（７）の８データが入力される。そして、１サイクル目に、データ組Ｐ１を構成するｘ（８），ｘ（９），・・・，ｘ（１５）の８データが入力される。以降同様に、２サイクル目から７サイクル目にも、データ組Ｐ２～Ｐ７を構成するデータが入力される。
【0016】
【0017】
図３に示すビットリバース順序は、図１６に示したデータフロー図における、１段目の基数８のバタフライ処理５０２への入力データ組に対応する。具体的には、第１のデータ並べ替え処理部１１は、０サイクル目に、データ組Ｑ０を構成するｘ（０），ｘ（８），・・・，ｘ（５６）の８データを出力する。そして、１サイクル目に、データ組Ｑ１を構成するｘ（１），ｘ（９），・・・，ｘ（５７）の８データを出力する。以降、２サイクル目から７サイクル目も同様にして、データ組Ｑ３～Ｑ７を構成するデータを出力する。
【0018】
ここで、「逐次順序」と「ビットリバース順序」について、具体的に説明する。「逐次順序」とは、図２に示された、８つのデータ組Ｐ０～Ｐ７に係わる順序をいう。データ組Ｐs（ｓ＝０，１，・・・，７）は、それぞれ、ｐｓ（０）からｐｓ（７）まで、順に並んだ８個のデータからなり、ｐｓ（ｉ）は、
ｐｓ（ｉ）＝８ｘ＋ｉ
である。つまり、逐次順序とは、ｉ・ｓ個のデータを、先頭のデータからｉ個ずつデータ順に並べてデータ組をｓ個作成して並べたものである。
ｐｓ（ｉ）＝８ｘ＋ｉ
である。つまり、逐次順序とは、ｉ・ｓ個のデータを、先頭のデータからｉ個ずつデータ順に並べてデータ組をｓ個作成して並べたものである。
【0019】
「ビットリバース順序」とは、図３に示された、８つのデータ組Ｑ０～Ｑ７に係わる順序をいう。データ組Ｑｓ（ｓ＝０，１，・・・，７）は、それぞれ、ｑｓ（０）からｑｓ（７）までの８個のデータからなり、ｑｓ（ｉ）は、
ｑｓ（ｉ）＝ｓ＋８ｉ
である。つまり、ビットリバース順序とは、ｉ・ｓ個のデータを、先頭のデータからｉ個ずつ８個おきに並べてデータ組をｓ個作成して並べたものである。
ｑｓ（ｉ）＝ｓ＋８ｉ
である。つまり、ビットリバース順序とは、ｉ・ｓ個のデータを、先頭のデータからｉ個ずつ８個おきに並べてデータ組をｓ個作成して並べたものである。
【0020】
以上のように、ビットリバース順序の各データ組Ｑｓ（ｓ＝０，１，・・・，７）を構成するデータのｉデータ目は、逐次順序におけるデータ組Ｐｉを構成するｓデータ目のデータである。すなわち、
Ｑｓ（ｉ）＝Ｐｉ（ｓ）
である。このように、Ｑｓ（ｉ）とＰｉ（ｓ）とは、各データ組を構成するデータについて、データ組の順序とデータ組内のデータ位置に対する順序が入れ替えられた関係にある。従って、ビットリバース順序で入力されたデータを、ビットリバース順序に従って並べ替えると、逐次順序になる。
Ｑｓ（ｉ）＝Ｐｉ（ｓ）
である。このように、Ｑｓ（ｉ）とＰｉ（ｓ）とは、各データ組を構成するデータについて、データ組の順序とデータ組内のデータ位置に対する順序が入れ替えられた関係にある。従って、ビットリバース順序で入力されたデータを、ビットリバース順序に従って並べ替えると、逐次順序になる。
【0021】
図２における各行ｐｓ（ｉ）、及び図３における各行ｑｓ（ｉ）は、それぞれ、次段のｉデータ目に入力されるデータを示す。各データ組に含まれる８個の数字は、ＦＦＴのポイントのうちの１個を特定する識別情報であり、具体的にはｘ（ｎ）の添え字ｎの値である。
【0022】
なお、逐次順序及びビットリバース順序は、図２、３に例示されたものに限定されない。すなわち、逐次順序の各データ組は、上記のように、ＦＦＴのポイント数、サイクル数、並列に処理するデータ数に応じて、データを順に並べて作成すればよい。そして、ビットリバース順序の各データ組は、上記のように、逐次順序で入力されるデータの、サイクルの進行に対する順序とデータ位置に対する順序を入れ替えて作成すればよい。
【0023】
第１のバタフライ演算処理部２１は、図１６のデータフロー５００において２段階で行われる基数８のバタフライ演算処理の、１回目のバタフライ演算処理５０２（第１のバタフライ演算処理）を処理するバタフライ回路である。第１のバタフライ演算処理部２１は、基数８バタフライ演算処理部２１ａから構成され、基数８バタフライ演算処理を行う。具体的には、第１のバタフライ演算処理部２１は、バタフライ演算処理５０２を構成する＃０～＃７の８回の基数８バタフライ演算処理を、図４に示す順序で処理を行う。
【0024】
すなわち、サイクル０では、基数８バタフライ演算処理部２１ａは、第１のデータ並べ替え処理部１１が出力する、基数８バタフライ演算処理＃０に対応するビットリバース順序のデータ組Ｑ０を入力して、基数８のバタフライ演算処理＃０を行う。サイクル１では、基数８バタフライ演算処理部２１ａは、第１のデータ並べ替え処理部１１が出力する、基数８バタフライ演算処理＃１に対応するビットリバース順序のデータ組Ｑ１を入力して、基数８のバタフライ演算処理＃１を行う。サイクル２では、基数８バタフライ演算処理部２１ａは、第１のデータ並べ替え処理部１１が出力する、基数８バタフライ演算処理＃２に対応するビットリバース順序のデータ組Ｑ２を入力して、基数８のバタフライ演算処理＃２を行う。サイクル３では、基数８バタフライ演算処理部２１ａは、第１のデータ並べ替え処理部１１が出力する、基数８バタフライ演算処理＃３に対応するビットリバース順序のデータ組Ｑ３を入力して、基数８のバタフライ演算処理＃３を行う。以降のサイクルでも同様にして、サイクル４からサイクル７では、基数８バタフライ演算処理部２１ａは、第１のデータ並べ替え処理部１１が出力する、基数８バタフライ演算処理＃４～＃７にそれぞれ対応するビットリバース順序のデータ組Ｑ４～Ｑ７を入力して、基数８のバタフライ演算処理＃４～＃７を行う。
【0025】
第１のバタフライ演算処理部２１は、バタフライ演算処理の結果を、データｙ（ｎ）（０，１，・・・，６３）として、図２の逐次順序で出力する。
【0026】
第２のデータ並べ替え処理部１２は、第１のバタフライ演算処理部２１が逐次順序で出力するデータｙ（ｎ）を、図５に示す順序（以降、「電力最適化データ組ビットリバース順序」という。）に並べ替える。「電力最適化データ組ビットリバース順序」は、ビットリバース順序で作成されたｓ個のデータ組Ｑｓが、サイクルの進行に合わせて出力されるときの順序に係わり、出力順序設定５２によって指定することができる。本実施形態では、電力最適化データ組ビットリバース順序は、Ｑ３、Ｑ５、Ｑ１、Ｑ７、Ｑ０、Ｑ２、Ｑ６，Ｑ４、という順序に指定され、サイクル０にデータ組Ｑ３が、サイクル１にデータ組Ｑ５が、サイクル２にデータ組Ｑ１が、サイクル３にデータ組Ｑ７が、サイクル４にデータ組Ｑ０が、サイクル５にデータ組Ｑ２が、サイクル６にデータ組Ｑ６が、サイクル７にデータ組Ｑ４が、出力される。
【0027】
第２のデータ並べ替え処理部１２は、読み出しアドレス生成部４１が出力する読み出しアドレス５１を入力して、出力順序を決定する。読み出しアドレス生成部４１は、ＣＰＵ（Central Processing Unit）などの上位回路（図示せず）から与えられる出力順序設定５２を参照して、第２のデータ並べ替え処理部１２に出力する読み出しアドレス５１を生成する。
【0028】
ひねり乗算処理部３１は、第１のバタフライ演算処理後に、ＦＦＴ演算における複素平面上の複素回転を処理する回路であり、図１６のデータフロー５００における、ひねり乗算処理５０４に対応する。なお、ひねり乗算処理では、データの並へ替えは行われない。
【0029】
ひねり乗算処理部３１は、ひねり係数テーブル３１ａ、及びひねり乗算部３１ｂ、から構成される。ひねり係数テーブル３１ａは、第２のデータ並べ替え処理部１２が、「電力最適化データ組ビットリバース順序」で出力するデータｙ（ｎ）（ｎ＝０，１，・・・，６３）に対応して、ひねり係数Ｗ（ｎ）（ｎ＝０，１，・・・，６３）を出力する。Ｗ（ｎ）はデータｙ（ｎ）に対応するひねり係数である。従って、ひねり乗算処理部３１がひねり係数Ｗ（ｎ）を出力する順序は、第２のデータ並べ替え処理部１２が並べ替えたデータを出力する順序である「電力最適化データ組ビットリバース順序」で一意に決定される。具体的には、第２のデータ並べ替え処理部１２が図５に示す「電力最適化データ組ビットリバース順序」で出力する場合、ひねり係数テーブル３１ａは、図６に示す順序でひねり係数を出力する。図５、及び図６から明らかのように、第２のデータ並べ替え処理部１２が出力するｙ（ｎ）に対して、ひねり乗算処理部３１が出力するひねり係数Ｗ（ｎ）（ｎ＝０，１，・・・，６３）が対応する。
【0030】
ひねり乗算部３１ｂは、第２のデータ並べ替え処理部１２が出力するｙ（ｎ）とひねり乗算処理部３１が出力するひねり係数Ｗ（ｎ）とを乗算することでひねり乗算処理を行い、第２のバタフライ演算処理部２２に出力する。
【0031】
第２のバタフライ演算処理部２２は、図１６のデータフロー５００において２段階で行われる基数８のバタフライ演算処理の、２回目のバタフライ演算処理５０３（第２のバタフライ演算処理）を処理するバタフライ回路である。第２のバタフライ演算処理部２２は、基数８バタフライ演算処理部２２ａから構成され、基数８バタフライ演算処理を処理する。具体的には、第２のバタフライ演算処理部２２は、バタフライ演算処理５０３を構成する＃０～＃７の８回の基数８バタフライ演算処理を、図７に示す順序で処理を行う。
【0032】
すなわち、サイクル０では、基数８バタフライ演算処理部２２ａは、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃３に対応する電力最適化データ組ビットリバース順序のデータ組Ｑ３を入力して、基数８のバタフライ演算処理＃３を行う。サイクル１では、基数８バタフライ演算処理部２２ａは、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃５に対応する電力最適化データ組ビットリバース順序のデータ組Ｑ５を入力して、基数８のバタフライ演算処理＃５を行う。サイクル２では、基数８バタフライ演算処理部２２ａは、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃１に対応する電力最適化データ組ビットリバース順序のデータ組Ｑ１を入力して、基数８のバタフライ演算処理＃１を行う。サイクル３では、基数８バタフライ演算処理部２２ａは、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃７に対応する電力最適化データ組ビットリバース順序のデータ組Ｑ７を入力して、基数８のバタフライ演算処理＃７を行う。サイクル４では、基数８バタフライ演算処理部２２ａは、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃０に対応する電力最適化データ組ビットリバース順序のデータ組Ｑ０を入力して、基数８のバタフライ演算処理＃０を行う。サイクル５では、基数８バタフライ演算処理部２２ａは、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃２に対応する電力最適化データ組ビットリバース順序のデータ組Ｑ２を入力して、基数８のバタフライ演算処理＃２を行う。サイクル６では、基数８バタフライ演算処理部２２ａは、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃６に対応する電力最適化データ組ビットリバース順序のデータ組Ｑ６を入力して、基数８のバタフライ演算処理＃６を行う。サイクル７では、基数８バタフライ演算処理部２２ａは、第２のデータ並べ替え処理部１２が出力する、基数８バタフライ演算処理＃４に対応する電力最適化データ組ビットリバース順序のデータ組Ｑ４を入力して、基数８のバタフライ演算処理＃４を行う。
【0033】
第２のバタフライ演算処理部２２は、バタフライ演算処理の結果Ｘ（ｋ）（ｋ＝０，１，・・・，６３）を、同じく電力最適化データ組ビットリバース順序で出力する。
【0034】
第１のデータ並べ替え処理部１１、及び第２のデータ並べ替え処理部１２は、入力されたデータを一旦記憶し、記憶したデータの選択及び出力を制御することによって、図３のビットリバース順序、図５の電力最適化データ組ビットリバース順序のそれぞれに従ったデータの並べ替え処理が実現される。以下に、データ並べ替え処理部の具体例を示す。
【0035】
第１のデータ並べ替え処理部１１は、例えば図８に示すデータ並べ替え処理部１００で実現することができる。
【0036】
データ並べ替え処理部１００は、入力情報１０３として入力される８個のデータからなるデータ組Ｄ０～Ｄ７を、ＦＩＦＯバッファ（First In First Out Buffer。先入れ先出しバッファ）における先入れ順序で２データ組ずつ入力して、データ記憶位置１０１ａ～１０１ｈに書き込み、記憶する。具体的には、データ記憶位置１０１ａ～１０１ｈのそれぞれに、データ組Ｄ０～Ｄ７が記憶される。
【0037】
次に、データ並べ替え処理部１００は、ＦＩＦＯバッファにおける先出し順序で、記憶しているデータを２データ組ずつ出力する。具体的には、データ並べ替え処理部１００は、データ読み出し位置１０２ａ～１０２ｈのそれぞれから８個のデータを読み出して１つのデータ組とし、８つのデータ組Ｄ０’～Ｄ７’を出力情報１０４として出力する。このように、データ組Ｄ０’～Ｄ７’は、サイクル順に並べられたデータ組Ｄ０～Ｄ７に含まれるデータを、データ位置の順に並べ替えて１つの組としたものである。
【0038】
一方、図８は、第２のデータ並べ替え処理部１２の実現例を示すデータ並べ替え処理部２００の構成図である。データ並べ替え処理部２００は、入力情報２０３として入力される８個のデータからなるデータ組Ｐ０～Ｐ７を、ＦＩＦＯバッファにおける先入れ順序で２データ組ずつ入力して、データ記憶位置２０１ａ～２０１ｈに書き込み、記憶する。すなわち、サイクル順に対応するデータ記憶位置２０１ａ～２０１ｈのそれぞれに、データ組Ｄ０～Ｄ７が順に記憶される。このとき、記憶されたデータをデータ位置の順、すなわち、データ記憶位置２０２ａ～２０２ｈの順に見ると、データ記憶位置２０２ａ～２０２ｈのそれぞれには、データ組Ｄ０’～Ｄ７’が記憶されている。
【0039】
次に、データ並べ替え処理部２００は、記憶しているデータを、読み出し回路２０５により１データ組ずつ読み出して、出力情報２０４として出力する。このとき、読み出し回路２０５は、読み出しアドレス５１を参照して、データ記憶位置２０２ａ～２０２ｈの中からいずれか１つを選択して、データ記憶位置２０２ａ～２０２ｈに記憶されている８個のデータのいずれか１つを１回の読み出し動作で読み出す。このように、読み出しアドレス５１に任意に指定可能な所望の組み合わせ、及び順番で読み出しアドレスを与えることにより、任意の組み合わせ、及び順番でデータを読み出すことができる。例えば、読み出しアドレス５１に、アドレス３、５、１、７、０、２、６、４、の順番で読み出しアドレスを与えた場合、データ並べ替え処理部２００は、データ組Ｄ３’、Ｄ５’、Ｄ１’、Ｄ７’、Ｄ０’、Ｄ２’、Ｄ６’、Ｄ４’、の順番で、記憶しているデータを出力する。すなわち、図５に示した電力最適化データ組ビットリバース順序で、データが出力される。ここで、データ組Ｄ０’～Ｄ７’は、サイクル順に並べられたデータ組Ｄ０～Ｄ７に含まれるデータを、データ位置の順に並べ替えて１つの組としたものである。
【0040】
以上説明したように、ＦＦＴ装置１０において、第１のデータ並べ替え処理部１１、及び第２のデータ並べ替え処理部１２によって、図２の逐次順序、図３のビットリバース順序、図５の電力最適化データ組ビットリバース順序のそれぞれに従った２回の並べ替え処理が行われる。
【0041】
第１のデータ並べ替え処理部１１、及び第２のデータ並べ替え処理部１２のそれぞれを、以上のように制御することによって、第１のバタフライ演算処理部２１、及び第２のバタフライ演算処理部２２が処理する基数８バタフライ演算処理の処理順序を、図４及び図７にそれぞれ示した順序に制御することができる。その結果、次段の処理に必要な複数のデータを同じタイミングで出力することができるので、さらにデータの並べ替えを行う必要がない。以下に、第２のデータ並べ替え処理部１２におけるデータの並べ替え、及び第２のバタフライ演算処理部２２における処理順序を例として、説明する。
【0042】
図１に示したＦＦＴ装置１０を用いて、８データ並列で６４ポイントＦＦＴ処理を行う場合を例として説明する。ＦＦＴ装置１０は、時間領域のデータｘ（ｎ）（ｎ＝０，１，・・・，６３）を入力し、ＦＦＴ処理によりフーリエ変換した周波数領域の信号Ｘ（ｋ）（ｋ＝０，１，・・・，６３）を生成して出力する。入力データｘ（ｎ）は、８データずつ８サイクルの期間に、図２に示す逐次順序で入力され、合計で６４個のデータｘ（ｎ）が入力される。なお、図２には、ｘ（ｎ）の添え字ｎのみが表記されている。
【0043】
具体的には、０サイクル目に、データ組Ｐ０を構成するｘ（０），ｘ（１），・・・，ｘ（７）の８データが入力される。そして、１サイクル目に、及びデータ組Ｐ１を構成するｘ（８），ｘ（９），・・・，ｘ（１５）の８データが入力される。以降同様に、２サイクル目から７サイクル目に、データ組Ｐ２～Ｐ７を構成するデータが入力される。
【0044】
一方、出力データＸ（ｋ）は、８データずつ８サイクルの期間に、例えば図５に示す電力最適化データ組ビットリバース順序で、合計６４個のデータを出力する。なお、図５には、Ｘ（ｋ）の添え字ｋのみが表記されている。具体的には、各サイクルにおいて、以下のデータが出力される。
サイクル０に、データ組Ｑ３を構成するＸ（３），Ｘ（１１），・・・，Ｘ（５９）の８データが出力される。
サイクル１に、データ組Ｑ５を構成するＸ（５），Ｘ（１３），・・・，Ｘ（６１）の８データが出力される。
サイクル２に、データ組Ｑ１を構成するＸ（１），Ｘ（９），・・・，Ｘ（５７）の８データが出力される。
サイクル３に、データ組Ｑ７を構成するＸ（７），Ｘ（１５），・・・，Ｘ（６３）の８データが出力される。
サイクル４に、データ組Ｑ０を構成するＸ（０），Ｘ（８），・・・，Ｘ（５６）の８データが出力される。
サイクル５に、データ組Ｑ２を構成するＸ（２），Ｘ（１０），・・・，Ｘ（５８）の８データが出力される。
サイクル６に、データ組Ｑ６を構成するＸ（６），Ｘ（１４），・・・，Ｘ（６２）の８データが出力される。
サイクル７に、データ組Ｑ４を構成するＸ（４），Ｘ（１２），・・・，Ｘ（６０）の８データが出力される。
サイクル０に、データ組Ｑ３を構成するＸ（３），Ｘ（１１），・・・，Ｘ（５９）の８データが出力される。
サイクル１に、データ組Ｑ５を構成するＸ（５），Ｘ（１３），・・・，Ｘ（６１）の８データが出力される。
サイクル２に、データ組Ｑ１を構成するＸ（１），Ｘ（９），・・・，Ｘ（５７）の８データが出力される。
サイクル３に、データ組Ｑ７を構成するＸ（７），Ｘ（１５），・・・，Ｘ（６３）の８データが出力される。
サイクル４に、データ組Ｑ０を構成するＸ（０），Ｘ（８），・・・，Ｘ（５６）の８データが出力される。
サイクル５に、データ組Ｑ２を構成するＸ（２），Ｘ（１０），・・・，Ｘ（５８）の８データが出力される。
サイクル６に、データ組Ｑ６を構成するＸ（６），Ｘ（１４），・・・，Ｘ（６２）の８データが出力される。
サイクル７に、データ組Ｑ４を構成するＸ（４），Ｘ（１２），・・・，Ｘ（６０）の８データが出力される。
【0045】
このように、添え字ｋ１、ｋ２の合計が、ＦＦＴのポイント数に対応する６４になるような、２個の出力データＸ１（ｋ１）、Ｘ２（ｋ２）は、常に連続したサイクルに出力される。すなわち、ＦＦＴ装置１０は、１以上のＮ－１以下の任意の添え字ｋに対して、出力Ｘ（ｋ）とＸ（Ｎ－ｋ）（Ｎ＝６４）とを、高々１サイクル以内の時間差で出力することができる。
【0046】
以上説明したように、本実施形態では、サイクル０～７において、データ組Ｑ３、Ｑ５、Ｑ１、Ｑ７、Ｑ０、Ｑ２、Ｑ６、Ｑ４、の順序で出力することで、出力Ｘ（ｋ）とＸ（Ｎ－ｋ）（Ｎ＝６４）とを、高々１サイクル以内の時間差で出力することを実現している。ところで、出力Ｘ（ｋ）とＸ（Ｎ－ｋ）（Ｎ＝６４）とを、高々１サイクル以内の時間差で出力可能なデータ組の順序は本実施形態の順序の他にも複数存在し、例えば、データ組Ｑ０、Ｑ７、Ｑ１、Ｑ６、Ｑ２、Ｑ５、Ｑ３、Ｑ４、の順序や、データ組Ｑ０、Ｑ７、Ｑ２、Ｑ５、Ｑ３、Ｑ４、Ｑ１、Ｑ６、の順序で出力しても、出力Ｘ（ｋ）とＸ（Ｎ－ｋ）（Ｎ＝６４）とを、高々１サイクル以内の時間差で出力することができる。以降、これら、出力Ｘ（ｋ）とＸ（Ｎ－ｋ）（Ｎ＝６４）とを、高々１サイクル以内の時間差で出力することができる順序を「最適化データ組ビットリバース順序」という。
【0047】
ここで、本実施形態が採用するデータ組Ｑ３、Ｑ５、Ｑ１、Ｑ７、Ｑ０、Ｑ２、Ｑ６、Ｑ４、の順序である「電力最適化データ組ビットリバース順序」と、データ組Ｑ０、Ｑ７、Ｑ１、Ｑ６、Ｑ２、Ｑ５、Ｑ３、Ｑ４、等の順序である「最適化データ組ビットリバース順序」との違いについて説明する。
【0048】
本実施形態において、ＦＦＴ装置１０の出力順序は、第２のデータ並べ替え処理部１２の出力順序である電力最適化データ組ビットリバース順序で決定される。同様に、本実施形態のひねり乗算処理部３１がひねり係数Ｗ（ｎ）を出力する順序は、第２のデータ並べ替え処理部１２の出力順序である電力最適化データ組ビットリバース順序で決定され、具体的には図６で示す順序で出力する。
【0049】
ひねり係数Ｗ（ｎ）の値はＦＦＴ処理に固有の値であり、ＦＦＴ装置１０が入力するデータの値には依存しない。図６においてデータ組Ｗ０～Ｗ７は、それぞれｗｓ（０）からｗｓ（７）までの８個のデータからなり、ｗｓ（０）からｗｓ（７）の値は、サイクル０～サイクル７まで、電力最適化データ組ビットリバース順序である、Ｗ３、Ｗ５、Ｗ１、Ｗ７、Ｗ０、Ｗ２、Ｗ６、Ｗ４、の順序に応じて変化する。ここで、ひねり乗算処理部３１の消費電力について着目すると、このｗｓ（０）からｗｓ（７）までの８個のデータの値の変化の大きさが、消費電力に大きく影響する。具体的には、ひねり係数Ｗ（ｎ）を２進数で表現した２進数値において、ｗｓ（０）からｗｓ（７）までの８個のデータのビット単位の動作率（トグル率）が、消費電力に大きく影響する。なぜなら、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路により実現したデジタル信号処理回路の動的な消費電力（ダイナミック電力）Ｐは、下記に示す式（１）で表現することができ、
P＝（１/２）＊a＊C＊Ｖ２＊ｆ ・・・ （１）
ここで、
ａ：回路動作率、
Ｃ：負荷容量、
Ｖ：電圧、
ｆ：動作周波数
ｗｓ（０）からｗｓ（７）までの８個のデータのビット単位の動作率が、回路動作率ａに大きく影響するからである。すなわち、ｗｓ（０）からｗｓ（７）までの８個のデータのビット単位の動作率が小さくなる出力順序を選択することが、ひねり乗算処理部３１の消費電力の低減に有効である。
P＝（１/２）＊a＊C＊Ｖ２＊ｆ ・・・ （１）
ここで、
ａ：回路動作率、
Ｃ：負荷容量、
Ｖ：電圧、
ｆ：動作周波数
ｗｓ（０）からｗｓ（７）までの８個のデータのビット単位の動作率が、回路動作率ａに大きく影響するからである。すなわち、ｗｓ（０）からｗｓ（７）までの８個のデータのビット単位の動作率が小さくなる出力順序を選択することが、ひねり乗算処理部３１の消費電力の低減に有効である。
【0050】
ｗｓ（０）からｗｓ（７）までの８個のデータのビット単位の動作率が小さくなる出力順序を選択する具体的な方法として、ハミング距離を指標とする方法がある。ハミング距離は２つのデータ間の距離であり、２進数データの場合、２つの２進数データで異なっているビット数に等しい。すなわち、あるひねり係数データが変化した場合の動作率は、変化前の係数データ値と変化後の係数データ値とのハミング距離に等しい。従って、ひねり係数Ｗ（ｎ）に関する動作率は、ＦＦＴ処理中のひねり係数Ｗ（ｎ）に関するハミング距離の総和により算出することができる。
【0051】
例えば、図６に示した電力最適化データ組ビットリバース順序によるひねり係数Ｗ（ｎ）に関する動作率は、ひねり係数Ｗ（ｉ）とＷ（ｊ）とのハミング距離をＨａｍｍｉｎｇ（ｉ，ｊ）、データｗｓ（ｉ）に関するハミング距離をＨ（ｉ）と表記すると、データｗｓ（０）は、サイクル０ではＷ（３）、サイクル１ではＷ（５）、サイクル２ではＷ（１）、サイクル３ではＷ（７）、サイクル４ではＷ（０）、サイクル５ではＷ（２）、サイクル６ではＷ（６）、サイクル７ではＷ（４）であるので、
Ｈ（０）＝Ｈａｍｍｉｎｇ（３，５）＋Ｈａｍｍｉｎｇ（５，５）＋Ｈａｍｍｉｎｇ（１，７）＋Ｈａｍｍｉｎｇ（７，０）＋Ｈａｍｍｉｎｇ（０，２）＋Ｈａｍｍｉｎｇ（２，６）＋Ｈａｍｍｉｎｇ（６，４）
により算出することができる。
Ｈ（０）＝Ｈａｍｍｉｎｇ（３，５）＋Ｈａｍｍｉｎｇ（５，５）＋Ｈａｍｍｉｎｇ（１，７）＋Ｈａｍｍｉｎｇ（７，０）＋Ｈａｍｍｉｎｇ（０，２）＋Ｈａｍｍｉｎｇ（２，６）＋Ｈａｍｍｉｎｇ（６，４）
により算出することができる。
【0052】
同様に、Ｈ（１）～Ｈ（７）について、
Ｈ（１）＝Ｈａｍｍｉｎｇ（１１，１３）＋Ｈａｍｍｉｎｇ（１３，９）＋Ｈａｍｍｉｎｇ（９，１５）＋Ｈａｍｍｉｎｇ（１５，８）＋Ｈａｍｍｉｎｇ（８，１０）＋Ｈａｍｍｉｎｇ（１０，１４）＋Ｈａｍｍｉｎｇ（１４，１２）
Ｈ（２）＝Ｈａｍｍｉｎｇ（１９，２１）＋Ｈａｍｍｉｎｇ（２１，１７）＋Ｈａｍｍｉｎｇ（１７，２３）＋Ｈａｍｍｉｎｇ（２３，１６）＋Ｈａｍｍｉｎｇ（１６，１８）＋Ｈａｍｍｉｎｇ（１８，２２）＋Ｈａｍｍｉｎｇ（２２，２０）
Ｈ（３）＝Ｈａｍｍｉｎｇ（２７，２９）＋Ｈａｍｍｉｎｇ（２９，２５）＋Ｈａｍｍｉｎｇ（２５，３１）＋Ｈａｍｍｉｎｇ（３１，２４）＋Ｈａｍｍｉｎｇ（２４，２６）＋Ｈａｍｍｉｎｇ（２６，３０）＋Ｈａｍｍｉｎｇ（３０，２８）
Ｈ（４）＝Ｈａｍｍｉｎｇ（３５，３７）＋Ｈａｍｍｉｎｇ（３７，３３）＋Ｈａｍｍｉｎｇ（３３，３９）＋Ｈａｍｍｉｎｇ（３９，３２）＋Ｈａｍｍｉｎｇ（３２，３４）＋Ｈａｍｍｉｎｇ（３４，３８）＋Ｈａｍｍｉｎｇ（３８，３６）
Ｈ（５）＝Ｈａｍｍｉｎｇ（４３，４５）＋Ｈａｍｍｉｎｇ（４５，４１）＋Ｈａｍｍｉｎｇ（４１，４７）＋Ｈａｍｍｉｎｇ（４７，４０）＋Ｈａｍｍｉｎｇ（４０，４２）＋Ｈａｍｍｉｎｇ（４２，４６）＋Ｈａｍｍｉｎｇ（４６，４４）
Ｈ（６）＝Ｈａｍｍｉｎｇ（５１，５３）＋Ｈａｍｍｉｎｇ（５３，４９）＋Ｈａｍｍｉｎｇ（４９，５５）＋Ｈａｍｍｉｎｇ（５５，４８）＋Ｈａｍｍｉｎｇ（４８，５０）＋Ｈａｍｍｉｎｇ（５０，５４）＋Ｈａｍｍｉｎｇ（５４，５２）
Ｈ（７）＝Ｈａｍｍｉｎｇ（５９，６１）＋Ｈａｍｍｉｎｇ（６１，５７）＋Ｈａｍｍｉｎｇ（５７，６３）＋Ｈａｍｍｉｎｇ（６３，５６）＋Ｈａｍｍｉｎｇ（５６，５８）＋Ｈａｍｍｉｎｇ（５８，６２）＋Ｈａｍｍｉｎｇ（６２，６０）
により算出することができる。
Ｈ（１）＝Ｈａｍｍｉｎｇ（１１，１３）＋Ｈａｍｍｉｎｇ（１３，９）＋Ｈａｍｍｉｎｇ（９，１５）＋Ｈａｍｍｉｎｇ（１５，８）＋Ｈａｍｍｉｎｇ（８，１０）＋Ｈａｍｍｉｎｇ（１０，１４）＋Ｈａｍｍｉｎｇ（１４，１２）
Ｈ（２）＝Ｈａｍｍｉｎｇ（１９，２１）＋Ｈａｍｍｉｎｇ（２１，１７）＋Ｈａｍｍｉｎｇ（１７，２３）＋Ｈａｍｍｉｎｇ（２３，１６）＋Ｈａｍｍｉｎｇ（１６，１８）＋Ｈａｍｍｉｎｇ（１８，２２）＋Ｈａｍｍｉｎｇ（２２，２０）
Ｈ（３）＝Ｈａｍｍｉｎｇ（２７，２９）＋Ｈａｍｍｉｎｇ（２９，２５）＋Ｈａｍｍｉｎｇ（２５，３１）＋Ｈａｍｍｉｎｇ（３１，２４）＋Ｈａｍｍｉｎｇ（２４，２６）＋Ｈａｍｍｉｎｇ（２６，３０）＋Ｈａｍｍｉｎｇ（３０，２８）
Ｈ（４）＝Ｈａｍｍｉｎｇ（３５，３７）＋Ｈａｍｍｉｎｇ（３７，３３）＋Ｈａｍｍｉｎｇ（３３，３９）＋Ｈａｍｍｉｎｇ（３９，３２）＋Ｈａｍｍｉｎｇ（３２，３４）＋Ｈａｍｍｉｎｇ（３４，３８）＋Ｈａｍｍｉｎｇ（３８，３６）
Ｈ（５）＝Ｈａｍｍｉｎｇ（４３，４５）＋Ｈａｍｍｉｎｇ（４５，４１）＋Ｈａｍｍｉｎｇ（４１，４７）＋Ｈａｍｍｉｎｇ（４７，４０）＋Ｈａｍｍｉｎｇ（４０，４２）＋Ｈａｍｍｉｎｇ（４２，４６）＋Ｈａｍｍｉｎｇ（４６，４４）
Ｈ（６）＝Ｈａｍｍｉｎｇ（５１，５３）＋Ｈａｍｍｉｎｇ（５３，４９）＋Ｈａｍｍｉｎｇ（４９，５５）＋Ｈａｍｍｉｎｇ（５５，４８）＋Ｈａｍｍｉｎｇ（４８，５０）＋Ｈａｍｍｉｎｇ（５０，５４）＋Ｈａｍｍｉｎｇ（５４，５２）
Ｈ（７）＝Ｈａｍｍｉｎｇ（５９，６１）＋Ｈａｍｍｉｎｇ（６１，５７）＋Ｈａｍｍｉｎｇ（５７，６３）＋Ｈａｍｍｉｎｇ（６３，５６）＋Ｈａｍｍｉｎｇ（５６，５８）＋Ｈａｍｍｉｎｇ（５８，６２）＋Ｈａｍｍｉｎｇ（６２，６０）
により算出することができる。
【0053】
従って、ひねり係数Ｗ（ｎ）に関する動作率Ａは、ひねり係数Ｗ（ｎ）に関するハミング距離の総和Ｐから
Ａ＝Ｐ＝Ｈ（０）＋Ｈ（１）＋Ｈ（２）＋Ｈ（３）＋Ｈ（４）＋Ｈ（５）＋Ｈ（６）＋Ｈ（７）
で求められる。
Ａ＝Ｐ＝Ｈ（０）＋Ｈ（１）＋Ｈ（２）＋Ｈ（３）＋Ｈ（４）＋Ｈ（５）＋Ｈ（６）＋Ｈ（７）
で求められる。
【0054】
本実施形態の「電力最適化データ組ビットリバース順序」は、出力Ｘ（ｋ）とＸ（Ｎ－ｋ）（Ｎ＝６４）とを、高々１サイクル以内の時間差で出力することができる順序である「最適化データ組ビットリバース順序」の複数の候補の中から、このひねり係数Ｗ（ｎ）に関する動作率Ａが最も小さい順序を選択したものである。すなわち、本実施形態の「電力最適化データ組ビットリバース順序」は、「最適化データ組ビットリバース順序」の複数の候補の中で、ひねり係数Ｗ（ｎ）を出力するひねり係数テーブル３１ａに係わる消費電力が最も小さい順序といえる。
【0055】
一方、ひねり乗算処理部３１を構成するひねり乗算部３１ｂは、ひねり係数Ｗ（ｎ）の動作率に加えて、第２のデータ並べ替え処理部１２が出力するｙ（ｎ）の動作率が影響するが、ＦＦＴ装置１０は任意のデータを入力するため、ｙ（ｎ）の動作率は、ｙ（ｎ）が出力される順序に係わらず、長期的には一定であると考えられる。同様に、ＦＦＴ装置１０を構成するデータ並べ替え処理部やバタフライ演算処理部についても、ＦＦＴ装置１０は任意のデータを入力するため、それら処理部の動作率は、処理の順序に係わらず、長期的には一定であると考えられる。従って、本実施形態の「電力最適化データ組ビットリバース順序」は、「最適化データ組ビットリバース順序」の複数の候補の中で、ＦＦＴ装置１０の消費電力が最も小さい順序といえる。
【0056】
（第１の実施形態の効果）
以上のように、本実施形態では、ＦＦＴ装置１０は、出力順序設定５２を用いて順序を指定することによって、任意の順序でデータを出力することができる。
以上のように、本実施形態では、ＦＦＴ装置１０は、出力順序設定５２を用いて順序を指定することによって、任意の順序でデータを出力することができる。
【0057】
例えば、ＦＦＴ装置１０の後段において、出力データＸ（ｋ）（ｋ＝０，１，・・・，Ｎ－１）に対して、１以上のＮ－１以下の任意の添え字ｋに対して、Ｘ（ｋ）とＸ（Ｎ－ｋ）との間で演算をする場合、Ｘ（ｋ）とＸ（Ｎ－ｋ）とを高々１サイクル以内の時間差で出力することができる。その結果、出力に対する新たな並べ替えを行うための回路の追加を必要としない。
【0058】
また、出力データを出力する順序を指定可能とするために、追加すべき回路は、読み出しアドレス生成部４１のみであり、回路規模としては非常に小さい。
【0059】
従って、後段の処理を含め、全体としての処理レイテンシや回路規模、及び消費電力の増大を抑制することができる。
【0060】
さらに本実施形態は、ひねり乗算処理に係わる電力が最小となる順序で処理を行う。その結果、ＦＦＴ処理全体の消費電力を低減することができる。
【0061】
なお、本実施形態では、ＦＦＴ処理を例として説明したが、ＩＦＦＴにおいても同様である。すなわち、本実施形態の制御方法をＩＦＦＴ処理装置に適用して、ＩＦＦＴ処理の後段の処理内容を考慮して処理結果の出力順序を最適化すれば、ＩＦＦＴ処理の後段の処理を高速化することができる。
【0062】
（第２の実施形態）
図１０は、本発明の第２の実施形態に係るデジタルフィルタ回路４００の構成を示すブロック図である。デジタルフィルタ回路４００は、ＦＦＴ回路４１３、ＩＦＦＴ回路４１４、複素共役生成回路４１５、複素共役合成回路４１６、フィルタ回路４２１、フィルタ回路４２２、フィルタ係数生成回路４４１、を備える。
図１０は、本発明の第２の実施形態に係るデジタルフィルタ回路４００の構成を示すブロック図である。デジタルフィルタ回路４００は、ＦＦＴ回路４１３、ＩＦＦＴ回路４１４、複素共役生成回路４１５、複素共役合成回路４１６、フィルタ回路４２１、フィルタ回路４２２、フィルタ係数生成回路４４１、を備える。
【0063】
デジタルフィルタ回路４００は、時間領域における複素数信号
ｘ（ｎ）＝ｒ（ｎ）＋ｊｓ（ｎ） ・・・（１）
を入力する。
ｘ（ｎ）＝ｒ（ｎ）＋ｊｓ（ｎ） ・・・（１）
を入力する。
【0064】
ＦＦＴ回路４１３は、入力された複素数信号ｘ（ｎ）を、ＦＦＴにより周波数領域の複素数信号４３１
Ｘ（ｋ）＝Ａ（ｋ）＋ｊＢ（ｋ） ・・・（２）
に変換する。
Ｘ（ｋ）＝Ａ（ｋ）＋ｊＢ（ｋ） ・・・（２）
に変換する。
【0065】
ここで、ｎは時間領域上の信号サンプル番号を示す０≦ｎ≦Ｎ－１の整数、ＮはＦＦＴの変換サンプル数を示す０＜Ｎの整数、ｋは周波数領域上の周波数番号を示す０≦ｋ≦Ｎ－１の整数である。
【0066】
また、ＦＦＴ回路４１３は、Ｘ（ｋ）から、
Ｘ（Ｎ－ｋ）＝Ａ（Ｎ－ｋ）＋ｊＢ（Ｎ－ｋ） ・・・（３）
を生成して出力する。
Ｘ（Ｎ－ｋ）＝Ａ（Ｎ－ｋ）＋ｊＢ（Ｎ－ｋ） ・・・（３）
を生成して出力する。
【0067】
複素共役生成回路４１５は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、ＦＦＴ回路４１３が出力するＸ（Ｎ－ｋ）を入力し、Ｘ（Ｎ－ｋ）の複素共役
Ｘ＊（Ｎ－ｋ）＝Ａ（Ｎ－ｋ）－ｊＢ（Ｎ－ｋ） ・・・（４）
を生成する。
Ｘ＊（Ｎ－ｋ）＝Ａ（Ｎ－ｋ）－ｊＢ（Ｎ－ｋ） ・・・（４）
を生成する。
【0068】
複素共役生成回路４１５は、入力した複素数信号Ｘ（ｋ）を複素数信号４３２として出力し、生成した複素数信号Ｘ＊（Ｎ－ｋ）を複素数信号４３３として出力する。
【0069】
次に、フィルタ係数生成回路４４１は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、入力した複素数係数Ｖ（ｋ）、Ｗ（ｋ）、及びＨ（ｋ）から、複素数係数
Ｃ１（ｋ）＝｛Ｖ（ｋ）＋Ｗ（ｋ）｝×Ｈ（ｋ） ・・・（５）
及び、複素数係数
Ｃ２（ｋ）＝｛Ｖ（ｋ）－Ｖ（ｋ）｝×Ｈ（ｋ） ・・・（６）
を生成する。
Ｃ１（ｋ）＝｛Ｖ（ｋ）＋Ｗ（ｋ）｝×Ｈ（ｋ） ・・・（５）
及び、複素数係数
Ｃ２（ｋ）＝｛Ｖ（ｋ）－Ｖ（ｋ）｝×Ｈ（ｋ） ・・・（６）
を生成する。
【0070】
ここで複素数係数Ｖ（ｋ）、Ｗ（ｋ）、及びＨ（ｋ）は、デジタルフィルタ回路４００の上位回路（図示せず）から与えられる周波数領域での係数で、時間領域での実数演算によるフィルタ処理を行った場合の、実数フィルタ係数に対応する。Ｖ（ｋ）、Ｗ（ｋ）、及びＨ（ｋ）の詳細に関しては後述する。
【0071】
フィルタ係数生成回路４４１は、生成した複素数係数Ｃ１（ｋ）を複素数信号４４５として出力する。また、フィルタ係数生成回路４４１は、複素数信号Ｃ２（ｋ）（式（６））から複素数信号Ｃ２（Ｎ－ｋ）を生成し、複素数信号４４６として出力する。
【0072】
次に、フィルタ回路４２１は、複素共役生成回路４１５が複素数信号４３２に出力するＸ（ｋ）（式（２））に対して、フィルタ係数生成回路４４１が複素数信号４４５に出力するＣ１（式（５））を用いて、複素数乗算による複素数フィルタ処理を行う。具体的には、フィルタ回路４２１は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、複素数信号
Ｘ’（ｋ）＝Ｘ（ｋ）×Ｃ１（ｋ） ・・・（７）
を計算して、複素数信号４３４として出力する。
Ｘ’（ｋ）＝Ｘ（ｋ）×Ｃ１（ｋ） ・・・（７）
を計算して、複素数信号４３４として出力する。
【0073】
同様に、フィルタ回路４２２は、複素共役生成回路４１５が複素数信号４３３に出力するＸ＊（Ｎ－ｋ）（式（４））に対して、フィルタ係数生成回路４４１が複素数信号４４６に出力するＣ２（Ｎ－ｋ）（式（６））を用いて、複素数乗算による複素数フィルタ処理を行う。具体的には、フィルタ回路４２２は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、複素数信号
Ｘ＊’（Ｎ－ｋ）＝Ｘ＊（Ｎ－ｋ）×Ｃ２（Ｎ－ｋ） ・・・（８）
を計算して、複素数信号４３５として出力する。
Ｃ１（ｋ）、Ｃ２（ｋ）は、それぞれ、実数部と虚数部に分けて、
Ｃ１（ｋ）＝Ｃ１Ｉ（ｋ）＋ｊＣ１Ｑ（ｋ） ・・・（９）
Ｃ２（ｋ）＝Ｃ２Ｉ（ｋ）＋ＪＣ２Ｑ（ｋ） ・・・（１０）
と書くことができる。
Ｘ＊’（Ｎ－ｋ）＝Ｘ＊（Ｎ－ｋ）×Ｃ２（Ｎ－ｋ） ・・・（８）
を計算して、複素数信号４３５として出力する。
Ｃ１（ｋ）、Ｃ２（ｋ）は、それぞれ、実数部と虚数部に分けて、
Ｃ１（ｋ）＝Ｃ１Ｉ（ｋ）＋ｊＣ１Ｑ（ｋ） ・・・（９）
Ｃ２（ｋ）＝Ｃ２Ｉ（ｋ）＋ＪＣ２Ｑ（ｋ） ・・・（１０）
と書くことができる。
【0074】
次に、複素共役合成回路４１６は、フィルタ回路４２１が複素数信号４３４に出力するＸ'（ｋ）（式（７））と、フィルタ回路４２２が複素数信号４３５に出力するＸ＊'（Ｎ－ｋ）（式（８））とを合成した複素数信号Ｘ"（ｋ）を生成する。具体的には、複素共役合成回路４１６は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、
Ｘ"（ｋ）＝１／２×｛Ｘ'（ｋ）＋Ｘ＊'（Ｎ－ｋ）｝ ・・・（１１）
を計算して、複素数信号４３６として出力する。
Ｘ"（ｋ）＝１／２×｛Ｘ'（ｋ）＋Ｘ＊'（Ｎ－ｋ）｝ ・・・（１１）
を計算して、複素数信号４３６として出力する。
【0075】
次に、ＩＦＦＴ回路４１４は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、複素共役合成回路４１６が複素数信号４３６に出力するＸ”（ｋ）（式（１１））に対して、ＩＦＦＴにより時間領域の複素数信号ｘ”（ｎ）を生成して出力する。
【0076】
ＦＦＴ回路４１３の実現方法として、本発明の第１の実施形態に係るＦＦＴ回路１０を使用することができる。あるいは、ＦＦＴ回路４１３の実現方法として、本発明の第２の実施形態に係るＦＦＴ回路２０を使用することができる。
【0077】
図１１は、複素共役生成回路４１５の構成の詳細を示すブロック図である。複素共役生成回路４１５は、ＦＦＴ回路４１３の出力に含まれるＸ（ｋ）（＝Ａ（ｋ）＋ｊＢ（ｋ）。式（２））を入力してそのまま出力する。さらに、複素共役生成回路４１５は、ＦＦＴ回路４１３の出力に含まれる出力Ｘ（Ｎ－ｋ）（＝Ａ（Ｎ－ｋ）＋ｊＢ（Ｎ－ｋ）。式（３））を入力して、
Ｘ＊（Ｎ－ｋ）＝Ａ（Ｎ－ｋ）－ｊＢ（Ｎ－ｋ） ・・・（４）
を計算して出力する。
Ｘ（ｋ）、Ｘ＊（Ｎ－ｋ）は、それぞれ、実数部と虚数部に分けて、
Ｘ（ｋ）＝ＸＩ（ｋ）＋ｊＸＱ（ｋ） ・・・（１２）
Ｘ＊（Ｎ－ｋ）＝Ｘ＊Ｉ（Ｎ－ｋ）＋ｊＸ＊Ｑ（Ｎ－ｋ） ・・・（１３）
と書くことができる。
Ｘ＊（Ｎ－ｋ）＝Ａ（Ｎ－ｋ）－ｊＢ（Ｎ－ｋ） ・・・（４）
を計算して出力する。
Ｘ（ｋ）、Ｘ＊（Ｎ－ｋ）は、それぞれ、実数部と虚数部に分けて、
Ｘ（ｋ）＝ＸＩ（ｋ）＋ｊＸＱ（ｋ） ・・・（１２）
Ｘ＊（Ｎ－ｋ）＝Ｘ＊Ｉ（Ｎ－ｋ）＋ｊＸ＊Ｑ（Ｎ－ｋ） ・・・（１３）
と書くことができる。
【0078】
図１２は、フィルタ回路４２１の構成の詳細を示すブロック図である。フィルタ回路４２１は、複素共役生成回路４１５が複素信号線４３２に出力するＸ（ｋ）（＝ＸＩ（ｋ）＋ｊＸＱ（ｋ）。式（１２））と、複素数係数Ｃ１（ｋ）（＝Ｃ１Ｉ（ｋ）＋ｊＣ１Ｑ（ｋ）。式（９））を入力して、
Ｘ’（ｋ）＝ＸＩ’（ｋ）＋ｊＸＱ’（ｋ）
＝Ｘ（ｋ）×Ｃ１（ｋ） ・・・（１４）
を計算して出力する。
ここで、ＸＩ’（ｋ）及びＸＱ’（ｋ）は、それぞれＸ’（ｋ）の実数部と虚数部であり、次式で与えられる。
ＸＩ’（ｋ）＝ＸＩ（ｋ）×Ｃ１Ｉ（ｋ）－ＸＱ（ｋ）×Ｃ１Ｑ（ｋ） ・・・（１５）
ＸＱ’（ｋ）＝ＸＩ（ｋ）×Ｃ１Ｑ（ｋ）＋ＸＱ（ｋ）×Ｃ１Ｉ（ｋ） ・・・（１６）
Ｘ’（ｋ）＝ＸＩ’（ｋ）＋ｊＸＱ’（ｋ）
＝Ｘ（ｋ）×Ｃ１（ｋ） ・・・（１４）
を計算して出力する。
ここで、ＸＩ’（ｋ）及びＸＱ’（ｋ）は、それぞれＸ’（ｋ）の実数部と虚数部であり、次式で与えられる。
ＸＩ’（ｋ）＝ＸＩ（ｋ）×Ｃ１Ｉ（ｋ）－ＸＱ（ｋ）×Ｃ１Ｑ（ｋ） ・・・（１５）
ＸＱ’（ｋ）＝ＸＩ（ｋ）×Ｃ１Ｑ（ｋ）＋ＸＱ（ｋ）×Ｃ１Ｉ（ｋ） ・・・（１６）
【0079】
図１３は、フィルタ回路４２２の構成の詳細を示すブロック図である。フィルタ回路４２２は、複素共役生成回路４１５が複素信号線４３３に出力するＸ＊（Ｎ－ｋ）（＝Ｘ＊Ｉ（Ｎ－ｋ）＋ｊＸ＊Ｑ（Ｎ－ｋ）。式（１３））と複素数係数Ｃ２（ｋ）＝Ｃ２Ｉ（ｋ）＋ＪＣ２Ｑ（ｋ）。式（１０））を入力して、
Ｘ＊’（Ｎ－ｋ）＝Ｘ＊Ｉ’（Ｎ－ｋ）＋ｊＸ＊Ｑ’（Ｎ－ｋ）
＝Ｘ＊（Ｎ－ｋ）×Ｃ２（Ｎ－ｋ） ・・・（１７）
を計算して出力する。
ここで、Ｘ＊Ｉ’（Ｎ－ｋ）及びＸ＊Ｑ’（Ｎ－ｋ）は、それぞれＸ＊’（Ｎ－ｋ）の実数部と虚数部であり、次式で与えられる。
Ｘ＊Ｉ’（Ｎ－ｋ）＝Ｘ＊Ｉ（Ｎ－ｋ）×Ｃ２Ｉ（Ｎ－ｋ）－Ｘ＊Ｑ（Ｎ－ｋ）×Ｃ２Ｑ（Ｎ－ｋ）・・・（１８）
Ｘ＊Ｑ’（Ｎ－ｋ）＝Ｘ＊Ｉ（Ｎ－ｋ）×Ｃ２Ｑ（Ｎ－ｋ）－Ｘ＊Ｑ（Ｎ－ｋ）×Ｃ２Ｉ（Ｎ－ｋ）・・・（１９）
Ｘ＊’（Ｎ－ｋ）＝Ｘ＊Ｉ’（Ｎ－ｋ）＋ｊＸ＊Ｑ’（Ｎ－ｋ）
＝Ｘ＊（Ｎ－ｋ）×Ｃ２（Ｎ－ｋ） ・・・（１７）
を計算して出力する。
ここで、Ｘ＊Ｉ’（Ｎ－ｋ）及びＸ＊Ｑ’（Ｎ－ｋ）は、それぞれＸ＊’（Ｎ－ｋ）の実数部と虚数部であり、次式で与えられる。
Ｘ＊Ｉ’（Ｎ－ｋ）＝Ｘ＊Ｉ（Ｎ－ｋ）×Ｃ２Ｉ（Ｎ－ｋ）－Ｘ＊Ｑ（Ｎ－ｋ）×Ｃ２Ｑ（Ｎ－ｋ）・・・（１８）
Ｘ＊Ｑ’（Ｎ－ｋ）＝Ｘ＊Ｉ（Ｎ－ｋ）×Ｃ２Ｑ（Ｎ－ｋ）－Ｘ＊Ｑ（Ｎ－ｋ）×Ｃ２Ｉ（Ｎ－ｋ）・・・（１９）
【0080】
図１４は、複素共役合成回路４１６の構成の詳細を示すブロック図である。複素共役合成回路４１６は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、フィルタ回路４２１が複素信号線４３４に出力するＸ'（ｋ）（＝ＸＩ'（ｋ）＋ｊＸＱ'（ｋ）。式（１４））と、フィルタ回路４２２が複素数信号４３５に出力するＸ＊'（Ｎ－ｋ）（＝Ｘ＊Ｉ'（Ｎ－ｋ）＋ｊＸ＊Ｑ'（Ｎ－ｋ）。式（１７））とを入力して、
Ｘ"（ｋ）＝ＸＩ"（ｋ）＋ｊＸＱ"（ｋ）
＝１／２｛Ｘ'（ｋ）＋Ｘ＊'（Ｎ－ｋ）｝ ・・・（２０）
を計算して出力する。
ここで、ＸＩ"（ｋ）及びＸＱ"（ｋ）は、それぞれＸ"（ｋ）の実数部と虚数部であり、次式で与えられる。
ＸＩ"（ｋ）＝１／２｛ＸＩ'（ｋ）＋Ｘ＊Ｉ'（Ｎ－ｋ）｝ ・・・（２１）
ＸＱ"（ｋ）＝１／２｛ＸＱ'（ｋ）＋Ｘ＊Ｑ'（Ｎ－ｋ）｝ ・・・（２２）
ここで、ＸＩ'（ｋ）、ＸＱ'（ｋ）、Ｘ＊Ｉ'（Ｎ－ｋ）、Ｘ＊Ｑ'（Ｎ－ｋ）は、それぞれ式（１５）、（１６）、（１８）、（１９）の通りである。
Ｘ"（ｋ）＝ＸＩ"（ｋ）＋ｊＸＱ"（ｋ）
＝１／２｛Ｘ'（ｋ）＋Ｘ＊'（Ｎ－ｋ）｝ ・・・（２０）
を計算して出力する。
ここで、ＸＩ"（ｋ）及びＸＱ"（ｋ）は、それぞれＸ"（ｋ）の実数部と虚数部であり、次式で与えられる。
ＸＩ"（ｋ）＝１／２｛ＸＩ'（ｋ）＋Ｘ＊Ｉ'（Ｎ－ｋ）｝ ・・・（２１）
ＸＱ"（ｋ）＝１／２｛ＸＱ'（ｋ）＋Ｘ＊Ｑ'（Ｎ－ｋ）｝ ・・・（２２）
ここで、ＸＩ'（ｋ）、ＸＱ'（ｋ）、Ｘ＊Ｉ'（Ｎ－ｋ）、Ｘ＊Ｑ'（Ｎ－ｋ）は、それぞれ式（１５）、（１６）、（１８）、（１９）の通りである。
【0081】
フィルタ係数生成回路４４１は、フィルタ回路４２１、４２２で用いられる複素数係数Ｃ1（ｋ）、Ｃ2（ｋ）を生成する。図１８は、フィルタ係数生成回路４４１の構成の詳細を示すブロック図である。フィルタ係数生成回路４４１は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、上位回路（図示せず）から入力された複素数係数Ｖ（ｋ）、Ｗ（ｋ）から、Ｖ（ｋ）＋Ｗ（ｋ）及びＶ（ｋ）－Ｗ（ｋ）を計算する。
ここで、
Ｖ（ｋ）＋Ｗ（ｋ）＝ＶＩ（ｋ）＋ＷＩ（ｋ）＋ｊＶＱ（ｋ）＋ｊＷＱ（ｋ） ・・・（２３）
Ｖ（ｋ）－Ｗ（ｋ）＝ＶＩ（ｋ）－ＷＩ（ｋ）＋ｊＶＱ（ｋ）－ｊＷＱ（ｋ） ・・・（２４）
である。ＶＩ（ｋ）及びＶＱ（ｋ）は、それぞれＶ（ｋ）の実数部と虚数部であり、ＷＩ（ｋ）及びＷＱ（ｋ）は、それぞれＷ（ｋ）の実数部と虚数部である。
また、Ｈ（ｋ）も実数部と虚数部とに分けて、
Ｈ（ｋ）＝ＨＩ（ｋ）＋ｊＨＱ（ｋ） ・・・（２５）
と書くことができる。
ここで、
Ｖ（ｋ）＋Ｗ（ｋ）＝ＶＩ（ｋ）＋ＷＩ（ｋ）＋ｊＶＱ（ｋ）＋ｊＷＱ（ｋ） ・・・（２３）
Ｖ（ｋ）－Ｗ（ｋ）＝ＶＩ（ｋ）－ＷＩ（ｋ）＋ｊＶＱ（ｋ）－ｊＷＱ（ｋ） ・・・（２４）
である。ＶＩ（ｋ）及びＶＱ（ｋ）は、それぞれＶ（ｋ）の実数部と虚数部であり、ＷＩ（ｋ）及びＷＱ（ｋ）は、それぞれＷ（ｋ）の実数部と虚数部である。
また、Ｈ（ｋ）も実数部と虚数部とに分けて、
Ｈ（ｋ）＝ＨＩ（ｋ）＋ｊＨＱ（ｋ） ・・・（２５）
と書くことができる。
【0082】
次に、フィルタ係数生成回路４４１は、以下の式で定義された複素数係数Ｃ１（ｋ）及びＣ２（ｋ）を計算して出力する。
Ｃ１（ｋ）＝Ｃ１Ｉ（ｋ）＋ｊＣ１Ｑ（ｋ）
＝｛Ｖ（ｋ）＋Ｗ（ｋ）｝×Ｈ（ｋ） ・・・（２６）
Ｃ２（ｋ）＝Ｃ２Ｉ（ｋ）＋ｊＣＱ（ｋ）
＝｛Ｖ（ｋ）－Ｗ（ｋ）｝×Ｈ（ｋ） ・・・（２７）
ここで、Ｃ１Ｉ（ｋ）、Ｃ１Ｑ（ｋ）は、それぞれＣ１（ｋ）の実数部と虚数部であり、Ｃ２Ｉ（ｋ）、Ｃ２Ｑ（ｋ）は、それぞれＣ２（ｋ）の実数部と虚数部である。
式（２６）に式（２３）及び式（２５）を代入して、
Ｃ１（ｋ）＝｛ＶＩ（ｋ）＋ＷＩ（ｋ）＋ｊＶＱ（ｋ）＋ｊＷＱ（ｋ）｝×｛ＨＩ（ｋ）＋ｊＨＱ（ｋ）｝・・・（２８）
である。
従って、
Ｃ１Ｉ（ｋ）＝｛ＶＩ（ｋ）＋ＷＩ（ｋ）｝×ＨＩ（ｋ）－｛ＶＱ（ｋ）＋ＷＱ（ｋ）｝×ＨＱ（ｋ）・・・（２９）
Ｃ１Ｑ（ｋ）＝｛ＶＱ（ｋ）＋ＷＱ（ｋ）｝×ＨＩ（ｋ）＋｛ＶＩ（ｋ）＋ＷＩ（ｋ）｝×ＨＱ（ｋ）・・・（３０）
である。
同様に、式（２７）に式（２４）及び式（２５）を代入して、
Ｃ２（ｋ）＝Ｃ２Ｉ（ｋ）＋ｊＣ２Ｑ（ｋ）
＝｛Ｖ（ｋ）－Ｗ（ｋ）｝×Ｈ（ｋ）
＝｛ＶＩ（ｋ）－ＷＩ（ｋ）＋ｊＶＱ（ｋ）－ｊＷＱ（ｋ）｝×｛ＨＩ（ｋ）＋ｊＨＱ（ｋ）｝・・・（３１）
である。
従って、
Ｃ２Ｉ（ｋ）＝｛ＶＩ（ｋ）－ＷＩ（ｋ）｝×ＨＩ（ｋ）－｛ＶＱ（ｋ）－ＷＱ（ｋ）｝×ＨＱ（ｋ）・・・（３２）
Ｃ２Ｑ（ｋ）＝｛ＶＱ（ｋ）－ＷＱ（ｋ）｝×ＨＩ（ｋ）＋｛ＶＩ（ｋ）－ＷＩ（ｋ）}×ＨＱ（ｋ）・・・（３３）
である。
Ｃ１（ｋ）＝Ｃ１Ｉ（ｋ）＋ｊＣ１Ｑ（ｋ）
＝｛Ｖ（ｋ）＋Ｗ（ｋ）｝×Ｈ（ｋ） ・・・（２６）
Ｃ２（ｋ）＝Ｃ２Ｉ（ｋ）＋ｊＣＱ（ｋ）
＝｛Ｖ（ｋ）－Ｗ（ｋ）｝×Ｈ（ｋ） ・・・（２７）
ここで、Ｃ１Ｉ（ｋ）、Ｃ１Ｑ（ｋ）は、それぞれＣ１（ｋ）の実数部と虚数部であり、Ｃ２Ｉ（ｋ）、Ｃ２Ｑ（ｋ）は、それぞれＣ２（ｋ）の実数部と虚数部である。
式（２６）に式（２３）及び式（２５）を代入して、
Ｃ１（ｋ）＝｛ＶＩ（ｋ）＋ＷＩ（ｋ）＋ｊＶＱ（ｋ）＋ｊＷＱ（ｋ）｝×｛ＨＩ（ｋ）＋ｊＨＱ（ｋ）｝・・・（２８）
である。
従って、
Ｃ１Ｉ（ｋ）＝｛ＶＩ（ｋ）＋ＷＩ（ｋ）｝×ＨＩ（ｋ）－｛ＶＱ（ｋ）＋ＷＱ（ｋ）｝×ＨＱ（ｋ）・・・（２９）
Ｃ１Ｑ（ｋ）＝｛ＶＱ（ｋ）＋ＷＱ（ｋ）｝×ＨＩ（ｋ）＋｛ＶＩ（ｋ）＋ＷＩ（ｋ）｝×ＨＱ（ｋ）・・・（３０）
である。
同様に、式（２７）に式（２４）及び式（２５）を代入して、
Ｃ２（ｋ）＝Ｃ２Ｉ（ｋ）＋ｊＣ２Ｑ（ｋ）
＝｛Ｖ（ｋ）－Ｗ（ｋ）｝×Ｈ（ｋ）
＝｛ＶＩ（ｋ）－ＷＩ（ｋ）＋ｊＶＱ（ｋ）－ｊＷＱ（ｋ）｝×｛ＨＩ（ｋ）＋ｊＨＱ（ｋ）｝・・・（３１）
である。
従って、
Ｃ２Ｉ（ｋ）＝｛ＶＩ（ｋ）－ＷＩ（ｋ）｝×ＨＩ（ｋ）－｛ＶＱ（ｋ）－ＷＱ（ｋ）｝×ＨＱ（ｋ）・・・（３２）
Ｃ２Ｑ（ｋ）＝｛ＶＱ（ｋ）－ＷＱ（ｋ）｝×ＨＩ（ｋ）＋｛ＶＩ（ｋ）－ＷＩ（ｋ）}×ＨＱ（ｋ）・・・（３３）
である。
【0083】
以上のように、デジタルフィルタ回路４００は、時間領域の入力信号をＦＦＴ変換して周波数領域の複素数信号を生成する。そして、デジタルフィルタ回路４００は、周波数領域の複素数信号の実数部、虚数部のそれぞれを、Ｖ（ｋ）、Ｗ（ｋ）、Ｈ（ｋ）から生成された２種類の係数を用いて独立にフィルタ処理し、その結果をＩＦＦＴによって時間領域の信号に変換する。このように、デジタルフィルタ回路４００では、ＦＦＴとＩＦＦＴは、それぞれ、時間領域の入力信号に対して１回のみ実行される。
【0084】
フィルタ処理に用いられる２種類の係数が、ＦＦＴ及びＩＦＦＴの回数の最小化を可能にする。以下に、Ｖ（ｋ）、Ｗ（ｋ）、Ｈ（ｋ）の物理的な意味と、これらから生成された係数Ｃ１（ｋ）及びＣ２（ｋ）を用いたフィルタ処理により、時間領域での所望のフィルタ処理と同等の、周波数領域でのフィルタ処理が可能となる原理を説明する。
【0085】
本実施形態では、入力する時間領域の複素数信号ｘ（ｎ）（＝ｒ（ｎ）＋ｊｓ（ｎ）。式（１））を複素ＦＦＴした周波数領域の複素数信号
Ｘ（ｋ）＝Ｒ（ｋ）＋ｊＳ（ｋ） ・・・（３４）
から、複素共役生成回路１５がＸ＊（Ｎ－ｋ）を生成する。
ここで、Ｒ（ｋ）は、時間領域における実数の実数部信号ｒ（ｎ）が実数ＦＦＴにより変換された周波数領域の複素数信号、Ｓ（ｋ）は時間領域における実数の虚数部信号ｓ（ｎ）が実数ＦＦＴにより変換された周波数領域の複素数信号である。このとき、複素共役の対称性から次式が成立する。
Ｘ＊（Ｎ－ｋ）＝Ｒ（ｋ）－ｊＳ（ｋ） ・・・（３５）
ここで、Ｘ＊（Ｎ－ｋ）は、Ｘ（Ｎ－ｋ）の複素共役である。
式（１４）、式（３４）及び式（２６）から、
Ｘ’（ｋ）＝Ｘ（ｋ）×Ｃ１（ｋ）
＝｛Ｒ（ｋ）＋ｊＳ（ｋ）｝×｛Ｖ（ｋ）＋Ｗ（ｋ）｝×Ｈ（ｋ）
＝Ｒ（ｋ）Ｖ（ｋ）Ｈ（ｋ）＋Ｒ（ｋ）Ｗ（ｋ）Ｈ（ｋ）＋ｊＳ（ｋ）Ｖ（ｋ）Ｈ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）Ｈ（ｋ） ・・・（３６）
となる。
また、式（１７）、式（３５）及び式（２７）から、
Ｘ＊’（Ｎ－ｋ）＝Ｘ＊（Ｎ－ｋ）×Ｃ２（Ｎ－ｋ）
＝｛Ｒ（ｋ）－ｊＳ（ｋ）｝×｛Ｖ（ｋ）－Ｗ（ｋ）｝×Ｈ（ｋ）
＝Ｒ（ｋ）Ｖ（ｋ）Ｈ（ｋ）－Ｒ（ｋ）Ｗ（ｋ）Ｈ（ｋ）－jＳ（ｋ）Ｖ（ｋ）Ｈ（ｋ）＋jＳ（ｋ）Ｗ（ｋ）Ｈ（ｋ） ・・・（３７）
となる。
式（２０）に、式（３６）及び式（３７）を代入すると、
Ｘ”（ｋ）＝１／２×｛Ｘ’（ｋ）＋Ｘ＊’（Ｎ－ｋ）｝
＝１／２×｛２×Ｒ（ｋ）Ｖ（ｋ）Ｈ（ｋ）＋２×ｊＳ（ｋ）Ｗ（ｋ）Ｈ（ｋ）｝
＝Ｒ（ｋ）Ｖ（ｋ）Ｈ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）Ｈ（ｋ）
＝｛Ｒ（ｋ）Ｖ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）｝×Ｈ（ｋ） ・・・（３８）
となる。
Ｘ（ｋ）＝Ｒ（ｋ）＋ｊＳ（ｋ） ・・・（３４）
から、複素共役生成回路１５がＸ＊（Ｎ－ｋ）を生成する。
ここで、Ｒ（ｋ）は、時間領域における実数の実数部信号ｒ（ｎ）が実数ＦＦＴにより変換された周波数領域の複素数信号、Ｓ（ｋ）は時間領域における実数の虚数部信号ｓ（ｎ）が実数ＦＦＴにより変換された周波数領域の複素数信号である。このとき、複素共役の対称性から次式が成立する。
Ｘ＊（Ｎ－ｋ）＝Ｒ（ｋ）－ｊＳ（ｋ） ・・・（３５）
ここで、Ｘ＊（Ｎ－ｋ）は、Ｘ（Ｎ－ｋ）の複素共役である。
式（１４）、式（３４）及び式（２６）から、
Ｘ’（ｋ）＝Ｘ（ｋ）×Ｃ１（ｋ）
＝｛Ｒ（ｋ）＋ｊＳ（ｋ）｝×｛Ｖ（ｋ）＋Ｗ（ｋ）｝×Ｈ（ｋ）
＝Ｒ（ｋ）Ｖ（ｋ）Ｈ（ｋ）＋Ｒ（ｋ）Ｗ（ｋ）Ｈ（ｋ）＋ｊＳ（ｋ）Ｖ（ｋ）Ｈ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）Ｈ（ｋ） ・・・（３６）
となる。
また、式（１７）、式（３５）及び式（２７）から、
Ｘ＊’（Ｎ－ｋ）＝Ｘ＊（Ｎ－ｋ）×Ｃ２（Ｎ－ｋ）
＝｛Ｒ（ｋ）－ｊＳ（ｋ）｝×｛Ｖ（ｋ）－Ｗ（ｋ）｝×Ｈ（ｋ）
＝Ｒ（ｋ）Ｖ（ｋ）Ｈ（ｋ）－Ｒ（ｋ）Ｗ（ｋ）Ｈ（ｋ）－jＳ（ｋ）Ｖ（ｋ）Ｈ（ｋ）＋jＳ（ｋ）Ｗ（ｋ）Ｈ（ｋ） ・・・（３７）
となる。
式（２０）に、式（３６）及び式（３７）を代入すると、
Ｘ”（ｋ）＝１／２×｛Ｘ’（ｋ）＋Ｘ＊’（Ｎ－ｋ）｝
＝１／２×｛２×Ｒ（ｋ）Ｖ（ｋ）Ｈ（ｋ）＋２×ｊＳ（ｋ）Ｗ（ｋ）Ｈ（ｋ）｝
＝Ｒ（ｋ）Ｖ（ｋ）Ｈ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）Ｈ（ｋ）
＝｛Ｒ（ｋ）Ｖ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）｝×Ｈ（ｋ） ・・・（３８）
となる。
【0086】
式（３８）は、ＩＦＦＴ前の信号Ｘ”（ｋ）を、フィルタ係数Ｖ（ｋ）、Ｗ（ｋ）及びＨ（ｋ）と、ＦＦＴ後の信号Ｘ（ｋ）におけるＲ（ｋ）及びＳ（ｋ）を用いて表したものである。Ｒ（ｋ）は、時間領域における実数の実数部信号ｒ（ｎ）が実数ＦＦＴにより変換された周波数領域の複素数信号である。Ｓ（ｋ）は、時間領域における実数の虚数部信号ｓ（ｎ）が実数ＦＦＴにより変換された周波数領域の複素数信号である。つまり、式（３８）は、ＦＦＴ後の信号Ｘ（ｋ）に対して施されるフィルタ処理の内容を表す。式（３８）から、デジタルフィルタ回路４００は、複素数信号ｘ（ｎ）＝ｒ（ｎ）＋ｊｓ（ｎ）が実数ＦＦＴにより変換されて生成された、周波数領域の複素数信号Ｘ（ｋ）（＝Ｒ（ｋ）＋ｊＳ（ｋ）。式（３４））に対して、以下の３つのフィルタ処理と同等の処理を行うことがわかる。
【0087】
１）Ｒ（ｋ）に対する係数Ｖ（ｋ）によるフィルタ処理
まず、デジタルフィルタ回路４００は、時間領域における実数部信号ｒ（ｎ）が実数ＦＦＴにより変換された周波数領域の複素数信号Ｒ（ｋ）に対して、フィルタ係数Ｖ（ｋ）によるフィルタ処理を行う。従って、Ｖ（ｋ）には、実数部信号ｒ（ｎ）に対して時間領域で実数演算によるフィルタ処理を行った場合の、実数フィルタ係数に対応する、周波数領域での複素数フィルタ係数が割り当てられる。
まず、デジタルフィルタ回路４００は、時間領域における実数部信号ｒ（ｎ）が実数ＦＦＴにより変換された周波数領域の複素数信号Ｒ（ｋ）に対して、フィルタ係数Ｖ（ｋ）によるフィルタ処理を行う。従って、Ｖ（ｋ）には、実数部信号ｒ（ｎ）に対して時間領域で実数演算によるフィルタ処理を行った場合の、実数フィルタ係数に対応する、周波数領域での複素数フィルタ係数が割り当てられる。
【0088】
２）Ｓ（ｋ）に対する係数Ｗ（ｋ）によるフィルタ処理
同様に、デジタルフィルタ回路４００は、時間領域における虚数部信号ｓ（ｎ）が実数ＦＦＴにより変換された周波数領域の複素数信号Ｓ（ｋ）に対して、フィルタ係数Ｗ（ｋ）によるフィルタ処理を行う。従って、Ｗ（ｋ）には、虚数部信号ｓ（ｎ）に対して時間領域で実数演算によるフィルタ処理を行った場合の、実数フィルタ係数に対応する、周波数領域での複素数フィルタ係数が割り当てられる。
同様に、デジタルフィルタ回路４００は、時間領域における虚数部信号ｓ（ｎ）が実数ＦＦＴにより変換された周波数領域の複素数信号Ｓ（ｋ）に対して、フィルタ係数Ｗ（ｋ）によるフィルタ処理を行う。従って、Ｗ（ｋ）には、虚数部信号ｓ（ｎ）に対して時間領域で実数演算によるフィルタ処理を行った場合の、実数フィルタ係数に対応する、周波数領域での複素数フィルタ係数が割り当てられる。
【0089】
３）１）、２）のフィルタ処理結果に対する係数Ｈ（ｋ）によるフィルタ処理
次に、デジタルフィルタ回路４００は、それぞれ独立に処理された上記の２つのフィルタ処理後の、Ｒ（ｋ）Ｖ（ｋ）及びＳ（ｋ）Ｗ（ｋ）からなる複素数信号Ｒ（ｋ）Ｖ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）に対して、フィルタ係数Ｈ（ｋ）によるフィルタ処理を行う。
次に、デジタルフィルタ回路４００は、それぞれ独立に処理された上記の２つのフィルタ処理後の、Ｒ（ｋ）Ｖ（ｋ）及びＳ（ｋ）Ｗ（ｋ）からなる複素数信号Ｒ（ｋ）Ｖ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）に対して、フィルタ係数Ｈ（ｋ）によるフィルタ処理を行う。
【0090】
Ｒ（ｋ）Ｖ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）は、時間領域における実数部信号ｒ（ｎ）及び虚数部信号ｓ（ｎ）のそれぞれに独立にフィルタ処理した２つの信号からなる時間領域の信号に対応する、周波数領域の複素数信号である。実数部信号ｒ（ｎ）及び虚数部信号ｓ（ｎ）をそれぞれに独立にフィルタ処理した信号とは、図１２、１３における、Ｘ’（ｋ）、Ｘ＊’（Ｎ－ｋ）に相当する。そして、ｒ’（ｎ）、ｓ’（ｎ）からなる時間領域の信号とは、図１０のｘ”（ｎ）に相当する。このように、Ｒ（ｋ）Ｖ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）は、時間領域において実数部及び虚数部のそれぞれに独立にフィルタ処理した時間領域の信号に対応する、周波数領域の信号である。
【0091】
従って、時間領域における複素数信号に対する複素数演算によるフィルタ処理に相当する処理を、周波数領域の信号Ｒ（ｋ）Ｖ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）に対して行うには、次のような係数を用いればよい。すなわち、Ｈ（ｋ）には、複素数信号ｘ（ｎ）に対して時間領域で複素数演算によるフィルタ処理を行った場合の、複素数フィルタ係数に対応する、周波数領域での複素数フィルタ係数が割り当てればよい。
【0092】
以上のように、本実施形態では、外部から３種類の係数が設定される。すなわち、複素数信号ｘ（ｎ）の実数部及び虚数部のそれぞれに対する時間領域でのフィルタ係数に対応する周波数領域のフィルタ係数Ｖ（ｋ）、Ｗ（ｋ）と、ｘ（ｎ）に対する時間領域でのフィルタ係数に対応する周波数領域の係数Ｈ（ｋ）が設定される。以上の３つの係数から求めた２つの係数を用いたフィルタ処理を行うことにより、フィルタ処理の前のＦＦＴ及びフィルタ処理後のＩＦＦＴをそれぞれ１回のみとすることができる。
【0093】
（第２の実施形態の効果）
以上のように、本実施形態によれば、複素数信号の実数部及び虚数部のそれぞれに対する時間領域でのフィルタ係数に対応する、２種類の周波数領域のフィルタ係数と、複素信号に対する時間領域でのフィルタ係数に対応する周波数領域の係数を用いたフィルタ処理が行われる。すなわち、時間領域における複素数信号の実数部及び虚数部のそれぞれに対する実数演算による独立したフィルタ処理と、時間領域における複素数信号に対する複素数演算によるフィルタ処理と、に対応する周波数領域におけるフィルタ処理が行われる。従って、フィルタ処理前のＦＦＴを行うＦＦＴ回路及びフィルタ処理後のＩＦＦＴを行うＩＦＦＴ回路を、それぞれ１個のみを用いて、所望のフィルタ処理を実現することができる。その結果、フィルタ処理を行うための回路規模や消費電力の低減を図ることができるという効果がある。
以上のように、本実施形態によれば、複素数信号の実数部及び虚数部のそれぞれに対する時間領域でのフィルタ係数に対応する、２種類の周波数領域のフィルタ係数と、複素信号に対する時間領域でのフィルタ係数に対応する周波数領域の係数を用いたフィルタ処理が行われる。すなわち、時間領域における複素数信号の実数部及び虚数部のそれぞれに対する実数演算による独立したフィルタ処理と、時間領域における複素数信号に対する複素数演算によるフィルタ処理と、に対応する周波数領域におけるフィルタ処理が行われる。従って、フィルタ処理前のＦＦＴを行うＦＦＴ回路及びフィルタ処理後のＩＦＦＴを行うＩＦＦＴ回路を、それぞれ１個のみを用いて、所望のフィルタ処理を実現することができる。その結果、フィルタ処理を行うための回路規模や消費電力の低減を図ることができるという効果がある。
【0094】
さらに、ＦＦＴ回路、ＩＦＦＴ回路の実現に、本発明の第１の実施形態に係るＦＦＴ回路１０、あるいは、本発明の第２の実施形態に係るＦＦＴ回路２０を使用することができる。前述のように、本発明の実施形態に係るＦＦＴ回路は、１以上のＮ－１以下の任意の添え字ｋに対して、Ｘ（ｋ）とＸ（Ｎ－ｋ）とを同じサイクルに出力することができる。そのため、フィルタ処理において、並べ替えを行うための回路の追加を必要としない。従って、本発明の実施形態に係るＦＦＴ回路をフィルタ処理に用いることによって、フィルタ処理を行うための回路規模や消費電力の削減することができるという効果がある。
【0095】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【0096】
１０ ＦＦＴ装置
１１、１２ データ並べ替え処理部
２１、２２ バタフライ演算処理部
２１ａ、２２ａ 基数８バタフライ演算処理部
３１ ひねり乗算処理部
４１ 読み出しアドレス生成部
５１ 読み出しアドレス
５２ 出力順序設定
１００、２００ データ並べ替え処理部
１０１ａ～１０１ｈ データ記憶位置
１０２ａ～１０２ｈ データ読み出し位置
２０１ａ～２０１ｈ データ記憶位置
２０２ａ～２０２ｈ データ読み出し位置
４００ デジタルフィルタ回路
４１３ ＦＦＴ回路
４１４ ＩＦＦＴ回路
４１５ 複素共役生成回路
４１６ 複素共役合成回路
４２１ フィルタ回路
４２２ フィルタ回路
４３１～４３６ 複素数信号
４４１ フィルタ係数生成回路
４４５、４４６ 複素数信号
５００ データフロー
５０１ データ並べ替え処理
５０２、５０３ バタフライ演算処理
５０４ ひねり演算処理
５０５ 部分データフロー
６００ ＦＦＴ装置
６０１ ＦＦＴ部
６０２ データ並べ替え処理部
１１、１２ データ並べ替え処理部
２１、２２ バタフライ演算処理部
２１ａ、２２ａ 基数８バタフライ演算処理部
３１ ひねり乗算処理部
４１ 読み出しアドレス生成部
５１ 読み出しアドレス
５２ 出力順序設定
１００、２００ データ並べ替え処理部
１０１ａ～１０１ｈ データ記憶位置
１０２ａ～１０２ｈ データ読み出し位置
２０１ａ～２０１ｈ データ記憶位置
２０２ａ～２０２ｈ データ読み出し位置
４００ デジタルフィルタ回路
４１３ ＦＦＴ回路
４１４ ＩＦＦＴ回路
４１５ 複素共役生成回路
４１６ 複素共役合成回路
４２１ フィルタ回路
４２２ フィルタ回路
４３１～４３６ 複素数信号
４４１ フィルタ係数生成回路
４４５、４４６ 複素数信号
５００ データフロー
５０１ データ並べ替え処理
５０２、５０３ バタフライ演算処理
５０４ ひねり演算処理
５０５ 部分データフロー
６００ ＦＦＴ装置
６０１ ＦＦＴ部
６０２ データ並べ替え処理部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】