特許 7640006 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2025-02-25

(45)【発行日】2025-03-05

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H10D 30/87 20250101AFI20250226BHJP

   H10D 30/47 20250101ALI20250226BHJP

   H10D 64/20 20250101ALI20250226BHJP

【ＦＩ】

H10D30/87 F

H10D30/47 201

H10D64/20 F

【請求項の数】 7

(21)【出願番号】P 2024559569

(86)(22)【出願日】2024-06-12

(86)【国際出願番号】 JP2024021395

【審査請求日】2024-10-07

【早期審査対象出願】

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110003199

【氏名又は名称】弁理士法人高田・高橋国際特許事務所

(72)【発明者】

【氏名】角野 翼

【審査官】戸川 匠

(56)【参考文献】

【文献】特開２０２２－０８４３４５（ＪＰ，Ａ）

【文献】特表２０２３－５４６７２７（ＪＰ，Ａ）

【文献】特開２０１８－０４１９３２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ ３０／４７

Ｈ１０Ｄ ３０／８７

Ｈ１０Ｄ ６４／２０

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板の上面に積層された第１の半導体層と、
前記第１の半導体層の上面に積層され前記第１の半導体層よりも大きなバンドギャップを有する第２の半導体層と、
前記第２の半導体層の上面に形成されたソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記第２の半導体層の上面と前記ゲート電極の側面および上面を覆う絶縁膜と、
前記ソース電極に電気的に接続され、前記絶縁膜の上において前記ゲート電極から前記ドレイン電極の方向に延びる導電性のソースフィールドプレートと、
を有し、
前記ソースフィールドプレートの前記ドレイン電極の方向に延びた端部の下にある前記絶縁膜は前記ソースフィールドプレートの該端部でない部分の下にある前記絶縁膜よりも薄く、
前記絶縁膜は、
前記第２の半導体層の上面に形成された第１の絶縁膜と、
前記ゲート電極と前記ドレイン電極の間において前記第１の絶縁膜に形成された開口から露出した前記第２の半導体層の上面と、前記第１の絶縁膜の上面と、前記ゲート電極の側面および上面とを覆う第２の絶縁膜と、
を有し、
前記ソースフィールドプレートの前記端部は前記開口の上にある、半導体装置。

【請求項2】

前記ソースフィールドプレートは、前記絶縁膜を介して前記ゲート電極の前記側面および前記上面を覆っている、請求項１に記載の半導体装置。

【請求項3】

半導体基板と、
前記半導体基板の上面に積層された第１の半導体層と、
前記第１の半導体層の上面に積層され前記第１の半導体層よりも大きなバンドギャップを有する第２の半導体層と、
前記第２の半導体層の上面に形成されたソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記第２の半導体層の上面と前記ゲート電極の側面および上面を覆う絶縁膜と、
前記ソース電極に電気的に接続され、前記絶縁膜の上において前記ゲート電極から前記ドレイン電極の方向に延びる導電性のソースフィールドプレートと、
を有し、
前記ソースフィールドプレートの前記ドレイン電極の方向に延びた端部の下にある前記絶縁膜は前記ソースフィールドプレートの該端部でない部分の下にある前記絶縁膜よりも薄く、
前記ソースフィールドプレートの前記端部の下にある前記第２の半導体層は２次元電子ガス濃度を低減するためのフッ素を含む半導体装置。

【請求項4】

前記ゲート電極の前記側面を覆う前記絶縁膜は、前記ドレイン電極の方向に延長されている請求項１から３いずれか１項に記載の半導体装置。

【請求項5】

半導体基板と、
前記半導体基板の上面に積層された第１の半導体層と、
前記第１の半導体層の上面に積層され前記第１の半導体層よりも大きなバンドギャップを有する第２の半導体層と、
前記第２の半導体層の上面に形成されたソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記第２の半導体層の上面と前記ゲート電極の側面および上面を覆う絶縁膜と、
前記ソース電極に電気的に接続され、前記絶縁膜の上において前記ゲート電極から前記ドレイン電極の方向に延びる導電性のソースフィールドプレートと、
を有し、
前記ソースフィールドプレートの前記ドレイン電極の方向に延びた端部の下にある前記絶縁膜は前記ソースフィールドプレートの該端部でない部分の下にある前記絶縁膜よりも薄く、
前記絶縁膜と前記ソースフィールドプレートの間に埋め込まれる不導体のブロックを更に有し、
前記ブロックは、前記ゲート電極の前記ドレイン電極側の側面を覆う前記絶縁膜に接触し、前記ソースフィールドプレートの前記端部には接触しない半導体装置。

【請求項6】

半導体基板の上面に第１の半導体層を積層する工程と、
前記第１の半導体層の上面に前記第１の半導体層よりも大きなバンドギャップを有する第２の半導体層を積層する工程と、
前記第２の半導体層の上面にソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極を形成する工程と、
前記第２の半導体層の上面に第１の絶縁膜を形成する工程と、
前記ゲート電極と前記ドレイン電極の間において前記第１の絶縁膜に開口を形成し前記第２の半導体層を露出させる工程と、
前記開口によって露出された前記第２の半導体層の上面と、前記第１の絶縁膜の上面と、前記ゲート電極の側面および上面とを覆う第２の絶縁膜を形成する工程と、
前記ソース電極に接続され、前記第２の絶縁膜を介して前記ゲート電極の前記側面および前記上面を覆い、前記第２の絶縁膜の上において前記ゲート電極から前記ドレイン電極の方向に延びる導電性のソースフィールドプレートを形成する工程と、
を含み、
前記ソースフィールドプレートの前記ドレイン電極の方向に延びた端部は、前記開口の上にある半導体装置の製造方法。

【請求項7】

前記第２の絶縁膜を形成する工程は、
前記開口によって露出された前記第２の半導体層の上面と、前記第１の絶縁膜の上面と、前記ゲート電極の側面および上面に前記第２の絶縁膜を等方性成長させる工程と、
成長させた前記第２の絶縁膜をエッチングする工程と、
を含む、請求項６に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

ゲート電極とドレイン電極との間に、ソース電極と同電位のソースフィールドプレート（Ｓｏｕｒｃｅ Ｆｉｅｌｄ Ｐｌａｔｅ、以下ＳＦＰと称する）を設ける半導体装置が知られる。ＳＦＰを設けることによりゲート電極のドレイン電極側の端部に集中している電界をＳＦＰのドレイン電極側の端部にも集中させることができる。これによりゲート－ドレイン電極間の電界を緩和することができる。

【0003】

一方、ＳＦＰを設けることで半導体層の２次元電子ガス（Ｔｗｏ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ、以下２ＤＥＧと称する）面とＳＦＰの下面との間に寄生容量が生じる問題がある。２ＤＥＧ面は一端がドレイン電極と接続されているため、２ＤＥＧ面とＳＦＰとの間に発生する寄生容量は、ドレイン－ソース電極間の寄生容量（以下、Ｃｄｓと称する）となる。Ｃｄｓは半導体装置の消費電力、周波数特性に影響を与えるため、小さいほうが好ましい。ＣｄｓはＳＦＰの下面の面積に比例し、２ＤＥＧ面とＳＦＰの下面との距離に反比例する。

【0004】

電界緩和の観点では、ＳＦＰをゲート電極側からドレイン電極側に延ばし、電界をＳＦＰのドレイン電極側に集中させた方が有利であると言える。

【0005】

しかしながら、ＳＦＰを延ばすことでＳＦＰの下面の面積が増大すると、Ｃｄｓが増大してしまう。すなわち、ＳＦＰを用いた電界緩和と寄生容量Ｃｄｓの低減はトレードオフの関係にあることが知られる。

【0006】

トレードオフを打破する観点から、特許文献１には、下面が階段状のＳＦＰが開示されている。そこではＳＦＰのドレイン電極側の下面がゲート電極側の下面よりも高くされている。これによりドレイン電極側の下面と２ＤＥＧ面との距離を長くすることができることから、下面が平坦である構成に比べて寄生容量Ｃｄｓを低減させることができる。したがって電界緩和のためにＳＦＰを延ばしてもＣｄｓの増大を抑制できる。

【先行技術文献】

【特許文献】

【0007】

【文献】国際公開第２０２１／２３０２８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

特許文献１のＳＦＰではゲート電極側の下面よりもドレイン電極側の下面を高くしていることから、ＳＦＰのゲート電極側の端部よりもドレイン電極側の端部においてＣｄｓが低い状態である。このことは、ＳＦＰのドレイン電極側の端部に電界を集中させる効果を弱めていることを意味する。すなわち、特許文献１の方法では寄生容量Ｃｄｓを低減させる代わりにＳＦＰによる電界緩和の効果を犠牲にしていると言える。

【0009】

本開示は上述の課題を解決するため、ＳＦＰによる電界緩和と、Ｃｄｓの低減とを両立することができる半導体装置を提供することを第１の目的とする。

【0010】

本開示は上述の課題を解決するため、ＳＦＰによる電界緩和と、Ｃｄｓの低減とを両立することができる半導体装置の製造方法を提供することを第２の目的とする。

【課題を解決するための手段】

【0011】

本開示の第１の態様は、
半導体基板と、
前記半導体基板の上面に積層された第１の半導体層と、
前記第１の半導体層の上面に積層され前記第１の半導体層よりも大きなバンドギャップを有する第２の半導体層と、
前記第２の半導体層の上面に形成されたソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記第２の半導体層の上面と前記ゲート電極の側面および上面を覆う絶縁膜と、
前記ソース電極に電気的に接続され、前記絶縁膜の上において前記ゲート電極から前記ドレイン電極の方向に延びる導電性のソースフィールドプレートと、
を有し、
前記ソースフィールドプレートの前記ドレイン電極の方向に延びた端部の下にある前記絶縁膜は前記ソースフィールドプレートの該端部でない部分の下にある前記絶縁膜よりも薄く、
前記絶縁膜は、
前記第２の半導体層の上面に形成された第１の絶縁膜と、
前記ゲート電極と前記ドレイン電極の間において前記第１の絶縁膜に形成された開口から露出した前記第２の半導体層の上面と、前記第１の絶縁膜の上面と、前記ゲート電極の側面および上面とを覆う第２の絶縁膜と、
を有し、
前記ソースフィールドプレートの前記端部は前記開口の上にある、半導体装置であることが好ましい。
第２の態様は、
半導体基板と、
前記半導体基板の上面に積層された第１の半導体層と、
前記第１の半導体層の上面に積層され前記第１の半導体層よりも大きなバンドギャップを有する第２の半導体層と、
前記第２の半導体層の上面に形成されたソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記第２の半導体層の上面と前記ゲート電極の側面および上面を覆う絶縁膜と、
前記ソース電極に電気的に接続され、前記絶縁膜の上において前記ゲート電極から前記ドレイン電極の方向に延びる導電性のソースフィールドプレートと、
を有し、
前記ソースフィールドプレートの前記ドレイン電極の方向に延びた端部の下にある前記絶縁膜は前記ソースフィールドプレートの該端部でない部分の下にある前記絶縁膜よりも薄く、
前記ソースフィールドプレートの前記端部の下にある前記第２の半導体層は２次元電子ガス濃度を低減するためのフッ素を含む半導体装置であることが好ましい。
第３の態様は、
半導体基板と、
前記半導体基板の上面に積層された第１の半導体層と、
前記第１の半導体層の上面に積層され前記第１の半導体層よりも大きなバンドギャップを有する第２の半導体層と、
前記第２の半導体層の上面に形成されたソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極と、
前記第２の半導体層の上面と前記ゲート電極の側面および上面を覆う絶縁膜と、
前記ソース電極に電気的に接続され、前記絶縁膜の上において前記ゲート電極から前記ドレイン電極の方向に延びる導電性のソースフィールドプレートと、
を有し、
前記ソースフィールドプレートの前記ドレイン電極の方向に延びた端部の下にある前記絶縁膜は前記ソースフィールドプレートの該端部でない部分の下にある前記絶縁膜よりも薄く、
前記絶縁膜と前記ソースフィールドプレートの間に埋め込まれる不導体のブロックを更に有し、
前記ブロックは、前記ゲート電極の前記ドレイン電極側の側面を覆う前記絶縁膜に接触し、前記ソースフィールドプレートの前記端部には接触しない半導体装置であることが好ましい。

【0012】

また第４の態様は、
半導体基板の上面に第１の半導体層を積層する工程と、
前記第１の半導体層の上面に前記第１の半導体層よりも大きなバンドギャップを有する第２の半導体層を積層する工程と、
前記第２の半導体層の上面にソース電極、ドレイン電極、前記ソース電極と前記ドレイン電極の間に配置されたゲート電極を形成する工程と、
前記第２の半導体層の上面に第１の絶縁膜を形成する工程と、
前記ゲート電極と前記ドレイン電極の間において前記第１の絶縁膜に開口を形成し前記第２の半導体層を露出させる工程と、
前記開口によって露出された前記第２の半導体層の上面と、前記第１の絶縁膜の上面と、前記ゲート電極の側面および上面とを覆う第２の絶縁膜を形成する工程と、
前記ソース電極に接続され、前記第２の絶縁膜を介して前記ゲート電極の前記側面および前記上面を覆い、前記第２の絶縁膜の上において前記ゲート電極から前記ドレイン電極の方向に延びる導電性のソースフィールドプレートを形成する工程と、
を含み、
前記ソースフィールドプレートの前記ドレイン電極の方向に延びた端部は、前記開口の上にある半導体装置の製造方法であることが好ましい。

【発明の効果】

【0013】

本開示では、ＳＦＰのドレイン電極側の端部の下にある絶縁膜がＳＦＰの該端部でない部分の下にある絶縁膜よりも薄くなっている。これにより該端部に電界を集中させる効果を強めている。さらに、ＳＦＰのドレイン電極側の端部でない部分においては、絶縁膜の厚みを大きくすることで、ＳＦＰ全体としての寄生容量Ｃｄｓを低減させている。したがってＳＦＰ５による電界緩和と、Ｃｄｓの低減とを両立することができる。

【図面の簡単な説明】

【0014】

【図1】本開示の比較例に係る半導体装置の断面と、電界分布の関係を示す図である。

【図2】本開示の比較例に係る半導体装置の断面と、電界分布の関係を示す図である。

【図3】本開示の比較例に係る半導体装置における最大電界強度をシミュレーションするためのモデルである。

【図4】本開示の比較例に係る半導体装置における最大電界強度をシミュレーションした結果である。

【図5】本開示の実施の形態１に係る半導体装置を示す断面図である。

【図6】本開示の実施の形態２に係る半導体装置を示す断面図である。

【図7】本開示の実施の形態３に係る半導体装置を示す断面図である。

【図8】本開示の実施の形態３に係る第２の絶縁膜の形成方法を示す断面図である。

【図9】本開示の実施の形態３に係る半導体装置の変形例を示す断面図である。

【図10】本開示の半導体装置の変形例を示す断面図である。

【発明を実施するための形態】

【0015】

本開示について述べる前に比較例について説明する。本開示と共通又は対応する構成要素には同じ符号を使用している。ここでは主に本開示との相違点を説明するものとし、本開示と共通又は対応する構成要素の説明は本開示の説明において行うこととする。

【0016】

〈比較例〉
図１は本開示の比較例に係る半導体装置２００の断面と、電界分布の関係を示す図である。半導体装置２００はＳＦＰ５が無い点で本開示と異なる。電界分布を示すグラフにおいて縦軸は電界強度であり、横軸は断面図の第１の絶縁膜２上の位置に対応する。背景技術でも述べたように、ＳＦＰ５が無い場合、ゲート－ドレイン電極間の電界はゲート電極４のドレイン電極側の端部に集中する。

【0017】

図２は本開示の比較例に係る半導体装置３００の断面と、電界分布の関係を示す図である。半導体装置３００は、図１の半導体装置２００にＳＦＰ５が追加された構造を有する。ただし半導体装置３００のＳＦＰ５は下面が平坦である点で本開示と異なる。ＳＦＰ５が無い図１の構造においてはゲート電極４のドレイン電極側の端部にのみ集中していた電界が、本図ではＳＦＰ５のドレイン電極側の端部にも集中している。言い換えればＳＦＰ５を設けることでゲート－ドレイン電極間の電界が緩和されている。またＳＦＰ５を設けることでゲート電極４から２ＤＥＧ面１２へ向かう電気力線（不図示）の一部をＳＦＰ５側へと向かわせることができる。したがってゲート－ドレイン電極間容量Ｃｇｄを低減させる効果も得られる。

【0018】

図３は本開示の比較例に係る半導体装置３００における最大電界強度をシミュレーションするためのモデル４００である。シミュレーションにおいては、半導体基板１と、半導体基板１の上に形成されたゲート電極４と、ゲート電極４および半導体基板１を覆う第２の絶縁膜３と、第２の絶縁膜３を介してゲート電極４を覆うＳＦＰ５を備えるモデル４００を使用した。また半導体基板１上において紙面左方向にソース電極（不図示）が存在し、紙面右方向にドレイン電極（不図示）が存在するとした。シミュレーションにおいては、ＳＦＰ５をゲート電極４のドレイン電極側の端部からドレイン電極側に延ばした場合の延長距離Ｄと、半導体装置３００内の最大電界強度の関係を計算した。

【0019】

図４は本開示の比較例に係る半導体装置３００における最大電界強度をシミュレーションした結果である。横軸はＳＦＰ５の延長距離Ｄであり、縦軸は半導体装置３００をトランジスタとして動作させた際の第１の半導体層６内の最大電界強度である。延長距離Ｄが短いほど最大電界強度が高いが、これはゲート電極４のドレイン電極側の端部とＳＦＰ５のドレイン電極側の端部に集中している電界が互いに干渉して強め合うためである。延長距離Ｄを長くするほど干渉が弱まり最大電界強度が下がる。すなわち電界緩和の観点では、ＳＦＰ５をゲート電極４側からドレイン電極側にできるだけ延ばし、電界をＳＦＰ５のドレイン電極側の端部に集中させた方が有利である。

【0020】

〈本開示〉
以降では本開示の実施の形態について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

【0021】

実施の形態１
図５は本開示の実施の形態１に係る半導体装置１００を示す断面図である。半導体基板１の上面に第１の半導体層６と第２の半導体層７が順に積層されている。

【0022】

第１の半導体層６はＧａＮチャネル層である。第１の半導体層６はＧａＮに限らず、例えばＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されてもよい。

【0023】

第２の半導体層７は、ＡｌＧａＮ層である。第２の半導体層７は、ＡｌＧａＮに限らず、例えばＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されてもよい。第２の半導体層７と第１の半導体層６との界面にはヘテロ障壁が形成されている。第２の半導体層７は、第１の半導体層６よりもバンドギャップが大きく、界面近傍の第１の半導体層６層側には２ＤＥＧ面１２が形成される。

【0024】

第２の半導体層７の上面に第１の絶縁膜２が形成されている。第１の絶縁膜２は第２の半導体層７の表面起因の電流コラプスを抑止するために形成される。第１の絶縁膜２は例えばＳｉＯ_２またはＳｉＮである。

【0025】

なお半導体基板１と第１の半導体層６の間にバッファ層（例えばＩＩＩ族窒化物半導体であるＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等の単層もしくは複数層）が積層されてもよい。

【0026】

第２の半導体層７の上面において第１の絶縁膜２を貫通するゲート電極４が形成されている。ゲート電極４は、第２の半導体層７の上面に互いに離間して形成されるソース電極とドレイン電極（ともに不図示）の間に形成される。ここでは紙面左方向にソース電極が存在し、紙面右方向にドレイン電極が存在するものとする。第１の半導体層６と第２の半導体層７はソース電極の真下とドレイン電極の真下を含む範囲に延在する。２ＤＥＧ面１２はソース電極およびドレイン電極に電気的に接続されている。

【0027】

ゲート電極４の材料は、例えば、Ｎｉ、ＴｉＮ、Ｐｔ、Ｐｄ、Ｃｕ、Ｔａ、ＴａＮ、Ｗ、ＷＳｉ、Ａｌ、Ａｕ、Ｔｉ等である。なおゲート電極４は必ずしも第１の絶縁膜２を貫通していなくともよい。すなわち、ゲート電極４はＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造でもよい。

【0028】

ゲート電極４とドレイン電極の間において、第１の絶縁膜２には開口８が形成され、第２の半導体層７を露出させている。開口８はゲート電極４から離間する位置に形成されている。

【0029】

開口８によって露出された第２の半導体層７の上面と、第１の絶縁膜２の上面と、ゲート電極４の側面および上面を覆う第２の絶縁膜３が形成されている。第２の絶縁膜３はゲート電極４をＳＦＰ５から絶縁させるために形成されている。第２の絶縁膜３は開口８に沿って凹んでいる。

【0030】

第２の絶縁膜３を介してゲート電極４の側面と上面を覆うＳＦＰ５が形成されている。ＳＦＰ５はゲート電極４側からドレイン電極側へと延び、ドレイン電極側へ延びたＳＦＰ５の端部は開口８の上にある。第２の絶縁膜３が開口８に沿って凹んでいることにより、ＳＦＰ５のドレイン電極側の端部における下面は他の位置における下面よりも低くなっている。ＳＦＰ５は例えばＴｉ、Ａｌ等の導電性の材料である。

【0031】

なお本開示ではＳＦＰ５の半導体基板１側の表面をＳＦＰ５の下面と称している。

【0032】

ここで第１の絶縁膜２と第２の絶縁膜３を一体として捉え、絶縁膜１０とする。第１の絶縁膜２が無い分、ＳＦＰ５のドレイン電極側の端部の下にある絶縁膜１０はＳＦＰ５の該端部でない部分の下にある絶縁膜１０よりも薄くなっている。したがって、ＳＦＰ５の下面と２ＤＥＧ面１２との距離は、ドレイン電極側の端部において最も短くなっている。言い換えれば本開示ではＳＦＰ５のドレイン電極側の端部における寄生容量Ｃｄｓを局所的に高めることで、該端部に電界を集中させる効果を強めている。

【0033】

また、ＳＦＰ５のドレイン電極側の端部でない部分においては、下層の第２の絶縁膜３の厚みを大きくすることで、ＳＦＰ５の下面と２ＤＥＧ面１２との距離を離すことができる。このように本開示ではＳＦＰ５のドレイン電極側の端部においては寄生容量Ｃｄｓを高くしているものの、該端部でない部分における寄生容量Ｃｄｓを低減させることでＳＦＰ５全体としては寄生容量Ｃｄｓを十分に低減することができる。したがってＳＦＰ５による電界緩和と、Ｃｄｓの低減とを両立することができる。

【0034】

以下に本開示の半導体装置１００の製造方法を示す。まず半導体基板１の上面に第１の半導体層６を積層する。さらに第１の半導体層６の上面に第１の半導体層６よりも大きなバンドギャップを有する第２の半導体層７を積層する。さらに、第２の半導体層７の上面に第１の絶縁膜２をスパッタ法等により成膜する。

【0035】

さらに第１の絶縁膜２を加工してゲート電極４用の開口を形成し第２の半導体層７を露出させる。さらにゲート電極４を形成する位置とドレイン電極を形成する位置の間において第１の絶縁膜２に開口８を形成し第２の半導体層７を露出させる。さらにゲート電極用の開口において、第２の半導体層７の上面にゲート電極４を形成する。さらに第２の半導体層７の上面にソース電極、ドレイン電極を形成する。

【0036】

さらに開口８によって露出された第２の半導体層７の上面と、第１の絶縁膜２の上面と、ゲート電極４の側面および上面とを覆う第２の絶縁膜３をスパッタ法等により成膜する。さらにソース電極に接続され、第２の絶縁膜３を介してゲート電極４の側面および上面を覆い、第２の絶縁膜３上においてゲート電極４からドレイン電極の方向に延びるＳＦＰ５を形成する。そこではＳＦＰ５のドレイン電極の方向に延びた端部が、開口８の上にあるようにＳＦＰ５を形成する。

【0037】

本開示の半導体装置１００は、比較例の半導体装置３００の製造プロセスをほとんど変更することなく製造できる点で優れている。具体的には半導体装置３００の製造において、第１の絶縁膜２を加工してゲート電極４用の開口を形成する際に開口８を追加で形成しておくことで本開示の半導体装置１００が得られる。本開示の半導体装置１００が、電界緩和とＣｄｓ低減の観点から、比較例の半導体装置３００よりも優れた効果を発揮することは上述の通りである。

【0038】

実施の形態２
ここでは実施の形態１からの変更点を説明する。図６は本開示の実施の形態２に係る半導体装置１００を示す断面図である。本実施形態においては、ＳＦＰ５のドレイン電極側の端部の下にある第２の半導体層７が２ＤＥＧ濃度を低減するためのフッ素１１を含む。これにより半導体装置１００に要求される電界緩和と寄生容量Ｃｄｓの特性に応じてＳＦＰ５の該端部におけるＣｄｓを弱めるように調整することが可能となる。

【0039】

フッ素１１は、第１の絶縁膜２に開口８を形成するためのエッチングガスに含めておくことで開口８を介して第２の半導体層７内に導入することが可能である。半導体装置１００の電気特性に与える影響を最小限にする観点から、フッ素１１は開口８の周囲の第２の半導体層７に対してのみ限定的に導入されることが望ましい。しかしながら１度のエッチングにより第１の絶縁膜２に開口８とゲート電極４用の開口とを同時に形成する場合は、ゲート電極４用の開口からもフッ素が導入されることになる。その場合は、ゲート電極４用の開口から第２の半導体層７に導入されたフッ素を熱処理により除去してもよい。

【0040】

実施の形態３
ここでも実施の形態１からの変更点を説明する。図７は本開示の実施の形態３に係る半導体装置１００を示す断面図である。半導体装置１００は、ゲート電極４の側面を覆う第２の絶縁膜３が、ドレイン電極側に延長されている。延長した分だけＳＦＰ５の下面を高くすることができ、実施の形態１に比べて寄生容量Ｃｄｓを低減することができる。

【0041】

図８は本開示の実施の形態３に係る第２の絶縁膜３の形成方法を示す断面図である。開口８によって露出された第２の半導体層７の上面と、第１の絶縁膜２の上面と、ゲート電極４の側面および上面に、第２の絶縁膜３を等方性成長させる。これにより、ゲート電極４を覆う第２の絶縁膜３が、ドレイン電極側に延長された状態となる。さらに、第２の絶縁膜３に対して深さ方向のエッチングレートが側面方向のエッチングレートよりも速くなるように調整されたエッチングを施す。このような異方性のエッチングにより、第２の絶縁膜３のドレイン電極側に延長された部分を極力残しながら、第２の絶縁膜３を所望の厚みに加工できる。なおエッチングはドライエッチングでもよく、ウェットエッチングでもよい。

【0042】

なお第２の絶縁膜３に対して必ずしも異方性エッチングを施さなくともよく、等方性のエッチングでもよい。

【0043】

図９は本開示の実施の形態３に係る半導体装置１００の変形例を示す断面図である。第２の絶縁膜３とＳＦＰ５の間に不導体のブロック９が埋め込まれている。ブロック９はゲート電極４のドレイン電極側の側面を覆う第２の絶縁膜３に接触し、ゲート電極側からドレイン電極側へと延長されている。ただしブロック９はＳＦＰ５のドレイン電極側の端部には接触しない。これによりＳＦＰ５の該端部でない部分においてはＳＦＰ５の下面を高くすることができ、実施の形態３と同様の効果が得られる。なおブロック９の厚みは限定されない。またブロック９の材料は例えば樹脂であるが不導体であればよい。

【0044】

なお、本開示は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態および変形例は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。

【0045】

図１０は本開示の半導体装置１００の変形例を示す断面図である。ＳＦＰ５は必ずしも第２の絶縁膜３を介してゲート電極４の側面と上面を覆う必要はなく、ゲート電極４のドレイン電極側の端部からドレイン電極側へと延びていればよい。ＳＦＰ５ドレイン電極の方向に延びた端部の下にある絶縁膜１０がＳＦＰ５の該端部でない部分の下にある絶縁膜１０よりも薄ければ実施の形態１～３で説明した効果を得ることができる。

【符号の説明】

【0046】

１ 半導体基板、２ 第１の絶縁膜、３ 第２の絶縁膜、４ ゲート電極、５ ＳＦＰ、６ 第１の半導体層、７ 第２の半導体層、８ 開口、９ ブロック、１０ 絶縁膜、１１ フッ素、１２ ２ＤＥＧ面、１００ 半導体装置、２００ 半導体装置、３００ 半導体装置、４００ モデル

【要約】

本開示はＳＦＰによる電界緩和と、Ｃｄｓの低減とを両立することができる半導体装置および半導体装置の製造方法を提供することを目的とする。本開示の半導体装置は、半導体基板と、半導体基板の上面に積層された第１の半導体層と、第１の半導体層の上面に積層され第１の半導体層よりも大きなバンドギャップを有する第２の半導体層と、第２の半導体層の上面に形成されたソース電極、ドレイン電極、ゲート電極と、第２の半導体層の上面とゲート電極の側面および上面を覆う絶縁膜と、ソース電極に電気的に接続され、絶縁膜の上においてゲート電極からドレイン電極の方向に延びる導電性のＳＦＰとを有する。ＳＦＰのドレイン電極の方向に延びた端部の下にある絶縁膜はＳＦＰの該端部でない部分の下にある絶縁膜よりも薄い。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】