特許 7641106 ３次元半導体メモリ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-02-26

(45)【発行日】2025-03-06

(54)【発明の名称】３次元半導体メモリ装置

(51)【国際特許分類】

   H10B 43/27 20230101AFI20250227BHJP

   H10D 30/68 20250101ALI20250227BHJP

   H10B 41/27 20230101ALI20250227BHJP

【ＦＩ】

H10B43/27

H10D30/68

H10B41/27

【請求項の数】 10

(21)【出願番号】P 2020182663

(22)【出願日】2020-10-30

(65)【公開番号】P2021087009

(43)【公開日】2021-06-03

【審査請求日】2023-10-05

(31)【優先権主張番号】10-2019-0155598

(32)【優先日】2019-11-28

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】韓 太 鍾

(72)【発明者】

【氏名】高 在 康

(72)【発明者】

【氏名】金 ムン 濬

(72)【発明者】

【氏名】金 須 鍾

(72)【発明者】

【氏名】李 承 憲

【審査官】脇水 佳弘

(56)【参考文献】

【文献】米国特許出願公開第２０１７／０１４８６７７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／０２６８２８６（ＵＳ，Ａ１）

【文献】特開２０１９－１９２９０５（ＪＰ，Ａ）

【文献】特開２０１１－２４９５８３（ＪＰ，Ａ）

【文献】特開２０１４－７２７０（ＪＰ，Ａ）

【文献】特開２０１９－９６８７０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／００

Ｈ１０Ｄ ３０／６８

Ｈ１０Ｂ ４１／００

(57)【特許請求の範囲】

【請求項1】

セルアレイ領域及び前記セルアレイ領域の端部に提供された連結領域を含む基板と、
前記基板上に順に積層された電極を含み、前記セルアレイ領域から前記連結領域に延長された電極構造体と、
前記電極間の層間絶縁膜と、
前記層間絶縁膜の中の最上部に提供された第１水平絶縁膜と、
前記第１水平絶縁膜及び前記電極構造体を貫通する垂直構造体と、を備え、
前記第１水平絶縁膜は、前記セルアレイ領域から前記連結領域に向かって延長され、
前記第１水平絶縁膜の上面は、前記垂直構造体の上面よりも低いレベルに位置し、
前記第１水平絶縁膜は、前記層間絶縁膜よりもエッチング抵抗性が大きい物質を含むことを特徴とする３次元半導体メモリ装置。

【請求項2】

前記第１水平絶縁膜は、前記層間絶縁膜の中の最上部の層間絶縁膜で複数提供され、
複数の前記第１水平絶縁膜は、前記層間絶縁膜の中の最上部の層間絶縁膜の一部によって垂直方向に互いに離隔されることを特徴とする請求項１に記載の３次元半導体メモリ装置。

【請求項3】

前記電極構造体上の上部絶縁膜と、
前記上部絶縁膜内で前記電極に沿って延長された第２水平絶縁膜と、
前記連結領域で前記上部絶縁膜及び前記第２水平絶縁膜を貫通する第１コンタクトプラグと、を更に含むことを特徴とする請求項１に記載の３次元半導体メモリ装置。

【請求項4】

前記第１コンタクトプラグは、前記第１水平絶縁膜を貫通することを特徴とする請求項３に記載の３次元半導体メモリ装置。

【請求項5】

前記第１水平絶縁膜と前記第２水平絶縁膜とは、互いに離隔されて配置されることを特徴とする請求項３に記載の３次元半導体メモリ装置。

【請求項6】

前記垂直構造体の各々は、データ格納パターン、前記データ格納パターンで囲まれた垂直半導体パターン、及び前記垂直半導体パターンの上部に連結された導電パッドを含むことを特徴とする請求項１に記載の３次元半導体メモリ装置。

【請求項7】

前記垂直構造体の各々は、前記層間絶縁膜の中の最上部の層間絶縁膜の上面から前記第１水平絶縁膜に向かって幅が増加し、前記第１水平絶縁膜から前記基板に向かって幅が減少することを特徴とする請求項１に記載の３次元半導体メモリ装置。

【請求項8】

周辺回路を含む周辺回路領域と、
前記周辺回路領域で前記上部絶縁膜及び前記第２水平絶縁膜を貫通する第２コンタクトプラグと、を更に含み、
前記第２コンタクトプラグは、前記周辺回路に連結されることを特徴とする請求項３に記載の３次元半導体メモリ装置。

【請求項9】

前記第１及び第２コンタクトプラグの各々は、前記上部絶縁膜の上面から前記第２水平絶縁膜に向かって幅が増加し、前記第２水平絶縁膜から前記基板に向かって幅が減少することを特徴とする請求項８に記載の３次元半導体メモリ装置。

【請求項10】

セルアレイ領域及び前記セルアレイ領域の端部に提供された連結領域を含む基板と、
前記基板上に順に積層された電極及び前記電極間の層間絶縁膜を含み、前記セルアレイ領域から前記連結領域に延長された電極構造体と、
前記電極構造体上に提供された上部絶縁膜と、
前記層間絶縁膜の中の最上部の層間絶縁膜内で前記電極に沿って延長された第１水平絶縁膜と、
前記上部絶縁膜内で前記電極に沿って延長された第２水平絶縁膜と、
前記電極構造体及び前記第１水平絶縁膜を貫通する垂直構造体と、
前記上部絶縁膜、前記第１水平絶縁膜、及び第２水平絶縁膜を貫通する第１コンタクトプラグと、を備え、
前記第１水平絶縁膜及び前記第２水平絶縁膜は、垂直方向に互いに離隔され、
前記第１水平絶縁膜の上面は、前記垂直構造体の上面よりも低いレベルに位置し、
前記第２水平絶縁膜の上面は、前記第１コンタクトプラグの上面よりも低いレベルに位置し、
前記第２水平絶縁膜は、前記上部絶縁膜よりも酸素以外の非金属元素の濃度が高いことを特徴とする３次元半導体メモリ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、３次元半導体メモリ装置に関し、より詳細には、電気的特性がより改善された３次元半導体メモリ装置に関する。

【背景技術】

【0002】

消費者が要求する優れた性能及び低い価格を満たすために、半導体装置の集積度を増加させることが要求されている。半導体装置の場合、集積度は製品の価格を決定する重要な要因であるため、特に増加させた集積度が要求されている。２次元又は平面的な半導体装置の場合、集積度は単位メモリセルが占有する面積によって主に決定されるため、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには超高価の装置を必要とするため、２次元半導体装置の集積度は増加しているが、相変わらず制限的である。従って、３次元的に配列されるメモリセルを具備する３次元半導体メモリ装置が提案されている。

【先行技術文献】

【特許文献】

【0003】

【文献】米国特許第９，４２５，０４７号明細書

【文献】米国特許第９，２２４，４７５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、電気的特性がより改善された３次元半導体メモリ装置を提供することにある。

【課題を解決するための手段】

【0005】

上記目的を達成するためになされた本発明の一態様による３次元半導体メモリ装置は、セルアレイ領域及び前記セルアレイ領域の端部に提供された連結領域を含む基板と、前記セルアレイ領域で前記基板上に順に積層された電極を含み、前記連結領域に延長された電極構造体と、前記電極構造体上に提供された上部絶縁膜と、前記上部絶縁膜の内部で前記電極に沿って延長された第１水平絶縁膜と、前記連結領域で前記上部絶縁膜及び前記第１水平絶縁膜を貫通する第１コンタクトプラグと、を有し、前記第１水平絶縁膜は、前記上部絶縁膜よりもエッチング抵抗性が大きい物質を含む。

【0006】

上記目的を達成するためになされた本発明の他の態様による３次元半導体メモリ装置は、セルアレイ領域及び前記セルアレイ領域の端部に提供された連結領域を含む基板と、前記セルアレイ領域で前記基板上に順に積層された電極及び前記電極間の層間絶縁膜を含み、前記連結領域に延長された電極構造体と、前記電極構造体上に提供された上部絶縁膜と、前記層間絶縁膜の中の最上部の層間絶縁膜の内部で前記電極に沿って延長された第１水平絶縁膜と、前記上部絶縁膜の内部で前記電極に沿って延長された第２水平絶縁膜と、前記電極構造体及び前記第１水平絶縁膜を貫通する垂直構造体と、前記上部絶縁膜、前記第１水平絶縁膜、及び第２水平絶縁膜を貫通する第１コンタクトプラグと、を有し、前記第１水平絶縁膜及び前記第２水平絶縁膜は、垂直方向に互いに離隔され、前記第２水平絶縁膜は、前記上部絶縁膜よりも酸素以外の非金属元素の濃度が高い。

【0007】

一実施形態による３次元半導体メモリ装置は、セルアレイ領域、周辺回路を含む周辺回路領域、及び前記セルアレイ領域と前記周辺回路領域との間の連結領域を含む基板と、前記セルアレイ領域で前記基板上に垂直に積層された電極及び前記電極間の層間絶縁膜を含み、前記連結領域に延長された電極構造体と、前記電極構造体上に提供された上部絶縁膜、前記上部絶縁膜の内部で前記電極に沿って延長された水平絶縁膜と、データ格納パターン、前記データ格納パターンで囲まれた垂直半導体パターン、及び前記垂直半導体パターンの上部に連結された導電パッドを含み、前記電極構造体を貫通する垂直構造体と、前記上部絶縁膜上に提供され、前記垂直構造体の前記導電パッドに電気的に連結されるビットラインと、前記連結領域で前記上部絶縁膜、前記水平絶縁膜、及び前記層間絶縁膜の中の１つを貫通して前記電極に連結された第１コンタクトプラグと、前記周辺回路領域で前記上部絶縁膜及び前記水平絶縁膜を貫通して前記周辺回路に連結される第２コンタクトプラグと、前記第１及び第２コンタクトプラグに各々連結される導電ラインと、を有し、前記水平絶縁膜は、前記上部絶縁膜よりも酸素以外の非金属元素の濃度が高い。

【発明の効果】

【0008】

本発明の３次元半導体メモリ装置は、イオン注入工程を通じて絶縁膜の一部のエッチング抵抗性を増大させることができるため、絶縁膜の一部のエッチング抵抗性が増大して高縦横比（ｈｉｇｈ ａｓｐｅｃｔ ｒａｔｉｏ）を有するコンタクトの最大幅を減少させることができる。従って、本発明の３次元半導体メモリ装置は、コンタクト間の電気的短絡を防止し、電気的特性を改善させることができる。

【図面の簡単な説明】

【0009】

【図1】本発明の一実施形態による３次元半導体メモリ装置のセルアレイを示す簡略回路図である。

【図2A】本発明の一実施形態による３次元半導体メモリ装置の一例の平面図である。

【図2B】図２ＡをＩ－Ｉ’線に沿って切断した一例の断面図である。

【図2C】図２ＡをＩＩ－ＩＩ’線に沿って切断した一例の断面図である。

【図3A】図２ＢのＡ部分に対応する一例の拡大図である。

【図3B】図２ＢのＡ部分に対応する他の例の拡大図である。

【図4A】図２ＢのＢ部分に対応する一例の拡大図である。

【図4B】図２ＢのＢ部分に対応する他の例の拡大図である。

【図5】図２ＢのＣ部分に対応する拡大図である。

【図6A】本発明の一実施形態による３次元半導体メモリ装置の他の例の平面図である。

【図6B】図６ＡをＩ－Ｉ’線に沿って切断した一例の断面図である。

【図6C】図６ＡをＩＩ－ＩＩ’線に沿って切断した一例の断面図である。

【図7】図６ＡをＩ－Ｉ’線に沿って切断した他の例の断面図である。

【図8A】図２ＡをＩ－Ｉ’線に沿って切断した他の例の断面図である。

【図8B】図２ＡをＩＩ－ＩＩ’線に沿って切断した他の例の断面図である。

【図9A】図２ＡをＩ－Ｉ’線に沿って切断した更に他の例の断面図である。

【図9B】図２ＡをＩＩ－ＩＩ’線に沿って切断した更に他の例の断面図である。

【発明を実施するための形態】

【0010】

以下、本発明の３次元半導体メモリ装置を実施するための形態の具体例を、図面を参照しながら詳細に説明する。

【0011】

図１は、本発明の一実施形態による３次元半導体メモリ装置のセルアレイを示す簡略回路図である。

【0012】

図１を参照すると、３次元半導体メモリ装置のセルアレイは、共通ソースラインＣＳＬ、複数のビットライン（ＢＬ０～ＢＬ２）、及び共通ソースラインＣＳＬとビットライン（ＢＬ０～ＢＬ２）との間に提供される複数のセルストリングＣＳＴＲを含む。

【0013】

セルストリングＣＳＴＲは第１方向Ｄ１及び第１方向Ｄ１に交差する第２方向Ｄ２に沿って２次元的に配列される。一例として、第２方向Ｄ２は第１方向Ｄ１に直交する方向である。セルストリングＣＳＴＲは各々第３方向Ｄ３に沿って延長される。一例として、第３方向Ｄ３は第１方向Ｄ１及び第２方向Ｄ２に垂直になる方向である。ビットライン（ＢＬ０～ＢＬ２）は第１方向Ｄ１に互いに離隔される。ビットライン（ＢＬ０～ＢＬ２）は各々第２方向Ｄ２に延長される。

【0014】

ビットライン（ＢＬ０～ＢＬ２）の各々に複数のセルストリングＣＳＴＲが並列連結される。複数のセルストリングＣＳＴＲは共通ソースラインＣＳＬに共通に連結される。即ち、複数のビットライン（ＢＬ０～ＢＬ２）と１つの共通ソースラインＣＳＬとの間に複数のセルストリングＣＳＴＲが提供される。共通ソースラインＣＳＬは複数提供される。複数の共通ソースラインＣＳＬは２次元的に配列される。共通ソースラインＣＳＬに同一の電圧が印加されるか又は共通ソースラインＣＳＬの各々が電気的に制御される。

【0015】

本実施形態によると、セルストリングＣＳＴＲの各々は、直列連結された第１及び第２ストリング選択トランジスタ（ＳＳＴ１、ＳＳＴ２）、直列連結されたメモリセルトランジスタＭＣＴ、接地選択トランジスタＧＳＴ、及び消去制御トランジスタＥＣＴで構成される。また、メモリセルトランジスタＭＣＴの各々はデータ格納要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含む。

【0016】

一例として、各々のセルストリングＣＳＴＲは直列連結された第１及び第２ストリング選択トランジスタ（ＳＳＴ１、ＳＳＴ２）を含み、第２ストリング選択トランジスタＳＳＴ２はビットライン（ＢＬ０～ＢＬ２）の中の１つに接続される。これと異なり、各々のセルストリングＣＳＴＲは１つのストリング選択トランジスタを含まなくてもよい。他の例として、各々のセルストリングＣＳＴＲで、接地選択トランジスタＧＳＴは、第１及び第２ストリング選択トランジスタ（ＳＳＴ１、ＳＳＴ２）と同様に、直列連結された複数のＭＯＳトランジスタで構成される。

【0017】

１つのセルストリングＣＳＴＲは共通ソースラインＣＳＬからの距離がそれぞれ異なる複数のメモリセルトランジスタＭＣＴで構成される。メモリセルトランジスタＭＣＴは第１ストリング選択トランジスタＳＳＴ１と接地選択トランジスタＧＳＴとの間に直列連結される。消去制御トランジスタＥＣＴは接地選択トランジスタＧＳＴと共通ソースラインＣＳＬとの間に連結される。更に、セルストリングＣＳＴＲの各々は、第１ストリング選択トランジスタＳＳＴ１及びメモリセルトランジスタＭＣＴの中の最上位のトランジスタとの間に、そして接地選択トランジスタＧＳＴとメモリセルトランジスタＭＣＴの中の最下位のトランジスタとの間に各々連結されたダミーセルトランジスタＤＭＣを更に含む。

【0018】

本実施形態によると、第１ストリング選択トランジスタＳＳＴ１は第１ストリング選択ライン（ＳＳＬ１－１、ＳＳＬ１－２、ＳＳＬ１－３）によって制御され、第２ストリング選択トランジスタＳＳＴ２は第２ストリング選択ライン（ＳＳＬ２－１、ＳＳＬ２－２、ＳＳＬ２－３）によって制御される。メモリセルトランジスタＭＣＴは複数のワードライン（ＷＬ０～ＷＬｎ）によって各々制御され、ダミーセルトランジスタＤＭＣはダミーワードラインＤＷＬによって各々制御される。接地選択トランジスタＧＳＴは接地選択ライン（ＧＳＬ０、ＧＳＬ１、ＧＳＬ２）によって制御され、消去制御トランジスタＥＣＴは消去制御ラインＥＣＬによって制御される。消去制御トランジスタＥＣＴは複数提供される。共通ソースラインＣＳＬは消去制御トランジスタＥＣＴのソースに共通に連結される。

【0019】

共通ソースラインＣＳＬから実質的に同一の距離に提供されるメモリセルトランジスタＭＣＴのゲート電極は、ワードライン（ＷＬ０～ＷＬｎ、ＤＷＬ）の中の１つに共通に連結されて等電位状態にある。これと異なり、メモリセルトランジスタＭＣＴのゲート電極が共通ソースラインＣＳＬから実質的に同一のレベルに提供されても、それぞれ異なる行又は列に提供されるゲート電極が独立的に制御され得る。

【0020】

接地選択ライン（ＧＳＬ０～ＧＳＬ２）、第１ストリング選択ライン（ＳＳＬ１－１、ＳＳＬ１－２、ＳＳＬ１－３）、及び第２ストリング選択ライン（ＳＳＬ２－１、ＳＳＬ２－２、ＳＳＬ２－３）は、第１方向Ｄ１に沿って延長され、第２方向Ｄ２に互いに離隔される。共通ソースラインＣＳＬから実質的に同一のレベルに提供される接地選択ライン（ＧＳＬ０～ＧＳＬ２）、第１ストリング選択ライン（ＳＳＬ１－１、ＳＳＬ１－２、ＳＳＬ１－３）、及び第２ストリング選択ライン（ＳＳＬ２－１、ＳＳＬ２－２、ＳＳＬ２－３）は電気的にそれぞれ分離される。また、それぞれ異なるセルストリングＣＳＴＲの消去制御トランジスタＥＣＴは共通の消去制御ラインＥＣＬによって制御される。消去制御トランジスタＥＣＴは、メモリセルアレイの消去動作の時、ゲート誘導ドレーン漏洩（ＧＩＤＬ：Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）を発生させる。一実施形態で、メモリセルアレイの消去動作の時、ビットライン（ＢＬ０～ＢＬ２）及び／又は共通ソースラインＣＳＬに消去電圧が印加され、ストリング選択トランジスタＳＳＴ及び／又は消去制御トランジスタＥＣＴでゲート誘導漏洩電流が発生する。

【0021】

図２Ａは、本発明の一実施形態による３次元半導体メモリ装置の一例の平面図である。図２Ｂ及び図２Ｃは、各々図２ＡをＩ－Ｉ’線及びＩＩ－ＩＩ’線に沿って切断した一例の断面図である。

【0022】

図２Ａ、図２Ｂ、及び図２Ｃを参照すると、基板１０は、セルアレイ領域ＣＡＲ、連結領域ＣＮＲ、ダミー領域ＤＭＹ、及び周辺回路領域ＰＣＲを含む。連結領域ＣＮＲはセルアレイ領域ＣＡＲと周辺回路領域ＰＣＲとの間に位置する。ダミー領域ＤＭＹは基板１０の上面に平行である第１方向Ｄ１でセルアレイ領域ＣＡＲに隣接する。ダミー領域ＤＭＹはセルアレイ領域ＣＡＲと連結領域ＣＮＲとの間に位置する。周辺回路領域ＰＣＲは第１方向Ｄ１で連結領域ＣＮＲに隣接する。周辺回路領域ＰＣＲは第１周辺回路領域ＰＣＲ１及び第２周辺回路領域ＰＣＲ２を含み、第１周辺回路領域ＰＣＲ１が第２周辺回路領域ＰＣＲ２に比べてセルアレイ領域ＣＡＲに近い。但し、図示したものと異なり、基板１０は周辺回路領域ＰＣＲと連結領域ＣＮＲとの間に境界（ｂｏｕｎｄａｒｙ）領域を更に含み得る。

【0023】

基板１０は、シリコン基板、シリコン－ゲルマニウム基板、ゲルマニウム基板、又は単結晶（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ）シリコン基板に成長させた単結晶エピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）である。素子分離膜１３が周辺回路領域ＰＣＲの基板１０内に提供されて周辺活性領域ＰＡＣＴを定義する。周辺回路領域ＰＣＲの基板１０上にメモリセルへのデータ書き込み及び読み出しのための周辺ロジック回路が提供される。周辺ロジック回路は、ロー及びカラムデコーダー、ページバッファ、及び制御回路を含む。周辺ロジック回路は、高電圧又は低電圧トランジスタ、抵抗（ｒｅｓｉｓｔｏｒ）、及びキャパシタ（ｃａｐａｃｉｔｏｒ）を含む。一実施形態によると、第１周辺回路領域ＰＣＲ１の基板１０上に高電圧トランジスタが提供され、第２周辺回路領域ＰＣＲ２の基板１０上に低電圧トランジスタが提供される。高電圧トランジスタが低電圧トランジスタに比べてセルアレイ領域ＣＡＲに近い。

【0024】

第１周辺ゲートスタックＰＧＳ１が第１周辺回路領域ＰＣＲ１に提供され、第２周辺ゲートスタックＰＧＳ２が第２周辺回路領域ＰＣＲ２に提供される。第１及び第２周辺ゲートスタック（ＰＧＳ１、ＰＧＳ２）は周辺活性領域ＰＡＣＴをそれぞれ横切る。第１及び第２周辺ゲートスタック（ＰＧＳ１、ＰＧＳ２）の各々は順に積層されたゲート導電パターンＰＣＰ、ゲート金属パターンＰＭＰ、及び周辺ハードマスクパターンＨＭＰを含む。また、第１及び第２周辺ゲートスタック（ＰＧＳ１、ＰＧＳ２）の各々は、ゲート導電パターンＰＣＰ、ゲート金属パターンＰＭＰ、及び周辺ハードマスクパターンＨＭＰの両側壁を覆うゲートスペーサーＰＳＰを更に含む。周辺回路領域ＰＣＲの基板１０と第１及び第２周辺ゲートスタック（ＰＧＳ１、ＰＧＳ２）との間にゲート絶縁膜１５が提供される。また、第１及び第２周辺ゲートスタック（ＰＧＳ１、ＰＧＳ２）の両側の周辺活性領域ＰＡＣＴ内にソース／ドレーン不純物領域が提供される。周辺回路絶縁膜１１０が周辺回路領域ＰＣＲで基板１０の上面を覆う。周辺回路絶縁膜１１０はシリコン酸化物又はシリコン酸窒化物を含む。周辺回路絶縁膜１１０は実質的に平坦な上面を有する。

【0025】

セルアレイ領域ＣＡＲ、ダミー領域ＤＭＹ、及び連結領域ＣＮＲの基板１０上に電極構造体ＳＴが提供される。電極構造体ＳＴはセルアレイ領域ＣＡＲから連結領域ＣＮＲに第１方向Ｄ１に沿って延長される。電極構造体ＳＴは第２方向Ｄ２に互いに離隔される。電極構造体ＳＴは基板１０の上面に垂直である第３方向Ｄ３に交互に積層された電極（ＥＬ、ＥＬｔ）及び層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）を含む。電極構造体ＳＴはセルアレイ領域ＣＡＲ及びダミー領域ＤＭＹで実質的に平坦な上面を有する。即ち、電極構造体ＳＴの各々で最上部の層間絶縁膜ＩＬＤｂの上面ＩＬＤｂｔは基板１０の上面に平行である。電極構造体ＳＴは連結領域ＣＮＲで第１方向Ｄ１に沿って階段構造を有する。より具体的に、電極構造体ＳＴの電極（ＥＬ、ＥＬｔ）は基板１０から遠くなるほど第１方向Ｄ１への長さが減少し、電極構造体ＳＴの高さはセルアレイ領域ＣＡＲから遠くなるほど減少する。

【0026】

電極（ＥＬ、ＥＬｔ）の一側壁は、平面視において、第１方向Ｄ１に沿って一定間隔で離隔される。電極（ＥＬ、ＥＬｔ）の中の最上部の電極ＥＬｔは第１方向Ｄ１に延長された長さが最も小さく、基板１０から第３方向Ｄ３に離隔される距離が最も大きい。一例として、電極（ＥＬ、ＥＬｔ）の各々の第３方向Ｄ３への厚さは実質的に同一である。電極（ＥＬ、ＥＬｔ）は、例えばドーピングされた半導体（例、ドーピングされたシリコン等）、金属（例、タングステン、銅、アルミニウム等）、導電性金属窒化物（例、窒化チタン、窒化タンタルニウム等）、遷移金属（例、チタニウム、タンタルニウム等）等から選択される少なくとも１つを含む。再び図１を参照すると、電極（ＥＬ、ＥＬｔ）は、接地選択ライン（ＧＳＬ０～ＧＳＬ２）、ワードライン（ＷＬ０～ＷＬｎ、ＤＷＬ）、第１ストリング選択ライン（ＳＳＬ１－１、ＳＳＬ１－２、ＳＳＬ１－３）、及び第２ストリング選択ライン（ＳＳＬ２－１、ＳＳＬ２－２、ＳＳＬ２－３）として使用される。

【0027】

層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）はそれぞれ電極（ＥＬ、ＥＬｔ）を覆い、セルアレイ領域ＣＡＲから周辺回路領域ＰＣＲに延長される。最上部の層間絶縁膜ＩＬＤｂは最上部の電極ＥＬｔの上に提供される。最上部の層間絶縁膜ＩＬＤｂの第３方向Ｄ３への厚さは他の層間絶縁膜ＩＬＤａの各々の第３方向Ｄ３への厚さよりも大きい。層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）の各々は、実質的に同一の絶縁材料を含むか、又はそれぞれ異なる絶縁材料を含む。例えば、層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）は高密度プラズマ酸化物（ＨＤＰ ｏｘｉｄｅ）又はＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ）を含む。

【0028】

平面視において、電極構造体ＳＴの間に絶縁スペーサーＳＰで囲まれた共通ソースプラグＣＳＰが提供される。共通ソースプラグＣＳＰは第１方向Ｄ１及び第３方向Ｄ３に延長された平板形状である。共通ソースプラグＣＳＰは第１方向Ｄ１にセルアレイ領域ＣＡＲから連結領域ＣＮＲまで延長される。共通ソースプラグＣＳＰは第２方向Ｄ２に互いに離隔される。共通ソースプラグＣＳＰは基板１０の内部の共通ソース領域に連結される。共通ソース領域は図１の共通ソースラインＣＳＬに該当する。

【0029】

ソース構造体ＳＣが電極構造体ＳＴと基板１０との間に介在される。ソース構造体ＳＣは電極構造体ＳＴと並んで第１方向Ｄ１に延長される。ソース構造体ＳＣは順に積層された第１ソース導電パターンＳＣＰ１及び第２ソース導電パターンＳＣＰ２を含む。第１ソース導電パターンＳＣＰ１の第３方向Ｄ３への厚さは第２ソース導電パターンＳＣＰ２の第３方向Ｄ３への厚さよりも大きい。第１ソース導電パターンＳＣＰ１は基板１０に接触し、第２ソース導電パターンＳＣＰ２は第１ソース導電パターンＳＣＰ１に直接接触する。第２ソース導電パターンＳＣＰ２は第１ソース導電パターンＳＣＰ１と電極構造体ＳＴの層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）の中の最下部の層間絶縁膜との間に提供される。第１ソース導電パターンＳＣＰ１及び第２ソース導電パターンＳＣＰ２はドーパントがドーピングされた半導体物質を含む。一例として、ドーパントの濃度は第２ソース導電パターンＳＣＰ２よりも第１ソース導電パターンＳＣＰ１で濃い。

【0030】

平坦絶縁膜１３０が基板１０上に提供されて電極構造体ＳＴ及び周辺回路絶縁膜１１０を覆う。平坦絶縁膜１３０の上面１３０ｔは実質的に平坦である。平坦絶縁膜１３０の上面１３０ｔは最上部の層間絶縁膜ＩＬＤｂの上面ＩＬＤｂｔと実質的に共面をなす。連結領域ＣＮＲで、平坦絶縁膜１３０の第３方向Ｄ３への厚さは第１方向Ｄ１に行くほど増加する。平坦絶縁膜１３０の第３方向Ｄ３への厚さは周辺回路領域ＰＣＲで最大である。平坦絶縁膜１３０は層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）と異なる絶縁材料を含む。一例として、層間絶縁膜（ＩＬＤａ、ＩＬＤｂ）は高密度プラズマ酸化物を含み、平坦絶縁膜１３０はＴＥＯＳを含む。

【0031】

第１水平絶縁膜ＩＭＰ１が最上部の層間絶縁膜ＩＬＤｂの内部で電極（ＥＬ、ＥＬｔ）に沿って第１方向Ｄ１に延長される。第１水平絶縁膜ＩＭＰ１は平坦絶縁膜１３０の内部に延長される。図４Ａ及び図４Ｂを参照すると、第１水平絶縁膜ＩＭＰ１の上面ＩＭＰ１ｔは最上部の層間絶縁膜ＩＬＤｂの上面よりも低いレベルに位置する。第１水平絶縁膜ＩＭＰ１の下面は最上部の電極ＥＬｔの上面よりも高いレベルに位置する。即ち、第１水平絶縁膜ＩＭＰ１は最上部の電極ＥＬｔの上面と最上部の層間絶縁膜ＩＬＤｂの上面ＩＬＤｂｔとの間で延長される。第１水平絶縁膜ＩＭＰ１は最上部の層間絶縁膜ＩＬＤｂ及び平坦絶縁膜１３０よりもエッチング抵抗性が大きい物質を含む。エッチング抵抗性は湿式エッチング（ｗｅｔ ｅｔｃｈｉｎｇ）及び乾式エッチング（ｄｒｙ ｅｔｃｈｉｎｇ）に対する抵抗性を意味する。一例として、第１水平絶縁膜ＩＭＰ１は最上部の層間絶縁膜ＩＬＤｂ及び平坦絶縁膜１３０よりも密度が高い。また、一例として、第１水平絶縁膜ＩＭＰ１は最上部の層間絶縁膜ＩＬＤｂ及び平坦絶縁膜１３０よりも酸素以外の非金属元素の濃度が高い。例えば、第１水平絶縁膜ＩＭＰ１は、窒素（Ｎ）、炭素（Ｃ）、ホウ素（Ｂ）、リン（Ｐ）、ヘリウム（Ｈｅ）、及びアルゴン（Ａｒ）から選択される少なくとも１つの非金属元素を含む。最上部の層間絶縁膜ＩＬＤｂ及び平坦絶縁膜１３０にイオン注入工程（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）が遂行されて、第１水平絶縁膜ＩＭＰ１が形成される。また、イオン注入工程の後、熱処理工程が更に遂行される。熱処理工程は、一例として、急速熱処理（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌ：ｒｔｐ）工程である。イオン注入工程でイオン注入量が多くなるほど、第１水平絶縁膜ＩＭＰ１のエッチング抵抗性が更に大きくなる。

【0032】

本発明の実施形態によると、第１水平絶縁膜ＩＭＰ１は複数提供される。図４Ｂを参照すると、少なくとも２つ以上の第１水平絶縁膜ＩＭＰ１ａが最上部の電極ＥＬｔの上面と最上部の層間絶縁膜ＩＬＤｂの上面ＩＬＤｂｔとの間で延長される。第１水平絶縁膜ＩＭＰ１ａは第３方向Ｄ３に互いに離隔される。一例として、第１水平絶縁膜ＩＭＰ１ａは互いに異なる物質を含む。最上部の層間絶縁膜ＩＬＤｂ及び平坦絶縁膜１３０に少なくとも２回以上のイオン注入工程（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）が遂行されて、第１水平絶縁膜ＩＭＰ１ａが形成される。少なくとも２回以上のイオン注入工程には互いに異なる元素を使用する。また、少なくとも２回以上のイオン注入工程は互いに異なるイオン注入エネルギー又は互いに異なるイオン注入量で遂行される。また、イオン注入工程の後、熱処理工程が更に遂行される。イオン注入エネルギー及び熱処理工程の方法に応じて第１水平絶縁膜ＩＭＰ１ａの位置が調節される。

【0033】

複数の第１垂直構造体ＶＳ１が、セルアレイ領域ＣＡＲ及びダミー領域ＤＭＹで、電極構造体ＳＴ、ソース構造体ＳＣ、及び基板１０の一部を貫通する。第１垂直構造体ＶＳ１は最上部の層間絶縁膜ＩＬＤｂ及び最上部の層間絶縁膜ＩＬＤｂの内部の第１水平絶縁膜ＩＭＰ１を貫通する。再び図１を参照すると、第１垂直構造体ＶＳ１は、消去制御トランジスタＥＣＴ、第１及び第２ストリング選択トランジスタ（ＳＳＴ１、ＳＳＴ２）、接地選択トランジスタＧＳＴ、並びにメモリセルトランジスタＭＣＴのチャンネルとして使用される。

【0034】

第１垂直構造体ＶＳ１の各々は、データ格納パターンＤＳＰ、第１垂直半導体パターンＶＳＰ１、及び第１導電パッドＰＡＤ１を含む。図４Ａ、図４Ｂ、及び図５を参照すると、データ格納パターンＤＳＰは、順に積層されたブロッキング絶縁膜ＢＬＫ、電荷格納膜ＣＩＬ、及びトンネリング絶縁膜ＴＩＬを含む。第１垂直構造体ＶＳ１の各々は第１垂直半導体パターンＶＳＰ１及び第１導電パッドＰＡＤ１で囲まれた埋め込み絶縁パターンＶＩを更に含む。第１水平絶縁膜ＩＭＰ１の上面ＩＭＰ１ｔは第１導電パッドＰＡＤ１の下面ＰＡＤ１ｂよりも低いレベルに位置する。但し、図示したものと異なり、第１水平絶縁膜ＩＭＰ１の上面ＩＭＰ１ｔは第１導電パッドＰＡＤ１の下面ＰＡＤ１ｂと実質的に共面をなし得る。

【0035】

第１垂直半導体パターンＶＳＰ１はデータ格納パターンＤＳＰで囲まれる。第１垂直半導体パターンＶＳＰ１の側壁の一部はソース構造体ＳＣに接触する。一例として、第１垂直半導体パターンＶＳＰ１は、ソース構造体ＳＣの第１ソース導電パターンＳＣＰ１に接触し、第２ソース導電パターンＳＣＰ２から離隔される。第１垂直構造体ＶＳ１の各々は下部データ格納パターンＤＳＰｒを更に含む。下部データ格納パターンＤＳＰｒは実質的にＵ字形状の断面を有する。下部データ格納パターンＤＳＰｒは第１垂直半導体パターンＶＳＰ１に接触する第１ソース導電パターンＳＣＰ１を介してデータ格納パターンＤＳＰから離隔される。下部データ格納パターンＤＳＰｒは基板１０の上面よりも下に提供される。第１導電パッドＰＡＤ１は第１垂直半導体パターンＶＳＰ１の上部に連結される。第１導電パッドＰＡＤ１の上面はデータ格納パターンＤＳＰの上面及び第１垂直半導体パターンＶＳＰ１の上面と実質的に共面をなす。第１導電パッドＰＡＤ１は不純物がドーピングされた半導体又は導電物質を含む。

【0036】

データ格納パターンＤＳＰ及び第１垂直半導体パターンＶＳＰ１は、電極構造体ＳＴをエッチングする工程、化学気相蒸着（ＣＶＤ）又は原子層蒸着（ＡＬＤ）方法を利用して絶縁物質又は半導体物質を蒸着する工程、及び電極構造体ＳＴの上面が露出されるように平坦化する工程を通じて形成される。

【0037】

複数の第２垂直構造体ＶＳ２が、連結領域ＣＮＲで、平坦絶縁膜１３０、電極構造体ＳＴ、ソース構造体ＳＣ、及び基板１０の一部を貫通する。第２垂直構造体ＶＳ２は電極構造体ＳＴの階段構造を貫通する。第２垂直構造体ＶＳ２は平坦絶縁膜１３０の内部の第１水平絶縁膜ＩＭＰ１を貫通する。第２垂直構造体ＶＳ２の各々は、データ格納パターンＤＳＰ、第２垂直半導体パターンＶＳＰ２、及び第２導電パッドＰＡＤ２を含む。第２垂直構造体ＶＳ２の各々は、第１垂直構造体ＶＳ１と実質的に同一の構造を有し、第１垂直構造体ＶＳ１の形成方法と実質的に同一の形成方法を通じて形成される。

【0038】

第１及び第２垂直構造体（ＶＳ１、ＶＳ２）は、平面視において、ジグザグ形状に配列される。第１及び第２垂直構造体（ＶＳ１、ＶＳ２）の各々で、データ格納パターンＤＳＰは下端がオープンされた（ｏｐｅｎｅｄ）パイプ形状又はマカロニ形状である。第１及び第２垂直構造体ＶＳ１の各々で、第１及び第２垂直半導体パターン（ＶＳＰ１、ＶＳＰ２）は下端が閉じたパイプ形状又はマカロニ形状である。第１及び第２垂直半導体パターン（ＶＳＰ１、ＶＳＰ２）は、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はこれらの混合物のような半導体物質を含む。第１及び第２垂直半導体パターン（ＶＳＰ１、ＶＳＰ２）は、不純物がドーピングされた半導体、不純物がドーピングされない状態の真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、又は多結晶（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ）半導体物質を含む。例えば、第１及び第２垂直構造体（ＶＳ１、ＶＳ２）の上面は、円形、楕円形、又はバー（ｂａｒ）形状である。一例として、第２垂直構造体ＶＳ２の幅は第１垂直構造体ＶＳ１の幅よりも大きい。一例として、第１及び第２垂直構造体（ＶＳ１、ＶＳ２）は第３方向Ｄ３への長さが実質的に同一である。第１及び第２垂直構造体（ＶＳ１、ＶＳ２）の下面は基板１０の上面よりも低いレベルに位置する。即ち、第１及び第２垂直構造体（ＶＳ１、ＶＳ２）は基板１０に連結される。第１及び第２垂直構造体（ＶＳ１、ＶＳ２）の中の一部はダミーデータ格納パターンＤＳＰｄを含むダミー垂直構造体である。

【0039】

上部絶縁膜１５０が電極構造体ＳＴ及び平坦絶縁膜１３０上に提供される。上部絶縁膜１５０は最上部の層間絶縁膜ＩＬＤｂの上面ＩＬＤｂｔ及び平坦絶縁膜１３０の上面１３０ｔを覆う。上部絶縁膜１５０の第３方向Ｄ３への厚さは、セルアレイ領域ＣＡＲ、連結領域ＣＮＲ、及び周辺回路領域ＰＣＲで実質的に同一である。一例として、上部絶縁膜１５０は平坦絶縁膜１３０と実質的に同一の絶縁材料を含む。一例として、上部絶縁膜１５０は最上部の層間絶縁膜ＩＬＤｂと互いに異なる絶縁材料を含む。

【0040】

第２水平絶縁膜ＩＭＰ２が上部絶縁膜１５０の内部で電極（ＥＬ、ＥＬｔ）に沿って第１方向Ｄ１に延長される。図３Ａ及び図３Ｂを参照すると、第２水平絶縁膜ＩＭＰ２の上面ＩＭＰ２ｔは上部絶縁膜１５０の上面１５０ｔよりも低いレベルに位置する。第２水平絶縁膜ＩＭＰ２の下面は平坦絶縁膜１３０の上面１３０ｔよりも高いレベルに位置する。即ち、第２水平絶縁膜ＩＭＰ２は平坦絶縁膜１３０の上面１３０ｔと上部絶縁膜１５０の上面１５０ｔとの間で延長される。第２水平絶縁膜ＩＭＰ２は上部絶縁膜１５０よりもエッチング抵抗性が大きい物質を含む。エッチング抵抗性は乾式エッチング（ｄｒｙ ｅｔｃｈｉｎｇ）に対する抵抗性を意味する。一例として、第２水平絶縁膜ＩＭＰ２は上部絶縁膜１５０よりも密度が高い。また、一例として、第２水平絶縁膜ＩＭＰ２は上部絶縁膜１５０よりも酸素以外の非金属元素の濃度が高い。例えば、第２水平絶縁膜ＩＭＰ２は、窒素（Ｎ）、炭素（Ｃ）、ホウ素（Ｂ）、リン（Ｐ）、ヘリウム（Ｈｅ）、及びアルゴン（Ａｒ）から選択される少なくとも１つの非金属元素を含む。一例として、第２水平絶縁膜ＩＭＰ２は第１水平絶縁膜ＩＭＰ１と実質的に組成が同一である。但し、他の一例として、第２水平絶縁膜ＩＭＰ２は第１水平絶縁膜ＩＭＰ１と互いに異なる非金属元素を含む。上部絶縁膜１５０にイオン注入工程（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）が遂行されて、第２水平絶縁膜ＩＭＰ２が形成される。また、イオン注入工程の後、熱処理工程が更に遂行される。第２水平絶縁膜ＩＭＰ２の形成方法は第１水平絶縁膜ＩＭＰ１の形成方法と実質的に同一である。

【0041】

本発明の実施形態によると、第２水平絶縁膜ＩＭＰ２は複数提供される。図３Ｂを参照すると、少なくとも２つ以上の第２水平絶縁膜ＩＭＰ２ａが平坦絶縁膜１３０の上面１３０ｔと上部絶縁膜１５０の上面１５０ｔとの間で延長される。第２水平絶縁膜ＩＭＰ２ａは第３方向Ｄ３に互いに離隔される。一例として、第２水平絶縁膜ＩＭＰ２ａは互いに異なる物質を含む。上部絶縁膜１５０に少なくとも２回以上のイオン注入工程（ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）が遂行されて、第２水平絶縁膜ＩＭＰ２ａが形成される。イオン注入エネルギー及び熱処理工程の方法に応じて第２水平絶縁膜ＩＭＰ２ａの位置が調節される。第２水平絶縁膜ＩＭＰ２ａの形成方法は図４Ｂを参照して説明する第１水平絶縁膜ＩＭＰ１ａの形成方法と実質的に同一である。

【0042】

複数のビットラインＢＬが、セルアレイ領域ＣＡＲで第２方向Ｄ２に延長され、第１方向Ｄ１に互いに離隔される。再び図１を参照すると、図２Ａ～図２ＣのビットラインＢＬは図１の複数のビットライン（ＢＬ０～ＢＬ２）として使用される。ビットラインＢＬは上部絶縁膜１５０上に提供される。ビットラインＢＬは各々のビットラインコンタクトプラグＢＰＬＧを通じて第１垂直構造体ＶＳ１に連結される。ビットラインコンタクトプラグＢＰＬＧは上部絶縁膜１５０及び第２水平絶縁膜ＩＭＰ２を貫通する。ビットラインＢＬ及びビットラインコンタクトプラグＢＰＬＧは導電物質を含む。

【0043】

複数の導電ラインＣＬが、連結領域ＣＮＲ及び周辺回路領域ＰＣＲで第２方向Ｄ２に延長され、第１方向Ｄ１に互いに離隔される。導電ラインＣＬは上部絶縁膜１５０上に提供される。連結領域ＣＮＲで、導電ラインＣＬは各々セルコンタクトプラグＣＰＬＧを通じて電極構造体ＳＴの電極ＥＬに連結される。セルコンタクトプラグＣＰＬＧは、上部絶縁膜１５０、第２水平絶縁膜ＩＭＰ２、平坦絶縁膜１３０、第１水平絶縁膜ＩＭＰ１、及び電極構造体ＳＴの層間絶縁膜ＩＬＤａを貫通する。周辺回路領域ＰＣＲで、導電ラインＣＬは、各々周辺コンタクトプラグＰＰＬＧを通じて第１及び第２周辺ゲートスタック（ＰＧＳ１、ＰＧＳ２）に連結される。より具体的に、周辺コンタクトプラグＰＰＬＧは各々ゲート金属パターンＰＭＰに接触する。周辺コンタクトプラグＰＰＬＧは、上部絶縁膜１５０、第２水平絶縁膜ＩＭＰ２、平坦絶縁膜１３０、第１水平絶縁膜ＩＭＰ１、周辺回路絶縁膜１１０、及び周辺ハードマスクパターンＨＭＰを貫通する。

【0044】

図３Ａ及び図３Ｂは、図２ＢのＡ部分に対応する拡大図である。

【0045】

図３Ａを参照すると、上部絶縁膜１５０、第２水平絶縁膜ＩＭＰ２、及び平坦絶縁膜１３０を貫通するセルコンタクトプラグＣＰＬＧの中の１つが図示される。以下、単数のセルコンタクトプラグＣＰＬＧに対して説明する。但し、以下の説明は他のセルコンタクトプラグＣＰＬＧ及び周辺回路領域ＰＣＲの周辺コンタクトプラグＰＰＬＧに対しても該当する。

【0046】

セルコンタクトプラグＣＰＬＧは、上部絶縁膜１５０の上面１５０ｔから第２水平絶縁膜ＩＭＰ２の上面ＩＭＰ２ｔに行くほど第１方向Ｄ１への幅が増加し、第２水平絶縁膜ＩＭＰ２の下面から基板１０（図２Ｂ参照）に行くほど幅が減少する。より具体的に、セルコンタクトプラグＣＰＬＧの最大幅Ｗ１ｍはセルコンタクトプラグＣＰＬＧの上面ＣＰＬＧｔの幅Ｗ１よりも大きい。また、セルコンタクトプラグＣＰＬＧの最大幅Ｗ１ｍは第２水平絶縁膜ＩＭＰ２の上端の幅Ｗ１ｔ及び第２水平絶縁膜ＩＭＰ２の下端の幅Ｗ１ｂよりも大きい。セルコンタクトプラグＣＰＬＧの最大幅Ｗ１ｍは約２０００Å～３０００Åである。セルコンタクトプラグＣＰＬＧは第２水平絶縁膜ＩＭＰ２に重畳する領域で最大幅Ｗ１ｍを有する。セルコンタクトプラグＣＰＬＧの上面ＣＰＬＧｔから最大幅Ｗ１ｍを有する地点までの第１長さＬ１は約１０００Å～４０００Åである。

【0047】

上部絶縁膜１５０の内部に第２水平絶縁膜ＩＭＰ２が提供されることによって、セルコンタクトプラグＣＰＬＧの最大幅Ｗ１ｍが減少する。セルコンタクトプラグＣＰＬＧの最大幅Ｗ１ｍの減少は第２水平絶縁膜ＩＭＰ２のエッチング抵抗性が上部絶縁膜１５０のエッチング抵抗性よりも大きい点に起因する。セルコンタクトプラグＣＰＬＧの最大幅Ｗ１ｍが減少して、互いに隣接する他のセルコンタクトプラグＣＰＬＧとの電気的短絡（ｓｈｏｒｔ）が防止される。また、イオン注入工程のイオン注入エネルギー及びイオン注入量を制御することを通じて、セルコンタクトプラグＣＰＬＧの最大幅Ｗ１ｍ及びセルコンタクトプラグＣＰＬＧの上面ＣＰＬＧｔから最大幅Ｗ１ｍを有する地点までの第１長さＬ１が制御される。

【0048】

下記表１は互いに異なるイオン注入エネルギー及び互いに異なるイオン注入量に対するセルコンタクトプラグＣＰＬＧの最大幅Ｗ１ｍを示す。

【0049】

【表1】

【0050】

上記表１を参照すると、第２水平絶縁膜ＩＭＰ２が提供されない場合、即ちイオン注入工程が遂行されない場合（Ｒｅｆ）、セルコンタクトプラグＣＰＬＧの最大幅Ｗ１ｍは約２５８０Åである。上記表１は、イオン注入工程によって第２水平絶縁膜ＩＭＰ２が提供される場合、セルコンタクトプラグＣＰＬＧの最大幅Ｗ１ｍが減少することを示す。イオン注入工程が遂行されない場合（Ｒｅｆ）と比較して、セルコンタクトプラグＣＰＬＧの最大幅Ｗ１ｍは約５～６％減少する。従って、互いに隣接する他のセルコンタクトプラグＣＰＬＧとの電気的短絡が防止される。図３Ｂを参照すると、上部絶縁膜１５０の内部に複数の第２水平絶縁膜ＩＭＰ２ａが提供される。一例として、第２水平絶縁膜ＩＭＰ２ａの第３方向Ｄ３への厚さＴ１ａは互いに異なる。より具体的に、第２水平絶縁膜ＩＭＰ２ａの第３方向Ｄ３への厚さＴ１ａは、少なくとも２回以上遂行されるイオン注入工程でイオン注入エネルギー及びイオン注入量を制御することによって互いに異なる。第２水平絶縁膜ＩＭＰ２ａが提供されることによって、セルコンタクトプラグＣＰＬＧの最大幅Ｗ１ｍが図３Ａの場合よりも減少する。

【0051】

図４Ａ及び図４Ｂは、図２ＢのＢ部分に対応する拡大図である。

【0052】

図４Ａを参照すると、最上部の層間絶縁膜ＩＬＤｂ、第１水平絶縁膜ＩＭＰ１、及び最上部の電極ＥＬｔを貫通する第１垂直構造体ＶＳ１の中の１つが図示される。以下、単数の第１垂直構造体ＶＳ１に対して説明する。但し、以下の説明は、他の第１垂直構造体ＶＳ１及び連結領域ＣＮＲの第２垂直構造体ＶＳ２に対しても該当する。

【0053】

第１垂直構造体ＶＳ１は、最上部の層間絶縁膜ＩＬＤｂの上面ＩＬＤｂｔから第１水平絶縁膜ＩＭＰ１の上面ＩＭＰ１ｔに行くほど第１方向Ｄ１への幅が増加し、第１水平絶縁膜ＩＭＰ１の下面から基板１０（図２Ｂ参照）に行くほど幅が減少する。より具体的に、第１垂直構造体ＶＳ１の最大幅Ｗ２ｍは第１垂直構造体ＶＳ１の上面ＶＳ１ｔの幅Ｗ２よりも大きい。また、第１垂直構造体ＶＳ１の最大幅Ｗ２ｍは第１水平絶縁膜ＩＭＰ１の上端の幅Ｗ２ｔ及び第１水平絶縁膜ＩＭＰ１の下端の幅Ｗ２ｂよりも大きい。第１垂直構造体ＶＳ１の最大幅Ｗ２ｍは約２０００Å～３０００Åである。第１垂直構造体ＶＳ１は第１水平絶縁膜ＩＭＰ１に重畳される領域で最大幅Ｗ２ｍを有する。第１垂直構造体ＶＳ１の上面ＶＳ１ｔから最大幅Ｗ２ｍを有する地点までの第２長さＬ２は約１０００Å～４０００Åである。

【0054】

最上部の層間絶縁膜ＩＬＤｂの内部に第１水平絶縁膜ＩＭＰ１が提供されることによって、第１垂直構造体ＶＳ１の最大幅Ｗ２ｍが減少する。第１垂直構造体ＶＳ１の最大幅Ｗ２ｍの減少は第１水平絶縁膜ＩＭＰ１のエッチング抵抗性が最上部の層間絶縁膜ＩＬＤｂのエッチング抵抗性よりも大きい点に起因する。第１垂直構造体ＶＳ１の最大幅Ｗ２ｍが減少することで、互いに隣接する他の第１垂直構造体ＶＳ１との電気的短絡が防止される。また、イオン注入工程のイオン注入エネルギー及びイオン注入量を制御することを通じて、第１垂直構造体ＶＳ１の最大幅Ｗ２ｍ及び第１垂直構造体ＶＳ１の上面ＶＳ１ｔから最大幅Ｗ２ｍを有する地点までの第２長さＬ２が制御される。

【0055】

図４Ｂを参照すると、最上部の層間絶縁膜ＩＬＤｂの内部に複数の第１水平絶縁膜ＩＭＰ１ａが提供される。一例として、第１水平絶縁膜ＩＭＰ１ａの第３方向Ｄ３への厚さＴ２ａは互いに異なる。より具体的に、第１水平絶縁膜ＩＭＰ１ａの第３方向Ｄ３への厚さＴ２ａは少なくとも２回以上遂行されるイオン注入工程でイオン注入エネルギー及びイオン注入量を制御することによって互いに異なる。第１水平絶縁膜ＩＭＰ１ａが提供されることによって、第１垂直構造体ＶＳ１の最大幅Ｗ２ｍが図４Ａの場合よりも減少する。

【0056】

図５は、図２ＢのＣ部分に対応する拡大図である。

【0057】

図５を参照すると、第１及び第２ソース導電パターン（ＳＣＰ１、ＳＣＰ２）を含むソース構造体ＳＣ、データ格納パターンＤＳＰ、第１垂直半導体パターンＶＳＰ１、埋め込み絶縁パターンＶＩ、並びに下部データ格納パターンＤＳＰｒを含む第１垂直構造体ＶＳ１の中の１つが図示される。以下、単数の第１垂直構造体ＶＳ１に対して説明する。但し、以下の説明は他の第１垂直構造体ＶＳ１に対しても該当する。

【0058】

ソース構造体ＳＣの中で、第１ソース導電パターンＳＣＰ１は第１垂直半導体パターンＶＳＰ１に接触し、第２ソース導電パターンＳＣＰ２はデータ格納パターンＤＳＰを介して第１垂直半導体パターンＶＳＰ１から離隔される。第１ソース導電パターンＳＣＰ１は第１垂直半導体パターンＶＳＰ１を介して埋め込み絶縁パターンＶＩから離隔される。

【0059】

より具体的に、第１ソース導電パターンＳＣＰ１は第２ソース導電パターンＳＣＰ２の下面ＳＣＰ２ｂよりも高いレベル又は第１ソース導電パターンＳＣＰ１の下面ＳＣＰ１ｂよりも低いレベルに位置する突出部ＳＣＰ１ｂｔを含む。但し、突出部ＳＣＰ１ｂｔは第２ソース導電パターンＳＣＰ２の上面ＳＣＰ２ａよりも低いレベルに位置する。突出部ＳＣＰ１ｂｔで、一例として、データ格納パターンＤＳＰ又は下部データ格納パターンＤＳＰｒに接する面は曲面形状である。

【0060】

図６Ａは、本発明の一実施形態による３次元半導体メモリ装置の他の例の平面図である。図６Ｂ及び図６Ｃは、各々図６ＡをＩ－Ｉ’線及びＩＩ－ＩＩ’線に沿って切断した一例の断面図である。以下で、説明の便宜のために図２Ａ～図５を参照して説明したものと実質的に同一な事項に対する説明は省略する。

【0061】

図６Ａ、図６Ｂ、及び図６Ｃを参照すると、本実施形態による３次元半導体メモリ装置は周辺回路構造体ＰＳ及び周辺回路構造体ＰＳ上のセルアレイ構造体ＣＳを含む。

【0062】

周辺回路構造体ＰＳは、第１基板１０、第１基板１０の上面上に集積された周辺回路ＰＴＲ、及び周辺回路ＰＴＲを覆う周辺絶縁膜３０を含む。第１基板１０は、シリコン基板、シリコン－ゲルマニウム基板、ゲルマニウム基板、又は単結晶（ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ）シリコン基板に成長させた単結晶エピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）である。第１基板１０は素子分離膜１１によって定義される活性領域を有する。

【0063】

周辺回路ＰＴＲは、例えばロー及びカラムデコーダー、ページバッファ、制御回路等を含む。より具体的に、周辺回路ＰＴＲの各々は、周辺ゲート電極２１、周辺ゲート絶縁膜２３、周辺キャッピングパターン２５、周辺ゲートスペーサー２７、及び周辺ソース／ドレーン領域２９を含む。周辺ゲート絶縁膜２３は周辺ゲート電極２１と第１基板１０との間に提供される。周辺キャッピングパターン２５は周辺ゲート電極２１上に提供される。周辺ゲートスペーサー２７は、周辺ゲート電極２１、周辺ゲート絶縁膜２３、及び周辺キャッピングパターン２５の側壁を覆う。周辺ソース／ドレーン領域２９は周辺ゲート電極２１の両側に隣接する第１基板１０の内部に提供される。周辺回路配線３３が周辺コンタクトプラグ３１を通じて周辺回路ＰＴＲに電気的に連結される。一例として、周辺コンタクトプラグ３１及び周辺回路配線３３は第１基板１０上のトランジスタに連結される。第１基板１０上のトランジスタは、例えばＮＭＯＳ、ＰＭＯＳトランジスタ、又はゲート－オール－アラウンド（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）トランジスタである。周辺絶縁膜３０が第１基板１０上面上に提供される。周辺絶縁膜３０は、第１基板１０上で、周辺回路ＰＴＲ、周辺コンタクトプラグ３１、及び周辺回路配線３３を覆う。周辺絶縁膜３０は多層に積層された絶縁膜を含む。例えば、周辺絶縁膜３０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び／又は低誘電物質を含む。

【0064】

第２基板１００、第２基板１００上の電極構造体ＳＴ、第２基板１００上で電極構造体ＳＴを覆う平坦絶縁膜１３０、並びに電極構造体ＳＴ及び平坦絶縁膜１３０を覆う上部絶縁膜１５０を含むセルアレイ構造体ＣＳが周辺絶縁膜３０上に提供される。セルアレイ構造体ＣＳは電極構造体ＳＴの最上部の層間絶縁膜ＩＬＤｂの内部で電極（ＥＬ、ＥＬｔ）に沿って延長された第１水平絶縁膜ＩＭＰ１及び上部絶縁膜１５０の内部で電極（ＥＬ、ＥＬｔ）に沿って延長された第２水平絶縁膜ＩＭＰ２を更に含む。

【0065】

セルアレイ構造体ＣＳ及び周辺回路構造体ＰＳを連結する連結構造体ＩＣＳが提供される。連結構造体ＩＣＳは、上部絶縁膜１５０上の導電ラインＣＬの中の１つ、セルコンタクトプラグＣＰＬＧ、及び貫通プラグＴＰＬＧを含む。貫通プラグＴＰＬＧは、上部絶縁膜１５０、平坦絶縁膜１３０、第１及び第２水平絶縁膜（ＩＭＰ１、ＩＭＰ２）、第２基板１００、及び周辺絶縁膜３０の一部を貫通する。貫通プラグＴＰＬＧは周辺回路配線３３の中の少なくともいずれか１つに連結される。図示したものと異なり、貫通プラグＴＰＬＧは、複数提供され、各々周辺回路配線３３に連結される。

【0066】

図７は、図６ＡをＩ－Ｉ’線に沿って切断した他の例の断面図である。以下で、説明の便宜のために、図２Ａ～図６Ｃを参照して説明したものと実質的に同一の事項に対する説明は省略する。

【0067】

図７を参照すると、電極構造体ＳＴの各々は第１電極構造体ＳＴ１及び第２電極構造体ＳＴ２を含む。第１電極構造体ＳＴ１は順に積層された第１電極ＥＬ１及び第１電極ＥＬ１の間の第１層間絶縁膜ＩＬＤ１ａを含む。第２電極構造体ＳＴ２は順に積層された第２電極ＥＬ２及び第２電極ＥＬ２の間の第２層間絶縁膜（ＩＬＤ２ａ、ＩＬＤ２ｂ）を含む。第１電極構造体ＳＴ１はソース構造体ＳＣ上に提供され、第２電極構造体ＳＴ２は第１電極構造体ＳＴ１上に提供される。より具体的に、第２電極構造体ＳＴ２は第１電極構造体ＳＴ１の第１層間絶縁膜ＩＬＤ１ａの中の最上部の層間絶縁膜の上面上に提供される。従って、第２電極構造体ＳＴ２の第２層間絶縁膜（ＩＬＤ２ａ、ＩＬＤ２ｂ）の中の最下部の層間絶縁膜と、第１電極構造体ＳＴ１の第１層間絶縁膜ＩＬＤ１ａの中の最上部の層間絶縁膜とは互いに接触する。

【0068】

第１垂直チャンネルＣＨ１は第１電極構造体ＳＴ１を貫通して第２基板１００の一部を露出させる。第２垂直チャンネルＣＨ２は第２電極構造体ＳＴ２を貫通して第１垂直チャンネルＣＨ１を露出させる。第１垂直チャンネルＣＨ１及び第２垂直チャンネルＣＨ２は互いに連結される。第２垂直チャンネルＣＨ２の下部の直径は第１垂直チャンネルＣＨ１の上部の直径よりも小さい。第１垂直チャンネルＣＨ１及び第２垂直チャンネルＣＨ２の内部に第１垂直構造体ＶＳ１が提供される。第１垂直構造体ＶＳ１の各々は、データ格納パターンＤＳＰ、第１垂直半導体パターンＶＳＰ１、及び第１導電パッドＰＡＤ１を含む。この時、データ格納パターンＤＳＰは第１垂直チャンネルＣＨ１及び第２垂直チャンネルＣＨ２の側壁をコンフォーマルに覆う。

【0069】

図８Ａ及び図９Ａは、図２ＡをＩ－Ｉ’線に沿って切断した他の例の断面図である。図８Ｂ及び図９Ｂは、図２ＡをＩＩ－ＩＩ’線に沿って切断した他の例の断面図である。以下で、説明の便宜のために、図２Ａ～図５を参照して説明したものと実質的に同一の事項に対する説明は省略する。

【0070】

図８Ａ及び図８Ｂを参照すると、本実施形態による３次元半導体メモリは上部絶縁膜１５０の内部の第２水平絶縁膜ＩＭＰ２のみを含む。また、図９Ａ及び図９Ｂを参照すると、本実施形態による３次元半導体メモリは最上部の層間絶縁膜ＩＬＤｂの内部の第１水平絶縁膜ＩＭＰ１のみを含む。第１水平絶縁膜ＩＭＰ１は最上部の層間絶縁膜ＩＬＤｂから平坦絶縁膜１３０の内部に延長される。即ち、図２Ｂ及び図２Ｃで、第１及び第２水平絶縁膜（ＩＭＰ１、ＩＭＰ２）の中のいずれか１つは省略され、他の１つのみが提供される。

【0071】

以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。

【符号の説明】

【0072】

１０ （第１）基板
１１ 素子分離膜
１３ 素子分離膜
１５ ゲート絶縁膜
２１ 周辺ゲート電極
２３ 周辺ゲート絶縁膜
２５ 周辺キャッピングパターン
２７ 周辺ゲートスペーサー
２９ 周辺ソース／ドレーン領域
３０ 周辺絶縁膜
３１ 周辺コンタクトプラグ
３３ 周辺回路配線
１００ 第２基板
１１０ 周辺回路絶縁膜
１３０ 平坦絶縁膜
１３０ｔ 上面
１５０ 上部絶縁膜
１５０ｔ 上面
ＢＬ、ＢＬ０～ＢＬ２ ビットライン
ＢＬＫ ブロッキング絶縁膜
ＢＰＬＧ ビットラインコンタクトプラグ
ＣＡＲ セルアレイ領域
ＣＨ１、ＣＨ２ 第１、第２垂直チャンネル
ＣＩＬ 電荷格納膜
ＣＬ 導電ライン
ＣＮＲ 連結領域
ＣＰＬＧ セルコンタクトプラグ
ＣＰＬＧｔ 上面
ＣＳ セルアレイ構造体
ＣＳＬ 共通ソースライン
ＣＳＰ 共通ソースプラグ
ＣＳＴＲ セルストリング
ＤＭＣ ダミーセルトランジスタ
ＤＭＹ ダミー領域
ＤＳＰ データ格納パターン
ＤＳＰｄ ダミーデータ格納パターン
ＤＳＰｒ 下部データ格納パターン
ＤＷＬ ダミーワードライン
ＥＣＬ 消去制御ライン
ＥＣＴ 消去制御トランジスタ
ＥＬ、ＥＬｔ 電極
ＥＬ１、ＥＬ２ 第１、第２電極
ＧＳＬ０～ＧＳＬ２ 接地選択ライン
ＧＳＴ 接地選択トランジスタ
ＨＭＰ 周辺ハードマスクパターン
ＩＣＳ 連結構造体
ＩＬＤ１ａ 第１層間絶縁膜
ＩＬＤ２ａ、ＩＬＤ２ｂ 第２層間絶縁膜
ＩＬＤａ、ＩＬＤｂ 層間絶縁膜
ＩＬＤｂｔ 上面
ＩＭＰ１、ＩＭＰ１ａ 第１水平絶縁膜
ＩＭＰ２、ＩＭＰ２ａ 第２水平絶縁膜
ＩＭＰ１ｔ、ＩＭＰ２ｔ 上面
ＭＣＴ メモリセルトランジスタ
ＰＣＲ 周辺回路領域
ＰＣＲ１、ＰＣＲ２ 第１、第２周辺回路領域
ＰＡＣＴ 周辺活性領域
ＰＡＤ１、ＰＡＤ２ 第１、第２導電パッド
ＰＡＤ１ｂ 下面
ＰＣＰ ゲート導電パターン
ＰＣＲ 周辺回路領域
ＰＣＲ１、ＰＣＴ２ 第１、第２周辺回路領域
ＰＧＳ１、ＰＧＳ２ 第１、第２周辺ゲートスタック
ＰＭＰ ゲート金属パターン
ＰＰＬＧ 周辺コンタクトプラグ
ＰＳ 周辺回路構造体
ＰＳＰ ゲートスペーサー
ＰＴＲ 周辺回路
ＳＣ ソース構造体
ＳＣＰ１、ＳＣＰ２ 第１、第２ソース導電パターン
ＳＣＰ１ｂ 下面
ＳＣＰ１ｂｔ 突出部
ＳＣＰ２ａ、ＳＣＰ２ｂ 上面、下面
ＳＰ 絶縁スペーサー
ＳＳＬ１－１～ＳＳＬ１－３ 第１ストリング選択ライン
ＳＳＬ２－１～ＳＳＬ２－３ 第２ストリング選択ライン
ＳＳＴ１、ＳＳＴ２ 第１、第２ストリング選択トランジスタ
ＳＴ 電極構造体
ＳＴ１、ＳＴ２ 第１、第２電極構造体
ＴＩＬ トンネリング絶縁膜
ＴＰＬＧ 貫通プラグ
ＶＩ 埋め込み絶縁パターン
ＶＳ１、ＶＳ２ 第１、第２垂直構造体
ＶＳ１ｔ 上面
ＶＳＰ１、ＶＳＰ２ 第１、第２垂直半導体パターン
ＷＬ０～ＷＬｎ ワードライン

【図1】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図4A】

【図4B】

【図5】

【図6A】

【図6B】

【図6C】

【図7】

【図8A】

【図8B】

【図9A】

【図9B】