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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-02-26
(45)【発行日】2025-03-06
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10D 30/66 20250101AFI20250227BHJP
H10D 62/10 20250101ALI20250227BHJP
【ＦＩ】
H10D30/66 103B
H10D30/66 103Q
H10D30/66 101T
H10D30/66 101F
H10D30/66 201A
H10D30/66 102S
H10D30/66 101C
H10D30/66 102G
H10D62/10 101G
H10D62/10 101V
【請求項の数】
19
(21)【出願番号】P 2021058600
(22)【出願日】2021-03-30
(65)【公開番号】P2022155207
(43)【公開日】2022-10-13
【審査請求日】2024-02-06
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】油谷 匡胤
(72)【発明者】
【氏名】齊藤 昭洋
【審査官】戸川 匠
(56)【参考文献】
【文献】特開２００９－０１６４８２（ＪＰ，Ａ）
【文献】特開２０１６－２２５４５５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１１／００１４７６１（ＵＳ，Ａ１）
【文献】特開２０１６－１９７７０５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０２９３６９２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／０１５１３６６（ＵＳ，Ａ１）
【文献】特開２０１８－０４６１３９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｄ １２／００
Ｈ１０Ｄ ３０／６６
Ｈ１０Ｄ ６２／１０
(57)【特許請求の範囲】
【請求項1】
第１主面及び前記第１主面の反対側の第２主面と、前記第１主面を取り囲む端面とを有し、前記第１主面側にアクティブ領域及び前記アクティブ領域の周囲の外周領域が設定された半導体チップと、前記半導体チップの前記第１主面上に形成された第１電極と、
前記半導体チップの前記第２主面上に形成された第２電極と、
前記半導体チップに形成され、前記第２電極に電気的に接続された第１導電型の第１領域と、
前記アクティブ領域に形成され、前記第１電極と前記第２電極との間に電流を流す縦型の半導体素子構造と、
前記半導体チップの前記第１主面上に前記第１電極から物理的に分離されて形成され、前記外周領域において前記半導体チップに接続された外周電極と、
前記第１領域の表層部において前記アクティブ領域から前記外周領域にわたって連続的に形成され、少なくとも前記半導体素子構造の一部を構成する第２導電型のウェル領域と、
前記外周電極よりも内側において前記外周領域内に形成され、前記アクティブ領域を取り囲む複数の環状のトレンチを含むトレンチ群とを含み、
前記外周領域には、前記ウェル領域が選択的に形成されていない第１導電型領域が前記第１主面から露出するように存在しており、
前記第１導電型領域は、前記複数の環状のトレンチのうちの何本かを内側に含み、かつ前記トレンチ群に重なって形成されており、
前記第１導電型領域の内側に含まれる前記環状のトレンチは、平面視において、前記第１導電型領域内に収まっている、半導体装置。
【請求項2】
前記外周電極と前記半導体チップとを接続する外周コンタクト部を含み、前記第１導電型領域は、前記外周コンタクト部を内側に含み、かつ前記半導体チップの厚さ方向において前記外周電極に対向して形成されている、請求項１に記載の半導体装置。
【請求項3】
前記第１導電型領域は、前記半導体チップの前記端面に至るように形成されており、前記ウェル領域は、前記第１導電型領域に取り囲まれた内側領域に形成されている、請求項２に記載の半導体装置。
【請求項4】
前記第１導電型領域は、前記アクティブ領域を取り囲む環状に形成されており、前記ウェル領域は、前記第１導電型領域に取り囲まれた内側領域に形成された第１部分と、前記第１導電型領域を取り囲む環状の外側領域に形成された第２部分とに分断されている、請求項１又は２に記載の半導体装置。
【請求項5】
前記第１部分と前記第２部分とに挟まれた前記第１導電型領域の幅は、８μｍ以上１５μｍ以下である、請求項４に記載の半導体装置。
【請求項6】
前記第１導電型領域は、前記第１領域の一部が前記半導体チップの前記第１主面から露出することによって形成されている、請求項１～５のいずれか一項に記載の半導体装置。
【請求項7】
前記第１導電型領域は、前記第１領域の表層部に選択的に形成され、前記第１領域の第１導電型の不純物濃度よりも高い第１導電型の不純物濃度を有する第２領域を含む、請求項１～５のいずれか一項に記載の半導体装置。
【請求項8】
第１主面及び前記第１主面の反対側の第２主面と、前記第１主面を取り囲む端面とを有し、前記第１主面側にアクティブ領域及び前記アクティブ領域の周囲の外周領域が設定された半導体チップと、
前記半導体チップの前記第１主面上に形成された第１電極と、
前記半導体チップの前記第２主面上に形成された第２電極と、
前記半導体チップに形成され、前記第２電極に電気的に接続された第１導電型の第１領域と、
前記アクティブ領域に形成され、前記第１電極と前記第２電極との間に電流を流す縦型の半導体素子構造と、
前記半導体チップの前記第１主面上に前記第１電極から物理的に分離されて形成され、前記外周領域において前記半導体チップに接続された外周電極と、
前記第１領域の表層部において前記アクティブ領域から前記外周領域にわたって連続的に形成され、少なくとも前記半導体素子構造の一部を構成する第２導電型のウェル領域とを含み、
前記外周領域には、前記ウェル領域が選択的に形成されていない第１導電型領域が存在しており、
前記半導体素子構造は、セルトレンチと、前記セルトレンチに埋め込まれた制御電極と、前記セルトレンチの側方に形成され、前記ウェル領域によって構成されたチャネル領域とを含み、
前記外周電極よりも内側において前記外周領域に形成された環状の第１外周トレンチと、
前記第１外周トレンチに埋め込まれ、前記制御電極に電気的に接続された第１埋め込み電極と、
前記第１外周トレンチよりも外側かつ前記外周電極よりも内側において前記外周領域に形成され、前記第１外周トレンチから物理的に分離された複数の環状の第２外周トレンチを含む第２外周トレンチ群と、
前記第２外周トレンチに埋め込まれ、前記第１埋め込み電極から電気的に分離された第２埋め込み電極とを含み、
前記ウェル領域は、前記チャネル領域から、前記第１外周トレンチ及び前記第２外周トレンチ群の形成部分、並びに前記第１導電型領域を除いて、前記第１主面に沿う横方向に連続している、半導体装置。
【請求項9】
前記第１導電型領域は、前記複数の第２外周トレンチ群のうちの何本かを選択的に内側に含み、かつ前記第２外周トレンチ群に重なって形成されており、前記第１外周トレンチは、前記半導体チップの厚さ方向において前記ウェル領域を貫通し、前記第１領域に達するように形成されている、請求項８に記載の半導体装置。
【請求項10】
前記外周電極と前記半導体チップとを接続する外周コンタクト部を含み、前記第１導電型領域は、前記外周コンタクト部を内側に含み、かつ前記半導体チップの厚さ方向において前記外周電極に対向して形成されている、請求項８又は９に記載の半導体装置。
【請求項11】
前記第２外周トレンチ群は、前記第１外周トレンチから前記端面側に第１外周ピッチを隔てて形成された第１トレンチと、前記第１トレンチから前記端面側に第２外周ピッチを隔てて形成され、前記第１外周ピッチ及び前記第２外周ピッチよりも狭い第３外周ピッチを隔てて配列された複数の第２トレンチとを含み、前記複数の第２トレンチは、前記ウェル領域と前記第１導電型領域との第１境界部を形成する境界トレンチを含む、請求項８～１０のいずれか一項に記載の半導体装置。
【請求項12】
前記ウェル領域は、前記境界トレンチに取り囲まれた内側領域に形成された第１部分と、前記外周電極の直下の領域において前記第１導電型領域との第２境界部を有し、前記第２境界部よりも前記端面側の環状の外側領域に形成された第２部分とを含む、請求項１１に記載の半導体装置。
【請求項13】
前記第１部分と前記第２部分とに挟まれた前記第１導電型領域の幅は、８μｍ以上１５μｍ以下である、請求項１２に記載の半導体装置。
【請求項14】
前記第１導電型領域は、前記境界トレンチから前記半導体チップの前記端面に至るように形成されており、前記ウェル領域は、前記境界トレンチに取り囲まれた内側領域に形成されている、請求項１１に記載の半導体装置。
【請求項15】
前記ウェル領域は、前記第１外周トレンチに取り囲まれた内側領域に形成され、前記第１電極に電気的に接続された第１電位ウェル領域と、前記第１外周トレンチの外側領域に形成され、電気的にフローティングされたフローティング領域とを含む、請求項８～１４のいずれか一項に記載の半導体装置。
【請求項16】
１００Ｖ以上の耐圧を有する、請求項１～１５のいずれか一項に記載の半導体装置。
【請求項17】
前記第１領域は、３．５Ω・ｃｍ以上４．５Ω・ｃｍ以下の比抵抗を有している、請求項１～１６のいずれか一項に記載の半導体装置。
【請求項18】
前記半導体チップは、第１不純物濃度を有する第１導電型の半導体基板と、前記半導体基板上に形成され、前記第１不純物濃度よりも低い第２不純物濃度を有し、前記第１領域を構成する第１導電型のエピタキシャル層とを含み、前記エピタキシャル層は、７μｍ以上１５μｍ以下の厚さを有している、請求項１～１７のいずれか一項に記載の半導体装置。
【請求項19】
前記第１不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であり、前記第２不純物濃度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下である、請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
例えば、特許文献１は、アクティブセルアレイ及びゲートバスエリアが形成されたエピタキシャル層と、アクティブセルアレイに形成されたゲートトレンチと、ゲートトレンチに形成されたゲート酸化膜と、ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、ゲートバスエリアに形成され、ゲートトレンチと繋がるトレンチと、ゲートバスエリアにおいてエピタキシャル層の表面を覆うようにトレンチに埋め込まれたポリシリコンからなるゲートバスとを含む、トレンチゲート縦型ＭＯＳＦＥＴを開示している。
【先行技術文献】
【特許文献】
【0003】
【文献】特表２００６－５２００９１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の一実施形態に係る半導体装置の目的は、逆方向電圧印加時のリーク電流を低減することである。
【課題を解決するための手段】
【0005】
本開示の一実施形態に係るは、第１主面及び前記第１主面の反対側の第２主面と、前記第１主面を取り囲む端面とを有し、前記第１主面側にアクティブ領域及び前記アクティブ領域の周囲の外周領域が設定された半導体チップと、前記半導体チップの前記第１主面上に形成された第１電極と、前記半導体チップの前記第２主面上に形成された第２電極と、前記半導体チップに形成された第１導電型の第１領域と、前記アクティブ領域に形成され、前記第１電極と前記第２電極との間に電流を流す縦型の半導体素子構造と、前記半導体チップの前記第１主面上に前記第１電極から物理的に分離されて形成され、前記外周領域において前記半導体チップに接続された外周電極と、前記第１領域の表層部において前記アクティブ領域から前記外周領域にわたって連続的に形成され、少なくとも前記半導体素子構造の一部を構成する第２導電型のウェル領域とを含み、前記外周領域には、前記ウェル領域が選択的に形成されていない第１導電型領域が存在している。
【発明の効果】
【0006】
本開示の一実施形態に係る半導体装置によれば、第１電極と第２電極との間に逆方向電圧が印加されたときのリーク電流を低減することができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
なお、以下の詳細な説明において、序数が付された名称の構成要素が複数存在するが、当該序数と、請求項に記載の構成要素の序数とは、必ずしも一致するものではない。
[半導体装置１の全体構成]
図１は、本開示の一実施形態に係る半導体装置１の模式的な平面図である。明瞭化のため、図１では、パッケージ４を想像線（破線）で示し、その他の構成を実線で示している。
なお、以下の詳細な説明において、序数が付された名称の構成要素が複数存在するが、当該序数と、請求項に記載の構成要素の序数とは、必ずしも一致するものではない。
[半導体装置１の全体構成]
図１は、本開示の一実施形態に係る半導体装置１の模式的な平面図である。明瞭化のため、図１では、パッケージ４を想像線（破線）で示し、その他の構成を実線で示している。
【0009】
半導体装置１は、リードフレーム２と、半導体素子３と、パッケージ４とを含む。
リードフレーム２は、金属製の板状に形成されている。リードフレーム２は、平面視矩形状のＣｕなどの薄肉金属板から、打ち抜き加工、切り取り加工、曲げ加工等によって形成される。よって、リードフレーム２の素材は、主な成分がＣｕである。なお、リードフレーム２の素材は、これに限定されない。
リードフレーム２は、金属製の板状に形成されている。リードフレーム２は、平面視矩形状のＣｕなどの薄肉金属板から、打ち抜き加工、切り取り加工、曲げ加工等によって形成される。よって、リードフレーム２の素材は、主な成分がＣｕである。なお、リードフレーム２の素材は、これに限定されない。
【0010】
リードフレーム２は、ダイパッド部２１と、第１リード部２２と、第２リード部２３と、第３リード部２４とを含んでいてもよい。第１リード部２２、第２リード部２３及び第３リード部２４は、この実施形態では、それぞれ、ソースリード部、ゲートリード部及びドレインリード部と称してもよい。また、第１リード部２２、第２リード部２３及び第３リード部２４は、パッケージ４から露出し、半導体装置１の外部回路に接続される部分を有しているので、第１端子（ソース端子）、第２端子（ゲート端子）及び第３端子（ドレイン端子）と称してもよい。
【0011】
ダイパッド部２１は、平面視において、第１方向Ｘに延びる一対の第１辺２１１Ａ，２１１Ｂと、第１方向Ｘに交差する方向（この実施形態では、直交する方向）に延びる一対の第２辺２１２Ａ，２１２Ｂとを有する四角形状を有している。
第１リード部２２、第２リード部２３及び第３リード部２４は、ダイパッド部２１の周囲に配置されている。この実施形態では、第１リード部２２、第２リード部２３及び第３リード部２４は、ダイパッド部２１の第１辺２１１Ａ，２１１Ｂに隣接して配置されている。より具体的には、第１リード部２２及び第２リード部２３が、ダイパッド部２１の一方の第１辺２１１Ａに隣接して配置され、第３リード部２４が、ダイパッドの他方の第１辺２１１Ｂに隣接して配置されている。つまり、第１リード部２２及び第２リード部２３は、ダイパッド部２１を挟んで第３リード部２４の反対側に配置されている。
第１リード部２２、第２リード部２３及び第３リード部２４は、ダイパッド部２１の周囲に配置されている。この実施形態では、第１リード部２２、第２リード部２３及び第３リード部２４は、ダイパッド部２１の第１辺２１１Ａ，２１１Ｂに隣接して配置されている。より具体的には、第１リード部２２及び第２リード部２３が、ダイパッド部２１の一方の第１辺２１１Ａに隣接して配置され、第３リード部２４が、ダイパッドの他方の第１辺２１１Ｂに隣接して配置されている。つまり、第１リード部２２及び第２リード部２３は、ダイパッド部２１を挟んで第３リード部２４の反対側に配置されている。
【0012】
第１リード部２２は、ダイパッド部２１から離れて形成されている。第１リード部２２は、第１パッド部２２１と、第１リード２２２と含んでいてもよい。第１パッド部２２１は、平面視において、ダイパッド部２１の第１辺２１１Ａに沿って長手な略長方形状に形成されている。第１リード２２２は、第１パッド部２２１と一体的に形成されており、第１パッド部２２１から、第１パッド部２２１の長手方向に交差する方向に延びている。第１リード２２２は、複数（この実施形態では、３つ）形成されている。複数の第１リード２２２は、共通の第１パッド部２２１の長手方向に沿って互いに間隔を空けて配列されており、当該共通の第１パッド部２２１に接続されている。
【0013】
第２リード部２３は、ダイパッド部２１及び第１リード部２２から離れて形成されている。第２リード部２３は、第２パッド部２３１と、第２リード２３２と含んでいてもよい。第２パッド部２３１は、ダイパッド部２１の第１辺２１１Ａに沿って長手な略長方形状に形成されている。第２リード２３２は、第２パッド部２３１と一体的に形成されており、第２パッド部２３１から、第２パッド部２３１の長手方向に交差する方向に延びている。第２リード２３２は、第２パッド部２３１に対して１対１で接続されている。この実施形態では、第２リード部２３が、ダイパッド部２１の一方の第１辺２１１Ａの一方の端部（ダイパッド部２１の一つの角部）近傍に配置されており、第１リード部２２は、当該端部から他方の端部へ向かってダイパッド部２１の第１辺２１１Ａに沿って延びている。
【0014】
第３リード部２４は、第１リード部２２及び第２リード部２３とは異なり、ダイパッド部２１と一体的に形成されている。第３リード部２４は、ダイパッド部２１の他方の第１辺２１１Ｂから、当該第１辺２１１Ｂに交差する方向に延びている。第３リード部２４は、複数（この実施形態では、４つ）形成されている。複数の第３リード部２４は、ダイパッド部２１の第１辺２１１Ｂに沿って互いに間隔を空けて配列されている。
【0015】
半導体素子３は、リードフレーム２のダイパッド部２１上に配置されており、ダイパッド部２１に支持されている。半導体素子３は、平面視において、一対の第１端面３１Ａ，３１Ｂと一対の第２端面３２Ａ，３２Ｂとを有する、ダイパッド部２１よりも小さな四角形状を有している。半導体素子３は、この実施形態では、第１端面３１Ａ，３１Ｂがダイパッド部２１の第１辺２１１Ａ，２１１Ｂと平行となり、第２端面３２Ａ，３２Ｂがダイパッド部２１の第２辺２１２Ａ、２１２Ｂと平行となるように、ダイパッド部２１上に配置されている。ダイパッド部２１の第１辺２１１Ａ，２１１Ｂと半導体素子３の第１端面３１Ａ，３１Ｂとの間の第１距離Ｄ１は、ダイパッド部２１の第２辺２１２Ａ，２１２Ｂと半導体素子３の第２端面３２Ａ，３２Ｂとの間の第２距離Ｄ２よりも狭くなっている。例えば、第１距離Ｄ１は、第２距離Ｄ２の１／２以下であってもよい。
【0016】
半導体素子３の一方面（この実施形態では、上面）には、表面電極の一例としての導電膜５と、絶縁膜６とが形成されている。導電膜５は、絶縁膜６によって部分的に覆われている。図１において、導電膜５のうち、絶縁膜６に覆われた部分がハッチング領域で示され、絶縁膜６から露出した部分が白い領域で示されている。導電膜５は、後述する第１ワイヤ８及び第２ワイヤ１０が接続される部分であり、電極膜や表面電極膜と称してもよい。
【0017】
導電膜５は、半導体素子３の上面のほぼ全域に形成されている。導電膜５は、第１導電膜５１と、第２導電膜５２と、第３導電膜５３とを含んでいてもよい。第１導電膜５１、第２導電膜５２及び第３導電膜５３は、互いに分離されて形成されている。
第１導電膜５１は、複数形成されている。複数の第１導電膜５１は、半導体素子３の第２端面３２Ａ，３２Ｂに沿う方向において互いに隣接して形成されており、隣り合う第１導電膜５１の間に隙間領域６１が形成されている。また、第１導電膜５１の周囲の領域は、外周領域６３であってもよい。つまり、外周領域６３は、第１導電膜５１の形成領域（第１導電膜５１で覆われた領域）をアクティブ領域６４と称する場合、当該アクティブ領域６４を取り囲む外周領域６３であってもよい。また、この実施形態では、外周領域６３は、半導体素子３の外周に沿って形成された環状である。
第１導電膜５１は、複数形成されている。複数の第１導電膜５１は、半導体素子３の第２端面３２Ａ，３２Ｂに沿う方向において互いに隣接して形成されており、隣り合う第１導電膜５１の間に隙間領域６１が形成されている。また、第１導電膜５１の周囲の領域は、外周領域６３であってもよい。つまり、外周領域６３は、第１導電膜５１の形成領域（第１導電膜５１で覆われた領域）をアクティブ領域６４と称する場合、当該アクティブ領域６４を取り囲む外周領域６３であってもよい。また、この実施形態では、外周領域６３は、半導体素子３の外周に沿って形成された環状である。
【0018】
各第１導電膜５１は、この実施形態では、半導体素子３の第１端面３１Ａ，３１Ｂに沿って長手な平面視長方形状に形成されている。第１導電膜５１の一部は、第１パッド７として絶縁膜６から露出している。
第１パッド７には、第１ワイヤ８が接続されている。第１ワイヤ８は、この実施形態では、Ｃｕを主成分とする、いわゆるＣｕワイヤからなる。Ｃｕを主成分とするワイヤとしては、例えば、Ｃｕ単体（例えば、Ｃｕの純度が９９．９９％以上）からなるワイヤ、Ｃｕがその他の合金成分と合金化されたＣｕ合金のワイヤ、Ｃｕ単体ワイヤやＣｕ合金ワイヤが導電層に被覆されたワイヤ等が挙げられる。Ｃｕ合金ワイヤの合金成分としては、例えば、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｂｅ、Ｆｅ、Ｔｉ、Ｐｄ、Ｚｎ、Ｓｎ等が挙げられる。また、導電層被覆Ｃｕワイヤの被覆成分としては、例えば、Ｐｄ等が挙げられる。なお、第１ワイヤ８は、変形例としてＡｕワイヤやＡｌワイヤを使用してもよい。ボンディングワイヤとしてＡｕワイヤを用いた場合、Ａｕは高コストかつ価格変動によってコストが不安定であることや、高温環境において金とアルミ間の化合物成長によってワイヤ剥離が生じやすい。また、ボンディングワイヤとしてＡｌワイヤを用いた場合、アルミニウムは融点が比較的低く、高温環境において再結晶化しやすい。第１ワイヤ８として、Ｃｕワイヤを用いることでＡｕワイヤやＡｌワイヤを用いた場合よりも信頼性の高い半導体装置を提供可能である。第１ワイヤ８は、例えばＣｕワイヤの場合に１８μｍ以上５０μｍ以下の径を有していてもよい。
第１パッド７には、第１ワイヤ８が接続されている。第１ワイヤ８は、この実施形態では、Ｃｕを主成分とする、いわゆるＣｕワイヤからなる。Ｃｕを主成分とするワイヤとしては、例えば、Ｃｕ単体（例えば、Ｃｕの純度が９９．９９％以上）からなるワイヤ、Ｃｕがその他の合金成分と合金化されたＣｕ合金のワイヤ、Ｃｕ単体ワイヤやＣｕ合金ワイヤが導電層に被覆されたワイヤ等が挙げられる。Ｃｕ合金ワイヤの合金成分としては、例えば、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｂｅ、Ｆｅ、Ｔｉ、Ｐｄ、Ｚｎ、Ｓｎ等が挙げられる。また、導電層被覆Ｃｕワイヤの被覆成分としては、例えば、Ｐｄ等が挙げられる。なお、第１ワイヤ８は、変形例としてＡｕワイヤやＡｌワイヤを使用してもよい。ボンディングワイヤとしてＡｕワイヤを用いた場合、Ａｕは高コストかつ価格変動によってコストが不安定であることや、高温環境において金とアルミ間の化合物成長によってワイヤ剥離が生じやすい。また、ボンディングワイヤとしてＡｌワイヤを用いた場合、アルミニウムは融点が比較的低く、高温環境において再結晶化しやすい。第１ワイヤ８として、Ｃｕワイヤを用いることでＡｕワイヤやＡｌワイヤを用いた場合よりも信頼性の高い半導体装置を提供可能である。第１ワイヤ８は、例えばＣｕワイヤの場合に１８μｍ以上５０μｍ以下の径を有していてもよい。
【0019】
第１ワイヤ８は、第１パッド７と第１リード部２２の第１パッド部２２１とを接続している。第１ワイヤ８は、長ワイヤ８１と、長ワイヤ８１よりも短い短ワイヤ８２とを含んでいてもよい。長ワイヤ８１は、隣り合う一対の第１パッド７のうち第１リード部２２から遠い側の第１パッド７に接続されていてもよい。一方、短ワイヤ８２は、当該一対の第１パッド７のうち第１リード部２２に近い側の第１パッド７に接続されていてもよい。
【0020】
長ワイヤ８１及び短ワイヤ８２は、それぞれ複数本ずつ設けられており、第１パッド部２２１の長手方向に沿って交互に配置されていてもよい。また、長ワイヤ８１の第１パッド部２２１側のボンディング部８１１、及び短ワイヤ８２の第１パッド部２２１側のボンディング部８２１は、それぞれ、第１パッド部２２１の長手方向に交差する幅方向に対して一方側及び他方側に偏って配置されている。これにより、長ワイヤ８１のボンディング部８１１と短ワイヤ８２のボンディング部８２１とが互いにずれて配置されており、互いに接触することを防止することができる。その結果、第１リード部２２の省スペース化を図ることができる。
【0021】
第２導電膜５２は、パッド電極部５２１と、フィンガー電極部５２２とを一体的に含んでいてもよい。パッド電極部５２１は、外周領域６３に形成されており、この実施形態では、半導体素子３の１つの角部に配置されている。フィンガー電極部５２２は、パッド電極部５２１から半導体素子３の周縁部に沿って外周領域６３に形成されている。この実施形態では、フィンガー電極部５２２は、第１導電膜５１を取り囲むように、半導体素子３の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに沿って形成されている。また、フィンガー電極部５２２は、隣り合う第１導電膜５１の間の隙間領域６１に形成されていてもよい。これにより、各第１導電膜５１は、フィンガー電極部５２２に個別に取り囲まれている。
【0022】
フィンガー電極部５２２は、絶縁膜６に覆われている一方、パッド電極部５２１の一部は、第２パッド９として絶縁膜６から露出している。
第２パッド９には、第２ワイヤ１０が接続されている。第２ワイヤ１０は、第１ワイヤ８と同一の材料で形成されていてもよい。つまり、この実施形態では、第２ワイヤ１０は、Ｃｕを主成分とする、いわゆるＣｕワイヤからなっていてもよいが、変形例としてＡｕワイヤやＡｌワイヤを使用してもよい。また、第２ワイヤ１０は、第１ワイヤ８と同一の径を有していてもよい。つまり、第２ワイヤ１０は、例えばＣｕワイヤの場合に１８μｍ以上５０μｍ以下の径を有していてもよい。
第２パッド９には、第２ワイヤ１０が接続されている。第２ワイヤ１０は、第１ワイヤ８と同一の材料で形成されていてもよい。つまり、この実施形態では、第２ワイヤ１０は、Ｃｕを主成分とする、いわゆるＣｕワイヤからなっていてもよいが、変形例としてＡｕワイヤやＡｌワイヤを使用してもよい。また、第２ワイヤ１０は、第１ワイヤ８と同一の径を有していてもよい。つまり、第２ワイヤ１０は、例えばＣｕワイヤの場合に１８μｍ以上５０μｍ以下の径を有していてもよい。
【0023】
第２ワイヤ１０は、第２パッド９と第２リード部２３の第２パッド部２３１とを接続している。第２ワイヤ１０は、第１ワイヤ８の短ワイヤ８２よりも短い長さを有していてもよい。
第３導電膜５３は、第２導電膜５２よりも外側において、半導体素子３の周縁部に沿って外周領域６３に形成されている。この実施形態では、第３導電膜５３は、第２導電膜５２を取り囲むように、半導体素子３の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに沿って閉環状に形成されている。
第３導電膜５３は、第２導電膜５２よりも外側において、半導体素子３の周縁部に沿って外周領域６３に形成されている。この実施形態では、第３導電膜５３は、第２導電膜５２を取り囲むように、半導体素子３の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに沿って閉環状に形成されている。
【0024】
パッケージ４は、半導体素子３、第１ワイヤ８、第２ワイヤ１０及びリードフレーム２の一部を覆っており、封止樹脂と称してもよい。パッケージ４は、絶縁性を有する素材からなる。この実施形態では、パッケージ４は、例えば黒色のエポキシ樹脂からなる。
[アクティブ領域６４の構造]
図２は、図１のアクティブ領域６４の平面構造を示す部分的な拡大図である。図３および図４は、図２のＩＩＩ－ＩＩＩ断面を示す図であって、それぞれ、第２不純物領域１２２の第１形態および第２形態を示している。
[アクティブ領域６４の構造]
図２は、図１のアクティブ領域６４の平面構造を示す部分的な拡大図である。図３および図４は、図２のＩＩＩ－ＩＩＩ断面を示す図であって、それぞれ、第２不純物領域１２２の第１形態および第２形態を示している。
【0025】
半導体装置１は、半導体チップ１２と、第１不純物領域１２１（ソース）と、第２不純物領域１２２（ボディ）と、第３不純物領域１２３（ドレイン）と、ゲートトレンチ１５（セルトレンチ）と、ゲート絶縁膜１６と、ゲート電極１３（制御電極）と、層間絶縁膜１７と、ソースコンタクト１８と、第１コンタクトプラグ１１とを備えている。
半導体チップ１２は、半導体素子３の外形を形成しており、例えば、単結晶の半導体材料がチップ状（直方体形状）に形成された構造体である。半導体チップ１２は、Ｓｉ、ＳｉＣ等の半導体材料で形成されている。半導体チップ１２は、第１主面１２Ａと、第１主面１２Ａの反対側の第２主面１２Ｂとを有している。第１主面１２Ａは、機能デバイスが形成されるデバイス面である。第２主面１２Ｂは、機能デバイスが形成されない非デバイス面である。この実施形態では、半導体チップ１２は、半導体基板１２７及びエピタキシャル層１２９を含んでいてもよい。
半導体チップ１２は、半導体素子３の外形を形成しており、例えば、単結晶の半導体材料がチップ状（直方体形状）に形成された構造体である。半導体チップ１２は、Ｓｉ、ＳｉＣ等の半導体材料で形成されている。半導体チップ１２は、第１主面１２Ａと、第１主面１２Ａの反対側の第２主面１２Ｂとを有している。第１主面１２Ａは、機能デバイスが形成されるデバイス面である。第２主面１２Ｂは、機能デバイスが形成されない非デバイス面である。この実施形態では、半導体チップ１２は、半導体基板１２７及びエピタキシャル層１２９を含んでいてもよい。
【0026】
半導体基板１２７は、エピタキシャル層１２９を支持している。半導体基板１２７は、半導体チップ１２の第２主面１２Ｂの表層部に形成されたｐ型の不純物領域であってもよい。半導体基板１２７の厚さは、例えば、５０μｍ以上３００μｍ以下であってもよい。半導体基板１２７のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。
【0027】
第１不純物領域１２１は、図３及び図４に示すように、第１導電膜５１の下方において選択的に、半導体チップ１２の第１主面１２Ａの表層部に形成されたｐ型の不純物領域である。第１不純物領域１２１のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。また、第１不純物領域１２１は、この実施形態では、ｐ型のソース領域と称してもよい。
【0028】
第２不純物領域１２２は、半導体チップ１２の第１主面１２Ａの表層部に形成されたｎ型の不純物領域である。アクティブ領域６４において、第２不純物領域１２２は、第１主面１２Ａから第２主面１２Ｂ側に間隔を空け、第１不純物領域１２１に接するように形成されている。つまり、第２不純物領域１２２は、第１不純物領域１２１を挟んで第１主面１２Ａに対向している。第２不純物領域１２２のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下であってもよい。また、第２不純物領域１２２は、アクティブ領域６４においてチャネルが形成される領域であるので、ｎ型のチャネル領域１２５と称してもよい。他の言い方で、チャネル領域１２５は、ボディ領域と称してもよい。
【0029】
チャネル領域１２５は、ゲートトレンチ１５の側面を形成する側部１２４と、側部１２４の下端からゲートトレンチ１５の側面から離れるように第２主面１２Ｂ側に張り出す凸状の底部１２６とを含んでいてもよい。チャネル領域１２５の底部１２６は、図３に示すように、第３不純物領域１２３の一部からなる隙間１２８を挟んで、ゲートトレンチ１５に対向していてもよい。つまり、チャネル領域１２５の底部１２６は、ゲートトレンチ１５の下端１５２よりも第１主面１２Ａ側に位置していてもよい。一方、図４に示すように、チャネル領域１２５の底部１２６は、ゲートトレンチ１５の下端１５２よりも第２主面１２Ｂ側に位置していてもよい。この場合、チャネル領域１２５の底部１２６は、ゲートトレンチ１５の下端１５２よりも第２主面１２Ｂ側に突出していてもよい。
【0030】
第３不純物領域１２３は、半導体チップ１２の第１主面１２Ａの表層部に形成されたｐ型の不純物領域である。第３不純物領域１２３は、チャネル領域１２５に接するように形成されている。第３不純物領域１２３は、３．５Ω・ｃｍ以上４．５Ω・ｃｍ以下の比抵抗を有している。これにより、半導体装置１は、１００Ｖ以上の耐圧を有していてもよい。ここで「耐圧」とは、例えば、ゲート電極１３に電圧を印加しないオフ状態において、ソース－ドレイン間（第１導電膜５１と第４導電膜５４との間）に、半導体素子３がブレークダウンしない範囲で印加できる最大電圧と定義してもよい。
【0031】
第３不純物領域１２３は、エピタキシャル層１２９によって構成されていてもよい。第３不純物領域１２３のｐ型不純物濃度は、半導体基板１２７及び第１不純物領域１２１のｐ型不純物濃度よりも低く、例えば、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であってもよい。第３不純物領域１２３（エピタキシャル層１２９）の厚さは、１μｍ以上５００μｍ以下であってもよい。また、第３不純物領域１２３は、この実施形態では、ｐ型のドリフト領域やｐ型のドレイン領域と称してもよい。
【0032】
ゲートトレンチ１５は、第１不純物領域１２１及びチャネル領域１２５を貫通し、第３不純物領域１２３に達する凹部である。ゲートトレンチ１５は、図２に示すように、第１不純物領域１２１、チャネル領域１２５及び第３不純物領域１２３を囲むことによって、これらの領域１２１，１２２，１２３を含むトランジスタセル１４（半導体素子構造）を区画する。この実施形態では、トランジスタセル１４は、図２に示すように、第１導電膜５１の下方領域に選択的に形成されている。つまり、トランジスタセル１４は、第１導電膜５１に覆われている一方、第２導電膜５２及び第３導電膜５３に覆われていない。
【0033】
トランジスタセル１４の配列パターンは、図２では、千鳥状である。図示はしないが、トランジスタセル１４の配列パターンは、行列状、ストライプ状であってもよい。各トランジスタセル１４は、図２に示す平面視において、四角形状に形成されており、この実施形態では、長方形状に形成されている。
ゲートトレンチ１５は、上記のように配列された複数のトランジスタセル１４の間に形成されている。ゲートトレンチ１５は、ゲートトレンチ１５の深さ方向に向かって開口幅Ｗ１が徐々に狭まるテーパ状に形成されている。ゲートトレンチ１５の幅Ｗ１は、例えば、ゲートトレンチ１５の開口端において、０．１７μｍ以上０．２２μｍ以下であってもよい。また、図３及び図４に示すように、隣り合うゲートトレンチ１５のピッチＰ１は、例えば、１μｍ以下である。図２に示すように、ゲートトレンチ１５が複数のトランジスタセル１４をそれぞれ取り囲むように連なっている場合、ゲートトレンチ１５のピッチＰ１は、例えば、１つのトランジスタセル１４を挟んで対向するゲートトレンチ１５間の距離であってもよい。また、ゲートトレンチ１５の深さＤ１は、例えば、０．８μｍ以上１．２μｍ以下であってもよい。
ゲートトレンチ１５は、上記のように配列された複数のトランジスタセル１４の間に形成されている。ゲートトレンチ１５は、ゲートトレンチ１５の深さ方向に向かって開口幅Ｗ１が徐々に狭まるテーパ状に形成されている。ゲートトレンチ１５の幅Ｗ１は、例えば、ゲートトレンチ１５の開口端において、０．１７μｍ以上０．２２μｍ以下であってもよい。また、図３及び図４に示すように、隣り合うゲートトレンチ１５のピッチＰ１は、例えば、１μｍ以下である。図２に示すように、ゲートトレンチ１５が複数のトランジスタセル１４をそれぞれ取り囲むように連なっている場合、ゲートトレンチ１５のピッチＰ１は、例えば、１つのトランジスタセル１４を挟んで対向するゲートトレンチ１５間の距離であってもよい。また、ゲートトレンチ１５の深さＤ１は、例えば、０．８μｍ以上１．２μｍ以下であってもよい。
【0034】
ゲート絶縁膜１６は、図３及び図４に示すように、ゲートトレンチ１５の内面を覆っている。また、ゲート絶縁膜１６は、半導体チップ１２の第１主面１２Ａを覆っている。ゲート絶縁膜１６は、例えば、ＳｉＯ２、ＳｉＮ等を含む絶縁性を有する材料で形成されている。ゲート絶縁膜１６全体のうち、アクティブ領域６４に形成された部分やゲートトレンチ１５の内面に形成された部分は、後述する第２絶縁膜１６２及び第３絶縁膜１６３と区別するため、ゲート絶縁膜１６の第１絶縁膜１６１と称してもよい。
【0035】
ゲート電極１３は、ゲートトレンチ１５に収容されている（埋め込まれている）。このような構造とすることによって、プレーナ構造と比較して微細化及び低オン抵抗化が可能である。また、ゲート電極１３が、ゲート絶縁膜１６によって半導体チップ１２から絶縁されることによって、リーク電流が生じることを防いでいる。ゲート電極１３は、ポリシリコン等を含む導電性を有する材料である。ポリシリコンは、単結晶シリコンと融点がほぼ等しいため、ゲート電極１３としてポリシリコンを用いることで、ゲート電極１３形成後のプロセスにおいて温度によるプロセスの制限がなくなる。
【0036】
ゲート電極１３は、ゲート絶縁膜１６を介してチャネル領域１２５に対向している。チャネル領域１２５において、ゲート電極１３に対向する側部１２４はチャネル部である。ゲート電極１３への電圧の印加によって、チャネル領域１２５の側部１２４にキャリア（この実施形態では、電子）が誘起されてチャネルが形成され、第１不純物領域１２１と第３不純物領域１２３との間が導通する。つまり、半導体装置１では、トランジスタセル１４及びゲート電極１３によって、半導体チップ１２の厚さ方向に電流が流れる縦型の素子構造が形成されている。
【0037】
ゲート電極１３は、図３及び図４に示すように、半導体チップ１２の第１主面１２Ａと面一若しくは第２主面１２Ｂ側に窪んだ上面１３１を有していてもよい。半導体チップ１２の第１主面１２Ａ上には、ゲート絶縁膜１６及びゲート電極１３を覆うように層間絶縁膜１７が形成されている。層間絶縁膜１７は、ゲート電極１３と第１導電膜５１とを絶縁している。従って、ゲート電極１３は、ゲート絶縁膜１６及び層間絶縁膜１７によって覆われている構成となっている。層間絶縁膜１７は、ＳｉＯ２、ＳｉＮ等を含む絶縁性を有する材料である。
【0038】
図２～図４を参照して、ソースコンタクト１８は、各トランジスタセル１４に形成されている。この実施形態では、各トランジスタセル１４にソースコンタクト１８が１つずつ形成されているが、各トランジスタセル１４に複数形成されていてもよい。ソースコンタクト１８は、平面視長方形状のトランジスタセル１４の長手方向に沿って長手な平面視長方形状に形成されている。
【0039】
図３及び図４を参照して、ソースコンタクト１８は、層間絶縁膜１７、ゲート絶縁膜１６、及び第１不純物領域１２１を貫通し、チャネル領域１２５に達する凹部である。ソースコンタクト１８は、ソースコンタクト１８の深さ方向に向かって開口幅が徐々に狭まるテーパ状に形成されている。また、隣り合うソースコンタクト１８のピッチは、ゲートトレンチ１５のピッチＰ１と同じであり、例えば、１μｍ以下である。
【0040】
第１コンタクトプラグ１１は、第１バリア膜１９１を介してソースコンタクト１８に埋め込まれている。このような構成にすることによって、ゲートトレンチ１５の底部の電界集中を緩和し、信頼性を向上した半導体装置１を提供できる。
第１バリア膜１９１は、第１コンタクトプラグ１１を形成する材料が層間絶縁膜１７に拡散することを抑制する。この実施形態では、第１コンタクトプラグ１１は、Ｗ（タングステン）を含み、第１バリア膜１９１は、Ｔｉを含む材料（例えば、Ｔｉの単一層構造、又はＴｉ及びＴｉＮの積層構造）を含んでいてもよい。第１バリア膜１９１の厚さは、例えば、５００Å以上８００Å以下である。
第１バリア膜１９１は、第１コンタクトプラグ１１を形成する材料が層間絶縁膜１７に拡散することを抑制する。この実施形態では、第１コンタクトプラグ１１は、Ｗ（タングステン）を含み、第１バリア膜１９１は、Ｔｉを含む材料（例えば、Ｔｉの単一層構造、又はＴｉ及びＴｉＮの積層構造）を含んでいてもよい。第１バリア膜１９１の厚さは、例えば、５００Å以上８００Å以下である。
【0041】
第１バリア膜１９１は、その一方面及び他方面がソースコンタクト１８の内面及び層間絶縁膜１７の上面に倣って形成されており、第１不純物領域１２１及びチャネル領域１２５との直接的な導通をとっている。また、第１バリア膜１９１は、隣り合うトランジスタセル１４の境界であるゲートトレンチ１５の上方領域を横切って連続している。
第１コンタクトプラグ１１は、第１バリア膜１９１を介して第１不純物領域１２１及びチャネル領域１２５との導通をとっている。第１コンタクトプラグ１１は、層間絶縁膜１７の上面に対して半導体チップ１２の第１主面１２Ａ側に凹んだ上面１１１を有している。
第１コンタクトプラグ１１は、第１バリア膜１９１を介して第１不純物領域１２１及びチャネル領域１２５との導通をとっている。第１コンタクトプラグ１１は、層間絶縁膜１７の上面に対して半導体チップ１２の第１主面１２Ａ側に凹んだ上面１１１を有している。
【0042】
第１導電膜５１は、層間絶縁膜１７上に形成されている。第１導電膜５１は、その電気的な接続対象に基づいて、ソース電極膜と称してもよい。第１導電膜５１は、第１コンタクトプラグ１１及び第１バリア膜１９１を介して、第１不純物領域１２１及びチャネル領域１２５との導通がとられている。第１導電膜５１は、例えばＡｌを含む材料からなり、この実施形態において、ＡｌＣｕからなる。
【0043】
前述のように、第１コンタクトプラグ１１の上面１１１は、層間絶縁膜１７の上面に対して凹んでいる。そのため、第１導電膜５１の上面には、第１導電膜５１の積層方向において、上面１１１と対向する位置に凹部５１１が形成されていてもよい。
半導体チップ１２の第２主面１２Ｂには、第３不純物領域１２３に接続された第４導電膜５４が形成されている。第４導電膜５４は、全てのトランジスタセル１４の共通の電極であり、ドレイン電極層と称してもよい。
[外周領域６３の構造]
図５は、図１の外周領域６３の平面構造を示す図であって、図１の半導体素子３の角部を拡大して示す図である。図６は、図５の二点鎖線ＶＩで囲まれた部分の拡大図である。図７は、図５の二点鎖線ＶＩＩで囲まれた部分の拡大図である。図８は、図６のＶＩＩＩ－ＶＩＩＩ断面を示す図である。図９は、図７のＩＸ－ＩＸ断面を示す図である。
半導体チップ１２の第２主面１２Ｂには、第３不純物領域１２３に接続された第４導電膜５４が形成されている。第４導電膜５４は、全てのトランジスタセル１４の共通の電極であり、ドレイン電極層と称してもよい。
[外周領域６３の構造]
図５は、図１の外周領域６３の平面構造を示す図であって、図１の半導体素子３の角部を拡大して示す図である。図６は、図５の二点鎖線ＶＩで囲まれた部分の拡大図である。図７は、図５の二点鎖線ＶＩＩで囲まれた部分の拡大図である。図８は、図６のＶＩＩＩ－ＶＩＩＩ断面を示す図である。図９は、図７のＩＸ－ＩＸ断面を示す図である。
【0044】
まず、図８及び図９を参照して、外周領域６３における不純物領域として、半導体装置１は、前述の第２不純物領域１２２及び第３不純物領域１２３を有している。第２不純物領域１２２は、半導体チップ１２の第１主面１２Ａから露出している。
外周領域６３において、半導体装置１は、第１外周トレンチ４０と、接続トレンチ４１と、第２外周トレンチ４２と、ゲート絶縁膜１６と、第１埋め込み電極４３と、接続電極４４と、第２埋め込み電極４５と、第２コンタクトプラグ４６とを備えている。
外周領域６３において、半導体装置１は、第１外周トレンチ４０と、接続トレンチ４１と、第２外周トレンチ４２と、ゲート絶縁膜１６と、第１埋め込み電極４３と、接続電極４４と、第２埋め込み電極４５と、第２コンタクトプラグ４６とを備えている。
【0045】
第１外周トレンチ４０は、第２不純物領域１２２を貫通し、第３不純物領域１２３に達する凹部である。第１外周トレンチ４０は、アクティブ領域６４に形成されたトランジスタセル１４の集合体を取り囲む環状に形成されている（図１１、図１６、図１８及び図２０も参照）。第１外周トレンチ４０は、第２導電膜５２（フィンガー電極部５２２）に覆われている。
【0046】
図８及び図９を参照して、第１外周トレンチ４０は、第１外周トレンチ４０の深さ方向に向かって開口幅Ｗ２が徐々に狭まるテーパ状に形成されている。第１外周トレンチ４０の幅Ｗ２は、ゲートトレンチ１５の幅Ｗ１よりも大きく、例えば、第１外周トレンチ４０の開口端において、０．５μｍ以上１．０μｍ以下であってもよい。また、第１外周トレンチ４０の深さＤ２は、ゲートトレンチ１５の深さＤ１よりも大きく、例えば、１．０μｍ以上１．４μｍ以下であってもよい。
【0047】
図５を参照して、第１外周トレンチ４０は、第１方向Ｘに沿って延びる第１直線部４０１と、第２方向Ｙに沿って延びる第２直線部４０２と、第１直線部４０１と第２直線部４０２とを接続するコーナ部４０３とを含む。つまり、この実施形態では、第１外周トレンチ４０は、平面視四角環状に形成されていてもよい。コーナ部４０３は、第１直線部４０１と第２直線部４０２との交差部であってもよい。コーナ部４０３は、外周領域６３の外側に向かって凸となるように湾曲した形状を有している。例えば、コーナ部４０３は、所定の曲率半径Ｒ（例えば、１５μｍ以上５０μｍ以下）を有するように湾曲していてもよい。
【0048】
接続トレンチ４１は、ゲートトレンチ１５と第１外周トレンチ４０とを接続する凹部である。接続トレンチ４１は、アクティブ領域６４と外周領域６３との間に跨って形成されている（図１１、図１６、図１８及び図２０も参照）。他の言い方では、接続トレンチ４１は、アクティブ領域６４と外周領域６３との境界部（例えば、図５に示すように、第１導電膜５１と第２導電膜５２との間の隙間領域１９）を横切っている。接続トレンチ４１は、この実施形態では、図５に示すように、トランジスタセル１４の集合体の外周を形成する環状の外側ゲートトレンチ１５１から第１方向Ｘ及び第２方向Ｙのそれぞれに沿って延び、第１外周トレンチ４０の第１直線部４０１及び第２直線部４０２に接続されている。
【0049】
接続トレンチ４１は、互いに平行なストライプ状の複数の接続トレンチ４１を含み、各接続トレンチ４１が、第１外周トレンチ４０の異なる位置で接続されていてもよい。例えば、図６を参照して、接続トレンチ４１は、第１接続箇所４１１で第１外周トレンチ４０に接続された第１接続トレンチ４１Ａと、第２接続箇所４１２で第１外周トレンチ４０に接続された第２接続トレンチ４１Ｂと、第３接続箇所４１３で第１外周トレンチ４０に接続された第３接続トレンチ４１Ｃとを含んでいてもよい。第１～第３接続箇所４１１～４１３は、それぞれ、第１～第３接続トレンチ１４Ａ～１４Ｃと第１外周トレンチ４０とがＴ字状に交差することによって形成された交差部分であってもよい。
【0050】
ここで、第１外周トレンチ４０は、複数の第１外周トレンチ４０を含んでいる。この実施形態では、第１外周トレンチ４０は、内側トレンチ４０４と、外側トレンチ４０５とを含んでいてもよい。内側トレンチ４０４は、図５及び図６に示すように、アクティブ領域６４に形成されたトランジスタセル１４の集合体を取り囲み、接続トレンチ４１に物理的に接続されている（図１１、図１６、図１８及び図２０も参照）。接続トレンチ４１は、内側トレンチ４０４及び外側トレンチ４０５のうち、内側トレンチ４０４に選択的に連通している一方、外側トレンチ４０５には連通していない。外側トレンチ４０５は、内側トレンチ４０４を取り囲む環状であり、内側トレンチ４０４から間隔を空けて外側に形成され、内側トレンチ４０４から物理的に独立している（図１１、図１６、図１８及び図２０も参照）。
【0051】
第２外周トレンチ４２は、第２不純物領域１２２を貫通し、第３不純物領域１２３に達する凹部である。第２外周トレンチ４２は、第１外周トレンチ４０よりも外側において第１外周トレンチ４０から物理的に独立して形成され、アクティブ領域６４に形成されたトランジスタセル１４の集合体を取り囲む環状に形成されている（図１１、図１６、図１８及び図２０も参照）。この実施形態では、第２外周トレンチ４２は、第２不純物領域１２２を挟んで第１外周トレンチ４０（この実施形態では、外側トレンチ４０５）に対向している。図５を参照して、第２外周トレンチ４２は、複数本形成されている。複数本の第２外周トレンチ４２は、第２外周トレンチ群４２と称してもよい。複数本の第２外周トレンチ４２は、平面視において、そのうちの何本かが第２導電膜５２（フィンガー電極部５２２）に覆われており（重なっており）、残りが、第２導電膜５２と第３導電膜５３との境界部（例えば、図５に示すように、第２導電膜５２と第３導電膜５３との間の隙間領域２０）に形成され、第２導電膜５２を取り囲んでいてもよい。
【0052】
図８及び図９を参照して、第２外周トレンチ４２は、第２外周トレンチ４２の深さ方向に向かって開口幅Ｗ３が徐々に狭まるテーパ状に形成されている。第２外周トレンチ４２の幅Ｗ３は、ゲートトレンチ１５の幅Ｗ１よりも大きく、かつ第１外周トレンチ４０の幅Ｗ２よりも小さい。第２外周トレンチ４２の幅Ｗ３は、例えば、第２外周トレンチ４２の開口端において、０．２３μｍ以上０．２８μｍ以下であってもよい。第２外周トレンチ４２の深さＤ３は、第１外周トレンチ４０の深さＤ２よりも小さく、例えば、０．８μｍ以上１．２μｍ以下であってもよい。
【0053】
図５を参照して、第２外周トレンチ４２は、第１外周トレンチ４０に沿って形成された平面視四角環状であってもよい。第２外周トレンチ４２は、第１方向Ｘに沿って延びる第１直線部４２３と、第２方向Ｙに沿って延びる第２直線部４２４と、第１直線部４２３と第２直線部４２４とを接続するコーナ部４２５とを含む。つまり、この実施形態では、第２外周トレンチ４２は、平面視四角環状に形成されていてもよい。コーナ部４２５は、第１直線部４２３と第２直線部４２４との交差部であってもよい。コーナ部４２５は、外周領域６３の外側に向かって凸となるように湾曲した形状を有している。
【0054】
図８及び図９を参照して、外周領域６３においてゲート絶縁膜１６は、第１外周トレンチ４０の内面及び第２外周トレンチ４２の内面を覆うと共に、半導体チップ１２の第１主面１２Ａを覆っている。ゲート絶縁膜１６全体のうち、第１外周トレンチ４０の内面及び第２外周トレンチ４２の内面に形成された部分は、それぞれ、第２絶縁膜１６２及び第３絶縁膜１６３と称してもよい。つまり、この実施形態では、アクティブ領域６４に形成された第１絶縁膜１６１と、外周領域６３に形成された第２絶縁膜１６２及び第３絶縁膜１６３とが、第１主面１２Ａ上のゲート絶縁膜１６を介して一体的に形成されている。また、図示は省略するが、接続トレンチ４１の内面も、ゲート絶縁膜１６で覆われている。
【0055】
第１埋め込み電極４３は、第１外周トレンチ４０に収容されている（埋め込まれている）。第１埋め込み電極４３は、ゲート電極１３と同じ材料であってもよい。つまり、第１埋め込み電極４３は、ポリシリコン等を含む導電性を有する材料である。ポリシリコンは、単結晶シリコンと融点がほぼ等しいため、第１埋め込み電極４３としてポリシリコンを用いることで、第１埋め込み電極４３形成後のプロセスにおいて温度によるプロセスの制限がなくなる。第１埋め込み電極４３は、第２絶縁膜１６２を介して第２不純物領域１２２に対向している。第１埋め込み電極４３は、図８及び図９に示すように、半導体チップ１２の第１主面１２Ａに対して第２主面１２Ｂ側に窪んだ上面４３１を有していてもよい。
【0056】
図６を参照して、接続電極４４は、接続トレンチ４１に収容されている（埋め込まれている）。接続電極４４は、ゲート電極１３と同じ材料であってもよい。つまり、接続電極４４は、ポリシリコン等を含む導電性を有する材料である。ポリシリコンは、単結晶シリコンと融点がほぼ等しいため、接続電極４４としてポリシリコンを用いることで、接続電極４４形成後のプロセスにおいて温度によるプロセスの制限がなくなる。図示は省略するが、接続電極４４は、第１埋め込み電極４３と同様に、接続トレンチ４１の内面に形成されたゲート絶縁膜１６を介して第２不純物領域１２２に対向している。接続電極４４は、ゲート電極１３及び内側トレンチ４０４内の第１埋め込み電極４３と一体的に形成されることによって、ゲート電極１３と第１埋め込み電極４３とを電気的に接続している。
【0057】
第２埋め込み電極４５は、第２外周トレンチ４２に収容されている（埋め込まれている）。第２埋め込み電極４５は、ゲート電極１３と同じ材料であってもよい。つまり、第２埋め込み電極４５は、ポリシリコン等を含む導電性を有する材料である。ポリシリコンは、単結晶シリコンと融点がほぼ等しいため、第２埋め込み電極４５としてポリシリコンを用いることで、第２埋め込み電極４５形成後のプロセスにおいて温度によるプロセスの制限がなくなる。第２埋め込み電極４５は、第３絶縁膜１６３を介して第２不純物領域１２２に対向している。第２埋め込み電極４５は、ゲート電極１３及び第１埋め込み電極４３から電気的に分離されており、この実施形態では、電気的にフローティングされた電極である。第２埋め込み電極４５は、図８及び図９に示すように、半導体チップ１２の第１主面１２Ａと面一若しくは第２主面１２Ｂ側に窪んだ上面４５１を有していてもよい。
【0058】
層間絶縁膜１７は、ゲート絶縁膜１６、第１埋め込み電極４３、接続電極４４及び第２埋め込み電極４５を覆うように形成されている。層間絶縁膜１７は、第１埋め込み電極４３、接続電極４４及び第２埋め込み電極４５と、第２導電膜５２とを絶縁している。
層間絶縁膜１７には、コンタクト孔４７が形成されている。コンタクト孔４７は、第１外周トレンチ４０の深さ方向において、第１埋め込み電極４３の中間部に達している。従って、コンタクト孔４７の側面は、層間絶縁膜１７によって形成された絶縁領域からなる第１側面４８（上側側面）と、第１埋め込み電極４３によって形成された導電領域からなる第２側面４９（下側側面）とを含んでいてもよい。また、コンタクト孔４７の第２側面４９には、第１埋め込み電極４３内においてコンタクト孔４７の幅が段階的に狭くなるように、段差５０が形成されていてもよい。
層間絶縁膜１７には、コンタクト孔４７が形成されている。コンタクト孔４７は、第１外周トレンチ４０の深さ方向において、第１埋め込み電極４３の中間部に達している。従って、コンタクト孔４７の側面は、層間絶縁膜１７によって形成された絶縁領域からなる第１側面４８（上側側面）と、第１埋め込み電極４３によって形成された導電領域からなる第２側面４９（下側側面）とを含んでいてもよい。また、コンタクト孔４７の第２側面４９には、第１埋め込み電極４３内においてコンタクト孔４７の幅が段階的に狭くなるように、段差５０が形成されていてもよい。
【0059】
コンタクト孔４７は、第１外周トレンチ４０の第１直線部４０１及び第２直線部４０２に形成されている。ここでは、図６を参照して、第２直線部４０２に形成されたコンタクト孔４７の構造について説明するが、以下の説明は、第１直線部４０１にも適用することができる。
コンタクト孔４７は、第２直線部４０２において、接続トレンチ４１の接続箇所（図６では、第１～第３接続箇所４１１～４１３）を避けた位置に形成されている。具体的には、コンタクト孔４７は、互いに隣り合う接続箇所４１１～４１３の間の第１外周トレンチ４０の部分に形成されている。第１～第３接続箇所４１１～４１３では、第１外周トレンチ４０の側面が接続トレンチ４１に置き換えられるため、第１外周トレンチ４０の幅Ｗ２よりも広い幅Ｗ２´を有する部分が生じる。トレンチの幅が広いほど、埋め込み電極（例えばポリシリコン）の埋め込み性が低下し、埋め込み後に鬆（す）と呼ばれる空洞状の欠陥が生じるおそれがある。例えば、図６の例では、第１～第３接続箇所４１１～４１３の中央部付近において、第１埋め込み電極４３に欠陥が生じ得る。そこで、第１～第３接続箇所４１１～４１３を避けてコンタクト孔４７を形成することによって、第１埋め込み電極４３に対して第２コンタクトプラグ４６を良好に接続することができる。
コンタクト孔４７は、第２直線部４０２において、接続トレンチ４１の接続箇所（図６では、第１～第３接続箇所４１１～４１３）を避けた位置に形成されている。具体的には、コンタクト孔４７は、互いに隣り合う接続箇所４１１～４１３の間の第１外周トレンチ４０の部分に形成されている。第１～第３接続箇所４１１～４１３では、第１外周トレンチ４０の側面が接続トレンチ４１に置き換えられるため、第１外周トレンチ４０の幅Ｗ２よりも広い幅Ｗ２´を有する部分が生じる。トレンチの幅が広いほど、埋め込み電極（例えばポリシリコン）の埋め込み性が低下し、埋め込み後に鬆（す）と呼ばれる空洞状の欠陥が生じるおそれがある。例えば、図６の例では、第１～第３接続箇所４１１～４１３の中央部付近において、第１埋め込み電極４３に欠陥が生じ得る。そこで、第１～第３接続箇所４１１～４１３を避けてコンタクト孔４７を形成することによって、第１埋め込み電極４３に対して第２コンタクトプラグ４６を良好に接続することができる。
【0060】
第２コンタクトプラグ４６は、第２バリア膜１９２を介してコンタクト孔４７に埋め込まれている。第２バリア膜１９２は、第２コンタクトプラグ４６を形成する材料が層間絶縁膜１７に拡散することを抑制する。この実施形態では、第２コンタクトプラグ４６は、Ｗ（タングステン）を含み、第２バリア膜１９２は、Ｔｉを含む材料（例えば、Ｔｉの単一層構造、又はＴｉ及びＴｉＮの積層構造）を含んでいてもよい。第２バリア膜１９２の厚さは、例えば、５００Å以上８００Å以下である。
【0061】
第２バリア膜１９２は、その一方面及び他方面がコンタクト孔４７の内面及び層間絶縁膜１７の上面に倣って形成されており、第１埋め込み電極４３との直接的な導通をとっている。第２コンタクトプラグ４６は、第２バリア膜１９２を介して第１埋め込み電極４３との導通をとっている。第２コンタクトプラグ４６は、層間絶縁膜１７の上面に対して半導体チップ１２の第１主面１２Ａ側に凹んだ上面４６１を有している。
【0062】
第２導電膜５２は、層間絶縁膜１７上に形成されている。第２導電膜５２は、その電気的な接続対象に基づいて、ゲート電極膜と称してもよい。第２導電膜５２は、第２コンタクトプラグ４６、第２バリア膜１９２、内側トレンチ４０４内の第１埋め込み電極４３及び接続電極４４を介して、ゲート電極１３との導通がとられている。第２導電膜５２は、例えばＡｌを含む材料からなり、この実施形態において、ＡｌＣｕからなる。なお、外側トレンチ４０５内の第１埋め込み電極４３は、接続電極４４と物理的に接続されていない。しかしながら、外側トレンチ４０５内の第１埋め込み電極４３は、第２コンタクトプラグ４６を介して第２導電膜５２に電気的に接続されているので、第２導電膜５２、内側トレンチ４０４内の第１埋め込み電極４３及び接続電極４４を介して、ゲート電極１３に電気的に接続されることとなる。つまり、内側トレンチ４０４及び外側トレンチ４０５内の第１埋め込み電極４３の両方が、第２導電膜５２の電位（ゲート電位）に保持される。
【0063】
前述のように、第２コンタクトプラグ４６の上面４６１は、層間絶縁膜１７の上面に対して凹んでいる。そのため、第２導電膜５２の上面には、第２導電膜５２の積層方向において、上面４６１と対向する位置に凹部５２０が形成されていてもよい。
［チャネル領域１２５の深さとリーク電流との関係］
図１０は、サンプル１～４に係る半導体装置の耐圧を比較するための図である。図１０の横軸は、ソース－ドレイン間に印加される逆方向電圧（ドレイン電圧ＶＤ）の大きさを示しており、横軸の右側ほど逆方向電圧の絶対値が大きいことを示している。図１０の縦軸は、ソース－ドレイン間に逆方向電圧を印加したときのリーク電流（ドレイン電流ＩＤ）の大きさを示しており、縦軸の上側ほどリーク電流が大きいことを示している。
［チャネル領域１２５の深さとリーク電流との関係］
図１０は、サンプル１～４に係る半導体装置の耐圧を比較するための図である。図１０の横軸は、ソース－ドレイン間に印加される逆方向電圧（ドレイン電圧ＶＤ）の大きさを示しており、横軸の右側ほど逆方向電圧の絶対値が大きいことを示している。図１０の縦軸は、ソース－ドレイン間に逆方向電圧を印加したときのリーク電流（ドレイン電流ＩＤ）の大きさを示しており、縦軸の上側ほどリーク電流が大きいことを示している。
【0064】
図１０を参照して、チャネル領域１２５の深さによって、リーク電流がどのように変化するかどうかをシミュレーションで検証した。具体的には、チャネル領域１２５の深さが互いに異なるサンプル１～４のリーク電流を比較した。チャネル領域１２５の深さは、例えば、図３及び図４において、半導体チップ１２の第１主面１２Ａからチャネル領域１２５の底部１２６の下端までの深さＤＣ１（図３）および深さＤＣ２（図４）であってもよい。チャネル領域１２５の深さは、例えば、第３不純物領域１２３（後述するエピタキシャル層１２９）にイオン注入及び熱拡散によって第２不純物領域１２２を形成する際、イオン注入の加速電圧を変更することによって制御することができる。イオン注入の注入対象である第３不純物領域１２３の比抵抗は、ここでは３．５Ω・ｃｍ以上４．５Ω・ｃｍ以下である。
【0065】
サンプル１は、第３不純物領域１２３に対して、１８０ｋｅＶ及び７０ｋｅＶの２段階でｎ型不純物（この実施形態では、Ｐ（リン））を注入し、熱拡散することによって形成されたチャネル領域１２５を有する設定である。サンプル２は、第３不純物領域１２３に対して、１８０ｋｅＶ及び１４０ｋｅＶの２段階でｎ型不純物（この実施形態では、Ｐ（リン））を注入し、熱拡散することによって形成されたチャネル領域１２５を有する設定である。サンプル１及び２のチャネル領域１２５は、例えば、図３に示すように、ゲートトレンチ１５の下端１５２よりも第１主面１２Ａ側に位置する底部１２６を有していてもよい。
【0066】
サンプル３は、第３不純物領域１２３に対して、２８０ｋｅＶ及び１４０ｋｅＶの２段階でｎ型不純物（この実施形態では、Ｐ（リン））を注入し、熱拡散することによって形成されたチャネル領域１２５を有する設定である。サンプル４は、第３不純物領域１２３に対して、２８０ｋｅＶ、１４０ｋｅＶ及び７０ｋｅＶの３段階でｎ型不純物（この実施形態では、Ｐ（リン））を注入し、熱拡散することによって形成されたチャネル領域１２５を有する設定である。サンプル３及び４のチャネル領域１２５は、例えば、図４に示すように、ゲートトレンチ１５の下端１５２よりも第２主面１２Ｂ側に位置する底部１２６を有している。
【0067】
図１０を参照してサンプル１～４のリーク電流を比較すると、サンプル１及び２のリーク電流が、サンプル３及び４のリーク電流に比べて、逆方向電圧の印加範囲全体にわたって小さいことが分かる。従って、リーク電流を低減する観点では、チャネル領域１２５の底部１２６の深さ位置は、ゲートトレンチ１５の下端１５２に対して第２主面１２Ｂ側（図４）よりも、第１主面１２Ａ側（図３）であることが好ましい。この実施形態では、半導体装置１に１００Ｖ以上の耐圧を付与するために、第３不純物領域１２３の比抵抗が３．５Ω・ｃｍ以上４．５Ω・ｃｍ以下であり、比較的高い。そのため、イオン注入されたｎ型不純物イオンの拡散範囲が広がりやすく、ゲートトレンチ１５の下端１５２よりもチャネル領域１２５が突出しやすい。そこで、サンプル１及び２のように、イオン注入時の加速電圧を低くすることによって、リーク電流を低減することができる。つまり、リーク電流を低減する１つの手法として、第２不純物領域１２２のイオン注入時の加速電圧の低加速化を提供することができる。
［外周領域６３の構造とリーク電流及びデバイス耐圧との関係］
次に、半導体素子３の外周領域６３の構造が、リーク電流及びデバイス耐圧に与える影響について説明する。
＜第２不純物領域１２２の第１導電型領域１３０の形成によるリーク電流の低減効果＞
以下では、サンプル５～１１に基づき、外周領域６３の第２不純物領域１２２に第１導電型領域１３０を形成することによってリーク電流が低減することを説明する。
［外周領域６３の構造とリーク電流及びデバイス耐圧との関係］
次に、半導体素子３の外周領域６３の構造が、リーク電流及びデバイス耐圧に与える影響について説明する。
＜第２不純物領域１２２の第１導電型領域１３０の形成によるリーク電流の低減効果＞
以下では、サンプル５～１１に基づき、外周領域６３の第２不純物領域１２２に第１導電型領域１３０を形成することによってリーク電流が低減することを説明する。
【0068】
図１１は、サンプル５～８に係る半導体素子３の模式的な平面図である。図１２は、サンプル５に係る半導体素子３の模式的な断面図である。図１３は、サンプル６に係る半導体素子３の模式的な断面図である。図１４は、サンプル７に係る半導体素子３の模式的な断面図である。図１５は、サンプル８に係る半導体素子３の模式的な断面図である。図１６は、サンプル９に係る半導体素子３の模式的な平面図である。図１７は、サンプル９に係る半導体素子３の模式的な断面図である。図１８は、サンプル１０に係る半導体素子３の模式的な平面図である。図１９は、サンプル１０に係る半導体素子３の模式的な断面図である。図２０は、サンプル１１に係る半導体素子３の模式的な平面図である。図２１は、サンプル１１に係る半導体素子３の模式的な断面図である。図１１、図１６、図１８及び図２０では、半導体チップ１２の第１主面１２Ａよりも上の構造を省略して示している。
【0069】
図１１～図２１では、第２不純物領域１２２の第１導電型領域１３０の形成によるリーク電流の低減効果の説明に必要な構成を選択的に示しており、例えばゲート絶縁膜１６などを省略している。
まず、図１１～図２１を参照して、半導体素子３の外周領域６３の構造のうちサンプル５～１１に共通する構造を説明する。
まず、図１１～図２１を参照して、半導体素子３の外周領域６３の構造のうちサンプル５～１１に共通する構造を説明する。
【0070】
前述のように、半導体チップ１２は、第１主面１２Ａと、第１主面１２Ａの反対側の第２主面１２Ｂとを有している。外周領域６３において半導体チップ１２の第１主面１２Ａ側の表層部には、第３不純物領域１２３が形成されており、第３不純物領域１２３の表層部には第２不純物領域１２２が形成されている。
第２不純物領域１２２は、図１１、図１６、図１８及び図２０に示すように、アクティブ領域６４から外周領域６３に向かって、第３不純物領域１２３の表層部全体にわたって連続的に形成されたウェル領域である。ここで、アクティブ領域６４から外周領域６３にわたって第２不純物領域１２２が連続的に形成されているとは、アクティブ領域６４のチャネル領域１２５から同じ導電型の不純物領域が、半導体チップ１２の第１主面１２Ａに沿う横方向に沿って連続していることを示している。例えば、第２不純物領域１２２は、平面視において、第１導電型領域１３０、第１外周トレンチ４０及び第２外周トレンチ４２の形成部分を除いて、第１主面１２Ａの全体に形成されていてもよい。
第２不純物領域１２２は、図１１、図１６、図１８及び図２０に示すように、アクティブ領域６４から外周領域６３に向かって、第３不純物領域１２３の表層部全体にわたって連続的に形成されたウェル領域である。ここで、アクティブ領域６４から外周領域６３にわたって第２不純物領域１２２が連続的に形成されているとは、アクティブ領域６４のチャネル領域１２５から同じ導電型の不純物領域が、半導体チップ１２の第１主面１２Ａに沿う横方向に沿って連続していることを示している。例えば、第２不純物領域１２２は、平面視において、第１導電型領域１３０、第１外周トレンチ４０及び第２外周トレンチ４２の形成部分を除いて、第１主面１２Ａの全体に形成されていてもよい。
【0071】
第２不純物領域１２２は、第１電位ウェル領域１３２と、フローティング領域１３３とを含んでいてもよい。第１電位ウェル領域１３２は、第１外周トレンチ４０の内側領域に形成されている。第１電位ウェル領域１３２は、アクティブ領域６４において、層間絶縁膜１７に形成された第３コンタクトプラグ１３４を介して、第１導電膜５１に電気的に接続されている。これにより、第１電位ウェル領域１３２は、第１導電膜５１と同電位となる。この実施形態では、第１電位ウェル領域１３２は、ソース電位に固定されたソース電位ウェル領域であってもよい。
【0072】
フローティング領域１３３は、第１外周トレンチ４０の外側領域に形成されている。フローティング領域１３３は、第１外周トレンチ４０によって、第１電位ウェル領域１３２から物理的に分離されている。また、フローティング領域１３３は、第１導電膜５１、第２導電膜５２及び第３導電膜５３に接続されておらず、電気的にフローティングされた領域である。
【0073】
第１導電型領域１３０は、外周領域６３において、第２不純物領域１２２が選択的に形成されていない領域であり、半導体チップ１２の第１主面１２Ａから露出している。第１導電型領域１３０は、第２不純物領域１２２とは異なる導電型を有する領域であってもよい。例えば、第２不純物領域１２２が第１導電型のウェル領域と定義されてもよい。この実施形態では、第２不純物領域１２２がｎ型であり、第１導電型領域１３０がｐ型である。
【0074】
第２外周トレンチ４２は、第１トレンチ４２１と、第２トレンチ４２２とを含んでいてもよい。第１トレンチ４２１は、第２外周トレンチ４２のうち第１外周トレンチ４０に隣接しているトレンチである。第１トレンチ４２１は、第１外周トレンチ４０から半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂ側に第１外周ピッチＰ２を隔てて形成されている。また、第１トレンチ４２１は、層間絶縁膜１７を挟んで第２導電膜５２（フィンガー電極部５２２）に対向している。
【0075】
第２トレンチ４２２は、第１トレンチ４２１から半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂ側に第２外周ピッチＰ３を隔てて形成された複数のトレンチである。第２外周ピッチＰ３は、第１トレンチ４２１と最も内側の第２トレンチ４２２との距離であってもよい。複数の第２トレンチ４２２は、互いに等しい第３外周ピッチＰ４を空けて配列されている。複数の第２トレンチ４２２のうち何本かは、層間絶縁膜１７を挟んで第２導電膜５２（フィンガー電極部５２２）に対向している。複数の第２トレンチ４２２の残りは、層間絶縁膜１７を挟んで隙間領域２０に対向している。
【0076】
第３導電膜５３は、半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂの近傍に形成された外周電極である。第３導電膜５３は、層間絶縁膜１７に形成された外周コンタクトプラグ１３５（外周コンタクト部）を介して、半導体チップ１２に接続されている。外周コンタクトプラグ１３５は、図１１、図１６、図１８及び図２０に示すように、平面視において、第２トレンチ４２２を取り囲む環状に形成されている。この実施形態では、複数の外周コンタクトプラグ１３５が形成されている。
【0077】
なお、この実施形態では、外周領域６３に形成された環状のトレンチである第１外周トレンチ４０および第２外周トレンチ４２を含むグループとして、トレンチ群１３６と定義してもよい。トレンチ群１３６は、図１２～図１５、図１７、図１９及び図２１では、全ての第１外周トレンチ４０及び第２外周トレンチ４２を含むように示されているが、第１外周トレンチ４０及び第２外周トレンチ４２のうちの第１主面１２Ａに沿って連続する何本かを選択的に含むものであってもよい。
【0078】
次に、サンプル５～８の間において互いに異なる外周領域６３の構造を個別に説明する。まず、図１１及び図１２を参照して、サンプル５について説明する。
サンプル５では、図１１に示すように、第１導電型領域１３０は、アクティブ領域６４を取り囲む環状に形成されている。これにより、外周領域６３において、第２不純物領域１２２は、第１部分７０と、第２部分７１とに分断されている。
サンプル５では、図１１に示すように、第１導電型領域１３０は、アクティブ領域６４を取り囲む環状に形成されている。これにより、外周領域６３において、第２不純物領域１２２は、第１部分７０と、第２部分７１とに分断されている。
【0079】
第１導電型領域１３０は、第３不純物領域１２３の一部が半導体チップ１２の第１主面１２Ａから露出することによって形成されている、従って、第１導電型領域１３０のｐ型不純物濃度は、第３不純物領域１２３のｐ型不純物濃度であってもよい。第１導電型領域１３０は、半導体チップ１２の厚さ方向において、第３不純物領域１２３との間に１桁以下の濃度差を有する第１導電型（この実施形態では、ｐ型）の不純物領域８０であってもよい。つまり、第１導電型領域１３０は、第３不純物領域１２３の一部からなる不純物領域８０であるが、半導体素子３の製造条件などの影響によって、第２不純物領域１２２に対して第２主面１２Ｂ側の第３不純物領域１２３との間に、１桁以下の濃度差を有する場合がある。例えば、第２主面１２Ｂ側の第３不純物領域１２３のｐ型不純物濃度が１０１５ｃｍ－３で表されるのに対して、不純物領域８０のｐ型不純物濃度は、１×１０１６ｃｍ－３と表されてもよい。
【0080】
第１導電型領域１３０は、隙間領域２０の直下の領域と第３導電膜５３の直下の領域との間に跨って形成されている。第１導電型領域１３０は、第１外周トレンチ４０及び第２外周トレンチ４２に沿う環状に形成されており、複数の第２外周トレンチ４２のうちの何本かを選択的に内側に含み、かつ第２外周トレンチ４２に重なっている。より具体的には、環状の第１導電型領域１３０は、その全周にわたって同じ第２外周トレンチ４２を内側に含む。つまり、第１導電型領域１３０に含まれる第２外周トレンチ４２は、平面視において、第１導電型領域１３０から食み出ず、第１導電型領域１３０内に完全に収まっている。
【0081】
図１１を参照して、第２不純物領域１２２の第１部分７０は、第１導電型領域１３０に取り囲まれた内側領域に島状に形成され、第２部分７１は、第１導電型領域１３０を取り囲む外側領域に環状に形成されている。第１部分７０と第１導電型領域１３０との境界部（第１境界部７５）は、隙間領域２０の直下の領域に形成されている。第１境界部７５は、半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに向かって間隔を空けて環状に広がるトレンチ４０，４２を含むトレンチ群１３６の径方向途中に形成されていてもよい。一方、第１導電型領域１３０と第２部分７１との境界部（第２境界部７７）は、第３導電膜５３の直下の領域であって、かつ半導体チップ１２における外周コンタクトプラグ１３５の接続位置よりも内側に形成されている。第２部分７１は、第２境界部７７から半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに至るように形成されている。半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂには、第２不純物領域１２２の第２部分７１が露出している。
【0082】
複数の第２外周トレンチ４２のうち、半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに向かって連続して配列され、第１主面１２Ａから露出した第１導電型領域１３０に形成された複数の第２外周トレンチ４２は、第１トレンチ群７３と定義されてもよい。一方、複数の第２外周トレンチ４２のうち第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに向かって連続して配列され、第１主面１２Ａから第２不純物領域１２２を貫通し、第３不純物領域１２３に達するように形成された複数の第２外周トレンチ４２は、第２トレンチ群７４と定義されてもよい。第１トレンチ群７３が相対的に外側に形成され、第２トレンチ群７４は、第１トレンチ群７３に取り囲まれるように、相対的に内側に形成されていてもよい。
【0083】
第１トレンチ群７３に属する第２外周トレンチ４２の側面は、第１導電型領域１３０（サンプル５では、第３不純物領域１２３の一部）で形成され、第２トレンチ群７４に属する第２外周トレンチ４２の側面は、第２不純物領域１２２で形成されている。
また、第１トレンチ群７３と第２トレンチ群７４との境界に位置し、第２不純物領域１２２と第１導電型領域１３０との第１境界部７５を形成する第２外周トレンチ４２は、境界トレンチ７６であってもよい。境界トレンチ７６の側面は、断面視一方側（例えば内側）が第２不純物領域１２２で形成され、断面視他方側（例えば外側）が第１導電型領域１３０で形成されている。境界トレンチ７６（第１境界部７５）は、隙間領域２０の直下の領域に位置している。
また、第１トレンチ群７３と第２トレンチ群７４との境界に位置し、第２不純物領域１２２と第１導電型領域１３０との第１境界部７５を形成する第２外周トレンチ４２は、境界トレンチ７６であってもよい。境界トレンチ７６の側面は、断面視一方側（例えば内側）が第２不純物領域１２２で形成され、断面視他方側（例えば外側）が第１導電型領域１３０で形成されている。境界トレンチ７６（第１境界部７５）は、隙間領域２０の直下の領域に位置している。
【0084】
図１１に示すように、第１境界部７５が境界トレンチ７６（第２外周トレンチ４２）であるため、第１境界部７５は、第２外周トレンチ４２の形状と同様に、弧状に湾曲したコーナ部８５を有する平面視四角環状に形成されている。第２境界部７７も同様に、弧状に湾曲したコーナ部８６を有する平面視四角環状に形成されている。従って、第１導電型領域１３０は、内周縁および外周縁がともに、弧状に湾曲したコーナ部８５，８６を有する平面視四角環状に形成されている。第１境界部７５及び第２境界部７７のコーナ部を弧状に湾曲させることによって、これらの境界部７５，７７のコーナ部に電界が集中することを抑制することができる。
【0085】
また、第２不純物領域１２２の第１部分７０と第２部分７１とに挟まれた第１導電型領域１３０の幅Ｗ４は、例えば、８μｍ以上１５μｍ以下（好ましくは、１０μｍ程度）であってもよい。
そして、第１導電型領域１３０を形成するには、例えば、半導体基板１２７上にエピタキシャル層１２９を成長させた後、第１導電型領域１３０のパターンに対応するマスクを介して、半導体チップ１２にｎ型不純物を注入し、熱拡散することによって第２不純物領域１２２を形成すればよい。半導体チップ１２においてマスクで覆われた部分には、ｎ型不純物が注入されず、エピタキシャル層１２９（第３不純物領域１２３）の導電型が維持された第１導電型領域１３０が形成される。
そして、第１導電型領域１３０を形成するには、例えば、半導体基板１２７上にエピタキシャル層１２９を成長させた後、第１導電型領域１３０のパターンに対応するマスクを介して、半導体チップ１２にｎ型不純物を注入し、熱拡散することによって第２不純物領域１２２を形成すればよい。半導体チップ１２においてマスクで覆われた部分には、ｎ型不純物が注入されず、エピタキシャル層１２９（第３不純物領域１２３）の導電型が維持された第１導電型領域１３０が形成される。
【0086】
次に、図１１及び図１３を参照して、サンプル６について説明する。
サンプル６は、サンプル５の第１導電型領域１３０の幅Ｗ４よりも狭い、第１導電型領域１３０の幅Ｗ５を有している。幅Ｗ５は、例えば、３μｍ以上７μｍ以下（好ましくは、６μｍ程度）であってもよい。サンプル６のその他の構成については、サンプル５と同様である。なお、第１導電型領域１３０の幅Ｗ４を幅Ｗ５に変更するには、第２不純物領域１２２を形成する際に使用するマスクのパターン（幅）を変更すればよい。
サンプル６は、サンプル５の第１導電型領域１３０の幅Ｗ４よりも狭い、第１導電型領域１３０の幅Ｗ５を有している。幅Ｗ５は、例えば、３μｍ以上７μｍ以下（好ましくは、６μｍ程度）であってもよい。サンプル６のその他の構成については、サンプル５と同様である。なお、第１導電型領域１３０の幅Ｗ４を幅Ｗ５に変更するには、第２不純物領域１２２を形成する際に使用するマスクのパターン（幅）を変更すればよい。
【0087】
次に、図１１及び図１４を参照して、サンプル７について説明する。
サンプル７は、サンプル５の第１導電型領域１３０の幅Ｗ４よりも広い、第１導電型領域１３０の幅Ｗ６を有している。幅Ｗ６は、例えば、８μｍ以上１５μｍ以下（好ましくは、１３μｍ程度）であってもよい。サンプル７のその他の構成については、サンプル５と同様である。なお、第１導電型領域１３０の幅Ｗ４を幅Ｗ６に変更するには、第２不純物領域１２２を形成する際に使用するマスクのパターン（幅）を変更すればよい。
サンプル７は、サンプル５の第１導電型領域１３０の幅Ｗ４よりも広い、第１導電型領域１３０の幅Ｗ６を有している。幅Ｗ６は、例えば、８μｍ以上１５μｍ以下（好ましくは、１３μｍ程度）であってもよい。サンプル７のその他の構成については、サンプル５と同様である。なお、第１導電型領域１３０の幅Ｗ４を幅Ｗ６に変更するには、第２不純物領域１２２を形成する際に使用するマスクのパターン（幅）を変更すればよい。
【0088】
次に、図１１及び図１５を参照して、サンプル８について説明する。
サンプル８では、第３不純物領域１２３よりも高い不純物濃度を有する高濃度不純物領域７８によって第１導電型領域１３０が形成されている。例えば、第３不純物領域１２３のｐ型不純物濃度が１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であるのに対し、高濃度不純物領域７８のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。高濃度不純物領域７８のｐ型不純物濃度は、半導体基板１２７及び第１不純物領域１２１のｐ型不純物濃度と同じであってもよい。
サンプル８では、第３不純物領域１２３よりも高い不純物濃度を有する高濃度不純物領域７８によって第１導電型領域１３０が形成されている。例えば、第３不純物領域１２３のｐ型不純物濃度が１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下であるのに対し、高濃度不純物領域７８のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であってもよい。高濃度不純物領域７８のｐ型不純物濃度は、半導体基板１２７及び第１不純物領域１２１のｐ型不純物濃度と同じであってもよい。
【0089】
高濃度不純物領域７８は、第３不純物領域１２３の表層部に選択的に形成されている。また、図１５に示すように、高濃度不純物領域７８の深さは、第２外周トレンチ４２よりも深くてもよい。これにより、高濃度不純物領域７８は、第２外周トレンチ４２の下端よりも第２主面１２Ｂ側に突出する底部７９を有していてもよい。サンプル８のその他の構成については、サンプル５と同様である。
【0090】
高濃度不純物領域７８を形成するには、例えば、半導体基板１２７上にエピタキシャル層１２９を成長させた後、マスクを使用しないで、半導体チップ１２の第１主面１２Ａの全面にｎ型不純物を注入し、熱拡散することによって第２不純物領域１２２を形成する。次に、高濃度不純物領域７８のパターンに対応する開口を有するマスクを介して、半導体チップ１２の第１主面１２Ａにｐ型不純物を注入し、熱拡散することによって高濃度不純物領域７８を形成する。
【0091】
次に、図１６及び図１７を参照して、サンプル９について説明する。
サンプル９は、サンプル５の第１導電型領域１３０の幅Ｗ４よりも広い、第１導電型領域１３０の幅Ｗ７を有している。幅Ｗ７は、例えば、２０μｍ以上２７μｍ以下（好ましくは、２７μｍ程度）であってもよい。より具体的には、サンプル９では、第１トレンチ４２１が境界トレンチ７６を形成している。従って、第２不純物領域１２２は、第１トレンチ４２１を境界にして、内側の第１部分７０と外側の第２部分７１とに分断されている。第２境界部７７の位置は、サンプル５と同じ位置であってもよい。これにより、第２トレンチ４２２の全て（境界トレンチ７６を除く）が、第１導電型領域１３０に形成された第１トレンチ群７３に含まれていてもよい。サンプル９のその他の構成については、サンプル５と同様である。なお、第１導電型領域１３０の幅Ｗ４を幅Ｗ７に変更するには、第２不純物領域１２２を形成する際に使用するマスクのパターン（幅）を変更すればよい。
サンプル９は、サンプル５の第１導電型領域１３０の幅Ｗ４よりも広い、第１導電型領域１３０の幅Ｗ７を有している。幅Ｗ７は、例えば、２０μｍ以上２７μｍ以下（好ましくは、２７μｍ程度）であってもよい。より具体的には、サンプル９では、第１トレンチ４２１が境界トレンチ７６を形成している。従って、第２不純物領域１２２は、第１トレンチ４２１を境界にして、内側の第１部分７０と外側の第２部分７１とに分断されている。第２境界部７７の位置は、サンプル５と同じ位置であってもよい。これにより、第２トレンチ４２２の全て（境界トレンチ７６を除く）が、第１導電型領域１３０に形成された第１トレンチ群７３に含まれていてもよい。サンプル９のその他の構成については、サンプル５と同様である。なお、第１導電型領域１３０の幅Ｗ４を幅Ｗ７に変更するには、第２不純物領域１２２を形成する際に使用するマスクのパターン（幅）を変更すればよい。
【0092】
次に、図１８及び図１９を参照して、サンプル１０について説明する。
サンプル１０は、サンプル５の第１導電型領域１３０の幅Ｗ４よりも狭い、第１導電型領域１３０の幅Ｗ８を有している。幅Ｗ８は、例えば、３μｍ以上７μｍ以下（好ましくは、５μｍ程度）であってもよい。より具体的には、サンプル１０では、第２外周トレンチ４２の最も外側のトレンチが境界トレンチ７６を形成している。従って、第２外周トレンチ４２の全てが第２不純物領域１２２を貫通して形成されている。
サンプル１０は、サンプル５の第１導電型領域１３０の幅Ｗ４よりも狭い、第１導電型領域１３０の幅Ｗ８を有している。幅Ｗ８は、例えば、３μｍ以上７μｍ以下（好ましくは、５μｍ程度）であってもよい。より具体的には、サンプル１０では、第２外周トレンチ４２の最も外側のトレンチが境界トレンチ７６を形成している。従って、第２外周トレンチ４２の全てが第２不純物領域１２２を貫通して形成されている。
【0093】
また、サンプル１０では、第２境界部７７は、第３導電膜５３の直下の領域であって、かつ半導体チップ１２における外周コンタクトプラグ１３５の接続位置よりも外側に形成されている。これにより、第１導電型領域１３０は、外周コンタクトプラグ１３５を内側に含み、かつ半導体チップ１２の厚さ方向において第３導電膜５３に対向して形成されている。サンプル１０のその他の構成については、サンプル５と同様である。なお、第１導電型領域１３０の幅Ｗ４を幅Ｗ８に変更するには、第２不純物領域１２２を形成する際に使用するマスクのパターン（幅）を変更すればよい。
【0094】
次に、図２０及び図２１を参照して、サンプル１１について説明する。
サンプル１１では、サンプル５の第２不純物領域１２２の第２部分７１が省略されている。従って、第１導電型領域１３０は、境界トレンチ７６から半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに至るように形成されている。これにより、第１導電型領域１３０は、外周コンタクトプラグ１３５を内側に含み、かつ半導体チップ１２の厚さ方向において第３導電膜５３に対向して形成されている。サンプル１１のその他の構成については、サンプル５と同様である。
サンプル１１では、サンプル５の第２不純物領域１２２の第２部分７１が省略されている。従って、第１導電型領域１３０は、境界トレンチ７６から半導体チップ１２の第１端面３１Ａ，３１Ｂ及び第２端面３２Ａ，３２Ｂに至るように形成されている。これにより、第１導電型領域１３０は、外周コンタクトプラグ１３５を内側に含み、かつ半導体チップ１２の厚さ方向において第３導電膜５３に対向して形成されている。サンプル１１のその他の構成については、サンプル５と同様である。
【0095】
そして、サンプル５～１１及び第１導電型領域１３０が形成されていないサンプル１２（図２２）参照に対して、高温逆バイアス試験（HTRB：High Temperature Reverse Bias Test）を実施した。ＨＴＲＢ試験では、１５０℃の環境下において、第４導電膜５４（裏面ドレイン電極）に対して－１００Ｖの電圧が第１導電膜５１（表面ソース電極）を、１０００時間継続して印加した。一方、室温における電流－電圧特性を測定した（初期特性）。そして、初期特性と、ＨＴＲＢ試験の開始２５０時間以上後の特性とを比較することによって、第１導電型領域１３０の形成によってリーク電流が低減できているかどうかを確認した。
【0096】
その結果、サンプル５～１１では、ストレスが２５０時間以上印加された後であっても、リーク電流が十分に抑制されていた。特に、第１導電型領域１３０の幅Ｗ４，Ｗ６が８μｍ以上１５μｍ以下であるサンプル５及び７では、リーク電流の値が、ストレス印加前の初期リーク電流に対してほとんど変動しなかった。
この点、ＨＴＲＢ試験と同条件の逆方向電圧を印加したときの電流経路をサンプル５～１２のそれぞれについてシミュレーションで検証した。その結果、第１導電型領域１３０が形成されていないサンプル１２では、半導体チップ１２の厚さ方向に流れる電流の一部が、第１主面１２Ａに沿って第３導電膜５３（外周電極）へリークしていることが明らかとなった。これに対し、サンプル５～１１では、そのような外周部分へのリークを確認できなかった。つまり、外周領域６３において第２不純物領域１２２を選択的に除去することによって、半導体チップ１２の外周からのリーク成分を抑制できると考えられる。
この点、ＨＴＲＢ試験と同条件の逆方向電圧を印加したときの電流経路をサンプル５～１２のそれぞれについてシミュレーションで検証した。その結果、第１導電型領域１３０が形成されていないサンプル１２では、半導体チップ１２の厚さ方向に流れる電流の一部が、第１主面１２Ａに沿って第３導電膜５３（外周電極）へリークしていることが明らかとなった。これに対し、サンプル５～１１では、そのような外周部分へのリークを確認できなかった。つまり、外周領域６３において第２不純物領域１２２を選択的に除去することによって、半導体チップ１２の外周からのリーク成分を抑制できると考えられる。
【0097】
以上より、本開示の実施形態に係る半導体装置１が、逆方向リーク電流を低減できる構造を提供することが明らかとなった。
＜第２不純物領域１２２の第１導電型領域１３０の形成によるデバイス耐圧の向上効果＞
次に、第１導電型領域１３０の形成によってデバイス耐圧が向上できているかどうかをシミュレーションで確認した。図２３は、その結果を示す図である。図２３の横軸は、ソース－ドレイン間に印加される逆方向電圧（ドレイン電圧ＶＤ）の大きさを示しており、横軸の右側ほど逆方向電圧の絶対値が大きいことを示している。図２３の縦軸は、ソース－ドレイン間に逆方向電圧を印加したときのリーク電流（ドレイン電流ＩＤ）の大きさを示しており、縦軸の上側ほどリーク電流が大きいことを示している。
＜第２不純物領域１２２の第１導電型領域１３０の形成によるデバイス耐圧の向上効果＞
次に、第１導電型領域１３０の形成によってデバイス耐圧が向上できているかどうかをシミュレーションで確認した。図２３は、その結果を示す図である。図２３の横軸は、ソース－ドレイン間に印加される逆方向電圧（ドレイン電圧ＶＤ）の大きさを示しており、横軸の右側ほど逆方向電圧の絶対値が大きいことを示している。図２３の縦軸は、ソース－ドレイン間に逆方向電圧を印加したときのリーク電流（ドレイン電流ＩＤ）の大きさを示しており、縦軸の上側ほどリーク電流が大きいことを示している。
【0098】
図２３を参照して、サンプル５～１１ではいずれも、サンプル１２のブレークダウン電圧Ｖ１に比べて高い電圧Ｖ２，Ｖ３でブレークダウンしていた。特に、図１７の第１導電型領域１３０の幅Ｗ７が比較的広い（例えば、２０μｍ以上２７μｍ以下）サンプル９を除くサンプル５～８及びサンプル１０～１１では、より高い電圧Ｖ３でブレークダウンしていた。つまり、第１導電型領域１３０の形成によってデバイス耐圧を向上できるが、第１導電型領域１３０の幅を広げすぎない方が、デバイス耐圧を一層向上できることが明らかとなった。
【0099】
この点、サンプル５～１１の外周領域６３における空乏層８３の伸びをシミュレーションで検証した。その結果、サンプル９では、第１トレンチ４２１から第３導電膜５３の直下の領域まで、第２不純物領域１２２が除去された第１導電型領域１３０が続くため、例えば図２７の矢印８４で示す部分付近において、空乏層８３を外側に伸ばす効果が弱くなっていた。一方、図２４～図２６及び図２８～図２９に示すように、サンプル５～８及びサンプル１０～１１では、矢印８４で示す部分付近においても、空乏層８３が外側に十分伸びていた。この空乏層８３の伸びの差が、デバイス耐圧の向上効果に影響したと考えられる。
【0100】
以上より、本開示の実施形態に係る半導体装置１が、デバイス耐圧を向上できる構造を提供することが明らかとなった。
＜外周トレンチ４０，４２のピッチ変更によるデバイス耐圧の向上効果＞
以下では、サンプル１３～１６に基づき、第１外周トレンチ４０の本数、及び外周ピッチＰ２，Ｐ３，Ｐ４の変更によってデバイス耐圧が向上することを説明する。
＜外周トレンチ４０，４２のピッチ変更によるデバイス耐圧の向上効果＞
以下では、サンプル１３～１６に基づき、第１外周トレンチ４０の本数、及び外周ピッチＰ２，Ｐ３，Ｐ４の変更によってデバイス耐圧が向上することを説明する。
【0101】
図３０は、サンプル１３に係る半導体素子３の模式的な断面図である。図３１は、サンプル１３に係る半導体素子３の模式的な断面図である。図３２は、サンプル１４に係る半導体素子３の模式的な断面図である。図３３は、サンプル１５に係る半導体素子３の模式的な断面図である。
サンプル１３～１６の構造は、基本的にサンプル５と同じであるが、サンプル５と異なる構造は次の通りである。
サンプル１３～１６の構造は、基本的にサンプル５と同じであるが、サンプル５と異なる構造は次の通りである。
【0102】
まず、サンプル１３は、第１外周トレンチ４０が１本である点において、第１外周トレンチ４０を２本有するサンプル５と異なっている。サンプル１３では、サンプル５の外側トレンチ４０５が省略されている。サンプル１３は、サンプル５と同じ構造である。
サンプル１４は、第１外周トレンチ４０が３本である点において、第１外周トレンチ４０を２本有するサンプル５と異なっている。サンプル１４では、サンプル５の内側トレンチ４０４のさらに内側（アクティブ領域６４側）に第１外周トレンチ４０が追加され、追加された第１外周トレンチ４０が内側トレンチ４０４とされている。一方、サンプル５の既存の第１外周トレンチ４０は、外側トレンチ４０５とされている。
サンプル１４は、第１外周トレンチ４０が３本である点において、第１外周トレンチ４０を２本有するサンプル５と異なっている。サンプル１４では、サンプル５の内側トレンチ４０４のさらに内側（アクティブ領域６４側）に第１外周トレンチ４０が追加され、追加された第１外周トレンチ４０が内側トレンチ４０４とされている。一方、サンプル５の既存の第１外周トレンチ４０は、外側トレンチ４０５とされている。
【0103】
サンプル１５は、第１外周トレンチ４０が４本である点において、第１外周トレンチ４０を２本有するサンプル５と異なっている。サンプル１４では、サンプル５の内側トレンチ４０４のさらに内側（アクティブ領域６４側）に第１外周トレンチ４０が２本追加され、追加された第１外周トレンチ４０のうち内側のトレンチが内側トレンチ４０４とされている。一方、追加された第１外周トレンチ４０のうち外側のトレンチ、及びサンプル５の既存の第１外周トレンチ４０は、外側トレンチ４０５とされている。
【0104】
次に、サンプル１３～１６それぞれの外周ピッチＰ２，Ｐ３，Ｐ４を変数とし、外周ピッチＰ２，Ｐ３，Ｐ４の変化によってブレークダウン電圧がどのように変動するかをシミュレーションで検証した。図３４～図３６は、その結果を示す図である。
図３４は、第１外周ピッチＰ２とデバイス耐圧との関係を示す図であって、サンプル１３～１５の検証結果を示す図である。図３４の横軸は、第１外周ピッチＰ２の大きさ示している。図３４の縦軸は、ソース－ドレイン間に逆方向電圧を印加したときのブレークダウン電圧（ＢＶＤＳＳ）の大きさを示しており、縦軸の上側ほどブレークダウン電圧（ＢＶＤＳＳ）が大きいことを示している。
図３４は、第１外周ピッチＰ２とデバイス耐圧との関係を示す図であって、サンプル１３～１５の検証結果を示す図である。図３４の横軸は、第１外周ピッチＰ２の大きさ示している。図３４の縦軸は、ソース－ドレイン間に逆方向電圧を印加したときのブレークダウン電圧（ＢＶＤＳＳ）の大きさを示しており、縦軸の上側ほどブレークダウン電圧（ＢＶＤＳＳ）が大きいことを示している。
【0105】
第１外周ピッチＰ２に関連する検証では、第１外周ピッチＰ２の値として、１．２８μｍ、２．２８μｍ、３．２８μｍ、４．２８μｍ、５．２８μｍ及び６．２８μｍを採用し、各第１外周ピッチＰ２の場合のブレークダウン電圧を確認した。なお、ゲートトレンチ１５のピッチＰ１を１μｍと設定しているので、第１外周ピッチＰ２の値は、それぞれ、ゲートトレンチ１５のピッチＰ１（セルピッチ）の１．２８倍、２．２８倍、３．２８倍、４．２８倍、５．２８倍及び６．２８倍と定義してもよい。
【0106】
図３４を参照して、サンプル１３～１５のブレークダウン電圧を比較すると、サンプル１３～１５のいずれにおいても、第１外周ピッチＰ２が２．２８μｍ（セルピッチの２．２８倍）、３．２８μｍ（同３．２８倍）及び４．２８μｍ（同４．２８倍）の場合において、比較的高いブレークダウン電圧を達成できていた。以上より、第１外周ピッチＰ２が２．０μｍ以上４．０μｍ以下である場合、若しくは第１外周ピッチＰ２がゲートトレンチ１５のピッチＰ１の２倍以上４倍以下である場合に、デバイス耐圧を特に向上できることが明らかとなった。
【0107】
この点、半導体チップ１２内のインパクトイオン化率に基づいてブレークダウン箇所をシミュレーションで確認した。その結果、第１外周ピッチＰ２が１．２８μｍの場合のように、ゲート電位に固定された第１埋め込み電極４３が埋め込まれた第１外周トレンチ４０と、電気的にフローティングされた第２埋め込み電極４５が埋め込まれた第２外周トレンチ４２との距離が近いと、ブレークダウンが第１外周トレンチ４０の付近で選択的に発生していた。また、第１外周ピッチＰ２が６．２８μｍの場合のように、ゲート電位に固定された第１埋め込み電極４３が埋め込まれた第１外周トレンチ４０と、電気的にフローティングされた第２埋め込み電極４５が埋め込まれた第２外周トレンチ４２との距離が遠いと、ブレークダウンが第２外周トレンチ４２の付近で選択的に発生していた。
【0108】
これに対し、第１外周ピッチＰ２が３．２８μｍの場合では、ゲート電位に固定された第１埋め込み電極４３が埋め込まれた第１外周トレンチ４０と、電気的にフローティングされた第２埋め込み電極４５が埋め込まれた第２外周トレンチ４２とのそれぞれでブレークダウンが発生していた。つまり、第１外周ピッチＰ２が狭すぎず、かつ広すぎない方が、電界を第１外周トレンチ４０及び第２外周トレンチ４２に分散させることができ、デバイス耐圧向上の観点から好ましいと言える。
【0109】
図３５は、第２外周ピッチＰ３とデバイス耐圧との関係を示す図であって、サンプル１３～１６の検証結果を示す図である。図３５の横軸は、第２外周ピッチＰ３の大きさ示している。図３５の縦軸は、ソース－ドレイン間に逆方向電圧を印加したときのブレークダウン電圧（ＢＶＤＳＳ）の大きさを示しており、縦軸の上側ほどブレークダウン電圧（ＢＶＤＳＳ）が大きいことを示している。
【0110】
第２外周ピッチＰ３に関連する検証では、第１外周ピッチＰ２の値を３．２８μｍに固定し、第２外周ピッチＰ３の値として、１μｍ、２μｍ、３μｍ、４μｍ及び５μｍを採用し、各第２外周ピッチＰ３の場合のブレークダウン電圧を確認した。なお、ゲートトレンチ１５のピッチＰ１を１μｍと設定しているので、第２外周ピッチＰ３の値は、それぞれ、ゲートトレンチ１５のピッチＰ１（セルピッチ）の１倍、２倍、３倍、４倍及び５倍と定義してもよい。
【0111】
図３５を参照して、サンプル１３～１６のブレークダウン電圧を比較すると、サンプル１３～１６のいずれにおいても、第２外周ピッチＰ３が２μｍ（セルピッチの２倍）、３μｍ（同３倍）、４μｍ（同４倍）及び５μｍ（同５倍）の場合において、比較的高いブレークダウン電圧を達成できていた。また、第２外周ピッチＰ３が２μｍ～５μｍの範囲では、第２外周ピッチＰ３が広くなってもブレークダウン電圧に大して影響がなかった。以上より、第２外周ピッチＰ３が２．０μｍ以上６．０μｍ以下である場合、若しくは第２外周ピッチＰ３がゲートトレンチ１５のピッチＰ１の２倍以上６倍以下である場合に、デバイス耐圧を特に向上できることが明らかとなった。なお、半導体素子３の小型化を推奨する観点を踏まえると、第２外周ピッチＰ３は、第１外周ピッチＰ２と同程度若しくは第１外周ピッチＰ２よりも小さく留めることが好ましいと言える。
【0112】
図３６は、第３外周ピッチＰ４とデバイス耐圧との関係を示す図であって、サンプル１３～１６の検証結果を示す図である。図３６の横軸は、第３外周ピッチＰ４の大きさ示している。図３６の縦軸は、ソース－ドレイン間に逆方向電圧を印加したときのブレークダウン電圧（ＢＶＤＳＳ）の大きさを示しており、縦軸の上側ほどブレークダウン電圧（ＢＶＤＳＳ）が大きいことを示している。
【0113】
第３外周ピッチＰ４に関連する検証では、第１外周ピッチＰ２の値を３．２８μｍ及び第２外周ピッチＰ３の値を３μｍにそれぞれ固定し、第３外周ピッチＰ４の値として、１μｍ、２μｍ、３μｍ、４μｍ及び５μｍを採用し、各第３外周ピッチＰ４の場合のブレークダウン電圧を確認した。なお、ゲートトレンチ１５のピッチＰ１を１μｍと設定しているので、第３外周ピッチＰ４の値は、それぞれ、ゲートトレンチ１５のピッチＰ１（セルピッチ）の１倍、２倍、３倍、４倍及び５倍と定義してもよい。
【0114】
図３６を参照して、サンプル１３～１６のブレークダウン電圧を比較すると、サンプル１３～１６のいずれにおいても、第３外周ピッチＰ４の値が２μｍ～５μｍの範囲で、ブレークダウン電圧にほとんど変動がなかった。以上より、半導体素子３の小型化を推奨する観点を踏まえると、第３外周ピッチＰ４は、ゲートトレンチ１５のピッチＰ１と同程度（この実施形態では、１μｍ程度）に留めることが好ましいと言える。これにより、半導体素子３の小型化及びデバイス耐圧の向上を両立できることが明らかとなった。
【0115】
本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。
例えば、サンプル１～１１に基づく検証結果では、外周ピッチＰ２，Ｐ３，Ｐ４の大きさはリーク電流の低減効果に特に寄与していない。従って、図３７に示すように、第１外周ピッチＰ２、第２外周ピッチＰ３及び第３外周ピッチＰ４が互いに等しくても、第１導電型領域１３０が形成されていれば、リーク電流を十分に低減することができる。
例えば、サンプル１～１１に基づく検証結果では、外周ピッチＰ２，Ｐ３，Ｐ４の大きさはリーク電流の低減効果に特に寄与していない。従って、図３７に示すように、第１外周ピッチＰ２、第２外周ピッチＰ３及び第３外周ピッチＰ４が互いに等しくても、第１導電型領域１３０が形成されていれば、リーク電流を十分に低減することができる。
【0116】
また、例えば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。例えば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
また、前述の実施形態では、半導体装置１の素子構造の一例としてＭＩＳＦＥＴを取り上げたが、半導体装置１の素子構造は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等であってもよい。
また、前述の実施形態では、半導体装置１の素子構造の一例としてＭＩＳＦＥＴを取り上げたが、半導体装置１の素子構造は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等であってもよい。
【0117】
以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。
この明細書及び図面の記載から以下に付記する特徴が抽出され得る。
［付記１－１］
第１主面（１２Ａ）及び前記第１主面（１２Ａ）の反対側の第２主面（１２Ｂ）と、前記第１主面（１２Ａ）を取り囲む端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）とを有し、前記第１主面（１２Ａ）側にアクティブ領域（６４）及び前記アクティブ領域（６４）の周囲の外周領域（６３）が設定された半導体チップ（１２）と、
前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成された第１電極（５１）と、
前記半導体チップ（１２）の前記第２主面（１２Ｂ）上に形成された第２電極（５４）と、
前記半導体チップ（１２）に形成され、前記第２電極（５４）に電気的に接続された第１導電型の第１領域（１２３，１２９）と、
前記アクティブ領域（６４）に形成され、前記第１電極（５１）と前記第２電極（５４）との間に電流を流す縦型の半導体素子構造（１４）と、
前記半導体チップ（１２）の前記第１主面（１２Ａ）上に前記第１電極（５１）から物理的に分離されて形成され、前記外周領域（６３）において前記半導体チップ（１２）に接続された外周電極（５３）と、
前記第１領域（１２３，１２９）の表層部において前記アクティブ領域（６４）から前記外周領域（６３）にわたって連続的に形成され、少なくとも前記半導体素子構造（１４）の一部を構成する第２導電型のウェル領域（１２２）とを含み、
前記外周領域（６３）には、前記ウェル領域（１２２）が選択的に形成されていない第１導電型領域（１３０）が存在している、半導体装置（１）。
［付記１－２］
前記外周電極（５３）よりも内側において前記外周領域（６３）に形成され、前記アクティブ領域（６４）を取り囲む複数の環状のトレンチ（４０，４２）を含むトレンチ群（１３６）を含み、
前記第１導電型領域（１３０）は、前記複数の環状のトレンチ（４０，４２）のうちの何本かを内側に含み、かつ前記トレンチ群（１３６）に重なって形成されている、付記１－１に記載の半導体装置（１）。
［付記１－３］
前記外周電極（５３）と前記半導体チップ（１２）とを接続する外周コンタクト部（１３５）を含み、
前記第１導電型領域（１３０）は、前記外周コンタクト部（１３５）を内側に含み、かつ前記半導体チップ（１２）の厚さ方向において前記外周電極（５３）に対向して形成されている、付記１－１又は付記１－２に記載の半導体装置（１）。
［付記１－４］
前記第１導電型領域（１３０）は、前記半導体チップ（１２）の前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）に至るように形成されており、
前記ウェル領域（１２２）は、前記第１導電型領域（１３０）に取り囲まれた内側領域に形成されている、付記１－３に記載の半導体装置（１）。
［付記１－５］
前記第１導電型領域（１３０）は、前記アクティブ領域（６４）を取り囲む環状に形成されており、
前記ウェル領域（１２２）は、前記第１導電型領域（１３０）に取り囲まれた内側領域に形成された第１部分（７０）と、前記第１導電型領域（１３０）を取り囲む環状の外側領域に形成された第２部分（７１）とに分断されている、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１）。
［付記１－６］
前記第１部分（７０）と前記第２部分（７１）とに挟まれた前記第１導電型領域（１３０）の幅（Ｗ４，Ｗ６）は、８μｍ以上１５μｍ以下である、付記１－５に記載の半導体装置（１）。
［付記１－７］
前記第１導電型領域（１３０）は、前記第１領域（１２３，１２９）の一部（８０）が前記半導体チップ（１２）の前記第１主面（１２Ａ）から露出することによって形成されている、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１）。
［付記１－８］
前記第１導電型領域（１３０）は、前記第１領域（１２３，１２９）の表層部に選択的に形成され、前記第１領域（１２３，１２９）の第１導電型の不純物濃度よりも高い第１導電型の不純物濃度を有する第２領域（７８）を含む、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１）。
［付記１－９］
前記半導体素子構造（１４）は、セルトレンチ（１５）と、前記セルトレンチ（１５）に埋め込まれた制御電極（１３）と、前記セルトレンチ（１５）の側方に形成され、前記ウェル領域（１２２）によって構成されたチャネル領域（１２５）とを含み、
前記外周電極（５３）よりも内側において前記外周領域（６３）に形成された環状の第１外周トレンチ（４０）と、
前記第１外周トレンチ（４０）に埋め込まれ、前記制御電極（１３）に電気的に接続された第１埋め込み電極（４３）と、
前記第１外周トレンチ（４０）よりも外側かつ前記外周電極（５３）よりも内側において前記外周領域（６３）に形成され、前記第１外周トレンチ（４０）から物理的に分離された複数の環状の第２外周トレンチ（４２）を含む第２外周トレンチ群（４２）と、
前記第２外周トレンチ（４２）に埋め込まれ、前記第１埋め込み電極（４３）から電気的に分離された第２埋め込み電極（４５）とを含み、
前記ウェル領域（１２２）は、前記チャネル領域（１２５）から、前記第１外周トレンチ（４０）及び前記第２外周トレンチ群（４２）の形成部分、並びに前記第１導電型領域（１３０）を除いて、前記第１主面（１２Ａ）に沿う横方向に連続している、付記１－１に記載の半導体装置（１）。
［付記１－１０］
前記第１導電型領域（１３０）は、前記複数の第２外周トレンチ群（４２）のうちの何本かを選択的に内側に含み、かつ前記第２外周トレンチ群（４２）に重なって形成されており、
前記第１外周トレンチ（４０）は、前記半導体チップ（１２）の厚さ方向において前記ウェル領域（１２２）を貫通し、前記第１領域（１２３）に達するように形成されている、付記１－９に記載の半導体装置（１）。
［付記１－１１］
前記外周電極（５３）と前記半導体チップ（１２）とを接続する外周コンタクト部（１３５）を含み、
前記第１導電型領域（１３０）は、前記外周コンタクト部（１３５）を内側に含み、かつ前記半導体チップ（１２）の厚さ方向において前記外周電極（５３）に対向して形成されている、付記１－９又は付記１－１０に記載の半導体装置（１）。
［付記１－１２］
前記第２外周トレンチ群（４２）は、前記第１外周トレンチ（４０）から前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）側に第１外周ピッチ（Ｐ２）を隔てて形成された第１トレンチ（４２１）と、前記第１トレンチ（４２１）から前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）側に第２外周ピッチ（Ｐ３）を隔てて形成され、前記第１外周ピッチ（Ｐ２）及び前記第２外周ピッチ（Ｐ３）よりも狭い第３外周ピッチ（Ｐ４）を隔てて配列された複数の第２トレンチ（４２２）とを含み、
前記複数の第２トレンチ（４２２）は、前記ウェル領域（１２２）と前記第１導電型領域（１３０）との第１境界部（７５）を形成する境界トレンチ（７６）を含む、付記１－９～付記１－１１のいずれか一項に記載の半導体装置（１）。
［付記１－１３］
前記ウェル領域（１２２）は、前記境界トレンチ（７６）に取り囲まれた内側領域に形成された第１部分（７０）と、前記外周電極（５３）の直下の領域において前記第１導電型領域（１３０）との第２境界部（７７）を有し、前記第２境界部（７７）よりも前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）側の環状の外側領域に形成された第２部分（７１）とを含む、付記１－１２に記載の半導体装置（１）。
［付記１－１４］
前記第１部分（７０）と前記第２部分（７１）とに挟まれた前記第１導電型領域（１３０）の幅（Ｗ４，Ｗ６）は、８μｍ以上１５μｍ以下である、付記１－１３に記載の半導体装置（１）。
［付記１－１５］
前記第１導電型領域（１３０）は、前記境界トレンチ（７６）から前記半導体チップ（１２）の前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）に至るように形成されており、
前記ウェル領域（１２２）は、前記境界トレンチ（７６）に取り囲まれた内側領域に形成されている、付記１－１２に記載の半導体装置（１）。
［付記１－１６］
前記ウェル領域（１２２）は、前記第１外周トレンチ（４０）に取り囲まれた内側領域に形成され、前記第１電極（５１）に電気的に接続された第１電位ウェル領域（１３２）と、前記第１外周トレンチ（４０）の外側領域に形成され、電気的にフローティングされたフローティング領域（１３３）とを含む、付記１－９～付記１－１５のいずれか一項に記載の半導体装置（１）。
［付記１－１７］
１００Ｖ以上の耐圧を有する、付記１－１～付記１－１６のいずれか一項に記載の半導体装置（１）。
［付記１－１８］
前記第１領域（１２３，１２９）は、３．５Ω・ｃｍ以上４．５Ω・ｃｍ以下の比抵抗を有している、付記１－１～付記１－１７のいずれか一項に記載の半導体装置（１）。
［付記１－１９］
前記半導体チップ（１２）は、第１不純物濃度を有する第１導電型の半導体基板（１２７）と、前記半導体基板（１２７）上に形成され、前記第１不純物濃度よりも低い第２不純物濃度を有し、前記第１領域（１２３）を構成する第１導電型のエピタキシャル層（１２９）とを含み、
前記エピタキシャル層（１２９）は、７μｍ以上１５μｍ以下の厚さを有している、付記１－１～付記１－１８のいずれか一項に記載の半導体装置（１）。
［付記１－２０］
前記第１不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であり、
前記第２不純物濃度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下である、付記１－１９に記載の半導体装置（１）。
［付記１－２１］
前記チャネル領域（１２５）は、前記セルトレンチ（１５）の側面を形成する側部（１２４）と、前記側部（１２４）の下端から前記セルトレンチ（１５）の側面から離れるように前記第２主面（１２Ｂ）側に張り出す凸状の底部（１２６）とを含み、
前記チャネル領域（１２５）の底部は、前記セルトレンチ（１５）の下端（１５２）よりも前記第１主面（１２Ａ）側に位置している、付記１－９～付記１－１６のいずれか一項に記載の半導体装置（１）。
［付記１－２２］
前記第１外周トレンチ（４０）は、前記セルトレンチ（１５）よりも大きな幅（Ｗ２）で形成されている、付記１－９～付記１－１６のいずれか一項に記載の半導体装置（１）。
［付記１－２３］
前記第１外周トレンチ（４０）は、前記セルトレンチ（１５）よりも大きな深さ（Ｄ２）を有している、付記１－２２に記載の半導体装置（１）。
［付記１－２４］）
前記半導体素子構造（１４）は、前記半導体チップ（１２）の前記第１主面（１２Ａ）から前記セルトレンチ（１５）の深さ方向に順に形成された、第１導電型のソース領域（１２１）、第２導電型の前記チャネル領域（１２５）及び第１導電型のドリフト領域（１２３）を含み、
前記制御電極（１３）は、前記チャネル領域（１２５）にチャネルを形成するゲート電極（１３）を含む、付記１－９～付記１－１６のいずれか一項に記載の半導体装置（１）。
［付記１－２５］
前記半導体チップ（１２）は、シリコンチップを含む、付記１－１～付記１－２４のいずれか一項に記載の半導体装置（１）。
［付記１－２６］
前記セルトレンチ（１５）は、前記アクティブ領域（６４）において所定のセルピッチ（Ｐ１）で配列されており、
前記第１外周ピッチ（Ｐ２）は、前記セルピッチ（Ｐ１）の２倍以上４倍以下である、付記１－１２～付記１－１５のいずれか一項に記載の半導体装置（１）。
［付記１－２７］
前記第２外周ピッチ（Ｐ３）は、前記セルピッチ（Ｐ１）の２倍以上６倍以下である、付記１－２６に記載の半導体装置（１）。
［付記１－２８］
前記第２外周ピッチ（Ｐ３）は、前記第１外周ピッチ（Ｐ２）よりも小さい、付記１－２６又は付記１－２７に記載の半導体装置（１）。
［付記１－２９］
前記第３外周ピッチ（Ｐ４）は、前記セルピッチ（Ｐ１）と等しい、付記１－２６～付記１－２８のいずれか一項に記載の半導体装置（１）。
［付記１－３０］
前記セルピッチ（Ｐ１）は、０．８μｍ以上１．２μｍであり、
前記第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下である、付記１－２６～付記１－２９のいずれか一項に記載の半導体装置（１）。
［付記１－３１］
前記セルピッチ（Ｐ１）は、０．８μｍ以上１．２μｍであり、
前記第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下であり、
前記第２外周ピッチ（Ｐ３）は、２．０μｍ以上６．０μｍ以下である、付記１－２６～付記１－２９のいずれか一項に記載の半導体装置（１）。
［付記２－１］
第１主面（１２Ａ）及び前記第１主面（１２Ａ）の反対側の第２主面（１２Ｂ）を有し、前記第１主面（１２Ａ）側にアクティブ領域（６４）及び前記アクティブ領域（６４）の周囲の外周領域（６３）が設定された半導体チップ（１２）と、
前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成された第１電極（５１）と、
前記半導体チップ（１２）の前記第２主面（１２Ｂ）上に形成された第２電極（５４）と、
前記半導体チップ（１２）に形成され、第２電極（５４）に電気的に接続された第１導電型の第１領域（１２３，１２９）と、
前記アクティブ領域（６４）に形成され、所定のセルピッチ（Ｐ１）で配列されたセルトレンチ（１５）、前記セルトレンチ（１５）に埋め込まれた制御電極（１３）、及び前記セルトレンチ（１５）の側方に形成された第２導電型のチャネル領域（１２５）を含み、前記第１電極（５１）と前記第２電極（５４）との間に電流を流す半導体素子構造（１４）と、
前記外周領域（６３）に形成された環状の第１外周トレンチ（４０）と、
前記第１外周トレンチ（４０）に埋め込まれ、前記制御電極（１３）に電気的に接続された第１埋め込み電極（４３）と、
前記第１外周トレンチ（４０）よりも外側において前記外周領域（６３）に形成され、前記第１外周トレンチ（４０）から物理的に分離された複数の環状の第２外周トレンチ（４２）を含む第２外周トレンチ群（４２）と、
前記第２外周トレンチ（４２）に埋め込まれ、前記第１埋め込み電極（４３）から電気的に分離された第２埋め込み電極（４５）とを含み、
前記第１外周トレンチ（４０）と前記第２外周トレンチ群（４２）との間の第１外周ピッチ（Ｐ２）は、前記セルピッチ（Ｐ１）の２倍以上４倍以下である、半導体装置（１）。
［付記２－２］
前記第２外周トレンチ群（４２）は、前記第１外周トレンチ（４０）から外側に前記第１外周ピッチ（Ｐ２）を隔てて形成された第１トレンチ（４２１）と、前記第１トレンチ（４２１）から外側に第２外周ピッチ（Ｐ３）を隔てて形成された第２トレンチ（４２２）を含み、
前記第２外周ピッチ（Ｐ３）は、前記セルピッチ（Ｐ１）の２倍以上６倍以下である、付記２－１に記載の半導体装置（１）。
［付記２－３］
前記第２外周ピッチ（Ｐ３）は、前記第１外周ピッチ（Ｐ２）よりも小さい、付記２－２に記載の半導体装置（１）。
［付記２－４］
前記第２外周トレンチ群（４２）は、前記第１外周ピッチ（Ｐ２）及び前記第２外周ピッチ（Ｐ３）よりも狭い第３外周ピッチ（Ｐ４）を隔てて配列された複数の前記第２トレンチ（４２２）を含み、
前記第３外周ピッチ（Ｐ４）は、前記セルピッチ（Ｐ１）と等しい、付記２－２または付記２－３に記載の半導体装置（１）。
［付記２－５］
前記セルピッチ（Ｐ１）は、０．８μｍ以上１．２μｍであり、
前記第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下である、付記２－１～付記２－４のいずれか一項に記載の半導体装置（１）。
［付記２－６］
前記セルピッチ（Ｐ１）は、０．８μｍ以上１．２μｍであり、
前記第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下であり、
前記第２外周ピッチ（Ｐ３）は、２．０μｍ以上６．０μｍ以下である、付記２－２～付記２－４のいずれか一項に記載の半導体装置（１）。
［付記２－７］
第１主面（１２Ａ）及び前記第１主面（１２Ａ）の反対側の第２主面（１２Ｂ）を有し、前記第１主面（１２Ａ）側にアクティブ領域（６４）及び前記アクティブ領域（６４）の周囲の外周領域（６３）が設定された半導体チップ（１２）と、
前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成された第１電極（５１）と、
前記半導体チップ（１２）の前記第２主面（１２Ｂ）上に形成された第２電極（５４）と、
前記半導体チップ（１２）に形成され、第２電極（５４）に電気的に接続された第１導電型の第１領域（１２３，１２９）と、
前記アクティブ領域（６４）に形成されたセルトレンチ（１５）、前記セルトレンチ（１５）に埋め込まれた制御電極（１３）、及び前記セルトレンチ（１５）の側方に形成された第２導電型のチャネル領域（１２５）を含み、前記第１電極（５１）と前記第２電極（５４）との間に電流を流す半導体素子構造（１４）と、
前記外周領域（６３）に形成された環状の第１外周トレンチ（４０）と、
前記第１外周トレンチ（４０）に埋め込まれ、前記制御電極（１３）に電気的に接続された第１埋め込み電極（４３）と、
前記第１外周トレンチ（４０）よりも外側において前記外周領域（６３）に形成され、前記第１外周トレンチ（４０）から物理的に分離された複数の環状の第２外周トレンチ（４２）を含む第２外周トレンチ群（４２）と、
前記第２外周トレンチ（４２）に埋め込まれ、前記第１埋め込み電極（４３）から電気的に分離された第２埋め込み電極（４５）とを含み、
前記第１外周トレンチ（４０）と前記第２外周トレンチ群（４２）との間の第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下である、半導体装置（１）。
［付記２－８］
前記第２外周トレンチ群（４２）は、前記第１外周トレンチ（４０）から外側に前記第１外周ピッチ（Ｐ２）を隔てて形成された第１トレンチ（４２１）と、前記第１トレンチ（４２１）から外側に第２外周ピッチ（Ｐ３）を隔てて形成された第２トレンチ（４２２）を含み、
前記第２外周ピッチ（Ｐ３）は、２．０μｍ以上６．０μｍ以下である、付記２－７に記載の半導体装置（１）。
［付記２－９］
前記第１外周トレンチ（４０）は、前記アクティブ領域（６４）を取り囲む内側トレンチ（４０４）と、前記内側トレンチ（４０４）を取り囲む外側トレンチ（４０５）とを含む、付記２－１～付記２－８のいずれか一項に記載の半導体装置（１）。
［付記２－１０］
前記半導体チップ（１２）に埋め込まれ、前記内側トレンチ（４０４）内の前記第１埋め込み電極（４３）と前記制御電極（１３）とを接続する接続電極（４４）と、
前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成され、前記内側トレンチ（４０４）内の前記第１埋め込み電極（４３）及び前記外側トレンチ（４０５）内の前記第１埋め込み電極（４３）に接続された第３電極（５２）とを含み、
前記外側トレンチ（４０５）内の前記第１埋め込み電極（４３）は、前記第３電極（５２）、前記内側トレンチ（４０４）内の前記第１埋め込み電極（４３）及び前記接続電極（４４）を介して、前記制御電極（１３）に電気的に接続されている、付記２－９に記載の半導体装置（１）。
［付記２－１１］
１本以上３本以下の前記外側トレンチ（４０５）が形成されている、付記２－９または付記２－１０に記載の半導体装置（１）。
［付記２－１２］
前記第１領域（１２３，１２９）の表層部において前記アクティブ領域（６４）から前記外周領域（６３）にわたって形成され、前記第１外周トレンチ（４０）及び前記第２外周トレンチ（４２）の形成部分を除いて、前記第１主面（１２Ａ）に沿う横方向に連続している第２導電型のウェル領域（１２２）を含み、
前記チャネル領域（１２５）は、前記ウェル領域（１２２）の一部で構成されており、
前記ウェル領域（１２２）は、前記第１外周トレンチ（４０）及び前記第２外周トレンチ群（４２）を内側に含み、かつ前記第１外周トレンチ（４０）及び前記第２外周トレンチ群（４２）に重なって形成されている、付記２－１～付記２－１１のいずれか一項に記載の半導体装置（１）。
［付記２－１３］
前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成され、前記外周領域（６３）の前記第２外周トレンチ群（４２）よりも外側において前記半導体チップ（１２）に接続された外周電極（５３）を含む、付記２－１～付記２－１２のいずれか一項に記載の半導体装置（１）。
［付記２－１４］
１００Ｖ以上の耐圧を有する、付記２－１～付記２－１３のいずれか一項に記載の半導体装置（１）。
［付記２－１５］
前記第１領域（１２３，１２９）は、３．５Ω・ｃｍ以上４．５Ω・ｃｍ以下の比抵抗を有している、付記２－１～付記２－１４のいずれか一項に記載の半導体装置（１）。
［付記２－１６］
前記半導体チップ（１２）は、第１不純物濃度を有する第１導電型の半導体基板（１２７）と、前記半導体基板（１２７）上に形成され、前記第１不純物濃度よりも低い第２不純物濃度を有し、前記第１領域（１２３）を構成する第１導電型のエピタキシャル層（１２９）とを含み、
前記エピタキシャル層（１２９）は、７μｍ以上１５μｍ以下の厚さを有している、付記２－１～付記２－１５のいずれか一項に記載の半導体装置（１）。
［付記２－１７］
前記第１不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であり、
前記第２不純物濃度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下である、付記２－付記２－１６に記載の半導体装置（１）。
［付記２－１８］
前記チャネル領域（１２５）は、前記セルトレンチ（１５）の側面を形成する側部（１２４）と、前記側部（１２４）の下端から前記セルトレンチ（１５）の側面から離れるように前記第２主面（１２Ｂ）側に張り出す凸状の底部（１２６）とを含み、
前記チャネル領域（１２５）の底部（１２６）は、前記セルトレンチ（１５）の下端（１５２）よりも前記第１主面（１２Ａ）側に位置している、付記２－１～付記２－１７のいずれか一項に記載の半導体装置（１）。
［付記２－１９］
前記第１外周トレンチ（４０）は、前記セルトレンチ（１５）よりも大きな幅（Ｗ２）で形成されている、付記２－１～付記２－１８のいずれか一項に記載の半導体装置（１）。
［付記２－２０］
前記第１外周トレンチ（４０）は、前記セルトレンチ（１５）よりも大きな深さ（Ｄ２）を有している、付記２－１９に記載の半導体装置（１）。
［付記２－２１］
前記半導体素子構造（１４）は、前記半導体チップ（１２）の前記第１主面（１２Ａ）から前記セルトレンチ（１５）の深さ方向に順に形成された、第１導電型のソース領域（１２１）、第２導電型の前記チャネル領域（１２５）及び第１導電型のドリフト領域（１２３）を含み、
前記制御電極（１３）は、前記チャネル領域（１２５）にチャネルを形成するゲート電極（１３）を含む、付記２－１～付記２－２０のいずれか一項に記載の半導体装置（１）。
［付記２－２２］
前記半導体チップ（１２）は、シリコンチップを含む、付記２－１～付記２－２１のいずれか一項に記載の半導体装置（１）。
この明細書及び図面の記載から以下に付記する特徴が抽出され得る。
［付記１－１］
第１主面（１２Ａ）及び前記第１主面（１２Ａ）の反対側の第２主面（１２Ｂ）と、前記第１主面（１２Ａ）を取り囲む端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）とを有し、前記第１主面（１２Ａ）側にアクティブ領域（６４）及び前記アクティブ領域（６４）の周囲の外周領域（６３）が設定された半導体チップ（１２）と、
前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成された第１電極（５１）と、
前記半導体チップ（１２）の前記第２主面（１２Ｂ）上に形成された第２電極（５４）と、
前記半導体チップ（１２）に形成され、前記第２電極（５４）に電気的に接続された第１導電型の第１領域（１２３，１２９）と、
前記アクティブ領域（６４）に形成され、前記第１電極（５１）と前記第２電極（５４）との間に電流を流す縦型の半導体素子構造（１４）と、
前記半導体チップ（１２）の前記第１主面（１２Ａ）上に前記第１電極（５１）から物理的に分離されて形成され、前記外周領域（６３）において前記半導体チップ（１２）に接続された外周電極（５３）と、
前記第１領域（１２３，１２９）の表層部において前記アクティブ領域（６４）から前記外周領域（６３）にわたって連続的に形成され、少なくとも前記半導体素子構造（１４）の一部を構成する第２導電型のウェル領域（１２２）とを含み、
前記外周領域（６３）には、前記ウェル領域（１２２）が選択的に形成されていない第１導電型領域（１３０）が存在している、半導体装置（１）。
［付記１－２］
前記外周電極（５３）よりも内側において前記外周領域（６３）に形成され、前記アクティブ領域（６４）を取り囲む複数の環状のトレンチ（４０，４２）を含むトレンチ群（１３６）を含み、
前記第１導電型領域（１３０）は、前記複数の環状のトレンチ（４０，４２）のうちの何本かを内側に含み、かつ前記トレンチ群（１３６）に重なって形成されている、付記１－１に記載の半導体装置（１）。
［付記１－３］
前記外周電極（５３）と前記半導体チップ（１２）とを接続する外周コンタクト部（１３５）を含み、
前記第１導電型領域（１３０）は、前記外周コンタクト部（１３５）を内側に含み、かつ前記半導体チップ（１２）の厚さ方向において前記外周電極（５３）に対向して形成されている、付記１－１又は付記１－２に記載の半導体装置（１）。
［付記１－４］
前記第１導電型領域（１３０）は、前記半導体チップ（１２）の前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）に至るように形成されており、
前記ウェル領域（１２２）は、前記第１導電型領域（１３０）に取り囲まれた内側領域に形成されている、付記１－３に記載の半導体装置（１）。
［付記１－５］
前記第１導電型領域（１３０）は、前記アクティブ領域（６４）を取り囲む環状に形成されており、
前記ウェル領域（１２２）は、前記第１導電型領域（１３０）に取り囲まれた内側領域に形成された第１部分（７０）と、前記第１導電型領域（１３０）を取り囲む環状の外側領域に形成された第２部分（７１）とに分断されている、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１）。
［付記１－６］
前記第１部分（７０）と前記第２部分（７１）とに挟まれた前記第１導電型領域（１３０）の幅（Ｗ４，Ｗ６）は、８μｍ以上１５μｍ以下である、付記１－５に記載の半導体装置（１）。
［付記１－７］
前記第１導電型領域（１３０）は、前記第１領域（１２３，１２９）の一部（８０）が前記半導体チップ（１２）の前記第１主面（１２Ａ）から露出することによって形成されている、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１）。
［付記１－８］
前記第１導電型領域（１３０）は、前記第１領域（１２３，１２９）の表層部に選択的に形成され、前記第１領域（１２３，１２９）の第１導電型の不純物濃度よりも高い第１導電型の不純物濃度を有する第２領域（７８）を含む、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１）。
［付記１－９］
前記半導体素子構造（１４）は、セルトレンチ（１５）と、前記セルトレンチ（１５）に埋め込まれた制御電極（１３）と、前記セルトレンチ（１５）の側方に形成され、前記ウェル領域（１２２）によって構成されたチャネル領域（１２５）とを含み、
前記外周電極（５３）よりも内側において前記外周領域（６３）に形成された環状の第１外周トレンチ（４０）と、
前記第１外周トレンチ（４０）に埋め込まれ、前記制御電極（１３）に電気的に接続された第１埋め込み電極（４３）と、
前記第１外周トレンチ（４０）よりも外側かつ前記外周電極（５３）よりも内側において前記外周領域（６３）に形成され、前記第１外周トレンチ（４０）から物理的に分離された複数の環状の第２外周トレンチ（４２）を含む第２外周トレンチ群（４２）と、
前記第２外周トレンチ（４２）に埋め込まれ、前記第１埋め込み電極（４３）から電気的に分離された第２埋め込み電極（４５）とを含み、
前記ウェル領域（１２２）は、前記チャネル領域（１２５）から、前記第１外周トレンチ（４０）及び前記第２外周トレンチ群（４２）の形成部分、並びに前記第１導電型領域（１３０）を除いて、前記第１主面（１２Ａ）に沿う横方向に連続している、付記１－１に記載の半導体装置（１）。
［付記１－１０］
前記第１導電型領域（１３０）は、前記複数の第２外周トレンチ群（４２）のうちの何本かを選択的に内側に含み、かつ前記第２外周トレンチ群（４２）に重なって形成されており、
前記第１外周トレンチ（４０）は、前記半導体チップ（１２）の厚さ方向において前記ウェル領域（１２２）を貫通し、前記第１領域（１２３）に達するように形成されている、付記１－９に記載の半導体装置（１）。
［付記１－１１］
前記外周電極（５３）と前記半導体チップ（１２）とを接続する外周コンタクト部（１３５）を含み、
前記第１導電型領域（１３０）は、前記外周コンタクト部（１３５）を内側に含み、かつ前記半導体チップ（１２）の厚さ方向において前記外周電極（５３）に対向して形成されている、付記１－９又は付記１－１０に記載の半導体装置（１）。
［付記１－１２］
前記第２外周トレンチ群（４２）は、前記第１外周トレンチ（４０）から前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）側に第１外周ピッチ（Ｐ２）を隔てて形成された第１トレンチ（４２１）と、前記第１トレンチ（４２１）から前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）側に第２外周ピッチ（Ｐ３）を隔てて形成され、前記第１外周ピッチ（Ｐ２）及び前記第２外周ピッチ（Ｐ３）よりも狭い第３外周ピッチ（Ｐ４）を隔てて配列された複数の第２トレンチ（４２２）とを含み、
前記複数の第２トレンチ（４２２）は、前記ウェル領域（１２２）と前記第１導電型領域（１３０）との第１境界部（７５）を形成する境界トレンチ（７６）を含む、付記１－９～付記１－１１のいずれか一項に記載の半導体装置（１）。
［付記１－１３］
前記ウェル領域（１２２）は、前記境界トレンチ（７６）に取り囲まれた内側領域に形成された第１部分（７０）と、前記外周電極（５３）の直下の領域において前記第１導電型領域（１３０）との第２境界部（７７）を有し、前記第２境界部（７７）よりも前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）側の環状の外側領域に形成された第２部分（７１）とを含む、付記１－１２に記載の半導体装置（１）。
［付記１－１４］
前記第１部分（７０）と前記第２部分（７１）とに挟まれた前記第１導電型領域（１３０）の幅（Ｗ４，Ｗ６）は、８μｍ以上１５μｍ以下である、付記１－１３に記載の半導体装置（１）。
［付記１－１５］
前記第１導電型領域（１３０）は、前記境界トレンチ（７６）から前記半導体チップ（１２）の前記端面（３１Ａ，３１Ｂ，３２Ａ，３２Ｂ）に至るように形成されており、
前記ウェル領域（１２２）は、前記境界トレンチ（７６）に取り囲まれた内側領域に形成されている、付記１－１２に記載の半導体装置（１）。
［付記１－１６］
前記ウェル領域（１２２）は、前記第１外周トレンチ（４０）に取り囲まれた内側領域に形成され、前記第１電極（５１）に電気的に接続された第１電位ウェル領域（１３２）と、前記第１外周トレンチ（４０）の外側領域に形成され、電気的にフローティングされたフローティング領域（１３３）とを含む、付記１－９～付記１－１５のいずれか一項に記載の半導体装置（１）。
［付記１－１７］
１００Ｖ以上の耐圧を有する、付記１－１～付記１－１６のいずれか一項に記載の半導体装置（１）。
［付記１－１８］
前記第１領域（１２３，１２９）は、３．５Ω・ｃｍ以上４．５Ω・ｃｍ以下の比抵抗を有している、付記１－１～付記１－１７のいずれか一項に記載の半導体装置（１）。
［付記１－１９］
前記半導体チップ（１２）は、第１不純物濃度を有する第１導電型の半導体基板（１２７）と、前記半導体基板（１２７）上に形成され、前記第１不純物濃度よりも低い第２不純物濃度を有し、前記第１領域（１２３）を構成する第１導電型のエピタキシャル層（１２９）とを含み、
前記エピタキシャル層（１２９）は、７μｍ以上１５μｍ以下の厚さを有している、付記１－１～付記１－１８のいずれか一項に記載の半導体装置（１）。
［付記１－２０］
前記第１不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であり、
前記第２不純物濃度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下である、付記１－１９に記載の半導体装置（１）。
［付記１－２１］
前記チャネル領域（１２５）は、前記セルトレンチ（１５）の側面を形成する側部（１２４）と、前記側部（１２４）の下端から前記セルトレンチ（１５）の側面から離れるように前記第２主面（１２Ｂ）側に張り出す凸状の底部（１２６）とを含み、
前記チャネル領域（１２５）の底部は、前記セルトレンチ（１５）の下端（１５２）よりも前記第１主面（１２Ａ）側に位置している、付記１－９～付記１－１６のいずれか一項に記載の半導体装置（１）。
［付記１－２２］
前記第１外周トレンチ（４０）は、前記セルトレンチ（１５）よりも大きな幅（Ｗ２）で形成されている、付記１－９～付記１－１６のいずれか一項に記載の半導体装置（１）。
［付記１－２３］
前記第１外周トレンチ（４０）は、前記セルトレンチ（１５）よりも大きな深さ（Ｄ２）を有している、付記１－２２に記載の半導体装置（１）。
［付記１－２４］）
前記半導体素子構造（１４）は、前記半導体チップ（１２）の前記第１主面（１２Ａ）から前記セルトレンチ（１５）の深さ方向に順に形成された、第１導電型のソース領域（１２１）、第２導電型の前記チャネル領域（１２５）及び第１導電型のドリフト領域（１２３）を含み、
前記制御電極（１３）は、前記チャネル領域（１２５）にチャネルを形成するゲート電極（１３）を含む、付記１－９～付記１－１６のいずれか一項に記載の半導体装置（１）。
［付記１－２５］
前記半導体チップ（１２）は、シリコンチップを含む、付記１－１～付記１－２４のいずれか一項に記載の半導体装置（１）。
［付記１－２６］
前記セルトレンチ（１５）は、前記アクティブ領域（６４）において所定のセルピッチ（Ｐ１）で配列されており、
前記第１外周ピッチ（Ｐ２）は、前記セルピッチ（Ｐ１）の２倍以上４倍以下である、付記１－１２～付記１－１５のいずれか一項に記載の半導体装置（１）。
［付記１－２７］
前記第２外周ピッチ（Ｐ３）は、前記セルピッチ（Ｐ１）の２倍以上６倍以下である、付記１－２６に記載の半導体装置（１）。
［付記１－２８］
前記第２外周ピッチ（Ｐ３）は、前記第１外周ピッチ（Ｐ２）よりも小さい、付記１－２６又は付記１－２７に記載の半導体装置（１）。
［付記１－２９］
前記第３外周ピッチ（Ｐ４）は、前記セルピッチ（Ｐ１）と等しい、付記１－２６～付記１－２８のいずれか一項に記載の半導体装置（１）。
［付記１－３０］
前記セルピッチ（Ｐ１）は、０．８μｍ以上１．２μｍであり、
前記第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下である、付記１－２６～付記１－２９のいずれか一項に記載の半導体装置（１）。
［付記１－３１］
前記セルピッチ（Ｐ１）は、０．８μｍ以上１．２μｍであり、
前記第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下であり、
前記第２外周ピッチ（Ｐ３）は、２．０μｍ以上６．０μｍ以下である、付記１－２６～付記１－２９のいずれか一項に記載の半導体装置（１）。
［付記２－１］
第１主面（１２Ａ）及び前記第１主面（１２Ａ）の反対側の第２主面（１２Ｂ）を有し、前記第１主面（１２Ａ）側にアクティブ領域（６４）及び前記アクティブ領域（６４）の周囲の外周領域（６３）が設定された半導体チップ（１２）と、
前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成された第１電極（５１）と、
前記半導体チップ（１２）の前記第２主面（１２Ｂ）上に形成された第２電極（５４）と、
前記半導体チップ（１２）に形成され、第２電極（５４）に電気的に接続された第１導電型の第１領域（１２３，１２９）と、
前記アクティブ領域（６４）に形成され、所定のセルピッチ（Ｐ１）で配列されたセルトレンチ（１５）、前記セルトレンチ（１５）に埋め込まれた制御電極（１３）、及び前記セルトレンチ（１５）の側方に形成された第２導電型のチャネル領域（１２５）を含み、前記第１電極（５１）と前記第２電極（５４）との間に電流を流す半導体素子構造（１４）と、
前記外周領域（６３）に形成された環状の第１外周トレンチ（４０）と、
前記第１外周トレンチ（４０）に埋め込まれ、前記制御電極（１３）に電気的に接続された第１埋め込み電極（４３）と、
前記第１外周トレンチ（４０）よりも外側において前記外周領域（６３）に形成され、前記第１外周トレンチ（４０）から物理的に分離された複数の環状の第２外周トレンチ（４２）を含む第２外周トレンチ群（４２）と、
前記第２外周トレンチ（４２）に埋め込まれ、前記第１埋め込み電極（４３）から電気的に分離された第２埋め込み電極（４５）とを含み、
前記第１外周トレンチ（４０）と前記第２外周トレンチ群（４２）との間の第１外周ピッチ（Ｐ２）は、前記セルピッチ（Ｐ１）の２倍以上４倍以下である、半導体装置（１）。
［付記２－２］
前記第２外周トレンチ群（４２）は、前記第１外周トレンチ（４０）から外側に前記第１外周ピッチ（Ｐ２）を隔てて形成された第１トレンチ（４２１）と、前記第１トレンチ（４２１）から外側に第２外周ピッチ（Ｐ３）を隔てて形成された第２トレンチ（４２２）を含み、
前記第２外周ピッチ（Ｐ３）は、前記セルピッチ（Ｐ１）の２倍以上６倍以下である、付記２－１に記載の半導体装置（１）。
［付記２－３］
前記第２外周ピッチ（Ｐ３）は、前記第１外周ピッチ（Ｐ２）よりも小さい、付記２－２に記載の半導体装置（１）。
［付記２－４］
前記第２外周トレンチ群（４２）は、前記第１外周ピッチ（Ｐ２）及び前記第２外周ピッチ（Ｐ３）よりも狭い第３外周ピッチ（Ｐ４）を隔てて配列された複数の前記第２トレンチ（４２２）を含み、
前記第３外周ピッチ（Ｐ４）は、前記セルピッチ（Ｐ１）と等しい、付記２－２または付記２－３に記載の半導体装置（１）。
［付記２－５］
前記セルピッチ（Ｐ１）は、０．８μｍ以上１．２μｍであり、
前記第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下である、付記２－１～付記２－４のいずれか一項に記載の半導体装置（１）。
［付記２－６］
前記セルピッチ（Ｐ１）は、０．８μｍ以上１．２μｍであり、
前記第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下であり、
前記第２外周ピッチ（Ｐ３）は、２．０μｍ以上６．０μｍ以下である、付記２－２～付記２－４のいずれか一項に記載の半導体装置（１）。
［付記２－７］
第１主面（１２Ａ）及び前記第１主面（１２Ａ）の反対側の第２主面（１２Ｂ）を有し、前記第１主面（１２Ａ）側にアクティブ領域（６４）及び前記アクティブ領域（６４）の周囲の外周領域（６３）が設定された半導体チップ（１２）と、
前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成された第１電極（５１）と、
前記半導体チップ（１２）の前記第２主面（１２Ｂ）上に形成された第２電極（５４）と、
前記半導体チップ（１２）に形成され、第２電極（５４）に電気的に接続された第１導電型の第１領域（１２３，１２９）と、
前記アクティブ領域（６４）に形成されたセルトレンチ（１５）、前記セルトレンチ（１５）に埋め込まれた制御電極（１３）、及び前記セルトレンチ（１５）の側方に形成された第２導電型のチャネル領域（１２５）を含み、前記第１電極（５１）と前記第２電極（５４）との間に電流を流す半導体素子構造（１４）と、
前記外周領域（６３）に形成された環状の第１外周トレンチ（４０）と、
前記第１外周トレンチ（４０）に埋め込まれ、前記制御電極（１３）に電気的に接続された第１埋め込み電極（４３）と、
前記第１外周トレンチ（４０）よりも外側において前記外周領域（６３）に形成され、前記第１外周トレンチ（４０）から物理的に分離された複数の環状の第２外周トレンチ（４２）を含む第２外周トレンチ群（４２）と、
前記第２外周トレンチ（４２）に埋め込まれ、前記第１埋め込み電極（４３）から電気的に分離された第２埋め込み電極（４５）とを含み、
前記第１外周トレンチ（４０）と前記第２外周トレンチ群（４２）との間の第１外周ピッチ（Ｐ２）は、２．０μｍ以上４．０μｍ以下である、半導体装置（１）。
［付記２－８］
前記第２外周トレンチ群（４２）は、前記第１外周トレンチ（４０）から外側に前記第１外周ピッチ（Ｐ２）を隔てて形成された第１トレンチ（４２１）と、前記第１トレンチ（４２１）から外側に第２外周ピッチ（Ｐ３）を隔てて形成された第２トレンチ（４２２）を含み、
前記第２外周ピッチ（Ｐ３）は、２．０μｍ以上６．０μｍ以下である、付記２－７に記載の半導体装置（１）。
［付記２－９］
前記第１外周トレンチ（４０）は、前記アクティブ領域（６４）を取り囲む内側トレンチ（４０４）と、前記内側トレンチ（４０４）を取り囲む外側トレンチ（４０５）とを含む、付記２－１～付記２－８のいずれか一項に記載の半導体装置（１）。
［付記２－１０］
前記半導体チップ（１２）に埋め込まれ、前記内側トレンチ（４０４）内の前記第１埋め込み電極（４３）と前記制御電極（１３）とを接続する接続電極（４４）と、
前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成され、前記内側トレンチ（４０４）内の前記第１埋め込み電極（４３）及び前記外側トレンチ（４０５）内の前記第１埋め込み電極（４３）に接続された第３電極（５２）とを含み、
前記外側トレンチ（４０５）内の前記第１埋め込み電極（４３）は、前記第３電極（５２）、前記内側トレンチ（４０４）内の前記第１埋め込み電極（４３）及び前記接続電極（４４）を介して、前記制御電極（１３）に電気的に接続されている、付記２－９に記載の半導体装置（１）。
［付記２－１１］
１本以上３本以下の前記外側トレンチ（４０５）が形成されている、付記２－９または付記２－１０に記載の半導体装置（１）。
［付記２－１２］
前記第１領域（１２３，１２９）の表層部において前記アクティブ領域（６４）から前記外周領域（６３）にわたって形成され、前記第１外周トレンチ（４０）及び前記第２外周トレンチ（４２）の形成部分を除いて、前記第１主面（１２Ａ）に沿う横方向に連続している第２導電型のウェル領域（１２２）を含み、
前記チャネル領域（１２５）は、前記ウェル領域（１２２）の一部で構成されており、
前記ウェル領域（１２２）は、前記第１外周トレンチ（４０）及び前記第２外周トレンチ群（４２）を内側に含み、かつ前記第１外周トレンチ（４０）及び前記第２外周トレンチ群（４２）に重なって形成されている、付記２－１～付記２－１１のいずれか一項に記載の半導体装置（１）。
［付記２－１３］
前記半導体チップ（１２）の前記第１主面（１２Ａ）上に形成され、前記外周領域（６３）の前記第２外周トレンチ群（４２）よりも外側において前記半導体チップ（１２）に接続された外周電極（５３）を含む、付記２－１～付記２－１２のいずれか一項に記載の半導体装置（１）。
［付記２－１４］
１００Ｖ以上の耐圧を有する、付記２－１～付記２－１３のいずれか一項に記載の半導体装置（１）。
［付記２－１５］
前記第１領域（１２３，１２９）は、３．５Ω・ｃｍ以上４．５Ω・ｃｍ以下の比抵抗を有している、付記２－１～付記２－１４のいずれか一項に記載の半導体装置（１）。
［付記２－１６］
前記半導体チップ（１２）は、第１不純物濃度を有する第１導電型の半導体基板（１２７）と、前記半導体基板（１２７）上に形成され、前記第１不純物濃度よりも低い第２不純物濃度を有し、前記第１領域（１２３）を構成する第１導電型のエピタキシャル層（１２９）とを含み、
前記エピタキシャル層（１２９）は、７μｍ以上１５μｍ以下の厚さを有している、付記２－１～付記２－１５のいずれか一項に記載の半導体装置（１）。
［付記２－１７］
前記第１不純物濃度は、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下であり、
前記第２不純物濃度は、１×１０１５ｃｍ－３以上１×１０１９ｃｍ－３以下である、付記２－付記２－１６に記載の半導体装置（１）。
［付記２－１８］
前記チャネル領域（１２５）は、前記セルトレンチ（１５）の側面を形成する側部（１２４）と、前記側部（１２４）の下端から前記セルトレンチ（１５）の側面から離れるように前記第２主面（１２Ｂ）側に張り出す凸状の底部（１２６）とを含み、
前記チャネル領域（１２５）の底部（１２６）は、前記セルトレンチ（１５）の下端（１５２）よりも前記第１主面（１２Ａ）側に位置している、付記２－１～付記２－１７のいずれか一項に記載の半導体装置（１）。
［付記２－１９］
前記第１外周トレンチ（４０）は、前記セルトレンチ（１５）よりも大きな幅（Ｗ２）で形成されている、付記２－１～付記２－１８のいずれか一項に記載の半導体装置（１）。
［付記２－２０］
前記第１外周トレンチ（４０）は、前記セルトレンチ（１５）よりも大きな深さ（Ｄ２）を有している、付記２－１９に記載の半導体装置（１）。
［付記２－２１］
前記半導体素子構造（１４）は、前記半導体チップ（１２）の前記第１主面（１２Ａ）から前記セルトレンチ（１５）の深さ方向に順に形成された、第１導電型のソース領域（１２１）、第２導電型の前記チャネル領域（１２５）及び第１導電型のドリフト領域（１２３）を含み、
前記制御電極（１３）は、前記チャネル領域（１２５）にチャネルを形成するゲート電極（１３）を含む、付記２－１～付記２－２０のいずれか一項に記載の半導体装置（１）。
［付記２－２２］
前記半導体チップ（１２）は、シリコンチップを含む、付記２－１～付記２－２１のいずれか一項に記載の半導体装置（１）。
【符号の説明】
【0118】
１ ：半導体装置
２ ：リードフレーム
３ ：半導体素子
４ ：パッケージ
５ ：導電膜
６ ：絶縁膜
７ ：第１パッド
８ ：第１ワイヤ
９ ：第２パッド
１０ ：第２ワイヤ
１１ ：第１コンタクトプラグ
１２ ：半導体チップ
１２Ａ ：第１主面
１２Ｂ ：第２主面
１３ ：ゲート電極
１４ ：トランジスタセル
１４Ａ ：第３接続トレンチ
１４Ｂ ：第３接続トレンチ
１４Ｃ ：第３接続トレンチ
１５ ：ゲートトレンチ
１６ ：ゲート絶縁膜
１７ ：層間絶縁膜
１８ ：ソースコンタクト
１９ ：隙間領域
２０ ：隙間領域
２１ ：ダイパッド部
２２ ：第１リード部
２３ ：第２リード部
２４ ：第３リード部
３１Ａ ：第１端面
３１Ｂ ：第１端面
３２Ａ ：第２端面
３２Ｂ ：第２端面
４０ ：第１外周トレンチ
４１ ：接続トレンチ
４１Ａ ：第１接続トレンチ
４１Ｂ ：第２接続トレンチ
４１Ｃ ：第３接続トレンチ
４２ ：第２外周トレンチ
４３ ：第１埋め込み電極
４４ ：接続電極
４５ ：第２埋め込み電極
４６ ：第２コンタクトプラグ
４７ ：コンタクト孔
４８ ：第１側面
４９ ：第２側面
５０ ：段差
５１ ：第１導電膜
５２ ：第２導電膜
５３ ：第３導電膜
５４ ：第４導電膜
６１ ：隙間領域
６３ ：外周領域
６４ ：アクティブ領域
７０ ：第１部分
７１ ：第２部分
７３ ：第１トレンチ群
７４ ：第２トレンチ群
７５ ：第１境界部
７６ ：境界トレンチ
７７ ：第２境界部
７８ ：高濃度不純物領域
７９ ：底部
８０ ：不純物領域
８１ ：長ワイヤ
８２ ：短ワイヤ
８３ ：空乏層
８４ ：矢印
８５ ：コーナ部
８６ ：コーナ部
１１１ ：上面
１２１ ：第１不純物領域
１２２ ：第２不純物領域
１２３ ：第３不純物領域
１２４ ：側部
１２５ ：チャネル領域
１２６ ：底部
１２７ ：半導体基板
１２８ ：隙間
１２９ ：エピタキシャル層
１３０ ：第１導電型領域
１３１ ：上面
１３２ ：第１電位ウェル領域
１３３ ：フローティング領域
１３４ ：第３コンタクトプラグ
１３５ ：外周コンタクトプラグ
１３６ ：トレンチ群
１５１ ：外側ゲートトレンチ
１５２ ：下端
１６１ ：第１絶縁膜
１６２ ：第２絶縁膜
１６３ ：第３絶縁膜
１９１ ：第１バリア膜
１９２ ：第２バリア膜
２１１Ａ ：第１辺
２１１Ｂ ：第１辺
２１２Ａ ：第２辺
２１２Ｂ ：第２辺
２２１ ：第１パッド部
２２２ ：第１リード
２３１ ：第２パッド部
２３２ ：第２リード
４０１ ：第１直線部
４０２ ：第２直線部
４０３ ：コーナ部
４０４ ：内側トレンチ
４０５ ：外側トレンチ
４１１ ：第１接続箇所
４１２ ：第２接続箇所
４１３ ：第３接続箇所
４２１ ：第１トレンチ
４２２ ：第２トレンチ
４２３ ：第１直線部
４２４ ：第２直線部
４２５ ：コーナ部
４３１ ：上面
４５１ ：上面
４６１ ：上面
５１１ ：凹部
５２０ ：凹部
５２１ ：パッド電極部
５２２ ：フィンガー電極部
８１１ ：ボンディング部
８２１ ：ボンディング部
Ｄ１ ：深さ
Ｄ２ ：深さ
Ｄ３ ：深さ
ＤＣ１ ：深さ
ＤＣ２ ：深さ
Ｐ１ ：ピッチ
Ｐ２ ：第１外周ピッチ
Ｐ３ ：第２外周ピッチ
Ｐ４ ：第３外周ピッチ
Ｒ ：曲率半径
Ｗ１ ：幅
Ｗ２ ：幅
Ｗ３ ：幅
Ｗ４ ：幅
Ｗ５ ：幅
Ｗ６ ：幅
Ｗ７ ：幅
Ｗ８ ：幅
２ ：リードフレーム
３ ：半導体素子
４ ：パッケージ
５ ：導電膜
６ ：絶縁膜
７ ：第１パッド
８ ：第１ワイヤ
９ ：第２パッド
１０ ：第２ワイヤ
１１ ：第１コンタクトプラグ
１２ ：半導体チップ
１２Ａ ：第１主面
１２Ｂ ：第２主面
１３ ：ゲート電極
１４ ：トランジスタセル
１４Ａ ：第３接続トレンチ
１４Ｂ ：第３接続トレンチ
１４Ｃ ：第３接続トレンチ
１５ ：ゲートトレンチ
１６ ：ゲート絶縁膜
１７ ：層間絶縁膜
１８ ：ソースコンタクト
１９ ：隙間領域
２０ ：隙間領域
２１ ：ダイパッド部
２２ ：第１リード部
２３ ：第２リード部
２４ ：第３リード部
３１Ａ ：第１端面
３１Ｂ ：第１端面
３２Ａ ：第２端面
３２Ｂ ：第２端面
４０ ：第１外周トレンチ
４１ ：接続トレンチ
４１Ａ ：第１接続トレンチ
４１Ｂ ：第２接続トレンチ
４１Ｃ ：第３接続トレンチ
４２ ：第２外周トレンチ
４３ ：第１埋め込み電極
４４ ：接続電極
４５ ：第２埋め込み電極
４６ ：第２コンタクトプラグ
４７ ：コンタクト孔
４８ ：第１側面
４９ ：第２側面
５０ ：段差
５１ ：第１導電膜
５２ ：第２導電膜
５３ ：第３導電膜
５４ ：第４導電膜
６１ ：隙間領域
６３ ：外周領域
６４ ：アクティブ領域
７０ ：第１部分
７１ ：第２部分
７３ ：第１トレンチ群
７４ ：第２トレンチ群
７５ ：第１境界部
７６ ：境界トレンチ
７７ ：第２境界部
７８ ：高濃度不純物領域
７９ ：底部
８０ ：不純物領域
８１ ：長ワイヤ
８２ ：短ワイヤ
８３ ：空乏層
８４ ：矢印
８５ ：コーナ部
８６ ：コーナ部
１１１ ：上面
１２１ ：第１不純物領域
１２２ ：第２不純物領域
１２３ ：第３不純物領域
１２４ ：側部
１２５ ：チャネル領域
１２６ ：底部
１２７ ：半導体基板
１２８ ：隙間
１２９ ：エピタキシャル層
１３０ ：第１導電型領域
１３１ ：上面
１３２ ：第１電位ウェル領域
１３３ ：フローティング領域
１３４ ：第３コンタクトプラグ
１３５ ：外周コンタクトプラグ
１３６ ：トレンチ群
１５１ ：外側ゲートトレンチ
１５２ ：下端
１６１ ：第１絶縁膜
１６２ ：第２絶縁膜
１６３ ：第３絶縁膜
１９１ ：第１バリア膜
１９２ ：第２バリア膜
２１１Ａ ：第１辺
２１１Ｂ ：第１辺
２１２Ａ ：第２辺
２１２Ｂ ：第２辺
２２１ ：第１パッド部
２２２ ：第１リード
２３１ ：第２パッド部
２３２ ：第２リード
４０１ ：第１直線部
４０２ ：第２直線部
４０３ ：コーナ部
４０４ ：内側トレンチ
４０５ ：外側トレンチ
４１１ ：第１接続箇所
４１２ ：第２接続箇所
４１３ ：第３接続箇所
４２１ ：第１トレンチ
４２２ ：第２トレンチ
４２３ ：第１直線部
４２４ ：第２直線部
４２５ ：コーナ部
４３１ ：上面
４５１ ：上面
４６１ ：上面
５１１ ：凹部
５２０ ：凹部
５２１ ：パッド電極部
５２２ ：フィンガー電極部
８１１ ：ボンディング部
８２１ ：ボンディング部
Ｄ１ ：深さ
Ｄ２ ：深さ
Ｄ３ ：深さ
ＤＣ１ ：深さ
ＤＣ２ ：深さ
Ｐ１ ：ピッチ
Ｐ２ ：第１外周ピッチ
Ｐ３ ：第２外周ピッチ
Ｐ４ ：第３外周ピッチ
Ｒ ：曲率半径
Ｗ１ ：幅
Ｗ２ ：幅
Ｗ３ ：幅
Ｗ４ ：幅
Ｗ５ ：幅
Ｗ６ ：幅
Ｗ７ ：幅
Ｗ８ ：幅
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】