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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-02-27
(45)【発行日】2025-03-07
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H10D 8/50 20250101AFI20250228BHJP
H10D 84/80 20250101ALI20250228BHJP
H10D 30/66 20250101ALI20250228BHJP
H10D 62/10 20250101ALI20250228BHJP
H10D 8/01 20250101ALI20250228BHJP
H10D 30/01 20250101ALI20250228BHJP
H01L 21/265 20060101ALI20250228BHJP
【ＦＩ】
H10D8/50 D
H10D8/50 F
H10D84/80 203A
H10D30/66 101T
H10D30/66 101C
H10D30/66 101H
H10D62/10 101D
H10D62/10 101V
H10D30/66 201D
H10D8/01 B
H10D30/01 301A
H10D30/66 101F
H01L21/265 Q
H01L21/265 F
【請求項の数】
10
(21)【出願番号】P 2022042380
(22)【出願日】2022-03-17
(65)【公開番号】P2022146917
(43)【公開日】2022-10-05
【審査請求日】2023-06-20
(31)【優先権主張番号】P 2021046930
(32)【優先日】2021-03-22
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000003609
【氏名又は名称】株式会社豊田中央研究所
(73)【特許権者】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(74)【代理人】
【識別番号】110000110
【氏名又は名称】弁理士法人 快友国際特許事務所
(72)【発明者】
【氏名】山下 侑佑
(72)【発明者】
【氏名】片岡 恵太
(72)【発明者】
【氏名】渡辺 行彦
(72)【発明者】
【氏名】羽山 優介
【審査官】戸川 匠
(56)【参考文献】
【文献】特開２０１０－０９２９９１（ＪＰ，Ａ）
【文献】特開２０１１－１００７６２（ＪＰ，Ａ）
【文献】特開２０１７－０１１０３１（ＪＰ，Ａ）
【文献】国際公開第２０１６／２０４１１２（ＷＯ，Ａ１）
【文献】特開２０１８－１０７１６８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０１８２８８５（ＵＳ，Ａ１）
【文献】特開２００７－２４２７６５（ＪＰ，Ａ）
【文献】特開２００５－２８５９５５（ＪＰ，Ａ）
【文献】特開２０１７－０５４９３４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｄ ８／５０
Ｈ１０Ｄ ８４／８０
Ｈ１０Ｄ ３０／６６
Ｈ１０Ｄ ６２／１０
Ｈ１０Ｄ ８／０１
Ｈ１０Ｄ ３０／０１
Ｈ０１Ｌ ２１／２６５
(57)【特許請求の範囲】
【請求項1】
半導体装置であって、第１主電極と、
第２主電極と、
下面に前記第１主電極が被膜されており、上面に前記第２主電極が被膜されている、半導体層と、を備えており、
前記半導体層は、
前記上面に露出する位置に配置されているとともに、前記第２主電極に電気的に接続されているｐ型半導体領域と、
前記ｐ型半導体領域に接するとともに、前記ｐ型半導体領域によって前記第２主電極から隔てられているｎ型半導体領域と、を有しており、
前記ｎ型半導体領域は、前記ｐ型半導体領域に接する位置に設けられているトラップ領域を有しており、
前記トラップ領域には、正孔トラップが形成されており、
前記トラップ領域の正孔トラップのエネルギー準位をＥｔとし、
前記トラップ領域の価電子帯のエネルギー準位をＥｖとし、
前記トラップ領域のバンドギャップをＥｇとすると、
Ｅｔ-Ｅｖ＜Ｅｇ／２の関係が成立しており、
前記半導体層の前記上面から前記ｐ型半導体領域を貫通して前記ｎ型半導体領域に達するトレンチ内に設けられているトレンチゲート部をさらに備えており、
前記トラップ領域は、前記トレンチゲート部の側面から離れた位置に配置されており、
前記ｐ型半導体領域は、前記トレンチゲート部の前記側面から離れた位置で前記トレンチゲート部の底面よりも下方に突出する電界緩和領域を有しており、
前記トラップ領域は、前記電界緩和領域の底面に接するように配置されている、半導体装置。
【請求項2】
前記半導体層の深さ方向における前記正孔トラップの密度分布は、前記トラップ領域に対応する範囲においてピークを有している、請求項１に記載の半導体装置。
【請求項3】
前記半導体層が炭化珪素である、請求項１又は２に記載の半導体装置。
【請求項4】
前記トラップ領域は、アルミニウムを含む、請求項３に記載の半導体装置。
【請求項5】
前記ｎ型半導体領域のｎ型不純物の濃度分布は、前記トラップ領域に対応する範囲で他の範囲よりも高い分布を有している、請求項４に記載の半導体装置。
【請求項6】
半導体装置であって、第１主電極と、
第２主電極と、
下面に前記第１主電極が被膜されており、上面に前記第２主電極が被膜されている、半導体層と、を備えており、
前記半導体層は、
前記上面に露出する位置に配置されているとともに、前記第２主電極に電気的に接続されているｐ型半導体領域と、
前記ｐ型半導体領域に接するとともに、前記ｐ型半導体領域によって前記第２主電極から隔てられているｎ型半導体領域と、を有しており、
前記ｎ型半導体領域は、前記ｐ型半導体領域に接する位置に設けられているトラップ領域を有しており、
前記トラップ領域には、正孔トラップが形成されており、
前記トラップ領域の正孔トラップのエネルギー準位をＥｔとし、
前記トラップ領域の価電子帯のエネルギー準位をＥｖとし、
前記トラップ領域のバンドギャップをＥｇとすると、
Ｅｔ-Ｅｖ＜Ｅｇ／２の関係が成立しており、
前記半導体層の前記上面から前記ｐ型半導体領域を貫通して前記ｎ型半導体領域に達するトレンチ内に設けられているトレンチゲート部をさらに備えており、
前記ｐ型半導体領域は、前記トレンチゲート部の側面から離れた位置で前記トレンチゲート部の底面よりも下方に突出する電界緩和領域を有しており、
前記トラップ領域は、前記電界緩和領域の底面に接するように配置されている、半導体装置。
【請求項7】
前記トラップ領域は、前記半導体層の面内方向において、少なくとも前記電界緩和領域の前記底面から前記トレンチゲート部の下方の位置まで延びており、前記トレンチゲート部の底面から離れて配置されている、請求項６に記載の半導体装置。
【請求項8】
前記ｎ型半導体領域のｎ型不純物の濃度分布は、前記トラップ領域に対応する範囲で他の範囲よりも高い分布を有している、請求項７に記載の半導体装置。
【請求項9】
半導体装置であって、第１主電極と、
第２主電極と、
下面に前記第１主電極が被膜されており、上面に前記第２主電極が被膜されている、半導体層と、を備えており、
前記半導体層は、
前記上面に露出する位置に配置されているとともに、前記第２主電極に電気的に接続されているｐ型半導体領域と、
前記ｐ型半導体領域に接するとともに、前記ｐ型半導体領域によって前記第２主電極から隔てられているｎ型半導体領域と、を有しており、
前記ｎ型半導体領域は、前記ｐ型半導体領域に接する位置に設けられているトラップ領域を有しており、
前記トラップ領域には、正孔トラップが形成されており、
前記半導体層が炭化珪素であり、
前記トラップ領域は、アルミニウムを含んでおり、
前記半導体層の前記上面から前記ｐ型半導体領域を貫通して前記ｎ型半導体領域に達するトレンチ内に設けられているトレンチゲート部をさらに備えており、
前記ｐ型半導体領域は、前記トレンチゲート部の側面から離れた位置で前記トレンチゲート部の底面よりも下方に突出する電界緩和領域を有しており、
前記トラップ領域は、前記電界緩和領域の底面に接するように配置されている、半導体装置。
【請求項10】
半導体装置であって、第１主電極と、
第２主電極と、
下面に前記第１主電極が被膜されており、上面に前記第２主電極が被膜されている、半導体層と、を備えており、
前記半導体層は、
前記上面に露出する位置に配置されているとともに、前記第２主電極に電気的に接続されているｐ型半導体領域と、
前記ｐ型半導体領域に接するとともに、前記ｐ型半導体領域によって前記第２主電極から隔てられているｎ型半導体領域と、を有しており、
前記ｎ型半導体領域は、前記ｐ型半導体領域に接する位置に設けられているトラップ領域を有しており、
前記トラップ領域には、正孔トラップが形成されており、
前記半導体層の前記上面から前記ｐ型半導体領域を貫通して前記ｎ型半導体領域に達するトレンチ内に設けられているトレンチゲート部をさらに備えており、
前記ｐ型半導体領域は、前記トレンチゲート部の側面から離れた位置で前記トレンチゲート部の底面よりも下方に突出する電界緩和領域を有しており、
前記トラップ領域は、前記電界緩和領域の底面に接するように配置されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書が開示する技術は、半導体装置に関する。
【背景技術】
【0002】
ダイオード（ＭＯＳＦＥＴに内蔵されるダイオードも含む）に順バイアスが印加されると、ｎ型カソード領域から高抵抗領域に電子が注入され、ｐ型アノード領域から高抵抗領域に正孔が注入される。ダイオードに印加される電圧が順バイアスから逆バイアスに変化すると、順バイアスのときに高抵抗領域に注入された電子と正孔はそれぞれ、順バイアスのときとは逆向きに移動する。このような電子と正孔の逆向きの流れはリカバリ電流と呼ばれ、リカバリ損失の主な原因である。
【0003】
また、ダイオードが炭化珪素を用いて形成されている場合、高抵抗領域に注入された正孔がｎ型カソード領域に達し、ｎ型カソード領域において電子と正孔が再結合すると、その再結合エネルギーによってｎ型カソード領域と高抵抗領域の界面に存在する欠陥が成長することが知られている。
【0004】
このようなリカバリ損失の増大、又は、積層欠陥の成長を抑制するためには、ダイオードが順バイアスのときの高抵抗領域の正孔濃度を低く抑えることが重要である。特許文献１は、高抵抗領域にＣ空孔に由来するＺ1/2センターを形成し、高抵抗領域のキャリアライフタイムを低下させることにより、高抵抗領域に注入された正孔がｎ型カソード領域に達するのを抑える技術を開示する。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１９－８００３５号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１の技術では、高抵抗領域に注入された電子と正孔の再結合を促すことにより、高抵抗領域の正孔濃度を低く抑えることができる。しかしながら、特許文献１の技術では、ダイオードが順バイアスのときに、ｐ型アノード領域からの正孔の注入そのものを抑えることができない。本明細書は、ダイオードが順バイアスのときの正孔の注入そのものを抑える技術を提供する。
【課題を解決するための手段】
【0007】
本明細書が開示する半導体装置の一実施形態は、第１主電極と、第２主電極と、半導体層と、を備えることができる。前記半導体層は、下面に前記第１主電極が被膜されており、上面に前記第２主電極が被膜されている。前記半導体層は、ｐ型半導体領域と、ｎ型半導体領域と、を有することができる。前記ｐ型半導体領域は、前記上面に露出する位置に配置されているとともに、前記第２主電極に電気的に接続されている。前記ｎ型半導体領域は、前記ｐ型半導体領域に接するとともに、前記ｐ型半導体領域によって前記第２主電極から隔てられている。前記ｎ型半導体領域はさらに、前記ｐ半導体領域に接する位置に設けられているトラップ領域を有している。前記トラップ領域には、正孔トラップが形成されている。
【0008】
上記半導体装置では、前記ｐ型半導体領域に接する位置に、正孔トラップが形成された前記トラップ領域が設けられている。このため、上記半導体装置が順バイアスのときに、前記トラップ領域が正孔に対するエネルギー障壁を形成するので、前記ｐ型半導体領域から前記ｎ型半導体領域への正孔の注入そのものを抑えることができる。
【図面の簡単な説明】
【0009】
【図1】ダイオードの実施形態の要部断面図を模式的に示す図である。
【図2】半導体層の深さ方向におけるアルミニウム及びｎ型不純物の濃度分布を示す図である。
【図3】順バイアスのときのトラップ領域の作用効果を説明する図であり、（Ａ）は正孔トラップに捕獲された正孔密度を示す図であり、（Ｂ）はトラップ領域のポテンシャルを示す図である。
【図4】半導体層の深さ方向におけるアルミニウム及びｎ型不純物の濃度分布を示す図である。
【図5】ＭＯＳＦＥＴの実施形態の要部断面図を模式的に示す図である。
【図6】ＭＯＳＦＥＴの他の実施形態の要部断面図を模式的に示す図である。
【図11】ＭＯＳＦＥＴの他の実施形態の要部断面図を模式的に示す図である。
【発明を実施するための形態】
【0010】
（ダイオードの実施形態）
図１に示されるように、ダイオード１は、半導体層１０と、半導体層１０の下面を被覆しているカソード電極２２と、半導体層１０の上面を被覆しているアノード電極２４と、を備えている。カソード電極２２及びアノード電極２４の材料には、例えば、Al、Ni、Ti、Mo又はCoが用いられてもよい。なお、カソード電極２２が第１主電極の一例であり、アノード電極２４が第２主電極の一例である。
図１に示されるように、ダイオード１は、半導体層１０と、半導体層１０の下面を被覆しているカソード電極２２と、半導体層１０の上面を被覆しているアノード電極２４と、を備えている。カソード電極２２及びアノード電極２４の材料には、例えば、Al、Ni、Ti、Mo又はCoが用いられてもよい。なお、カソード電極２２が第１主電極の一例であり、アノード電極２４が第２主電極の一例である。
【0011】
半導体層１０は、炭化珪素（ＳｉＣ）で構成されており、ｎ+型のカソード領域１２と、ｎ-型の高抵抗領域１４と、ｐ型のアノード領域１６と、を有している。
【0012】
カソード領域１２は、半導体層１０の下面に露出する位置に配置されており、カソード電極２２にオーミック接触している。カソード領域１２は、例えば面方位が（０００１）の炭化珪素基板であり、後述するように、高抵抗領域１４をエピタキシャル成長させるための下地基板でもある。
【0013】
高抵抗領域１４は、カソード領域１２とアノード領域１６の間に配置されており、カソード領域１２とアノード領域１６の双方に接している。高抵抗領域１４は、カソード領域１２によってカソード電極２２から隔てられており、アノード領域１６によってアノード電極２４から隔てられている。高抵抗領域１４は、エピタキシャル成長技術を利用して、カソード領域１２の表面から結晶成長して形成された炭化珪素で構成されており、そのｎ型不純物の濃度はカソード領域１２よりも低い。なお、高抵抗領域１４は、ｎ型半導体領域の一例である。
【0014】
高抵抗領域１４は、非トラップ領域１４ａと、トラップ領域１４ｂと、を有している。非トラップ領域１４ａは、トラップ領域１４ｂよりもカソード領域１２側に配置されており、カソード領域１２に接している。トラップ領域１４ｂは、非トラップ領域１４ａよりもアノード領域１６側に配置されており、アノード領域１６に接している。
【0015】
非トラップ領域１４ａは、正孔トラップが実質的に形成されていない領域である。一方、トラップ領域１４ｂは、正孔トラップが形成されている領域である。ここで、正孔トラップとは、欠陥又は不純物等によってバンドギャップ内の深いエネルギー準位に形成されるトラップであり、特に正孔を捕獲することが可能なトラップである。正孔トラップのエネルギー準位、密度及び深さ等の情報は、ＤＬＴＳ(Deep Level Transient Spectroscopy)法によって得ることができる。正孔トラップを形成する方法は特に限定されるものではない。例えば、本実施形態のダイオード１では、イオン注入技術を利用して、高抵抗領域１４のうちのトラップ領域１４ｂに対応する範囲にアルミニウムを導入することにより、正孔トラップを形成している。
【0016】
アノード領域１６は、半導体層１０の上面に露出する位置に配置されており、アノード電極２４にオーミック接触している。アノード領域１６を形成する方法は、特に限定されるものではない。例えば、本実施形態のダイオード１では、結晶成長して形成された高抵抗領域１４の上層部に、イオン注入技術を利用して、高抵抗領域１４のｎ型不純物よりも高濃度のｐ型不純物を多段で飛程距離を変えて導入することによってアノード領域１６が形成されてもよい。ｐ型不純物としては、例えばアルミニウムが用いられる。なお、アノード領域１６は、ｐ型半導体領域の一例である。
【0017】
図２に、半導体層１０の深さ方向におけるアルミニウムの濃度分布を示す。符号「１６」の範囲がアノード領域１６であり、符号「１４ｂ」の範囲がトラップ領域１４ｂの範囲であり、符号「１４ａ」が非トラップ領域１４ａの範囲である。破線は、半導体層１０に含まれるｎ型不純物の濃度を示す。
【0018】
アノード領域１６には、ｎ型不純物よりも多くのアルミニウムが含まれている。このため、アノード領域１６はｐ型である。なお、図２では、アノード領域１６に含まれるアルミニウムの濃度が深さ方向に一定であるように示されているが、上記したように、アルミニウムは多段のイオン注入によって導入されていることから、実際には複数のピークが深さ方向に離れて存在している。
【0019】
トラップ領域１４ｂには、ｎ型不純物よりも少ないアルミニウムが含まれている。このため、トラップ領域１４ｂはｎ型である。図２に示されるように、アルミニウムの濃度分布は、トラップ領域１４ｂに対応する範囲に段差を有している。ここで、濃度分布の段差とは、深さ方向における濃度の減少が上下の範囲に比して抑えられた範囲であり、より具体的には、深さ方向における濃度の減少が生じない部分を含む範囲をいう。上記したように、トラップ領域１４ｂは、アルミニウムをイオン注入することによって形成されていることから、深さ方向におけるアルミニウムの濃度のピークがトラップ領域１４ｂに位置している。このため、トラップ領域１４ｂには、アルミニウムの濃度が増加する部分が含まれている。
【0020】
アルミニウムが導入された領域には、正孔トラップが形成されることが知られている。正孔トラップの密度は、アルミニウムの濃度に概ね比例する。このため、半導体層１０の深さ方向における正孔トラップの密度分布は、図２に示すアルミニウムの濃度分布と同様の分布を示す。したがって、トラップ領域１４ｂとは、ｎ型の領域であって、深さ方向における正孔トラップの密度分布のピークを含む領域である、ということができる。また、トラップ領域１４ｂは、ｎ型の領域であって、正孔トラップの密度が１０14ｃｍ-３以上の領域、より好ましくは正孔トラップの密度が１０16ｃｍ-３以上の領域である、ということもできる。
【0021】
次に、ダイオード１の動作を説明する。カソード電極２２よりもアノード電極２４が高電位となるようにカソード電極２２とアノード電極２４の間に順バイアスが印加されると、カソード領域１２から高抵抗領域１４に電子が注入され、アノード領域１６から高抵抗領域１４に正孔が注入され、カソード電極２２とアノード電極２４の間が導通する。次に、カソード電極２２よりもアノード電極２４が低電位となるようにカソード電極２２とアノード電極２４の間に逆バイアスが印加されると、順バイアスのときに高抵抗領域１４に注入された電子と正孔はそれぞれ、順バイアスのときとは逆向きに移動する。このような電子と正孔の逆向きの流れはリカバリ電流と呼ばれる。
【0022】
ここで、図３を参照し、順バイアスのときのトラップ領域１４ｂの作用について説明する。ここで、図中の「ｐ」の領域がアノード領域１６に対応し、「正孔トラップ」の領域がトラップ領域１４ｂに対応し、「ｎ-」の領域が非トラップ領域１４ａに対応する。順バイアスが印加されているとき、トラップ領域１４ｂの正孔トラップに正孔が捕獲され、トラップ領域１４ｂの捕獲正孔密度が増加する（図３の（Ａ）参照）。正孔トラップに正孔が捕獲されると、正孔トラップの電位が上昇し、トラップ領域１４ｂには正孔に対するポテンシャル障壁が形成される（図３（Ｂ）参照）。これにより、アノード領域１６から高抵抗領域１４への正孔の注入が抑えられる。アノード領域１６から高抵抗領域１４への正孔の注入そのものが抑えられているので、順バイアスのときの高抵抗領域１４の正孔濃度を低く抑えることができる。この結果、逆バイアスが印加されたときのリカバリ電流が抑えられ、リカバリ損失が低下する。
【0023】
また、本実施形態のダイオード１では、トラップ領域１４ｂの正孔トラップのエネルギー準位をＥｔとし、トラップ領域１４ｂの価電子帯のエネルギー準位をＥｖとし、トラップ領域１４ｂのバンドギャップをＥｇとすると、Ｅｔ-Ｅｖ＜Ｅｇ／２の関係、即ち、Ｅｔ-Ｅｖがミッドバンドギャップよりも小さいという関係が成立する。アルミニウムをイオン注入して形成される正孔トラップのエネルギー準位Ｅｔは、このような関係を有することができる。このような関係が成立するエネルギー準位の正孔トラップは、ゼロバイアスのときに正孔を捕獲することがない。このため、ダイオード１では、帯電した正孔トラップによる耐圧低下といった問題が生じない。
【0024】
また、本実施形態のダイオード１では、高抵抗領域１４が非トラップ領域１４ａを有している。非トラップ領域１４ａが設けられていることにより、高抵抗領域１４の全体に正孔トラップが形成される場合に比して順方向電圧の増大を抑えることができる。このため、本実施形態のダイオード１は、順方向電圧の増大を抑えながら、リカバリ損失を抑えることができる。
【0025】
なお、図４に示すように、トラップ領域１４ｂのｎ型不純物の濃度を非トラップ領域１４ａのｎ型不純物の濃度よりも高くすることにより、トラップ領域１４ｂに含まれるアルミニウムの濃度も高くすることができる。この例では、トラップ領域１４ｂのアルミニウムの濃度が、非トラップ領域１４ａのｎ型不純物の濃度よりも高い。このように、トラップ領域１４ｂのアルミニウムの濃度が高いと、正孔トラップの密度も高くなり、順バイアスのときの正孔の注入を効果的に抑えることができる。トラップ領域１４ｂのｎ型不純物の濃度を選択的に高くするためには、例えば、高抵抗領域１４をエピタキシャル成長するときにトラップ領域１４ｂに対応する範囲のｎ型不純物の濃度が高くなるように形成してもよく、エピタキシャル成長した後にトラップ領域１４ｂに対応する範囲にｎ型不純物をイオン注入してもよい。
【0026】
（ＭＯＳＦＥＴの実施形態）
以下、図５を参照して、ダイオードを内蔵したＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２を説明する。ＭＯＳＦＥＴ２は、例えば、交流モータに交流電力を供給するインバータ装置に用いられ、内蔵ダイオードがフリーホイールダイオードとして動作する。
以下、図５を参照して、ダイオードを内蔵したＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）２を説明する。ＭＯＳＦＥＴ２は、例えば、交流モータに交流電力を供給するインバータ装置に用いられ、内蔵ダイオードがフリーホイールダイオードとして動作する。
【0027】
図５に示されるように、ＭＯＳＦＥＴ２は、半導体層１１０と、半導体層１１０の下面を被覆しているドレイン電極１２２と、半導体層１１０の上面を被覆しているソース電極１２４と、半導体層１１０の上層部に設けられているトレンチゲート部１３０と、を備えている。ドレイン電極１２２及びソース電極１２４の材料には、例えば、Al、Ni、Ti、Mo又はCoが用いられてもよい。なお、ドレイン電極１２２が第１主電極の一例であり、ソース電極１２４が第２主電極の一例である。
【0028】
半導体層１１０は、炭化珪素（ＳｉＣ）で構成されており、ｎ+型のドレイン領域１１２と、ｎ-型の高抵抗領域１１４と、ｐ型のボディ領域１１６と、ｎ+型のソース領域１１８と、を有している。
【0029】
ドレイン領域１１２は、半導体層１１０の下面に露出する位置に配置されており、ドレイン電極１２２にオーミック接触している。ドレイン領域１１２は、面方位が（０００１）面の炭化珪素基板であり、高抵抗領域１１４をエピタキシャル成長させるための下地基板でもある。
【0030】
高抵抗領域１１４は、ドレイン領域１１２とボディ領域１１６の間に配置されており、ドレイン領域１１２とボディ領域１１６の双方に接している。高抵抗領域１１４は、ドレイン領域１１２によってドレイン電極１２２から隔てられており、ボディ領域１１６によってソース電極１２４から隔てられている。高抵抗領域１１４は、エピタキシャル成長技術を利用して、ドレイン領域１１２の表面から結晶成長して形成された炭化珪素で構成されており、そのｎ型不純物の濃度はドレイン領域１１２よりも低い。なお、高抵抗領域１１４は、ｎ型半導体領域の一例である。
【0031】
高抵抗領域１１４は、非トラップ領域１１４ａと、トラップ領域１１４ｂと、を有している。非トラップ領域１１４ａの大部分は、トラップ領域１１４ｂよりもドレイン領域１１２側に配置されており、ドレイン領域１１２に接している。トラップ領域１１４ｂは、非トラップ領域１１４ａとボディ領域１１６の間に配置されており、ボディ領域１１６に接している。非トラップ領域１１４ａは、正孔トラップが形成されていない領域である。一方、トラップ領域１１４ｂは、正孔トラップが形成されている領域である。なお、トラップ領域１１４ｂのアルミニウムの濃度分布及び正孔トラップの密度分布については、上記したダイオード１のトラップ領域１４ｂと同様である。
【0032】
ボディ領域１１６は、半導体層１１０の上面に露出する位置に配置されており、ソース電極１２４にオーミック接触している。ボディ領域１１６は、メインボディ領域１１６ａと、電界緩和領域１１６ｂと、を有している。メインボディ領域１１６ａは、半導体層１１０の上面に露出する位置に配置されているとともに、トレンチゲート部１３０の側面に接している。電界緩和領域１１６ｂは、メインボディ領域１１６ａの底面に接するとともに、トレンチゲート部１３０の側面から離れて配置されている。さらに、電界緩和領域１１６ｂは、メインボディ領域１１６ａの底面からトレンチゲート部１３０の底面よりも下方に突出するように形成されている。このような電界緩和領域１１６ｂが形成されていると、ＭＯＳＦＥＴ２がオフしたときに、トレンチゲート部１３０の底面の電界を緩和することができる。
【0033】
ボディ領域１１６を形成する方法は、特に限定されるものではない。例えば、本実施形態のＭＯＳＦＥＴ２では、エピタキシャル成長して形成された高抵抗領域１１４の上層部に、イオン注入技術を利用して、高抵抗領域１１４のｎ型不純物よりも高濃度のｐ型不純物を多段で飛程距離を変えて導入することによってボディ領域１１６が形成されてもよい。ｐ型不純物としては、例えばアルミニウムが用いられる。なお、ボディ領域１１６は、ｐ型半導体領域の一例である。
【0034】
ソース領域１１８は、半導体層１１０の上面に露出する位置に配置されており、ボディ領域１１６上に設けられており、ボディ領域１１６によって高抵抗領域１１４から隔てられている。ソース領域１１８を形成する方法は、特に限定されるものではない。本実施形態のＭＯＳＦＥＴ２では、イオン注入技術を利用して、半導体層１１０の上層部にｎ型不純物を導入することにより、ソース領域１１８が形成されている。
【0035】
トレンチゲート部１３０は、高抵抗領域１１４の非トラップ領域１１４ａとソース領域１１８を隔てる部分のメインボディ領域１１６ａに対向している。トレンチゲート部１３０は、半導体層１１０の上面からソース領域１１８及びメインボディ領域１１６ａを貫通して高抵抗領域１１４の非トラップ領域１１４ａに達するトレンチ内に設けられているトレンチゲート電極１３２及びゲート絶縁膜１３４を含む。トレンチゲート電極１３２は、ＣＶＤ技術を利用して、ゲート絶縁膜１３４で被膜されたトレンチ内に充填して形成される。ゲート絶縁膜１３４は、ＣＶＤ技術を利用して、トレンチの内壁を被膜して形成されている。
【0036】
ＭＯＳＦＥＴ２では、ドレイン領域１１２をアノード領域とし、ボディ領域１１６をカソード領域とするダイオードが内蔵している。この内蔵ダイオードがフリーホイールダイオードとして動作する。内蔵ダイオードが動作するときの作用効果は、上記したダイオード１と同様である。即ち、トラップ領域１１４ｂが設けられていることにより、順バイアスされているときのボディ領域１１６から高抵抗領域１１４への正孔の注入そのものが抑えられ、高抵抗領域１４の正孔濃度を低く抑えることができる。この結果、逆バイアスが印加されたときのリカバリ電流が抑えられ、リカバリ損失が低下する。なお、ＭＯＳＦＥＴ２では、ボディ領域１１６のうちの電界緩和領域１１６ｂの底面に接するようにトラップ領域１１４ｂが選択的に形成されている。ボディ領域１１６からの正孔注入は、主に電界緩和領域１１６ｂからである。このため、電界緩和領域１１６ｂに対して選択的にトラップ領域１１４ｂが設けられいても、ボディ領域１１６から高抵抗領域１１４への正孔の注入を効果的に抑えることができる。
【0037】
また、ＭＯＳＦＥＴ２では、トラップ領域１１４ｂがトレンチゲート部１３０の側面から離れて配置されている。このため、トラップ領域１１４ｂは、ＭＯＳＦＥＴ２がオンするときにトレンチゲート部１３０の側面に形成されるチャネルから離れて配置されている。この結果、ＭＯＳＦＥＴ２のチャネル抵抗の増大が抑えられている。このように、ＭＯＳＦＥＴ２は、チャネル抵抗の増大を抑えながら、リカバリ電流の増大も抑えることができる。
【0038】
【0039】
ＭＯＳＦＥＴ３では、トラップ領域１１４ｂが、非トラップ領域１１４ａを分断するように半導体層１１０の面内方向に沿って延びていることを特徴とする。具体的には、トラップ領域１１４ｂは、半導体層１１０の面内方向において、少なくとも電界緩和領域１１６ｂの底面からトレンチゲート部１３０の下方の位置まで延びている。また、トラップ領域１１４ｂは、トレンチゲート部１３０の底面よりも深い位置に配置されており、トレンチゲート部１３０の底面から離れている。
【0040】
また、ＭＯＳＦＥＴ３では、トラップ領域１１４ｂのｎ型不純物の濃度が非トラップ領域１１４ａのｎ型不純物の濃度よりも高く、トラップ領域１１４ｂのキャリア濃度が非トラップ領域１４ａのキャリア濃度よりも高いことを特徴とする。このような非トラップ領域１１４ａとトラップ領域１１４ｂの間のｎ型不純物の濃度関係については、上記した図４に例示される非トラップ領域１４ａとトラップ領域１４ｂの間のｎ型不純物の濃度関係と同様とすることができる。ｎ型不純物の濃度が高いトラップ領域１１４ｂは、電流分散領域として機能することができる。
【0041】
トラップ領域１１４ｂが半導体層１１０の面内方向に沿って広く延びているので、ボディ領域１１６からの正孔の注入を効果的に抑えることができる。また、トラップ領域１１４ｂが半導体層１１０の面内方向に沿って広く延びているので、ＭＯＳＦＥＴ３がオンしたときに、ソース領域１１８からチャネルを介して高抵抗領域１１４に注入された電子は、トラップ領域１１４ｂによって面方向に広がって流れることができる。このため、ＭＯＳＦＥＴ３では、電流経路が広く確保されるので、低いオン抵抗が得られる。
【0042】
なお、トラップ領域１１４ｂが面内方向に広く延びていたとしても、トラップ領域１１４ｂが電界緩和領域１１６ｂよりも浅に位置に形成される（即ち、電界緩和領域１１６ｂが非トラップ領域１１４ａに露出する）とともにトレンチゲート部１３０の側面及び底面に接する例では、オン抵抗は低くなるものの、正孔注入が増加し得る。また、トラップ領域１１４ｂが面内方向に広く延びていたとしても、トラップ領域１１４ｂが電界緩和領域１１６ｂよりも深い位置に形成される例では、正孔注入が抑えられるものの、オン抵抗が増加し得る。このため、トラップ領域１１４ｂを面内方向に広く延ばす例では、正孔注入の抑制と低オン抵抗を両立するために、図６に示す位置関係でトラップ領域１１４ｂが形成されるのが望ましい。
【0043】
【0044】
まず、図７に示されるように、結晶成長技術を利用して、ｎ型ＳｉＣ基板であるドレイン領域１１２の上面からｎ型ＳｉＣの高抵抗領域１１４を結晶成長させる。
【0045】
次に、図８に示されるように、イオン注入技術を利用して、高抵抗領域１１４の所定深さにアルミニウムイオンと窒素イオンを導入し、非トラップ領域１１４ａを分断するように延びるトラップ領域１１４ｂを形成する。
【0046】
次に、図９に示されるように、イオン注入技術を利用して、トラップ領域１１４ｂよりも上側の非トラップ領域１１４ａの一部にアルミニウムイオンを導入し、トラップ領域１１４ｂに接する電界緩和領域１１６ｂを形成する。
【0047】
次に、図１０に示されるように、非トラップ領域１１４ａ及び電界緩和領域１１６ｂの上面からｐ型ＳｉＣのメインボディ領域１１６ａを結晶成長させ、ボディ領域１１６を完成させる。
【0048】
次に、イオン注入技術を利用して、ソース領域１１８を形成する。次に、既知の製造技術を利用してトレンチゲート部１３０を形成する。その後、半導体層の下面にドレイン電極１２２を形成し、半導体層の上面にソース電極１２４形成することにより、図６に示すＭＯＳＦＥＴ３が完成する。
【0049】
【0050】
ＭＯＳＦＥＴ４では、電界緩和領域１１６ｂの下方に下側電界緩和領域１１６ｃがさらに設けられていることを特徴とする。ここで、電界緩和領域１１６ｂと下側電界緩和領域１１６ｃを区別するために、以下では電界緩和領域１１６ｂを上側電界緩和領域１１６ｂという。
【0051】
上側電界緩和領域１１６ｂは、メインボディ領域１１６ａの底面に接するとともに、トレンチゲート部１３０の側面から離れて配置されている。上側電界緩和領域１１６ｂはまた、トレンチゲート部１３０の長手方向（ｙ軸方向）に対して平行に延びている。
【0052】
下側電界緩和領域１１６ｃは、上側電界緩和領域１１６ｂの下面に接しており、トレンチゲート部１３０の底面よりも深く、トラップ領域１１４ｂよりも浅い位置に設けられている。下側電界緩和領域１１６ｃは、トレンチゲート１３０部の長手方向（ｙ軸方向）に対して直交する方向（ｘ軸方向）に対して平行に延びており、トレンチゲート部１３０の長手方向（ｙ軸方向）に間隔を開けて配置されている。隣り合う下側電界緩和領域１１６ｃの間には、トラップ領域１１４ｂが配置されている。なお、下側電界緩和領域１１６ｃは、トレンチゲート部１３０の長手方向（ｙ軸方向）に対して直交する場合に限らず、トレンチゲート部１３０の長手方向（ｙ軸方向）に対して傾斜して延びていてもよい。このように、上側電界緩和領域１１６ｂと下側電界緩和領域１１６ｃは、半導体層１１０の異なる深さに配置されているとともに異なる向きに延びている。
【0053】
このような上側電界緩和領域１１６ｂと下側電界緩和領域１１６ｃが設けられていると、ＭＯＳＦＥＴ４がオフしたときに、トレンチゲート部１３０の底面の電界をさらに緩和することができる。さらに、上側電界緩和領域１１６ｂと下側電界緩和領域１１６ｃはいずれも、トラップ領域１１４ｂよりも浅い位置に配置されているので、これら電界緩和領域１１６ｂ，１１６ｃを含むボディ領域１１６からの正孔注入が抑制される。
【0054】
以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。
【0055】
本明細書が開示する半導体装置の一実施形態は、第１主電極と、第２主電極と、半導体層と、を備えることができる。前記半導体層は、下面に前記第１主電極が被膜されており、上面に前記第２主電極が被膜されている。前記半導体層は、ｐ型半導体領域と、ｎ型半導体領域と、を有することができる。前記ｐ型半導体領域は、前記上面に露出する位置に配置されているとともに、前記第２主電極に電気的に接続されている。前記ｎ型半導体領域は、前記ｐ型半導体領域に接するとともに、前記ｐ型半導体領域によって前記第２主電極から隔てられている。前記ｎ型半導体領域はさらに、前記ｐ半導体領域に接する位置に設けられているトラップ領域を有している。前記トラップ領域には、正孔トラップが形成されている。この実施形態の半導体装置は、ダイオードであってもよく、ＭＯＳＦＥＴに内蔵されるダイオードであってもよい。
【0056】
上記実施形態の半導体装置では、前記半導体層の深さ方向における前記正孔トラップの密度分布が、前記トラップ領域に対応する範囲においてピークを有していてもよい。この実施形態の半導体装置では、例えばイオン注入技術等を利用して前記トラップ領域に対応する範囲に正孔トラップが意図的に形成されたことが示されている。
【0057】
上記実施形態の半導体装置では、前記トラップ領域の正孔トラップのエネルギー準位をＥｔとし、前記トラップ領域の価電子帯のエネルギー準位をＥｖとし、前記トラップ領域のバンドギャップをＥｇとすると、Ｅｔ-Ｅｖ＜Ｅｇ／２の関係が成立してもよい。この実施形態の半導体装置では、耐圧低下が抑制される。
【0058】
上記実施形態では、前記半導体層が炭化珪素であってもよい。この実施形態の半導体装置では、順バイアスが印加されたときの前記ｎ型半導体領域の正孔濃度が抑えられるので、炭化珪素に固有の問題である積層欠陥の成長も抑えられる。
【0059】
上記実施形態の半導体装置では、前記トラップ領域がアルミニウムを含んでいてもよい。炭化珪素においては、アルミニウムを導入することで正孔トラップが形成されることが知られている。このため、アルミニウムを含む前記トラップ領域には、正孔トラップが形成されていることが示されている。
【0060】
上記実施形態の半導体装置では、前記ｎ型半導体領域のｎ型不純物の濃度分布は、前記トラップ領域に対応する範囲で他の範囲よりも高い分布を有していてもよい。前記トラップ領域のｎ型不純物の濃度を高くすることで、前記トラップ領域は、ｎ型を維持しながらアルミニウムの濃度を高くすることができる。このため、前記トラップ領域は、正孔トラップの密度も高くすることができる。
【0061】
上記実施形態の半導体装置の一例はさらに、前記半導体層の前記上面から前記ｐ型半導体領域を貫通して前記ｎ型半導体領域に達するトレンチ内に設けられているトレンチゲート部を備えていてもよい。前記トラップ領域は、前記トレンチゲート部の側面から離れた位置に配置されていてもよい。この実施形態の半導体装置では、チャネル抵抗の増加を抑えながら、リカバリ電流の増大も抑えることができる。
【0062】
上記実施形態の半導体装置の一例では、前記ｐ型半導体領域が、前記トレンチゲート部の前記側面から離れた位置で前記トレンチゲート部の底面よりも下方に突出する電界緩和領域を有していてもよい。前記トラップ領域は、前記電界緩和領域の底面に接するように配置されていてもよい。この実施形態の半導体装置では、チャネル抵抗の増加を抑えながら、リカバリ電流の増大も抑えることができる。
【0063】
上記実施形態の半導体装置の他の一例はさらに、前記半導体層の前記上面から前記ｐ型半導体領域を貫通して前記ｎ型半導体領域に達するトレンチ内に設けられているトレンチゲート部をさらに備えていてもよい。前記ｐ型半導体領域は、前記トレンチゲート部の前記側面から離れた位置で前記トレンチゲート部の底面よりも下方に突出する電界緩和領域を有していてもよい。前記トラップ領域は、前記電界緩和領域の底面に接するように配置されていてもよい。この実施形態の半導体装置では、少なくとも前記ｐ型半導体領域のうちの前記電界緩和領域からの正孔注入を抑えることができる。
【0064】
上記実施形態の半導体装置の他の一例では、前記トラップ領域は、前記半導体層の面内方向において、少なくとも前記電界緩和領域の前記底面から前記トレンチゲート部の下方の位置まで延びており、前記トレンチゲート部の底面から離れた位置に配置されていてもよい。この実施形態の半導体装置では、前記ｐ型半導体領域からの正孔注入を抑えることができる。
【0065】
上記実施形態の半導体装置の他の一例では、前記ｎ型半導体領域のｎ型不純物の濃度分布は、前記トラップ領域に対応する範囲で他の範囲よりも高い分布を有していてもよい。この実施形態の半導体装置では、前記トラップ領域が電流分散領域として機能することができる。このため、この実施形態の半導体装置は、低オン抵抗な特性を有することができる。
【0066】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【0067】
１ ：ダイオード
１０ ：半導体層
１２ ：カソード領域
１４ ：高抵抗領域
１４ａ ：非トラップ領域
１４ｂ ：トラップ領域
１６ ：アノード領域
２２ ：カソード電極
２４ ：アノード電極
１１０ ：半導体層
１１２ ：ドレイン領域
１１４ ：高抵抗領域
１１４ａ ：非トラップ領域
１１４ｂ ：トラップ領域
１１６ ：ボディ領域
１１６ａ ：メインボディ領域
１１６ｂ ：電界緩和領域
１１８ ：ソース領域
１２２ ：ドレイン電極
１２４ ：ソース電極
１３０ ：トレンチゲート部
１３２ ：トレンチゲート電極
１３４ ：ゲート絶縁膜
１０ ：半導体層
１２ ：カソード領域
１４ ：高抵抗領域
１４ａ ：非トラップ領域
１４ｂ ：トラップ領域
１６ ：アノード領域
２２ ：カソード電極
２４ ：アノード電極
１１０ ：半導体層
１１２ ：ドレイン領域
１１４ ：高抵抗領域
１１４ａ ：非トラップ領域
１１４ｂ ：トラップ領域
１１６ ：ボディ領域
１１６ａ ：メインボディ領域
１１６ｂ ：電界緩和領域
１１８ ：ソース領域
１２２ ：ドレイン電極
１２４ ：ソース電極
１３０ ：トレンチゲート部
１３２ ：トレンチゲート電極
１３４ ：ゲート絶縁膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】