特許 7642221 駆動回路および表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-02-28

(45)【発行日】2025-03-10

(54)【発明の名称】駆動回路および表示装置

(51)【国際特許分類】

   G09G 3/20 20060101AFI20250303BHJP

   G09G 3/36 20060101ALI20250303BHJP

   G09G 3/3275 20160101ALI20250303BHJP

   G02F 1/133 20060101ALI20250303BHJP

   H03F 3/45 20060101ALI20250303BHJP

【ＦＩ】

G09G3/20 623F

G09G3/20 680G

G09G3/20 621F

G09G3/20 623R

G09G3/36

G09G3/3275

G09G3/20 623B

G09G3/20 621A

G02F1/133 550

H03F3/45

【請求項の数】 2

(21)【出願番号】P 2020034072

(22)【出願日】2020-02-28

(65)【公開番号】P2021135465

(43)【公開日】2021-09-13

【審査請求日】2023-01-18

【前置審査】

(73)【特許権者】

【識別番号】520333321

【氏名又は名称】深▲セン▼通鋭微電子技術有限公司

(74)【代理人】

【識別番号】110002848

【氏名又は名称】弁理士法人ＮＩＰ＆ＳＢＰＪ国際特許事務所

(72)【発明者】

【氏名】金正 貴夫

【審査官】西島 篤宏

(56)【参考文献】

【文献】特開２００８－０２６６３６（ＪＰ，Ａ）

【文献】特開２０１１－１５１７１１（ＪＰ，Ａ）

【文献】特開２０１４－１７８４３４（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｇ ３／００ － ３／３８

Ｇ０２Ｆ １／１３３

Ｈ０３Ｆ ３／４５

(57)【特許請求の範囲】

【請求項1】

複数の異なる階調値に対応した表示データに基づいて、複数の異なる階調基準電圧から一つの前記階調基準電圧を選択する選択回路と、
前記選択回路によって選択された前記階調基準電圧に基づいて、前記階調値に応じた出力電圧を出力する出力回路と、を備え、
前記出力回路は、
出力端子と、
前記出力端子に接続される反転入力端子と、
前記選択回路によって選択された前記階調基準電圧が入力される非反転入力端子と、
第１トランジスタおよび第２トランジスタを含む複数の差動トランジスタ対と、
前記第１トランジスタの制御端子と前記非反転入力端子とを接続するとともに、前記第２トランジスタの制御端子と前記反転入力端子とを接続する第１接続状態と、前記第１トランジスタの制御端子と前記反転入力端子とを接続するとともに、前記第２トランジスタの制御端子と前記非反転入力端子とを接続する第２接続状態と、前記第１トランジスタおよび前記第２トランジスタの制御端子と前記反転入力端子とを接続する第３接続状態と、を切り替える接続切替部と、を有しており、
前記接続切替部は、
少なくとも１つの前記差動トランジスタ対について、前記非反転入力端子に入力される前記階調基準電圧が変化するときに、前記第１接続状態と前記第２接続状態とを切り替える一方、
少なくとも１つの前記差動トランジスタ対が、前記第１接続状態から前記第２接続状態に切り替えられる場合には、該残りの前記差動トランジスタ対について、前記非反転入力端子に入力される前記階調基準電圧が変化するときに、前記第１接続状態から前記第３接続状態に切り替え、前記階調基準電圧が変化してから前記出力電圧が安定するまでの過渡期間が経過した後に、前記第３接続状態から前記第２接続状態に切り替え、
少なくとも１つの前記差動トランジスタ対が、前記第２接続状態から前記第１接続状態に切り替えられる場合には、該残りの前記差動トランジスタ対について、前記非反転入力端子に入力される前記階調基準電圧が変化するときに、前記第２接続状態から前記第３接続状態に切り替え、前記過渡期間が経過した後に、前記第３接続状態から前記第１接続状態に切り替え、
前記接続切替部は、少なくとも１つの前記差動トランジスタ対を、前記第３接続状態に切り替え可能であることを特徴とする駆動回路。

【請求項2】

請求項１に記載の駆動回路と、
前記駆動回路によって駆動される表示パネルと、を備えていることを特徴とする表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示パネルを駆動する駆動回路と、駆動回路を備えた表示装置とに関する。

【背景技術】

【0002】

液晶表示パネルやＯＬＥＤ（Organic Light Emitting Diode：有機発光ダイオード）を備えた有機ＥＬ（Electro Luminescence：エレクトロルミネッセンス）パネルなどの表示用ドライバＩＣ（駆動回路）は、近年のパネルの高精細化や倍速駆動対応などにより、出力遅延の益々の高速化が必要となっている。

【0003】

図９は、従来のソース駆動回路を示す図である。図１０は、ソース駆動回路における選択回路２２およびガンマ回路２４の構成を示す回路図である。

【0004】

図９に示すように、従来のソース駆動回路は、ＤＡ変換器２３と、ガンマ回路２４と、デマルチプレクサー２５とを含む。このソース駆動回路は、複数のソース線Ｓ１，…，Ｓｒを時分割で駆動するマルチプレクス駆動を行う。

【0005】

ガンマ回路２４は、２５６個の階調基準電圧Ｖ０～Ｖ２５５をそれぞれ２５６本の基準電源バスラインＢＬ１～ＢＬ２５６を介してＤＡ変換器２３に供給する。なお、ここでの説明では、簡略化のため、「階調基準電圧」を「基準電圧」と称する。

【0006】

ＤＡ変換器２３は、選択回路２２と、複数のソースアンプＡＭ１～ＡＭ１７１とを有している。選択回路２２は、入力された画像データＤ１～Ｄ１７１の階調値の各々に基づいて、ガンマ回路２４から供給される基準電圧Ｖ０～Ｖ２５５から一つを選択し、ソースアンプＡＭ１～ＡＭ１７１の各々に供給する。

【0007】

デマルチプレクサー２５は、ソースアンプＡＭ１～ＡＭ１７１の各々の出力ノードＱ１～Ｑ１７１から出力された電圧を、セレクト信号ＳＥＬ１～ＳＥＬ１８に基づいて時分割で、ソース線Ｓ１～Ｓ３０７８に分配する。

【0008】

図１０は、選択回路２２とガンマ回路２４の構成例を示す。選択回路２２の左右両側に配置されたガンマ回路２４は、基準電圧Ｖ０～Ｖ２５５を出力するために、高電位側電圧ＶＨと低電位側電圧ＶＬの間を分割する、抵抗素子ＲＡ１～ＲＡ２５７および抵抗素子ＲＢ１～ＲＢ２５７を含む。抵抗素子ＲＡ１～ＲＡ２５７の間のノードと抵抗素子ＲＢ１～ＲＢ２５７の間のノードとは、共通の基準電源バスラインＢＬ１～ＢＬ２５６に接続される。そして、基準電源バスラインＢＬ１～ＢＬ２５６の各々には、基準電圧Ｖ０～Ｖ２５５が出力される。

【0009】

選択回路２２は、複数のソースアンプＡＭ１～ＡＭ１７１の各々と、基準電源バスラインＢＬ１～ＢＬ２５６の各々との間に接続されるスイッチＳ１－１～Ｓ１７１－２５６を有する。スイッチＳ１－１～Ｓ１７１－２５６の各々は、画像データＤ１～Ｄ１７１の階調値の各々に基づいてオン・オフ制御される。例えば、画像データＤ１７１が１２７階調（基準電圧Ｖ１２７に該当）である場合には、スイッチＳ１７１－１２８のみがオンし、他のスイッチＳ１７１－１～Ｓ１７１－１２７・Ｓ１７１－１２９～Ｓ１７１－２５６はオフする。これにより、基準電圧Ｖ１２７がソースアンプＡＭ１７１の入力ノードＵ１７１に供給される。

【0010】

図１１～図１３は、図９および図１０に図示した従来のソース駆動回路の問題点を説明するための図である。

【0011】

図１４は、従来のソース駆動回路において、前記問題点が著しく生じる場合を説明するための図である。

【0012】

従来のソース駆動回路の場合、例えば、画像データＤ１～Ｄｎの各々の階調値が全て１階調（階調基準電圧Ｖ１に該当）である場合、ｎ個のソースアンプＡＭ１～ＡＭｎの入力ノードＵ１～Ｕｎ全てが、階調基準電圧Ｖ１が出力される基準電源バスラインＢＬ２に電気的に接続される。

【0013】

図１１は、ソースアンプＡＭｎの概略構成を示す図である。ソースアンプＡＭｎの入力ノードＵｎと出力ノードＱｎは、ソースアンプＡＭｎ内のトランジスタである入力トランジスタＭｐ及び出力トランジスタＭｍのゲートと接続されている。これにより、入力トランジスタＭｐのゲート容量（図中点線で図示）と出力トランジスタＭｍのゲート容量（図中点線で図示）とが形成される。図１０に図示するように、ｎ個のソースアンプＡＭ１～ＡＭｎの入力ノードＵ１～Ｕｎ全てが、階調基準電圧Ｖ０～Ｖ２５５の何れか一つを出力する基準電源バスラインＢＬ１～ＢＬ２５６の何れか一つ（図１０の場合には、基準電源バスラインＢＬ２）に電気的に接続される場合には、前記ゲート容量の影響により、特定の基準電源バスライン（図１０の場合には、基準電源バスラインＢＬ２）の負荷が大きくなる。すなわち、ある一つの基準電源バスラインＢＬ１～ＢＬ２５６に電気的に接続されるソースアンプＡＭ１～ＡＭｎの入力ノードＵ１～Ｕｎの数が増加すればする程、ある一つの基準電源バスラインＢＬ１～ＢＬ２５６の負荷が大きくなる。また、画像データＤ１～Ｄｎの各々が０階調（階調基準電圧Ｖ０に該当）から２５５階調（階調基準電圧Ｖ２５５に該当）に変わる場合のように、前回入力された画像データＤ１～Ｄｎの階調値と、今回入力された画像データＤ１～Ｄｎの階調値との差が大きくなれば大きくなる程、ある一つの基準電源バスラインＢＬ１～ＢＬ２５６の負荷が大きくなる。

【0014】

図１２は、ある一つの基準電源バスラインＢＬ２５６の負荷が最も大きい場合における前記ゲート容量の影響による基準電源バスラインＢＬ２５６の出力の変動を示す図である。図１２に図示するように、画像データＤ１～Ｄｎの各々が０階調から２５５階調に変わる際には、ゲート容量に蓄えられた電荷の移動により、基準電源バスラインＢＬ２５６の出力は、図中の矢印方向であるＶ０方向へ持ちあがる（図１２に図示するようにＶ０＞Ｖ２５５の場合）。すなわち、画像データＤ１～Ｄｎの各々が０階調から２５５階調に変わる際には、基準電源バスラインＢＬ２５６の出力は、Ｖ２５５の期待値より電圧が高くなる。なお、この持ちあがり量は、ある一つの基準電源バスラインＢＬ１～ＢＬ２５６に電気的に接続されるソースアンプＡＭ１～ＡＭｎの入力ノードＵ１～Ｕｎの数が増加すればする程、大きくなる。

【0015】

図１３は、図１２に図示するように、基準電源バスラインＢＬ２５６の出力において、持ちあがりが生じた場合に、基準電源バスラインＢＬ２５６に電気的に接続された複数のソースアンプＡＭｎの各々の出力ノードＱｎにおけるソース出力を示す図である。図１３に図示するように、画像データＤ１～Ｄｎの各々が０階調から２５５階調に変わる際には、上述した持ちあがりの影響を受ける。これにより、ソース出力が０階調に相当するＶ０期待値から２５５階調に相当するＶ２５５期待値の近くで安定化するまでにかかる時間（セトリング時間）が長くなってしまう。このようにセトリング時間が長いソース駆動回路を備えた表示装置においては、表示の階調不足、表示ノイズまたは、表示ムラなどが視認されてしまう場合があるので、問題である。

【0016】

特許文献１では、出力電圧に必要な電圧レベルの一部を補間によって生成することにより、基準電圧発生手段で発生する電圧の数を、必要とされる電圧数よりも大幅に減らすことができるＤＡ変換器を開示している。このＤＡ変換器は、出力回路として、３つの入力端子を持つボルテージフォロア回路（特許文献１の図２参照）によって構成されるソースアンプを備えている。このようなＤＡ変換器は、６４階調に応じた６４のレベルのアナログ電圧を、６ビットの表示データに基づいて、ソースアンプを介して出力することができる。これにより、多階調化のために必要な電圧数が増加しても、回路構成素子（抵抗素子やスイッチ）の増加を抑えることができる。

【先行技術文献】

【特許文献】

【0017】

【文献】特開２００２－４３９４４号公報

【発明の概要】

【発明が解決しようとする課題】

【0018】

しかしながら、特許文献１に開示されている構成の場合、ある一つの基準電源バスラインに同時に接続される複数のソースアンプの数は変わらないが、同時に接続される入力トランジスタ数が変動する。つまり、階調によりゲート容量が変化するため、階調の切り替え時に急激な電位変動が生じてしまう。このような階調に応じた電位変動の大きさの相違は、ソースアンプの出力電圧のセトリング時間のばらつきとなる。そして、このばらつきが原因となって、表示の階調逆転が視認されてしまうという問題がある。

【0019】

近年の表示パネルの高精細化などに伴い、複数のソースアンプの入力ノード側においても、ある一つの基準電源バスラインに同時に接続される複数のソースアンプの数が多いため、上述したゲート容量の影響が大きく問題である。

【0020】

本発明の一態様は、前記の問題点に鑑みてなされたものであり、セトリング時間（安定化時間）を短くした駆動回路と、表示の階調不足、表示ノイズまたは、表示ムラなどを抑制した表示装置を実現することを目的とする。

【課題を解決するための手段】

【0021】

上記の課題を解決するために、本発明の一態様に係る駆動回路は、複数の異なる階調値に対応した表示データに基づいて、複数の異なる階調基準電圧から一つの前記階調基準電圧を選択する選択回路と、前記選択回路によって選択された前記階調基準電圧に基づいて、前記階調値に応じた出力電圧を出力する出力回路と、を備え、前記出力回路は、出力端子と、前記出力端子に接続される反転入力端子と、前記選択回路によって選択された前記階調基準電圧が入力される非反転入力端子と、第１トランジスタおよび第２トランジスタを含む複数の差動トランジスタ対と、前記第１トランジスタの制御端子と前記非反転入力端子とを接続するとともに、前記第２トランジスタの制御端子と前記反転入力端子とを接続する第１接続状態と、前記第１トランジスタの制御端子と前記反転入力端子とを接続するとともに、前記第２トランジスタの制御端子と前記非反転入力端子とを接続する第２接続状態と、前記第１トランジスタおよび前記第２トランジスタの制御端子と前記反転入力端子とを接続する第３接続状態と、を切り替える接続切替部と、を有しており、前記接続切替部は、少なくとも１つの前記差動トランジスタ対について、前記非反転入力端子に入力される前記階調基準電圧が変化するときに、前記第１接続状態と前記第２接続状態とを切り替える一方、少なくとも１つの前記差動トランジスタ対が、前記第１接続状態から前記第２接続状態に切り替えられる場合には、該残りの前記差動トランジスタ対について、前記非反転入力端子に入力される前記階調基準電圧が変化するときに、前記第１接続状態から前記第３接続状態に切り替え、前記階調基準電圧が変化してから前記出力電圧が安定するまでの過渡期間が経過した後に、前記第３接続状態から前記第２接続状態に切り替え、少なくとも１つの前記差動トランジスタ対が、前記第２接続状態から前記第１接続状態に切り替えられる場合には、該残りの前記差動トランジスタ対について、前記非反転入力端子に入力される前記階調基準電圧が変化するときに、前記第２接続状態から前記第３接続状態に切り替え、前記過渡期間が経過した後に、前記第３接続状態から前記第１接続状態に切り替える。

【0022】

また、本発明の一態様に係る駆動回路は、複数の異なる階調値に対応した表示データに基づいて、複数の異なる階調基準電圧から一つの前記階調基準電圧を選択する選択回路と、前記選択回路によって選択された前記階調基準電圧に基づいて、前記階調値に応じた出力電圧を出力する出力回路と、を備え、前記出力回路は、出力端子と、前記出力端子に接続される反転入力端子と、前記選択回路によって選択された前記階調基準電圧が入力される非反転入力端子と、第１トランジスタおよび第２トランジスタを含む複数の差動トランジスタ対と、前記出力端子から出力される出力電圧が安定しているとき、前記第１トランジスタの制御端子を前記非反転入力端子に接続する一方、前記非反転入力端子に入力される前記階調基準電圧が変化するとき、前記出力電圧が安定するまでの過渡期間に、少なくとも一つの前記第１トランジスタの制御端子を前記非反転入力端子に接続する一方、当該第１トランジスタ以外の前記第１トランジスタの制御端子を前記反転入力端子に接続する接続切替部と、を有しており、前記第２トランジスタの制御端子は、前記反転入力端子に接続されている。

【発明の効果】

【0023】

本発明の一態様によれば、安定した階調表示を実現することができる。

【図面の簡単な説明】

【0024】

【図1】各実施形態に共通する表示装置の構成を示す図である。

【図2】前記表示装置におけるソース駆動回路の構成を示すブロック図である。

【図3】本発明の実施形態１に係るＤＡ変換器におけるソースアンプの構成を示す回路図である。

【図4】前記ＤＡ変換器に備えられたスイッチ素子のオン・オフタイミングと、前記ソースアンプから出力される電圧の時間的な関係を示す図である。

【図5】本発明の実施形態２に係るＤＡ変換器におけるソースアンプの構成を示す回路図である。

【図6】前記ＤＡ変換器に備えられたスイッチ素子のオン・オフタイミングと、前記ソースアンプから出力される電圧の時間的な関係を示す図である。

【図7】本発明の実施形態３に係るＤＡ変換器におけるソースアンプの構成を示す回路図である。

【図8】前記ＤＡ変換器に備えられたスイッチ素子のオン・オフタイミングと、前記ソースアンプから出力される電圧の時間的な関係を示す図である。

【図9】従来のソース駆動回路を示すブロック図である。

【図10】前記ソース駆動回路における選択回路およびガンマ回路の構成を示す回路図である。

【図11】前記ソース駆動回路におけるソースアンプの概略構成を示す図である。

【図12】前記ソース駆動回路における基準電源バスラインの出力の変動を示す図である。

【図13】前記ソース駆動回路において基準電源バスラインの出力に持ちあがりが生じたときのソースアンプの各々の出力ノードにおけるソース出力を示す図である。

【図14】前記ソース駆動回路の構成を示すブロック図である。

【図15】従来のＤＡ変換器におけるソースアンプの構成を示す回路図である。

【図16】前記ＤＡ変換器に備えられたスイッチ素子のオン・オフタイミングと、前記ソースアンプから出力される電圧の時間的な関係を示す図である。

【発明を実施するための形態】

【0025】

〔表示装置〕
本発明の各実施形態に共通する表示装置について図１に基づいて、以下に説明する。図１は、各実施形態に共通する表示装置１０の構成を示す図である。

【0026】

〈表示装置１０の構成〉
表示装置１０は、ソース駆動回路１（駆動回路）と、ゲート駆動回路４と、表示パネル５とを備えている。ソース駆動回路１からの出力信号は、ソース線Ｓ１～Ｓｒを介して表示パネル５に供給される。ゲート駆動回路４からの出力信号は、ゲート線Ｇ１～Ｇｍを介して表示パネル５に供給される。これにより、表示パネル５が表示を行う。

【0027】

表示パネル５は、例えば、液晶表示パネルやＯＬＥＤ（Organic Light Emitting Diode：有機発光ダイオード）を備えた有機ＥＬ（Electro Luminescence：エレクトロルミネッセンス）パネルであってもよい。

【0028】

表示装置１０は、後述する実施形態１～３において説明するように、出力電圧のセトリング時間（安定化時間）を短くしたソース駆動回路１を備えているので、表示の階調不足、表示ノイズまたは、表示ムラなどを抑制できる。

【0029】

〈ソース駆動回路１の構成〉
図２に示すように、ソース駆動回路１は、ＤＡ変換器２と、ガンマ回路２１と、デマルチプレクサー２５とを備えている。このソース駆動回路は、複数のソース線Ｓ１，…，Ｓｒを時分割で駆動するマルチプレクス駆動を行う。

【0030】

ガンマ回路２１は、２５６個の階調基準電圧Ｖ０～Ｖ２５５を出力する。ガンマ回路２１は、基準電源バスラインＢＬ１～ＢＬ２５６（配線）の各々を介して、階調基準電圧Ｖ０～Ｖ２５５をＤＡ変換器２に供給する。

【0031】

なお、実施形態における以降の説明では、簡略化のため「階調基準電圧」を「基準電圧」と称する。

【0032】

ＤＡ変換器２は、選択回路２２と、複数のソースアンプＡＭ１～ＡＭｎ（出力回路）とを有している。選択回路２２は、入力された画像データＤ１～Ｄｎ（表示データ）の階調値の各々に基づいて、ガンマ回路２１より供給される基準電圧Ｖ０～Ｖ２５５から１つを選択し、ソースアンプＡＭ１～ＡＭｎの各々に出力する。

【0033】

ソースアンプＡＭ１～ＡＭｎは、ボルテージフォロア回路によって構成されている。また、ソースアンプＡＭ１～ＡＭｎは、複数の入力端子を有しており、これらの入力端子に入力される選択回路２２からの基準電圧Ｖｋ（ｋ：０～２５５）に基づいて、ソース線Ｓ１～Ｓｒのそれぞれに出力する階調に応じた出力電圧を出力する。

【0034】

以降の説明において、ソースアンプＡＭ１～ＡＭｎを特定しない場合、ソースアンプＡＭと称する。

【0035】

なお、ソース駆動回路１は、デマルチプレクサー２５を備えているが、デマルチプレクサー２５を備えていなくてもよい。

【0036】

〔実施形態１〕
以下、本発明の一実施形態について、図３～図４を参照して以下に説明する。なお、説明の便宜上、上述した「表示装置」の説明における構成要素と同じ機能を有する構成要素については、同じ符号を付記し、その説明を省略する。

【0037】

図３は、ＤＡ変換器２ａにおけるソースアンプＡＭの構成を示す回路図である。図４は、ＤＡ変換器２ａに備えられたスイッチ素子のオン・オフタイミングと、前記ソースアンプＡＭから出力される電圧の時間的な関係を示す図である。

【0038】

図３に示すように、ソースアンプＡＭは、出力端子と、出力端子に接続される反転入力端子と、選択回路２２からの基準電圧Ｖｋが入力される非反転入力端子を有している。

【0039】

図３に示すように、ソースアンプＡＭは、差動対を形成する２つのトランジスタ（以後、「差動トランジスタ対」と言う。）をｎ個有している。第１トランジスタＭｐ１～Ｍｐｎと、第２トランジスタＭｍ１～Ｍｍｎと、が各々差動トランジスタ対を形成している。

【0040】

ソースアンプＡＭは、スイッチＳｗｐ１＋～Ｓｗｐｎ＋（接続切替部）およびスイッチＳｗｐ１－～Ｓｗｐｎ－（接続切替部）を有している。スイッチＳｗｐ１＋～Ｓｗｐｎ＋の一端は非反転入力端子に接続され、スイッチＳｗｐ１－～Ｓｗｐｎ－の一端は反転入力端子に接続されている。スイッチＳｗｐ１＋～Ｓｗｐｎ＋およびスイッチＳｗｐ１－～Ｓｗｐｎ－の他端は、第１トランジスタＭｐ１～Ｍｐｎのゲート（制御端子）に接続されている。第２トランジスタＭｍ１～Ｍｍｎのゲート（制御端子）は、反転入力端子に接続されている。

【0041】

以降の説明において、第１トランジスタＭｐ１～Ｍｐｎ、および第２トランジスタＭｍ１～Ｍｍｎを特定しない場合、第１トランジスタＭｐ、および第２トランジスタＭｍと称する。

【0042】

ソースアンプＡＭに供給する基準電圧Ｖｋの出力は、選択回路２２内のスイッチＳｗｋ（ｋ：０～２５５）をオンまたはオフすることで制御される。また、第１トランジスタＭｐは、スイッチＳｗｐ１＋～Ｓｗｐｎ＋、およびスイッチＳｗｐ１－～Ｓｗｐｎ－（接続切替部）でオン・オフ制御される。例えば、スイッチＳｗｐ１＋～Ｓｗｐｎ＋がオンし、かつ、スイッチＳｗｐ１－～Ｓｗｐｎ－がオフする場合、第１トランジスタＭｐのゲートはソースアンプＡＭの非反転入力端子側に接続され、基準電圧Ｖｋが入力される。一方、スイッチＳｗｐ１＋～Ｓｗｐｎ＋がオフし、かつ、スイッチＳｗｐ１－～Ｓｗｐｎ－がオンする場合、第１トランジスタＭｐのゲートはソースアンプＡＭの反転入力端子側に接続され、基準電圧Ｖｋは第１トランジスタＭｐに入力されない。

【0043】

本実施形態のソースアンプＡＭにおいて、出力端子から出力される出力電圧が安定しているとき、第１トランジスタＭｐのゲートを非反転入力端子に接続する。一方、階調基準電圧Ｖｋが切り替わるとき、電位が遷移して出力電圧が安定するまでの過渡期間Ｔ（図４参照）に、少なくとも一つの第１トランジスタＭｐのゲートに非反転入力端子を接続し、当該第１トランジスタＭｐ以外の第１トランジスタＭｐを反転入力端子に接続する。そして第２トランジスタＭｍのゲートは、反転入力端子に接続されている。

【0044】

このように、基準電圧Ｖｋが変化するときの過渡期間Ｔの間、基準電圧Ｖｋを供給する第１トランジスタＭｐの数を減らすことにより、ソースアンプＡＭのゲート容量を減少させる。これにより、ソースアンプＡＭの入力部における電位収束性が向上する。よって、セトリング時間を短くすることができるため、表示の階調不足、表示ノイズまたは、表示ムラなどを抑制できる。

【0045】

ここで、基準電圧ＶｋがＶ２５５からＶ０に切り替わる場合について説明する。本実施形態では、スイッチＳｗ２５５をオンからオフにし、スイッチＳｗ０をオフからオンにすることで、Ｖ２５５からＶ０に切り替える。図４に示すように、Ｖ２５５からＶ０に切り替えるのと同時に、スイッチＳｗｐ２－～Ｓｗｐｎ－をオンにし、スイッチＳｗｐ２＋～Ｓｗｐｎ＋をオフにする。これにより、第１トランジスタＭｐ２～ＭｐｎのゲートがソースアンプＡＭの反転入力端子側に接続される。一方、スイッチＳｗｐ１－をオフのまま、スイッチＳｗｐ１＋をオンのままにする。これにより、第１トランジスタＭｐ１のゲートのみがソースアンプＡＭの非反転入力端子側に接続される。

【0046】

そして、図４で示すように、Ｖ２５５からＶ０に電位が遷移する過渡期間Ｔの後、スイッチＳｗｐ２－～Ｓｗｐｎ－をオフにし、スイッチＳｗｐ２＋～Ｓｗｐｎ＋をオンにすることで、ゲート容量を増加させる。

【0047】

これにより、過渡期間Ｔの間、基準電圧Ｖ０は第１トランジスタＭｐ１のみに入力されるので、基準電圧Ｖ０が第１トランジスタＭｐ１～Ｍｐｎの全てに入力される場合と比較して、ソースアンプＡＭのゲート容量は大幅に減少する。つまり、基準電源バスラインＢＬ０への負荷を削減することで電位遷移速度が上がり、基準電源バスラインＢＬ０における電位収束性を向上させることができる。したがって、ソースアンプＡＭの出力端子における電位収束性も向上させることができ、セトリング時間も短縮される。

【0048】

なお、上述した過渡期間Ｔのスイッチ制御に関しては、出力電圧をモニタするなどして、より精度よくスイッチ切り替えのタイミングを制御しても良い。

【0049】

これに対し、比較例のＤＡ変換器２ｄにおけるソースアンプＡＭの構成を図１５に示す。図１６は、比較例のソースアンプＡＭのスイッチ制御とソースアンプＡＭから出力される電圧の時間的な関係を示す図である。

【0050】

基準電圧ＶｋがＶ２５５からＶ０に切り替わる場合、ソースアンプＡＭの第１トランジスタＭｐ１～Ｍｐｎの全てに基準電圧Ｖ０が入力され、ゲート容量が全て接続される。そのため、基準電源バスラインＢＬ０への負荷も大きく、セトリング時間が長くなってしまう（図１６参照）。

【0051】

〔実施形態２〕
本発明の実施形態２について、図５および図６を参照して以下に説明する。なお、説明の便宜上、「表示装置」および実施形態１の説明における構成要素と同じ機能を有する構成要素については、同じ符号を付記し、その説明を省略する。

【0052】

図５は、ＤＡ変換器２ｂにおけるソースアンプＡＭの構成を示す回路図である。図６は、ＤＡ変換器２ｂに備えられたスイッチ素子のオン・オフタイミングと、ソースアンプＡＭから出力される電圧の時間的な関係を示す図である。

【0053】

図５で示すように、本実施形態のソースアンプＡＭは、第１トランジスタＭｐ１～Ｍｐｎと第２トランジスタＭｍ１～Ｍｍｎとからなるｎ個の差動トランジスタ対、および第１トランジスタＭｐＸと第２トランジスタＭｍＸとからなる１つの差動トランジスタ対を有している。第１トランジスタＭｐＸおよび第２トランジスタＭｍＸは、第１トランジスタＭｐ１～Ｍｐｎおよび第２トランジスタＭｍ１～Ｍｍｎのゲート容量よりも、小さいゲート容量を持つ小サイズトランジスタを使用している。そのため、第１トランジスタＭｐ１～Ｍｐｎおよび第２トランジスタＭｍ１～Ｍｍｎは大サイズトランジスタとなる。

【0054】

また、図５で示すように、ソースアンプＡＭはスイッチＳｗｐＸ＋と、スイッチＳｗｐＸ－と、を有している。スイッチＳｗｐＸ＋の一端は非反転入力端子に接続され、スイッチＳｗｐＸ－の一端は反転入力端子に接続されている。スイッチＳｗｐＸ＋およびスイッチＳｗｐＸ－の他端は、第１トランジスタＭｐＸのゲートに接続されている。

【0055】

ここで、基準電圧ＶｋがＶ２５５からＶ０に切り替わる場合について説明する。本実施形態では、スイッチＳｗ２５５をオンからオフにし、スイッチＳｗ０をオフからオンにすることで、Ｖ２５５からＶ０に切り替える。図６に示すようにＶ２５５からＶ０に切り替えるのと同時に、スイッチＳｗｐ１－～Ｓｗｐｎ－をオンにし、スイッチＳｗｐ１＋～Ｓｗｐｎ＋をオフにすることで、第１トランジスタＭｐ１～ＭｐｎのゲートがソースアンプＡＭの反転入力端子側に接続される。一方、第１トランジスタＭｐＸのスイッチＳｗｐＸ－をオフのまま、スイッチＳｗｐＸ＋をオンのままにすることで、第１トランジスタＭｐＸのみがソースアンプＡＭの非反転入力端子側に接続される。

【0056】

そして、図６で示すように、Ｖ２５５からＶ０への過渡期間Ｔの後、第１トランジスタＭｐ１～ＭｐｎのスイッチＳｗｐ１－～Ｓｗｐｎ－をオフにし、スイッチＳｗｐ１＋～Ｓｗｐｎ＋をオンにすることで、ゲート容量を増加させる。

【0057】

これにより、過渡期間Ｔの間、基準電圧Ｖ０は第１トランジスタＭｐＸのみに入力される。第１トランジスタＭｐＸは小サイズトランジスタであり、他の第１トランジスタＭｐ１～Ｍｐｎは大サイズトランジスタであるので、ソースアンプＡＭのゲート容量はより小さくなる。そのため、さらに基準電源バスラインＢＬ０への負荷を削減することで電位遷移速度を向上させることができる。したがって、基準電源バスラインＢＬ０における電位収束性を向上させ、ソースアンプＡＭの出力端子における電位収束性も向上させることができ、セトリング時間も短縮される。

【0058】

〔実施形態３〕
本発明の実施形態３について、図７および図８を参照して以下に説明する。なお、説明の便宜上、「表示装置」と実施形態１および２との説明における構成要素と同じ機能を有する構成要素については、同じ符号を付記し、その説明を省略する。

【0059】

図７は、ＤＡ変換器２ｃにおけるソースアンプＡＭの構成を示す回路図である。図８は、ＤＡ変換器２ｃに備えられたスイッチ素子のオン・オフタイミングと、ソースアンプＡＭから出力される電圧の時間的な関係を示す図である。

【0060】

図７で示すように、ソースアンプＡＭは差動トランジスタ対をｎ個有している。また、ソースアンプＡＭは、それぞれのトランジスタのゲートを非反転入力端子側または反転入力端子側に接続するスイッチを有した、オフセットキャンセル回路を搭載している。ここで、オフセットキャンセル回路とはソースアンプＡＭの非反転入力端子および反転入力端子に差動トランジスタ対の両方のトランジスタのゲートを、スイッチ制御によって繋ぎ変えることができる回路のことである。繋ぎ変える前後のソースアンプＡＭから出力される電圧を平均化することで、時系列にてオフセットをキャンセルすることができる。

【0061】

オフセットキャンセル回路において、第１トランジスタＭｐのゲートと非反転入力端子とを接続するとともに、第２トランジスタＭｍのゲートと反転入力端子とを接続する状態を第１接続状態とする。そして、第１トランジスタＭｐのゲートと反転入力端子とを接続するとともに、第２トランジスタＭｍのゲートと非反転入力端子とを接続する状態を第２接続状態とする。そして、第１トランジスタＭｐおよび第２トランジスタＭｍのゲートと反転入力端子とを接続する状態を第３接続状態とする。

【0062】

ここで、基準電圧ＶｋがＶ２５５からＶ０に切り替わり、その後Ｖ０からＶ２５５に切り替わる場合について説明する。本実施形態では、スイッチＳｗ２５５をオンからオフにし、スイッチＳｗ０をオフからオンにすることで、Ｖ２５５からＶ０に切り替える。図８に示すようにＶ２５５からＶ０に切り替えるのと同時に、スイッチＳｗｐ１－～Ｓｗｐｎ－をオンにし、スイッチＳｗｐ１＋～Ｓｗｐｎ＋をオフにし、さらにスイッチＳｗｍ１－をオフにし、スイッチＳｗｍ１＋をオンにする。一方、スイッチＳｗｍ２－～Ｓｗｍｎ－をオンのまま、スイッチＳｗｍ１＋～Ｓｗｍｎ＋をオフのままにする。つまり、Ｖ２５５からＶ０に切り替わる際、第１トランジスタＭｐ１と第２トランジスタＭｍ１とが形成する差動トランジスタ対は第１接続状態から第２接続状態に切り替わる。一方、Ｖ２５５からＶ０に切り替わる際、第１トランジスタＭｐ２～Ｍｐｎと第２トランジスタＭｍ２～Ｍｍｎとが形成する各々の差動トランジスタ対は第１接続状態から第３接続状態へ切り替わる。したがって、第２トランジスタＭｍ１のみがソースアンプＡＭの非反転入力端子側に接続される。

【0063】

そして、図８で示すように、Ｖ２５５からＶ０への過渡期間Ｔ１の後、第２トランジスタＭｍ２～ＭｍｎのスイッチＳｗｍ２－～Ｓｗｍｎ－をオフにし、スイッチＳｗｍ２＋～Ｓｗｍｎ＋をオンにする。つまり、Ｖ２５５からＶ０への過渡期間Ｔ１の後、第１トランジスタＭｐ２～Ｍｐｎと第２トランジスタＭｍ２～Ｍｍｎとが形成する各々の差動トランジスタ対は第３接続状態から第２接続状態へ切り替わる。よって、全ての差動トランジスタ対が第２接続状態となるため、ゲート容量が増加する。

【0064】

これにより、Ｖ２５５からＶ０への過渡期間Ｔ１の間、基準電圧Ｖ０は第２トランジスタＭｍ１のみに入力される。そのため、基準電圧Ｖ０が第２トランジスタＭｍ１～Ｍｍｎの全てに入力される場合と比較して、ソースアンプＡＭのゲート容量は大幅に減少する。したがって、基準電源バスラインＢＬ０への負荷を削減することで電位遷移速度が上がり、基準電源バスラインＢＬ０における電位収束性を向上させることができる。よって、ソースアンプＡＭの出力端子における電位収束性も向上させることができ、セトリング時間も短縮される。

【0065】

続いて、Ｖ０からＶ２５５に切り替える。スイッチＳｗ０をオンからオフにし、スイッチＳｗ２５５をオフからオンにすることで、Ｖ０からＶ２５５に切り替える。図８に示すようにＶ０からＶ２５５に切り替えるのと同時に、スイッチＳｗｍ１－～Ｓｗｍｎ－をオンにし、スイッチＳｗｍ１＋～Ｓｗｍｎ＋をオフにし、さらにスイッチＳｗｐ１－をオフにし、スイッチＳｗｐ１＋をオンにする。一方、スイッチＳｗｐ２－～Ｓｗｐｎ－をオンのまま、スイッチＳｗｐ１＋～Ｓｗｐｎ＋をオフのままにする。つまり、Ｖ０からＶ２５５に切り替わる際、第１トランジスタＭｐ１と第２トランジスタＭｍ１とが形成する差動トランジスタ対は第２接続状態から第１接続状態に切り替わる。一方、Ｖ０からＶ２５５に切り替わる際、第１トランジスタＭｐ２～Ｍｐｎと第２トランジスタＭｍ２～Ｍｍｎとが形成する各々の差動トランジスタ対は第２接続状態から第３接続状態へ切り替わる。したがって、第１トランジスタＭｐ１のみがソースアンプＡＭの非反転入力端子側に接続される。

【0066】

そして、図８で示すように、Ｖ０からＶ２５５への過渡期間Ｔ２の後、第１トランジスタＭｐ２～ＭｐｎのスイッチＳｗｐ２－～Ｓｗｐｎ－をオフにし、スイッチＳｗｐ２＋～Ｓｗｐｎ＋をオンにする。つまり、Ｖ０からＶ２５５への過渡期間Ｔ２の後、第１トランジスタＭｐ２～Ｍｐｎと第２トランジスタＭｍ２～Ｍｍｎとが形成する各々の差動トランジスタ対は第３接続状態から第１接続状態へ切り替わる。よって、全ての差動トランジスタ対が第１接続状態となるため、ゲート容量が増加する。

【0067】

これにより、Ｖ０からＶ２５５への過渡期間Ｔ２の間、基準電圧Ｖ２５５は第１トランジスタＭｐ１のみに入力されるので、基準電圧Ｖ２５５が第１トランジスタＭｐ１～Ｍｐｎの全てに入力される場合と比較して、ソースアンプＡＭのゲート容量は大幅に減少する。したがって、基準電源バスラインＢＬ２５５への負荷を削減することで電位遷移速度が上がり、基準電源バスラインＢＬ２５５における電位収束性を向上させることができる。よって、ソースアンプＡＭの出力端子における電位収束性も向上させることができ、セトリング時間も短縮される。

【0068】

このように、繋ぎ変える前後のソースアンプＡＭから出力される電圧を平均化することで、時系列にてオフセットをキャンセルするオフセットキャンセル回路を持つソースアンプＡＭにおいても、セトリング時間を短縮することができる。

【0069】

〔まとめ〕
本発明の態様１に係る駆動回路（ソース駆動回路１）は、複数の異なる階調値に対応した表示データに基づいて、複数の異なる階調基準電圧から一つの前記階調基準電圧を選択する選択回路と、前記選択回路によって選択された前記階調基準電圧に基づいて、前記階調値に応じた出力電圧を出力する出力回路と、を備え、前記出力回路は、出力端子と、前記出力端子に接続される反転入力端子と、前記選択回路によって選択された前記階調基準電圧が入力される非反転入力端子と、第１トランジスタおよび第２トランジスタを含む複数の差動トランジスタ対と、前記第１トランジスタの制御端子と前記非反転入力端子とを接続するとともに、前記第２トランジスタの制御端子と前記反転入力端子とを接続する第１接続状態と、前記第１トランジスタの制御端子と前記反転入力端子とを接続するとともに、前記第２トランジスタの制御端子と前記非反転入力端子とを接続する第２接続状態と、前記第１トランジスタおよび前記第２トランジスタの制御端子と前記反転入力端子とを接続する第３接続状態と、を切り替える接続切替部と、を有しており、前記接続切替部は、少なくとも１つの前記差動トランジスタ対について、前記非反転入力端子に入力される前記階調基準電圧が変化するときに、前記第１接続状態と前記第２接続状態とを切り替える一方、少なくとも１つの前記差動トランジスタ対が、前記第１接続状態から前記第２接続状態に切り替えられる場合には、該残りの前記差動トランジスタ対について、前記非反転入力端子に入力される前記階調基準電圧が変化するときに、前記第１接続状態から前記第３接続状態に切り替え、前記階調基準電圧が変化してから前記出力電圧が安定するまでの過渡期間が経過した後に、前記第３接続状態から前記第２接続状態に切り替え、少なくとも１つの前記差動トランジスタ対が、前記第２接続状態から前記第１接続状態に切り替えられる場合には、該残りの前記差動トランジスタ対について、前記非反転入力端子に入力される前記階調基準電圧が変化するときに、前記第２接続状態から前記第３接続状態に切り替え、前記過渡期間が経過した後に、前記第３接続状態から前記第１接続状態に切り替える。

【0070】

前記構成によれば、階調基準電圧Ｖｋが切り替わるときの過渡期間Ｔが経過した後に、第１トランジスタＭｐおよび第２トランジスタＭｍについて、第１接続状態と第２接続状態とが切り替わるので出力電圧を平均化して時系列でオフセットをキャンセルするオフセットキャンセルの効果が得られる。また、階調基準電圧Ｖｋが切り替わるときの過渡期間Ｔにおいて、出力回路（ソースアンプＡＭ）の入力容量を小さくすることができるため、出力回路（ソースアンプＡＭ）の入力部における電位収束性を向上させることができる。

【0071】

本発明の態様２に係る駆動回路（ソース駆動回路１）は、複数の異なる階調値に対応した表示データ（画像データＤ１～Ｄｎ）に基づいて、複数の異なる階調基準電圧Ｖｋから一つの前記階調基準電圧Ｖｋを選択する選択回路２２と、前記選択回路２２によって選択された前記階調基準電圧Ｖｋに基づいて、前記階調値に応じた出力電圧を出力する出力回路（ソースアンプＡＭ）と、を備え、前記出力回路（ソースアンプＡＭ）は、出力端子と、前記出力端子に接続される反転入力端子と、前記選択回路によって選択された前記階調基準電圧Ｖｋが入力される非反転入力端子と、第１トランジスタＭｐおよび第２トランジスタＭｍを含む複数の差動トランジスタ対と、前記出力端子から出力される出力電圧が安定しているとき、前記第１トランジスタＭｐの制御端子を前記非反転入力端子に接続する一方、前記非反転入力端子に入力される前記階調基準電圧Ｖｋが変化するとき、前記出力電圧が安定するまでの過渡期間Ｔに、少なくとも一つの前記第１トランジスタＭｐの制御端子を前記非反転入力端子に接続する一方、当該第１トランジスタＭｐ以外の前記第１トランジスタＭｐの制御端子を前記反転入力端子に接続する接続切替部（スイッチ）と、を有しており、前記第２トランジスタＭｍの制御端子は、前記反転入力端子に接続されている。

【0072】

前記構成によれば、階調基準電圧Ｖｋが切り替わるときの過渡期間Ｔに、少なくとも一部の第１トランジスタＭｐの制御端子が反転入力端子に接続されるので、出力回路（ソースアンプＡＭ）の入力容量を小さくすることができる。これにより、出力回路（ソースアンプＡＭ）の入力部における電位収束性を向上させることができる。

【0073】

本発明の態様３に係る駆動回路（ソース駆動回路１）は、前記態様２の構成に加え、前記接続切替部（スイッチ）は、前記非反転入力端子に入力される前記階調基準電圧Ｖｋが変化するとき、過渡期間Ｔに、１つの前記第１トランジスタＭｐの制御端子を前記非反転入力端子に接続する一方、当該第１トランジスタＭｐを除く他の前記第１トランジスタＭｐの制御端子を前記反転入力端子に接続する。

【0074】

前記構成によれば、過渡期間Ｔに反転入力端子に制御端子が接続される第１トランジスタＭｐの数が最大になるので、出力回路（ソースアンプＡＭ）の入力容量をより小さくすることができる。これにより、出力回路（ソースアンプＡＭ）の入力部における電位収束性を向上させることができる。

【0075】

本発明の態様４に係る駆動回路（ソース駆動回路１）は、前記態様２の構成に加え、複数の前記第１トランジスタＭｐは、小さいサイズに形成された少なくとも１つの小サイズトランジスタと、前記小サイズトランジスタよりもサイズの大きい大サイズトランジスタとで構成されており、前記接続切替部（スイッチ）は、前記非反転入力端子に入力される前記階調基準電圧Ｖｋが変化するとき、過渡期間Ｔに、前記小サイズトランジスタの制御端子を前記非反転入力端子に接続する一方、前記大サイズトランジスタの制御端子を前記反転入力端子に接続する。

【0076】

前記構成によれば、過渡期間Ｔにおいて、非反転入力端子に制御端子が接続されるのは小サイズトランジスタのみとなるので、出力回路（ソースアンプＡＭ）の入力容量をより小さくすることができる。これにより、出力回路（ソースアンプＡＭ）の入力部における電位収束性をより一層向上させることができる。

【0077】

本発明の態様５に係る表示装置１０は、前記態様１から４のいずれかの駆動回路（ソース駆動回路１）と、前記駆動回路（ソース駆動回路１）によって駆動される表示パネル５と、を備えている。

【0078】

前記構成において、セトリング時間を短くした駆動回路（ソース駆動回路１）を使用することで、表示の階調不足、表示ノイズまたは、表示ムラなどを抑制した表示装置１０を実現することができる。

【0079】

〔付記事項〕
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。

【符号の説明】

【0080】

１ ソース駆動回路（駆動回路）
２，２ａ，２ｂ，２ｃ，２ｄ ＤＡ変換器
５ 表示パネル
１０ 表示装置
２２ 選択回路
Ｔ，Ｔ１，Ｔ２ 過渡期間
ＡＭ，ＡＭ１～ＡＭｎ ソースアンプ（出力回路）
ＢＬ１～ＢＬ２５５ 基準電源バスライン（配線）
Ｄ１～Ｄｎ 画像データ（表示データ）
Ｖｋ，Ｖ０～Ｖ２５５ 階調基準電圧
Ｍｐ，Ｍｐ１～Ｍｐｎ，ＭｐＸ 第１トランジスタ
Ｍｍ，Ｍｍ１～Ｍｍｎ，ＭｍＸ 第２トランジスタ
Ｓｗ１～Ｓｗ２５５ スイッチ（接続切替部）
Ｓｗｐ１＋～Ｓｗｐｎ＋，ＳｗｐＸ＋ スイッチ（接続切替部）
Ｓｗｐ１－～Ｓｗｐｎ－，ＳｗｐＸ－ スイッチ（接続切替部）
Ｓｗｍ１＋～Ｓｗｍｎ＋ スイッチ（接続切替部）
Ｓｗｍ１－～Ｓｗｍｎ－ スイッチ（接続切替部）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】