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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-02-28
(45)【発行日】2025-03-10
(54)【発明の名称】撮像素子および半導体素子
(51)【国際特許分類】
H10F 39/18 20250101AFI20250303BHJP
H01L 21/3205 20060101ALI20250303BHJP
H01L 21/768 20060101ALI20250303BHJP
H01L 23/522 20060101ALI20250303BHJP
H10D 88/00 20250101ALI20250303BHJP
H10D 84/83 20250101ALI20250303BHJP
H10D 30/60 20250101ALI20250303BHJP
【ＦＩ】
H10F39/18 F
H01L21/88 J
H01L21/90 B
H10D88/00 B
H10D84/83 E
H10D30/60 G
【請求項の数】
10
(21)【出願番号】P 2021507296
(86)(22)【出願日】2020-03-13
(86)【国際出願番号】 JP2020010981
(87)【国際公開番号】W WO2020189534
(87)【国際公開日】2020-09-24
【審査請求日】2023-03-06
(31)【優先権主張番号】P 2019048551
(32)【優先日】2019-03-15
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110001357
【氏名又は名称】弁理士法人つばさ国際特許事務所
(72)【発明者】
【氏名】三宅 慎一
(72)【発明者】
【氏名】山下 浩史
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特開２０１５－０３２６８７（ＪＰ，Ａ）
【文献】特開２０１４－０２２５６１（ＪＰ，Ａ）
【文献】国際公開第２０１７／１６９８８４（ＷＯ，Ａ１）
【文献】特開２０１５－１６２６６８（ＪＰ，Ａ）
【文献】特開２０１７－０２７９８２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｆ ３９／１８
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２１／７６８
Ｈ１０Ｄ ８８／００
Ｈ１０Ｄ ８４／８３
Ｈ１０Ｄ ３０／６０
(57)【特許請求の範囲】
【請求項1】
光電変換部と、前記光電変換部から転送された電荷を保持する電荷保持部とを有する第１半導体基板と、絶縁層を介して前記第１半導体基板に積層され、前記電荷保持部に保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有する第２半導体基板と
を備え、
前記増幅トランジスタは、前記第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介して前記チャネル領域と
対向するとともに前記電荷保持部と電気的に接続されたゲート電極を有し、
前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むダブルゲート構造となっており、
前記第１半導体基板は、複数の前記光電変換部と、複数の前記電荷保持部とを有し、
前記第２半導体基板は、複数の前記増幅トランジスタを有し、
前記第１半導体基板は、前記複数の光電変換部を前記光電変換部ごとに分離する素子分離部を有し、
前記増幅トランジスタは、前記素子分離部と対向する位置に形成されており、
前記複数の電荷保持部は、複数のグループに等分されており、
前記複数の増幅トランジスタは、前記グループごと等分されており、
前記ゲート電極は、前記チャネル領域を前記第１方向から挟み込む第１部分電極および第２部分電極を含み、
各前記グループにおいて、前記複数の電荷保持部は、前記第１部分電極および前記第２部分電極のいずれか一方の下端と直接または接続部を介して連結されることにより、対応する前記増幅トランジスタと電気的に接続されている
撮像素子。
【請求項2】
光電変換部と、前記光電変換部から転送された電荷を保持する電荷保持部とを有する第１半導体基板と、絶縁層を介して前記第１半導体基板に積層され、前記電荷保持部に保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有する第２半導体基板と
を備え、
前記増幅トランジスタは、前記第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介して前記チャネル領域と
対向するとともに前記電荷保持部と電気的に接続されたゲート電極を有し、
前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むとともに、前記第２半導体基板の表面と交差する第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するトライゲート構造となっており、
前記第１半導体基板は、複数の前記光電変換部と、複数の前記電荷保持部とを有し、
前記第１半導体基板は、前記複数の光電変換部を前記光電変換部ごとに分離する素子分離部を有し、
前記増幅トランジスタは、前記素子分離部と対向する位置に形成されており、
前記複数の電荷保持部は、複数のグループに等分されており、
前記複数の増幅トランジスタは、前記グループごと等分されており、
前記ゲート電極は、前記チャネル領域を前記第１方向から挟み込む第１部分電極および第２部分電極と、前記第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するとともに前記第１部分電極および前記第２部分電極に接する第３部分電極とを含み、
各前記グループにおいて、前記複数の電荷保持部は、前記第１部分電極および前記第２部分電極のいずれか一方の下端と直接または接続部を介して連結されることにより、対応する前記増幅トランジスタと電気的に接続されている
撮像素子。
【請求項3】
前記増幅トランジスタは、前記チャネル領域、前記ソース領域および前記ドレイン領域が同一の極性を持つジャンクションレストランジスタである請求項１または請求項２に記載の撮像素子。
【請求項4】
前記増幅トランジスタは、前記第１方向に並んで配置された、複数組の前記チャネル領域、前記ソース領域および前記ドレイン領域を有し、前記増幅トランジスタにおいて、前記ゲート電極は、前記ゲート絶縁膜を介して各前記チャネル領域と対向配置されている
請求項１または請求項２に記載の撮像素子。
【請求項5】
前記ゲート電極は、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料によって形成されている。請求項１ないし請求項４のいずれか一項に記載の撮像素子。
【請求項6】
光電変換部と、前記光電変換部から転送された電荷を保持する電荷保持部とを有する第１半導体基板と、絶縁層を介して前記第１半導体基板に積層され、前記電荷保持部に保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有する第２半導体基板と
を備え、
前記増幅トランジスタは、前記第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介して前記チャネル領域と
対向するとともに前記電荷保持部と電気的に接続されたゲート電極を有し、
前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むダブルゲート構造となっており、
前記第１半導体基板は、複数の前記光電変換部と、複数の前記電荷保持部とを有し、
前記第２半導体基板は、複数の前記増幅トランジスタを有し、
前記第１半導体基板は、前記複数の光電変換部を前記光電変換部ごとに分離する素子分離部を有し、
前記増幅トランジスタは、前記素子分離部と対向する位置に形成されており、
前記複数の電荷保持部は、複数のグループに等分されており、
前記複数の増幅トランジスタは、前記グループごと等分されており、
前記ゲート電極は、前記チャネル領域を前記第１方向から挟み込む第１部分電極および第２部分電極を含み、
各前記グループにおいて、前記複数の電荷保持部は、前記第１部分電極および前記第２部分電極のいずれか一方の下端と直接または接続部を介して連結されることにより、対応する前記増幅トランジスタと電気的に接続されている
半導体素子。
【請求項7】
光電変換部と、前記光電変換部から転送された電荷を保持する電荷保持部とを有する第１半導体基板と、絶縁層を介して前記第１半導体基板に積層され、前記電荷保持部に保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有する第２半導体基板と
を備え、
前記増幅トランジスタは、前記第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介して前記チャネル領域と
対向するとともに前記電荷保持部と電気的に接続されたゲート電極を有し、
前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むとともに、前記第２半導体基板の表面と交差する第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するトライゲート構造となっており、
前記第１半導体基板は、複数の前記光電変換部と、複数の前記電荷保持部とを有し、
前記第１半導体基板は、前記複数の光電変換部を前記光電変換部ごとに分離する素子分離部を有し、
前記増幅トランジスタは、前記素子分離部と対向する位置に形成されており、
前記複数の電荷保持部は、複数のグループに等分されており、
前記複数の増幅トランジスタは、前記グループごと等分されており、
前記ゲート電極は、前記チャネル領域を前記第１方向から挟み込む第１部分電極および第２部分電極と、前記第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するとともに前記第１部分電極および前記第２部分電極に接する第３部分電極とを含み、
各前記グループにおいて、前記複数の電荷保持部は、前記第１部分電極および前記第２部分電極のいずれか一方の下端と直接または接続部を介して連結されることにより、対応する前記増幅トランジスタと電気的に接続されている
半導体素子。
【請求項8】
前記増幅トランジスタは、前記チャネル領域、前記ソース領域および前記ドレイン領域が同一の極性を持つジャンクションレストランジスタである請求項６または請求項７に記載の半導体素子。
【請求項9】
前記増幅トランジスタは、前記第１方向に並んで配置された、複数組の前記チャネル領域、前記ソース領域および前記ドレイン領域を有し、前記増幅トランジスタにおいて、前記ゲート電極は、前記ゲート絶縁膜を介して各前記チャネル領域と対向配置されている
請求項６または請求項７に記載の半導体素子。
【請求項10】
前記ゲート電極は、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料によって形成されている請求項６ないし請求項９のいずれか一項に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、撮像素子および半導体素子に関する。
【背景技術】
【0002】
従来、２次元構造の撮像素子の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像素子の更なる小型化および画素の高密度化を実現するため、３次元構造の撮像素子が開発されている。３次元構造の撮像素子では、例えば、複数の光電変換部を有する半導体基板と、各光電変換部で得られた電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有する半導体基板とが互いに積層されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１０－２４５５０６号公報
【発明の概要】
【0004】
しかしながら、下側の半導体基板と上側の半導体基板とを配線で接続する場合、配線長が長くなり、寄生容量の増加によって効率変換が劣化するおそれがある。これは、撮像素子だけに限らず、半導体素子全般に生じ得る問題である。従って、効率変換の低下を抑制することの可能な撮像素子および半導体素子を提供することが望ましい。
【0005】
本開示の一実施の形態に係る撮像素子は、第１半導体基板と、絶縁層を介して前記第１半導体基板に積層された第２半導体基板とを備えている。第１半導体基板は、光電変換部と、光電変換部から転送された電荷を保持する電荷保持部とを有している。第２半導体基板は、電荷保持部に保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有している。増幅トランジスタは、第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介してチャネル領域と対向するとともに電荷保持部と電気的に接続されたゲート電極を有している。
【0006】
本開示の一実施の形態に係る撮像素子では、第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介してチャネル領域と対向するとともに電荷保持部と電気的に接続されたゲート電極を有する増幅トランジスタが設けられている。これにより、増幅トランジスタと電荷保持部とを接続する配線長を短くすることができ、寄生容量を低減することができる。
【0007】
本開示の一実施の形態に係る半導体素子は、第１トランジスタもしくは光電変換部を有する第１半導体基板と、絶縁層を介して第１半導体基板に積層され、第２トランジスタを有する第２半導体基板とを備えている。第２トランジスタは、第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介してチャネル領域と対向するとともに第１半導体基板と電気的に接続されたゲート電極を有する。
【0008】
本開示の一実施の形態に係る半導体素子では、第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介してチャネル領域と対向するとともに電荷保持部と電気的に接続されたゲート電極を有する増幅トランジスタが設けられている。これにより、第２トランジスタと第１半導体基板とを接続する配線長を短くすることができ、寄生容量を低減することができる。
【図面の簡単な説明】
【0009】
【図1】本開示の一実施の形態に係る撮像素子の概略構成の一例を表す図である。
【図45】上記実施の形態およびその変形例に係る撮像素子を備えた撮像システムの概略構成の一例を表す図である。
【図47】車両制御システムの概略的な構成の一例を示すブロック図である。
【図48】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【図49】内視鏡手術システムの概略的な構成の一例を示す図である。
【図50】カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
【図51】上記実施の形態等の撮像素子の構成を半導体素子に適用した例を表す図である。
【図52】上記実施の形態等の撮像素子の構成を半導体素子に適用した例を表す図である。
【発明を実施するための形態】
【0010】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態（撮像素子）
ＡＭＰのゲートが垂直面に形成されている例（図１～図５）
２．変形例（撮像素子）
変形例Ａ：４端子構造となっている例（図６）
変形例Ｂ：ダブルゲート構造となっている例(図７～図９)
変形例Ｃ：トライゲート構造となっている例（図１０）
変形例Ｄ：ＲＳＴ，ＳＥＬのゲートも垂直面に形成されている例（図１１～図１５）
変形例Ｅ：ＦＤＧが形成されている例（図１６～図２１）
変形例Ｆ：ＡＭＰを素子分離部上に設けた例（図２２、図２３）
変形例Ｇ：複数のＡＭＰを並列接続し、
接続パッドを介してＦＤとＡＭＰを接続した例（図２４～図３２）
変形例Ｈ：ＦＤを共有した例（図３３～図３８）
変形例Ｉ：ＡＭＰのゲートを直接ＦＤに接続した例（図３９～図４２）
変形例Ｊ：読み出し回路がセンサ画素ごとに１つずつ
設けられている例（図４３、図４４）
３．適用例
上記実施の形態およびその変形例に係る撮像素子を
撮像システムに適用した例（図４５、図４６）
４．応用例
応用例１…上記実施の形態およびその変形例に係る撮像素子を
移動体に応用した例（図４７、図４８）
応用例２…上記実施の形態およびその変形例に係る撮像素子を
手術システムに応用した例（図４９、図５０）
５．その他の適用例
上記実施の形態等の撮像素子の構成を半導体素子に適用した例
（図５１、図５２）
１．実施の形態（撮像素子）
ＡＭＰのゲートが垂直面に形成されている例（図１～図５）
２．変形例（撮像素子）
変形例Ａ：４端子構造となっている例（図６）
変形例Ｂ：ダブルゲート構造となっている例(図７～図９)
変形例Ｃ：トライゲート構造となっている例（図１０）
変形例Ｄ：ＲＳＴ，ＳＥＬのゲートも垂直面に形成されている例（図１１～図１５）
変形例Ｅ：ＦＤＧが形成されている例（図１６～図２１）
変形例Ｆ：ＡＭＰを素子分離部上に設けた例（図２２、図２３）
変形例Ｇ：複数のＡＭＰを並列接続し、
接続パッドを介してＦＤとＡＭＰを接続した例（図２４～図３２）
変形例Ｈ：ＦＤを共有した例（図３３～図３８）
変形例Ｉ：ＡＭＰのゲートを直接ＦＤに接続した例（図３９～図４２）
変形例Ｊ：読み出し回路がセンサ画素ごとに１つずつ
設けられている例（図４３、図４４）
３．適用例
上記実施の形態およびその変形例に係る撮像素子を
撮像システムに適用した例（図４５、図４６）
４．応用例
応用例１…上記実施の形態およびその変形例に係る撮像素子を
移動体に応用した例（図４７、図４８）
応用例２…上記実施の形態およびその変形例に係る撮像素子を
手術システムに応用した例（図４９、図５０）
５．その他の適用例
上記実施の形態等の撮像素子の構成を半導体素子に適用した例
（図５１、図５２）
【0011】
＜１．実施の形態＞
[構成]
本開示の一実施の形態に係る撮像素子１について説明する。撮像素子１は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサ等からなる裏面照射型のイメージセンサである。撮像素子１は、被写体からの光を受光して光電変換し、画像信号を生成することで画像を撮像する。撮像素子１は、入射光に応じた画素信号を出力する。
【0012】
裏面照射型のイメージセンサとは、被写体からの光が入射する受光面と、各画素を駆動させるトランジスタ等の配線が設けられた配線層との間に、被写体からの光を受光し、電気信号に変換するフォトダイオード等の光電変換部が設けられている構成のイメージセンサである。なお、本開示は、ＣＭＯＳイメージセンサへの適用に限られるものではない。
【0013】
図１は、本開示の一実施の形態に係る撮像素子１の概略構成の一例を表したものである。撮像素子１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を備えている。撮像素子１は、３つの基板（第１基板１０、第２基板２０、第３基板３０）を貼り合わせて構成された３次元構造の撮像装置である。第１基板１０、第２基板２０および第３基板３０は、この順に積層されている。
【0014】
第１基板１０は、光電変換を行う複数のセンサ画素１２が行列状に配置された画素領域１３を有している。画素領域１３は、半導体基板１１に形成されている。第２基板２０は、センサ画素１２から出力された電荷に基づく画素信号を出力する複数の読み出し回路２２を有している。複数の読み出し回路２２は、半導体基板２１に形成されており、例えば、１つのセンサ画素１２ごとに１つずつ割り当てられている。第２基板２０は、行方向に延在する複数の画素駆動線２３と、列方向に延在する複数の垂直信号線２４とを有している。第３基板３０は、画素信号を処理するロジック回路３２を有している。ロジック回路３２は、半導体基板３１に形成されている。ロジック回路３２は、例えば、垂直駆動回路３３、カラム信号処理回路３４、水平駆動回路３５およびシステム制御回路３６を有している。ロジック回路３２（具体的には水平駆動回路３５）は、センサ画素１２ごとの出力電圧Ｖｏｕｔを外部に出力する。
【0015】
垂直駆動回路３３は、例えば、複数のセンサ画素１２を行単位で順に選択する。カラム信号処理回路３４は、例えば、垂直駆動回路３３によって選択された行の各センサ画素１２から出力される画素信号に対して、相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）処理を施す。カラム信号処理回路３４は、例えば、ＣＤＳ処理を施すことにより、画素信号の信号レベルを抽出し、各センサ画素１２の受光量に応じた画素データを保持する。水平駆動回路３５は、例えば、カラム信号処理回路３４に保持されている画素データを順次、外部に出力する。システム制御回路３６は、例えば、ロジック回路３２内の各ブロック（垂直駆動回路３３、カラム信号処理回路３４および水平駆動回路３５）の駆動を制御する。
【0016】
図２は、センサ画素１２および読み出し回路２２の一例を表したものである。以下では、図２に示したように、４つのセンサ画素１２が１つの読み出し回路２２を共有している場合について説明する。ここで、「共有」とは、４つのセンサ画素１２の出力が共通の読み出し回路２２に入力されることを指している。
【0017】
各センサ画素１２は、互いに共通の構成要素を有している。図２には、各センサ画素１２の構成要素を互いに区別するために、各センサ画素１２の構成要素の符号の末尾に識別番号（１，２，３，４）が付与されている。以下では、各センサ画素１２の構成要素を互いに区別する必要のある場合には、各センサ画素１２の構成要素の符号の末尾に識別番号を付与するが、各センサ画素１２の構成要素を互いに区別する必要のない場合には、各センサ画素１２の構成要素の符号の末尾の識別番号を省略するものとする。
【0018】
各センサ画素１２は、例えば、フォトダイオードＰＤと、フォトダイオードＰＤと電気的に接続された転送トランジスタＴＲと、転送トランジスタＴＲを介してフォトダイオードＰＤから転送された電荷を一時的に保持するフローティングディフュージョンＦＤとを有している。フォトダイオードＰＤは、本開示の「光電変換部」の一具体例に相当する。フォトダイオードＰＤは、光電変換を行って受光量に応じた電荷を発生する。フォトダイオードＰＤのカソードが転送トランジスタＴＲのソースに電気的に接続されており、フォトダイオードＰＤのアノードが基準電位線（例えばグラウンド）に電気的に接続されている。転送トランジスタＴＲのドレインがフローティングディフュージョンＦＤに電気的に接続され、転送トランジスタＴＲのゲートは画素駆動線２３に電気的に接続されている。転送トランジスタＴＲは、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。
【0019】
１つの読み出し回路２２を共有する各センサ画素１２のフローティングディフュージョンＦＤは、互いに電気的に接続されるとともに、共通の読み出し回路２２の入力端に電気的に接続されている。読み出し回路２２は、例えば、リセットトランジスタＲＳＴと、選択トランジスタＳＥＬと、増幅トランジスタＡＭＰとを有している。なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。リセットトランジスタＲＳＴのソース（読み出し回路２２の入力端）がフローティングディフュージョンＦＤに電気的に接続されており、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび増幅トランジスタＡＭＰのドレインに電気的に接続されている。リセットトランジスタＲＳＴのゲートは画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソースが選択トランジスタＳＥＬのドレインに電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。選択トランジスタＳＥＬのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３（図１参照）に電気的に接続されている。
【0020】
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、例えば、後述の図３に示したように、半導体基板１１の表面からｐウェル層４２を貫通してＰＤ４１に達する深さまで延在している。リセットトランジスタＲＳＴは、フローティングディフュージョンＦＤの電位を所定の電位にリセットする。リセットトランジスタＲＳＴがオン状態となると、フローティングディフュージョンＦＤの電位を電源線ＶＤＤの電位にリセットする。選択トランジスタＳＥＬは、読み出し回路２２からの画素信号の出力タイミングを制御する。増幅トランジスタＡＭＰは、画素信号として、フローティングディフュージョンＦＤに保持された電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、フォトダイオードＰＤで発生した電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、フローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線２４を介してカラム信号処理回路３４に出力する。リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬは、例えば、ＣＭＯＳトランジスタである。
【0021】
なお、選択トランジスタＳＥＬが、電源線ＶＤＤと増幅トランジスタＡＭＰとの間に設けられていてもよい。この場合、リセットトランジスタＲＳＴのドレインが電源線ＶＤＤおよび選択トランジスタＳＥＬのドレインに電気的に接続されている。選択トランジスタＳＥＬのソースが増幅トランジスタＡＭＰのドレインに電気的に接続されており、選択トランジスタＳＥＬのゲートが画素駆動線２３（図１参照）に電気的に接続されている。増幅トランジスタＡＭＰのソース（読み出し回路２２の出力端）が垂直信号線２４に電気的に接続されており、増幅トランジスタＡＭＰのゲートがリセットトランジスタＲＳＴのソースに電気的に接続されている。
【0022】
図３は、撮像素子１の垂直方向の断面構成の一例を表したものである。図３には、撮像素子１において、センサ画素１２と対向する箇所の断面構成が例示されている。図４は、撮像素子１における第１基板１０および第２基板２０の接続箇所を拡大して表したものである。撮像素子１は、第１基板１０、第２基板２０および第３基板３０をこの順に積層して構成されており、さらに、第１基板１０の裏面側（光入射面側）に、カラーフィルタ４０および受光レンズ５０を備えている。カラーフィルタ４０および受光レンズ５０は、それぞれ、例えば、センサ画素１２ごとに１つずつ設けられている。つまり、撮像素子１は、裏面照射型の撮像装置である。
【0023】
第１基板１０は、半導体基板１１上に絶縁層４６を積層して構成されている。絶縁層４６は、本開示の「絶縁層」の一具体例に相当する。絶縁層４６は、例えば、ＳｉＯ2や、ＳｉＮなどの無機絶縁材料によって構成されている。第１基板１０は、層間絶縁膜５１の一部として、絶縁層４６を有している。絶縁層４６は、半導体基板１１と、後述の半導体基板２１との間隙に設けられている。つまり、半導体基板２１は、絶縁層４６を介して半導体基板１１に積層されている。半導体基板１１は、シリコン基板で構成されている。半導体基板１１は、例えば、表面の一部およびその近傍に、ｐウェル層４２を有しており、それ以外の領域（ｐウェル層４２よりも深い領域）に、ｐウェル層４２とは異なる導電型のＰＤ４１を有している。ｐウェル層４２は、ｐ型の半導体領域で構成されている。ＰＤ４１は、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域で構成されている。半導体基板１１は、ｐウェル層４２内に、ｐウェル層４２とは異なる導電型（具体的にはｎ型）の半導体領域として、フローティングディフュージョンＦＤを有している。
【0024】
第１基板１０（半導体基板１１）は、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤをセンサ画素１２ごとに有している。第１基板１０は、半導体基板１１の表面側（光入射面側とは反対側、第２基板２０側）の部分に、転送トランジスタＴＲおよびフローティングディフュージョンＦＤが設けられた構成となっている。第１基板１０（半導体基板１１）は、各センサ画素１２を分離する素子分離部４３を有している。素子分離部４３は、半導体基板１１の法線方向（半導体基板１１の表面に対して垂直な方向）に延在して形成されている。素子分離部４３は、互いに隣接する２つのセンサ画素１２の間に設けられている。素子分離部４３は、互いに隣接するセンサ画素１２同士を電気的に分離する。素子分離部４３は、例えば、酸化シリコンによって構成されている。素子分離部４３は、例えば、半導体基板１１を貫通している。
【0025】
第１基板１０は、例えば、さらに、素子分離部４３の側面であって、かつ、フォトダイオードＰＤ側の面に接するｐウェル層４４を有している。ｐウェル層４４は、フォトダイオードＰＤとは異なる導電型（具体的にはｐ型）の半導体領域で構成されている。第１基板１０は、例えば、さらに、半導体基板１１の裏面に接する固定電荷膜４５を有している。固定電荷膜４５は、半導体基板１１の受光面側の界面準位に起因する暗電流の発生を抑制するため、負に帯電している。固定電荷膜４５は、例えば、負の固定電荷を有する絶縁膜によって形成されている。そのような絶縁膜の材料としては、例えば、酸化ハフニウム、酸化ジルコン、酸化アルミニウム、酸化チタンまたは酸化タンタルが挙げられる。固定電荷膜４５が誘起する電界により、半導体基板１１の受光面側の界面にホール蓄積層が形成される。このホール蓄積層によって、界面からの電子の発生が抑制される。カラーフィルタ４０は、半導体基板１１の裏面側に設けられている。カラーフィルタ４０は、例えば、固定電荷膜４５に接して設けられており、固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。受光レンズ５０は、例えば、カラーフィルタ４０に接して設けられており、カラーフィルタ４０および固定電荷膜４５を介してセンサ画素１２と対向する位置に設けられている。
【0026】
第２基板２０は、半導体基板２１上に絶縁層５２を積層して構成されている。絶縁層５２は、例えば、ＳｉＯ2や、ＳｉＮなどの無機絶縁材料によって構成されている。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５２を有している。絶縁層５２は、半導体基板２１と、半導体基板３１との間隙に設けられている。半導体基板２１は、シリコン基板で構成されている。第２基板２０（半導体基板２１）は、４つのセンサ画素１２ごとに、１つの読み出し回路２２を有している。第２基板２０は、半導体基板２１の表面側（第３基板３０側）の部分に読み出し回路２２が設けられた構成となっている。第２基板２０は、半導体基板１１の表面側に半導体基板２１の裏面を向けて第１基板１０に貼り合わされている。第２基板２０は、さらに、半導体基板２１と同一の層内に、半導体基板２１を貫通する絶縁層５３を有している。絶縁層５３は、例えば、ＳｉＯ2や、ＳｉＮなどの無機絶縁材料によって構成されている。第２基板２０は、層間絶縁膜５１の一部として、絶縁層５３を有している。絶縁層５３は、増幅トランジスタＡＭＰの側面や、後述の貫通配線４７，４８の側面などを覆うように設けられている。
【0027】
第１基板１０および第２基板２０からなる積層体は、層間絶縁膜５１と、層間絶縁膜５１内に設けられた複数の接続部５４を有している。上記積層体は、センサ画素１２ごとに、１つの接続部５４を有している。接続部５４は、半導体基板２１の法線方向に延びている。第１基板１０および第２基板２０は、複数の接続部５４によって互いに電気的に接続されている。具体的には、接続部５４は、フローティングディフュージョンＦＤと、増幅トランジスタＡＭＰのゲート電極７４（後述）の下端とに連結されており、対応するフローティングディフュージョンＦＤおよび増幅トランジスタＡＭＰのゲート電極７４に電気的に接続されている。
【0028】
第１基板１０および第２基板２０からなる積層体は、さらに、層間絶縁膜５１内に設けられた貫通配線４７，４８（後述の図５参照）を有している。上記積層体は、センサ画素１２ごとに、１つの貫通配線４７と、１つの貫通配線４８とを有している。貫通配線４７，４８は、それぞれ、半導体基板２１の法線方向に延びており、層間絶縁膜５１のうち、絶縁層５３を含む箇所を貫通して設けられている。第１基板１０および第２基板２０は、貫通配線４７，４８によって互いに電気的に接続されている。具体的には、貫通配線４７は、半導体基板１１のｐウェル層４２と、第２基板２０内の配線とに電気的に接続されている。貫通配線４８は、転送ゲートＴＧおよび画素駆動線２３に電気的に接続されている。
【0029】
第２基板２０は、例えば、絶縁層５２内に、読み出し回路２２や半導体基板２１と電気的に接続された複数の接続部５９を有している。第２基板２０は、さらに、例えば、絶縁層５２上に配線層５６を有している。配線層５６は、例えば、絶縁層５７と、絶縁層５７内に設けられた複数の画素駆動線２３および複数の垂直信号線２４を有している。配線層５６は、さらに、例えば、絶縁層５７内に複数の接続配線５５を読み出し回路２２ごとに１つずつ有している。接続配線５５は、増幅トランジスタＡＭＰのゲート電極７４と、リセットトランジスタＲＳＴのソースとを互いに電気的に接続している。ここで、貫通配線４７，４８の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の２倍となっている。また、貫通配線４７，４８および接続部５４の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも多く、第１基板１０に含まれるセンサ画素１２の総数の３倍となっている。
【0030】
配線層５６は、さらに、例えば、絶縁層５７内に複数のパッド電極５８を有している。各パッド電極５８は、例えば、Ｃｕ（銅）、Ａｌ（アルミニウム）などの金属で形成されている。各パッド電極５８は、配線層５６の表面に露出している。各パッド電極５８は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。複数のパッド電極５８は、例えば、画素駆動線２３および垂直信号線２４ごとに１つずつ設けられている。ここで、パッド電極５８の総数（または、パッド電極５８とパッド電極６４（後述）との接合の総数は、第１基板１０に含まれるセンサ画素１２の総数よりも少ない。
【0031】
第３基板３０は、例えば、半導体基板３１上に層間絶縁膜６１を積層して構成されている。なお、第３基板３０は、後述するように、第２基板２０に、表面側の面同士で貼り合わされていることから、第３基板３０内の構成について説明する際には、上下の説明が、図面での上下方向とは逆となっている。半導体基板３１は、シリコン基板で構成されている。第３基板３０は、半導体基板３１の表面側の部分にロジック回路３２が設けられた構成となっている。第３基板３０は、さらに、例えば、層間絶縁膜６１上に配線層６２を有している。配線層６２は、例えば、絶縁層６３と、絶縁層６３内に設けられた複数のパッド電極６４を有している。複数のパッド電極６４は、ロジック回路３２と電気的に接続されている。各パッド電極６４は、例えば、Ｃｕ（銅）で形成されている。各パッド電極６４は、配線層６２の表面に露出している。各パッド電極６４は、第２基板２０と第３基板３０との電気的な接続と、第２基板２０と第３基板３０との貼り合わせに用いられる。また、パッド電極６４は、必ずしも複数でなくてもよく、１つでもロジック回路３２と電気的に接続が可能である。第２基板２０および第３基板３０は、パッド電極５８，６４同士の接合によって、互いに電気的に接続されている。つまり、転送トランジスタＴＲのゲート（転送ゲートＴＧ）は、接続部５４と、パッド電極５８，６４とを介して、ロジック回路３２に電気的に接続されている。第３基板３０は、半導体基板２１の表面側に半導体基板３１の表面を向けて第２基板２０に貼り合わされている。
【0032】
図３、図４に示したように、第１基板１０と第２基板２０とは、接続部５４によって互いに電気的に接続されている。また、図３に示したように、第２基板２０と第３基板３０とは、パッド電極５８，６４同士の接合によって互いに電気的に接続されている。ここで、読み出し回路２２は第２基板２０に形成され、ロジック回路３２は第３基板３０に形成されていることから、第２基板２０と第３基板３０とを互いに電気的に接続するための構造を、第１基板１０と第２基板２０とを互いに電気的に接続するための構造と比べて、配置や接続のためのコンタクトの数などをより自由なレイアウトで形成することが可能である。従って、第２基板２０と第３基板３０とを互いに電気的に接続するための構造として、パッド電極５８，６４同士の接合を用いることができる。
【0033】
図５は、撮像素子１の水平方向の断面構成の一例を表したものである。図５の上側の図は、図３の断面Ｓｅｃ１での断面構成の一例を表す図であり、図５の下側の図は、図３の断面Ｓｅｃ２での断面構成の一例を表す図である。図５には、２×２の４個のセンサ画素１２を４組、第１方向Ｈおよび第２方向Ｖに並べた構成が例示されており、なお、図５の上側の断面図では、図３の断面Ｓｅｃ１での断面構成の一例を表す図に、半導体基板１１の表面構成の一例を表す図が重ね合わされるとともに、絶縁層４６が省略されている。また、図５の下側の断面図では、図３の断面Ｓｅｃ２での断面構成の一例を表す図に、半導体基板２１の表面構成の一例を表す図が重ね合わされている。
【0034】
図５に示したように、複数の接続部５４、複数の貫通配線４８および複数の貫通配線４７は、第１基板１０の面内において第１方向Ｈ（図５の左右方向）に帯状に並んで配置されている。なお、図５には、複数の接続部５４、複数の貫通配線４８および複数の貫通配線４７が第１方向Ｈに２列に並んで配置されている場合が例示されている。第１方向Ｈは、マトリクス状の配置された複数のセンサ画素１２の２つの配列方向（例えば行方向および列方向）のうち一方の配列方向（例えば列方向）と平行となっている。読み出し回路２２を共有する４つのセンサ画素１２において、４つのフローティングディフュージョンＦＤは、例えば、素子分離部４３を介して互いに近接して配置されている。読み出し回路２２を共有する４つのセンサ画素１２において、４つの転送ゲートＴＧは、４つのフローティングディフュージョンＦＤを囲むように配置されており、例えば、４つの転送ゲートＴＧによって円環形状となる形状となっている。つまり、第１基板１０に含まれる複数のフローティングディフュージョンＦＤは、複数のグループに等分されている。
【0035】
絶縁層５３は、第１方向Ｈに延在する複数のブロックで構成されている。半導体基板２１は、第１方向Ｈに延在するとともに、絶縁層５３を介して第１方向Ｈと直交する第２方向Ｖに並んで配置された複数の島状のブロック２１Ａで構成されている。各ブロック２１Ａには、例えば、複数組のリセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬが設けられている。４つのセンサ画素１２（つまり、４つのフローティングディフュージョンＦＤ）によって共有される１つの読み出し回路２２は、例えば、４つのセンサ画素１２と対向する領域内にある、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰおよび選択トランジスタＳＥＬによって構成されている。４つのセンサ画素１２によって共有される１つの読み出し回路２２は、例えば、絶縁層５３の左隣りのブロック２１Ａ内の増幅トランジスタＡＭＰと、絶縁層５３の右隣りのブロック２１Ａ内のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬとによって構成されている。つまり、複数の読み出し回路２２は、上述のグループごとに等分されており、上述のグループごとに１つずつ割り当てられている。
【0036】
互いに隣接する４つの接続部５４は、例えば、増幅トランジスタＡＭＰのゲート電極７４の下端に接しており、増幅トランジスタＡＭＰのゲート電極７４と電気的に接続されている。互いに隣接する４つの接続部５４は、さらに、例えば、増幅トランジスタＡＭＰのゲート電極７４、接続配線５５および接続部５９を介して、リセットトランジスタＲＳＴのゲートに電気的に接続されている。つまり、４つのフローティングディフュージョンＦＤは、ゲート電極７４の下端と、接続部５４を介して連結されることにより、対応する増幅トランジスタＡＭＰと電気的に接続されている。なお、フローティングディフュージョンＦＤが、ゲート電極７４の下端に直接、連結されることにより、対応する増幅トランジスタＡＭＰと電気的に接続されてもよい。
【0037】
次に、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬについて説明する。
【0038】
本実施の形態では、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬは、例えば、図４、図５に示したように、プレーナ型となっている。一方、増幅トランジスタＡＭＰは、例えば、図４、図５に示したように、半導体基板２１に対する選択エッチングにより形成された開口の内側面内にチャネル領域７１、ソース領域７２およびドレイン領域７３を有している。つまり、増幅トランジスタＡＭＰは、半導体基板２１の表面と交差する面内にチャネル領域７１、ソース領域７２およびドレイン領域７３を有している。増幅トランジスタＡＭＰは、さらに、チャネル領域７１に接するゲート絶縁膜７６を有しており、このゲート絶縁膜７６を介してチャネル領域７１と対向するゲート電極７４を有している。つまり、増幅トランジスタＡＭＰは、垂直ゲート型となっている。増幅トランジスタＡＭＰは、例えば、チャネル領域７１、ソース領域７２およびドレイン領域７３が同一の極性を持つジャンクションレストランジスタであってもよい。
【0039】
ゲート電極７４は、例えば、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料などによって形成されている。ゲート電極７４は、チャネル領域７１、ソース領域７２およびドレイン領域７３の形成されている面と平行な方向（つまり、半導体基板２１の厚さ方向）に延在している。つまり、増幅トランジスタＡＭＰでは、チャネル幅が、第１基板１０に形成されたセンサ画素１２のサイズに制約されない。ゲート電極７４は、さらに、絶縁層４６内にまで延在している。ゲート電極７４の下端は、複数の接続部５４に接しており、１つの読み出し回路２２によって共有される複数のフローティングディフュージョンＦＤと電気的に接続されている。つまり、ゲート電極７４と、フローティングディフュージョンＦＤとを電気的に接続する配線が、配線層５６を介さずに、ゲート電極７４と、フローティングディフュージョンＦＤとの最短距離で形成されている。
【0040】
なお、ゲート電極７４において、チャネル領域７１と対向する部分と、複数の接続部５４に接続された部分とが、一括で形成されていてもよいし、製造過程で別々に形成されていてもよい。ゲート電極７４において、チャネル領域７１と対向する部分と、複数の接続部５４に接続された部分とが製造過程で別々に形成される場合、ゲート電極７４において、チャネル領域７１と対向する部分と、複数の接続部５４に接続された部分とが、互いに同一の材料で形成されていてもよいし、互いに異なる材料で形成されていてもよい。
【0041】
また、本実施の形態では、チャネル領域７１の上面には、選択エッチングに使用されるハードマスク７５が残存しており、ハードマスク７５はゲート絶縁膜としては機能しない。
【0042】
[製造方法]
次に、撮像素子１の製造方法について説明する。
次に、撮像素子１の製造方法について説明する。
【0043】
まず、半導体基板１１に、ｐウェル層４２や、素子分離部４３、ｐウェル層４４を形成する。次に、半導体基板１１に、フォトダイオードＰＤ、転送トランジスタＴＲおよびフローティングディフュージョンＦＤを形成する。これにより、半導体基板１１に、センサ画素１２が形成される。その後、半導体基板１１上に、絶縁層４６を形成する。
【0044】
このとき、例えば、リソグラフィやドライエッチングを用いて、複数の接続部５４と、複数の接続部５４の上部に接する、ゲート電極７４の一部（以下、「ゲート電極層７４’」と称する。）とを絶縁層４６内に形成しておく。各接続部５４やゲート電極層７４’を形成する際に生じた余分な材料を除去する際には、例えば、ドライエッチングやＣＭＰなどを用いる。このようにして、第１基板１０が形成される。
【0045】
次に、第１基板１０（絶縁層４６）上に、半導体基板２１を貼り合わせる。このとき、必要に応じて、半導体基板２１を薄肉化する。この際、半導体基板２１の厚さを、読み出し回路２２の形成に必要な膜厚にする。また、この際に、半導体基板２１に含まれる不純物濃度を調整するための注入を行ってもよい。
【0046】
次に、半導体基板２１の表面に、所定のパターン形状のハードマスク７５を形成する。続いて、半導体基板２１に対して、ハードマスク７５を介したドライエッチングを行うことにより、増幅トランジスタＡＭＰのチャネル領域７１を形成する。このとき、半導体基板２１をオーバーエッチングすることにより、絶縁層４６内のゲート電極層７４’の表面を露出させる。チャネル領域７１は、半導体基板２１に形成した開口の内側面に位置している。
【0047】
次に、半導体基板２１に形成した開口の内側面を酸化または成膜することにより、ゲート絶縁膜７６を形成する。このとき、ゲート絶縁膜７６は、例えば、ＳｉＯ2や、ＳｉＮ、ＨｆＯ2などの高誘電率絶縁材料で形成されている。続いて、ゲート絶縁膜７６を含む表面全体に、例えば、不純物のドープされたポリシリコン、シリサイド化されたＳｉ（シリコン）もしくは仕事関数を制御する金属材料などの導電性材料を用いて成膜した後、成膜した導電性材料を、セルフアラインでエッチングする。これにより、チャネル領域７１の側面には導電性材料が残り、半導体基板２１の上面や、半導体基板２１の開口の底面では、導電性材料が除去される。このとき、ゲート電極層７４’の表面を覆う酸化膜も除去される。その結果、半導体基板２１の開口の底面には、ゲート電極層７４’の表面が露出する。
【0048】
次に、残った導電性材料や、ゲート電極層７４’の表面を含む表面全体に、例えば、不純物のドープされたポリシリコン、シリサイド化されたＳｉ（シリコン）、Ｗ（タングステン）またはＣｕ（銅）などの低抵抗材料を用いて成膜する。続いて、例えば、リソグラフィやドライエッチングを用いて、低抵抗材料を選択的に除去する。これにより、増幅トランジスタＡＭＰのゲート電極７４などが形成される。このとき、不要な箇所に形成されたゲート絶縁膜７６を除去する。
【0049】
次に、例えば、イオン注入や、固相拡散などを用いて、増幅トランジスタＡＭＰのソース領域７２およびドレイン領域７３を形成する。これにより、半導体基板２１の開口の側面のうち、ゲート電極７４などで被覆されていない箇所に、増幅トランジスタＡＭＰのソース領域７２およびドレイン領域７３が形成される。
【0050】
次に、増幅トランジスタＡＭＰなどを埋め込むように、絶縁層５３，５２を成膜する。続いて、絶縁層５２の所定の箇所に開口を設けた後、絶縁層５２の開口を含む表面全体に、例えば、不純物のドープされたポリシリコン、シリサイド化されたＳｉ（シリコン）、Ｗ（タングステン）またはＣｕ（銅）などの低抵抗材料を用いて成膜する。続いて、例えば、リソグラフィやドライエッチングを用いて、低抵抗材料を選択的に除去する。これにより、複数の接続部５９や、複数の接続配線５５、複数の貫通配線４７，４８が形成される。
【0051】
その後は、通常の方法を用いて、複数の接続配線５５上に、配線層５６を形成する。これにより、第２基板２０が形成される。さらに、通常の方法を用いて、半導体基板３１上に、層間絶縁膜６１および配線層６２を形成した後、第３基板３０を、配線層６２側を配線層５６に向けて、第２基板２０に貼り合わせる。これにより、第２基板２０と第３基板３０との電気的な接続がなされる。最後に、カラーフィルタ４０および受光レンズ５０を第１基板１０の裏面（受光面）に貼り合わせる。このようにして、本実施の形態に係る撮像素子１が製造される。
【0052】
[効果]
次に、本実施の形態に係る撮像素子１の効果について説明する。
次に、本実施の形態に係る撮像素子１の効果について説明する。
【0053】
従来、２次元構造の撮像素子の１画素あたりの面積の微細化は、微細プロセスの導入と実装密度の向上によって実現されてきた。近年、撮像素子の更なる小型化および画素の高密度化を実現するため、３次元構造の撮像素子が開発されている。３次元構造の撮像素子では、例えば、複数の光電変換部を有する半導体基板と、各光電変換部で得られた電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有する半導体基板とが互いに積層されている。しかしながら、下側の半導体基板と上側の半導体基板とを配線で接続する場合、配線長が長くなり、寄生容量の増加によって効率変換が劣化するおそれがある。
【0054】
一方、本実施の形態では、半導体基板２１の表面と交差する面内にチャネル領域７１、ソース領域７２およびドレイン領域７３を有し、かつ、ゲート絶縁膜７６を介してチャネル領域７１と対向するとともにフローティングディフュージョンＦＤと電気的に接続されたゲート電極７４を有する増幅トランジスタＡＭＰが設けられている。これにより、増幅トランジスタＡＭＰとフローティングディフュージョンＦＤとを接続する配線長を短くすることができ、寄生容量を低減することができる。その結果、効率変換の低下を抑制することができる。
【0055】
また、本実施の形態では、ゲート電極７４は、チャネル領域７１、ソース領域７２およびドレイン領域７３の形成されている面と平行な方向（つまり、半導体基板２１の厚さ方向）に延在している。これにより、増幅トランジスタＡＭＰでは、チャネル幅が、第１基板１０に形成されたセンサ画素１２のサイズに制約されないので、チャネル幅を長くして、増幅トランジスタＡＭＰのオン抵抗を小さくすることができ、低ノイズ化を図ることができる。また、増幅トランジスタＡＭＰでは、チャネル領域を拡大することができることから、変換効率を向上させることができる。
【0056】
また、本実施の形態では、ゲート電極７４の下端は、複数の接続部５４に接しており、１つの読み出し回路２２によって共有される複数のフローティングディフュージョンＦＤと電気的に接続されている。これにより、ゲート電極７４と、フローティングディフュージョンＦＤとを電気的に接続する配線を、配線層５６を介さずに、ゲート電極７４と、フローティングディフュージョンＦＤとの最短距離で形成することができる。その結果、配線容量を小さくすることができ、効率変換の低下を抑制することができる。
【0057】
ゲート電極９２は、チャネル領域９１を、半導体基板２１の表面と平行な方向から挟み込むとともに、半導体基板２１の表面と交差する方向においてゲート絶縁膜９３を介してチャネル領域９１と対向するトライゲート構造となっていてもよい。ゲート電極９２は、チャネル領域９１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極９２Ａおよび第２部分電極９２Ｂと、これら第１部分電極９２Ａおよび第２部分電極９２Ｂと電気的に接続されるとともにゲート絶縁膜９３を介してチャネル領域９１と対向する第３部分電極９２Ｃとにより構成されている。この場合には、チャネル幅が２倍以上に増やせ更にオン抵抗を下げることができる。更なるノイズ低減効果も期待できる。
【0058】
[変形例Ａ]
上記実施の形態では、増幅トランジスタＡＭＰは、完全空乏型の３端子（ゲート、ソースおよびドレイン）デバイス構造となっていた。しかし、上記実施の形態において、半導体基板２１が、例えば、図６に示したように、チャネル領域７１、ソース領域７２およびドレイン領域７３の周囲にウェル領域２５を有している場合には、第２基板２０に対して、ウェル領域２５に接する接続部５９を設け、この接続部５９を増幅トランジスタＡＭＰの４番目の端子としてもよい。このようにした場合には、接続部５９を介してウェル領域２５の電位を固定することができるので、増幅トランジスタＡＭＰの基板浮遊効果を抑えることができ、特性ばらつきを抑制することができる。
上記実施の形態では、増幅トランジスタＡＭＰは、完全空乏型の３端子（ゲート、ソースおよびドレイン）デバイス構造となっていた。しかし、上記実施の形態において、半導体基板２１が、例えば、図６に示したように、チャネル領域７１、ソース領域７２およびドレイン領域７３の周囲にウェル領域２５を有している場合には、第２基板２０に対して、ウェル領域２５に接する接続部５９を設け、この接続部５９を増幅トランジスタＡＭＰの４番目の端子としてもよい。このようにした場合には、接続部５９を介してウェル領域２５の電位を固定することができるので、増幅トランジスタＡＭＰの基板浮遊効果を抑えることができ、特性ばらつきを抑制することができる。
【0059】
[変形例Ｂ]
上記実施の形態に係る増幅トランジスタＡＭＰにおいて、ゲート電極７４が、例えば、図７、図８、図９に示したように、チャネル領域７１を、半導体基板２１の表面と平行な方向から挟み込むダブルゲート構造となっていてもよい。図９には、図７の増幅トランジスタの平面構成例が示されている。このとき、増幅トランジスタＡＭＰは、例えば、チャネル領域７１、ソース領域７２およびドレイン領域７３が同一の極性を持つジャンクションレストランジスタであってもよい。また、ゲート電極７４は、チャネル領域７１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極７４Ａおよび第２部分電極７４Ｂと、これら第１部分電極７４Ａおよび第２部分電極７４Ｂと電気的に接続された第３部分電極７４Ｃとにより構成されている。このようにした場合には、チャネル幅が２倍に増えオン抵抗を更に下げることができ、またノイズ低減を行うことができる。
上記実施の形態に係る増幅トランジスタＡＭＰにおいて、ゲート電極７４が、例えば、図７、図８、図９に示したように、チャネル領域７１を、半導体基板２１の表面と平行な方向から挟み込むダブルゲート構造となっていてもよい。図９には、図７の増幅トランジスタの平面構成例が示されている。このとき、増幅トランジスタＡＭＰは、例えば、チャネル領域７１、ソース領域７２およびドレイン領域７３が同一の極性を持つジャンクションレストランジスタであってもよい。また、ゲート電極７４は、チャネル領域７１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極７４Ａおよび第２部分電極７４Ｂと、これら第１部分電極７４Ａおよび第２部分電極７４Ｂと電気的に接続された第３部分電極７４Ｃとにより構成されている。このようにした場合には、チャネル幅が２倍に増えオン抵抗を更に下げることができ、またノイズ低減を行うことができる。
【0060】
[変形例Ｃ]
上記実施の形態に係る増幅トランジスタＡＭＰにおいて、ゲート電極７４が、例えば、図８、図１０に示したように、チャネル領域７１を、半導体基板２１の表面と平行な方向から挟み込むとともに、半導体基板２１の表面と交差する方向においてゲート絶縁膜７６を介してチャネル領域７１と対向するトライゲート構造となっていてもよい。このとき、増幅トランジスタＡＭＰは、例えば、チャネル領域７１、ソース領域７２およびドレイン領域７３が同一の極性を持つジャンクションレストランジスタであってもよい。また、ゲート電極７４は、チャネル領域７１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極７４Ａおよび第２部分電極７４Ｂと、これら第１部分電極７４Ａおよび第２部分電極７４Ｂと電気的に接続されるとともにゲート絶縁膜７６を介してチャネル領域７１と対向する第３部分電極７４Ｃとにより構成されている。このようにした場合には、チャネル幅を２倍以上に増やせ更にオン抵抗を下げることができる。更なるノイズ低減効果も期待できる。
上記実施の形態に係る増幅トランジスタＡＭＰにおいて、ゲート電極７４が、例えば、図８、図１０に示したように、チャネル領域７１を、半導体基板２１の表面と平行な方向から挟み込むとともに、半導体基板２１の表面と交差する方向においてゲート絶縁膜７６を介してチャネル領域７１と対向するトライゲート構造となっていてもよい。このとき、増幅トランジスタＡＭＰは、例えば、チャネル領域７１、ソース領域７２およびドレイン領域７３が同一の極性を持つジャンクションレストランジスタであってもよい。また、ゲート電極７４は、チャネル領域７１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極７４Ａおよび第２部分電極７４Ｂと、これら第１部分電極７４Ａおよび第２部分電極７４Ｂと電気的に接続されるとともにゲート絶縁膜７６を介してチャネル領域７１と対向する第３部分電極７４Ｃとにより構成されている。このようにした場合には、チャネル幅を２倍以上に増やせ更にオン抵抗を下げることができる。更なるノイズ低減効果も期待できる。
【0061】
[変形例Ｄ]
上記実施の形態および変形例Ａ～Ｃにおいて、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬも、例えば図１１、図１２に示したように、図４に記載の増幅トランジスタＡＭＰと同様の垂直ゲート構造となっていてもよい。なお、図１２は、図１１のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬの垂直方向の断面構成例を表したものである。
上記実施の形態および変形例Ａ～Ｃにおいて、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬも、例えば図１１、図１２に示したように、図４に記載の増幅トランジスタＡＭＰと同様の垂直ゲート構造となっていてもよい。なお、図１２は、図１１のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬの垂直方向の断面構成例を表したものである。
【0062】
リセットトランジスタＲＳＴは、例えば、図１２に示したように、半導体基板２１に対する選択エッチングにより形成された開口の内側面内にチャネル領域８１、ソース領域およびドレイン領域を有している。つまり、リセットトランジスタＲＳＴは、半導体基板２１の表面と交差する面内にチャネル領域８１、ソース領域およびドレイン領域を有している。リセットトランジスタＲＳＴは、さらに、チャネル領域８１に接するゲート絶縁膜８３を有しており、このゲート絶縁膜８３を介してチャネル領域８１と対向するゲート電極８２を有している。なお、チャネル領域８１の上面には、選択エッチングに使用されるハードマスク７５が残存しており、ハードマスク７５はゲート絶縁膜としては機能しない。
【0063】
ゲート電極８２は、例えば、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料などによって形成されている。ゲート電極８２は、チャネル領域８１、ソース領域およびドレイン領域の形成されている面と平行な方向（つまり、半導体基板２１の厚さ方向）に延在している。つまり、リセットトランジスタＲＳＴでは、チャネル幅が、第１基板１０に形成されたセンサ画素１２のサイズに制約されない。
【0064】
選択トランジスタＳＥＬは、例えば、図１２に示したように、半導体基板２１に対する選択エッチングにより形成された開口の内側面内にチャネル領域９１、ソース領域およびドレイン領域を有している。つまり、選択トランジスタＳＥＬは、半導体基板２１の表面と交差する面内にチャネル領域９１、ソース領域およびドレイン領域を有している。選択トランジスタＳＥＬは、さらに、チャネル領域９１に接するゲート絶縁膜９３を有しており、このゲート絶縁膜９３を介してチャネル領域９１と対向するゲート電極９２を有している。なお、チャネル領域９１の上面には、選択エッチングに使用されるハードマスク７５が残存しており、ハードマスク７５はゲート絶縁膜としては機能しない。
【0065】
ゲート電極９２は、例えば、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料などによって形成されている。ゲート電極９２は、チャネル領域９１、ソース領域およびドレイン領域の形成されている面と平行な方向（つまり、半導体基板２１の厚さ方向）に延在している。つまり、選択トランジスタＳＥＬでは、チャネル幅が、第１基板１０に形成されたセンサ画素１２のサイズに制約されない。
【0066】
このように、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬも、図４に記載の増幅トランジスタＡＭＰと同様の垂直ゲート構造となっている場合には、製造過程において、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬを共通のプロセスで形成することができ、製造プロセスを簡素化することができる。また、この場合には、リセットトランジスタＲＳＴや選択トランジスタＳＥＬのゲート電極を、他の配線（例えば、リセットトランジスタＲＳＴや選択トランジスタＳＥＬを駆動するための配線）と直接接続することが可能となる。
【0067】
また、上記実施の形態および変形例Ａ～Ｃにおいて、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬも、例えば図１３、図１４に示したように、図７に記載の増幅トランジスタＡＭＰと同様の垂直ゲート構造となっていてもよい。なお、図１４は、図１３のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬの垂直方向の断面構成例を表したものである。
【0068】
リセットトランジスタＲＳＴは、例えば、図１４に示したように、半導体基板２１に対する選択エッチングにより形成された開口の内側面内にチャネル領域８１、ソース領域およびドレイン領域を有している。つまり、リセットトランジスタＲＳＴは、半導体基板２１の表面と交差する面内にチャネル領域８１、ソース領域およびドレイン領域を有している。リセットトランジスタＲＳＴは、さらに、チャネル領域８１に接するゲート絶縁膜８３を有しており、このゲート絶縁膜８３を介してチャネル領域８１と対向するゲート電極８２を有している。
【0069】
ゲート電極８２は、チャネル領域８１を、半導体基板２１の表面と平行な方向から挟み込むダブルゲート構造となっている。ゲート電極８２は、チャネル領域８１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極８２Ａおよび第２部分電極８２Ｂと、これら第１部分電極８２Ａおよび第２部分電極８２Ｂと電気的に接続された第３部分電極８２Ｃとにより構成されている。この場合には、チャネル幅が２倍に増えオン抵抗を更に下げることができ、またノイズ低減を行うことができる。
【0070】
選択トランジスタＳＥＬは、例えば、図１４に示したように、半導体基板２１に対する選択エッチングにより形成された開口の内側面内にチャネル領域９１、ソース領域およびドレイン領域を有している。つまり、選択トランジスタＳＥＬは、半導体基板２１の表面と交差する面内にチャネル領域９１、ソース領域およびドレイン領域を有している。選択トランジスタＳＥＬは、さらに、チャネル領域９１に接するゲート絶縁膜９３を有しており、このゲート絶縁膜９３を介してチャネル領域９１と対向するゲート電極９２を有している。
【0071】
ゲート電極９２は、チャネル領域９１を、半導体基板２１の表面と平行な方向から挟み込むダブルゲート構造となっている。ゲート電極９２は、チャネル領域９１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極９２Ａおよび第２部分電極９２Ｂと、これら第１部分電極９２Ａおよび第２部分電極９２Ｂと電気的に接続された第３部分電極９２Ｃとにより構成されている。この場合には、チャネル幅が２倍に増えオン抵抗を更に下げることができ、またノイズ低減を行うことができる。
【0072】
このように、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬも、図７に記載のダブルゲート型の増幅トランジスタＡＭＰと同様の構造となっている場合には、製造過程において、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬを共通のプロセスで形成することができ、製造プロセスを簡素化することができる。また、この場合には、リセットトランジスタＲＳＴや選択トランジスタＳＥＬのゲート電極を、他の配線（例えば、リセットトランジスタＲＳＴや選択トランジスタＳＥＬを駆動するための配線）と直接接続することが可能となる。
【0073】
また、上記実施の形態および変形例Ａ～Ｃにおいて、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬも、例えば図１３、図１５に示したように、図１０に記載の増幅トランジスタＡＭＰと同様の垂直ゲート構造となっていてもよい。なお、図１５は、図１３のリセットトランジスタＲＳＴおよび選択トランジスタＳＥＬの垂直方向の断面構成例を表したものである。
【0074】
リセットトランジスタＲＳＴは、例えば、図１５に示したように、半導体基板２１に対する選択エッチングにより形成された開口の内側面内にチャネル領域８１、ソース領域およびドレイン領域を有している。つまり、リセットトランジスタＲＳＴは、半導体基板２１の表面と交差する面内にチャネル領域８１、ソース領域およびドレイン領域を有している。リセットトランジスタＲＳＴは、さらに、チャネル領域８１に接するゲート絶縁膜８３を有しており、このゲート絶縁膜８３を介してチャネル領域８１と対向するゲート電極８２を有している。
【0075】
ゲート電極８２は、チャネル領域８１を、半導体基板２１の表面と平行な方向から挟み込むとともに、半導体基板２１の表面と交差する方向においてゲート絶縁膜８３を介してチャネル領域８１と対向するトライゲート構造となっていてもよい。ゲート電極８２は、チャネル領域８１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極８２Ａおよび第２部分電極８２Ｂと、これら第１部分電極８２Ａおよび第２部分電極８２Ｂと電気的に接続されるとともにゲート絶縁膜８３を介してチャネル領域８１と対向する第３部分電極８２Ｃとにより構成されている。この場合には、チャネル幅が２倍以上に増やせ更にオン抵抗を下げることができる。更なるノイズ低減効果も期待できる。
【0076】
選択トランジスタＳＥＬは、例えば、図１５に示したように、半導体基板２１に対する選択エッチングにより形成された開口の内側面内にチャネル領域９１、ソース領域およびドレイン領域を有している。つまり、選択トランジスタＳＥＬは、半導体基板２１の表面と交差する面内にチャネル領域９１、ソース領域およびドレイン領域を有している。選択トランジスタＳＥＬは、さらに、チャネル領域９１に接するゲート絶縁膜９３を有しており、このゲート絶縁膜９３を介してチャネル領域９１と対向するゲート電極９２を有している。
【0077】
ゲート電極９２は、チャネル領域９１を、半導体基板２１の表面と平行な方向から挟み込むとともに、半導体基板２１の表面と交差する方向においてゲート絶縁膜９３を介してチャネル領域９１と対向するトライゲート構造となっていてもよい。ゲート電極９２は、チャネル領域９１を、半導体基板２１の表面と平行な方向から挟み込む第１部分電極９２Ａおよび第２部分電極９２Ｂと、これら第１部分電極９２Ａおよび第２部分電極９２Ｂと電気的に接続されるとともにゲート絶縁膜９３を介してチャネル領域８１と対向する第３部分電極９２Ｃとにより構成されている。この場合には、チャネル幅が２倍以上に増やせ更にオン抵抗を下げることができる。更なるノイズ低減効果も期待できる。
【0078】
このように、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬも、増幅トランジスタＡＭＰと同様の構造となっている場合には、製造過程において、増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴおよび選択トランジスタＳＥＬを共通のプロセスで形成することができ、製造プロセスを簡素化することができる。また、この場合には、リセットトランジスタＲＳＴや選択トランジスタＳＥＬのゲート電極を、他の配線（例えば、リセットトランジスタＲＳＴや選択トランジスタＳＥＬを駆動するための配線）と直接接続することが可能となる。
【0079】
[変形例Ｅ]
上記実施の形態および変形例Ａ～Ｄにおいて、撮像素子１は、例えば、図１６に示したように、ＦＤ転送トランジスタＦＤＧを有していてもよい。この場合、ＦＤ転送トランジスタＦＤＧは、例えば、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられている。
上記実施の形態および変形例Ａ～Ｄにおいて、撮像素子１は、例えば、図１６に示したように、ＦＤ転送トランジスタＦＤＧを有していてもよい。この場合、ＦＤ転送トランジスタＦＤＧは、例えば、リセットトランジスタＲＳＴのソースと増幅トランジスタＡＭＰのゲートとの間に設けられている。
【0080】
ＦＤ転送トランジスタＦＤＧは、変換効率を切り替える際に用いられる。一般に、暗い場所での撮影時には画素信号が小さい。Ｑ＝ＣＶに基づき、電荷電圧変換を行う際に、フローティングディフュージョンＦＤの容量（ＦＤ容量Ｃ）が大きければ、増幅トランジスタＡＭＰで電圧に変換した際のＶが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量Ｃが大きくなければ、フローティングディフュージョンＦＤで、フォトダイオードＰＤの電荷を受けきれない。さらに、増幅トランジスタＡＭＰで電圧に変換した際のＶが大きくなりすぎないように（言い換えると、小さくなるように）、ＦＤ容量Ｃが大きくなっている必要がある。これらを踏まえると、ＦＤ転送トランジスタＦＤＧをオンにしたときには、ＦＤ転送トランジスタＦＤＧ分のゲート容量が増えるので、全体のＦＤ容量Ｃが大きくなる。一方、ＦＤ転送トランジスタＦＤＧをオフにしたときには、全体のＦＤ容量Ｃが小さくなる。このように、ＦＤ転送トランジスタＦＤＧをオンオフ切り替えることで、ＦＤ容量Ｃを可変にし、変換効率を切り替えることができる。
【0081】
上記実施の形態において、ＦＤ転送トランジスタＦＤＧは、例えば、図１７に示したように、リセットトランジスタＲＳＴや選択トランジスタＳＥＬと共通の構成（プレーナ型）となっている。また、上記変形例Ａにおいて、ＦＤ転送トランジスタＦＤＧは、例えば、図１８に示したように、リセットトランジスタＲＳＴや選択トランジスタＳＥＬと共通の構成（プレーナ型）となっている。また、上記変形例Ｂ，Ｃにおいて、ＦＤ転送トランジスタＦＤＧは、例えば、図１９に示したように、リセットトランジスタＲＳＴや選択トランジスタＳＥＬと共通の構成（プレーナ型）となっている。また、上記変形例Ｄにおいて、ＦＤ転送トランジスタＦＤＧは、例えば、図２０、図２１に示したように、増幅トランジスタＡＭＰと共通の構成（垂直ゲート型）となっている。
【0082】
[変形例Ｆ]
上記実施の形態および変形例Ａ～Ｅにおいて、増幅トランジスタＡＭＰは、例えば、図２２、図２３に示したように、素子分離部４３と対向する位置に形成されていてもよい。この場合、増幅トランジスタＡＭＰが上述のダブルゲート構造またはトライゲート構造となっているときには、第１部分電極７４Ａおよび第２部分電極７４Ｂのそれぞれを、１または複数の接続部５４に接続することができ、１または複数の接続部５４を介して１または複数のフローティングディフュージョンＦＤに電気的に接続することができる。つまり、４つのフローティングディフュージョンＦＤが、第１部分電極７４Ａもしくは第２部分電極７４Ｂの下端と、接続部５４を介して連結されることにより、対応する増幅トランジスタＡＭＰと電気的に接続されている。なお、フローティングディフュージョンＦＤが、第１部分電極７４Ａもしくは第２部分電極７４Ｂの下端に直接、連結されることにより、対応する増幅トランジスタＡＭＰと電気的に接続されてもよい。その結果、複数のフローティングディフュージョンＦＤの電気的な接続を、増幅トランジスタＡＭＰのゲート電極７４によって行うことができ、別途、配線を設ける必要がない。従って、寄生容量を低減することができる。その結果、効率変換の低下を抑制することができる。
上記実施の形態および変形例Ａ～Ｅにおいて、増幅トランジスタＡＭＰは、例えば、図２２、図２３に示したように、素子分離部４３と対向する位置に形成されていてもよい。この場合、増幅トランジスタＡＭＰが上述のダブルゲート構造またはトライゲート構造となっているときには、第１部分電極７４Ａおよび第２部分電極７４Ｂのそれぞれを、１または複数の接続部５４に接続することができ、１または複数の接続部５４を介して１または複数のフローティングディフュージョンＦＤに電気的に接続することができる。つまり、４つのフローティングディフュージョンＦＤが、第１部分電極７４Ａもしくは第２部分電極７４Ｂの下端と、接続部５４を介して連結されることにより、対応する増幅トランジスタＡＭＰと電気的に接続されている。なお、フローティングディフュージョンＦＤが、第１部分電極７４Ａもしくは第２部分電極７４Ｂの下端に直接、連結されることにより、対応する増幅トランジスタＡＭＰと電気的に接続されてもよい。その結果、複数のフローティングディフュージョンＦＤの電気的な接続を、増幅トランジスタＡＭＰのゲート電極７４によって行うことができ、別途、配線を設ける必要がない。従って、寄生容量を低減することができる。その結果、効率変換の低下を抑制することができる。
【0083】
また、本変形例において、複数のフローティングディフュージョンＦＤは、第１部分電極７４Ａおよび第２部分電極７４Ｂのいずれか一方と接することにより、対応する増幅トランジスタＡＭＰと電気的に接続されている。これにより、複数のフローティングディフュージョンＦＤの電気的な接続を、増幅トランジスタＡＭＰのゲート電極７４によって行うことができ、別途、配線を設ける必要がない。従って、寄生容量を低減することができる。その結果、効率変換の低下を抑制することができる。
【0084】
また、本変形例では、増幅トランジスタＡＭＰを素子分離部４３と非対向の位置に形成した場合と比べて、半導体基板２１における、素子分離部４３と非対向の位置に、増幅トランジスタＡＭＰ以外の素子を形成することができる。その結果、半導体基板２１における集積度を高めることができるので、撮像素子１を小型化することができる。
【0085】
[変形例Ｇ]
上記実施の形態および変形例Ａ～Ｆにおいて、読み出し回路２２は、例えば、図２４、図２５、図２６、図２７、図２８に示したように、互いに並列に接続された複数の増幅トランジスタＡＭＰを有していてもよい。「互いに並列に接続された複数の増幅トランジスタＡＭＰ」は、所定の方向に並んで配置された、複数組のチャネル領域７１、ソース領域７２およびドレイン領域７３と、ゲート絶縁膜７６を介して各チャネル領域７１と対向配置されたゲート電極７４とを有する１つの増幅トランジスタであるとも言える。図２６には、ダブルゲート型の２つの増幅トランジスタＡＭＰが互いに並列に接続されている例が示されており、図２７には、トライゲート型の２つの増幅トランジスタＡＭＰが互いに並列に接続されている例が示されている。図２８には、図２６、図２７に記載の、互いに並列に接続された２つの増幅トランジスタＡＭＰの平面構成例が示されている。互いに並列に接続された２つの増幅トランジスタＡＭＰにおいて、一方の増幅トランジスタＡＭＰと、他方の増幅トランジスタＡＭＰとは、例えば、図２８に示したように、第１部分電極７４Ａを共有している。
上記実施の形態および変形例Ａ～Ｆにおいて、読み出し回路２２は、例えば、図２４、図２５、図２６、図２７、図２８に示したように、互いに並列に接続された複数の増幅トランジスタＡＭＰを有していてもよい。「互いに並列に接続された複数の増幅トランジスタＡＭＰ」は、所定の方向に並んで配置された、複数組のチャネル領域７１、ソース領域７２およびドレイン領域７３と、ゲート絶縁膜７６を介して各チャネル領域７１と対向配置されたゲート電極７４とを有する１つの増幅トランジスタであるとも言える。図２６には、ダブルゲート型の２つの増幅トランジスタＡＭＰが互いに並列に接続されている例が示されており、図２７には、トライゲート型の２つの増幅トランジスタＡＭＰが互いに並列に接続されている例が示されている。図２８には、図２６、図２７に記載の、互いに並列に接続された２つの増幅トランジスタＡＭＰの平面構成例が示されている。互いに並列に接続された２つの増幅トランジスタＡＭＰにおいて、一方の増幅トランジスタＡＭＰと、他方の増幅トランジスタＡＭＰとは、例えば、図２８に示したように、第１部分電極７４Ａを共有している。
【0086】
この場合、読み出し回路２２は、上述のグループごとに１つずつ割り当てられた複数の接続パッド７７を有していてもよい。この場合、さらに、各上述のグループにおいて、複数のフローティングディフュージョンＦＤは、接続パッド７７を介して、対応する増幅トランジスタＡＭＰと電気的に接続されていてもよい。これにより、接続部５９をフローティングディフュージョンＦＤに接続する場合と比べて、フローティングディフュージョンＦＤを小さくすることができる。その結果、撮像素子１を小型化することができる。
【0087】
本変形例に係る読み出し回路２２において、互いに並列に接続された複数の増幅トランジスタＡＭＰからなる複数組の増幅トランジスタ群が、例えば、図２９、図３０、図３１、図３２に示したように、接続配線５５によって互いに並列に接続されていてもよい。図２９には、ダブルゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されており、図３０には、トライゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されている。図３１には、図２９、図３０に記載の増幅トランジスタ群と、選択トランジスタＳＥＬの平面構成例が示されている。図３２には、図３１の平面構成の一変形例が示されている。図３２には、図３１のプレーナ型の選択トランジスタＳＥＬの代わりに、垂直ゲート型の選択トランジスタＳＥＬが設けられている場合の平面構成例が示されている。図３１、図３２に示したように、２つの増幅トランジスタ群および選択トランジスタＳＥＬは、互いに別個のブロック２１に形成されている。
【0088】
このようにした場合には、上述のグループに属するセンサ画素１２（フローティングディフュージョンＦＤ）の数を容易に増やすことができる。上記実施の形態および変形例Ａ～Ｆに係る読み出し回路２２において、２×２画素共有となっていたものを、例えば、２×４画素共有にすることができる。
【0089】
[変形例Ｈ]
上記実施の形態および変形例Ａ～Ｇに係る読み出し回路２２において、素子分離部４３が、例えば、図３３、図３４、図３５、図３６、図３７、図３８に示したように、半導体基板１１を貫通せず、半導体基板１１の受光面（裏面）から、半導体基板１１の上面（フローティングディフュージョンＦＤなどを形成する面）に到達しない深さにまで形成されていてもよい。図３３には、ダブルゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されており、図３４には、トライゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されている。図３５には、ダブルゲート型の増幅トランジスタＡＭＰの第１部分電極７４Ａおよび第２部分電極７４Ｂの双方がフローティングディフュージョンＦＤに接している場合が例示されており、図３６には、トライゲート型の増幅トランジスタＡＭＰの第１部分電極７４Ａおよび第２部分電極７４Ｂの双方がフローティングディフュージョンＦＤに接している場合が例示されている。図３７には、ダブルゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されており、図３８には、トライゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されている。
上記実施の形態および変形例Ａ～Ｇに係る読み出し回路２２において、素子分離部４３が、例えば、図３３、図３４、図３５、図３６、図３７、図３８に示したように、半導体基板１１を貫通せず、半導体基板１１の受光面（裏面）から、半導体基板１１の上面（フローティングディフュージョンＦＤなどを形成する面）に到達しない深さにまで形成されていてもよい。図３３には、ダブルゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されており、図３４には、トライゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されている。図３５には、ダブルゲート型の増幅トランジスタＡＭＰの第１部分電極７４Ａおよび第２部分電極７４Ｂの双方がフローティングディフュージョンＦＤに接している場合が例示されており、図３６には、トライゲート型の増幅トランジスタＡＭＰの第１部分電極７４Ａおよび第２部分電極７４Ｂの双方がフローティングディフュージョンＦＤに接している場合が例示されている。図３７には、ダブルゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されており、図３８には、トライゲート型の２組の増幅トランジスタ群が互いに並列に接続されている例が示されている。
【0090】
このようにした場合には、複数のフォトダイオードＰＤのうち互いに隣接する複数のフォトダイオードＰＤは、フローティングディフュージョンＦＤを共有することが可能となる。このとき、複数の増幅トランジスタＡＭＰは、複数のフォトダイオードＰＤによって共有されたフローティングディフュージョンＦＤごとに等分されており、複数のフォトダイオードＰＤによって共有されたフローティングディフュージョンＦＤごとに１つずつ割り当てられている。さらに、ゲート電極７４は、複数のフォトダイオードＰＤによって共有されたフローティングディフュージョンＦＤと電気的に接続される。これにより、フローティングディフュージョンＦＤが共有されない場合と比べて、半導体基板１１における集積度を高めることができるので、撮像素子１を小型化することができる。
【0091】
[変形例Ｉ]
上記実施の形態および変形例Ａ～Ｈに係る読み出し回路２２において、増幅トランジスタＡＭＰのゲート電極７４が、例えば、図３９、図４０、図４１、図４２に示したように、直接、フローティングディフュージョンＦＤに接していてもよい。このとき、増幅トランジスタＡＭＰのゲート電極７４は、積層方向に延在しており、増幅トランジスタＡＭＰのゲート電極７４の下端が、直接、ローティングディフュージョンＦＤに接している。なお、図３９には、図２２に記載の断面構成の一変形例が記載されている。図４０には、図２３に記載の断面構成の一変形例が記載されている。図４１には、図３３に記載の断面構成の一変形例が記載されている。図４２には、図３４に記載の断面構成の一変形例が記載されている。このようにした場合には、増幅トランジスタＡＭＰのゲート電極７４と、フローティングディフュージョンＦＤとを接続する接続部５４を省略することができるので、接続部５４を省略した分だけ、製造工程を削減することができる。また、フローティングディフュージョンＦＤから増幅トランジスタＡＭＰのゲート電極７４への振動伝達距離が短くなるので、信号伝送が早くなり、ノイズを低減することができる。
上記実施の形態および変形例Ａ～Ｈに係る読み出し回路２２において、増幅トランジスタＡＭＰのゲート電極７４が、例えば、図３９、図４０、図４１、図４２に示したように、直接、フローティングディフュージョンＦＤに接していてもよい。このとき、増幅トランジスタＡＭＰのゲート電極７４は、積層方向に延在しており、増幅トランジスタＡＭＰのゲート電極７４の下端が、直接、ローティングディフュージョンＦＤに接している。なお、図３９には、図２２に記載の断面構成の一変形例が記載されている。図４０には、図２３に記載の断面構成の一変形例が記載されている。図４１には、図３３に記載の断面構成の一変形例が記載されている。図４２には、図３４に記載の断面構成の一変形例が記載されている。このようにした場合には、増幅トランジスタＡＭＰのゲート電極７４と、フローティングディフュージョンＦＤとを接続する接続部５４を省略することができるので、接続部５４を省略した分だけ、製造工程を削減することができる。また、フローティングディフュージョンＦＤから増幅トランジスタＡＭＰのゲート電極７４への振動伝達距離が短くなるので、信号伝送が早くなり、ノイズを低減することができる。
【0092】
[変形例Ｊ]
上記実施の形態および変形例Ａ～Ｉに係る読み出し回路２２において、読み出し回路２２が、例えば、図４３に示したように、センサ画素１２ごとに１つずつ設けられていてもよい。この場合に、増幅トランジスタＡＭＰのゲート電極７４が、例えば、図４４に示したように、直接、フローティングディフュージョンＦＤに接していてもよい。このとき、増幅トランジスタＡＭＰのゲート電極７４は、積層方向に延在しており、増幅トランジスタＡＭＰのゲート電極７４の下端が、直接、ローティングディフュージョンＦＤに接している。このようにした場合には、増幅トランジスタＡＭＰのゲート電極７４と、フローティングディフュージョンＦＤとを接続する接続部５４を省略することができるので、接続部５４を省略した分だけ、製造工程を削減することができる。また、フローティングディフュージョンＦＤから増幅トランジスタＡＭＰのゲート電極７４への振動伝達距離が短くなるので、信号伝送が早くなり、ノイズを低減することができる。
上記実施の形態および変形例Ａ～Ｉに係る読み出し回路２２において、読み出し回路２２が、例えば、図４３に示したように、センサ画素１２ごとに１つずつ設けられていてもよい。この場合に、増幅トランジスタＡＭＰのゲート電極７４が、例えば、図４４に示したように、直接、フローティングディフュージョンＦＤに接していてもよい。このとき、増幅トランジスタＡＭＰのゲート電極７４は、積層方向に延在しており、増幅トランジスタＡＭＰのゲート電極７４の下端が、直接、ローティングディフュージョンＦＤに接している。このようにした場合には、増幅トランジスタＡＭＰのゲート電極７４と、フローティングディフュージョンＦＤとを接続する接続部５４を省略することができるので、接続部５４を省略した分だけ、製造工程を削減することができる。また、フローティングディフュージョンＦＤから増幅トランジスタＡＭＰのゲート電極７４への振動伝達距離が短くなるので、信号伝送が早くなり、ノイズを低減することができる。
【0093】
[変形例Ｋ]
上記実施の形態および変形例Ａ～Ｊに係る第２基板２０では、読み出し回路２２を構成することのできる増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬは、同じ半導体基板２１に形成されていた。しかし、例えば、上記実施の形態および変形例Ａ～Ｊに係る第２基板２０において、読み出し回路２２に含まれる少なくとも１つのトランジスタを半導体基板２１に形成し、残りのトランジスタを半導体基板１１および２１とは異なる、半導体基板２１Ａに形成してもよい。このとき、第２基板２０は、図示しないが、例えば、半導体基板２１上に、絶縁層５２，５７、接続部５９、接続配線５５を形成し、さらに半導体基板２１Ａを積層することにより形成されてもよい。半導体基板２１Ａは、層間絶縁膜５１との位置関係において、半導体基板１１側とは反対側の領域内に積層され、所望のトランジスタを形成することができる。一例として、半導体基板２１に増幅トランジスタＡＭＰを形成し、リセットトランジスタＲＳＴ及び／又は選択トランジスタＳＥＬを半導体基板２１Ａに形成することができる。
上記実施の形態および変形例Ａ～Ｊに係る第２基板２０では、読み出し回路２２を構成することのできる増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬは、同じ半導体基板２１に形成されていた。しかし、例えば、上記実施の形態および変形例Ａ～Ｊに係る第２基板２０において、読み出し回路２２に含まれる少なくとも１つのトランジスタを半導体基板２１に形成し、残りのトランジスタを半導体基板１１および２１とは異なる、半導体基板２１Ａに形成してもよい。このとき、第２基板２０は、図示しないが、例えば、半導体基板２１上に、絶縁層５２，５７、接続部５９、接続配線５５を形成し、さらに半導体基板２１Ａを積層することにより形成されてもよい。半導体基板２１Ａは、層間絶縁膜５１との位置関係において、半導体基板１１側とは反対側の領域内に積層され、所望のトランジスタを形成することができる。一例として、半導体基板２１に増幅トランジスタＡＭＰを形成し、リセットトランジスタＲＳＴ及び／又は選択トランジスタＳＥＬを半導体基板２１Ａに形成することができる。
【0094】
また、上記実施の形態および変形例Ａ～Ｊに係る第２基板２０に対して、新たな半導体基板を複数設け、それぞれに、読み出し回路２２に含まれる所望のトランジスタを設けてもよい。一例として、半導体基板２１に増幅トランジスタＡＭＰを形成することができる。さらに、半導体基板２１上に絶縁層、接続部、接続配線を積層し、その上に半導体基板２１Ａを積層し、半導体基板２１ＡにリセットトランジスタＲＳＴを形成することができる。半導体基板２１Ａ上に絶縁層、接続部、接続配線を積層し、その上に半導体基板２１Ｂを積層し、半導体基板２１Ｂに選択トランジスタＳＥＬを形成することができる。半導体基板２１、２１Ａ，２１Ｂに形成するトランジスタは、読み出し回路２２を構成するいずれのトランジスタでもよい。
【0095】
このように、第２基板２０に複数の半導体基板を設けることにより、１つの読み出し回路２２が占める半導体基板２１の面積を小さくすることができる。各読み出し回路２２の面積を小さくしたり、各トランジスタを微細化したりすることが出来れば、チップの面積を小さくすることも可能になる。また、読み出し回路２２を構成することのできる増幅トランジスタＡＭＰ、リセットトランジスタＲＳＴ、選択トランジスタＳＥＬのうち、所望のトランジスタの面積を拡大することができる。特に、増幅トランジスタＡＭＰの面積を拡大することで、ノイズ低減効果も期待できる。
【0096】
＜３．適用例＞
図４５は、上記実施の形態およびその変形例に係る撮像素子１を備えた撮像システム２の概略構成の一例を表したものである。
図４５は、上記実施の形態およびその変形例に係る撮像素子１を備えた撮像システム２の概略構成の一例を表したものである。
【0097】
撮像システム２は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム２は、例えば、上記実施の形態およびその変形例に係る撮像素子１、光学系１４１、シャッタ装置１４２、制御回路１４３、ＤＳＰ回路１４４、フレームメモリ１４５、表示部１４６、記憶部１４７、操作部１４８および電源部１４９を備えている。撮像システム２において、上記実施の形態およびその変形例に係る撮像素子１、ＤＳＰ回路１４４、フレームメモリ１４５、表示部１４６、記憶部１４７、操作部１４８および電源部１４９は、バスライン１５０を介して相互に接続されている。
【0098】
光学系１４１は、１枚または複数枚のレンズを有して構成され、被写体からの光（入射光）を撮像素子１に導き、撮像素子１の受光面に結像させる。シャッタ装置１４２は、光学系１４１および撮像素子１の間に配置され、制御回路１４３の制御に従って、撮像素子１への光照射期間および遮光期間を制御する。撮像素子１は、光学系１４１およびシャッタ装置１４２を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。撮像素子１に蓄積された信号電荷は、画素信号（画像データ）として、制御回路１４３から供給される駆動信号（タイミング信号）に従ってＤＳＰ回路１４４に転送される。つまり、撮像素子１は、光学系１４１およびシャッタ装置１４２を介して入射された像光（入射光）を受光し、受光した像光（入射光）に応じた画素信号をＤＳＰ回路１４４に出力する。制御回路１４３は、撮像素子１の転送動作、および、シャッタ装置１４２のシャッタ動作を制御する駆動信号を出力して、撮像素子１およびシャッタ装置１４２を駆動する。
【0099】
ＤＳＰ回路１４４は、撮像素子１から出力される画素信号（画像データ）を処理する信号処理回路である。フレームメモリ１４５は、ＤＳＰ回路１４４により処理された画像データを、フレーム単位で一時的に保持する。表示部１４６は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像素子１で撮像された動画又は静止画を表示する。記憶部１４７は、撮像素子１で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４８は、ユーザによる操作に従い、撮像システム２が有する各種の機能についての操作指令を発する。電源部１４９は、撮像素子１、ＤＳＰ回路１４４、フレームメモリ１４５、表示部１４６、記憶部１４７および操作部１４８の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【0100】
次に、撮像システム２における撮像手順について説明する。
【0101】
図４６は、撮像システム２における撮像動作のフローチャートの一例を表す。ユーザは、操作部１４８を操作することにより撮像開始を指示する（ステップＳ１０１）。すると、操作部１４８は、撮像指令を制御回路１４３に送信する（ステップＳ１０２）。制御回路１４３は、撮像指令を受信すると、シャッタ装置１４２および撮像素子１の制御を開始する。撮像素子１（具体的にはシステム制御回路３２ｄ）は、制御回路１４３による制御によって、所定の撮像方式での撮像を実行する（ステップＳ１０３）。シャッタ装置１４２は、制御回路１４３による制御によって、撮像素子１への光照射期間および遮光期間を制御する。
【0102】
撮像素子１は、撮像により得られた画像データをＤＳＰ回路１４４に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４４は、撮像素子１から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４）。ＤＳＰ回路１４４は、所定の信号処理がなされた画像データをフレームメモリ１４５に保持させ、フレームメモリ１４５は、画像データを記憶部１４７に記憶させる（ステップＳ１０５）。このようにして、撮像システム２における撮像が行われる。
【0103】
本適用例では、上記実施の形態およびその変形例に係る撮像素子１が撮像システム２に適用される。これにより、撮像素子１を小型化もしくは高精細化することができるので、小型もしくは高精細な撮像システム２を提供することができる。
【0104】
＜４．応用例＞
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
[応用例１]
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0105】
図４７は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【0106】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４７に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【0107】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【0108】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0109】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【0110】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であってもよいし、赤外線等の非可視光であってもよい。
【0111】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【0112】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【0113】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0114】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【0115】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４７の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【0116】
図４８は、撮像部１２０３１の設置位置の例を示す図である。
【0117】
図４８では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【0118】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0119】
なお、図４８には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【0120】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【0121】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0122】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【0123】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【0124】
以上、本開示に係る技術が適用され得る移動体制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、上記実施の形態およびその変形例に係る撮像素子１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、撮像部１２０３１の効率変換の低下を抑制することができるので、高画質な移動体制御システムを提供することができる。
【0125】
[応用例２]
図４９は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
図４９は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
【0126】
図４９では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
【0127】
内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
【0128】
鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
【0129】
カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ： Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）１１２０１に送信される。
【0130】
ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
【0131】
表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
【0132】
光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
【0133】
入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
【0134】
処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
【0135】
なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
【0136】
また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
【0137】
また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ Ｂａｎｄ Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
【0138】
【0139】
カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
【0140】
レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
【0141】
撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
【0142】
また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
【0143】
駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
【0144】
通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
【0145】
また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
【0146】
なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ Ｗｈｉｔｅ Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
【0147】
カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
【0148】
通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
【0149】
また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
【0150】
画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
【0151】
制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
【0152】
また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
【0153】
カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
【0154】
ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
【0155】
以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００のカメラヘッド１１１０２に設けられた撮像部１１４０２に好適に適用され得る。撮像部１１４０２に本開示に係る技術を適用することにより、撮像部１１４０２の効率変換の低下を抑制することができるので、高画質な内視鏡１１１００を提供することができる。
【0156】
以上、実施の形態およびその変形例、適用例ならびに応用例を挙げて本開示を説明したが、本開示は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本開示の効果は、本明細書中に記載された効果に限定されるものではない。本開示が、本明細書中に記載された効果以外の効果を持っていてもよい。
【0157】
＜５．その他の適用例＞
本開示は、例えば、撮像素子に限られるものではなく、例えば、半導体素子にも適用可能である。例えば、上記実施の形態およびその変形例に係る撮像素子１の構成要素を、半導体素子に適用することが可能である。
本開示は、例えば、撮像素子に限られるものではなく、例えば、半導体素子にも適用可能である。例えば、上記実施の形態およびその変形例に係る撮像素子１の構成要素を、半導体素子に適用することが可能である。
【0158】
例えば、上記実施の形態およびその変形例に係る撮像素子１の構成要素を、例えば、図５１に示したような半導体素子３にも適用することが可能である。
【0159】
半導体素子３は、半導体基板３１０、絶縁層３３０、半導体基板３２０および絶縁層３４０をこの順に積層した積層体である。半導体基板３１０，３２０は、例えば、シリコン基板である。絶縁層３３０，３４０は、例えば、ＳｉＯ2や、ＳｉＮなどの無機絶縁材料によって構成されている。半導体基板３２０は、半導体基板３２０と同一の層内に、半導体基板３２０を貫通する絶縁層３５０を有している。絶縁層３５０は、例えば、ＳｉＯ2や、ＳｉＮなどの無機絶縁材料によって構成されている。
【0160】
半導体基板３１０は、例えば、トランジスタ３１１を有している。トランジスタ３１１は、本開示の「第１トランジスタ」の一具体例に相当する。半導体基板３２０は、絶縁層３３０を介して半導体基板３１０に積層され、例えば、上記実施の形態等に記載に増幅トランジスタＡＭＰと共通の構成を有するトランジスタ３２１と、トランジスタ３２２とを有している。トランジスタ３２１は、本開示の「第２トランジスタ」の一具体例に相当する。トランジスタ３２１のゲート電極３２１Ｂと、トランジスタ３２２のソースもしくはドレインとは、例えば、絶縁層３４０内に設けられた接続部３４１，３４２や、絶縁層３４０上に設けられた配線３４３などによって電気的に接続されている。ゲート電極３２１Ｂは、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料によって形成されている。
【0161】
トランジスタ３２１は、例えば、半導体基板３２０に対する選択エッチングにより形成された開口の内側面内にチャネル領域３２１Ａ、ソース領域およびドレイン領域を有している。つまり、トランジスタ３２１は、半導体基板３２０の表面と交差する面内にチャネル領域３２１Ａ、ソース領域およびドレイン領域を有している。トランジスタ３２１は、さらに、チャネル領域３２１Ａに接するゲート絶縁膜３２１Ｄを有しており、このゲート絶縁膜３２１Ｄを介してチャネル領域３２１Ａと対向するゲート電極３２１Ｂを有している。
【0162】
ゲート電極３２１Ｂは、チャネル領域３２１Ａ、ソース領域およびドレイン領域の形成されている面と平行な方向（つまり、半導体基板３２０の厚さ方向）に延在している。ゲート電極３２１Ｂは、さらに、絶縁層３３０内にまで延在している。ゲート電極３２１Ｂの下端は、接続部３３１に接しており、接続部３３１を介してトランジスタ３１１のソースもしくはドレインと電気的に接続されている。つまり、ゲート電極３２１Ｂと、トランジスタ３１１のソースもしくはドレインとを電気的に接続する配線が、絶縁層３４０内を介さずに、ゲート電極３２１Ｂと、トランジスタ３１１のソースもしくはドレインとの最短距離で形成されている。
【0163】
なお、ゲート電極３２１Ｂは、例えば、図７に記載のゲート電極７４と同様に、チャネル領域を、半導体基板３２０の表面と平行な方向から挟み込むダブルゲート構造となっていてもよい。このとき、トランジスタ３２１は、例えば、チャネル領域３２１Ａ、ソース領域およびドレイン領域が同一の極性を持つジャンクションレストランジスタであってもよい。また、ゲート電極３２１Ｂは、例えば、図１０に記載のゲート電極７４と同様に、チャネル領域３２１Ａを、半導体基板３２０の表面と平行な方向から挟み込むとともに、半導体基板３２０の表面と交差する方向においてゲート絶縁膜３２１Ｄを介してチャネル領域３２１Ａと対向するトライゲート構造となっていてもよい。このとき、トランジスタ３２１は、例えば、チャネル領域３２１Ａ、ソース領域およびドレイン領域が同一の極性を持つジャンクションレストランジスタであってもよい。
【0164】
また、ゲート電極３２１Ｂにおいてチャネル領域３２１Ａと対向する部分と、接続部３３１とが、一括で形成されていてもよいし、製造過程で別々に形成されていてもよい。ゲート電極３２１Ｂにおいてチャネル領域３２１Ａと対向する部分と、接続部３３１とが製造過程で別々に形成される場合、ゲート電極３２１Ｂにおいてチャネル領域３２１Ａと対向する部分と、接続部３３１とが、互いに同一の材料で形成されていてもよいし、互いに異なる材料で形成されていてもよい。
【0165】
また、半導体基板３２０が、例えば、図２６、図２７、図２９、図３０に記載の増幅トランジスタＡＭＰと同様に、互いに並列に接続された複数のトランジスタ３２１を有していてもよい。「互いに並列に接続された複数のトランジスタ３２１」は、所定の方向に並んで配置された、複数組のチャネル領域３２１Ａ、ソース領域およびドレイン領域と、ゲート絶縁膜３２１Ｄを介して各チャネル領域３２１Ａと対向配置されたゲート電極３２１Ｂとを有する１つのトランジスタであるとも言える。
【0166】
また、例えば、上記実施の形態およびその変形例に係る撮像素子１の構成要素を、例えば、図５２に示したような半導体素子４にも適用することが可能である。半導体素子４は、半導体素子３においてトランジスタ３１１の代わりにフォトダイオード３１２が設けられた構成となっている。フォトダイオード３１２は、接続部３３１と電気的に接続されている。
【0167】
また、本開示は、以下のような構成を取ることも可能である。
（１）
光電変換部と、前記光電変換部から転送された電荷を保持する電荷保持部とを有する第１半導体基板と、
絶縁層を介して前記第１半導体基板に積層され、前記電荷保持部に保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有する第２半導体基板と
を備え、
前記増幅トランジスタは、前記第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介して前記チャネル領域と対向するとともに前記電荷保持部と電気的に接続されたゲート電極を有する
撮像素子。
（２）
前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むダブルゲート構造となっている
（１）に記載の撮像素子。
（３）
前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むとともに、前記第２半導体基板の表面と交差する第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するトライゲート構造となっている
（１）に記載の撮像素子。
（４）
前記増幅トランジスタは、前記チャネル領域、前記ソース領域および前記ドレイン領域が同一の極性を持つジャンクションレストランジスタである
（１）ないし（３）のいずれか１つに記載の撮像素子。
（５）
前記増幅トランジスタは、前記第１方向に並んで配置された、複数組の前記チャネル領域、前記ソース領域および前記ドレイン領域を有し、
前記増幅トランジスタにおいて、前記ゲート電極は、前記ゲート絶縁膜を介して各前記チャネル領域と対向配置されている
（１）ないし（４）のいずれか１つに記載の撮像素子。
（６）
前記ゲート電極は、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料によって形成されている
（１）ないし（５）のいずれか１つに記載の撮像素子。
（７）
前記第１半導体基板は、前記複数の光電変換部を前記光電変換部ごとに分離する素子分離部を有し、
前記増幅トランジスタは、前記素子分離部と対向する位置に形成されている
（２）に記載の撮像素子。
（８）
前記複数の電荷保持部は、複数のグループに等分されており、
前記複数の増幅トランジスタは、前記グループごとに等分されており、
前記ゲート電極は、前記チャネル領域を前記第１方向から挟み込む第１部分電極および第２部分電極を含み、
各前記グループにおいて、前記複数の電荷保持部は、前記第１部分電極および前記第２部分電極のいずれか一方の下端と直接または接続部を介して連結されることにより、対応する前記増幅トランジスタと電気的に接続されている
（７）に記載の撮像素子。
（９）
前記複数の電荷保持部は、複数のグループに等分されており、
前記複数の増幅トランジスタは、前記グループごとに等分されており、
当該撮像素子は、前記グループごとに割り当てられた複数の接続パッドを更に備え、
各前記グループにおいて、前記複数の電荷保持部は、前記接続パッドを介して、対応する前記増幅トランジスタと電気的に接続されている
（７）に記載の撮像素子。
（１０）
前記複数の光電変換部のうち互いに隣接する複数の前記光電変換部は、前記電荷保持部を共有しており、
前記複数の増幅トランジスタは、複数の前記光電変換部によって共有された前記電荷保持部ごとに等分されており、
前記ゲート電極は、複数の前記光電変換部によって共有された前記電荷保持部と電気的に接続されている
（７）に記載の撮像素子。
（１１）
前記第１半導体基板は、前記複数の光電変換部を前記光電変換部ごとに分離する素子分離部を有し、
前記増幅トランジスタは、前記素子分離部と対向する位置に形成されている
（３）に記載の撮像素子。
（１２）
前記複数の電荷保持部は、複数のグループに等分されており、
前記複数の増幅トランジスタは、前記グループごとに等分されており、
前記ゲート電極は、前記チャネル領域を前記第１方向から挟み込む第１部分電極および第２部分電極と、前記第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するとともに前記第１部分電極および前記第２部分電極に接する第３部分電極とを含み、
各前記グループにおいて、前記複数の電荷保持部は、前記第１部分電極および前記第２部分電極のいずれか一方の下端と直接または接続部を介して連結されることにより、対応する前記増幅トランジスタと電気的に接続されている
（１１）に記載の撮像素子。
（１３）
前記複数の電荷保持部は、複数のグループに等分されており、
前記複数の増幅トランジスタは、前記グループごとに等分されており、
当該撮像素子は、前記グループごとに割り当てられた複数の接続パッドを更に備え、
各前記グループにおいて、前記複数の電荷保持部は、前記接続パッドを介して、対応する前記増幅トランジスタと電気的に接続されている
（１１）に記載の撮像素子。
（１４）
前記複数の光電変換部のうち互いに隣接する複数の前記光電変換部は、前記電荷保持部を共有しており、
前記複数の増幅トランジスタは、複数の前記光電変換部によって共有された前記電荷保持部ごとに等分されており、
前記ゲート電極は、複数の前記光電変換部によって共有された前記電荷保持部と電気的に接続されている
（１１）に記載の撮像素子。
（１５）
第１トランジスタもしくは光電変換部を有する第１半導体基板と、
絶縁層を介して前記第１半導体基板に積層され、第２トランジスタを有する第２半導体基板と
を備え
前記第２トランジスタは、前記第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介して前記チャネル領域と対向するとともに前記第１半導体基板と電気的に接続されたゲート電極を有する
半導体素子。
（１６）
前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むダブルゲート構造となっている
（１５）に記載の半導体素子。
（１７）
前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むとともに、前記第２半導体基板の表面と交差する第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するトライゲート構造となっている
（１５）に記載の半導体素子。
（１８）
前記第２トランジスタは、前記チャネル領域、前記ソース領域および前記ドレイン領域が同一の極性を持つジャンクションレストランジスタである
（１５）に記載の半導体素子。
（１９）
前記第２トランジスタは、前記第１方向に並んで配置された、複数組の前記チャネル領域、前記ソース領域および前記ドレイン領域を有し、
前記第２トランジスタにおいて、前記ゲート電極は、前記ゲート絶縁膜を介して各前記チャネル領域と対向配置されている
（１５）に記載の半導体素子。
（２０）
前記ゲート電極は、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料によって形成されている
（１５）に記載の半導体素子。
（１）
光電変換部と、前記光電変換部から転送された電荷を保持する電荷保持部とを有する第１半導体基板と、
絶縁層を介して前記第１半導体基板に積層され、前記電荷保持部に保持された電荷のレベルに応じた電圧の信号を生成する増幅トランジスタを有する第２半導体基板と
を備え、
前記増幅トランジスタは、前記第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介して前記チャネル領域と対向するとともに前記電荷保持部と電気的に接続されたゲート電極を有する
撮像素子。
（２）
前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むダブルゲート構造となっている
（１）に記載の撮像素子。
（３）
前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むとともに、前記第２半導体基板の表面と交差する第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するトライゲート構造となっている
（１）に記載の撮像素子。
（４）
前記増幅トランジスタは、前記チャネル領域、前記ソース領域および前記ドレイン領域が同一の極性を持つジャンクションレストランジスタである
（１）ないし（３）のいずれか１つに記載の撮像素子。
（５）
前記増幅トランジスタは、前記第１方向に並んで配置された、複数組の前記チャネル領域、前記ソース領域および前記ドレイン領域を有し、
前記増幅トランジスタにおいて、前記ゲート電極は、前記ゲート絶縁膜を介して各前記チャネル領域と対向配置されている
（１）ないし（４）のいずれか１つに記載の撮像素子。
（６）
前記ゲート電極は、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料によって形成されている
（１）ないし（５）のいずれか１つに記載の撮像素子。
（７）
前記第１半導体基板は、前記複数の光電変換部を前記光電変換部ごとに分離する素子分離部を有し、
前記増幅トランジスタは、前記素子分離部と対向する位置に形成されている
（２）に記載の撮像素子。
（８）
前記複数の電荷保持部は、複数のグループに等分されており、
前記複数の増幅トランジスタは、前記グループごとに等分されており、
前記ゲート電極は、前記チャネル領域を前記第１方向から挟み込む第１部分電極および第２部分電極を含み、
各前記グループにおいて、前記複数の電荷保持部は、前記第１部分電極および前記第２部分電極のいずれか一方の下端と直接または接続部を介して連結されることにより、対応する前記増幅トランジスタと電気的に接続されている
（７）に記載の撮像素子。
（９）
前記複数の電荷保持部は、複数のグループに等分されており、
前記複数の増幅トランジスタは、前記グループごとに等分されており、
当該撮像素子は、前記グループごとに割り当てられた複数の接続パッドを更に備え、
各前記グループにおいて、前記複数の電荷保持部は、前記接続パッドを介して、対応する前記増幅トランジスタと電気的に接続されている
（７）に記載の撮像素子。
（１０）
前記複数の光電変換部のうち互いに隣接する複数の前記光電変換部は、前記電荷保持部を共有しており、
前記複数の増幅トランジスタは、複数の前記光電変換部によって共有された前記電荷保持部ごとに等分されており、
前記ゲート電極は、複数の前記光電変換部によって共有された前記電荷保持部と電気的に接続されている
（７）に記載の撮像素子。
（１１）
前記第１半導体基板は、前記複数の光電変換部を前記光電変換部ごとに分離する素子分離部を有し、
前記増幅トランジスタは、前記素子分離部と対向する位置に形成されている
（３）に記載の撮像素子。
（１２）
前記複数の電荷保持部は、複数のグループに等分されており、
前記複数の増幅トランジスタは、前記グループごとに等分されており、
前記ゲート電極は、前記チャネル領域を前記第１方向から挟み込む第１部分電極および第２部分電極と、前記第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するとともに前記第１部分電極および前記第２部分電極に接する第３部分電極とを含み、
各前記グループにおいて、前記複数の電荷保持部は、前記第１部分電極および前記第２部分電極のいずれか一方の下端と直接または接続部を介して連結されることにより、対応する前記増幅トランジスタと電気的に接続されている
（１１）に記載の撮像素子。
（１３）
前記複数の電荷保持部は、複数のグループに等分されており、
前記複数の増幅トランジスタは、前記グループごとに等分されており、
当該撮像素子は、前記グループごとに割り当てられた複数の接続パッドを更に備え、
各前記グループにおいて、前記複数の電荷保持部は、前記接続パッドを介して、対応する前記増幅トランジスタと電気的に接続されている
（１１）に記載の撮像素子。
（１４）
前記複数の光電変換部のうち互いに隣接する複数の前記光電変換部は、前記電荷保持部を共有しており、
前記複数の増幅トランジスタは、複数の前記光電変換部によって共有された前記電荷保持部ごとに等分されており、
前記ゲート電極は、複数の前記光電変換部によって共有された前記電荷保持部と電気的に接続されている
（１１）に記載の撮像素子。
（１５）
第１トランジスタもしくは光電変換部を有する第１半導体基板と、
絶縁層を介して前記第１半導体基板に積層され、第２トランジスタを有する第２半導体基板と
を備え
前記第２トランジスタは、前記第２半導体基板の表面と交差する面内にチャネル領域、ソース領域およびドレイン領域を有し、かつ、ゲート絶縁膜を介して前記チャネル領域と対向するとともに前記第１半導体基板と電気的に接続されたゲート電極を有する
半導体素子。
（１６）
前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むダブルゲート構造となっている
（１５）に記載の半導体素子。
（１７）
前記ゲート電極は、前記チャネル領域を、前記第２半導体基板の表面と平行な第１方向から挟み込むとともに、前記第２半導体基板の表面と交差する第２方向において前記ゲート絶縁膜を介して前記チャネル領域と対向するトライゲート構造となっている
（１５）に記載の半導体素子。
（１８）
前記第２トランジスタは、前記チャネル領域、前記ソース領域および前記ドレイン領域が同一の極性を持つジャンクションレストランジスタである
（１５）に記載の半導体素子。
（１９）
前記第２トランジスタは、前記第１方向に並んで配置された、複数組の前記チャネル領域、前記ソース領域および前記ドレイン領域を有し、
前記第２トランジスタにおいて、前記ゲート電極は、前記ゲート絶縁膜を介して各前記チャネル領域と対向配置されている
（１５）に記載の半導体素子。
（２０）
前記ゲート電極は、不純物がドープされたポリシリコン、シリサイド化されたシリコン、もしくは仕事関数を制御する金属材料によって形成されている
（１５）に記載の半導体素子。
【0168】
本開示の一実施の形態に係る撮像素子によれば、増幅トランジスタと電荷保持部とを接続する配線長を短くすることができ、寄生容量を低減することができるようにしたので、効率変換の低下を抑制することができる。
【0169】
本開示の一実施の形態に係る半導体素子によれば、第２トランジスタと第１半導体基板とを接続する配線長を短くすることができ、寄生容量を低減することができるようにしたので、効率変換の低下を抑制することができる。
【0170】
なお、本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
【0171】
本出願は、日本国特許庁において２０１９年３月１５日に出願された日本特許出願番号第２０１９－０４８５５１号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【0172】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
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【図16】
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【図19】
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【図21】
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【図36】
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【図38】
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【図41】
【図42】
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【図44】
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【図46】
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【図48】
【図49】
【図50】
【図51】
【図52】