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特許7642609プレーナ型ＳｉＣ ＭＯＳＦＥＴのための最適化されたレトログレードチャネル注入
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-02-28
(45)【発行日】2025-03-10
(54)【発明の名称】プレーナ型ＳｉＣ ＭＯＳＦＥＴのための最適化されたレトログレードチャネル注入
(51)【国際特許分類】
H10D 30/66 20250101AFI20250303BHJP
H10D 30/65 20250101ALI20250303BHJP
H10D 12/00 20250101ALI20250303BHJP
【ＦＩ】
H10D30/66 101E
H10D30/65
H10D30/66 101T
H10D12/00 101A
【請求項の数】
3
(21)【出願番号】P 2022506520
(86)(22)【出願日】2020-07-31
(65)【公表番号】
(43)【公表日】2022-10-21
(86)【国際出願番号】 EP2020071698
(87)【国際公開番号】W WO2021019086
(87)【国際公開日】2021-02-04
【審査請求日】2023-07-06
(31)【優先権主張番号】19189649.7
(32)【優先日】2019-08-01
(33)【優先権主張国・地域又は機関】EP
(73)【特許権者】
【識別番号】523380173
【氏名又は名称】ヒタチ・エナジー・リミテッド
【氏名又は名称原語表記】ＨＩＴＡＣＨＩ ＥＮＥＲＧＹ ＬＴＤ
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】ベリーニ，マルコ
(72)【発明者】
【氏名】ノール，ラーズ
【審査官】戸川 匠
(56)【参考文献】
【文献】国際公開第２００７／０４６２５４（ＷＯ，Ａ１）
【文献】特開２００９－０５４７６５（ＪＰ，Ａ）
【文献】特開２０１１－１７１３７４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｄ ３０／６６
Ｈ１０Ｄ ３０／６５
Ｈ１０Ｄ １２／００
(57)【特許請求の範囲】
【請求項1】
炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子であって、上面および下面を有する第１の電荷型のＳｉＣ半導体基板（１）と、
前記ＳｉＣ半導体基板（１）の前記上面上に形成された前記第１の電荷型のＳｉＣエピタキシャル層（２）とを備え、前記ＳｉＣエピタキシャル層（２）は上面を有し、前記炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子はさらに、
前記ＳｉＣエピタキシャル層（２）の前記上面内に形成された前記第１の電荷型のソース構造（３）を備え、前記ソース構造（３）は上面を有し、前記炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子はさらに、
前記ＳｉＣ半導体基板（１）の前記下面上に形成された前記第１の電荷型のドレイン構造（４）と、
ゲート酸化物（７）およびゲートランナ（６）を備えるゲート構造（６，７）とを備え、前記ゲート酸化物（７）は、前記ソース構造（３）の少なくとも一部および前記ゲートランナ（６）を被覆し、前記炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子はさらに、
垂直方向に前記ゲート構造（６，７）の下方であって前記ソース構造（３）に隣接して位置する第２の電荷型のチャネル領域（５）を備え、
前記チャネル領域（５）の前記第２の電荷型のドーピングプロファイルは、第１の領域（Ｉ）と、第２の領域（ＩＩ）とを備え、
前記第１の領域（Ｉ）は、２＊ｅ１７ｃｍ－３～３＊ｅ１８ｃｍ－３の範囲内の一定のドーピング濃度を有しており、前記ＳｉＣエピタキシャル層（２）の前記上面から５０ｎｍ～２５０ｎｍの深さで垂直方向に前記ゲート酸化物（７）の下方に位置しており、
前記第２の領域（ＩＩ）は、１．５＊ｅ１８ｃｍ－３～８＊ｅ１８ｃｍ－３の範囲内のピークドーピング濃度を有するピアソンタイプＩＶのような分布ドーピング濃度を有しており、前記ＳｉＣエピタキシャル層（２）の前記上面から３００ｎｍ～５００ｎｍの範囲内のピアソンタイプＩＶのような分布のピーク位置で、垂直方向に前記第１の領域（Ｉ）の下方であって前記第１の領域（Ｉ）に隣接して位置しており、
前記トランジスタのチャネル長（ＬＣｈ）は、５０ｎｍ～２５０ｎｍの範囲内であることを特徴とする、炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子。
【請求項2】
前記プレーナ型トランジスタは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のうちの１つである、請求項１に記載の炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子。
【請求項3】
閾値電圧（Ｖｔｈ）は、２Ｖ～３．５Ｖの範囲内である、請求項１～請求項２のいずれか１項に記載の炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子、特に、炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子のための最適化されたレトログレードチャネル注入に関する。
【0002】
技術背景
このセクションは、必ずしも先行技術ではない、本開示に関連する背景情報を提供する。
このセクションは、必ずしも先行技術ではない、本開示に関連する背景情報を提供する。
【背景技術】
【0003】
ＵＳ９，９２２，９７７ Ｂ２は、ディープリー・デプリーテッド・チャネル（Deeply Depleted Channel：ＤＤＣ）設計に関連する構造およびその製造方法を開示しており、このＤＤＣ設計は、ＣＭＯＳベースの素子が従来のバルクＣＭＯＳと比較して小さいσＶＴ（ＶＴの変動）を有することを可能にし、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴをはるかに正確に設定することを可能にすることができる。特徴的なノッチであることを示すドーパントプロファイルは、正確な範囲内でのＶＴ設定の調整を可能にする。このＶＴ設定範囲は、ダイ上で非常に幅広いＶＴ設定に適応できるようにゲート電極材料の金属を適切に選択することによって広げることができる。また、ＤＤＣ設計は、従来のバルクＣＭＯＳトランジスタと比較して強い基板効果を有することができ、これにより、ＤＤＣトランジスタにおける電力消費量の相当な動的制御が可能になり得る。その結果、ＶＴ（低いσＶＴを有する）とＶＤＤ（トランジスタに供給される動作電圧）とを独立して制御することができ、所与の素子についてＶＴとは別に基板バイアスを調整することができる。
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＵＳ６２５５１７４ Ｂ１は、遅延した閾値電圧ロールオフおよび短チャネル効果を有する改良された半導体素子（ＭＯＳＦＥＴなど）を開示しており、これらの効果は、半導体素子が短ゲート長素子のゲート変動に対して耐性があるようにする。この半導体素子は、非対称のチャネルドーピングプロファイルを備える。０°傾斜での第１のポケットドーパント注入を使用して、第１のソースドーパントポケットおよびドレインドーパントポケットを作成する。３０～６０°傾斜での第２のポケットドーパント注入により、さらなるドレインドーパントポケットを作成することなく第２のソースドーパントポケットを作成し、これにより非対称のドーピングプロファイルが作成される。
【0005】
ＪＰ２００９ ０５４７６５は、高不純物濃度の領域と低不純物濃度の領域とを有するチャネル領域を備えた半導体に関するものであり、このチャネル領域は、拡散係数が異なる２種類の第２導電性不純物の注入マスクを介したイオン注入、注入マスクの拡張、第１導電性不純物のイオン注入、および活性化アニーリングにより大きな拡散係数を有する第２導電性不純物の拡散によって、自己整合的に形成される。
【0006】
ウィルソンＲ Ｇによる「ピアソンＩＶ分布およびイオン注入深さプロファイルへのその適用（The pearson IV distribution and its application to ion implanted depth profiles）」照射効果、ゴードンおよびブリーチ科学出版社、アメリカ合衆国ニューヨーク州ニューヨーク、第４６巻、１９８０年１月１日、１４１～１４７頁、ＸＰ００２９６９９８０、ＩＳＳＮ：００３３－７５７９、ＤＯＩ：Ｉ ０．１ ０８０／００３３７５７８００８２０９１６３には、ピアソンＩＶ分布系およびイオン注入プロファイルへのその適用可能性が記載されている。
【0007】
ＵＳ２０１２／０９７９８０ Ａ１は、炭化ケイ素絶縁ゲート型半導体素子の終端構成に関するものであり、この炭化ケイ素絶縁ゲート型半導体素子は、第１の主面を有する第１の導電型の半導体層と、ゲート電極と、ソース配線と、外周リサーフ領域とを含む。半導体層は、第２の導電型のボディ領域と、第１の導電型のソース領域と、第２の導電型のコンタクト領域と、第２の導電型の外周リサーフ領域とを含む。
【0008】
本発明の目的は、プロセス変動に対する閾値電圧ＶＴＨおよびチャネル長ＬＣＨの制御を向上させ、ピーク電界をゲート酸化物／ＳｉＣ界面から離して固定して素子の信頼性を向上させることである。
【課題を解決するための手段】
【0009】
概要
このセクションは、本開示の概略を提供しており、その全範囲またはその特徴の全てを包括的に開示するものではない。
このセクションは、本開示の概略を提供しており、その全範囲またはその特徴の全てを包括的に開示するものではない。
【0010】
本開示は、炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子を提供し、上記炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子は、上面および下面を有する第１の電荷型のＳｉＣ半導体基板と、上記ＳｉＣ半導体基板の上記上面上に形成された第１の電荷型のＳｉＣエピタキシャル層とを備え、上記ＳｉＣエピタキシャル層は上面を有し、上記炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子はさらに、上記ＳｉＣエピタキシャル層の上記上面内に形成された第１の電荷型のソース構造を備え、上記ソース構造は上面を有し、上記炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子はさらに、上記ＳｉＣ半導体基板の上記下面上に形成された第１の電荷型のドレイン構造と、ゲート酸化物およびゲートランナを備えるゲート構造とを備え、上記ゲート酸化物は、上記ソース構造の少なくとも一部および上記ゲートランナを被覆し、上記炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子はさらに、垂直方向に上記ゲート構造の下方であって上記ソース構造に隣接して位置する第２の電荷型のチャネル領域を備え、上記チャネル領域の上記第２の電荷型のドーピングプロファイルは、第１の領域と、第２の領域とを備え、上記第１の領域は、２＊ｅ１７ｃｍ－３～３＊ｅ１８ｃｍ－３の範囲内の一定のドーピング濃度を有しており、上記ＳｉＣエピタキシャル層の上記上面から５０ｎｍ～２５０ｎｍの深さで垂直方向に上記ゲート酸化物の下方に位置しており、上記第２の領域は、１．５＊ｅ１８ｃｍ－３～８＊ｅ１８ｃｍ－３の範囲内のピークドーピング濃度を有するピアソンタイプＩＶのような分布ドーピング濃度を有しており、上記ＳｉＣエピタキシャル層の上記上面から３００ｎｍ～５００ｎｍの範囲内のピアソンタイプＩＶのような分布のピーク位置で、垂直方向に上記第１の領域の下方であって上記第１の領域に隣接して位置している。ピアソンタイプＩＶは、データまたはモンテカルロシミュレーションから得られる観察された分布を適合させるために広く使用されている。上記トランジスタのチャネル長（ＬＣｈ）は、５０ｎｍ～２５０ｎｍの範囲内である。
【0011】
また、本開示は、上記プレーナ型トランジスタが、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のうちの１つである、炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子を提供する。
【0012】
本開示の別の局面によれば、炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子において、閾値電圧（Ｖｔｈ）は、２Ｖ～３．５Ｖの範囲内である。
【0013】
さらなる適用可能領域は、本明細書に提供されている説明から明らかになるであろう。この概要における記載および具体例は、例示を目的としているに過ぎず、本開示の範囲を限定するよう意図されたものではない。
【0014】
本明細書に記載されている図面は、全ての可能な実現例ではなく選択された実施形態の例示を目的としているに過ぎず、本開示の範囲を限定するよう意図されたものではない。
【図面の簡単な説明】
【0015】
【図1】プレーナ型ＭＯＳＦＥＴ構造の断面の一例を示す図である。
【図2】ＭＯＳＦＥＴ構造のチャネルドーピングプロファイルを示す図である。
【図3】本発明の一実施形態に係るチャネルドーピングプロファイルを示す図である。
【発明を実施するための形態】
【0016】
詳細な説明
ここで、添付の図面を参照して、実施形態の例についてさらに十分に説明する。
ここで、添付の図面を参照して、実施形態の例についてさらに十分に説明する。
【0017】
例示的な実施形態は、本開示が完璧であって範囲を当業者に十分に伝えるように提供されている。本開示の実施形態を十分に理解してもらうために、具体的な構成要素、装置および方法の例などの多数の具体的詳細が記載されている。具体的詳細を利用しなくてもよく、例示的な実施形態は多くの異なる形態で具体化されてもよく、本開示の範囲を限定するように解釈されるべきではない、ということは当業者に明らかであろう。いくつかの例示的な実施形態において、周知のプロセス、周知の装置構造および周知の技術については詳細に説明しない。
【0018】
本明細書において用いられる用語は、特定の例示的な実施形態を説明することを目的としているに過ぎず、限定的であるよう意図されたものではない。本明細書において用いられる単数形「ａ」、「ａｎ」および「ｔｈｅ」は、文脈上明白に他の意味に解すべき場合を除き、複数形も包含するよう意図され得る。「備える（comprises）」、「備えている（comprising）」、「含んでいる（including）」および「有している（having）」という語は、包含的であるため、記載されている特徴、整数、ステップ、動作、要素および／または構成要素の存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素および／またはそれらの群の存在または追加を排除するものではない。本明細書に記載されている方法ステップ、プロセスおよび動作は、実行順序として具体的に特定されている場合を除き、必ず記載または図示されている特定の順序でそれらを実行しなければならないように解釈されるべきではない。
【0019】
また、追加のまたは代替的なステップが利用されてもよいということも理解されるべきである。
【0020】
ある要素もしくは層が、別の要素もしくは層「の上にある」、「に係合されている」、「に接続されている」または「に結合されている」と称される場合、それは、他の要素もしくは層のすぐ上にあってもよく、他の要素もしくは層に直接係合されていてもよく、他の要素もしくは層に直接接続されていてもよく、または他の要素もしくは層に直接結合されていてもよく、または介在する要素もしくは層が存在してもよい。これに対して、要素が、別の要素もしくは層「のすぐ上にある」、「に直接係合されている」、「に直接接続されている」または「に直接結合されている」と称される場合、介在する要素もしくは層は存在しなくてもよい。要素間の関係を説明するために使用される他の単語（たとえば、「間に」対「間に直接」、「隣接して」対「直接隣接して」など）も同様に解釈されるべきである。本明細書において用いられる「および／または」という語は、関連付けられた列挙されたアイテムのうちの１つまたは複数の一切の組み合わせを包含する。
【0021】
第１の、第２の、第３のなどの語は、さまざまな要素、構成要素、領域、層および／またはセクションを説明するために本明細書において用いられ得るが、これらの要素、構成要素、領域、層および／またはセクションは、これらの語によって限定されるべきではない。これらの語は、１つの要素、構成要素、領域、層またはセクションを別の領域、層またはセクションと区別するためだけに使用され得る。「第１の」、「第２の」などの語および他の数値的な語は、本明細書において用いられるとき、文脈上特に明記されていない限り、シーケンスまたは順序を暗に示すものではない。したがって、下記の第１の要素、構成要素、領域、層またはセクションは、例示的な実施形態の教示から逸脱することなく、第２の要素、構成要素、領域、層またはセクションと呼ぶことができる。
【0022】
空間的に相対的な語（「内側」、「外側」、「下」、「下方」、「下部」、「上方」、「上部」など）は、図面に示されている１つの要素または特徴の、別の要素または特徴との関係を説明する際に説明しやすくするために本明細書において用いられ得る。空間的に相対的な語は、図面に示されている向きに加えて、使用時または動作時の素子のさまざまな向きを包含するよう意図され得る。たとえば、図中の素子を上下反対にすると、他の要素または特徴の「下方」または「下」にあるように記載されている要素は、他の要素または特徴の「上方」になるであろう。したがって、「下方」という例示的な語は、上方および下方の両方の向きを包含し得る。素子は、違った風に向けられてもよく（９０度回転させてもよく、または他の向きに向けられてもよく）、本明細書において用いられる空間的に相対的な記述子は、それに従って解釈され得る。
【0023】
実施形態は、たとえば図１に示されているようなＭＯＳベースのＳｉＣプレーナ型素子（たとえば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）または絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）など）に言及する。
【0024】
図１には、一般的なプレーナ型ＳｉＣ ＭＯＳＦＥＴ構造の断面の一例が示されている。図１における炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子は、上面および下面を有する第１の電荷型（たとえば、ｐ型）のＳｉＣ半導体基板１を備える。ＳｉＣ半導体基板１の上面上には、第１の電荷型のＳｉＣエピタキシャル層２が形成されており、ＳｉＣエピタキシャル層２は上面を有する。ＳｉＣエピタキシャル層２の上面内には、第１の電荷型のソース構造３が形成されており、ソース構造３は上面を有する。ＳｉＣ半導体基板１の下面上には、第１の電荷型のドレイン構造４が形成されており、ゲート構造６，７は、ゲート酸化物７およびゲートランナ６を備え、ゲート酸化物７は、ソース構造３の少なくとも一部およびゲートランナ６を被覆している。垂直方向にゲート構造６，７の下方であってソース構造３に隣接して、第２の電荷型（たとえば、ｎ型）のチャネル領域５が位置している。
【0025】
プレーナ型ＭＯＳＦＥＴ素子において使用されるチャネルプロファイルの一例が図２に示されている。
【0026】
図２に示されるチャネルプロファイルを有する素子が機能しているという事実にもかかわらず、以下の不備が生じる場合がある。
【0027】
・公称酸化物厚みを貫通して注入された場合でも、最初の２００ｎｍにおけるドーピング濃度の変動はかなり大きい。ＶＴＨは、どのぐらいのＳｉＣが酸化プロセスによって除去されるかに応じて大幅にシフトし得る。たとえば、１０ｎｍのＳｉＣを除去することにより、表面チャネル濃度が１３％減少する。
【0028】
・遮蔽酸化物の厚みは、表面チャネル濃度、したがってＶＴＨに大きな影響を及ぼす。２０ｎｍのＳｉＣが熱酸化物の成長によって除去される場合、チャネルプロファイルはかなり似ている。しかし、堆積させたゲート酸化物の場合、表面濃度は大幅に低下するため、ＶＴＨは減少する。これは、堆積させた酸化物の場合におけるドーズ量の調整を補償し得るが、消費されるＳｉＣのいかなる非常に小さな変動も表面濃度の大きな変化につながる。
【0029】
プレーナ型素子におけるチャネル長ＬＣｈは、理論的にはゲートスペーサによって決定されるが、注入中の散乱に起因して、チャネルプロファイルが異なれば横方向形状も異なることになり、これもＬＣＨの不変性に影響を及ぼし得る。たとえば、ゲート酸化中に消費されるＳｉＣ厚みが多くなるにつれて、チャネルドーピングによるプレーナ型ＭＯＳＦＥＴ素子のチャネル長は大きくなる。
【0030】
上記の不備を克服して、改良されたプレーナ型ＳｉＣ素子を提供するために、プレーナ型ＳｉＣ素子のチャネル領域のための、垂直および水平方向に適合させたドーピングプロファイルが数理最適化によって設計された。図３は、新設計のプロファイル（実線）を生じさせる、ドーズ量が数理最適化手順を通じて選択された、数回の注入（破線）の組み合わせを示す。提案されているプロファイルは、垂直方向だけでなく横方向にも平坦であり、プロセス変動に対してＬＣＨが安定していることを保証する。この新設計のプロファイルは、最初の２００ｎｍのドーパント濃度の変動が無視できるほど小さい、ということが図６から明らかである。
【0031】
このプロファイルは、一定値から８～１０％の最大変動を見越した閾値ＶＴＨ、酸化物キャパシタンスおよび界面トラップ濃度の選択によっては、２ｅ１７～３ｅ１８ｃｍ－３の一定のドーピングの、５０ｎｍ～２５０ｎｍの深さの第１の平坦な領域（Ｉ）に存在する。ドーパントの例は、Ａｌ、Ｎ、Ｂ、Ｐである。
【0032】
このプロファイルのピーク部分は、１回または複数回の注入によって得ることができ、３００ｎｍ～５００ｎｍの図３中のセクションＩＩにおけるピーク位置および１．５ｅ１８ｃｍ－３～８ｅ１８ｃｍ－３のピーク濃度に達する。
【0033】
したがって、上記の適合させたチャネルプロファイルによって改良された炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子は、上面および下面を有する第１の電荷型のＳｉＣ半導体基板と、ＳｉＣ半導体基板の上面上に形成された第１の電荷型のＳｉＣエピタキシャル層とを備え、ＳｉＣエピタキシャル層は上面を有し、炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子はさらに、ＳｉＣエピタキシャル層の上面内に形成された第１の電荷型のソース構造を備え、ソース構造は上面を有し、炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子はさらに、ＳｉＣ半導体基板の下面上に形成された第１の電荷型のドレイン構造と、ゲート酸化物およびゲートランナを備えるゲート構造とを備え、ゲート酸化物は、ソース構造の少なくとも一部およびゲートランナを被覆し、炭化ケイ素（ＳｉＣ）プレーナ型トランジスタ素子はさらに、垂直方向にゲート構造の下方であってソース構造に隣接して位置する第２の電荷型のチャネル領域を備え、チャネル領域の第２の電荷型のドーピングプロファイルは、第１の領域と、第２の領域とを備え、第１の領域は、２＊ｅ１７ｃｍ－３～３＊ｅ１８ｃｍ－３の範囲内の一定のドーピング濃度を有しており、ＳｉＣエピタキシャル層の上面から５０ｎｍ～２５０ｎｍの深さで垂直方向にゲート酸化物の下方に位置しており、第２の領域は、１．５＊ｅ１８ｃｍ－３～８＊ｅ１８ｃｍ－３の範囲内のピークドーピング濃度を有するピアソンタイプＩＶのような分布ドーピング濃度を有しており、ＳｉＣエピタキシャル層の上面から３００ｎｍ～５００ｎｍの範囲内のピアソンタイプＩＶのような分布のピーク位置で、垂直方向に第１の領域の下方であって第１の領域に隣接して位置している。一実施形態では、平坦な第１の領域は、７５ｎｍ～１５０ｎｍの深さで垂直方向にゲート酸化物の下方に位置している。別の実施形態では、酸化物キャパシタンスおよび界面トラップ濃度は、一定値から２％～５％の最大変動を見越す。
【0034】
この改良されたチャネルプロファイルは、プロセス変動に関係なく一定のＬＣＨが維持されることを保証する。さらに、プレーナ型ＳｉＣ素子の最適化されたチャネルプロファイルは、プロセス変動（すなわち、注入遮蔽酸化物の厚みの変動および不均一性、または、たとえば酸化条件などによるゲート形成中の消費されるＳｉＣ厚みの変動）に対する閾値電圧ＶＴＨおよびチャネル長ＬＣＨの正確でロバストな制御を可能にし、ピーク電界をゲート酸化物／ＳｉＣ界面から離して固定して素子の信頼性を向上させることを可能にする。
【0035】
さらに、この改良されたチャネルプロファイルは、処理のばらつき（遮蔽酸化物厚みおよび消費されるＳｉＣ厚みがウェーハ表面にわたって均一でない）に関係なくＶＴＨおよびＬＣＨのこれらの値が維持されることを保証する。この点において、ＶＴＨおよびＬＣＨの値が一定であることは、素子特性の変動を小さくして歩留まりをよくすることを実現する。
【0036】
実施形態の上記の説明は、例示および説明の目的で提供されている。それは、網羅的であるよう意図されたものではなく、本開示を限定するよう意図されたものでもない。特定の実施形態の個々の要素または特徴は、一般に、その特定の実施形態に限定されるのではなく、適用可能である場合には、互いに入れ替えがきくものであり、たとえ具体的に図示または説明されていなくても、選択された実施形態で使用されてもよい。また、これらはさまざまに変更されてもよい。このような変更は、本開示からの逸脱であるとはみなされず、全てのこのような変形例は、本開示の範囲内に包含されるよう意図されている。
【図1】
【図2】
【図3】
