特許 7642993 トリミング方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-03

(45)【発行日】2025-03-11

(54)【発明の名称】トリミング方法

(51)【国際特許分類】

   H10D 89/00 20250101AFI20250304BHJP

   H10D 84/40 20250101ALI20250304BHJP

   H10D 84/80 20250101ALI20250304BHJP

   H10D 84/83 20250101ALI20250304BHJP

【ＦＩ】

H10D89/00 101V

H10D84/40 H

H10D84/80 101A

H10D84/83 E

【請求項の数】 6

(21)【出願番号】P 2020143045

(22)【出願日】2020-08-26

(65)【公開番号】P2022038499

(43)【公開日】2022-03-10

【審査請求日】2023-07-13

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】片倉 英明

【審査官】脇水 佳弘

(56)【参考文献】

【文献】特開２００２－１４１４６８（ＪＰ，Ａ）

【文献】特開２００３－２０９１７４（ＪＰ，Ａ）

【文献】特開２００９－２６７３７１（ＪＰ，Ａ）

【文献】特開２００４－０９６０８３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ １／００

Ｈ１０Ｄ ８９／００

Ｈ１０Ｄ ８４／８０

Ｈ１０Ｄ ８４／４０

Ｈ１０Ｄ ８４／８３

(57)【特許請求の範囲】

【請求項1】

半導体基板に設けられたヒューズ抵抗を切断することで、前記半導体基板に設けられた被調整回路の電気特性を調整するトリミング方法であって、
前記ヒューズ抵抗に切断電流を流して前記ヒューズ抵抗を切断する場合に、前記半導体基板に設けられたスイッチング素子の少なくとも一つを導通可能な状態にして、前記切断電流を前記スイッチング素子に流し、
前記被調整回路は、前記スイッチング素子を含み、
前記ヒューズ抵抗が複数あり、複数の前記ヒューズ抵抗を切断する場合のそれぞれの前記切断電流は、共通の前記スイッチング素子に流れる
トリミング方法。

【請求項2】

半導体基板に設けられたヒューズ抵抗を切断することで、前記半導体基板に設けられた被調整回路の電気特性を調整するトリミング方法であって、
前記ヒューズ抵抗に切断電流を流して前記ヒューズ抵抗を切断する場合に、前記半導体基板に設けられたスイッチング素子の少なくとも一つを導通可能な状態にして、前記切断電流を前記スイッチング素子に流し、
前記ヒューズ抵抗は、前記半導体基板の一方の面に絶縁膜を介して配置され、前記半導体基板の他方の面に配置されず、
前記スイッチング素子は、前記半導体基板の前記一方の面に設けられた第１主電極と前記半導体基板の他方の面に設けられた第２主電極との間で電流を流すか否かを制御する縦型デバイスの一部であり、
前記切断電流を流す場合に、前記ヒューズ抵抗を介して前記半導体基板の内部に流れた前記切断電流を、前記第１主電極に流す
トリミング方法。

【請求項3】

半導体基板に設けられたヒューズ抵抗を切断することで、前記半導体基板に設けられた被調整回路の電気特性を調整するトリミング方法であって、
前記ヒューズ抵抗に切断電流を流して前記ヒューズ抵抗を切断する場合に、前記半導体基板に設けられたスイッチング素子の少なくとも一つを導通可能な状態にして、前記切断電流を前記スイッチング素子に流し、
前記ヒューズ抵抗は、前記半導体基板の一方の面に絶縁膜を介して配置され、
前記半導体基板の導電型がｎ型であり、
前記スイッチング素子は、
前記半導体基板の一方の面側に形成されたｐ型のベース領域と、該ベース領域内に形成されたｎ型の領域と、前記半導体基板と前記ｎ型の領域との間の前記ベース領域上に絶縁膜を介して形成された導電部と、前記ｎ型の領域と接触する第１主電極と、を備え、
前記半導体基板の一方の面側に前記ｐ型のベース領域と離れて形成され、前記ヒューズ抵抗と電気的に接続されたｐ型の領域を備え、
前記切断電流を、前記ｐ型の領域、前記半導体基板、前記ｐ型のベース領域、前記ｎ型の領域を構成要素とする横型ＩＧＢＴに流す
トリミング方法。

【請求項4】

半導体基板に設けられたヒューズ抵抗を切断することで、前記半導体基板に設けられた被調整回路の電気特性を調整するトリミング方法であって、
前記ヒューズ抵抗に切断電流を流して前記ヒューズ抵抗を切断する場合に、前記半導体基板に設けられたスイッチング素子の少なくとも一つを導通可能な状態にして、前記切断電流を前記スイッチング素子に流し、
前記ヒューズ抵抗は、前記半導体基板の一方の面に絶縁膜を介して配置され、
前記スイッチング素子は、前記半導体基板の前記一方の面に設けられた第１主電極と前記半導体基板の他方の面に設けられた第２主電極との間で電流を流すか否かを制御する縦型デバイスの一部であり、
前記切断電流を流す場合に、前記ヒューズ抵抗を介して前記半導体基板の内部に流れた前記切断電流を、前記第１主電極に流し、
前記スイッチング素子は、
前記半導体基板の一方の面側に形成されたｐ型のベース領域と、該ベース領域内に形成されたｎ型の領域と、前記半導体基板と前記ｎ型の領域との間の前記ベース領域上に絶縁膜を介して形成された導電部と、前記ｎ型の領域と接触する第１主電極と、を備え、
前記半導体基板の一方の面側に前記ｐ型のベース領域と離れて形成され、前記ヒューズ抵抗と電気的に接続されたｐ型の領域を備え、
前記切断電流を、前記ｐ型の領域、前記半導体基板、前記ｐ型のベース領域、前記ｎ型の領域を構成要素とする横型ＩＧＢＴに流す
トリミング方法。

【請求項5】

前記半導体基板には、前記縦型デバイスを制御するための制御素子が設けられており、
前記切断電流を流す場合に、前記制御素子を非導通状態にする
請求項２または４に記載のトリミング方法。

【請求項6】

前記縦型デバイスがＭＯＳＦＥＴである
請求項２、４または５のいずれか一項に記載のトリミング方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、トリミング方法に関する。

【0002】

半導体装置における製造バラつきによる回路特性の変動を補正するために、トリミング回路が用いられる。トリミング回路として、ポリシリコン層により形成されたヒューズ抵抗を備える回路が知られている（例えば、特許文献１）。互いに直列に接続されたヒューズ抵抗および読出用トランジスタと、ヒューズ抵抗および読出用トランジスタに並列に設けられた切断用トランジスタ部とを有するトリミング回路において、ヒューズ抵抗および読出用トランジスタの接続点にパッドを設けて、パッドと切断用トランジスタ部のソースとの間で電流を流して、ヒューズ抵抗を切断するトリミング方法が知られている（例えば、特許文献２）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１８－２２８４８号公報
［特許文献２］ 特開２００７－２００３８７号公報

【発明の概要】

【発明が解決しようとする課題】

【0003】

トリミング方法においては、ヒューズ抵抗を完全に切断することによってリーク電流を軽減することが望ましい。ヒューズ抵抗を完全に切断するためには、ヒューズ抵抗を切断するために流す切断電流の経路を短くして、切断電流の立ち上がり時間を短くすることが望ましい。

【課題を解決するための手段】

【0004】

本発明の一の態様は、トリミング方法を提供する。トリミング方法においては、半導体基板に設けられたヒューズ抵抗を切断することで、半導体基板に設けられた被調整回路の電気特性が調整されてよい。トリミング方法において、ヒューズ抵抗に切断電流を流してヒューズ抵抗を切断する場合に、半導体基板に設けられたスイッチング素子の少なくも一つを導通可能な状態にして、切断電流をスイッチング素子に流してよい。

【0005】

ヒューズ抵抗は、半導体基板の一方の面に絶縁膜を介して配置されてよい。

【0006】

スイッチング素子は、縦型デバイスの一部であってよい。縦型デバイスは、半導体基板の一方の面に設けられた第１主電極と、半導体基板の他方の面に設けられた第２主電極との間で電流を流すか否かを制御してよい。切断電流を流す場合に、ヒューズ抵抗を介して半導体基板の内部に流れた切断電流を、第１主電極に流してよい。

【0007】

半導体基板には、縦型デバイスを制御するための制御素子が設けられてよい。切断電流を流す場合に、制御素子を非導通状態にしてよい。

【0008】

半導体基板の導電型がｎ型であり、スイッチング素子は、半導体基板の一方の面側に形成されたｐ型のベース領域と、該ベース領域内に形成されたｎ型の領域と、半導体基板とｎ型の領域との間のベース領域上に絶縁膜を介して形成された導電部と、ｎ型の領域と接触する第１主電極と、を備え、半導体基板の一方の面側にｐ型のベース領域と離れて形成され、ヒューズ抵抗と電気的に接続されたｐ型の領域を備えてもよい。

【0009】

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0010】

【図1】本発明の一実施形態のトリミング方法が適用されるトリミング回路１００の概略構成を示す図である。

【図2】本発明の一実施形態のトリミング方法が適用される回路図の一例である。

【図3】比較例のトリミング方法が適用される回路図の一例である。

【図4A】図２におけるトリミング方法が適用される半導体装置の一例を示す断面図である。

【図4B】図４ＡにおけるＡ部分の拡大断面図である。

【図5】図３における比較例のトリミング方法が適用される半導体装置の一例を示す断面図である。

【図6】本発明の一実施形態のトリミング方法のフローチャートの一例である。

【図7】トリミング方法の適用される他の回路図である。

【図8】トリミング方法の適用される他の回路図である。

【図9】図８におけるトリミング方法が適用される半導体装置の一例である。

【図10】トリミング方法の他の適用例を示す回路図である。

【図11】トリミング方法の他の適用例を示す回路図である。

【図12】トリミング方法の適用される他の回路図である。

【図13】トリミング方法の適用される他の回路図である。

【図14】トリミング方法の適用される他の回路図である。

【図15】トリミング方法の適用される他の回路図である。

【発明を実施するための形態】

【0011】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0012】

図１は、本発明の一実施形態のトリミング方法が適用されるトリミング回路１００の概略構成を示す図である。トリミング回路１００は、被調整回路１の電気特性を調整する。例えば、被調整回路１は、少なくとも一つの被調整素子２および少なくとも一つのスイッチング素子３を含む。被調整回路１および被調整素子２は、トリミング回路１００と同じ半導体基板に設けられる。スイッチング素子３については後述する。

【0013】

トリミング回路１００は、一例において、内部端子Ｔ１、Ｔ２間の抵抗値を調整する。内部端子Ｔ１、Ｔ２間には、被調整素子２として抵抗が接続されている。一例において、内部端子Ｔ１およびＴ２の間には、複数の被調整素子２が直列接続されてよい。トリミング回路１００は、それぞれの被調整素子２の両端を、短絡するか否かを切り替えることで、内部端子Ｔ１、Ｔ２間の抵抗値を調整してよい。被調整素子２の数および抵抗値は、適宜に変更されてよい。但し、被調整素子２は、抵抗に限られず、他の受動素子であってもよく、他の能動素子であってもよい。

【0014】

内部端子Ｔ１、Ｔ２間に接続された１または複数の被調整素子２は、スイッチング素子３のゲートに接続されるゲート抵抗であってよい。トリミング回路１００は、内部端子Ｔ１、Ｔ２間の抵抗値を調整することで、スイッチング素子３のゲート抵抗の値を調整してよい。スイッチング素子３は、縦型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）またはＩＧＢＴ（絶縁ゲートバイポーラトランジタ）などのＭＯＳ型（Metal-Oxide-Semiconductor type）デバイスであってよい。スイッチング素子３は、パワー半導体デバイスであってよい。本例のスイッチング素子３は、ＭＯＳＦＥＴである。但し、被調整素子２およびスイッチング素子３は、この場合に限られない。被調整素子２は、スイッチング素子３の特性を調整するための素子であってもよく、スイッチング素子３とは異なる回路素子の特性を調整するための素子であってもよい。

【0015】

本例において、トリミング回路１００は、本体部２０とトランジスタ部１０とを備える。本例では、一つの本体部２０と、一つのトランジスタ部１０とが一つのセットになっている。トリミング回路１００は、複数セットの本体部２０およびトランジスタ部１０を備えてよい。本体部２０とトランジスタ部１０のセット数は、適宜に変更されてよい。本体部２０とトランジスタ部１０のセット数が増えるほど、端子Ｔ１、Ｔ２間の抵抗、電流等の電気特性をきめ細かく調整することができ、調整精度を高めることができる。

【0016】

トランジスタ部１０は、ＭＯＳトランジスタであってよい。例えば、図１に示すトランジスタ部１０は、ｎチャネル型ＭＯＳＦＥＴである。トランジスタ部１０のドレイン１２とソース１３との間に被調整素子２が設けられる。すなわち、電流等の電気特性を調整したい被調整素子２とトランジスタ部１０とが並列に接続される。トランジスタ部１０のゲート１１は、本体部２０の出力端子ＯＵＴに電気的に接続されてよい。トランジスタ部１０は、半導体基板に形成され、本体部２０の出力端子ＯＵＴに制御端子が接続される。制御端子は、ゲート端子であってよい。

【0017】

本例では、本体部２０の出力端子ＯＵＴがＬｏレベル、すなわち、低レベルになると、トランジスタ部１０はオフになる。これにより、対応する被調整素子２の両端は短絡されていない状態となる。一方、本体部２０の出力端子ＯＵＴがＨｉレベル、すなわち高レベルになると、トランジスタ部１０はオンとなる。トランジスタ部１０がオンとなると、対応する被調整素子２の両端は短絡状態となる。但し、この場合に限られず、本体部２０の出力端子ＯＵＴがＬｏレベルになるとトランジスタ部１０がオンとなり、本体部２０の出力端子ＯＵＴがＨｉレベルになると、トランジスタ部１０がオフとなるようにトランジスタ部１０を構成してもよい。

【0018】

図２は、本発明の一実施形態のトリミング方法が適用される回路図の一例である。トリミング方法は、半導体基板に設けられたヒューズ抵抗２２を切断することで、半導体基板に設けられた被調整回路１の電気特性を調整するトリミング方法である。

【0019】

トリミング回路１００は、ヒューズ抵抗２２、トリミング用のパッド２４、第１ダイオードＤ１、および出力端子ＯＵＴを備える。トリミング回路１００は、第１抵抗素子Ｒ１、第２抵抗部２９、第３抵抗素子Ｒ３、および保護ダイオードＺＬを備えてよい。第１抵抗素子Ｒ１は、第１抵抗部の一例である。本例の第２抵抗部２９は、第２抵抗素子Ｒ２と、抵抗素子ＬＶＮＤとを備えてよい。抵抗素子ＬＶＮＤは、トランジスタを用いた高抵抗素子である。本例では、第２抵抗素子Ｒ２と抵抗素子ＬＶＮＤとが直列に接続されている。第３抵抗素子Ｒ３は、第３抵抗部の一例である。但し、第１抵抗部、第２抵抗部、および第３抵抗部は、これらの場合に限られない。

【0020】

トリミング回路１００は、ヒューズ抵抗２２の切断の有無に応じた電圧Ｓｏを出力端子ＯＵＴへ出力する回路である。トリミング回路１００は、ヒューズ抵抗２２の切断に応じて出力端子ＯＵＴへ印加される電圧Ｓｏを変化させて、上述したとおりトランジスタ部１０のオン・オフを決定する。また、ヒューズ抵抗２２が仮想的に切断された状態を生成する仮想切断が実行される場合にも、トリミング回路１００は、電圧Ｓｏを変化させる。

【0021】

ヒューズ抵抗２２の一端は、接続点２８においてパッド２４と接続されている。ヒューズ抵抗２２の他端は、接続点２７において第１ダイオードＤ１の一端に接続されている。本例では、ヒューズ抵抗２２の他端は、第１ダイオードＤ１のアノードに接続されている。出力端子ＯＵＴは、ヒューズ抵抗２２とパッド２４との接続点２８に電気的に接続されている。本例では、出力端子ＯＵＴは、第３抵抗素子Ｒ３を介して接続点２８に電気的に接続されている。出力端子ＯＵＴは、ヒューズ抵抗２２の切断の有無に応じた電圧を出力する。

【0022】

第１抵抗素子Ｒ１の一端は、ヒューズ抵抗２２と第１ダイオードＤ１のアノードとの接続点２７に接続される。第１抵抗素子Ｒ１の他端は、第３電位Ｖ３であるＶＤＤに接続される。第２抵抗部２９の一端は、ヒューズ抵抗２２の一端とパッド２４との接続点２８に接続される。第２抵抗部２９の他端は、第４電位Ｖ４であるＧＮＤに接続される。すなわち、ヒューズ抵抗２２の一端は、第２抵抗部２９を介して第４電位Ｖ４に接続される。本例では、第２抵抗素子Ｒ２が接続点２８に接続され、抵抗素子ＬＶＮＤが第４電位Ｖ４に接続されているが、逆に、抵抗素子ＬＶＮＤが接続点２８に接続され、第２抵抗素子Ｒ２が第４電位Ｖ４に接続されてもよい。

【0023】

本例において、第３電位Ｖ３は、第４電位Ｖ４より高電位である。本例において、第４電位Ｖ４は、グランド配線ＧＮＤの電位（グランド電位）に対応し、第３電位Ｖ３は、高電位配線ＶＤＤの電位に対応する。すなわち、ヒューズ抵抗２２の他端は、第１抵抗素子Ｒ１を介して高電位配線ＶＤＤに接続されてよい。第４電位Ｖ４は、グランド電位に略等しいＬｏレベルであってよく、第３電位Ｖ３は、高電位配線ＶＤＤの電位に略等しいＨｉレベルであってよい。

【0024】

第２抵抗部２９の他端、特に抵抗素子ＬＶＮＤのゲートとドレインとは、グランド配線ＧＮＤに接続されてよい。本例の接続点２７は、接続点２８よりも、高電位配線ＶＤＤ側の点である。接続点２７は、ヒューズ抵抗２２と高電位配線ＶＤＤの間に配置されてよい。接続点２８は、ヒューズ抵抗２２とグランド配線ＧＮＤとの間に配置されてよい。

【0025】

保護ダイオードＺＬは、第２抵抗部２９の他端と出力端子ＯＵＴとの間に接続される。本例では、保護ダイオードＺＬのアノードは、第４電位Ｖ４であるグランド配線ＧＮＤに接続され、保護ダイオードＺＬのカソードは、出力端子ＯＵＴに接続される。

【0026】

出力端子ＯＵＴは、トランジスタ部１０の制御端子に接続される。本例では、制御端子は、トランジスタ部のゲート端子である。図２では、説明の簡略のために、一つのトランジスタ部１０と一つの被調整素子２が示されているが、図１に示されるように、複数のトランジスタ部１０と複数の被調整素子２とのセットが設けられてよい。トランジスタ部１０のドレイン１２とソース１３との間に被調整素子２が設けられる。

【0027】

本例では、一又は複数の被調整素子２は、スイッチング素子３のゲートに接続されており、ゲート抵抗として機能する。本例では、一又は複数のスイッチング素子３が、被調整回路１に含まれている。

【0028】

ヒューズ抵抗２２、トリミング用のパッド２４、第１ダイオードＤ１、第１抵抗素子Ｒ１、第２抵抗部２９、第３抵抗素子Ｒ３、保護ダイオードＺＬ、トランジスタ部１０、被調整回路１は、同じ半導体基板上に形成されてよい。ヒューズ抵抗２２は、例えばポリシリコン層により形成されたポリシリコンヒューズである。第１ダイオードＤ１は、第１導電型の半導体基板に第２導電型の半導体領域を有する。一例において、第１導電型はｎ型であって、第２導電型はｐ型である。

【0029】

第１ダイオードＤ１の一端は、ヒューズ抵抗２２と同じ半導体基板上にある一または複数のスイッチング素子３の少なくとも一つに電気的に接続されてよい。本例では、第１ダイオードＤ１の一端は、被調整回路１に含まれているスイッチング素子３に電気的に接続されている。半導体基板は、下面に配置されたウェハチャック部５および外部ケーブル６を経て外部装置５０に接続される。外部装置５０は、一例において、ウェハ工程完了後に電気特性試験を行うためのウェハ試験機である。ウェハチャック部５は、ウェハを真空吸着して固定するステージであってよい。ウェハチャック部５の少なくとも一部分は、半導体基板の下面に電気的に接続される。ウェハチャック部５は、外部装置によって任意の電圧に調整することができる。または、外部装置の電源と電気的に切り離すことができる。本半導体装置の通常動作時は、半導体基板下面の電圧はＶＤＤ電位よりも高く、第１ダイオードＤ１は逆バイアス状態となり電流は流れない。スイッチング素子３のゲートには外部パッドが接続されており、ウェハ試験機で任意の電圧Ｖｇを印加することができる。

【0030】

第１抵抗素子Ｒ１は、トリミング回路１００がトリミングを実行していない状態において、出力端子ＯＵＴを高電位配線ＶＤＤの電位にプルアップ（分圧）するためのプルアップ抵抗であるとともに、ヒューズ抵抗２２に流れる電流を制限する電流制限抵抗でもある。一方、第２抵抗部２９は、ヒューズ抵抗２２が切断された状態において出力端子ＯＵＴをグランド電位にプルダウン（分圧）するためのプルダウン抵抗である。第２抵抗部２９および第３抵抗素子Ｒ３も、ヒューズ抵抗２２に流れる電流を制限する電流制限抵抗でもある。第１抵抗素子Ｒ１、第２抵抗部２９、および第３抵抗素子Ｒ３の抵抗値は、トリミング未実施であってヒューズ抵抗２２が切断されていない状態において、出力端子ＯＵＴに印加される電圧Ｓ_Ｏが、トランジスタ部１０がオンするレベルとなるように調整されてよい。

【0031】

［非トリミング時］
トリミング回路１００がトリミングを実行していない状態においては、出力端子ＯＵＴの出力電圧Ｓ_Ｏは、高電位配線ＶＤＤによりプルアップ（分圧）されている。一例において、高電位配線ＶＤＤに印加された電圧が第１抵抗素子Ｒ１および第２抵抗部２９によって分圧される。例えば、出力端子ＯＵＴには、Ｈｉレベル（トランジスタ部１０を構成するトランジスタの閾値電圧より高い電圧）の電圧Ｓｏが印加される。これにより、電流調整用のＭＯＳＦＥＴであるトランジスタ部１０はオンし、対応する被調整素子２の両端は短絡状態を維持する。

【0032】

［仮想切断時］
トリミング回路１００は、ヒューズ抵抗２２の切断後における被調整回路１の電気特性を確認するために仮想切断を実行することができる。トリミング回路１００は、ヒューズ抵抗２２が仮想的に切断された状態を生成する。トリミング回路１００が、仮想切断を実行する場合には、トリミング用のパッド２４に印加される電圧Ｓｐが調整されてよい。

【0033】

［通常切断時］
本例のトリミング方法は、ヒューズ抵抗２２に切断電流を流してヒューズ抵抗２２を切断する場合に、半導体基板に設けられた一または複数スイッチング素子３の少なくも一つを導通可能な状態にする。切断電流は、ヒューズ抵抗２２をジュール熱によって切断するためにヒューズ抵抗２２に流す電流を意味する。

【0034】

本例では、スイッチング素子３のゲート電極に閾値電圧以上のＨｉレベル（高レベル）のゲート電圧Ｖｇを加えることにより、スイッチング素子３が導通可能な状態となる。印加されるゲート電圧Ｖｇは、たとえば、５Ｖである。但し、スイッチング素子３は、この場合に限られず、スイッチング素子３のゲート電極に閾値電圧以下のＬｏレベル（低レベル）のゲート電圧Ｖｇを加えるとスイッチング素子３が導通可能な状態となるように構成されてもよい。

【0035】

本例のトリミング方法では、ヒューズ抵抗２２に切断電流を流してヒューズ抵抗２２を切断する場合には、まず、スイッチング素子３を導通可能な状態とする。次に、ウェハチャック部５をフローティングにする。次に、第１ダイオードＤ１に順方向電流が流れるように、パッド２４に印加する電位と、スイッチング素子３の第１主電極に印加する電位とを調整する。本例では、トリミング用のパッド２４に第１電位Ｖ１を印加し、スイッチング素子３の第１主電極に第２電位Ｖ２を印加する。第１電位Ｖ１と第２電位Ｖ２は異なる電位である。本例では、第１電位Ｖ１は、第２電位Ｖ２より高い。本例では、第１主電極は、ソース電極Ｓである。

【0036】

本例では、トリミング用のパッド２４に、高電位配線ＶＤＤに印加される第３電位Ｖ３より高い第１電位Ｖ１が外部電圧源または内部電圧源によって印加されてよい。そして、スイッチング素子３の第１主電極であるソース電極を第２電位Ｖ２、例えばグランド電位に接続する。

【0037】

例えば、外部電圧源または内部電圧源によって、パッド２４には、１０Ｖ以上３０Ｖ以下の電圧が印加される。これにより、ヒューズ抵抗２２に電流が流れて、ヒューズ抵抗２２がジュール熱により切断される。例えば、半導体装置を検査するためのウェハ試験機の外部電圧源によって、パッド２４に電圧が印加される。

【0038】

第１ダイオードＤ１は、順方向に接続されることになるので、順方向電流である切断電流が、ヒューズ抵抗２２および第１ダイオードＤ１を通じて半導体基板へ流れる。そして、半導体基板に設けられたスイッチング素子３の少なくも一つを導通可能な状態にすることによって、切断電流がスイッチング素子３に流れる。本例によれば、第１抵抗素子Ｒ１および第２抵抗部２９の影響を受けずに、ヒューズ抵抗２２を切断するのに十分な電流を流すことができる。

【0039】

他の例では、ヒューズ抵抗２２を切断する場合には、第２抵抗部２９が接続される第４電位Ｖ４（本例ではグランド電位）を調整してもよい。一例において、パッド２４にヒューズ抵抗２２を切断するための電圧を印加する場合には、パッド２４に電圧を印加しない場合に比べて、第４電位Ｖ４を上昇させてよい。これにより、パッド２４から第２抵抗部２９に電流が流れることを抑制できる。パッド２４にヒューズ抵抗２２を切断するための電圧を印加する場合、第４グランド電位Ｖ４を第２電位Ｖ２より高くしてよい。当該第４電位Ｖ４を、高電位配線ＶＤＤと同電位にしてもよい。これにより、ヒューズ抵抗２２に電流を流しやすくなり、ヒューズ抵抗２２を容易に切断できる。

【0040】

本例のトリミング方法におけるヒューズ抵抗２２の切断段階では、パッド２４、ヒューズ抵抗２２、第１ダイオードＤ１、およびスイッチング素子３の順に切断電流が流れる。すなわち、ヒューズ抵抗２２を切断するために流される切断電流は、スイッチング素子３を導通可能な状態とすることによって、スイッチング素子３に流れる。

【0041】

トリミング後には、トリミング回路１００は、ヒューズ抵抗２２が切断された状態となる。ヒューズ抵抗２２が切断された状態においては、第２抵抗部２９が、出力端子ＯＵＴをグランド電位にプルダウンする。出力端子ＯＵＴには、Ｌｏレベルの電圧Ｓｏが印加される。これにより、電流調整用のＭＯＳＦＥＴであるトランジスタ部１０はオフし、対応する被調整素子２の両端は短絡されていない状態に変化する。

【0042】

図３は、比較例のトリミング方法が適用される回路図の一例である。比較例のトリミング方法においては、ヒューズ抵抗２２に切断電流を流してヒューズ抵抗を切断する場合に、半導体基板の下面に配置されたウェハチャック部５および外部ケーブル６を経て外部装置に接続される。外部装置は、一例において、ウェハ工程完了後に電気特性試験を行うためのウェハ試験機である。ウェハチャック部５は、ウェハを真空吸着して固定するステージであってよい。ウェハチャック部５の少なくとも一部分は、半導体基板の下面に電気的に接続される。そして、外部ケーブル６は、トリミング回路１００および被調整回路１が設けられている半導体基板の下面を外部装置のグランド電極に接続する。

【0043】

比較例のトリミング方法におけるヒューズ抵抗２２の切断段階では、パッド２４、ヒューズ抵抗２２、第１ダイオードＤ１、基板下面の電極、ウェハチャック部５、および外部ケーブル６の順に切断電流が流れる。すなわち、ヒューズ抵抗２２を切断するために流される切断電流は、ウェハチャック部５および外部ケーブル６を経由する。

【0044】

図３に示される比較例においては、切断電流がウェハチャック部５および外部ケーブル６のインピーダンスの影響、たとえば寄生容量の影響を受ける。具体的には、比較例のトリミング方法においては、切断時における切断電流の立ち上がりが図２に示される本実施形態のトリミング方法における切断電流の立ち上がりに比べて遅くなる。切断電流の立ち上がりが遅いと、ポリシリコンで形成されているヒューズ抵抗２２の一部だけが発熱して切断が不十分となりトリミング処理後のリーク電流が大きくなる場合がある。また、ポリシリコンで形成されたヒューズ抵抗２２の周辺に熱が伝わり、層間絶縁膜等の保護膜の品質に影響を与えるおそれがある。

【0045】

図４Ａは、図２における実施形態のトリミング方法が適用される半導体装置２００の一例を示す断面図である。図４Ｂは、図４ＡのＡ部分を拡大した拡大断面図である。本実施形態のトリミング方法は、種々の半導体装置２００に適用することができる。半導体装置２００は、被調整回路１およびトリミング回路１００を備える。被調整回路１およびトリミング回路１００は、同じ半導体基板３０上に設けられている。図４Ａおよび図４Ｂにおいては、説明の簡便のために、トリミング回路１００に含まれる第１抵抗素子Ｒ１、第２抵抗部２９、第３抵抗素子Ｒ３、および保護ダイオードＺＬは、回路シンボルにより電気的接続関係だけ示されている。また、図４Ａおよび図４Ｂにおいては、説明の簡便のためにトリミング回路１００のうち、トランジスタ部１０は省略して本体部２０を示している。

【0046】

本例の被調整回路１は、互いに同一の半導体基板３０の上面に形成されている出力段回路部２１０を含んでよい。半導体装置２００は、制御回路部２３０を含んでよい。制御回路部２３０も被調整回路１に含まれてもよい。

【0047】

出力段回路部２１０は、図１に示される複数のスイッチング素子３を含んでよい。換言すれば、スイッチング素子３は、半導体装置２００の外部に電流を出力する出力トランジスタの一部であってよい。スイッチング素子３は、半導体基板３０の一方の面側、すなわち、おもて面側に設けられてよい。出力段回路部２１０は、トレンチゲート型のパワー半導体デバイスを含んでよい。出力段回路部２１０は、スイッチング素子３を構成要素の一部とする、出力トランジスタとしての縦型デバイス７を含んでよい。

【0048】

縦型デバイス７は、半導体基板３０の一方の面（図では上面）に設けられた第１主電極と半導体基板３０の他方の面（図では下面）に設けられた第２主電極との間で電流を流すか否かを制御するデバイスである。縦型デバイス７は、縦型のＭＯＳＦＥＴを含んでいてもよく、ＩＧＢＴを含んでいてもよい。本例では、縦型デバイス７は、トレンチゲートを有する縦型ＭＯＳＦＥＴである。

【0049】

半導体装置２００は、大電流を流すことができる出力段回路部２１０と、制御回路部２３０とを一つの半導体チップ上に搭載したパワー集積回路であってよい。半導体装置２００のウェハプロセス完成後に、電気特性が目標範囲から外れていた場合、ウェハ試験機を用いてトリミング回路１００のポリシリコンのヒューズ抵抗２２を切断することで、電気特性を目標範囲に調整することができる。トリミング回路に使われるヒューズ抵抗２２は、レーザー照射または切断電流を流すことで切断することができるが、本例のように、切断電流を流す方式によれば、レーザー照射装置が不要である。ウェハ工程完成後に電気特性試験を実行するウェハ試験機をトリミング処理の外部装置として兼用することができる。

【0050】

本例では、半導体基板３０の導電型は、ｎ型である。半導体基板３０は、ｎ－型ドリフト層２０１を備える。半導体基板３０の下面には、不純物拡散等によりコンタクト層２０２としてのｎ＋型層が形成される。コンタクト層２０２には第２主電極２０３が形成されている。第２主電極２０３は、金属等の導電性材料で形成される。本例では、第２主電極２０３はドレイン電極である。なお、半導体基板３０の主面のうち第２主電極２０３が形成される下面を裏面、下面の反対側の上面をおもて面とも称する。コンタクト層２０２は、縦型デバイス７のドレイン層として機能する。第２主電極２０３は、縦型デバイス７のドレイン電極として機能する。

【0051】

半導体基板３０の一方の面側にはｐ型ベース領域２１２が形成されている。ｐ型ベース領域２１２内には、ｐ＋型領域２１３およびｎ＋型領域２１４が形成されている。これらの領域は、不純物拡散等により形成される。半導体基板３０には、トレンチゲート２１１が形成されている。

【0052】

トレンチゲート２１１は、半導体基板の一方の面から掘り込まれている。トレンチゲート２１１は、ｐ型ベース領域２１２を突き抜けてｎ－型ドリフト層２０１まで達している。トレンチゲート２１１はトレンチ内に充填された導電部２１５と、導電部２１５を半導体基板３０から電気的に分離する絶縁膜２１６とを備える。トレンチは、ｎ＋型領域２１４とｐ型ベース領域２１２およびｎ－型ドリフト層２０１と接する。導電部２１５は、すくなくとも、ｎ＋型領域２１４とｎ－型ドリフト層２０１との間のｐ型ベース領域２１２の表面に、絶縁膜２１６を介して形成されることがよい。第１主電極２２０は、ｐ＋型領域２１３およびｎ＋型領域２１４と接触するように形成されている。第１主電極２２０は導電性材料によって形成される。本例では、第１主電極２２０は、ソース電極である。トレンチゲート２１１の上方には、絶縁膜２２２が形成されている。絶縁膜２２２は、トレンチゲート２１１と第１主電極２２０とを絶縁する。

【0053】

スイッチング素子３は、ｎ＋型領域２１４、ｐ型ベース領域２１２、ｎ－型ドリフト層２０１、トレンチゲート２１１および第１主電極２２０を備えていてよい。スイッチング素子３は、縦型デバイス７のＭＯＳ部２１７であってよい。ｎ＋型領域２１４、ｐ型ベース領域２１２、ｎ－型ドリフト層２０１、トレンチゲート２１１および第１主電極２２０はそれぞれ縦型デバイス７のソース領域、ベース領域、ドリフト層、ゲートおよびソース電極として機能する。ＭＯＳ部２１７は、縦型デバイス７のソース領域、ベース領域、ドリフト層、ゲートおよびソース電極を含む部分であってよく、縦型デバイス７のドレイン層およびドレイン電極を含まないでよい。

【0054】

なお、ＭＯＳ部２１７は、トレンチゲートの代わりにプレーナーゲートを備えてもよい。プレーナーゲートは、半導体基板の一方の面に絶縁膜を介して形成される。具体的には、ｎ＋型領域２１４とｎ－型ドリフト層２０１とに挟まれたｐ型ベース領域２１２の表面上に絶縁膜を介して形成される。

【0055】

なお、本発明において構成要素として表示する「ｎ」は電子を多数キャリアとする要素を意味し、「ｐ」は正孔を多数キャリアとする要素を意味する。「＋」は比較的高不純物濃度であることを意味し、「－」は比較的低不純物濃度であることを意味する。

【0056】

トリミング回路１００は、切断電流を流す場合に、スイッチング素子３であるＭＯＳ部２１７を導通可能な状態にする。すなわち、ＭＯＳ部２１７のトレンチゲート２１１の導電部２１５に電圧を印加し、ｎ－型ドリフト層２０１とｎ＋型領域２１４との間のｐ型ベース領域２１２にチャネルを形成する。ＭＯＳ部２１７を導通可能な状態とすると、ヒューズ抵抗２２を介して半導体基板３０の内部に流れた切断電流を、ＭＯＳ部２１７を介して第１主電極２２０に流す。また、スイッチング素子３を複数備えていてよい。トリミング回路１００は、切断電流を流す場合に、複数のパワー半導体デバイスのすべてのＭＯＳ部２１７を導通可能な状態としてもよく、一部のパワー半導体デバイスのＭＯＳ部を導通可能な状態としてもよい。切断電流を流してヒューズ抵抗２２を切断する場合には、ウェハチャック部５はフローティングにしてよい。

【0057】

制御回路部２３０は、半導体基板３０のおもて面側において、ｎチャンネル型のＭＯＳトランジスタ２４０とｐチャンネル型のＭＯＳトランジスタ２５０とを組み合わせたＣＭＯＳ回路部を含んでよい。ｎチャンネル型のＭＯＳトランジスタ２４０は、ｎ型の半導体基板３０内に形成されたｐウェル領域２４１を有する。そしてｐウェル領域２４１の内部に、それぞれｎ＋型のソース領域２４２とドレイン領域２４３が形成されている。

【0058】

ソース領域２４２にはソース電極２４６が接続され、ドレイン領域２４３にはドレイン電極２４７に接続される。ソース電極２４６およびドレイン電極２４７は、金属等の導電性材料によって形成される。半導体基板３０のおもて面上には、ゲート絶縁膜２４５を介してゲート電極２４４が設けられる。ゲート電極２４４の一方の側方にはソース領域２４２が設けられ、ゲート電極２４４の他方の側方にはドレイン領域２４３が設けられる。

【0059】

ｐチャンネル型のＭＯＳトランジスタ２５０は、ｎ型の半導体基板３０内に形成されたｐウェル領域２５１を有し、そのｐウェル領域２５１の内部にｎウェル領域２５２を有する。ｎウェル領域２５２の内部に、それぞれｐ＋型のソース領域２５３とドレイン領域２５４が形成されている。ソース領域２５３には、ソース電極２５７が接続され、ドレイン領域２５４には、ドレイン電極２５８が接続される。半導体基板３０のおもて面上には、ゲート絶縁膜２５６を介してゲート電極２５５が設けられる。

【0060】

制御回路部２３０は、縦型デバイス７を制御するための制御素子であってよい。本実施形態の切断電流を流す場合には、制御回路部２３０は非導通状態にしてもよい。この場合、このようにパワー半導体デバイスでない制御回路部２３０についてはオフとすることで、制御回路部２３０に予め定められた値以上の電流が流れるのを未然に防止して、制御回路部２３０が破損することを防止することができる。

【0061】

トリミング回路１００において、第１ダイオードＤ１およびヒューズ抵抗２２が半導体基板３０に形成されている。ヒューズ抵抗２２は、半導体基板３０の上面に絶縁膜４６を介して配置されている。絶縁膜４６は、半導体基板３０上に部分的に設けられる。絶縁膜４６は、ＬＯＣＯＳ酸化膜であってよい。ヒューズ抵抗２２は、ポリシリコン層３２で形成されている。

【0062】

図４Ｂに示されるように、半導体基板３０の一方の面側に第２導電型の第１半導体領域４２が形成されている。一例において、第１半導体領域４２は、ｎ型半導体基板３０に不純物拡散等により形成されたｐ型領域である。第１半導体領域４２は、ｐ型ベース領域２１２と離れて形成されている。第１半導体領域４２は、ヒューズ抵抗２２と電気的に接続される。第１半導体領域４２と半導体基板３０とによってＰＮ接合が形成される。このＰＮ接合が第１ダイオードＤ１として機能する。第１ダイオードＤ１は、縦型ダイオードであってよい。本明細書において、縦型ダイオードとは、半導体基板３０の厚み方向に電流が流れるダイオードをいう。本例では、アノードが半導体基板３０の上面側に配置され、カソードが半導体基板３０の内部側に配置されている。

【0063】

ヒューズ抵抗２２に切断電流を流してヒューズ抵抗２２を切断する場合に、本来、縦型ＭＯＳＦＥＴのＭＯＳ部２１７であるスイッチング素子３に、縦型ダイオードである第１ダイオードＤ１から電流が流れる。これにより、第１ダイオードＤ１のｐ型領域、半導体基板３０および縦型デバイス７のＭＯＳ部２１７であるスイッチング素子３が横型ＩＧＢＴ２１８として機能する。具体的には、横型ＩＧＢＴ２１８は、第１半導体領域４２（ｐ型の領域）、半導体基板３０（ドリフト層２０１）、ｐ型ベース領域２１２、ｎ＋型領域２１４（ｎ型の領域）を構成要素とする。

【0064】

第１半導体領域４２の一部には、第２導電型の第２半導体領域４４が不純物拡散等により形成されてよい。第２半導体領域４４は、不純物濃度が第１半導体領域４２より高い。一例では、第２半導体領域４４は、ｐ＋領域である。

【0065】

第２導電型の第２半導体領域４４には、コンタクト部３４が接続される。コンタクト部３４は、導電性物質で形成されてよい。ヒューズ抵抗２２の一の端部は、コンタクト部３４を介してメタル配線３６に接続する。

【0066】

第１ダイオードＤ１のうち第２半導体領域４４が形成されている領域において、絶縁膜４６が一部除去されており、第２半導体領域４４が部分的に露出している。第２半導体領域４４は、コンタクト部３４を介してメタル配線３６に接続する。メタル配線３６およびコンタクト部３４は、第１ダイオードＤ１のアノード（第１半導体領域４２および第２半導体領域４４）とヒューズ抵抗２２とを電気的に接続しており、図２に示した接続点２７として機能する。メタル配線３６は、第１抵抗素子Ｒ１を介して高電位配線ＶＤＤに接続されてよい。

【0067】

ヒューズ抵抗２２の他の端部は、コンタクト部３４を介して、メタル配線３７に接続する。メタル配線３７は、ヒューズ抵抗２２をパッド２４および第２抵抗部２９と接続する接続点２８として機能する。メタル配線３７は、第３抵抗素子Ｒ３を介して出力端子ＯＵＴに電気的に接続されてよい。また、メタル配線３７は、第２抵抗部２９を介して、グランド電位ＧＮＤに電気的に接続されてよい。

【0068】

ヒューズ抵抗２２、第２半導体領域４４、および絶縁膜４６と、メタル配線３６、３７との間には、層間絶縁膜４７が形成されてよい。すなわち、層間絶縁膜４７上にメタル配線３６およびメタル配線３７が形成されてよい。この場合、コンタクト部３４は、層間絶縁膜４７内の開口を貫通して形成される。

【0069】

本実施形態のトリミング方法においては、外部装置５０が用いられてよい。外部装置５０は、半導体基板３０上のスイッチング素子３のゲート電極Ｇ、半導体基板３０上のパッド２４、およびスイッチング素子３のソース電極である第１主電極２２０に対して、それぞれ、ゲート電圧Ｖｇ、第１電位Ｖ１、第２電位Ｖ２を印加する。具体的には、外部装置５０は、ゲート電圧印加端子５４、第１電位印加端子５５、および第２電位印加端子５６を備える。ゲート電圧印加端子５４は、半導体基板３０上のスイッチング素子３のゲート電極Ｇにゲート電圧Ｖｇを印加するか否かを切り替える。第１電位印加端子５５は、半導体基板３０上のパッド２４に第１電位Ｖ１を印加するか否かを切り替える。第２電位印加端子５６は、スイッチング素子３のソース電極である第１主電極２２０に第２電位Ｖ２を印加するか否かを切り替える。

【0070】

外部装置５０は、ウェハ試験機であってよく、特に、プローブカードと呼ばれる治具であってよい。プローブカードとは、半導体基板上に形成された半導体装置２００の電気的検査に用いられる治具である。プローブカードは、半導体基板３０上の電極と、測定機であるウェハ試験機とを接続するコネクタとして機能する。半導体基板３０上の各電極に、プローブカードの針を接触させ、対応する電位を印加する。外部装置５０として、ウェハ試験機を用いる場合には、ウェハ検査の結果に応じて、別の外部装置に接続しなおすことなく、トリミング処理を実行することができる。

【0071】

図５は、図３における比較例のトリミング方法が適用される半導体装置２００の一例を示す断面図である。図５に示される比較例は、図４Ａおよび図４Ｂに示される本発明の実施形態と比べて、切断電流の経路が異なる。半導体装置２００の構造自体は、図４Ａに示される構造と同様である。

【0072】

図５に示される比較例では、外部装置５０は、第１電位印加端子５５および第２電位印加端子５６を備える。第１電位印加端子５５は、半導体基板３０上のパッド２４に第１電位Ｖ１を印加するか否かを切り替える。第２電位印加端子５６は、半導体基板３０の裏面に配置されたウェハチャック部５に第２電位Ｖ２を印加するか否かを切り替える。ヒューズ抵抗２２（ポリシリコン層３２）に切断電流を流してヒューズ抵抗２２を切断する場合には、第１電位印加端子５５は、半導体基板３０上のパッド２４に第１電位Ｖ１を印加し、第２電位印加端子５６は、ウェハチャック部５に第２電位Ｖ２（本比較例では、グランド電位）を印加する。

【0073】

比較例においては、切断電流は、外部装置５０の第１電位印加端子５５、パッド２４、ヒューズ抵抗２２（ポリシリコン層３２）、第１ダイオードＤ１、コンタクト層２０２、第２主電極２０３、ウェハチャック部５、外部ケーブル６、および外部装置５０の第２電位印加端子５６の順に流れる。したがって、ウェハチャック部５および外部ケーブル６のインピーダンスの影響、たとえば寄生容量の影響によって、切断電流の立ち上がりが遅くなる。

【0074】

これに対して、図４Ａおよび図４Ｂに示される本発明の一実施形態においては、ヒューズ抵抗２２（ポリシリコン層３２）に切断電流を流してヒューズ抵抗２２を切断する場合に、半導体基板３０に設けられた縦型デバイス７のＭＯＳ部２１７であるスイッチング素子３の少なくも一つを導通可能な状態にして、切断電流を流す。したがって、切断電流は、外部装置５０の第１電位印加端子５５、パッド２４、ヒューズ抵抗（ポリシリコン層３２）、第１ダイオードＤ１、スイッチング素子３のチャネル、第１主電極２２０、および外部装置５０の第２電位印加端子５６の順に流れる。したがって、ウェハチャック部５および外部ケーブル６のインピーダンスの影響、たとえば寄生容量の影響を受けない。

【0075】

図６は、本発明の一実施形態のトリミング方法のフローチャートの一例である。トリミングを実行するか否かが決定される（ステップＳ１０１）。仮想切断により得られた結果に基づいて、トリミングを実行するか否かが決定されてよい。例えば、端子Ｔ１と端子Ｔ２との間の抵抗値または電流値が目標範囲内になるように、複数のヒューズ抵抗２２のうちから選択的に切断するヒューズ抵抗２２が決定される。

【0076】

トリミングを実行する場合（ステップＳ１０１：ＹＥＳ）、すなわち、ヒューズ抵抗２２に切断電流を流してヒューズ抵抗２２を切断する場合には（ステップＳ１０１：ＹＥＳ）、出力段回路部２１０のうちの少なくとも一つのスイッチング素子３を導通可能な状態とする（ステップＳ１０２）。具体的には、外部装置５０のゲート電圧印加端子５４がスイッチング素子３のゲート電極Ｇにゲート電圧Ｖｇを加えることで、縦型デバイス７のＭＯＳ部２１７であるスイッチング素子３を導通可能な状態とする。ウェハチャック部５はフローティングにする。トリミングするヒューズ抵抗２２の配置位置に応じて、ヒューズ抵抗２２から所定の距離内にある一または複数のスイッチング素子３を複数のスイッチング素子３の中から選択して導通可能な状態としてもよい。

【0077】

そして、第１ダイオードＤ１に順方向電流が流れるように、ヒューズ抵抗２２の一端に接続されたパッド２４と、スイッチング素子３の第１主電極２２０との間の電圧が調整される。本例では、ヒューズ抵抗２２の一端に接続されたパッド２４に高電位配線ＶＤＤの第３電位Ｖ３より高い第１電位Ｖ１が印加される（ステップＳ１０３）。一方、スイッチング素子３の第１主電極２２０には、第２電位Ｖ２が印加される（ステップＳ１０２）。これによって、ヒューズ抵抗２２から半導体基板３０の内部に流れた切断電流を第１主電極に流す。

【0078】

一例において、外部装置５０の第１電位印加端子５５は、半導体基板３０上のパッド２４に第１電位Ｖ１を印加する状態に切り替える。外部装置５０の第２電位印加端子５６は、スイッチング素子３のソース電極である第１主電極２２０に第２電位Ｖ２を印加する状態に切り替える。なお、ステップＳ１０２、ステップＳ１０３、およびステップＳ１０４は、同時に実行されてもよい。

【0079】

本実施形態においては、切断電流がウェハチャック部５および外部ケーブル６を経由しない。それゆえ、本実施形態のトリミング方法によれば、ウェハチャック部５および外部ケーブル６のインピーダンスの影響、たとえば寄生容量の影響によって、切断電流の立ち上がりが遅くなることを抑制することができる。また、ウェハチャック部５の仕様および外部ケーブル６の仕様に影響されることなく、ヒューズ抵抗２２の切断時の電流の立ち上がりを速めることができる。したがって、ヒューズ抵抗２２を安定して切断することができる。外部装置５０として、ウェハ試験機等を兼用することもできるので、外部装置５０の改造が不要である。

【0080】

本実施形態によれば、ヒューズ抵抗２２（ポリシリコン層３２）は、半導体基板３０の上面に絶縁膜４６を介して設けられている。そして、切断電流を流す場合に、半導体基板３０の上面側に設けられたスイッチング素子３を導通可能な状態にする。したがって、半導体基板３０の上面に設けられている部分の間で切断電流が流れるので、切断電流を流す経路を短くすることができる。

【0081】

また、本実施形態によれば、縦型デバイス７のＭＯＳ部２１７であるスイッチング素子３を導通可能な状態として切断電流を流すので、ヒューズ抵抗２２を切断するのに十分な大電流を流すことができる。切断電流を流す場合には、トリミングを実施するヒューズ抵抗の周囲に配置されている複数のパワー半導体デバイスのＭＯＳ部２１７を導通可能な状態としてよい。これにより一つのスイッチング素子３を通じて切断電流を流す場合に比較して、大きな切断電流を流すことができる。

【0082】

特に、動作時においては縦型デバイス７のＭＯＳ部２１７として機能するスイッチング素子３を、トリミング時においては横型ＩＧＢＴ等として転用するため、トリミング時における動作抵抗を低くすることができる。

【0083】

本実施形態によれば、切断電流を流す場合に、既存のスイッチング素子３を使用することができ、別途のスイッチング素子３を設ける必要がないので、トリミング回路の小型化を実現することができる。特に、被調整回路１に含まれているスイッチング素子３を活用することができる。

【0084】

なお、比較例の場合と同様に、本実施形態のトリミング回路１００によれば、ヒューズ抵抗２２を切断する前にヒューズ抵抗２２の切断後における被調整素子の電気特性を確認する仮想切断を実現することができる。

【0085】

本例においても、ヒューズ抵抗２２の一端に接続されるトリミング用のパッド２４は必要であるが、ヒューズ抵抗２２の他端側の端子としては、スイッチング素子３の第１主電極２２０を用いることができ、トリミング専用の外部端子を設ける必要がない。また、ヒューズ抵抗２２を溶断する大電流に耐えうる抵抗バイパス回路を設ける必要がない。したがって、従来に比べて小型化と仮想切断機能とを両立したトリミング回路１００を実現できる。

【0086】

本例のトリミング回路１００によれば、ヒューズ抵抗２２が切断されても、パッド２４と出力端子ＯＵＴとは、メタル配線３７および第３抵抗素子Ｒ３を介して電気的に接続されている。したがって、トリミング用のパッド２４を、出力端子ＯＵＴにおける電圧の監視に再活用することができる。具体的には、トリミング後においても、出力端子ＯＵＴにおける電圧Ｓｏを測定することができる。また、トリミングが素子に与える劣化（リーク）の有無を確認することができ、回路における高信頼性を確保することができる。

【0087】

図７は、トリミング方法の適用される他の回路図である。図７に示されるトリミング回路１００では、保護ダイオードＺＬが省略されている。また、図７における第２抵抗部２９は、第２抵抗素子Ｒ２で構成されており、抵抗素子ＬＶＮＤは省略されている。図７に示される例においても、本発明のトリミング方法を実行することができる。

【0088】

図８は、トリミング方法の適用される他の回路図である。図８に示されるトリミング回路においては、ヒューズ抵抗２２と第１抵抗素子Ｒ１との接続点２７にトリミング用のパッド２４が接続されており、ヒューズ抵抗２２と第２抵抗部２９との接続点２８に第１ダイオードＤ１が接続されている。第１ダイオードＤ１とヒューズ抵抗２２の接続点２８に第３抵抗素子Ｒ３を介して出力端子ＯＵＴが接続されている。

【0089】

しかしながら、図８に示されるトリミング回路においても、トリミング用のパッド２４をヒューズ抵抗２２の両端にそれぞれ設けないため、回路面積の拡大を防止することができる。ただし、図８に示されるトリミング回路においては、ヒューズ抵抗２２が切断された状態において、パッド２４と出力端子ＯＵＴとが電気的に切り離されてしまう。したがって、トリミング用のパッド２４を、出力端子ＯＵＴにおける電圧の監視に再活用することはできない。

【0090】

図８に示されるトリミング回路１００においても、ヒューズ抵抗２２に切断電流を流してヒューズ抵抗２２を切断する場合に、半導体基板３０に設けられたスイッチング素子３の少なくも一つを導通可能な状態にして、切断電流をスイッチング素子３に流すことができる。したがって、ウェハチャック部５および外部ケーブル６のインピーダンスの影響、たとえば寄生容量の影響によって、ヒューズ抵抗２２の切断時における切断電流の立ち上がりが遅くなることを防止することができる。

【0091】

図９は、図８におけるトリミング方法が適用される半導体装置の一例を示す断面図である。メタル配線３６およびコンタクト部３４は、第１ダイオードＤ１のアノードとヒューズ抵抗２２とを電気的に接続しており、図８に示した接続点２８として機能する。また、メタル配線３６は、ヒューズ抵抗２２を第２抵抗部２９と接続する。また、メタル配線３６は、第３抵抗素子Ｒ３を介して出力端子ＯＵＴに電気的に接続されてよい。また、メタル配線３６は、第２抵抗部２９を介して、グランド電位ＧＮＤに電気的に接続されてよい。一方、メタル配線３７は、ヒューズ抵抗２２を第１抵抗素子Ｒ１に接続する。メタル配線３７は、第１抵抗素子Ｒ１を介して高電位配線ＶＤＤに接続されてよい。

【0092】

以上の点を除いて、図９に示される半導体装置２００の構成は、図４Ａおよび図４Ｂに示される半導体装置の構成と同様である。したがって、繰り返しの説明を省略する。図９に示される半導体装置２００においても、外部装置５０が用いられてよい。外部装置５０は、半導体基板３０上のスイッチング素子３のゲート電極Ｇ、半導体基板３０上のパッド２４、およびスイッチング素子３のソース電極である第１主電極２２０に対して、それぞれ、ゲート電圧、第１電位、第２電位を印加する。

【0093】

図９に示される実施形態においても、図４Ａおよび図４Ｂに示したのと同様のトリミング方法を適用することができる。切断電流がウェハチャック部５および外部ケーブル６を経由しないので、ウェハチャック部５および外部ケーブル６のインピーダンスの影響、たとえば寄生容量の影響によって切断電流の立ち上がりが遅くなることを抑制することができる。また、切断電流を流す経路を短くすることができる。

【0094】

図１０は、トリミング方法の他の適用例を示す回路図である。図１０に示されるトリミング回路１００では、図８に示されるトリミング回路１００において第３抵抗素子Ｒ３が省略されている。さらに、図１０における第２抵抗部２９は、第２抵抗素子Ｒ２で構成されており、抵抗素子ＬＶＮＤは省略されている。図１０に示される例においても、本発明のトリミング方法を実行することができる。

【0095】

上述した図２、図７、図８、および図１０に示されるトリミング回路１００において、ヒューズ抵抗２２に切断電流を流してヒューズ抵抗２２を切断する場合に、被調整回路１に含まれているスイッチング素子３を導通可能な状態にして、切断電流をスイッチング素子３に流す場合が示された。切断電流を流す場合に、被調整回路１に含まれているスイッチング素子３を活用することにより、被調整回路１以外の別途のスイッチング素子を設けなくてよく、トリミング回路の小型化を実現することができる。しかし、本発明はこの場合に限られない。

【0096】

図１１は、トリミング方法の他の適用例を示す回路図である。本例において、スイッチング素子３は、被調整回路１に含まれる素子とは別の素子として設けられている。スイッチング素子３は、図４Ａまたは図９に示された半導体基板３０に設けられてよい。スイッチング素子３は、１つであってもよく、複数個であってもよい。ヒューズ抵抗２２に切断電流を流してヒューズ抵抗２２を切断する場合に、スイッチング素子３を導通可能な状態として、切断電流をスイッチング素子３に流す。

【0097】

具体的には、ヒューズ抵抗２２に切断電流を流してヒューズ抵抗２２を切断する場合には、スイッチング素子３のゲート電極Ｇにゲート電圧Ｖｇが印加される。これによってスイッチング素子３が導通可能な状態となる。図１１に示されるスイッチング素子３は、被調整回路１とは別の素子であればよく、他の用途で設けられているスイッチング素子がスイッチング素子３として兼用されてもよい。

【0098】

図１１に示される実施形態においても、切断電流がウェハチャック部５および外部ケーブル６を経由しない。それゆえ、本実施形態のトリミング方法によっても、ウェハチャック部５および外部ケーブル６のインピーダンスの影響、たとえば寄生容量の影響によって、切断電流の立ち上がりが遅くなることを抑制することができる。また、切断電流を流す経路を短くすることができる。

【0099】

図１２は、トリミング方法の適用される他の回路図である。本例のトリミング回路１００は、複数の本体部２０を備える。本例のトリミング回路１００は、本体部２０－１、２０－２、２０－３、・・・を備える。本明細書では、ｋ番目の本体部２０を、本体部２０－ｋと称する場合がある。また、各図においては、本体部２０－ｋにおける各構成要素の符号に、ｋの枝番を付している。それぞれの本体部２０は、被調整素子２と対応して設けられている。それぞれの本体部２０は、図１に示したトランジスタ部１０のゲートに接続されてよい。

【0100】

それぞれの本体部２０は、図１から図１１において説明したいずれかの態様の本体部２０と同様の構造を有する。図１２においては、それぞれの本体部２０は、図２に示した本体部２０と同様の構造を有する。ただし、図１２においては、第３抵抗素子Ｒ３を省略している。

【0101】

各実施例における本体部２０は、第３抵抗素子Ｒ３を有していてよく、有していなくてもよい。また図１２においては、第２抵抗素子Ｒ２を、パッド２４と、出力端子ＯＵＴとの間に配置している。各実施例の本体部２０において、第２抵抗素子Ｒ２は、図１２と同様にパッド２４と出力端子ＯＵＴとの間に配置してよく、図２と同様にパッド２４と抵抗素子ＬＶＮＤとの間に配置してもよい。

【0102】

本例のトリミング回路１００においては、第１ダイオードＤ１およびスイッチング素子３が、複数の本体部２０に対して共通に設けられている。つまり、それぞれの本体部２０には、個別の第１ダイオードＤ１および個別のスイッチング素子３が設けられていない。共通の第１ダイオードＤ１には、それぞれの本体部２０のヒューズ抵抗２２に接続されている。本例の第１ダイオードＤ１のアノードが、複数のヒューズ抵抗２２に接続されている。そして、第１ダイオードＤ１のカソード側が、スイッチング素子３のドレイン側に接続されている。

【0103】

各ヒューズ抵抗２２－ｋは、図４Ａまたは図９に示したように、半導体基板３０の上面に絶縁膜４６を介して配置されてよく、スイッチング素子３は、半導体基板３０の上面に設けられてよい。スイッチング素子３は、半導体基板３０の上面に設けられた第１主電極２２０と半導体基板３０の下面に設けられた第２主電極２０３との間で電流を流すか否かを制御する縦型デバイスであってよい。

【0104】

切断電流を流す場合には、スイッチング素子３を導通可能な状態にして、ヒューズ抵抗２２－ｋから半導体基板３０の内部に流れた切断電流を、第１主電極２２０に流してよい。スイッチング素子３は、複数の本体部２０－ｋの何れかによって調整される被調整回路１－ｋの何れかに含まれるスイッチング素子３であってよい。

【0105】

本例のヒューズ抵抗２２－ｋは、一端がパッド２４－ｋに接続され、他端が第１ダイオードＤ１に接続されている。本例では、ヒューズ抵抗２２－ｋの当該一端には、第２抵抗素子Ｒ２－１を介して、出力端子ＯＵＴｋおよび抵抗素子ＬＶＮＤｋが接続されている。

【0106】

また、ヒューズ抵抗２２－ｋの当該他端には、第１抵抗素子Ｒ１が接続されている。本例では、第１抵抗素子Ｒ１も、複数の本体部２０に対して共通に設けられている。第１抵抗素子Ｒ１の一端は、第１ダイオードＤ１に接続され、他端が高電位配線ＶＤＤに接続されている。本例では、それぞれの本体部２０－ｋに対して、接続点２７－ｋが設けられている。接続点２７－ｋには、第１ダイオードＤ１のアノード、第１抵抗素子Ｒ１の一端、および、ヒューズ抵抗２２－ｋの他端が接続されている。

【0107】

複数の本体部２０に対して第１ダイオードＤ１およびスイッチング素子３を共通に設けることで、装置規模を小さくできる。また、複数の本体部２０に対して第１抵抗素子Ｒ１を共通に設けることで、装置規模を小さくできる。

【0108】

本例においては、ヒューズ抵抗２２－ｋに切断電流を流してヒューズ抵抗２２－ｋを切断する場合に、複数の本体部２０に対して共通に設けられた１または複数のスイッチング素子３の少なくとも一つを導通可能な状態にして、切断電流をスイッチング素子３に流す。

【0109】

切断すべきヒューズ抵抗２２を一つずつ選択し、切断すべきヒューズ抵抗２２－ｋに対応するパッド２４－ｋに、所定の高電位を順番に印加する。それぞれの本体部２０において、ヒューズ抵抗２２を切断する動作は、図６の例と同様である。上述したように、当該高電位は、高電位配線ＶＤＤに印加される電圧より高い第１電位である。選択されていないパッド２４はフローティングにする。

【0110】

また、ヒューズ抵抗２２を切断するべく選択された本体部２０に印加するグランド電位を変更してもよい。例えばヒューズ抵抗２２－ｋを切断する場合、本体部２０－ｋに印加されるグランド電位を上昇させる。本体部２０－ｋのグランド電位を、パッド２４－ｋに印加する電位と同一の電位に制御してもよい。これにより、パッド２４－ｋから第２抵抗部２９－ｋに電流が流れることを抑制できる。

【0111】

また、仮想切断を設定する場合、それぞれのパッド２４に、並行して仮想切断のための電圧を印加してよい。つまり、それぞれの本体部２０を、並行して仮想切断状態に設定できる。また、一部の本体部２０を選択的に仮想切断状態に設定してもよい。

【0112】

また、第１抵抗素子Ｒ１および第２抵抗素子Ｒ２の抵抗値は、抵抗素子ＬＶＮＤの抵抗値よりも十分小さくてよい。抵抗素子ＬＶＮＤの抵抗値を大きくすることで、本体部２０に流れる電流を絞ることができる。

【0113】

本例においても、切断電流がウェハチャック部５および外部ケーブル６を経由しない。それゆえ、本実施形態のトリミング方法によっても、ウェハチャック部５および外部ケーブル６のインピーダンスの影響、たとえば寄生容量の影響によって、切断電流の立ち上がりが遅くなることを抑制することができる。また、切断電流を流す経路を短くすることができる。

【0114】

図１３は、トリミング方法の適用される他の回路図である。本例のトリミング回路１００は、複数の本体部２０を備える。本例においても、図１２の例と同様に、第１ダイオードＤ１および第１抵抗素子Ｒ１が、複数の本体部２０に対して共通に設けられている。ただし本例の第１ダイオードＤ１は、それぞれのヒューズ抵抗２２－ｋと、グランド電位との間の接続点２７－ｋに接続されている。また、第１抵抗素子Ｒ１は、それぞれの接続点２７と、グランド電位との間に接続されている。

【0115】

本例の本体部２０は、ヒューズ抵抗２２が切断された状態では、高電位ＶＤＤに応じた電圧を出力端子ＯＵＴから出力する。また本例の本体部２０は、ヒューズ抵抗２２が切断されていない状態では、グランド電位に応じた電圧を出力端子ＯＵＴから出力する。

【0116】

それぞれの本体部２０においては、ヒューズ抵抗２２と、第１ダイオードＤ１および第１抵抗素子Ｒ１が接続されている。それぞれのヒューズ抵抗２２－ｋは、一端がパッド２４－ｋに接続され、他端が第１ダイオードＤ１および第１抵抗素子Ｒ１に接続されている。パッド２４－ｋとヒューズ抵抗２２－ｋとの接続点２８－ｋには、第２抵抗素子Ｒ２－ｋが接続されている。第２抵抗素子Ｒ２－ｋは、一端が接続点２８－ｋに接続され、他端が抵抗素子ＬＶＮＤｋに接続されている。

【0117】

抵抗素子ＬＶＮＤｋは、一端が第２抵抗素子Ｒ２－ｋに接続され、他端が高電位配線ＶＤＤに接続されている。本例では、抵抗素子ＬＶＮＤｋと、第２抵抗素子Ｒ２－ｋとの接続点が、出力端子ＯＵＴｋに接続されている。出力端子ＯＵＴｋと、グランド電位との間には、保護ダイオードＺＬが設けられてよい。

【0118】

本例においても、複数の本体部２０に対して第１ダイオードＤ１を共通に設けることで、装置規模を小さくできる。また、複数の本体部２０に対して第１抵抗素子Ｒ１を共通に設けることで、装置規模を小さくできる。

【0119】

本例において、ヒューズ抵抗２２－ｋに切断電流を流してヒューズ抵抗２２－ｋを切断する場合に、複数の本体部２０に対して共通に設けられた１または複数のスイッチング素子３の少なくとも一つを導通可能な状態にして、切断電流をスイッチング素子３に流す。

【0120】

本例においては、切断すべきヒューズ抵抗２２を一つずつ選択し、切断すべきヒューズ抵抗２２－ｋに対応するパッド２４－ｋに、所定の高電位を順番に印加する。上述したように、当該高電位は、高電位配線ＶＤＤに印加される電圧より高い第１電位であってよい。選択されていないパッド２４はフローティングにする。

【0121】

図１４は、トリミング方法の適用される他の回路図である。本例のトリミング回路１００は、第１ダイオードＤ１のアノードおよびカソードの向きが、図１２の例と異なる。また、本例のトリミング回路１００は、スイッチング素子３のドレインおよびソースの向きが図１２の例と異なる。本例では、スイッチング素子３には第２電位Ｖ２でなく第１電位が印加される。ヒューズ抵抗２２－ｋを切断する本体部２０－ｋのパッド２４－ｋに、選択的に第２電位Ｖ２が印加される。これらの点を除いて、図１４の構成例は、図１２に示される構成と同様である。したがって、詳しい説明を省略する。

【0122】

本例の第１ダイオードＤ１は、カソードに、それぞれの本体部２０のヒューズ抵抗２２―ｋが接続される。それぞれのヒューズ抵抗２２－ｋは、一端がパッド２４－ｋに接続され、他端が接続点２７－ｋを介して第１ダイオードＤ１のカソードに接続されている。

【0123】

本例においては、ヒューズ抵抗２２－ｋを切断する本体部２０－ｋのパッド２４－ｋに、選択的に第２電位Ｖ２が印加される。当該第２電位Ｖ２は、第１ダイオードＤ１から、パッド２４－ｋに順方向電流が流れる程度に低い電圧である。つまり第２電位Ｖ２は、スイッチング素子３のドレイン電極に印加される第１電位Ｖ１に対して、横型ＩＧＢＴとして機能するスイッチング素子３の動作抵抗による電圧降下と第１ダイオードＤ１の順方向電圧との総和以上に低い。例えば当該第２電位は、グランド電位より低い電位である。

【0124】

図１５は、トリミング方法の適用される他の回路図である。本例のトリミング回路１００は、第１ダイオードＤ１のアノードおよびカソードの向きが図１３の例と異なる。また、本例のトリミング回路１００は、スイッチング素子３のドレインおよびソースの向きが図１３の例と異なる。本例では、スイッチング素子３には第２電位Ｖ２でなく第１電位Ｖ１が印加される。ヒューズ抵抗２２－ｋを切断する本体部２０－ｋのパッド２４－ｋに、選択的に第２電位Ｖ２が印加される。これらの点を除いて、図１５の構成例は、図１３に示される構成と同様である。したがって、詳しい説明を省略する。

【0125】

それぞれのヒューズ抵抗２２－ｋは、一端がパッド２４－ｋに接続され、他端が接続点２７－ｋを介して第１ダイオードＤ１のカソードに接続されている。本例においては、ヒューズ抵抗２２－ｋを切断する本体部２０－ｋのパッド２４－ｋに、選択的に第２電位Ｖ２が印加される。当該第２電位Ｖ１は、第１ダイオードＤ１から、パッド２４－ｋに順方向電流が流れる程度に低い電圧である。つまり第２電位Ｖ２は、スイッチング素子３のドレイン電極に印加される第１電位Ｖ１に対して、横型ＩＧＢＴとして機能するスイッチング素子３の動作抵抗による電圧降下と第１ダイオードＤ１の順方向電圧との総和以上に低い。例えば当該第２電位は、グランド電位より低い電位である。

【0126】

各実施形態において同一の符号を付して説明した構成要素は、同様の特性、機能および構造を有してよい。なお枝番ｋを含む符号と、枝番ｋを含まない符号とは、枝番以外の符号が同一であれば、同一符号とする。

【0127】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【0128】

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。

【符号の説明】

【0129】

１・・・被調整回路、２・・・被調整素子、３・・・スイッチング素子、５・・・ウェハチャック部、６・・・外部ケーブル、７・・・縦型デバイス、１０・・・トランジスタ部、１１・・・ゲート、１２・・・ドレイン、１３・・・ソース、２０・・・本体部、２２・・・ヒューズ抵抗、２４・・・パッド、２７・・・接続点、２８・・・接続点、２９・・・第２抵抗部、３０・・・半導体基板、３２・・・ポリシリコン層、３４・・・コンタクト部、３６・・・メタル配線、３７・・・メタル配線、４２・・・第１半導体領域、４４・・・第２半導体領域、４６・・・絶縁膜、４７・・・層間絶縁膜、５０・・・外部装置、５４・・・ゲート電圧印加端子、５５・・・第１電位印加端子、５６・・・第２電位印加端子、１００・・・トリミング回路、２００・・・半導体装置、２０１・・・ドリフト層、２０２・・・コンタクト層、２０３・・・第２主電極、２１０・・・出力段回路部、２１１・・・トレンチゲート、２１２・・・ｐ型ベース領域、２１３・・・ｐ＋型領域、２１４・・・ｎ＋型領域、２１５・・・導電部、２１６・・・絶縁膜、２１７・・・ＭＯＳ部、２１８・・・横型ＩＧＢＴ、２２０・・・第１主電極、２２２・・・絶縁膜、２３０・・・制御回路部、２４０・・・ＭＯＳトランジスタ、２４１・・・ｐウェル領域、２４２・・・ソース領域、２４３・・・ドレイン領域、２４４・・・ゲート電極、２４５・・・ゲート絶縁膜、２４６・・・ソース電極、２４７・・・ドレイン電極、２５０・・・ＭＯＳトランジスタ、２５１・・・ｐウェル領域、２５２・・・ｎウェル領域、２５３・・・ソース領域、２５４・・・ドレイン領域、２５５・・・ゲート電極、２５６・・・ゲート絶縁膜、２５７・・・ソース電極、２５８・・・ドレイン電極

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】