特許 7643811 積層型垂直トランジスタ・メモリ・セル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-03

(45)【発行日】2025-03-11

(54)【発明の名称】積層型垂直トランジスタ・メモリ・セル

(51)【国際特許分類】

   H10B 10/00 20230101AFI20250304BHJP

   H10D 30/60 20250101ALI20250304BHJP

   H10D 84/85 20250101ALI20250304BHJP

【ＦＩ】

H10B10/00

H10D30/60 M

H10D30/60 Z

H10D84/85 F

H10D84/85 G

H10D84/85 K

【請求項の数】 16

(21)【出願番号】P 2022527083

(86)(22)【出願日】2020-10-16

(65)【公表番号】

(43)【公表日】2023-02-01

(86)【国際出願番号】 IB2020059750

(87)【国際公開番号】W WO2021094856

(87)【国際公開日】2021-05-20

【審査請求日】2023-03-24

(31)【優先権主張番号】16/680,965

(32)【優先日】2019-11-12

(33)【優先権主張国・地域又は機関】US

【前置審査】

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】チャン、チェン

(72)【発明者】

【氏名】山下 典洪

(72)【発明者】

【氏名】チェン、カングオ

(72)【発明者】

【氏名】ウー、ヘン

【審査官】小山 満

(56)【参考文献】

【文献】特開２０１６－０４６２７１（ＪＰ，Ａ）

【文献】国際公開第２０１４／１４１４８５（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１５／００１７７６７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０１８１０５４（ＵＳ，Ａ１）

【文献】国際公開第２０１６／１６２９２７（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１６／０２１１２５９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ １０／００

Ｈ１０Ｄ ３０／６０

Ｈ１０Ｄ ８４／８５

(57)【特許請求の範囲】

【請求項1】

積層型垂直トランジスタ・メモリ・セルであって、
マージされた上部ソース／ドレイン・エピタキシャル領域を有する少なくとも１つの非浮遊トランジスタおよび少なくとも１つの浮遊トランジスタを含む複数の下部トランジスタを含む下部階層であって、前記少なくとも１つの浮遊トランジスタは、前記積層型垂直トランジスタ・メモリ・セルの他のトランジスタから電気的に切り離された少なくとも１つの端子を有する、下部階層と、
マージされた下部ソース／ドレイン・エピタキシャル領域を有する少なくとも２つの上部トランジスタを含む上部階層と、
前記上部階層および前記下部階層間のエピタキシャル領域接続およびゲートからエピタキシャル領域への接続を含むクロス・カップリングと
を含む、前記積層型垂直トランジスタ・メモリ・セル
を含む、半導体デバイス。

【請求項2】

前記複数の下部トランジスタは、マージされた前記上部ソース／ドレイン・エピタキシャル領域を有する複数の下部垂直トランジスタを含み、前記複数の下部垂直トランジスタは、第１の非浮遊および浮遊トランジスタと、第２の非浮遊および浮遊トランジスタとを含み、
前記少なくとも２つの上部トランジスタは、マージされた前記下部ソース／ドレイン・エピタキシャル領域を有する第１、第２、第３および第４の上部垂直トランジスタを有する、
請求項１に記載のデバイス。

【請求項3】

前記クロス・カップリングは、
前記第１の非浮遊および浮遊トランジスタ間並びに前記第２の非浮遊および浮遊トランジスタ間のマージされた前記上部ソース／ドレイン・エピタキシャル領域によるエピタキシャル領域接続と、
前記第１および第３の上部垂直トランジスタ間並びに前記第２および第４の上部垂直トランジスタ間のマージされた前記下部ソース／ドレイン・エピタキシャル領域によるエピタキシャル領域接続と、
前記第１の非浮遊トランジスタおよび前記第２の浮遊トランジスタ並びに前記第２の非浮遊トランジスタおよび前記第１の浮遊トランジスタ間の金属によるゲートからエピタキシャル領域への接続と、
前記第１および第２の上部垂直トランジスタ間並びに前記第３および第４の上部垂直トランジスタ間の金属によるゲートからエピタキシャル領域への接続と、
を含む、請求項２に記載のデバイス。

【請求項4】

前記複数の下部垂直トランジスタは、ｎ型電界効果トランジスタ（ｎＦＥＴ）を含み、前記少なくとも２つの上部トランジスタは、ｐ型電界効果トランジスタ（ｐＦＥＴ）を含む、請求項２に記載のデバイス。

【請求項5】

前記複数の下部垂直トランジスタは、さらに、それぞれの下部ソース／ドレイン・エピタキシャル領域を含み、前記少なくとも２つの上部トランジスタは、さらに、それぞれの上部ソース／ドレイン・エピタキシャル領域を含む、請求項２に記載のデバイス。

【請求項6】

前記下部ソース／ドレイン・エピタキシャル領域および前記上部ソース／ドレイン・エピタキシャル領域を分離する誘電体層と、前記下部階層および前記上部階層を分離する絶縁体層とをさらに含む、請求項５に記載のデバイス。

【請求項7】

ワードライン・コンタクト、ビットライン・コンタクト、供給電圧コンタクトおよび接地コンタクトをさらに含む、請求項１に記載のデバイス。

【請求項8】

前記クロス・カップリングは、前記下部階層および前記上部階層のゲート構造をコンタクトする、請求項１に記載のデバイス。

【請求項9】

半導体デバイスの製造方法であって、
積層型垂直トランジスタ・メモリ・セルを形成する工程であって、前記積層型垂直トランジスタ・メモリ・セルは、マージされた上部ソース／ドレイン・エピタキシャル領域を有する少なくとも１つの非浮遊トランジスタおよび少なくとも１つの浮遊トランジスタを含む複数の下部トランジスタを含む下部階層と、マージされた下部ソース／ドレイン・エピタキシャル領域を有する少なくとも２つの上部トランジスタを含む上部階層とを含み、前記少なくとも１つの浮遊トランジスタは、前記積層型垂直トランジスタ・メモリ・セルの他のトランジスタから電気的に切り離された少なくとも１つの端子を有する、形成する工程
を含み、前記積層型垂直トランジスタ・メモリ・セルを形成する工程は、
前記上部階層および前記下部階層間のエピタキシャル領域接続およびゲートからエピタキシャル領域への接続を含むクロス・カップリングを形成する工程
を含む、製造方法。

【請求項10】

前記複数の下部トランジスタは、マージされた前記上部ソース／ドレイン・エピタキシャル領域を有する複数の下部垂直トランジスタを含み、前記複数の下部垂直トランジスタは、第１の非浮遊および浮遊トランジスタと、第２の非浮遊および浮遊トランジスタとを含み、
前記少なくとも２つの上部トランジスタは、マージされた前記下部ソース／ドレイン・エピタキシャル領域を有する第１、第２、第３および第４の上部垂直トランジスタを有する、
請求項９に記載の方法。

【請求項11】

前記クロス・カップリングを形成する工程は、
前記第１の非浮遊および浮遊トランジスタ間並びに前記第２の非浮遊および浮遊トランジスタ間のマージされた前記上部ソース／ドレイン・エピタキシャル領域によるエピタキシャル領域接続を形成する工程と、
前記第１および第３の上部垂直トランジスタ間および前記第２および第４の上部垂直トランジスタ間のマージされた前記下部ソース／ドレイン・エピタキシャル領域によるエピタキシャル領域接続を形成する工程と、
前記第１の非浮遊および第２の浮遊トランジスタ間並びに前記第２の非浮遊および第１の浮遊トランジスタ間の金属によるゲートからエピタキシャル領域への接続を形成する工程と、
前記第１および第２の上部垂直トランジスタ間並びに前記第３および第４の上部垂直トランジスタ間の金属によるゲートからエピタキシャル領域への接続を形成する工程と
を含む、請求項１０に記載の方法。

【請求項12】

前記複数の下部垂直トランジスタは、ｎ型電界効果トランジスタ（ｎＦＥＴ）を含み、前記少なくとも２つの上部トランジスタは、ｐ型電界効果トランジスタ（ｐＦＥＴ）を含む、請求項１０に記載の方法。

【請求項13】

前記複数の下部垂直トランジスタは、さらに、それぞれの下部ソース／ドレイン・エピタキシャル領域を含み、前記少なくとも２つの上部トランジスタは、さらに、それぞれの上部ソース／ドレイン・エピタキシャル領域を含む、請求項１０に記載の方法。

【請求項14】

前記下部ソース／ドレイン・エピタキシャル領域および前記上部ソース／ドレイン・エピタキシャル領域は、誘電体層により分離されており、前記下部階層および前記上部階層は、絶縁体層により分離されている、請求項１３に記載の方法。

【請求項15】

ワードライン・コンタクト、ビットライン・コンタクト、供給電圧コンタクトおよび接地コンタクトをさらに含む、請求項９に記載の方法。

【請求項16】

前記クロス・カップリングを形成する工程は、前記下部階層および前記上部階層のゲート構造をコンタクトする工程を含む、請求項９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体デバイスに関し、より詳細には、積層型垂直トランジスタ・メモリ・セルおよびその製造方法に関する。

【背景技術】

【0002】

垂直電界効果トランジスタ（ＦＥＴ）のような垂直トランジスタは、電流の流れを垂直に配向させることによって、コンタクト・ポリ・ピッチ（ＣＰＰ）を削減し、単位セルサイズを減少し、効率を増大させるやり方として考案された。さらに、オーミックコンタクトおよびチャネルが垂直に配列されているため、垂直トランジスタの単位表面積当たりのコンタクト密度は、横方向トランジスタと比較して高い。

【発明の概要】

【0003】

本発明の一実施形態によれば、半導体デバイスが提供される。デバイスは、積層型トランジスタ・メモリ・セルを含む。積層型トランジスタ・メモリ・セルは、少なくとも１つの非浮遊トランジスタおよび少なくとも１つの浮遊トランジスタを含む複数の下部トランジスタを含む下部階層を含む。少なくとも１つの浮遊トランジスタは、積層型トランジスタ・メモリ・セルの他のトランジスタ群（other transistors）から電気的に切り離された少なくとも１つの端子を有する。積層型トランジスタ・メモリ・セルは、少なくとも１つの上部トランジスタを含む上部階層と、上部階層および下部階層間のエピタキシャル領域接続およびゲートからエピタキシャル領域への接続を含むクロス・カップリングとを含む。

【0004】

本発明の別の実施形態によれば、半導体デバイスが提供される。デバイスは、積層型垂直トランジスタ・メモリ・セルを含む。積層型垂直トランジスタ・メモリ・セルは、マージされた上部ソース／ドレイン・エピタキシャル領域（エピ）およびゲート構造を有するＮ型電界効果トランジスタ（ｎＦＥＴ）を含む複数の下部垂直トランジスタを含む下部階層（bottom tier）を含む。複数の下部垂直トランジスタは、第１および第２の非浮遊トランジスタ（non-floating transistor）と、第１および第２の浮遊トランジスタ（floating transistor）とを含む。第１および第２の浮遊トランジスタは、積層型垂直トランジスタ・メモリ・セルの他のトランジスタから電気的に分離された少なくとも１つの端子を有する。積層型垂直トランジスタ・メモリ・セルは、さらに、マージされた下部ソース／ドレイン・エピおよびゲート構造を有するＰ型電界効果トランジスタ（ｐＦＥＴ）を含む複数の上部垂直トランジスタを含む上部階層（top tier）を含む。複数の上部垂直トランジスタは、第１、第２、第３および第４の上部垂直トランジスタを含む。積層型垂直トランジスタ・メモリ・セルは、さらに、下部構造および上部構造のゲート構造をコンタクトするクロス・カップリングを含む。クロス・カップリングは、第１の非浮遊および浮遊トランジスタ間および第２の非浮遊および浮遊トランジスタ間のマージされた上部ソース／ドレイン・エピによるエピ接続と、第１および第３の上部垂直トランジスタ間および第２および第４の上部垂直トランジスタ間のマージされた下部ソース／ドレイン・エピによるエピ接続と、第１の非浮遊トランジスタおよび第２の浮遊トランジスタ間および第２の非浮遊トランジスタおよび第１の浮遊トランジスタ間の金属によるゲート・ツー・エピ接続と、第１および第２の上部垂直トランジスタ間および前記第３および第４の上部垂直トランジスタ間の金属によるゲート・ツー・エピ接続とを含む。

【0005】

本発明のさらに別の実施形態によれば、半導体デバイスの製造方法が提供される。方法は、積層型トランジスタ・メモリ・セルを形成する工程を含み、積層型トランジスタ・メモリ・セルは、少なくとも１つの非浮遊トランジスタおよび少なくとも１つの浮遊トランジスタを含む複数の下部トランジスタを含む下部階層と、少なくとも１つの上部トランジスタを含む上部階層とを含む。少なくとも１つの浮遊トランジスタは、積層型トランジスタ・メモリ・セルの他のトランジスタから電気的に切り離された少なくとも１つの端子を有する。積層型トランジスタ・メモリ・セルを形成する工程は、上部階層および下部階層間のエピタキシャル領域接続およびゲートからエピタキシャル領域への接続を含むクロス・カップリングを形成する工程を含む。

【0006】

これらおよび他の特徴および利点は、添付の図面と合わせて理解される、以下のその例示的な実施形態の詳細な説明から明らかになるであろう。

【0007】

以下の説明は、以下の図面を参照しながら、好ましい実施形態の詳細を提供するであろう。

【図面の簡単な説明】

【0008】

【図1】本発明の一実施形態によるメモリ・セルの概略図である。

【図2】本発明の一実施形態による積層型垂直トランジスタ・メモリ・セルの見下ろし図である。

【図3】本発明の一実施形態による、図２のメモリ・セルの断面図である。

【図4】本発明の一実施形態による、図２のメモリ・セルの別の断面図である。

【図5】本発明の一実施形態による、半導体デバイスの製造中にエッチングされた犠牲層の見下ろし図である。

【図6】本発明の一実施形態による、図５に示す半導体デバイスの断面図である。

【図7】本発明の一実施形態による、図５に示す半導体デバイスの別の断面図である。

【図8】本発明の一実施形態による、半導体デバイスの製造中の半導体デバイスの上部階層における下部ソース／ドレイン領域の形成を示す断面図である。

【図9】本発明の一実施形態による、半導体デバイスの製造中の半導体デバイスの上部階層の下部ソース／ドレイン領域の形成を示す別の断面図である。

【図10】本発明の別の実施形態による、半導体デバイスの製造中の上部トランジスタおよび層間誘電体（ＩＬＤ）層の形成を示す断面図である。

【図11】本発明の別の実施形態による、半導体デバイスの製造中の上部トランジスタおよび層間誘電体（ＩＬＤ）層の形成を示す別の断面図である。

【図12】本発明の別の実施形態による、半導体デバイスの製造中の犠牲層を露出させるために実行されるエッチングを示す断面図である。

【図13】本発明の別の実施形態による、半導体デバイスの製造中の犠牲層を露出させるために実行されるエッチングを示す別の断面図である。

【図14】本発明の別の実施形態による、半導体デバイスの製造中のクロス・カップリング開口を形成するための犠牲層の除去を示す断面図である。

【図15】本発明の別の実施形態による、半導体デバイスの製造中のクロス・カップリング開口を形成するための犠牲層の除去を示す別の断面図である。

【図16】本発明の別の実施形態による、半導体デバイスの製造中のクロス・カップリングを形成するためのクロス・カップリング開口部中の導電性材料の形成を示す断面図である。

【図17】本発明の一実施形態による、半導体デバイスの製造中のクロス・カップリングを形成するためのクロス・カップリング開口部中の導電性材料の形成を示す別の断面図である。

【図18】本発明の別の実施形態による、半導体デバイスを製造するためのシステム／方法を示すブロック図／フロー図である。

【発明を実施するための形態】

【0009】

本明細書において説明される実施形態は、積層型三次元（３Ｄ）トランジスタ・アーキテクチャにおける積層型トランジスタ・メモリ・セルを提供する。積層型トランジスタ・メモリ・セルは、浮遊トランジスタおよび非浮遊トランジスタを含んでもよい。本明細書で使用されるように、メモリ・セルの浮遊トランジスタは、メモリ・セルの他のトランジスタ群（other transistors）から電気的に切り離されまたは絶縁される少なくとも１つの端子（例えば、ソース／ドレイン、ドレイン／ソースおよびゲートの少なくとも１つ）を有するトランジスタであり、ここで、端子のいずれも、メモリ・セルの外部へのインタフェース（例えば、ワードライン（ＷＬ）、ビットライン（ＢＬ）、供給電圧（ＶＤＤ）および接地（ＧＮＤ））を表さない。メモリ・セルの非浮遊トランジスタは、浮遊トランジスタではないトランジスタである。すなわち、非浮遊トランジスタの各端子は、メモリ・セル内の他のトランジスタと接続するか、またはメモリ・セルの外部へのインタフェースを表すかのいずれかである。

【0010】

本明細書において説明される実施形態によって形成された積層型トランジスタ・メモリ・セルは、それぞれのトランジスタを有する上部階層（top tier）および下部階層（bottom tier）を含む。上部階層は、例示的に、Ｐ型トランジスタ（例えば、ｐＦＥＴ）を含んでもよく、下部階層は、Ｎ型トランジスタ（例えば、ｎＦＥＴ）を含んでもよい。例えば、上部階層トランジスタ（例えば、ｐＦＥＴ）をパスゲート（pass gate）として使用してもよい。

【0011】

１つの実施形態においては、積層型トランジスタ・メモリ・セルは、積層型垂直トランジスタ・メモリ・セルである。より具体的には、積層型垂直トランジスタ・メモリ・セルは、垂直輸送型（Vertical Transport）ＦＥＴ（ＶＴＦＥＴ）を含んでもよい。上部階層のマージされた下部エピタキシャル領域（「エピ」）を使用して、パスゲートを第１のインバータ（例えば、ｐＦＥＴ）のドレインに接続してもよい。パスゲート直下にあるトランジスタ（例えば、ｎＦＥＴ）は、浮遊ゲートおよび下部ソース／ドレインを含み、第２のインバータ（例えばｎＦＥＴ）のエピ（ドレイン）の上部にマージされる上部エピを有してもよい。クロスカップル・コンタクトは、インバータのゲートを接続し、それは、パスゲート下部エピおよび浮遊トランジスタの上部エピに直接コンタクトする。

【0012】

本発明の側面によれば、積層型トランジスタ・メモリ・セルの３Ｄモノリシック・スキーム内の統合は、ロジックに関して種々の利益を提供する。例えば、（１）電力および性能上の利益のためのＢＥＯＬ（Back End Of Line）の線長を削減するよう回路のより引き締まったパッケージングおよび（２）所与の面積フットプリントにおいてより高い駆動強度の利点のうちの１または複数を実現することができる。

【0013】

本発明を適用することができる例示的な用途／使用には、これに限定されるものではないが、メモリデバイスを製造することが含まれる。例えば、本発明の実施形態は、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルからのＳＲＡＭデバイスの製造に適用することができる。当該技術分野で知られているように、ＳＲＡＭセルは、金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）を含み得るトランジスタで構成される。例えば、６つのトランジスタＳＲＡＭセル（すなわち、６Ｔ ＳＲＡＭセル）においては、各ビットは、クロス・カップルされたインバータを形成する４つのトランジスタに格納され、他の２つのトランジスタは、読み出し動作および書き込み動作中にストレージセルへのアクセスを制御するアクセス・トランジスタである。ここで議論する６Ｔ ＳＲＡＭセルの実施形態においては、上部階層は、４つのＰ型トランジスタを含んでもよく、下部階層は、２つのＮ型トランジスタを含んでもよい。例えば、上部階層は、２つのパスゲートを含んでもよい。なお、このような実施形態は、限定されるものではない。例えば、代替実施形態においては、上部階層が、Ｎ型トランジスタを含んでもよく、下部階層が、Ｎ型トランジスタを含んでもよい。

【0014】

本発明の側面は、所与の例示的なアーキテクチャに関連して説明されるが、しかしながら、他のアーキテクチャ、構造、基板材料および処理の特徴および工程が、本発明の側面の範囲内で変化し得ることが理解されるべきである。

【0015】

層、領域または基板などの要素が、別の要素の「上に（on）」または「上をおおって（over）」いると参照される場合、その要素が他の要素の直接上にあってもよいし、または介在する要素が存在してもよいことも理解されるであろう。それに対し、要素が別の要素の「直接上に（directly on）」または「直接上をおおって（directly over）」いると参照される場合、介在する要素は、存在しない。要素が別の要素に「接続される（connected）」または「結合される（coupled）」と参照される場合、その要素が他の要素に直接接続または結合されてもよいし、または介在する要素が存在してもよいことも理解されるであろう。それに対し、要素が別の要素に「直接接続される（directly connected）」または「直接結合される（directly coupled）」と参照される場合、介在する要素は、存在しない。

【0016】

本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ・ストレージ媒体（ストレージ・アクセス・ネットワーク内などにおけるディスク、テープ、物理ハードドライブまたは仮想ハードドライブ）に格納され得る集積回路チップ用の設計を含んでもよい。設計者が、チップを製作しないまたはチップを製作するために使用されるフォトリソグラフィック・マスクを製作しない場合、設計者は、結果としてもたらされる設計を物理手段によって（例えば、設計を格納するストレージ媒体の複製を提供することによって）または電子的に（例えば、インターネットを介して）直接または間接にこのようなエンティティに送信することができる。格納された設計は、次いで、フォトリソグラフィック・マスクの製作に適切なフォーマット（例えば、ＧＤＳＩＩ）に転換され、これは、ウエハ上に形成されるべき本件チップ設計の複数の複製を含んでもよい。フォトリソグラフィック・マスクは、エッチングされるかまたは別の方法で加工されるウエハ（もしくはその上の層またはその両方）の領域を画定するために利用される。

【0017】

本明細書で説明される方法は、集積回路チップの製造に使用されてもよい。結果として得られる集積回路チップは、ロウ・ウエハの形態（つまり、複数の未パッケージのチップを有する単一のウエハとして）、ベア・ダイとして、または、パッケージ形態で、製造業者によって流通されてもよい。後者の場合、チップは、シングル・チップ・パッケージ（マザーボードまたは他のより上位レベルのキャリアに貼り付けられたリード線を有するプラスチック・キャリアなど）に、または、マルチ・チップ・パッケージ（表面インターコネクトまたは埋め込みインターコネクトのいずれかまたはその両方を有するセラミック・キャリアなど）に搭載される。いずれの場合も、チップは、次いで、他のチップ、ディスクリート回路素子もしくは他の信号処理デバイスまたはその組み合せに、（ａ）マザーボードなどの中間製品または（ｂ）最終製品のいずれかの一部として統合される。最終製品は、玩具や他のローエンド・アプリケーションから、ディスプレイ、キーボードまたは他の入力デバイスおよび中央プロセッサを有する先進的なコンピュータ製品に及ぶ、集積回路チップを含む任意の製品であってもよい。

【0018】

原料化合物が、例えばＳｉＧｅのように、リスト化された元素に関連して説明されることも理解されたい。これらの化合物は、化合物の範囲内で様々な割合で元素を含み、例えば、ＳｉＧｅは、ｘが１以下であるとしてＳｉｘＧｅ１－ｘを含むなどとなる。加えて、他の元素が化合物中に含まれてもよく、依然として本原理に従って機能する可能性がある。付加的な元素を有する化合物は、本明細書において合金（alloy）と参照されるであろう。

【0019】

本明細書における、本発明の「one embodiment（１つの実施形態）」または「an embodiment（一実施形態）」、およびそのバリエーションへの参照は、その実施形態に関連して説明される特定の特徴、構造、特性などが、少なくとも１つの実施形態に含まれることを意味する。よって、本明細書全体を通して種々の箇所に現れる「１つの実施形態において」または「一実施形態において」およびいずれか他のバリエーションのフレーズの出現は、必ずしもすべて同一実施形態を参照するものではない。

【0020】

以下の「／」、「～もしくは…またはその両方（その組み合わせ）（and/or）」、および「～のうちの少なくとも１つ（at least one of）」のいずれかの使用は、例えば「Ａ／Ｂ」、「ＡもしくはＢまたはその両方（A and/or B）」、および「ＡおよびＢのうちの少なくとも１つ（at least one of A and B）」の場合、１番目に挙げた選択肢（Ａ）のみの選択、または２番目に挙げた選択肢（Ｂ）のみの選択、または両方の選択肢（ＡおよびＢ）の選択を含むことが意図されることを理解されたい。さらなる例として、「Ａ、ＢもしくはＣまたはその組み合せ（A, B and/or C）」、および「Ａ、ＢおよびＣのうちの少なくとも１つ（at least one of A, B and C）」の場合、このような言い回しは、１番目に挙げた選択肢（Ａ）のみの選択、または２番目に挙げた選択肢（Ｂ）のみの選択、または３番目に挙げた選択肢（Ｃ）のみの選択、または１番目および２番目に挙げた選択肢（ＡおよびＢ）のみの選択、または１番目および３番目に挙げた選択肢（ＡおよびＣ）のみの選択、または２番目および３番目に挙げた選択肢（ＢおよびＣ）のみの選択、または３つすべての選択肢（Ａ、Ｂ、およびＣ）の選択を含むことが意図されている。これは、当業者および関連する技術者には容易に明らかであるように、挙げられた項目の数だけに及び得る。

【0021】

本明細書において使用される用語は、特定の実施形態を説明する目的のみのものであり、例示の実施形態の限定を意図するものではない。本明細書において使用される際、「a」、「an」、および「the」といった単数形は、文脈上明らかに他を意味しない限り、複数形も包含することが意図されている。「comprises（含む）」、「comprising（含んでいる）」、「includes（含む）」、もしくは「including（含んでいる）」あるいはその組み合せの用語は、本明細書において使用される場合、規定された特徴、整数、ステップ、動作、要素もしくは構成要素またはその組み合せの存在を明示するが、１または複数の他の特徴、整数、ステップ、動作、要素、構成要素もしくはこれらのグループまたはその組み合せの存在または追加を排除するものではないことがさらに理解されるであろう。

【0022】

「の下に（beneath）」、「の下方に（below）」、「下部の（lower）」、「の上方に（above）」、「上部の（upper）」などの空間的相対的な用語は、説明の容易のために、図面に示される通りに、１つの要素または特徴の別の要素または特徴に対する関係性を説明するために本明細書において使用される可能性がある。空間的相対的な用語が、図面に描かれている向きに加えて、使用または動作中にデバイスの様々な向きを包含させることが意図されていることが理解されるであろう。例えば、図面においてデバイスが向きをひっくり返される場合、他の要素または特徴の「下方に（below）」または「下に（beneath）」あるとして説明された要素は、よって、他の要素または特徴の「上方に（above）」に向いているであろう。したがって、「の下方に（below）」という用語は、上方および下方の両方の向きを含み得る。デバイスは、他の状態で向いていてもよく（９０度または他の向きに回転される）、本明細書に使用されている空間的相対的な説明は、それに従って解釈され得る。加えて、層が２つの層の「間」にあると参照される場合、その層が２つの層の間の唯一の層であってもよいし、または１つまたは複数の介在する層が存在してもよいことにも理解されたい。

【0023】

種々の要素を説明するために、第１の、第２のなどの用語が本明細書において使用さる可能性があるが、これらの要素がこれらの用語によって限定されるべきではないことに理解されたい。これらの用語は、１つの要素を他の要素から区別するためだけに使用される。したがって、以下に議論される第１の要素は、本概念の範囲を逸脱することなく、第２の要素と名付けられてもよいであろう。

【0024】

ここで、同様の符号が同一または類似の要素を表す図面を参照し、まず図１を参照すると、メモリ・セル１００の概略図が提供される。

【0025】

メモリ・セル１００は、複数のトランジスタを有する積層型トランジスタ・メモリ・セルを含む。例示的な実施形態においては、メモリ・セル１００は、複数の垂直トランジスタを有する積層型垂直トランジスタ・メモリ・セルを含む。

【0026】

メモリ・セル１００は、浮遊トランジスタ（floating transistor）および非浮遊トランジスタ（non-floating transistor）を含んでもよい。浮遊トランジスタは、トランジスタの他から電気的に切り離された少なくとも１つの端子（例えば、ソース／ドレイン、ドレイン／ソースおよびゲートのうちの少なくとも１つ）を有していてもよい。例えば、図示するように、メモリ・セル１００は、トランジスタ１０２－１から１０２－４のセットと、トランジスタ１０４－１から１０４－４のセットとを含む８つのトランジスタを含む。この例示的な実施形態においては、複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を含んでもよい。１つの実施形態においては、トランジスタ１０２－１～１０２－４のセットは、Ｐ型ＦＥＴ（ｐＦＥＴ）を含み、トランジスタ１０４－１～１０４－４のセットは、Ｎ型ＦＥＴ（ｎＦＥＴ）を含む。しかしながら、このような実施形態は、限定するものと考えるべきではない。破線で示されるトランジスタ１０４－２および１０４－３は、浮遊トランジスタ（例えば、浮遊ｎＦＥＴ）に対応する。

【0027】

さらに示されるように、複数のトランジスタのうちのそれぞれの間の複数の接続が示される。より具体的には、クロス・カップリングは、エピタキシャル領域（「エピ（epi）」）接続およびゲートからエピへの接続（gate-to-epi connections）によって実現される。

【0028】

より具体的には、一点鎖線１１０－１は、トランジスタ１０２－２のソース／ドレインとトランジスタ１０２－４のソース／ドレインとの間のマージされた下部エピ接続に対応し、一点鎖線１１０－２は、トランジスタ１０２－１のソース／ドレインとトランジスタ１０２－３のソース／ドレインとの間のマージされた下部エピ接続（例えば、マージされたｐＦＥＴ下部エピ接続）に対応する。

【0029】

点線１２０－１は、トランジスタ１０４－２のドレイン／ソースとトランジスタ１０４－４のドレイン／ソースとの間のマージされた上部エピ接続に対応し、点線１２０－２は、トランジスタ１０４－１のドレイン／ソースとトランジスタ１０４－３のドレイン／ソースとの間のマージされた上部エピ接続（例えば、マージされたｎＦＥＴ上部エピ接続）に対応する。

【0030】

実線１３０－１は、トランジスタ１０２－２のソース／ドレインとトランジスタ１０２－１および１０４－１のゲートとの間の金属によるゲート－エピ接続に対応し、実線１３０－２は、トランジスタ１０４－２のドレイン／ソースとトランジスタ１０２－１および１０４－１のゲートとの間の金属によるゲート－エピ接続に対応し、実線１４０－１は、トランジスタ１０２－３のソース／ドレインとトランジスタ１０２－４および１０４－４のゲートとの間の金属によるゲート－エピ接続に対応し、実線１４０－２は、トランジスタ１０４－３のドレイン／ソースとの間の金属によるゲートからエピへの接続に対応している。

【0031】

図示のように、メモリ・セル１００は、複数のラインを含む。より具体的には、トランジスタ１０４－１のソース／ドレインに接地（ＧＮＤ）線１５０－１が結合され、トランジスタ１０４－４のソース／ドレインにＧＮＤ線１５０－２が結合される。トランジスタ１０２－１のドレイン／ソースに電源電圧（ＶＤＤ）線１６０－１が結合され、トランジスタ１０２－４のドレイン／ソースにＶＤＤ線１６０－２が結合される。トランジスタ１０２－２のゲートにワードライン（ＷＬ）線１７０－１が結合され、トランジスタ１０２－３のゲートにＷＬ線１７０－２が結合される。トランジスタ１０２－３のドレイン／ソースにビットライン（ＢＬ）線１８０－１が結合され、トランジスタ１０２－２のドレイン／ソースに相補ビットライン（～ＢＬ）線１８０－２が結合される。

【0032】

図２を参照すると、上階層２０２および下階層２０４を有する積層型トランジスタ・メモリ・セル２００の見下ろし図が提供される。この説明に役立つ実例では、メモリ・セル２００は、８つのトランジスタ（例えば、ＦＥＴ）を含む積層型垂直トランジスタ・メモリ・セルであるが、トランジスタの数は、限定であると考えるべきではない。メモリ・セル２００は、図１のメモリ・セル１００を表してもよい。簡略化のために、図２には、メモリ・セル２００のいくつかの構成要素（例えば、ゲート材料、上部下部エピタキシャル領域（「エピ」）、コンタクトを形成するための犠牲層）は、示されていない。

【0033】

メモリ・セル２００は、浮遊トランジスタおよび非浮遊トランジスタを含んでもよい。浮遊トランジスタは、トランジスタの他のものから電気的に切り離された少なくとも１つの端子（例えば、ソース／ドレイン、ドレイン／ソースおよびゲートのうちの少なくとも１つ）を有していてもよい。

【0034】

例えば、図示されるように、メモリ・セル２００は、フィン２０６－２～２０６－８を含む、複数のトランジスタに対応した複数のフィンを含んでもよい。複数のフィンは、本明細書において説明される実施形態に従った任意の適切な材料を含むことができる。

【0035】

さらに図示されているように、メモリ・セル２００は、ＧＮＤコンタクト２１０－１および２１０－２、ＶＤＤコンタクト２１２－１，２１２－２、ＷＬコンタクト２１４－１および２１４－２、ＢＬコンタクト２１６－１および～ＢＬコンタクト２１６－２を含む複数のコンタクトを含んでもよい。さらに、メモリ・セル２００は、クロス・カップル接続２１８－１，２１８－２を含んでもよい。図１を参照して議論したように、クロス・カップル接続は、複数のトランジスタ間のエピ接続および金属によるゲートからエピへの接続をもたらし得る。以下、図３および図４をそれぞれ参照して、線Ａ－Ａ’および線Ｂ－Ｂ’でのメモリ・セル２００の断面図を説明する。

【0036】

図３および図４を参照すると、図２のメモリ・セル２００の断面図が提供される。より具体的には、図３は、図２の線Ａ－Ａ’を通る断面図を示し、図４は、図２の線Ｂ－Ｂ’を通る断面図を示す。

【0037】

図示のように、メモリ・セル２００は、その上に複数の層が形成された基板２２０を含む。基板２２０は、任意の適切な基板構造、例えば、バルク半導体、半導体オン・インシュレータ（ＳＯＩ）基板などを含んでもよい。一例においては、基板２２０は、シリコン含有材料を含んでもよい。基板２２０に適したＳｉ含有材料の説明に役立つ実例としては、これらに限定されるものではないが、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣおよびこれらの複数の層を含んでもよい。シリコンは、ウエハ製造において主として使用される半導体材料であるが、ゲルマニウム、ガリウム砒素、窒化ガリウム、シリコン・ゲルマニウム、テルル化カドミウム、セレン化亜鉛などの追加の層として代替の半導体材料が採用されてもよい。

【0038】

メモリ・セル２００は、図２を参照して説明したように、フィン２０６－１～２０６－３、２０６－５～２０６－７、ＶＤＤ線２１２－１、ＢＬ線２１６－１をさらに含む。フィン２０６－５～２０６－７は、下部ＦＥＴに対応し、フィン２０６－１～２０６－３は、上部ＦＥＴに対応する。ＦＥＴの各々は、ゲート誘電体２０８およびゲート導体２０９をさらに含んでもよい。ゲート誘電体２０８およびゲート導体２０９は、本明細書において説明される実施形態に従って任意の適切な材料を含んでもよい。

【0039】

例えば、ゲート誘電体２０８は、ｈｉｇｈ－ｋ誘電体材料を含んでもよい。本明細書で使用されるように、「ｈｉｇｈ－ｋ」は、室温（２０℃～２５℃）および大気圧（１ａｔｍ）下でＳｉＯ_２の誘電率よりも大きい誘電率（ｋ）を有することを特徴とする誘電体材料である。１つの実施形態においては、ゲート誘電体２０８は、例えば、ＨｆＯ_２，ＺｒＯ_２，Ａｌ_２Ｏ_３、ＴｉＯ_２、Ｌａ_２Ｏ_３、ＳｒＴｉＯ_３、ＬａＡｌＯ_３、Ｙ_２Ｏ_３およびこれらの混合物のようなｈｉｇｈ－ｋ酸化物を含んでもよい。ゲート誘電体２０８用のｈｉｇｈ－ｋ誘電体材料の他の例には、ケイ酸ハフニウム、ハフニウムシリコン酸窒化物またはこれらの組み合わせが含まれる。

【0040】

ゲート導体２０９用の適切な導電性材料の例には、これらに限定されるものではないが、金属、金属合金、金属窒化物および金属ケイ化物、並びにそれらの積層体およびそれらの複合体が含まれる。１つの実施形態においては、ゲート導体２０９は、これらに限定されないが、Ｗ、Ｎｉ、Ｔｉ、Ｍｏ、Ｔａ、Ｃｕ、Ｐｔ、Ａｇ、Ａｕ、Ｒｕ、Ｉｒ、ＲｈおよびＲｅ、並びに上記導電性元素金属の少なくとも１つを含む合金を含む、任意の導電性金属を含むことができる。ゲート導体２０９は、ドープされたポリシリコンもしくはポリシリコン－ゲルマニウム合金材料（つまり、１立方センチメートル当たり１×１０^１８ドーパント原子から１×１０^２２ドーパント原子のドーパント濃度を有する）およびポリサイド材料（ドープされたポリシリコン／金属ケイ化物の積層材料）を含んでもよい。ゲート導体２０９は、例えば、仕事関数金属（ＷＦＭ；work-function metal）を含んでもよい。

【0041】

一実施形態においては、ゲート誘電体２０８もしくはゲート導体２０９またはその両方は、化学気相成長（ＣＶＤ）によって堆積されてもよい。少なくとも１つのゲート誘電体層を堆積するのに適したＣＶＤプロセスのバリエーションには、これらに限定されるものではないが、ＡＰＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ、ＭＯＣＶＤ、ＡＬＤおよびそれらの組み合わせが含まれる。

【0042】

メモリ・セル２００は、さらに、下部ソース／ドレイン領域に対応する下部エピタキシャル（「エピ」）領域２２２－１～２２２－５を含む。より具体的には、メモリ・セル２００は、フィン２０６－１、２０６－２に対応するＦＥＴのマージされた下部エピ領域２２２－１と、フィン２０６－５、２０６－６、２０６－３、２０６－７にそれぞれ対応するＦＥＴの下部エピ領域２２２－２～２２２－５とを含む。

【0043】

メモリ・セル２００は、上部ソース／ドレイン領域に対応する上部エピ領域２２４－１～２２４－６をさらに含む。より具体的には、メモリ・セル２００は、フィン２０６－５および２０６－６に対応するＦＥＴのマージされた上部エピ領域２２４－１と、フィン２０６－１、２０６－２、２０６－５、２０６－３および２０６－７にそれぞれ対応するＦＥＴの上部エピ領域２２４－２～２２４－６とを含む。

【0044】

エピ領域２２２－１～２２２－５および２２４－１～２２４－６は、本明細書において説明される実施形態に従って、任意の適切な材料を含んでもよい。

【0045】

用語「エピタキシャル成長もしくは堆積またはその両方（epitaxial growth and/or deposition）」および用語「エピタキシャル的に形成され、もしくは成長されまたはその両方がされた（epitaxially formed and/or grown）」は、別の半導体材料（結晶性材料）の堆積表面上での半導体材料（結晶性材料）の成長であって、成長される半導体材料（結晶性被膜層）が、堆積表面（シード材料）の半導体材料と実質的に同一の結晶特性を有する、半導体材料（結晶性材料）の成長を意味する。エピタキシャル堆積プロセスにおいては、ソース気体により提供される化学反応物質が制御され、堆積する原子それ自身が堆積表面の原子の結晶配置に配向するように表面上の周りを動くのに十分なエネルギーを有して堆積する原子が半導体基板の堆積表面に到達するようにシステム・パラメータが設定される。よって、エピタキシャル的に成長した半導体材料は、エピタキシャル的に成長した材料が形成される堆積表面と実質的に同一の結晶特性を有する。例えば、｛１００｝配向結晶面上に堆積されたエピタキシャル成長半導体材料は、｛１００｝配向を獲得する。いくつかの実施形態においては、エピタキシャル成長もしくは堆積またはその両方のプロセスは、半導体表面上に形成するのに選択的であり、概して、二酸化シリコンまたは窒化シリコン表面のような材料を露出表面上に堆積させない。

【0046】

ソース／ドレイン・エピタキシーは、超高真空化学気相成長（ＵＨＶＣＶＤ：UltraHigh Vacuum Chemical Vapor Deposition）、急速熱化学気相成長（ＲＴＣＶＤ：Rapid Thermal Chemical Vapor Deposition）、金属有機化学気相成長（ＭＯＣＶＤ：MetalOrganic Chemical Vapor Deposition）、低圧化学気相成長（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）、制限反応処理ＣＶＤ（Limited Reaction Processing CVD）、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）によって行ってもよい。エピタキシャル材料は、気体または液体の前駆体から成長されてもよい。エピタキシャル材料は、気相エピタキシー（ＶＰＥ：Vapor Phase Epitaxy）、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）、液相エピタキシー（ＬＰＥ：Liquid Phase Epitaxy）、または他の適切なプロセスを用いて成長されてもよい。トランジスタのタイプに応じて、Ｎ型ドーパント（例えば、リンまたはヒ素）またはＰ型ドーパント（例えば、ホウ素またはガリウム）といったドーパントを添加することにより、エピタキシャル・シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）もしくは炭素ドープ・シリコン（Ｓｉ：Ｃ）またはその組み合せが堆積中にドープ（ｉｎ ｓｉｔｕドープ）されてもよい。ソース／ドレインのドーパント濃度は、約１×１０^１９ｃｍ^－３から約２×１０^２１ｃｍ^－３までの範囲、好ましくは、約２×１０^２０ｃｍ^－３と約１×１０^２１ｃｍ^－３との間とすることができる。Ｓｉ：Ｃをエピタキシャル成長させる場合、Ｓｉ：Ｃ層は０．２％～３．０％の範囲の炭素を含んでもよい。ＳｉＧｅをエピタキシャル成長させる場合、ＳｉＧｅは、ゲルマニウム含有量は、５％から８０％であってよく、好ましくは２０％と６０％との間の範囲であってよい。

【0047】

メモリ・セル２００は、さらに、上部ＦＥＴおよび下部ＦＥＴの組を絶縁する誘電体層２２６を含む。誘電体層２２６は、本明細書において説明される実施形態に従って、任意の適切な材料（例えば、ＳｉＯ_２）を含むことができる。

【0048】

メモリ・セル２００は、複数のスペーサ層２２８をさらに含む。複数のスペーサ層２２８は、本明細書において説明される実施形態に従って、任意の適切なスペーサ材料を含むことができる。

【0049】

メモリ・セル２００は、シャロ―・トレンチ分離（ＳＴＩ）領域２３０および層間絶縁膜（ＩＬＤ）層２４０をさらに含む。ＳＴＩ領域２３０およびＩＬＤ層２４０は、本明細書において説明される実施形態に従って、任意の適切な誘電材料を含むことができる。

【0050】

メモリ・セル２００は、Ｎ－Ｐ絶縁を提供する絶縁体層２３４をさらに含む。絶縁体層２３４は、本明細書において説明される実施形態に従って、任意の適切な材料を含むことができる。例えば、絶縁体層２３４は、例えば窒化物材料を含むことができる。

【0051】

メモリ・セル２００は、さらに、ＧＮＤコンタクト２１０－２、ＶＤＤコンタクト２１２－１、ＷＬコンタクト２１４－２、ＢＬコンタクト２１６－１ ２およびクロス・カップル接続部２１８－２を含む。

【0052】

フィン２０６－１に対応するＦＥＴは、パスゲートＦＥＴに対応してもよく、フィン２０６－２および２０６－６に対応するＦＥＴは、インバータに対応してもよく、フィン２０６－５に対応するＦＥＴは、非接続の浮遊ＦＥＴに対応してもよい。よって、マージされた下部エピ領域２２２－１は、パスゲートＦＥＴをインバータＦＥＴにコンタクトさせるために使用されてもよく、マージされた上部エピ領域２２４－３は、クロス・カップルを補助することができ、絶縁された下部エピ領域２２２－３は、インバータの接地に対応してもよい。

【0053】

図５～図１７は、図２～図４を参照して上述したデバイス２００などのような、三次元積層型垂直ＦＥＴアーキテクチャを含む半導体デバイス３００を製造するための処理フローの一部を説明する。１つの実施形態においては、下部ＦＥＴは、ｎＦＥＴを含み、上部ＦＥＴは、ｐＦＥＴを含む。

【0054】

図５～図７を参照すると、図５は、デバイス３００の見下ろし図を提供し、図６は、線Ｃ－Ｃ’で図５に示すデバイス３００の断面図を提供し、図７は、線Ｄ－Ｄ’で図５に示すデバイス３００の断面図を提供する。

【0055】

図示のように、デバイス３００は、基板３０２を含む。基板３０２は、任意の適切な基板構造、例えば、バルク半導体、半導体オン・インシュレータ（ＳＯＩ）基板などを含んでもよい。一例においては、基板３０２は、シリコン含有材料を含んでもよい。Ｓｉ含有材料の説明に役立つ実例としては、これらに限定されるものではないが、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣおよびこれらの複数層が挙げられる。シリコンは、ウエハ製造において主に使用される半導体材料であるが、ゲルマニウム、ガリウム砒素、窒化ガリウム、シリコン・ゲルマニウム、テルル化カドミウム、セレン化亜鉛などの代替の半導体材料が追加の層として採用されてもよい。

【0056】

デバイス３００は、上部階層フィン３１０と、キャップ層３１２と、上部階層フィン３１０およびキャップ層３１２の側壁上に形成されたライナ３１４とを含む複数の上部階層フィン構造を含む。ライナ３１４は、川下工程中に上部フィン３１０を保護するための任意の適切な材料を含むことができる。デバイス３００は、さらに、絶縁体層３１８によって上部階層フィン３１０から分離される複数の下部階層フィン３１６を含む。フィン３１０，３１６および絶縁体層３１８は、本明細書において説明される実施形態に従って任意の適切なプロセスを用いて基板３０２から形成することができる。例えば、フィン３１０，３１６および絶縁体層３１８は、ＳＯＩ基板を通してエッチングすることによって形成することができ、ここで、上部階層フィン３１０は、半導体層から形成され、下部階層フィン３１６は、ベース基板層から形成され、絶縁体層３１８は、ベース基板層および半導体層間に配置された絶縁体層から形成される。１つの実施形態においては、下部階層フィン３１６は、ｎＦＥＴに対応してもよく、上部階層フィン３１０は、ｐＦＥＴに対応してもよい。しかしながら、このような実施形態は、限定であると考えるべきではない。

【0057】

さらに図示のように、下部階層フィン３１６が下部階層ソース／ドレイン・エピ領域３２０上に形成され、下部階層ソース／ドレイン・エピ領域３２０の間の基板３０２上にＳＴＩ領域３２２が配置される。下部階層ソース／ドレイン・エピ領域３２０およびＳＴＩ領域３２２は、本明細書において説明される実施形態に従って、任意の適切なプロセスを用いて基板３０２から形成することができる。

【0058】

デバイス３００は、さらに、１つの実施形態においては、図２～図４を参照して上に説明したスペーサ層２２８およびＩＬＤ層２４０と同様に、下部フィン３１６のそれぞれの１つ周りに形成された下部階層ゲート・スタック３２４と、下部階層の下部スペーサ層３２６－１と、ＩＬＤ層３０８とを含む。１つの実施形態において、下部階層ゲート・スタック３２４は、ｎＦＥＴゲートに対応する。下部階層ゲート・スタック３２４は、本明細書において説明される実施形態に従って、任意の適切なプロセスを用いて形成されてもよい。例えば、下部階層ゲート・スタック３２４は、ゲート誘電体およびゲート導体（例えば、ｈｉｇｈ－ｋ誘電体材料およびＷＦＭ）を含むゲート・スタック材料を堆積し、ＩＬＤ層３２２を形成し、露出したゲート・スタック材料をエッチングすることによって、形成されてもよい。下部階層ゲート・スタック３２４を形成した後、次いで、下部階層上部スペーサ層３２６－２が形成されてもよい。

【0059】

デバイス３００は、さらに、下部フィン３１６のそれぞれの周りに形成された下部階層上部ソース／ドレイン・エピ領域３２８を含む。ドライブ・イン・アニール処理を実行して接合部を形成してもよい。

【0060】

デバイス３００は、ソース／ドレイン・コンタクトのための犠牲層３３０－１および３３０－２をさらに含む。犠牲層３３０－１および３３０－２は、犠牲充填を形成し、それぞれのマスク層を形成し、犠牲層３３０－１および３３０－２の露出部分をエッチングすることによって形成することができる。犠牲層３３０－１および３３０－２は、本明細書において説明する実施形態に従って、任意の適切な材料を含むことができる。例えば、犠牲層３３０－１および３３０－２は、例えば、酸化物材料を含んでもよい。

【0061】

図８および図９を参照すると、Ｎ－Ｐ絶縁を提供する絶縁体層３３２が形成される。絶縁体層３３２は、本明細書において説明される実施形態に従って、任意の適切な材料（例えば、窒化物材料）を含むことができる。さらに示されるように、ライナ３１４が除去され、第２のライナ３３４が形成され、上部階層の下部ソース／ドレイン・エピ領域３３６が上部フィン３１０のそれぞれの周りに形成される。上部階層の下部ソース／ドレイン・エピ領域３３６は、本明細書において説明される実施形態に従って、任意の適切なプロセスを用いて形成することができる。例えば、上部階層の下部ソース／ドレイン・エピ領域３３６は、（図６および図７に示される）ライナ３１４を除去し、絶縁体層３３２上に犠牲誘電体層（図示せず）を形成し、誘電体層上に第２ライナ３３４を形成し、犠牲誘電体層を除去し、上部フィン３１０に隣接する第２ライナ３３４の下方の絶縁体層３３２上に上部階層の下部ソース／ドレイン・エピ領域３３６を形成することによって、形成することができる。次いで、ライナ３３８が形成されてもよい。

【0062】

図１０および図１１を参照すると、ライナ３３８の一部が除去され、上部階層の下部スペーサ３４０－１、ＩＬＤ層３４２、上部階層ゲート・スタック３４４、上部階層の上部スペーサ３４０－２、上部階層の上部ソース／ドレイン領域３４６およびＩＬＤ層３４８が形成される。

【0063】

図１２および図１３を参照すると、開口３５０－１，３５０－２がライナ３３０－１，３３０－２へそれぞれ形成される。本明細書において説明される実施形態に従って、任意の適切なエッチングプロセス（例えば、反応性イオンエッチング（ＲＩＥ））を使用して、開口３５０－１，３５０－２が形成されてもよい。

【0064】

図１４および図１５を参照すると、ライナ３３０－１，３３０－２および３３８を除去してボイド（void）３５２－１、３５２－２を形成する。本明細書において説明される実施形態に従って、任意の適切なプロセスを使用して、ライナ３３０－１，３３０－２、３３８を除去することができる。

【0065】

図１６および図１７を参照すると、ボイド３５２－１，３５２－２は、それぞれ導電性材料で充填されてコンタクト３５４－１，３５４－２を形成する。コンタクト３５４－１，３５４－２を形成するのに用いることができる適切な導電性材料の例には、これらに限定されるものではないが、Ｃｕ、Ｗ、Ｒｕ、Ｃｏ、Ａｌなどが含まれる。コンタクト３５４－１，３５４－２は、クロス・カップリングに対応する。

【0066】

図１８を参照すると、実施形態による、積層型垂直トランジスタ・メモリ・セルを含む半導体デバイスを製造するためのシステム／方法４００を示すブロック／フロー図が示されている。

【0067】

ブロック４１０では、積層型トランジスタ・メモリ・セルの下部階層が設けられる。下部階層は、マージされた上部ソース／ドレインを有する複数の下部垂直トランジスタを含んでもよい。複数の下部垂直トランジスタは、第１の非浮遊トランジスタと、第２の非浮遊トランジスタと、第１の浮遊トランジスタと、第２の浮遊トランジスタとを含んでもよい。浮遊トランジスタは、積層型垂直トランジスタ・メモリ・セルの他のトランジスタと電気的に切り離された少なくとも１つの端子を有していてもよい。

【0068】

ブロック４２０では、積層型垂直トランジスタ・メモリ・セルの下部階層と上部階層との間のクロス・カップリングが形成される。上部階層は、マージされた下部ソース／ドレイン・エピタキシャル領域（「エピ」）を有する複数の上部垂直トランジスタを含んでもよい。複数の上部垂直トランジスタは、第１の上部垂直トランジスタ、第２の上部垂直トランジスタ、第３の上部垂直トランジスタおよび第４の上部垂直トランジスタを含んでもよい。

【0069】

複数の下部垂直トランジスタは、さらに、それぞれの下部ソース／ドレイン・エピを含み、複数の上部垂直トランジスタは、さらに、それぞれの上部ソース／ドレイン・エピを含む。下部ソース／ドレイン・エピおよび上部ソース／ドレイン・エピは、誘電体層によって分離されてもよい。下部階層と上部階層とは、絶縁体層により絶縁されてもよい。

【0070】

複数の下部垂直トランジスタは、Ｎ型電界効果トランジスタ（ｎＦＥＴ）を含んでもよく、複数の上部垂直トランジスタは、Ｐ型電界効果トランジスタ（ｐＦＥＴ）を含む。

【0071】

下部階層および上部階層間のクロス・カップリングを形成する工程は、第１の非浮遊および浮遊トランジスタ間および第２の非浮遊および浮遊トランジスタ間のマージされた上部ソース／ドレイン・エピによるエピ接続を形成する工程と、第１および第３の上部垂直トランジスタ間および第２および第４の上部垂直トランジスタ間のマージされた下部ソース／ドレイン・エピによるエピ接続を形成する工程と、第１の非浮遊トランジスタおよび第２の浮遊トランジスタ間および第２の非浮遊トランジスタおよび第１の浮遊トランジスタ間の金属によるゲート・ツー・エピ接続を形成する工程と、第１および第２の上部垂直トランジスタ間および第３および第４の上部垂直トランジスタ間の金属によるゲート・ツー・エピ接続を形成する工程とを含んでもよい。

【0072】

下部階層および上部階層は、それぞれのゲート構造をさらに含んでもよい。クロス・カップリングを形成する工程は、下部階層および上部階層のゲート構造をコンタクトする工程をさらに含んでもよい。

【0073】

ブロック４１０および４２０に関する更なる詳細は、図１～図１７を参照して上述した。

【0074】

半導体デバイスおよびその製造方法（これらは、限定ではなく例示を意図している）の好ましい実施形態について説明したが、上記の教示に照らして当業者により修正および変更がなされてもよいことに留意されたい。従って、添付の特許請求の範囲によって概説された本発明の範囲内にある、開示された特定の実施形態において変更がなされてもよいことが理解されるべきである。このように、特許法により必要とされる詳細さおよび特殊性をもって本発明の側面が説明されたが、特許状によって請求され、保護されることが望まれるものは、添付の特許請求の範囲において明らかにされる。

【0075】

本明細書において説明される本発明の好適な実施形態においては、マージされた上部ソース／ドレイン・エピタキシャル領域（エピ）およびゲート構造を有するＮ型電界効果トランジスタ（ｎＦＥＴ）を含む複数の下部垂直トランジスタを含む下部階層であって、複数の下部垂直トランジスタは、第１および第２の非浮遊トランジスタと、第１および第２の浮遊トランジスタとを含み、第１および第２の浮遊トランジスタは、積層型垂直トランジスタ・メモリ・セルの他のトランジスタから電気的に切り離された少なくとも１つの端子を有する、下部階層と、マージされた下部ソース／ドレイン・エピおよびゲート構造を含むＰ型電界効果トランジスタ（ｐＦＥＴ）を含む複数の上部垂直トランジスタを含む上部階層であって、前記複数の上部垂直トランジスタは、第１の、第２の、第３のおよび第４の上部垂直トランジスタを含む、上部階層と、上部階層および下部階層のゲート構造をコンタクトするクロス・カップリングであって、第１の非浮遊および浮遊トランジスタ間および第２の非浮遊および浮遊トランジスタ間のマージされた上部ソース／ドレイン・エピによるエピ接続と、第１および第３の上部垂直トランジスタ間および第２および第４の上部垂直トランジスタ間のマージされた下部ソース／ドレイン・エピによるエピ接続と、第１の非浮遊トランジスタおよび第２の浮遊トランジスタ間並びに第２の非浮遊トランジスタおよび第１の浮遊トランジスタ間の金属によるゲートからエピへの接続と、第１および第２の上部垂直トランジスタ間並びに第３および第４の上部垂直トランジスタ間の金属によるゲートからエピへの接続とを含むクロス・カップリングとを含む。複数の下部垂直トランジスタは、さらに、それぞれの下部ソース／ドレイン・エピを含んでもよく、複数の上部垂直トランジスタは、さらに、それぞれの上部ソース／ドレイン・エピを含む。デバイスは、さらに、下部ソース／ドレイン・エピおよび上部ソース／ドレイン・エピを分離する誘電体層と、下部階層および上部階層を分離する絶縁体層とを含む。デバイスは、さらに、ワードライン・コンタクト、ビットライン・コンタクト、電圧コンタクトおよび接地コンタクトを含む。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

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