特許 7643812 キャパシタレスＤＲＡＭセル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-03

(45)【発行日】2025-03-11

(54)【発明の名称】キャパシタレスＤＲＡＭセル

(51)【国際特許分類】

   H10B 12/00 20230101AFI20250304BHJP

【ＦＩ】

H10B12/00 631

H10B12/00 661

H10B12/00 671Z

【請求項の数】 20

(21)【出願番号】P 2022532562

(86)(22)【出願日】2020-11-17

(65)【公表番号】

(43)【公表日】2023-02-03

(86)【国際出願番号】 IB2020060798

(87)【国際公開番号】W WO2021111222

(87)【国際公開日】2021-06-10

【審査請求日】2023-04-24

(31)【優先権主張番号】16/703,916

(32)【優先日】2019-12-05

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】ゾタ、セザール

(72)【発明者】

【氏名】コンベルティーノ、クラリッサ

(72)【発明者】

【氏名】ツォーノマズ、ルーカス

(72)【発明者】

【氏名】カーグ、ジークフリート

【審査官】宮本 博司

(56)【参考文献】

【文献】特表２０１２－５２４３９３（ＪＰ，Ａ）

【文献】特開２００３－０６８８７７（ＪＰ，Ａ）

【文献】特開２００９－０３３１４９（ＪＰ，Ａ）

【文献】中国特許出願公開第１０２３７６７１５（ＣＮ，Ａ）

【文献】米国特許第５５００５４５（ＵＳ，Ａ）

【文献】特開２００３－６８８７７（ＪＰ，Ａ）

【文献】特開平６－９７４６１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ １２／００

(57)【特許請求の範囲】

【請求項1】

１つまたは複数の半導体チャネル層、および１つまたは複数の電気絶縁バリア層を備えるヘテロ構造であって、前記半導体チャネル層および前記電気絶縁バリア層は、第１の方向に交互に重ね合わされる、前記ヘテロ構造と、
前記第１の方向に前記ヘテロ構造に隣接するゲート構造であって、前記ゲート構造は、前記電気絶縁バリア層に隣接するゲート絶縁体層を備える、前記ゲート構造と、
前記第１の方向に直交する第２の方向に前記ヘテロ構造に隣接するドレイン構造と、
前記第２の方向とは反対の方向に前記ヘテロ構造に隣接するソース構造と、
を備えるキャパシタレスＤＲＡＭセル。

【請求項2】

前記ヘテロ構造は、単一の前記電気絶縁バリア層、および単一の前記半導体チャネル層を備える、請求項１に記載のＤＲＡＭセル。

【請求項3】

前記ヘテロ構造は、２つの前記電気絶縁バリア層、および単一の前記半導体チャネル層を備える、請求項１に記載のＤＲＡＭセル。

【請求項4】

前記ヘテロ構造は、２つの前記電気絶縁バリア層、および２つの前記半導体チャネル層を備える、請求項１に記載のＤＲＡＭセル。

【請求項5】

前記ヘテロ構造は、３つの前記電気絶縁バリア層、および２つの前記半導体チャネル層を備える、請求項１に記載のＤＲＡＭセル。

【請求項6】

前記ヘテロ構造は、少なくとも２つの前記電気絶縁バリア層を備え、各前記電気絶縁バリア層は、異なる材料で作製される、請求項１に記載のＤＲＡＭセル。

【請求項7】

前記ヘテロ構造は、少なくとも２つの前記半導体チャネル層を備え、各前記半導体チャネル層は、異なる材料で作製される、請求項１に記載のＤＲＡＭセル。

【請求項8】

前記半導体チャネル層の異なる材料は、少なくとも０．５電子ボルトだけバンド・ギャップ・エネルギーが異なる、請求項７に記載のＤＲＡＭセル。

【請求項9】

前記半導体チャネル層の異なる材料は、少なくとも１０倍だけ電子移動度が異なる、請求項７に記載のＤＲＡＭセル。

【請求項10】

前記ゲート構造は、前記電気絶縁バリア層のうちの１つに隣接する、請求項１に記載のＤＲＡＭセル。

【請求項11】

前記ＤＲＡＭセルは、基板上に配設され、前記ヘテロ構造は、前記基板に隣接する、請求項１に記載のＤＲＡＭセル。

【請求項12】

前記基板は、基板絶縁体層を備え、前記ヘテロ構造は、前記基板絶縁体層に隣接する、請求項１１に記載のＤＲＡＭセル。

【請求項13】

前記電気絶縁バリア層のうちの１つは、前記基板に隣接する、請求項１１に記載のＤＲＡＭセル。

【請求項14】

前記ゲート構造は、前記第１の方向にのみ前記ヘテロ構造に隣接する、請求項１に記載のＤＲＡＭセル。

【請求項15】

前記ゲート構造は、前記ヘテロ構造を埋める、請求項１に記載のＤＲＡＭセル。

【請求項16】

前記ゲート構造は、前記第２の方向に前記ヘテロ構造と整合される、請求項１５に記載のＤＲＡＭセル。

【請求項17】

各前記半導体チャネル層および各前記電気絶縁バリア層は、前記ソース構造と前記ドレイン構造の両方に隣接する、請求項１に記載のＤＲＡＭセル。

【請求項18】

前記ヘテロ構造は、前記第２の方向に測定される１ナノメートルから７５ナノメートルの全長を有する、請求項１に記載のＤＲＡＭセル。

【請求項19】

前記第１の方向および前記第２の方向に直交する第３の方向に測定される前記ヘテロ構造の全幅は、前記第２の方向に測定される前記ヘテロ構造の全長の２０倍から２００倍である、請求項１に記載のＤＲＡＭセル。

【請求項20】

前記第１の方向に測定される各前記半導体チャネル層の厚さは、前記第１の方向に測定される各前記電気絶縁バリア層の厚さの１．５倍から５倍である、請求項１に記載のＤＲＡＭセル。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、集積半導体メモリ・デバイスに関し、より具体的には、キャパシタレス・ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）セルに関する。

【背景技術】

【0002】

ＤＲＡＭは、データを容量性構造に正または負の電荷として記憶する。キャパシタンス、およびそれへのアクセスを制御するトランジスタを提供する構造は、集合的にＤＲＡＭセルと呼ばれる。それらは、ＤＲＡＭアレイ内の基本的なビルディング・ブロックである。複数のＤＲＡＭメモリ・セルの変形例が存在するが、最新のＤＲＡＭに最もよく使用される変形例は、１トランジスタ、１キャパシタ（１Ｔ１Ｃ）セルである。トランジスタは、書き込み動作中に電流をキャパシタに入れ、読み出し動作中にキャパシタを放電するために使用される。

【発明の概要】

【0003】

一態様では、本発明は、キャパシタレスＤＲＡＭセルに関する。セルは、ヘテロ構造と、第１の方向にヘテロ構造に隣接するゲート構造と、第１の方向に直交する第２の方向にヘテロ構造に隣接するドレイン構造と、第２の方向とは反対の方向にヘテロ構造に隣接するソース構造とを備える。ヘテロ構造は、１つまたは複数の半導体チャネル層、および１つまたは複数の電気絶縁バリア層を備え、チャネル層およびバリア層は、第１の方向に交互に重ね合わされる。

【0004】

キャパシタレスＤＲＡＭセル（要するに、「セル」）の実施形態は、伝統的なＭＯＳＦＥＴ型チャネルを置き換えるヘテロ構造から生じる利点を有し得る。各チャネル層は、隣接したソース構造、ゲート構造、およびドレイン構造に印加される電圧の設定に応じて、正または負の第２の方向に電荷キャリア（電子または正孔あるいはその両方）の貯蔵またはその輸送を可能にすることができるある体積の材料とさらにみなされ得るが、各バリア層は、電気絶縁であり、したがって、バリア層を越える、すなわち、正または負の第１の方向の電荷キャリアの輸送を防ぐことができる。結果として、各バリア層は、正または負の第１の方向の電荷キャリアの移動を伴う（例えば、ヘテロ構造の再結合またはトンネリング・アウト（tunneling out）による）損失効果を抑制するまたは妨げることによって、電子または正孔あるいはその両方の保持時間の増加に寄与することができる。

【0005】

一実施形態では、ヘテロ構造は、単一のバリア層、および２つのチャネル層を備える。ヘテロ構造におけるチャネル層およびバリア層の代替構成との組合せにおいて、これは、バリア層が、２つのチャネル層をゲート構造に向いている１つのチャネル層とゲート構造とは反対に向いている１つのチャネル層とに分離していることを意味する。例えば、負の電圧がゲート構造に印加される場合、ゲート構造は、正孔を引きつけ、電子を反発することになり、したがって、ゲート構造を向いているチャネル層を「正孔チャネル」と呼び、ゲート構造とは反対に向いているチャネル層を「電子チャネル」と呼ぶことができる。代わりに、正の電圧がゲート構造に印加される場合、ゲート構造は、電子を引きつけ、正孔を反発することになり、したがって、この場合には、ゲート構造に向いているチャネル層を「電子チャネル」と呼び、ゲート構造とは反対に向いているチャネル層を「正孔チャネル」と呼ぶことができる。

【0006】

さらなる態様では、本発明は、キャパシタレスＤＲＡＭセルを製造する方法に関する。この方法は、
１つまたは複数の半導体チャネル層および１つまたは複数の電気絶縁バリア層を備え、チャネル層およびバリア層は、第１の方向に交互に重ね合わされる、ヘテロ構造を形成することと、
第１の方向にヘテロ構造に隣接するゲート構造を形成することと、
第１の方向に直交する第２の方向にヘテロ構造に隣接するドレイン構造を形成することと、
第２の方向とは反対の方向にヘテロ構造に隣接するソース構造を形成することと、を含む。

【0007】

以下に、本発明の実施形態は、ほんの一例として、図面を参照することによってより詳細に説明される。

【図面の簡単な説明】

【0008】

【図1A】論理状態「０」を記憶するキャパシタレスＤＲＡＭセルの概略断面図である。

【図1B】論理状態「１」を記憶するキャパシタレスＤＲＡＭセルの概略断面図である。

【図1C】キャパシタレスＤＲＡＭセルの２つのＩ－Ｖ曲線に関する図である。

【図1D】論理状態「０」のための書き込み動作中のキャパシタレスＤＲＡＭセルの概略断面図である。

【図1E】論理状態「１」のための書き込み動作中のキャパシタレスＤＲＡＭセルの概略断面図である。

【図2】ゲート構造およびチャネル層を接続するバリア層を特徴として備えている例示的なキャパシタレスＤＲＡＭセルの概略断面図である。

【図3】２つのチャネル層を接続するバリア層を特徴として備えている例示的なキャパシタレスＤＲＡＭセルの概略断面図である。

【図4】基板およびチャネル層を接続するバリア層を特徴として備えている例示的なキャパシタレスＤＲＡＭセルの概略断面図である。

【図5】２つのバリア層および１つのチャネル層を特徴として備えている例示的なキャパシタレスＤＲＡＭセルの概略断面図である。

【図6】３つのバリア層および２つのチャネル層を特徴として備えている例示的なキャパシタレスＤＲＡＭセルの概略断面図である。

【図7A】キャパシタレスＤＲＡＭセルをテストするための２つの入力信号に関する図である。

【図7B】テストするための２つの入力信号の受信に応答するキャパシタレスＤＲＡＭセルの出力信号の図である。

【図7C】テストするための２つの入力信号の受信に応答するキャパシタレスＤＲＡＭセルの出力信号の図である。

【図7D】テストするための２つの入力信号の受信に応答するキャパシタレスＤＲＡＭセルの出力信号の図である。

【図8】２つの入力信号を使用してテストされたキャパシタレスＤＲＡＭセルのドレイン電流応答を示す図である。

【発明を実施するための形態】

【0009】

この数１０年間は、ＤＲＡＭなどの揮発性メモリのメモリ・セル・サイズを減少させるためにかなりの研究努力を引き起こしてきた。今日現在、ＤＲＡＭセルは、その外部キャパシタによってサイズが制限されることになっている。さらなる小型化を可能にするための有望な手法の１つは、情報を表す電荷キャリアを貯蔵するために、代わりに、キャパシタを除外し、トランジスタのブラインド・キャパシタンス（blind capacitance）を使用するものである。典型的には、ＤＲＡＭセルに使用されるトランジスタ構造は、順に配置されたソース構造、チャネル構造、およびドレイン構造、ならびにチャネル構造に隣接するゲート構造を実現する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の派生物である。

【0010】

ＡＲＡＭおよびＭＳＤＲＡＭなどのそのようなキャパシタレス１トランジスタ（「１Ｔ」）ＤＲＡＭセルについてのいくつかの候補が提案されている。これらのデバイスは、いわゆる基板浮遊効果を使用して、ゲートおよびドレインまたはゲートおよびソースが反対符号のバイアス電圧にかけられるときにバンド間トンネリングによって正孔および電子をチャネルに注入する。それに続く保持時間中、注入された電荷キャリアの十分な部分がチャネルに残り、セル状態は、トランジスタを通って流れるドレイン・ソース電流に関するメモリ効果を使用して読み出すことができる。この有望な概念は、機能的な１Ｔ ＤＲＡＭセルを実証するためにすでに使用されており、ＤＲＡＭスケーリングに向けて進めるいくつかのやり方の単に１つとみなされる。

【0011】

この技術についての重要な課題は、正孔保持時間を増加させること、およびドレイン・ソース電流を増加させること（または代替として、必要な駆動バイアス電圧の減少）を含む。別の課題は、スケーラビリティであり、総チャネル厚さは、典型的には再結合率が電荷キャリア密度に関して増加するので大きくスケール変更することができない。

【0012】

キャパシタレスＤＲＡＭセルのいくつかの設計が実証されている。今日現在、電荷キャリア保持時間およびドレイン・ソース電流の増加は、十分な市場実行可能性（market viability）に到達するために望ましい。

【0013】

明確にするために、使用されるいくつかの用語または本開示全体を通じて示唆される条件を以下に定義する。

【0014】

キャパシタレスＤＲＡＭセルのヘテロ構造に使用される材料は、やはり半導体および絶縁体を含む。各半導体チャネル層は、純粋な（非ドープ）半導体、真性半導体（等しい個数の励起された電子ｎおよび正孔ｐを有するドープまたは非ドープのｉ型）、または（１０^１８ｃｍ^－３以下のドーパント濃度を有する）ドープ半導体で作製され得る。各絶縁（非電導性）バリア層は、ドーピングまたはゲーティングなどの技術を使用して電気伝導性を増大できる材料で作製することができる。

【0015】

キャパシタレスＤＲＡＭセルは、第１の方向に交互に重ね合わされているチャネル層およびバリア層を備えるヘテロ構造を特徴として備えている。用語「重ね合わせる」、「重ね合わされる」などは、第１の方向が垂直と一致することを必ずしも示唆しない。実際には、水平方向を含む任意の第１の方向にヘテロ構造の層を互いに積み重ねることが可能であり得る。

【0016】

メモリ・セルは、半導体ウェハなどの基板上に形成することができるが、必ずしもそうでなくてもよい。詳細には、メモリ・セルは、セミコンダクタ・オン・インシュレータ（ＳＯＩ）デバイスであり得る。基板上に形成される場合、基板には、バイアス電圧が供給されてもよく、すなわち、基板は、第２のゲートまたはバック・ゲートとして使用されてもよい。同様に、ソース構造、ゲート構造、ドレイン構造、および該当する場合、基板は、（バイアス）電圧の供給または電流の確立あるいはその両方を可能にするために電気接触を用いて実現することができ、電界効果トランジスタのソース、ゲート、ドレイン、および任意選択でバック・ゲートを実現するためにそれぞれ適合されるｎ型ドープ半導体、ｐ型ドープ半導体、真性半導体、またはｉ型半導体、金属、ｈｉｇｈ－ｋもしくはｌｏｗ－ｋ誘電体、または絶縁体、あるいはその組合せなどの材料の任意の適切な既知または将来の構造を含むことができる。

【0017】

キャパシタレスＤＲＡＭセルは、以下のように動作することができる。ヘテロ構造のチャネル層内に存在する電荷キャリアは、情報の１ビットの少なくとも２つの状態「１」および「０」をエンコードすることができる。非限定の純粋に例示的な例では、「１」を書き込み動作は、ゲート構造に負の電圧を与えるとともに、ドレイン構造に正の電圧を与えることを含むことができ、それによって正孔がバンド間トンネリングによってゲート構造に向いているチャネル層または領域に注入され、電子がバンド間トンネリングによってゲート構造とは反対に向いているチャネル層または領域に注入される。注入される電子の個数は、注入される正孔の個数に静電的に結合される。電荷キャリアは、基板浮遊効果によりいくらかの時間にわたってヘテロ構造に滞在する。例では、「０」を書き込み動作は、ほぼ平らなバンドのバイアス状態（すなわち、ゲート構造をわずかに正の電圧に設定し、ソース構造およびドレイン構造をゼロ電圧に設定すること）によってヘテロ構造から電荷キャリアを空にすることを含む。

【0018】

読み出し動作中、小さいドレイン・バイアスが適用され、ドレイン電流が測定される。「１」状態におけるヘテロ構造内部の電荷キャリアの過剰は、「０」状態における電流と比較して、ドレイン電流（の絶対値）が増加する結果となる。例では、状態「０」または「１」は、ゲート構造に負のバイアス電圧を供給することによってさらに保存される。セルがバック・ゲート上に実施される場合、それは例全体にわたって正のバック・ゲート・バイアス電圧に対して設定される。

【0019】

一実施形態によれば、ヘテロ構造は、単一のバリア層、および単一のチャネル層を備える。ヘテロ構造におけるチャネル層およびバリア層の代替構成との組合せにおいて、これは、バリア層が、ゲート構造、またはゲート構造とは反対に向いている側でヘテロ構造に隣接する任意の構造からチャネル層を絶縁することを意味する。これは、ヘテロ構造から外への電荷キャリアの自発的な移動もしくはトンネリングまたはその両方を抑圧することによって、ならびに／あるいは正または負の第１の方向にヘテロ構造に隣接する任意の構造からのさらなる電荷キャリアとのそれらの自発的な再結合を抑圧することによって、電荷キャリア保持時間の増加という利益をもたらすことができる。

【0020】

一実施形態によれば、ヘテロ構造は、２つのバリア層および２つのチャネル層を備える。ヘテロ構造におけるチャネル層およびバリア層の代替構成との組合せにおいて、これは、バリア層の一方が、互いから２つのチャネル層を分離しており、バリア層の他方が、ゲート構造に面しているバリア層をゲート構造から絶縁しているまたはゲート構造とは反対に向いているバリア層をヘテロ構造に隣接するさらなる構造から絶縁していることを意味する。これは、ヘテロ構造から外への電荷キャリアの自発的な移動またはトンネリングあるいはその両方を抑圧することによって、ならびに／あるいは正または負の第１の方向にヘテロ構造に隣接する任意の構造からのさらなる電荷キャリアとのそれらの自発的な再結合を抑圧することによって、２つのチャネル層を分離するバリア層、および電荷キャリア保持時間のさらなる増加により、電荷キャリア保持時間の増加または小型化の能力の改善あるいはその両方という利点を有することができる。バリア層の１つがゲート構造とは反対に向いている前記位置に配置される構成は、ゲート構造が、ヘテロ構造から外への電荷キャリア・マイグレーションの実質的な抑圧をすでにもたらしているヘテロ構造に隣接する酸化物層または他の絶縁層を含む場合に有用であり得る。

【0021】

一実施形態によれば、ヘテロ構造は、異なるバリア層材料で作製された少なくとも２つのバリア層を備える。異なるバリア層材料の選択は、バリア層を作製するのに適したような本明細書中で述べた材料を含み得るが、それらに限定されない。異なるバリア層材料で作製されたバリア層を実現することは、正または負の第１の方向にヘテロ構造における電荷キャリアの移動を制限する能力の改善という利益をもたらすことができる。より正確には、バリア層の一部または全部は、電荷キャリア（すなわち、電子または正孔）の一方の種類について、他方についてよりも有効に前記移動を抑圧するバリア層材料から製造することができる。

【0022】

これは、セルの動作中、典型的には、所与のバリア層によって選択的に制限される電荷キャリアの一部の種類がバリア層の位置で局所化されることが期待できる場合に有用であり得る。例えば、セルが、ゲート構造に負の電圧を供給することによって、セルをそのプログラムされた状態に維持するように、すなわち、ヘテロ構造の内部の「０」または「１」状態を表す１セットの注入された電荷キャリアを維持するように設計されている場合、任意の注入された正孔がゲート構造の近くに、すなわちゲート構造に面しているチャネル層の近くに移動し、一方、対応する注入された電子が、ゲート構造と反対にあるヘテロ構造の側へ、すなわち、ゲート構造とは反対に向いているチャネル層へ移動することが期待され得る。この例では、ゲート構造と正孔チャネル層との間で正孔を選択的に通さないバリア層を用意することによって正孔をそれらの正孔チャネル層に閉じ込められたままにし、またはゲート構造の反対側でヘテロ構造に隣接する任意の構造と電子チャネル層との間で電子を選択的に通さないバリア層を用意することによって電子をそれらの電子チャネル層に閉じ込められたままにし、あるいはその両方をすることを可能にし得る。選択的に通さないバリア層材料の特定の選択は、絶縁されるそれぞれのチャネル層または所与のバリア層に隣接する任意の他の構造を作製する材料に依存することが可能であり得る。

【0023】

一実施形態によれば、ヘテロ構造は、異なるチャネル層材料で作製された少なくとも２つのチャネル層を備える。異なるチャネル層材料の選択は、チャネル層を作製するのに適したような本明細書中で述べた材料を含み得るが、それらに限定されない。異なるチャネル層材料で作製されたチャネル層を実現することは、電荷キャリア（すなわち、電子または正孔）の一方の種類にカスタマイズされている特定の特性を有するチャネル層の一部または全部を設計する可能性をもたらすことができる。

【0024】

例えば、各チャネル層における電荷キャリア移動度が増加する方へ２つのチャネル層を特徴として備えている、すなわちチャネル層の一方に、高い電子移動度を有するチャネル層材料を選び、他方のチャネル層に、明らかな正孔マイグレーションが高速であるチャネル層材料を選ぶ、ヘテロ構造を最適化することも可能であり得る。これは、正または負の第２の方向のヘテロ構造の伝導性を増加させ、したがってセルのドレイン・ソース電流を増加させることができる。しかしながら、隣接構造への適合性を助ける電荷キャリアまたは結晶格子特性に影響を及ぼすスピン特性などの電荷キャリアの一部の種類に特有または不特定であり得る他の基準が、適切な異なるチャネル層材料を選択するために考慮に入れられてもよい。

【0025】

電荷キャリア特有の特性を有する異なるチャネル層を実現することは、セルの動作中、典型的には、所与のチャネル層内に選択的に貯蔵される電荷キャリアの一部の種類が、チャネル層の位置で局所化されることが期待できる場合に有用であり得る。例えば、ゲート構造に負の電圧を供給することによって、セルがセルをそのプログラムされた状態に維持するように、すなわち、ヘテロ構造の内部の「０」または「１」状態を表す１セットの注入された電荷キャリアを維持するように設計されている場合、任意の注入された正孔がゲート構造の近くに、すなわちゲート構造に面しているチャネル層の近くに移動し、一方、対応する注入された電子が、ゲート構造と反対にあるヘテロ構造の側へ、すなわち、ゲート構造とは反対に向いているチャネル層へ移動することが期待され得る。この例では、正孔に対して所望の特性を有する材料をゲート構造に面しているチャネル層のためのチャネル層材料として選択することが可能であり得、または電子に対して所望の特性を有する材料をゲート構造とは反対に向いているチャネル層のためのチャネル層材料として選択することが可能であり得、あるいはその両方である。選択的に最適化されたチャネル層材料の特定の選択が、所与のチャネル層を絶縁する隣接バリア層、または所与のチャネル層に隣接する任意の他の構造を作製する材料に依存することが可能であり得る。

【0026】

一実施形態によれば、異なるチャネル層材料は、少なくとも０．５電子ボルトだけバンド・ギャップ・エネルギーが異なる。これは、バンド・ギャップ・エンジニアリングによってチャネル層の一部または全部を最適化することを可能にし得る。例えば、より狭いバンド・ギャップはトンネリングによって明らかな正孔輸送率を増加させることができるので、正孔輸送専用であるチャネル層を実現するために低いバンド・ギャップ・エネルギー（またはより一般的には、同程度に低いバンド・ギャップ・エネルギー、または言い換えれば、同程度に狭いバンド・ギャップ）を有するチャネル層材料を使用することができる。これにより、専用の正孔チャネル層から正孔を注入および一掃する時間をより短くすることができ、したがってセルの読み出し／書き込みサイクル時間を増加させる。

【0027】

一実施形態によれば、異なるチャネル層材料は、少なくとも１０倍だけ電子移動度が異なる。これは、電子輸送専用であるチャネル層を実現するためにチャネル層のうちの１つまたは複数（すなわち、より高い電子移動度を有するもの）を捧げることを可能にし得る。これは、例えば、読み取り中にそれが使用できるときに、セルのドレイン・ソース電流を増加させることを可能にする。

【0028】

一実施形態によれば、ゲート構造は、バリア層の１つに隣接している。このようにして、ヘテロ構造のチャネル層は、ゲート電流の蓄積を防ぐことができるようにゲート構造から絶縁することができる。バリア層がゲート構造に隣接するこの場合には、典型的には、今日、これがＦＥＴ製造全体を通して行われるとき、ゲート絶縁体層（例えば、酸化物層）を有するゲート構造を用意することは不必要であり得ることに留意されたい。これは、キャパシタレスＤＲＡＭセルの製造プロセスの単純化をもたらすことができる。さらに、これにより、ゲート構造への電荷キャリアの自発的な移動もしくはヘテロ構造のトンネリング・アウトを防ぐもしくは妨害することができ、またはゲート構造からの電荷キャリアとの自発的な再結合を防ぐもしくは妨害することができ、あるいはその両方をすることができる。

【0029】

一実施形態によれば、ゲート構造は、バリア層に隣接するゲート絶縁体層を備える。ゲート絶縁体層は、酸化物などの電気絶縁体で作製することができ、ゲート構造がバイアスされるときに電界効果によるヘテロ構造における電荷キャリアの制御を可能にするためにヘテロ構造とゲート構造の間の電荷キャリアの交換を防ぐことができる。上述したように、ヘテロ構造がバリア層を用いてゲート構造に隣接している場合、ゲート絶縁体層を有するゲート構造を用意することは不要であり得るが、さらにゲート絶縁体層を有するゲート構造を実現することがやはり有用であり得、これは、ゲート構造を所望の電圧に設定することを可能にするために、ゲート構造に面しているチャネル層とゲート構造に実現される伝導性材料との間の総絶縁体厚さを増大させることができるからである。より高い総絶縁体厚さは、ゲートとヘテロ構造との間のリーク電流の確率を減少させることができ、またはゲート構造により高い電圧を供給することを可能にすることができ、あるいはその両方をすることができる。

【0030】

一実施形態によれば、セルは、基板上に配設され、ヘテロ構造は、基板に隣接する。これは、セルの機械的安定性を増加させ、バック・ゲート電圧をヘテロ構造に印加する可能性をもたらし、キャパシタレスＤＲＡＭセルをダブル・ゲート・デバイスにさせることができる。

【0031】

一実施形態によれば、バリア層の１つは、基板に隣接している。このようにして、ヘテロ構造のチャネル層は、バック・ゲート電流の蓄積を防ぐことができるように基板から絶縁することができる。バリア層が基板に隣接するこの場合には、今日これはセミコンダクタ・オン・インシュレータ（ＳＯＩ）デバイスの製造においてしばしば行われるので、基板絶縁体層（例えば、埋められた酸化物層）を有する基板を用意することが不要であり得ることに留意されたい。これは、キャパシタレスＤＲＡＭセルの製造プロセスの単純化をもたらすことができる。さらに、これにより、ヘテロ構造への電荷キャリアの自発的な移動もしくは基板へのトンネリング・アウトを防ぐもしくは妨害することができ、または基板からの電荷キャリアとの自発的な再結合を防ぐもしくは妨害することができ、あるいはその両方をすることができる。

【0032】

一実施形態によれば、基板は、基板絶縁体層、および基板絶縁体層に隣接するヘテロ構造を備える。基板絶縁体層は、限定するものではないが、埋められた酸化物層を含む酸化物などの電気絶縁体で作製することができ、ヘテロ構造と基板の間の電荷キャリアの交換を防ぐことができる。これは、バック・ゲート構造がバイアスされるときに電界効果によるヘテロ構造における電荷キャリアの制御を可能にするために、バック・ゲート構造として基板を実現するのに有益であり得る。上述したように、ヘテロ構造がバリア層を用いて基板に隣接している場合、基板絶縁体層を有する基板を用意することは不要であり得るが、基板がバック・ゲート構造を実現する場合、さらにゲート絶縁体層を有するバック・ゲート構造を実現することがやはり有用であり得、これは、バック・ゲート構造を所望の電圧に設定することを可能にするために、バック・ゲート構造に面しているチャネル層とバック・ゲート構造に実現される伝導性材料との間の総絶縁体厚さを増大させることができるからである。より高い総絶縁体厚さは、バック・ゲートとヘテロ構造との間のリーク電流の確率を減少させることができ、またはバック・ゲート構造により高い電圧を供給することを可能にすることができ、あるいはその両方をすることができる。

【0033】

一実施形態によれば、ゲート構造は、第１の方向にのみヘテロ構造に隣接する。これは、電圧バイアスがゲート構造に印加される場合に、ヘテロ構造により均一な向けられた電場を及ぼすことを可能にし得る。したがって、これは、場の非対称性のためにバリア層を迂回する電荷キャリアにより、リーク電流の可能性を減少させることができる。

【0034】

一実施形態によれば、ゲート構造は、ヘテロ構造を埋める。これにより、ゲート構造がヘテロ構造をアンダーカットするのを防ぎ、したがって電荷キャリア注入、保持、および排出の効率を増大させることができる。言い換えれば、電荷キャリアの個数および速度は、注入中に増加することができ、ヘテロ構造における電荷キャリアの保持時間が増加することができ、ヘテロ構造からの電荷キャリアの排出は、ヘテロ構造をアンダーカットするゲート構造を有するセルと比較して加速することができる。

【0035】

一実施形態によれば、ゲート構造は、第２の方向に、およびこの第２の方向とは反対の方向にヘテロ構造と整合される。これは、ゲート構造が、ヘテロ構造をアンダーカットすることと、ソース構造またはドレイン構造あるいはその両方と一部重なることとの両方を防ぐことができる。アンダーカット・ゲート構造を避けることで、上述したように、電荷キャリア注入、保持、および排出の効率を増加させることができるが、一部重なるゲート構造を避けることで、電界効果によるソース領域またはドレイン領域あるいはその両方における電荷キャリアに影響を及ぼす確率を減少させることができ、したがって、ドレイン・ソース電流を増加させることができる。

【0036】

一実施形態によれば、各チャネル層および各バリア層、ソース構造とドレイン構造の両方に隣接する。これにより、バリア層を迂回するヘテロ構造における電荷キャリアによって引き起こされるリーク電流の確率を減少させることができる。

【0037】

一実施形態によれば、各バリア層は、バリア層ごとに、シリコン、酸化シリコン、酸化インジウム、およびリン化インジウムからなる群から選択されるバリア層材料で作製される。一実施形態によれば、各チャネル層は、チャネル層ごとに、ヒ化インジウム、ヒ化ガリウム、ヒ化インジウム・ガリウム、酸化インジウム・スズ、ゲルマニウム、およびシリコン・ゲルマニウムからなる群から選択されるチャネル層材料で作製される。

【0038】

これらの材料は、ヘテロ構造における電荷キャリアの効率的な貯蔵および輸送を可能にすることができる。結晶構造における欠陥の確率を減少させるために、化学的にまたは結晶学的にあるいはその両方でヘテロ構造における同様の材料に隣接することが有用であり得る。例示的な例では、ヘテロ構造は、ヒ化インジウムで作製されたチャネル層によって隣接された、酸化インジウムで作製されたバリア層によって隣接された、ヒ化インジウム・ガリウムで作製されたチャネル層を備える。本明細書中に開示されたキャパシタレスＤＲＡＭセルは、主に、セルの構造に関し、概して材料不可知論的（material-agnostic）であることが強調される。

【0039】

一実施形態によれば、ヘテロ構造は、第２の方向に測定される全長、１ナノメートルから７５ナノメートルを有する。この寸法範囲は、より高い読み出し／書き込みサイクル・スピード、および／あるいはソース、ゲート、もしくはドレイン構造またはその組合せに印加されるより低い電圧を用いてセルを動作させることを可能にすることができ、ソースとドレインの間の静電誘導の確率を減少させることができる。

【0040】

一実施形態によれば、第１の方向に測定される各チャネル層の厚さは、第１の方向に測定される各バリア層の厚さの１．５倍から５倍である。この寸法範囲は、電荷キャリアを貯蔵するさらなる体積を有するチャネル層をもたらすことができ、したがって、ヘテロ構造のキャパシタンスを増加させることができる。これにより、セルの「１」の状態および「０」の状態を表す読み取りドレイン電流の差または比あるいはその両方の増加という結果にもなり得る。

【0041】

次に、図面を見ると、図１は、キャパシタレスＤＲＡＭセルの動作の一般的原理を示す。図１Ａ、図１Ｂ、図１Ｄ、および図１Ｅは、キャパシタレスＤＲＡＭセル１００の概略断面図をそれぞれ示す。セル１００は、基板１０２上に形成され、ソース構造１０４、チャネル構造１１０、ドレイン構造１０８、およびゲート構造１０６、１０７を備える。ソース構造１０４およびドレイン構造１０８は、チャネル構造１１０に隣接する。ソース構造１０４、チャネル構造１１０、およびドレイン構造１０８は、基板１０２に隣接する。ゲート構造１０６、１０７は、ゲート電極１０６とチャネル構造１１０を接続するゲート電極１０６およびゲート絶縁体１０７を備える。ソース構造１０４、ゲート電極１０６、およびドレイン構造１０８、ならびに基板１０２は、ソース電圧Ｖ_Ｓをソース構造１０４に供給し、フロント・ゲート電圧Ｖ_ＦＧをゲート電極１０６に供給し、ドレイン電圧Ｖ_Ｄをドレイン構造１０８に供給し、バック・ゲート電圧Ｖ_ＢＧを基板１０２に供給するための端子によって電気接触される。

【0042】

セル１００は、チャネル構造１１０内で（「＋」と名付けられた小さい円として示される）正孔を捕獲することによって論理状態「０」および「１」をエンコードするために適合されている。図１Ａおよび図１Ｂは、電圧Ｖ_Ｓ＝０Ｖ（ボルト）、Ｖ_ＦＧ＜０Ｖ、Ｖ_Ｄ＝０Ｖ、およびＶ_ＢＧ＞０Ｖの組合せがチャネル構造１１０に捕獲された正孔を維持するように印加される「ホールド」状態におけるセル１００をそれぞれ示す。設定Ｖ_ＦＧ＜０ＶおよびＶ_ＢＧ＜０Ｖは、正孔がゲート絶縁体１０７の近くに集められることを確実にし、（「－」と名付けられた小さい円として示される）任意の電子は、基板１０２の近くに集められる。図１Ａおよび図１Ｂは、捕獲された正孔の個数と比較してかなり大きい個数の捕獲された電子を共に示す。「０」状態（図１Ａ）において、正孔の個数は、電子の個数と比較して無視することができ、一方、「１」状態（図１Ｂ）において、正孔および電子の個数は、共に増加する。図１Ｂは、電子がチャネル構造１１０のかなりの量の体積を占め、したがって、電子および正孔の分布が一部重なり始めることも示す。

【0043】

図１Ｃは、印加されたバック・ゲート電圧Ｖ_ＢＧの関数としてドレイン・ソース電流Ｉ_ＤＳの２つの曲線１３０、１３１を有する図を示す。図１Ｃは、Ｖ_ＢＧであるときに観察されるそれぞれ測定された曲線が読み出し電圧Ｖ_Ｒに設定されることも示す。「０」状態を表す曲線１３０の測定された電流Ｉ_ＤＳ＝Ｉ_０は、「１」状態を表す曲線１３１の測定された電流Ｉ_ＤＳ＝Ｉ_１よりも著しく低い。

【0044】

図１Ｄおよび図１Ｅは、図１Ａおよび図１Ｂのセル１００を示しているが、「０」状態（図１Ｄ）または「１」状態（図１Ｅ）のどちらかを有するセル１００をプログラムするために、異なる電圧の組合せが印加されている。明確にするために、図１Ｄおよび図１Ｅにおいて、電子は省略されている。「０」状態は、Ｖ_Ｓ＝０Ｖ、Ｖ_ＦＧ＞０Ｖ、Ｖ_Ｄ＝０Ｖ、およびＶ_ＢＧ＞０Ｖを設定することによって書き込まれる。Ｖ_ＦＧ＞０ＶとＶ_ＢＧ＞０Ｖの組合せは、チャネル構造１１０内の電子について引力ポテンシャルをもたらし、電子がチャネル構造１１０の大部分を満たし、存在し得る任意の正孔と再結合することを可能にする。統計的には、これは、フロント・ゲート構造１０６、１０７とバック・ゲートとして働く基板１０２との間の電場の本質的に外側でチャネル構造１１０の境界におけるならびにソース構造１０４およびドレイン構造１０８における電子の欠如に対応する。結果として、正孔は、（図１Ｄにおいて矢印によって示される）ソース構造１０４およびドレイン構造１０８に集中する。言い換えれば、チャネル構造１１０の内側に生成されたポテンシャルの影響は、正孔が自由電荷キャリアであった場合、反発ポテンシャルに等価である。最終的に、チャネル構造１１０が正孔から本質的に欠乏するときに、「０」状態に到達する。

【0045】

図１Ｅは、論理状態「１」のための書き込み動作中のチャネル構造１１０への正孔の注入を示す。この状態は、電圧をＶ_Ｓ＝０Ｖ、Ｖ_ＦＧ＜０Ｖ、Ｖ_Ｄ＞０Ｖ、およびＶ_ＢＧ＞０Ｖに設定することによってプログラムされる。自由電荷キャリアがない空乏領域は、図面の下部におけるドレイン構造１０８とチャネル構造１１０の間の境界と平行である２つの破線によって示される。Ｖ_ＦＧ＜０ＶとＶ_Ｄ＞０Ｖの組合せは、空乏領域内の束縛電子に、その担持原子（carrying atom）を残させ、Ｖ_Ｄ＞０Ｖが電子を引きつけるポテンシャルを生成するドレイン構造１０８の伝導帯にトンネルさせる。類似的に、後に残された正孔は、フロント・ゲート電圧Ｖ_ＦＧ＜０Ｖにより正孔が捕獲されるチャネル構造１１０に移る。キャリア生成プロセスは、図面における反対の矢印によって示される。最終的に、チャネル構造１１０内の正孔密度が飽和に到達し、動的平衡またはＶ_Ｄが０Ｖに戻るように設定されるときに、「１」状態に到達する。

【0046】

図２～図６は、例示的なキャパシタレスＤＲＡＭセル２００の概略断面図をそれぞれ示す。各図面において、示されたセル２００は、ヘテロ構造と、第１の方向にヘテロ構造に隣接するゲート構造１０６、１０７と、第１の方向に直交する第２の方向にヘテロ構造に隣接するドレイン構造１０８と、第２の方向とは反対の方向にヘテロ構造に隣接するソース構造１０４とを備える。ヘテロ構造は、交互に重ね合わされた配置で１つまたは複数の半導体チャネル層２１０、３１０、３１２、４１０、５１０、６１０、６１２、および１つまたは複数の電気絶縁バリア層２２０、３２０、４２０、５２０、５２２、６２０、６２２、６２４を備える。限定することなく、図２～図６によって示される特定の例は、ゲート構造１０６、１０７がヘテロ構造に隣接するゲート電極１０６およびゲート絶縁体層１０７を備え、セル２００の構成要素が基板１０２上に設けられることを示す。ヘテロ構造の詳細な実施は、図面間で変わり、以下に説明される。

【0047】

図２において、ヘテロ構造は、１つのチャネル層２１０と、チャネル層２１０およびゲート絶縁体層１０７を接続する１つのバリア層２２０とを備える。バリア層２２０の絶縁効果は、ゲート構造１０６、１０７に移動またはトンネルすることによって、チャネル層２１０中に存在し得る電荷キャリア（電子または正孔）がチャネル層２１０から離れるのを妨げるまたは防ぐことができる。したがって、ゲート構造１０６、１０７に隣接する１つのバリア層２２０を有する１つのチャネル層２１０の利用により、チャネル層２１０における電荷キャリアの保持時間の増加という結果になり得る。

【0048】

図３において、ヘテロ構造は、２つのチャネル層３１０、３１２、ならびにチャネル層３１０およびチャネル層３１２を接続する１つのバリア層３２０を備える。バリア層３２０の絶縁効果は、チャネル層３１０中に存在し得る電荷キャリアがチャネル層３１２に移動することによってチャネル層３１０から離れるのを妨げるまたは防ぐことができ、チャネル層３１２中に存在し得る電荷キャリアがチャネル層３１０に移動することによってチャネル層３１２から離れるのを妨げるまたは防ぐことができ、したがって、チャネル層３１０中に存在し得る電荷キャリアがチャネル層３１２中に存在し得る反対電荷の電荷キャリアと再結合するのを妨げるまたは防ぐことができる。したがって、１つのバリア層３２０を有する２つのチャネル層３１０、３１２の利用により、チャネル層３１０、３１２中の電荷キャリアの保持時間の増加という結果になり得る。

【0049】

図４において、ヘテロ構造は、１つのチャネル層４１０と、チャネル層４１０および基板１０２を接続する１つのバリア層４２０とを備える。バリア層４２０の絶縁効果は、チャネル層４１０中に存在し得る電荷キャリアが基板１０２に移動またはトンネルすることによってチャネル層４１０から離れるのを妨げるまたは防ぐことができる。したがって、基板に隣接する１つのバリア層４２０を有する１つのチャネル層４１０の利用により、チャネル層４１０中の電荷キャリアの保持時間の増加という結果になり得る。

【0050】

概して、ヘテロ構造の内部の異なる隣り合わない位置で実現されたバリア層は、互いに組み合わせることができる。図５および図６は、そのような可能な組合せのうちの１つをそれぞれ示す。

【0051】

図５において、ヘテロ構造は、１つのチャネル層５１０と、チャネル層５１０およびゲート絶縁体層１０７を接続する１つのバリア層５２２と、チャネル層５１０および基板１０２を接続する１つのバリア層５２０とを備える。バリア層５２２の絶縁効果は、チャネル層５１０中に存在し得る電荷キャリアがゲート構造１０６、１０７に移動またはトンネルすることによってチャネル層５１０から離れるのを妨げるまたは防ぐことができる。同様に、バリア層５２０の絶縁効果は、そのような電荷キャリアが基板１０２に移動またはトンネルすることによってチャネル層５１０から離れるのを妨げるまたは防ぐことができる。したがって、２つのバリア層５２０、５２２を有する１つのチャネル層５１０の利用は、チャネル層５１０中の電荷キャリアの保持時間の増加という結果になり得る。

【0052】

図６において、ヘテロ構造は、２つのチャネル層６１０、６１２と、チャネル層６１２およびゲート絶縁体層１０７を接続する１つのバリア層６２４と、チャネル層６１０およびチャネル層６１２を接続する１つのバリア層６２２と、チャネル層６１０および基板１０２を接続する１つのバリア層６２０とを備える。バリア層６２４の絶縁効果は、チャネル層６１２中に存在し得る電荷キャリアがゲート構造１０６、１０７に移動またはトンネルすることによってチャネル層６１２から離れるのを妨げるまたは防ぐことができる。同様に、バリア層６２０の絶縁効果は、そのような電荷キャリアが基板１０２に移動またはトンネルすることによってチャネル層６１０から離れるのを妨げるまたは防ぐことができ、バリア層６２２の絶縁効果は、チャネル層６１０中に存在し得る電荷キャリアがチャネル層６１２に移動することによってチャネル層６１０から離れるのを妨げるまたは防ぐことができ、チャネル層６１２中に存在し得る電荷キャリアがチャネル層６１０に移動することによってチャネル層６１２から離れるのを妨げるまたは防ぐことができ、チャネル層６１０中に存在し得る電荷キャリアがチャネル層６１２中に存在し得る反対電荷の電荷キャリアと再結合するのを妨げるまたは防ぐことができる。したがって、３つのバリア層６２０、６２２、６２４を有する２つのチャネル層６１０、６１２の利用により、チャネル層６１０、６１２における電荷キャリアの保持時間の増加という結果になり得る。

【0053】

図７Ａ～図７Ｄは、異なる寸法のチャネル構造１１０を実現するプロトタイプに関して測定されたキャパシタレスＤＲＡＭセル１００の性能に対するチャネル構造１１０の幅および長さの影響を示す。チャネル構造１１０の長さは、第２の方向のチャネル構造１１０の全体寸法として定められ、これは、ソース構造１０４とゲート構造１０８の間の距離に等価であり得る。チャネル構造１１０の幅は、チャネル構造１１０の長手方向の広がりの主方向のチャネル構造１１０の全体寸法として定められ、これは、第１の方向に直交し、第２の方向とは異なり、限定するものではないが、第２の方向に直交し得る。

【0054】

図７Ａは、キャパシタレスＤＲＡＭセルをテストするための２つの入力信号７００、７０２に関する図を示す。曲線７００は、フロント・ゲート電圧Ｖ_ＦＧを時間の関数として示し、曲線７０２は、ドレイン電圧Ｖ_Ｄを時間の関数として示す。曲線７００と曲線７０２の両方は、約４０マイクロ秒（μｓ）のサイクル時間を有する一連の矩形パルスを示す。各パルスは、約５０％の時間デューティを用いてそれぞれの電圧を特定のバイアス・レベルから一時的な一定のパルス電圧レベルへ置き換える。バイアス・レベルは、Ｖ_ＦＧについて－０．５Ｖ（ボルト）であり、Ｖ_Ｄについて０．０Ｖである。

【0055】

第１のサイクルにおいて、「書き込み０」が「Ｗ_０」と名付けられ、Ｖ_ＦＧは＋１．０Ｖへ上昇し、Ｖ_Ｄはバイアス・レベルに留まる。これにより、論理状態「０」が用意されるようにチャネル構造１１０からの正孔の排出が引き起こされる。Ｉｎサイクル２～６において、「読み込み」が「Ｒ」と名付けられ、Ｖ_ＦＧはバイアス・レベルに留まり、Ｖ_Ｄは＋０．５Ｖに上昇する。これにより、ドレイン電流を測定することによってセル１００の現在の状態の読み取りの５つのサイクルを可能にする。サイクル７において、「書き込み１」が「Ｗ_１」と名付けられ、Ｖ_ＦＧは－１．０Ｖに低下し、Ｖ_Ｄは＋１．０Ｖに上昇する。これによりチャネル構造１１０への正孔の注入を引き起こし、それによって論理状態「１」が用意される。サイクル８～１２は、サイクル２～６と同じ特性を有する「Ｒ」と名付けられたさらなる５つの読み込みサイクルである。これは、プログラミング・サイクルＷ_０およびＷ_１に対するドレイン電流応答の時間展開の比較観察を可能にする。

【0056】

図７Ｂ～図７Ｄは、信号７００、７０２を入力信号として使用してテストされた特定のキャパシタレスＤＲＡＭセル・プロトタイプのドレイン電流応答をそれぞれ示す。全ての測定は、バック・ゲート電圧Ｖ_ＢＧ＝２．０Ｖを用いて行われた。

【0057】

図７Ｂの測定に使用されたプロトタイプは、９０ナノメートル（ｎｍ）の（ゲート長さＬ_ｇに等しい）公称チャネル長さ、および２マイクロメートル（μｍ）のチャネル幅Ｗを実現した。「０」状態および「１」状態におけるドレイン電流Ｉ_Ｄ（曲線７１０）の応答は、Δ_Ｉ＝Ｉ_１－Ｉ_０＝０．７μＡ（マイクロアンペア）だけ異なり、比Ｉ_Ｒ＝Ｉ_１／Ｉ_０＝２．５を有する。図７Ｃの測定に使用されたプロトタイプは、公称チャネル長さＬ_ｇ＝２０ｎｍ、および１μｍのチャネル幅Ｗを実現した。「０」状態および「１」状態におけるドレイン電流Ｉ_Ｄ（曲線７１２）の応答は、Δ_Ｉ＝１７μＡだけ異なり、比Ｉ_Ｒ＝７．９を有する。図７Ｄの測定に使用されたプロトタイプは、公称チャネル長さＬ_ｇ＝１０ｎｍ、および１μｍのチャネル幅Ｗを実現した。「０」状態および「１」状態におけるドレイン電流Ｉ_Ｄ（曲線７１４）の応答は、Δ_Ｉ＝１７μＡだけ異なり、比Ｉ_Ｒ＝４．３を有する。

【0058】

図８は、信号７００、７０２を入力信号として使用してテストされたキャパシタレスＤＲＡＭセル２００のドレイン電流応答を示す。図８の測定に使用されたプロトタイプは、１つのチャネル層４１０および２つのバリア層４２０、４２２を備えるヘテロ構造を実現した。各論理状態（すなわち、論理状態「０」におけるＩ_Ｄ＝Ｉ_０、および論理状態「１」におけるＩ_Ｄ＝Ｉ_１）における５回繰り替えした読み出しサイクル中のドレイン電流Ｉ_Ｄ（曲線８００）の時間展開と図７Ｂ～図７Ｄで観察されたそれぞれの時間展開との比較は、曲線８００の読み出し電流レベルが、曲線７１０、７１２、７１４のものよりも、それぞれ、自発的な電荷キャリアの捕獲または損失のより大きい緩和時間定数を有することを示す。

【0059】

本発明の様々な実施形態の説明が、例示のために示されてきたが、網羅的であることは意図されず、または開示された実施形態に限定されない。本発明の範囲および思想から逸脱することなく、多くの修正および変形が当業者に明らかである。本明細書中で使用される専門語は、実施形態の原理、市場で見られる技術を上回る実際的な応用または技術的改善を最もよく説明するために、あるいは当業者が本明細書中に開示された実施形態を理解することを可能にするように選ばれた。

【0060】

以下、本発明を、本明細書中に開示された特徴のいくつかの可能性のある排他的でない組合せを強調する条項のリストによって再び説明する。
１． ヘテロ構造と、第１の方向にヘテロ構造に隣接するゲート構造と、第１の方向に直交する第２の方向にヘテロ構造に隣接するドレイン構造と、第２の方向とは反対の方向にヘテロ構造に隣接するソース構造とを備え、ヘテロ構造は、１つまたは複数の半導体チャネル層、および１つまたは複数の電気絶縁バリア層を備え、チャネル層およびバリア層は、第１の方向に交互に重ね合わされる、キャパシタレスＤＲＡＭセル。
２． ヘテロ構造は、単一のバリア層、および単一のチャネル層を備える、条項１に記載のＤＲＡＭセル。
３． ヘテロ構造は、単一のバリア層、および２つのチャネル層を備える、条項１に記載のＤＲＡＭセル。
４． ヘテロ構造は、２つのバリア層、および単一のチャネル層を備える、条項１に記載のＤＲＡＭセル。
５． ヘテロ構造は、２つのバリア層、および２つのチャネル層を備える、条項１に記載のＤＲＡＭセル。
６． ヘテロ構造は、３つのバリア層、および２つのチャネル層を備える、条項１に記載のＤＲＡＭセル。
７． ヘテロ構造は、異なるバリア層材料で作製される少なくとも２つのバリア層を備える、条項１ないし条項６のいずれかに記載のＤＲＡＭセル。
８． ヘテロ構造は、異なるチャネル層材料で作製される少なくとも２つのチャネル層を備える、条項１ないし条項７のいずれかに記載のＤＲＡＭセル。
９． 異なるチャネル層材料は、少なくとも０．５電子ボルトだけバンド・ギャップ・エネルギーが異なる、条項８に記載のＤＲＡＭセル。
１０． 異なるチャネル層材料は、少なくとも１０倍だけ電子移動度が異なる、条項８または条項９に記載のＤＲＡＭセル。
１１． ゲート構造は、バリア層のうちの１つに隣接している、条項１ないし条項１０のいずれかに記載のＤＲＡＭセル。
１２． ゲート構造は、バリア層に隣接するゲート絶縁体層を備える、条項１１に記載のＤＲＡＭセル。
１３． セルは、基板上に配設され、ヘテロ構造は、基板に隣接する、条項１ないし条項１２のいずれかに記載のＤＲＡＭセル。
１４． 基板は、基板絶縁体層を備え、ヘテロ構造は、基板絶縁体層に隣接する、条項１３に記載のＤＲＡＭセル。
１５． バリア層のうちの１つは、基板に隣接している、条項１３または条項１４に記載のＤＲＡＭセル。
１６． ゲート構造は、第１の方向にのみヘテロ構造に隣接する、条項１ないし条項１５のいずれかに記載のＤＲＡＭセル。
１７． ゲート構造は、ヘテロ構造を埋める、条項１ないし条項１６のいずれかに記載のＤＲＡＭセル。
１８． ゲート構造は、第２の方向にヘテロ構造と整合され、上記方向は、第２の方向とは反対である、条項１７に記載のＤＲＡＭセル。
１９． 各チャネル層および各バリア層は、ソース構造とドレイン構造の両方に隣接する、条項１ないし条項１８のいずれかに記載のＤＲＡＭセル。
２０． 各バリア層は、バリア層材料で作製され、バリア層材料は、各バリア層のために、シリコン、酸化シリコン、酸化インジウム、およびリン化インジウムからなる群から選択される、条項１ないし条項１９のいずれかに記載のＤＲＡＭセル。
２１． 各チャネル層は、チャネル層材料で作製され、チャネル層材料は、各チャネル層のために、ヒ化インジウム、ヒ化ガリウム、ヒ化インジウム・ガリウム、酸化インジウム・スズ、ゲルマニウム、およびシリコン・ゲルマニウムからなる群から選択される、条項１ないし条項２０のいずれかに記載のＤＲＡＭセル。
２２． ヘテロ構造は、第２の方向に測定される１ナノメートルから７５ナノメートルの全長を有する、条項１ないし条項２１のいずれかに記載のＤＲＡＭセル。
２３． 第１の方向および第２の方向に直交する第３の方向に測定されるヘテロ構造の全幅は、第２の方向に測定されるヘテロ構造の全長の２０倍から２００倍である、条項１ないし条項２２のいずれかに記載のＤＲＡＭセル。
２４． 第１の方向に測定される各チャネル層の厚さは、第１の方向に測定される各バリア層の厚さの１．５倍から５倍である、条項１ないし条項２３のいずれかに記載のＤＲＡＭセル。
２５． キャパシタレスＤＲＡＭセルを製造する方法であって、
１つまたは複数の半導体チャネル層および１つまたは複数の電気絶縁バリア層を備え、チャネル層およびバリア層は、第１の方向に交互に重ね合わされる、ヘテロ構造を形成することと、
第１の方向にヘテロ構造に隣接するゲート構造を形成することと、
第１の方向に直交する第２の方向にヘテロ構造に隣接するドレイン構造を形成することと、
第２の方向とは反対の方向にヘテロ構造に隣接するソース構造を形成することと、を含む方法。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図7C】

【図7D】

【図8】