特許 7644697 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-04

(45)【発行日】2025-03-12

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 89/60 20250101AFI20250305BHJP

   H10D 84/80 20250101ALI20250305BHJP

   H03K 19/003 20060101ALI20250305BHJP

【ＦＩ】

H10D89/60

H10D84/80 101A

H10D84/80 102B

H10D84/80 102A

H03K19/003 230

【請求項の数】 17

(21)【出願番号】P 2021177319

(22)【出願日】2021-10-29

(65)【公開番号】P2023066630

(43)【公開日】2023-05-16

【審査請求日】2024-03-11

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】成田 幸輝

【審査官】石川 雄太郎

(56)【参考文献】

【文献】特開２０１３－０３３８７３（ＪＰ，Ａ）

【文献】特開２００７－０６７０９５（ＪＰ，Ａ）

【文献】米国特許出願公開第２００７／００４７１６２（ＵＳ，Ａ１）

【文献】国際公開第２０２０／０８０３０４（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０２２／０１０７３４５（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ ８９／６０

Ｈ１０Ｄ ８４／８０

Ｈ０３Ｋ １９／００３

(57)【特許請求の範囲】

【請求項1】

信号パッドと、
ＧＮＤパッドと、
電源線及びＧＮＤ線の間に、前記信号パッドと電気的に接続された信号ノードを介して電気的に接続される複数の駆動トランジスタと、
前記信号パッドへ電気信号が印加された際に、前記信号パッドから前記ＧＮＤパッドへの放電経路を形成するための静電保護機構とを備え、
前記複数の駆動トランジスタは、
前記信号パッドと電気的に接続されたドレインを有する保護対象トランジスタを含み、
前記静電保護機構は、
前記電気信号の印加時における前記保護対象トランジスタのゲートの電気的な接続先を制御するゲートスイッチ回路を含み、
前記ゲートスイッチ回路は、前記電気信号の印加時において、前記放電経路の形成時に前記ＧＮＤ線よりも電位が高くなる第１のノードに前記ゲートを電気的に接続する、半導体装置。

【請求項2】

前記電源線には、各前記駆動トランジスタの動作電圧よりも高い第１の電源電圧が供給され、
前記半導体装置は、
前記第１の電源電圧を抵抗分圧して、前記動作電圧と同等の第２の電源電圧を参照電圧線に出力するための分圧回路を更に備え、
前記第１のノードは、前記参照電圧線を含む、請求項１記載の半導体装置。

【請求項3】

前記電源線には、各前記駆動トランジスタの動作電圧と同等の電源電圧が供給され、
前記第１のノードは、前記電源線を含む、請求項１記載の半導体装置。

【請求項4】

前記第１のノードは、前記信号ノード、又は、抵抗素子或いは導通状態のダイオードを経由して前記信号ノードと電気的に接続されるノードを含む、請求項１記載の半導体装置。

【請求項5】

前記静電保護機構は、
前記放電経路の形成に応答して予め定められた電圧を前記ゲートスイッチ回路に対して出力するためのスイッチ制御機構を含み、
前記ゲートスイッチ回路は、前記予め定められた電圧が入力されたときに前記保護対象トランジスタの前記ゲートを前記第１のノードに電気的に接続する様に動作する、請求項１記載の半導体装置。

【請求項6】

前記スイッチ制御機構は、
前記放電経路に電流が発生したときに導通する様に配置された電流検知ダイオードと、
前記電流検知ダイオードの導通に応じてオンすることで前記予め定められた電圧を前記ゲートスイッチ回路へ伝達する様に配置された制御トランジスタとを含む、請求項５記載の半導体装置。

【請求項7】

前記予め定められた電圧は、接地電圧である、請求項６記載の半導体装置。

【請求項8】

前記予め定められた電圧は、各前記駆動トランジスタの動作電圧と同等以上の電源電圧である、請求項６記載の半導体装置。

【請求項9】

前記複数の駆動トランジスタは、
前記電源線及び前記信号ノードの間に電気的に直列接続された複数の第１のトランジスタと、
前記信号ノード及び前記ＧＮＤ線の間に電気的に直列接続された複数の第２のトランジスタとを含み、
前記ゲートスイッチ回路は、前記半導体装置の動作時には、前記保護対象トランジスタをオン状態とするためのゲート電圧を供給する第２のノードに前記ゲートを電気的に接続する、請求項１記載の半導体装置。

【請求項10】

前記ゲートスイッチ回路は、前記複数の第１のトランジスタのうちの、前記信号パッドと電気的に接続されたドレインを有する第１の保護対象トランジスタと、前記複数の第２のトランジスタのうちの、前記信号パッドと電気的に接続されたドレインを有する第２の保護対象トランジスタとの各々に対応して配置される、請求項９記載の半導体装置。

【請求項11】

前記半導体装置は、
複数の入出力回路を備え、
前記複数の入出力回路の各々は、前記複数の駆動トランジスタ及び前記信号パッドの組を含み、
前記ゲートスイッチ回路は、前記複数の入出力回路のうちのＮ個（Ｎ：２以上の整数）の入出力回路の間で共有され、
前記Ｎ個の入出力回路において、前記ゲートスイッチ回路を共有するＮ個の前記保護対象トランジスタの前記ゲートは互いに電気的に接続される、請求項９記載の半導体装置。

【請求項12】

前記放電経路の形成に応答して予め定められた電圧を前記ゲートスイッチ回路に対して出力するためのスイッチ制御機構を更に備え、
前記ゲートスイッチ回路は、前記予め定められた電圧が入力されたときに前記保護対象トランジスタの前記ゲートを前記第１のノードに電気的に接続する様に動作し、
前記ゲートスイッチ回路及び前記スイッチ制御機構は、前記Ｎ個の入出力回路の間で共有される、請求項１１記載の半導体装置。

【請求項13】

前記複数の駆動トランジスタは、
前記電源線及び前記信号ノードの間に電気的に接続された第１のトランジスタと、
前記信号ノード及び前記ＧＮＤ線の間に電気的に接続された第２のトランジスタとを含み、
前記半導体装置は、
前記半導体装置の動作時に前記信号パッドからの出力信号を生成する出力バッファを更に備え、
前記ゲートスイッチ回路は、前記半導体装置の動作時には、前記出力バッファの出力ノードを前記ゲートに電気的に接続する、請求項１記載の半導体装置。

【請求項14】

前記ゲートスイッチ回路は、前記第１及び第２のトランジスタの各々に対応して配置される、請求項１３記載の半導体装置。

【請求項15】

前記電気信号は、電気的外乱ノイズである、請求項１記載の半導体装置。

【請求項16】

前記電気的外乱ノイズは、静電気放電であり、
前記静電気放電は、前記静電気放電を模擬した試験電気信号を含む、請求項１５記載の半導体装置。

【請求項17】

前記放電経路は、前記電源線及び前記ＧＮＤ線を含む、請求項１記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関し、より特定的には、ＥＳＤ（Electro Static Discharge：静電気放電）に対する保護機能を備えた半導体装置に関する。

【背景技術】

【0002】

従来より、半導体装置には、外部からの入出力端子に対する静電気放電から内部回路を保護するための静電保護回路が搭載される。例えば、特開２００９－９９６４１号公報（特許文献１）には、入出力端子に接続される入出力線と、電源線及びグラウンド線との間に、ＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成された静電保護回路が接続される回路構成が示される。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００９－９９６４１号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体装置の動作確認試験の一環として、上記ＥＳＤ保護機能が正常に動作することを確認するための静電破壊試験（以下、「ＥＳＤ試験」と称する）が実行される。ＥＳＤ試験では、電源端子、ＧＮＤ端子、及び、信号入出力（Ｉ／Ｏ）端子等の外部端子に対してＥＳＤを模擬した電気ストレスが印加されたときの半導体装置の破壊耐性が評価される。

【0005】

一方で、近年では、半導体装置の製造プロセスの微細化が進んでいるため、トランジスタの耐圧低下、及び、配線寄生抵抗の増大が進んでいる。ＥＳＤ試験時、或いは、半導体の組立工程や電子機器への実装工程等における静電気放電暴露（以下、「ＥＳＤ印加」と称する）の際に、外部端子から半導体内部へ流れ込む電流（以下、「ＥＳＤ電流」と称する）は、静電保護回路の動作によって、ＥＳＤ印加時に基準電位を持つ他の外部端子へ導かれる。この際に、ＥＳＤ電流経路の寄生配線抵抗が増大していると、ＥＳＤ電流が流れた際に発生する電圧降下量が大きくなる。この結果、ＥＳＤ印加時において、ＥＳＤ電流経路に接続された内部素子（トランジスタ）に対して、耐圧を超えた電位差が印加されることが懸念される。

【0006】

本開示は、上記の課題を解決するためのものであって、ＥＳＤ印加時における内部素子の破壊を抑制することが可能な半導体装置を提供する。

【0007】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

一実施形態によれば、半導体装置は、信号パッドと、ＧＮＤパッドと、複数の駆動トランジスタと、静電保護機構とを備える。複数の駆動トランジスタは、電源線及びＧＮＤ線の間に、信号パッドと電気的に接続された信号ノードを介して電気的に接続される。複数の駆動トランジスタは、信号パッドと電気的に接続されたドレインを有する保護対象トランジスタを含む。ＧＮＤパッドが基準電位を持った状態で信号パッドへ電気信号（例えば、静電気）が印加された際、静電保護機構は、信号パッドからＧＮＤパッドへの放電経路を形成する。静電保護機構は、ゲートスイッチ回路を含む。ゲートスイッチ回路は、電気信号の印加時における保護対象トランジスタのゲートの電気的な接続先を制御する。ゲートスイッチ回路は、電気信号（静電気）の印加時において、放電経路の形成時にＧＮＤ線よりも電位が高くなる第１のノードにゲートを電気的に接続する。

【発明の効果】

【0009】

一実施形態によれば、ＥＳＤ印加時における内部素子の破壊を抑制することができる。

【図面の簡単な説明】

【0010】

【図1】本実施の形態に係る半導体装置の全体構成を説明する概略図である。

【図2】比較例に係る静電保護機構におけるＥＳＤ印加時の問題点を説明する回路図である。

【図3】半導体装置の出力回路の多段縦積み構成を説明する回路図である。

【図4】図３に示された出力回路に対して比較例に係る静電保護機構を適用した場合のＥＳＤ印加時の問題点を説明する回路図である。

【図5】実施形態１に係る半導体装置の静電保護機構を説明する回路図である。

【図6】図５に示された半導体装置のＥＳＤ印加時における各部位の電位を比較する図表である。

【図7】実施形態１に係る半導体装置の静電保護機構の動作特性図である。

【図8】実施形態２に係る半導体装置の静電保護機構を説明する回路図である。

【図9】実施形態３に係る半導体装置のＩ／Ｏ回路のレイアウトの一例を説明する概念図である。

【図10】実施形態３に係る半導体装置における静電保護機構の配置レイアウトの一例を説明する回路図である。

【図11】実施形態４に係る半導体装置の静電保護機構を説明する回路図である。

【図12】実施形態５に係る半導体装置の静電保護機構を説明する回路図である。

【図13】図１２に示された半導体装置のＥＳＤ印加時における各部位の電位を比較する図表である。

【図14】実施形態５に係る半導体装置の静電保護機構の動作特性図である。

【図15】実施形態６に係る半導体装置の静電保護機構を説明する回路図である。

【図16】図１５に示された半導体装置のＥＳＤ印加時における各部位の電位を比較する図表である。

【図17】実施形態６に係る半導体装置の静電保護機構の動作特性図である。

【図18】本実施の形態に係る半導体装置の静電保護機構の包括的な概念を説明する回路図である。

【図19】本実施の形態の変形例に係る半導体装置の静電保護機構の包括的な概念を説明する回路図である。

【発明を実施するための形態】

【0011】

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要素または対応する構成要素には、同一の符号を付し、重複する説明を繰り返さない。又、図面では、説明の便宜上、構成を省略または簡略化している場合もある。

【0012】

［実施形態１］
図１に示される様に、本実施の形態に係る半導体装置１０は、コア領域２０と、外周領域に設けられるＩ／Ｏ領域３０とを備える。コア領域２０には、例えば、所定の機能を有するＡＳＩＣ（application specific integrated circuit）として構成されるコアロジック、及び、アナログ回路等が配置される。尚、図１では、外周の全域にＩ／Ｏ領域３０が設けられるとともに、コア領域２０がＩ／Ｏ領域３０の内周側に配置されているが、外周領域の一部をコア領域２０に含めることも可能である。

【0013】

Ｉ／Ｏ領域３０には、信号の入出力インターフェイスとなるＩ／Ｏセル１００と、Ｉ／Ｏ電源用の電源セル２００と、Ｉ／ＯＧＮＤ用の電源セル２００Ｇと、コア電源用の電源セル２０６と、コアＧＮＤ用の電源セル２０６Ｇとが設けられる。Ｉ／Ｏセル１００は、信号入出力用のパッドＳＰと電気的に接続される。電源セル２００は、Ｉ／Ｏ電源用のパッドＶＰと電気的に接続され、電源セル２００Ｇは、Ｉ／ＯＧＮＤ用のパッドＶＧと電気的に接続される。更に、電源セル２０６は、コア電源用のパッドＶＰＣと電気的に接続され、電源セル２０６Ｇは、コアＧＮＤ用のパッドＶＧＣと電気的に接続される。

【0014】

パッドＶＰに入力されたＩ／Ｏ用電源電圧は、電源セル２００を経由して電源線ＰＬに伝達される。パッドＶＰに入力されたＩ／Ｏ用接地電圧（ＧＮＤ）は、電源セル２００Ｇを経由してＧＮＤ線ＧＬに伝達される。パッドＶＰＣに入力されたコア用電源電圧は、電源セル２０６を経由して電源線ＰＬＣに伝達される。パッドＶＧＣに入力されたコア用接地電圧（ＧＮＤ）は、電源セル２０６Ｇを経由してＧＮＤ線ＧＬＣに伝達される。

【0015】

電源線ＰＬＣ，ＰＬ、及び、ＧＮＤ線ＧＬＣ，ＧＬは、外周領域に配置されて、半導体装置１０の内部の各回路に当該電源電圧及び接地電圧（ＧＮＤ）を供給する。コア用の電源電圧及びＧＮＤは、コア領域２０へ供給される。一方で、Ｉ／Ｏ用の電源電圧及び接地電圧（ＧＮＤ）は、コア領域２０へは供給されない。

【0016】

尚、半導体装置１０には、異なる電圧レベルの複数の電源電圧が入力されることがある。この場合には、電源線ＰＬ，ＰＬＣは、異なるパッドＶＰ，ＶＰＣとそれぞれ電気的に接続される複数本が設けられる。例えば、Ｉ／Ｏセル専用電源のパッド及び電源線と、コア領域に供給される電源のパッド及び電源セルは異なるものとして設けられる。更に、電源セル２００には、後述する静電保護回路の一部が配置される。又、ノイズ伝搬防止の観点から、Ｉ／０セル２００に接地電圧（ＧＮＤ）を供給するＧＮＤパッドＶＧ及びＧＮＤ線ＧＬと、コア領域２０に接地電圧（ＧＮＤ）を供給するＧＮＤパッドＶＧＣ及びＧＮＤ線ＧＬＣは、電気的に分離される場合がある。

【0017】

半導体装置１０のＥＳＤ試験時には、Ｉ／ＯＧＮＤ用のパッドＶＧ、Ｉ／Ｏ電源用のパッドＶＰ、コア電源用のパッドＶＰＣ、及び、コアＧＮＤ用のパッドＶＧＣのうちの一部のパッドが試験時の基準電位を持つ基準端子として接地される。更に、この状態において、半導体装置１０の外部の試験装置からパッドＳＰ、又は、Ｉ／ＯＧＮＤ用のパッドＶＧ、Ｉ／Ｏ電源用のパッドＶＰ、コア電源用のパッドＶＰＣ、及び、コアＧＮＤ用のパッドＶＧＣのうちの基準端子に設定していない残りのパッドに対して、ＥＳＤを模擬した電気信号の印加が行われて、半導体装置１０の破壊耐性が評価される。

【0018】

尚、上述の様に、本開示におけるＥＳＤ印加時は、ＥＳＤ試験においてＥＳＤを模擬した電気信号が意図的にパッドに印加される場合の他、半導体の組立工程や電子機器への実装工程等において、意図しないＥＳＤが電気信号としてパッドに印加される場合を含むものである。この様な静電気による電気信号の印加、即ち、ＥＳＤ印加に対して、以下で詳細に説明する静電保護機構を適切に作動させることで、内部素子（代表的には、トランジスタ）の破壊が抑制される。

【0019】

＜静電保護機構の比較例＞
次に、静電保護機構の比較例の説明を通じて、微細加工プロセスが適用された半導体装置１０でのＥＳＤ印加時の問題点を説明する。

【0020】

図２に示される様に、半導体装置１０のＩ／Ｏセル１００には、出力回路を構成するＰ型のトランジスタ１０１と、Ｎ型のトランジスタ１０２とが配置される。トランジスタ１０１は、電源線ＰＬと、Ｉ／Ｏ信号パッド２０５と電気的に接続された信号ノードＮｉｏとの間に電気的に接続される。トランジスタ１０２は、信号ノードＮｉｏとＩ／Ｏ用のＧＮＤ線ＧＬ（以下、Ｉ／ＯＧＮＤ線ＧＬとも称する）との間に電気的に接続される。

【0021】

尚、本開示において、「電気的に接続される」との文言は、配線による直接的な接続に限定されず、抵抗素子等の図示しない他の要素を介して電流経路が形成可能となる電気的な接続についても含むものである。例えば図２において、トランジスタ１０２のドレイン及びソースと、信号ノードＮｉｏ及びＩ／Ｏ用ＧＮＤ線ＧＬとの電気的な接続は、ソース及びドレインと信号ノードＮｉｏ及びＩ／Ｏ用ＧＮＤ線ＧＬとを配線で直接接続することで実現される態様が示されている。しかしながら、トランジスタ１０２のドレイン及びソースは、図示しない抵抗素子等を介して、信号ノードＮｉｏ及びＩ／Ｏ用ＧＮＤ線ＧＬと接続されてもよい。

【0022】

電源線ＰＬは電源パッド２０２と電気的に接続され、Ｉ／ＯＧＮＤ線ＧＬは、ＧＮＤパッド２０１と電気的に接続される。ＧＮＤパッド２０１及び電源パッド２０２は、図１に示した、Ｉ／ＯＧＮＤ用のパッドＶＧ及びＩ／Ｏ電源用のパッドＶＰとそれぞれ等価である。Ｉ／Ｏ信号パッド２０５は、図１に示した、パッドＳＰと等価である。

【0023】

トランジスタ１０１及び１０２のゲートには、出力バッファ２１の出力信号が入力される。半導体装置１０の動作時には、出力バッファ２１の出力信号によって、トランジスタ１０１又は１０２がオンされる。これにより、Ｉ／Ｏ信号パッド２０５には、Ｈ（ハイ）レベルの電圧（ＶＤＤ）、及び、Ｌ（ロー）レベルの電圧（ＧＮＤ）の一方が選択的に出力される。

【0024】

比較例に係る静電保護機構は、Ｉ／Ｏセル１００に配置された保護ダイオード１０５，１０６と、電源セル２００に配置されたＥＳＤ回路２１０とによって実現される。保護ダイオード１０５は、信号ノードＮｉｏから電源線ＰＬへ向かう方向を順方向として、信号ノードＮｉｏ及び電源線ＰＬの間に電気的に接続される。保護ダイオード１０６は、Ｉ／ＯＧＮＤ線ＧＬから信号ノードＮｉｏへ向かう方向を順方向として、信号ノードＮｉｏ及びＩ／ＯＧＮＤ線ＧＬの間に電気的に接続される。

【0025】

ＥＳＤ回路２１０は、電源パッド２０１と電気的に接続される電源線ＰＬと、Ｉ／ＯＧＮＤ線ＧＬの間に配置される。ＥＳＤ回路２１０は、公知の任意の構成を包括的に表記するものであるが、代表的には、ＥＳＤ電流の発生に応じて自律的にオン状態となるＮ型のトランジスタを含んで構成される。

【0026】

Ｉ／Ｏ用のＧＮＤパッド２０１が基準電位を持った状態で、Ｉ／Ｏ信号パッド２０５にＥＳＤ印加されると、これに応じて保護ダイオード１０５及びＥＳＤ回路２１０が作動し、半導体装置１０の内部には、印加されたＥＳＤの放電経路５０が形成される。放電経路５０では、Ｉ／Ｏ信号パッド２０５－保護ダイオード１０５－電源線ＰＬ－ＥＳＤ回路２１０－Ｉ／ＯＧＮＤ線ＧＬ－ＧＮＤパッド２０１の経路に、ＥＳＤ電流Ｉｅｓｄが流れる。

【0027】

ＥＳＤ印加時において、放電経路５０にＥＳＤ電流Ｉｅｓｄが流れることにより、信号ノードＮｉｏ及び電源線ＰＬの間に電位差Ｖｄｉｏが発生するとともに、電源線ＰＬ及びＩ／ＯＧＮＤ線ＧＬの間に電位差Ｖｅｓｄが発生する。

【0028】

電位差Ｖｄｉｏは、保護ダイオード１０５の順方向電圧と、信号ノードＮｉｏ及び電源線ＰＬの間に保護ダイオード１０５を電気的に接続するための配線寄生抵抗によって生じる電圧降下量との和によって示される。

【0029】

同様に、電位差Ｖｅｓｄは、ＥＳＤ回路２１０の作動時に生じる電圧降下量と、電源線ＰＬ及びＩ／ＯＧＮＤ線ＧＬの間にＥＳＤ回路２１０を電気的に接続するための配線寄生抵抗によって生じる電圧降下量との和によって示される。

【0030】

この結果、ＥＳＤ印加時における、信号ノードＮｉｏの電圧Ｖｉｏは、上述の電位差Ｖｅｓｄ及びＶｄｉｏの和によって示される（Ｖｉｏ＝Ｖｄｉｏ＋Ｖｅｓｄ）。一方で、トランジスタ１０２のソースは、ＥＳＤ印加時に基準電位を持つＧＮＤパッド２０１と電気的に接続されているＩ／ＯＧＮＤ線ＧＬと電気的に接続されるので、電位は０［Ｖ］である。

【0031】

この結果、ＥＳＤ印加時において、トランジスタ１０２のドレイン・ソース間に印加される電位差Ｖｓｔｄ２は、信号ノードＮｉｏの電圧Ｖｉｏと同等となる。又、トランジスタ１０２のゲート・ドレイン間に印加される電位差Ｖｓｄｔ１についても、ＥＳＤ印加時にトランジスタ１０２のゲートの電位が０［Ｖ］となる場合は、信号ノードＮｉｏの電圧Ｖｉｏと同等となる。一方で、微細化が進む先端プロセスでは、上述の様に、ＥＳＤ印加時に形成される放電経路５０内の配線寄生抵抗の増大によって上述の電圧Ｖｉｏが上昇するとともに、各トランジスタの耐圧も低下する。これらの理由から、ＥＳＤ印加時において、トランジスタ１０２のゲート・ドレイン間及びドレイン・ソース間に、耐圧を超えた電位差が印加されることが懸念される。

【0032】

トランジスタ１０２のドレイン・ソース間の耐圧を確保するためには、複数のトランジスタを電気的に直列接続する多段縦積み構成を採用することが考えられる。

【0033】

図３には、半導体装置の出力回路の多段縦積み構成を説明する回路図が示される。
図３に示される様に、多段縦積み構成の出力回路では、電源線ＰＬ及び信号ノードＮｉｏの間に複数のＰ型のトランジスタ１０１ｘ及び１０１ｙが電気的に直列接続される。同様に、信号ノードＮｉｏ及びＩ／ＯＧＮＤ線ＧＬの間には、複数のＮ型のトランジスタ１０２ｘ及び１０２ｙが、電気的に直列接続される。

【0034】

例えば、各トランジスタの動作電圧が１．８［Ｖ］である一方で、電源線ＰＬに供給される電源電圧ＶＤＤ１が３．３［Ｖ］であるときに、図３の例の様に、２個のトランジスタによる多段縦積み構成を出力回路に適用することができる。これによって、トランジスタ１段に加わる電位差をその動作電圧程度まで緩和することが可能となる。

【0035】

多段縦積み構成の出力回路では、電気的に直列接続された複数のトランジスタの一部はオン状態に固定される一方で、残りのトランジスタのオンオフは出力バッファ２１（図２）からの出力信号に従って制御される。これにより、Ｉ／Ｏ信号パッド２０５から、Ｈレベル（ＶＤＤ１）、及び、Ｌレベル（ＧＮＤ）の一方を選択的に出力することができる。

【0036】

図３の例では、ドレインが信号ノードＮｉｏと電気的に接続されるトランジスタ１０１ｘ及び１０２ｘがオン固定される。このため、トランジスタ１０１ｘのゲートは固定的に接地電圧ＧＮＤに設定されるとともに、トランジスタ１０２ｘのゲートは固定的に電源電圧ＶＤＤ２（１．８［Ｖ］）に設定される必要がある。

【0037】

従って、半導体装置１０の起動時（電源投入時）において、トランジスタ１０２ｘを安定的にオン固定するためには、電源電圧ＶＤＤ２をゲートに速やかに供給する必要がある。この際に、半導体装置１０に対して、電源電圧ＶＤＤ１の方が電源電圧ＶＤＤ２よりも先に入力される使用態様に対応するために、電源電圧ＶＤＤ１から電源電圧ＶＤＤ２を生成することが考えられる。

【0038】

例えば、図３の例では、抵抗素子Ｒ１及びＲ２によって電源電圧ＶＤＤ１（３．３［Ｖ］）を分圧することで電源電圧ＶＤＤ２（１．８［Ｖ］）相当の参照電圧ＶＲＥＦが生成される。更に、トランジスタ１０２ｘのゲートに対して、ゲートスイッチ回路１１０が配置される。ゲートスイッチ回路１１０は、制御信号ＳＬに応じて、半導体装置１０の外部から供給される電源電圧ＶＤＤ２と、分圧によって生成された参照電圧ＶＲＥＦとの一方を、トランジスタ１０２ｘのゲートに選択的に供給する。

【0039】

これにより、電源電圧ＶＤＤ２が電源電圧ＶＤＤ１よりも遅れて供給される電源起動シーケンスにおいても、半導体装置１０の起動時における出力回路の動作を安定化することができる。即ち、半導体装置１０に対する電源起動シーケンスの自由度が向上する。

【0040】

図４には、図３に示された多段縦積み構成の出力回路に対して、図２と同様の静電保護機構を適用した場合のＥＳＤ印加時の問題点を説明する回路図が示される。

【0041】

図４において、電源電圧ＶＤＤ１は電源線ＰＬ１によって供給される一方で、電源電圧ＶＤＤ２は電源線ＰＬ２によって供給される。電源線ＰＬ１，ＰＬ２は、Ｉ／Ｏ用の電源パッド２０２及び電源パッド２０３とそれぞれ電気的に接続される。ＶＤＤ１を入力される電源パッド２０２と、ＶＤＤ２を入力される電源パッド２０３とは、図１におけるＩ／Ｏ用電源パッドＳＰに含まれる。更に、抵抗素子Ｒ１，Ｒ２によって電源電圧ＶＤＤ１を分圧することで得られる参照電圧ＶＲＥＦは、参照電圧線ＰＬｒによって供給される。

【0042】

図４に示される様に、図２と同様の保護ダイオード１０５，１０６と、ＥＳＤ回路２１０とが、電源線ＰＬ１、信号ノードＮｉｏ、及び、Ｉ／ＯＧＮＤ線ＧＬに対して電気的に接続される。図４の構成においても、ＧＮＤパッド２０１が基準電位を持つ端子となり、信号パッド２０５へＥＳＤが印加されてＥＳＤ電流が生じた場合には、信号ノードＮｉｏには、図２と同様の電圧Ｖｉｏ（Ｖｉｏ＝Ｖｅｓｄ＋Ｖｄｉｏ）が生じる。但し、ＥＳＤ回路２１０についても、出力回路と同様に、多段縦積み構成されたトランジスタで構成されるため、ＥＳＤ電流が流れた際に電位差を抑制する能力が低く、ＥＳＤ回路２１０で生じる電位差Ｖｅｓｄが図２の構成よりも大きくなる。

【0043】

この際に、トランジスタ１０２ｘでは、ドレイン・ソース間に印加される電位差は、電圧Ｖｉｏをトランジスタ１０２ｘ及び１０２ｙで分担したものとなるので、図２でのトランジスタ１０２と比較すると半分に緩和される。即ち、出力回路を多段縦積み構成とすることで、ＥＳＤ印加時における各トランジスタのドレイン・ソース間に印加される電位差は緩和される。

【0044】

Ｉ／Ｏ用のＧＮＤパッド２０１Ｇが基準電位を持つ状態で、信号パッド２０５へＥＳＤが印加された場合、電源線ＰＬ２は、ＥＳＤ印加に伴うＥＳＤ放電経路５０には関与しない。従って、電源線ＰＬ２には、電源線ＰＬ２とＩ／ＯＧＮＤ線ＧＬとの間に電気的に接続されたＥＳＤ回路２１１を介して、Ｉ／ＯＧＮＤ線ＧＬの電位である０［Ｖ］が伝達される。このため、ＥＳＤ印加時に、ゲートスイッチ回路１１０が、トランジスタ１０２ｘのゲートを電源線ＰＬ２と電気的に接続すると、トランジスタ１０２ｘのドレイン・ゲート間には、信号ノードＮｉｏの電圧Ｖｉｏ相当の電位差が印加されることが懸念される。この様に、出力回路を多段縦積み構成としても、Ｉ／Ｏ信号パッド２０５と電気的に接続されるドレインを有するトランジスタでは、ＥＳＤ印加時にドレイン・ゲート間に印加される電位差は緩和されない。即ち、微細加工プロセスの適用により、半導体装置１０ではトランジスタ１０２ｘのゲート酸化膜の破壊リスクが増大してしまうことが理解される。

【0045】

＜実施形態１に係る静電保護機構の説明＞
図５に示される様に、実施形態１に係る半導体装置１０の出力回路は、図４と同様に構成されており、Ｐ型のトランジスタ１０１ｘ，１０１ｙと、Ｎ型のトランジスタ１０２ｘ，１０２ｙとを含む。即ち、トランジスタ１０１ｘ，１０１ｙ，１０２ｘ，１０２ｙは、電源線ＰＬ１及びＩ／ＯＧＮＤ線ＧＬの間に信号ノードＮｉｏを介して電気的に直列接続されており、「複数の駆動トランジスタ」の一実施例に対応する。

【0046】

特に、Ｐ型のトランジスタ１０１ｘ，１０１ｙは「複数の第１のトランジスタ」に対応し、Ｎ型のトランジスタ１０２ｘ，１０２ｙは「複数の第２のトランジスタ」に対応する。又、トランジスタ１０１ｘ，１０１ｙ，１０２ｘ，１０２ｙのうちの、信号ノードＮｉｏと接続されたドレインを有するトランジスタ１０１ｘ，１０２ｘは「保護対象トランジスタ」の一実施例に対応する。特に、トランジスタ１０１ｘは「第１の保護対象トランジスタ」に対応し，トランジスタ１０２ｘは「第２の保護対象トランジスタ」に対応する。

【0047】

実施形態１に係る半導体装置１０は、Ｉ／Ｏ用のＧＮＤパッド２０１と、コア用のＧＮＤパッド２０１Ｇ（以下、単に「コアＧＮＤパッド２０１Ｇ」と表記）と、電源電圧ＶＤＤ１を供給される電源パッド２０２と、電源電圧ＶＤＤ２を供給される電源パッド２０３とを備える。電源電圧ＶＤＤ２は、各トランジスタの動作電圧ＶＤＤと同等である。例えば、電源電圧ＶＤＤ１は、電源電圧ＶＤＤ２の２倍である。コアＧＮＤパッド２０１Ｇは、図１に示した、コアＧＮＤ用のパッドＶＧＣと等価であり、コア領域２０用のコアＧＮＤ線ＧＬＣと電気的に接続される。Ｉ／ＯＧＮＤ線ＧＬと、コアＧＮＤ線ＧＬＣとは、ＧＮＤ間のノイズ伝搬防止のため、ダイオード１０７，１０８を介して電気的に接続される。当該ダイオードは、後述するように静電保護機構としても機能する。

【0048】

電源線ＰＬ１は、電源パッド２０２と電気的に接続されて、電源電圧ＶＤＤ１を伝達する。電源線ＰＬ２は、電源パッド２０３と電気的に接続されて、電源電圧ＶＤＤ２を伝達する。図４と同様に、抵抗素子Ｒ１，Ｒ２は、電源電圧ＶＤＤ１を分圧することにより、電源電圧ＶＤＤ２と同等の参照電圧ＶＲＥＦを生成する。この様に、抵抗素子Ｒ１，Ｒ２によって「分圧回路」の一実施例を構成することができる。

【0049】

抵抗素子Ｒ１，Ｒ２による分圧比ｒ（ｒ＜１）は、ｒ＝ＶＤＤ２／ＶＤＤ１で示される（ＶＤＤ１＝２・ＶＤＤ２のとき、ｒ＝０．５）。参照電圧線ＰＬｒは、参照電圧ＶＲＥＦを伝達する。

【0050】

Ｐ型のトランジスタ１０１ｘのゲートは、例えば、Ｉ／ＯＧＮＤ線ＧＬと電気的に接続されることで、接地電圧ＧＮＤに固定される。一方で、Ｎ型のトランジスタ１０２ｘに対応してゲートスイッチ回路１１０ｎが設けられる。ゲートスイッチ回路１１０ｎは、トランジスタ１０２ｘのゲートに相当するゲートノードＮｇｎの電気的な接続先（以下、単に「ゲート接続先」とも称する）を制御する。具体的には、ゲートスイッチ回路１１０ｎは、制御信号ＳＬの電圧レベル（Ｈ／Ｌ）に応じて、電源線ＰＬ２（電源電圧ＶＤＤ１）、及び、参照電圧線ＰＬｒ（参照電圧ＶＲＥＦ）の一方を選択的に、ゲートノードＮｇｎと電気的に接続する。

【0051】

スイッチ制御回路１３０は、半導体装置１０の動作時に、ゲートスイッチ回路１１０ｎを制御するための制御信号ＳＬを生成する。例えば、電源電圧ＶＤＤ２よりも先に電源電圧ＶＤＤ１が供給される電源起動シーケンスの下では、半導体装置１０の起動時には、参照電圧線ＰＬｒをゲートノードＮｇｎと電気的に接続する様に、スイッチ制御回路１３０は、制御信号ＳＬを設定する（例えば、Ｈレベル）。その後、電源電圧ＶＤＤ２が供給されるタイミング以降では、スイッチ制御回路１３０は、電源線ＰＬ２をゲートノードＮｇｎと電気的に接続する様に、制御信号ＳＬを反転させる（例えば、Ｌレベル）。以下、本実施の形態において、半導体装置１０の動作時は、電源起動シーケンスの実行期間を含んで、電源線（ＰＬ１，ＰＬ２）に所定の電源電圧が供給されている状態を意味するものとする。

【0052】

実施形態１に係る半導体装置１０では、静電保護機構３００は、保護ダイオード１０５，１０６と、ＥＳＤ回路２１０，２１１と、ダイオード１０７，１０８と、Ｎ型のトランジスタ１１５ｎとを含む。更に、半導体装置１０の動作時に用いられるゲートスイッチ回路１１０は、ＥＳＤ印加時において上述の様に動作させることで、静電保護機構３００の一部要素として機能する。

【0053】

図５は、コアＧＮＤパッド２０１Ｇが基準電位を持った状態で、Ｉ／Ｏ信号パッド２０５に対して、ＥＳＤが印加された場合を示している。即ち、Ｉ／Ｏ信号パッド２０５は「信号パッド」の一実施例に対応する。更に、コアＧＮＤパッド２０１Ｇは「ＧＮＤパッド」の一実施例に対応する。又、電源線ＰＬ１及びＩ／ＯＧＮＤ線ＧＬは、「電源線」及び「ＧＮＤ線」の一実施例に対応する。

【0054】

保護ダイオード１０５及び１０６は、図４と同様に、Ｉ／Ｏ信号パッド２０５と電気的に接続される信号ノードＮｉｏと、電源線ＰＬ１及びＩ／ＯＧＮＤ線ＧＬとの間にそれぞれ電気的に接続される。ＥＳＤ回路２１０は、図４と同様に、電源線ＰＬ１及びＩ／ＯＧＮＤ線ＧＬの間に電気的に接続される。ＥＳＤ回路２１１は、図４と同様に、Ｉ／Ｏ用の電源線ＰＬ２及びＩ／ＯＧＮＤ線ＧＬの間に配置される。

【0055】

ＥＳＤ印加時には、保護ダイオード１０５及びＥＳＤ回路２１０が作動することで、半導体装置１０の内部には、印加されたＥＳＤの放電経路５０が形成される。放電経路５０では、Ｉ／Ｏ信号パッド２０５－保護ダイオード１０５－電源線ＰＬ１－ＥＳＤ回路２１０－Ｉ／ＯＧＮＤ線ＧＬ－コアＧＮＤ線ＧＬＣ－コアＧＮＤパッド２０１Ｇの経路をＥＳＤ電流Ｉｅｓｄが流れる。ＥＳＤ電流Ｉｅｓｄにより、信号ノードＮｉｏ及び電源線ＰＬの間に電位差Ｖｄｉｏ１が発生するとともに、電源線ＰＬ及びＩ／ＯＧＮＤ線ＧＬの間に電位差Ｖｅｓｄが発生する。

【0056】

ダイオード１０８は、Ｉ／ＯＧＮＤ線ＧＬ及びコアＧＮＤ線ＧＬＣの間に電気的に介挿接続される。ダイオード１０７は、ダイオード１０８と逆並列接続される。ダイオード１０８は、ＥＳＤ印加時のＥＳＤ電流を通過させる様に、カソード側がコアＧＮＤパッド２０１Ｇと電気的に接続される。これにより、放電経路５０にＥＳＤ電流が発生すると、ダイオード１０７，１０８のアノード及びカソード間において、電位差Ｖｄｉｏ２が生じる。

【0057】

この結果、実施形態１に係る半導体装置１０のＥＳＤ印加時には、各部位に図６に示される電位が生じる。

【0058】

まず、Ｉ／ＯＧＮＤ線ＧＬの電位は、ＥＳＤ印加時の基準端子となったコアＧＮＤパッド２０１Ｇの基準電位（０［Ｖ］）に対して、ダイオード１０８の導通によって生じた電位差Ｖｄｉｏ２だけ上昇する。更に、電源線ＰＬ１の電位は、Ｉ／ＯＧＮＤ線ＧＬの電位よりも、ＥＳＤ回路２１０の動作に応じて発生する電位差Ｖｅｓｄだけ高くなる。

【0059】

更に、Ｉ／Ｏ信号パッド２０５と電気的に接続された信号ノードＮｉｏの電位は、電源線ＰＬ１の電位に対して、保護ダイオード１０５の導通によって生じる電位差Ｖｄｉｏ１だけ高くなる。

【0060】

これに対して、フローティング状態である電源線ＰＬ２の電位は、Ｉ／ＯＧＮＤ線ＧＬとほぼ同等（Ｖｄｉｏ２）となる。これは、ＥＳＤ回路２１１を介して、Ｉ／ＯＧＮＤ線ＧＬの電位であるＶｄｉｏ２が電源線ＰＬ２に伝わるためである。一方で、参照電圧線ＰＬｒの電位は、ダイオード１０８の導通によって生じた電位差Ｖｄｉｏ２と、電源線ＰＬ１及びＩ／ＯＧＮＤ線ＧＬの間の電位差Ｖｅｓｄ及び分圧比ｒ（ｒ＜１）の積（ｒ・Ｖｅｓｄ）との和で示される。

【0061】

トランジスタ１０２ｘのゲート・ドレイン間に印加される電位差Ｖｓｔｄ１は、ゲート接続先によって変化する。具体的には、ＥＳＤ印加時において、ゲートノードＮｇｎが電源線ＰＬ２と電気的に接続されると、Ｖｓｔｄ１は、信号ノードＮｉｏ及びＩ／Ｏ用のＧＮＤパッド２０１の間の電位差と同等になる（Ｖｓｔｄ１＝Ｖｄｉｏ１＋Ｖｅｓｄ）。これに対して、Ｖｓｔｄ１は、ゲートノードＮｇｎが参照電圧線ＰＬｒと電気的に接続されると、Ｖｓｔｄ１＝Ｖｄｉｏ１＋（１－ｒ）・Ｖｅｓｄとなり、電源線ＰＬ２に接続された場合に比べてｒ・Ｖｅｓｄだけ低下する。

【0062】

再び、図５を参照して、トランジスタ１１５ｎは、制御信号ＳＬの伝送ノードと電気的に接続されるドレインと、ダイオード１０８のカソードと電気的に接続されるソースとを有する。トランジスタ１１５ｎのゲートは、ダイオード１０８のアノードと電気的に接続される。トランジスタ１１５ｎ及びダイオード１０７，１０８は、ダイオード１０８で生じる電位差Ｖｉｏ２が、トランジスタ１１５ｎの閾値電圧Ｖｔｈより大きくなるように設計される。

【0063】

これにより、放電経路５０にＥＳＤ電流が発生すると、ダイオード１０８の導通に連動してトランジスタ１１５ｎがオンすることによって、制御信号ＳＬを強制的にＬレベルに設定することができる。即ち、ダイオード１０８は「電流検知ダイオード」の一実施例に対応し、トランジスタ１１５ｎは「制御トランジスタ」の一実施例に対応する。ゲートスイッチ回路１１０ｎは、制御信号ＳＬがＬレベルのときに、トランジスタ１０２ｘのゲートを参照電圧線ＰＬｒと電気的に接続する様に構成される。

【0064】

図７には、実施形態１に係る半導体装置の静電保護機構３００の動作特性図が示される。図７の縦軸は、ＥＳＤ電流Ｉｅｓｄの大きさが示され、横軸には、トランジスタ１０２ｘのゲート・ドレイン間に印加される電位差Ｖｓｔｄ１が示される。

【0065】

ＥＳＤ印加時において、ゲートノードＮｇｎが電源線ＰＬ２と電気的に接続されたときのＶｓｔｄ１－Ｉｅｓｄの間の関係は、点線で表記された特性線ＣＬ１で示される。一方で、ゲートノードＮｇｎが参照電圧線ＰＬｒと電気的に接続されたときのＶｓｔｄ１－Ｉｅｓｄの間の関係は、実線で表記された特性線ＣＬ２で示される。

【0066】

図６で説明した様に、ＥＳＤ電流Ｉｅｓｄが生じる領域において、特性線ＣＬ１では、Ｖｓｔｄ１＝Ｖｅｓｄ＋Ｖｄｉｏ１となる一方で、特性線ＣＬ２では、Ｖｓｔｄ１＝ｒ・Ｖｅｓｄ＋Ｖｄｉｏ１となる（ｒ＜０）。従って、特性線ＣＬ１及びＣＬ２の間では、同一のＥＳＤ電流Ｉｅｓｄに対して、電位差Ｖｓｔｄ１は、ＥＳＤ電流による電圧降下量である電位差Ｖｅｓｄのｒ倍（ｒ・Ｖｅｓｄ）だけ低減されることが理解される。

【0067】

この様に、実施形態１に係る半導体装置１０では、ＥＳＤ印加時における多段縦積み構成の出力回路内のＮ型のトランジスタ１０２ｘ（保護対象トランジスタ）のゲート接続先を、ゲートスイッチ回路１１０ｎによって適切に制御することができる。これにより、Ｎ型のトランジスタ１０２ｘのゲート・ドレイン間に印加される電位差Ｖｓｔｄ１を安定的に低減することができるので、ＥＳＤ印加時におけるトランジスタ１０２ｘの破壊を抑制することができる。

【0068】

更に、ＥＳＤ印加時におけるゲートスイッチ回路１１０ｎの制御信号ＳＬ（Ｌレベル）を、ＥＳＤ電流の発生に応じた、ダイオード１０８及びトランジスタ１１５ｎの導通によって発生することができる。これにより、ＥＳＤ印加時において、制御信号ＳＬを半導体装置１０の外部から入力するための構成を新たに設けることなく、トランジスタ１０２ｘでの電位差Ｖｓｔｄ１を低減することができる。

【0069】

［実施形態２］
実施形態２では、半導体装置１０の出力回路を構成するＰ型のトランジスタに対しても、実施形態１と同様に、ＥＳＤ印加時におけるゲート・ドレイン間に印加される電位差を低減するための静電保護構成を説明する。

【0070】

図８に示される様に、実施形態２に係る半導体装置１０の静電保護機構３０１は、実施形態１に係る静電保護機構３００（図５）と比較して、ゲートスイッチ回路１１０ｐを更に含む。ゲートスイッチ回路１１０ｐは、信号ノードＮｉｏと電気的に接続されたドレインを有するＰ型のトランジスタ１０１ｘに設けられる。

【0071】

ゲートスイッチ回路１１０ｐは、トランジスタ１０１ｘのゲートと電気的に接続されたゲートノードＮｇｐと、Ｉ／ＯＧＮＤ線ＧＬ及び参照電圧線ＰＬｒｐとの間に電気的に接続される。ゲートスイッチ回路１１０ｐは、ゲートスイッチ回路１１０ｎと共通の制御信号ＳＬの電圧レベル（Ｈ／Ｌ）に応じて、ゲート接続先を切り替える。

【0072】

ゲートスイッチ回路１１０ｐは、制御信号ＳＬがＨレベルのときには、ゲートノードＮｇｐをＩ／ＯＧＮＤ線ＧＬ（接地電圧ＧＮＤ）と電気的に接続する様に構成される。これにより、半導体装置１０の動作時には、トランジスタ１０１ｘをオンに固定することができる。ゲートスイッチ回路１１０ｐは、Ｎ型のトランジスタ１０２ｘに設けられるゲートスイッチ回路１１０ｎとは異なり、ＥＳＤ印加用に追加配置される。

【0073】

これに対して、実施形態１で説明した様にＥＳＤ電流の発生に応じて制御信号ＳＬが強制的にＬレベルに設定されるときには、ゲートノードＮｇｐを参照電圧線ＰＬｒｐと電気的に接続する様に構成される。参照電圧線ＰＬｒｐには、電源線ＰＬ１の電源電圧ＶＤＤ１を抵抗素子Ｒ３，Ｒ４で分圧した参照電圧ＶＲＥＦｐが伝達される。即ち、抵抗素子Ｒ３，Ｒ４によって「分圧回路」の一実施例を構成することができる。図８中のこれ以外の構成は、図５と同様であるので詳細な説明は繰り返さない。

【0074】

半導体装置１０の出力回路を構成する複数のＰ型のトランジスタのうちのトランジスタ１０１ｘのドレインは、Ｉ／Ｏ信号パッド２０５と電気的に接続された信号ノードＮｉｏと接続される。従って、ゲートノードＮｇｐがＩ／ＯＧＮＤ線ＧＬと電気的に接続された状態でＥＳＤが印加されると、トランジスタ１０１ｘのゲート・ドレイン間には、トランジスタ１０２ｘと同等の電位差（Ｖｄｉｏ１＋Ｖｅｓｄ）が印加されてしまう。

【0075】

これに対して、ＥＳＤ印加時において、ゲートノードＮｇｐを参照電圧線ＰＬｒｐと電気的に接続することで、Ｐ型のトランジスタ１０１ｘのゲート・ドレイン間の電位差を、実施形態１でのトランジスタ１０２ｘと同様に低減することができる。更に、ゲートスイッチ回路１１０ｐの動作を上述の様に制御することで、ＥＳＤ電流の発生に応じて強制的にＬレベル（ＧＮＤ）に設定される制御信号ＳＬを、ゲートスイッチ回路１１０ｎ及び１１０ｐで共有することができる。

【0076】

この様に、実施形態２に係る半導体装置では、多段縦積み構成の出力回路内のＰ型のトランジスタ１０１ｘに対して、ＥＳＤ印加用にゲートスイッチ回路１１０ｐが追加配置される。そして、ゲートスイッチ回路１１０ｐによって、ＥＳＤ印加時のトランジスタ１０１ｘのゲート接続先を適切に制御して、トランジスタ１０１ｘのゲート・ドレイン間に印加される電位差を安定的に低減することができる。これにより、ＥＳＤ印加時におけるトランジスタ１０１ｘの破壊を抑制することができる。

【0077】

又、参照電圧ＶＲＥＦｐは、参照電圧ＶＲＥＦと同等であってもよい。この場合には、ゲートスイッチ回路１１０ｐは、制御信号ＳＬがＬレベルのときに、実施形態１での参照電圧線ＰＬｒと、ゲートノードＮｇｐとを電気的に接続するように構成される。そして、図８に示された抵抗素子Ｒ３，Ｒ４及び参照電圧線ＰＬｒｐの配置は省略することができる。

【0078】

［実施形態３］
実施形態３では、実施形態１又は２に係る静電保護機構の、複数の出力回路に対する配置レイアウトの例を説明する。

【0079】

図９は、実施形態３に係る半導体装置１０のＩ／Ｏ回路のレイアウトの一例を説明する概念図である。

【0080】

図９に示される様に、半導体装置１０の外周領域の少なくとも一部を用いて、複数のＩ／Ｏブロック１５が設けられる。図９の例では、４個のＩ／Ｏブロック１５ａ～１５ｄが設けられる構成例が示されるが、Ｉ／Ｏブロック１５の個数は任意である。又、Ｉ／Ｏブロック１５間の領域１７ｘ～１７ｚには、アナログ回路ブロックを配置することができる。

【0081】

各Ｉ／Ｏブロック１５には、Ｉ／Ｏ信号パッド２０５が複数個ずつ設けられる。更に、各Ｉ／Ｏ信号パッド２０５に対応して、当該Ｉ／Ｏ信号パッドにデジタル信号（Ｈレベル／Ｌレベル）を入出力するためのＩ／Ｏ回路が配置される。当該Ｉ／Ｏ回路は、実施形態１及び２で説明した、トランジスタ１０１ｘ，１０１ｙ，１０２ｘ，１０２ｙによって構成される出力回路を含む。

【0082】

スイッチ制御回路１３０は、複数のＩ／Ｏブロック１５ａ～１５ｄの間で共有される。即ち、各Ｉ／Ｏブロック１５において、ゲートスイッチ回路１１０ｎ，１１０ｐは、共通の制御信号ＳＬによって制御される。制御信号ＳＬは、偶数個のインバータ１６によって構成されたリピータによる増幅を伴って、スイッチ制御回路１３０から離れたＩ／Ｏブロック１５へ伝送されてもよい。

【0083】

図１０には、各Ｉ／Ｏブロック１５での静電保護機構の配置レイアウトの一例が示される。

【0084】

図１０に示される様に、１個のＩ／Ｏブロック１５には、Ｎ個（Ｎ：２以上の整数）の回路ブロック１５０と、Ｍ個（Ｍ：自然数）の回路ブロック１６０が配置される。

【0085】

回路ブロック１５０には、上述のＩ／Ｏ回路に相当する構成が更に配置される。このため、回路ブロック１５０には、実施形態１及び２で説明した構成のうち、Ｉ／Ｏ信号パッド２０５と、出力回路を構成するトランジスタ１０１ｘ，１０１ｙ，１０２ｘ，１０２ｙと、保護ダイオード１０５，１０６とが配置される。

【0086】

回路ブロック１６０は、異なる電源電圧のレベル毎に配置される。図１０の例では、電源電圧ＶＤＤ１及びＶＤＤ２の２種類が半導体装置１０に供給されるので、Ｍ＝２であり、２個の回路ブロック１６０が配置される。２個の回路ブロック１６０には、電源線ＰＬ１（電源電圧ＶＤＤ１）及びＩ／ＯＧＮＤ線ＧＬの間に電気的に接続されるＥＳＤ回路２１０、及び、電源線ＰＬ２（電源電圧ＶＤＤ２）及びＩ／ＯＧＮＤ線ＧＬの間に電気的に接続されるＥＳＤ回路２１１がそれぞれ配置される。回路ブロック１６０は、図１に示された、Ｉ／Ｏ用の電源セル２００に対応する。

【0087】

更に、各回路ブロック１６０には、Ｉ／ＯＧＮＤ線ＧＬからコアＧＮＤ線ＧＬＣへＥＳＤ電流を通過させるダイオード１０８と、ダイオード１０８と逆並列接続されるダイオード１０７とが配置される。

【0088】

回路ブロック１７０は、１つのＩ／Ｏブロック１５に１個配置される。回路ブロック１７０には、ゲートスイッチ回路１１０ｐ，１１０ｎ及びトランジスタ１１５ｎが配置される。即ち、ゲートスイッチ回路１１０ｐ，１１０ｎ及びトランジスタ１１５ｎは、同じＩ／Ｏブロック１５内のＮ個の回路ブロック１５０間で共有される。即ち、各回路ブロック１５０は「入出力回路」の一実施例に対応し、回路ブロック１７０を共有するＮ個の回路ブロック１５０は「複数個の回路ブロック」の一実施例に対応する。

【0089】

ゲートスイッチ回路１１０ｐ，１１０ｎの制御信号ＳＬは、上述の様に、複数のＩ／Ｏブロック１５ａ～１５ｄの間で共通である。従って、各Ｉ／Ｏブロック１５において、Ｍ個の回路ブロック１５０中のトランジスタ１０２ｘのゲートと電気的に接続されるゲートノードＮｇｎについても、複数のＩ／Ｏブロック１５ａ～１５ｄの間で共通化される。同様に、Ｍ個の回路ブロック１５０中のトランジスタ１０１ｘのゲートと電気的に接続されるゲートノードＮｇｐについても、複数のＩ／Ｏブロック１５ａ～１５ｄの間で共通化される。

【0090】

この様に、ＥＳＤ印加時におけるトランジスタ１０１ｘ，１０２ｘのゲート・ドレイン間電位差を低減するための要素によって構成される回路ブロック１７０は、各Ｉ／Ｏブロック１５に１個配置するだけでよい。即ち、ゲートスイッチ回路１１０ｐ，１１０ｎ及びトランジスタ１１５ｎは、複数（Ｎ個）のＩ／Ｏ信号パッド２０５毎に配置が必要となるＮ個の回路ブロック１５０の間で共有することができる。又、ＥＳＤ電流の発生に応じて制御信号ＳＬの発生ノードをコアＧＮＤパッド２０１Ｇと電気的に接続するためのトランジスタ１１５ｎは、比較的小さいトランジスタサイズで構成することができる。例えば、トランジスタ１１５ｎは、ゲート幅が数（μｍ）～十数（μｍ）程度で構成することができる。

【0091】

この様に、実施形態３に係る半導体装置の配置レイアウトによれば、実施形態１及び２で説明した、ＥＳＤ印加時のトランジスタ１０１ｘ，１０２ｘの破壊を抑制するために追加配置される回路要素の占有面積を抑制することができる。

【0092】

［実施形態４］
実施形態４では、ＥＳＤ電流の発生に応じたゲートスイッチ回路の制御信号の強制的な設定の変形例を説明する。

【0093】

図１１に示される様に、実施形態４に係る半導体装置の静電保護機構３０２は、実施形態１に係る静電保護機構３００（図５）と比較して、Ｎ型のトランジスタ１１５ｎに代えて、Ｐ型のトランジスタ１１５ｐを含む点で異なる。

【0094】

トランジスタ１１５ｐは、制御信号ＳＬの伝送ノードと電気的に接続されるドレインと、参照電圧線ＰＬｒ（参照電圧ＶＲＥＦ）と電気的に接続されるソースとを有する。トランジスタ１１５ｐのゲートは、電源線ＰＬ２と電気的に接続される。図８中のこれ以外の構成は、図５と同様であるので詳細な説明は繰り返さない。

【0095】

図５及び図６で説明した様に、コアＧＮＤパッド２０１Ｇを基準端子に設定して信号パッド２０５にＥＳＤ印加した場合には、電源線ＰＬ２は、フローティング状態であるため、Ｉ／ＯＧＮＤ線ＧＬの電位がＥＳＤ回路２１１（図４）を介して伝わることにより、その電位はＶｄｉｏ２になる。一方で、ＥＳＤ電流Ｉｅｓｄの発生に応じて、ダイオード１０８が導通するとともに、参照電圧線ＰＬｒの電位がＶｄｉｏ２＋ｒ・Ｖｅｓｄに上昇する。これに応じて、トランジスタ１１５ｐが、ソースに対してゲートが低電位になることでオン状態となることにより、制御信号ＳＬが、強制的にＨレベル（Ｖｄｉｏ２＋ｒ・Ｖｅｓｄ）に設定される。即ち、実施形態４では、トランジスタ１１５ｐが「制御トランジスタ」の一実施例に対応する。即ち、トランジスタ１１５ｐからゲートスイッチ回路１１０ｎには、トランジスタ１０１ｘ，１０１，１０２ｘ，１０２ｙの動作電圧である電源電圧ＶＤＤと同等以上の電圧（Ｈレベル）が伝達される。

【0096】

従って、実施形態４では、ゲートスイッチ回路１１０ｎは、実施形態１とは反対に、制御信号ＳＬがＨレベルのときに、トランジスタ１０２ｘのゲートを参照電圧線ＰＬｒと電気的に接続する様に構成される。又、ゲートスイッチ回路１１０ｎは、実施形態１とは反対に、制御信号ＳＬがＬレベルのときに、トランジスタ１０２ｘのゲートを電源線ＰＬ２と電気的に接続する様に構成される。

【0097】

半導体装置１０の動作時には、電源線ＰＬ２には電源電圧ＶＤＤ２が供給されるとともに、参照電圧線ＰＬｒにも電源電圧ＶＤＤ２相当の参照電圧ＶＲＥＦが供給される。従って、トランジスタ１１５ｐは、ゲート及びソースがほぼ同電位となるのでオフ状態となる。これにより、ゲートスイッチ回路１１０ｎは、スイッチ制御回路１３０からの制御信号ＳＬに従って、トランジスタ１０２ｘのゲート接続先を切り替える。実施形態４では、スイッチ制御回路１３０についても、ゲートノードＮｇｎを電源線ＰＬ２に電気的に接続すべき期間では制御信号ＳＬをＬレベルに設定する様に構成される。反対に、スイッチ制御回路１３０は、ゲートノードＮｇｎを参照電圧線ＰＬｒに電気的に接続すべき期間では制御信号ＳＬをＨレベルに設定する。

【0098】

この様に、実施形態４に係る半導体装置では、Ｐ型のトランジスタを用いて、ＥＳＤ電流の発生に応じてゲートスイッチ回路１１０ｎの制御信号ＳＬの電圧レベルを強制的に設定することで、実施形態１と同様の効果を奏することができる。即ち、ＥＳＤ印加時のトランジスタ１０２ｘのゲート接続先を適切に制御して、ＥＳＤ印加時におけるトランジスタ１０２ｘの破壊を抑制することができる。

【0099】

尚、図１１の構成において、図８に示されたゲートスイッチ回路１１０ｐを更に配置して、実施形態４を実施形態２と組み合わせることも可能である。この場合には、ゲートスイッチ回路１１０ｐについても、実施形態２とは反対に、制御信号ＳＬがＨレベルのときに、ゲートノードＮｇｐを参照電圧線ＰＬｒｐ又はＰＬｒと電気的に接続する様に構成される。即ち、ゲートスイッチ回路１１０ｐは、実施形態２及び４を組み合わせる場合には、制御信号ＳＬがＬレベルのときに、ゲートノードＮｇｐをＩ／ＯＧＮＤＧＬと電気的に接続する様に構成される。

【0100】

又、実施形態４、又は、実施形態２及び４の組み合わせに対して、実施形態３の配置レイアウトを適用することも可能である。この場合には、図１０の回路ブロック１７０において、Ｎ型のトランジスタ１１５ｎに代えて、Ｐ型のトランジスタ１１５ｐを配置することができる。

【0101】

［実施形態５］
実施形態５では、電源電圧が１種類の半導体装置における多段縦積み構成の出力回路の静電保護機構について説明する。

【0102】

図１２に示される様に、実施形態５に係る半導体装置１０において、出力回路は、実施形態１（図５）と同様の、Ｐ型のトランジスタ１０１ｘ，１０１ｙ及びＮ型のトランジスタ１０２ｘ，１０２ｙを含む。

【0103】

実施形態４に係る半導体装置の静電保護機構３０３は、実施形態１（図５）と同様に配置された、保護ダイオード１０５，１０６，ＥＳＤ回路２１０、Ｎ型のトランジスタ１１５ｎ、及び、ダイオード１０７，１０８を含む。

【0104】

一方で、実施形態４に係る半導体装置では、電源線ＰＬ１には、トランジスタ１０１ｘ、１０１ｙ、１０２ｘ、１０２ｙの動作電圧ＶＤＤ（例えば、１．８［Ｖ］）相当の電源電圧ＶＤＤ１が、電源パッド２０２を介して供給される。従って、信号ノードＮｉｏと電気的に接続されたドレインを有するＮ型のトランジスタ１０２ｘは、ゲート（ゲートノードＮｇｎ）を電源線ＰＬ１と電気的に接続することで、オン状態に固定される。

【0105】

更に、静電保護機構３０３は、インバータ１１７によって構成されるゲートスイッチ回路１１０ｐを有する。ゲートスイッチ回路１１０ｐ（インバータ１１７）は、信号ノードＮｉｏと電気的に接続されたドレインを有するＰ型のトランジスタ１０１ｘのゲート接続先を、電源線ＰＬ１及びＩ／ＯＧＮＤ線ＧＬの間で切替える。

【0106】

インバータ１１７の入力ノードＮｃｎｔは、トランジスタ１１５ｎのドレインと電気的に接続されるとともに、プルアップ抵抗Ｒｐｌを介して電源線ＰＬ１と電気的に接続される。トランジスタ１１５ｎは、実施形態１（図５）と同様に、ＥＳＤ電流の発生によるダイオード１０８の導通に連動してオンする。

【0107】

半導体装置の動作時を含む、ＥＳＤ印加時以外では、トランジスタ１１５ｎがオフされるので、インバータ１１７には、Ｈレベル（電源電圧ＶＤＤ１）の電圧が入力される。従って、インバータ１１７は、ゲートノードＮｇｐをＩ／ＯＧＮＤ線ＧＬと電気的に接続する。これにより、Ｐ型のトランジスタ１０１ｘは、オン状態に固定される。

【0108】

これに対して、コアＧＮＤパッド２０１Ｇが基準電位を持った状態でのＥＳＤ印加時には、放電経路５０をＥＳＤ電流が流れるのに応じて、トランジスタ１１５ｎのオンにより、インバータ１１７には、Ｌレベル（接地電圧ＧＮＤ）の電圧が入力される。これにより、インバータ１１７は、ゲートノードＮｇｐを電源線ＰＬ１と電気的に接続する。この様に、実施形態４の静電保護機構３０３では、ＥＳＤ印加時において、Ｐ型のトランジスタ１０１ｘのゲート接続先が、Ｉ／ＯＧＮＤ線ＧＬから電源線ＰＬ１に切り替えられる。

【0109】

又、コアＧＮＤパッド２０１Ｇが基準電位を持った状態でのＥＳＤ印加時には、ＥＳＤ電流の放電経路５０において、実施形態１（図５）と同様の電位差Ｖｄｉｏ２、Ｖｅｓｄ、及び、Ｖｄｉｏが発生する。この結果、実施形態５に係る半導体装置１０のＥＳＤ印加時には、各部位に図１３に示される電位が生じる。

【0110】

図１３に示される様に、Ｉ／ＯＧＮＤ線ＧＬの電位は、コアＧＮＤパッド２０１Ｇの基準電位（０［Ｖ］）に対して、ダイオード１０８の導通によって生じた電位差Ｖｄｉｏ２だけ上昇する。更に、電源線ＰＬ１の電位は、Ｉ／ＯＧＮＤ線ＧＬの電位よりも、ＥＳＤ回路２１０の動作に応じて発生する電位差Ｖｅｓｄだけ高くなる。

【0111】

更に、トランジスタ１０１ｘのドレインと電気的に接続された信号ノードＮｉｏ（Ｉ／Ｏ信号パッド２０５）の電位は、電源線ＰＬ１の電位に対して、保護ダイオード１０５の導通によって生じる電位差Ｖｄｉｏ１だけ高くなる。

【0112】

従って、仮に、ＥＳＤ印加時において、ゲートノードＮｇｐがＩ／ＯＧＮＤ線ＧＬに電気的に接続されたままだと、ＥＳＤ電流の発生時に、トランジスタ１０２ｘのゲート・ドレイン間に印加される電位差Ｖｓｔｄ１は、（Ｖｅｓｄ＋Ｖｄｉｏ１）となる。

【0113】

これに対して、インバータ１１７によってゲートノードＮｇｐが電源線ＰＬ１と電気的に接続されることにより、ＥＳＤ電流の発生時に、トランジスタ１０２ｘのゲート・ドレイン間に印加される電位差Ｖｓｔｄ１は、Ｖｄｉｏ１に低減される。

【0114】

図１４には、実施形態５に係る半導体装置の静電保護機構３０３の動作特性図が示される。図１４の縦軸及び横軸には、図７と同様に、ＥＳＤ電流Ｉｅｓｄの大きさ、及び、トランジスタ１０２ｘのゲート・ドレイン間に印加される電位差Ｖｓｔｄ１がそれぞれ示される。

【0115】

ＥＳＤ印加時において、ゲートノードＮｇｐがＩ／ＯＧＮＤ線ＧＬと電気的に接続されたときのＶｓｔｄ１－Ｉｅｓｄの間の関係は、点線で表記された特性線ＣＬ３で示される。一方で、ゲートノードＮｇｎが電源線ＰＬ１と電気的に接続されたときのＶｓｔｄ１－Ｉｅｓｄの間の関係は、実線で表記された特性線ＣＬ４で示される。

【0116】

図１３で説明した様に、ＥＳＤ電流Ｉｅｓｄが生じる領域において、特性線ＣＬ３では、Ｖｓｔｄ１＝Ｖｅｓｄ＋Ｖｄｉｏ１となる一方で、特性線ＣＬ４では、Ｖｓｔｄ１＝Ｖｅｓｄとなる。従って、特性線ＣＬ３及びＣＬ４の間では、同一のＥＳＤ電流Ｉｅｓｄに対して、電位差Ｖｓｔｄ１は、ＥＳＤ電流による電圧降下量である電位差Ｖｅｓｄだけ低減されることが理解される。

【0117】

この様に、実施形態４に係る半導体装置１０では、ＥＳＤ印加用のゲートスイッチ回路１１０ｐを配置することにより、ＥＳＤ印加時の多段縦積み構成の出力回路内のＰ型のトランジスタ１０１ｘのゲート接続先を制御することができる。これにより、Ｐ型のトランジスタ１０１ｘのゲート・ドレイン間に印加される電位差Ｖｓｔｄ１を安定的に低減することができるので、ＥＳＤ印加時におけるトランジスタ１０１ｘの破壊を抑制することができる。

【0118】

又、実施形態５に対して、実施形態３の配置レイアウトを適用することも可能である。この場合には、図１０の回路ブロック１７０において、ゲートスイッチ回路１１０ｐとして、図１２に示したインバータ１１７が配置されるとともに、ゲートスイッチ回路１１０ｎの配置は省略される。

【0119】

［実施形態６］
実施形態６では、実施形態１～４でのゲートスイッチ回路１１０ｎによるゲート接続先の変形例を説明する。

【0120】

図１５に示される様に、実施形態６に係る半導体装置の静電保護機構３０４は、実施形態１に係る静電保護機構３００（図５）と比較して、ゲートスイッチ回路１１０ｎに代えて、ゲートスイッチ回路１１１ｎを含む点で異なる。

【0121】

ゲートスイッチ回路１１１ｎは、制御信号ＳＬに応じたゲートスイッチ回路１１０ｎの機能に加えて、ＥＳＤ制御信号ＳＬｅｓｄに応じて、ゲートノードＮｇｎを信号ノードＮｉｏ（Ｉ／Ｏ信号パッド２０５）と電気的に接続する機能を更に有する。

【0122】

ＥＳＤ制御信号ＳＬｅｓｄは、放電経路５０におけるＥＳＤ電流の発生によりトランジスタ１１５ｎがオンするのに応じて、ゲートスイッチ回路１１１ｎに入力される。即ち、ＥＳＤ制御信号ＳＬｅｓｄがＬレベル（接地電圧ＧＮＤ）に設定されると、ゲートスイッチ回路１１１ｎは、ゲートノードＮｇｎを信号ノードＮｉｏと電気的に接続する。一方で、トランジスタ１１５ｎのオフ時には、ＥＳＤ制御信号ＳＬｅｓｄは、プルアップ抵抗Ｒｐｌによって、Ｈレベル（電源電圧ＶＤＤ２）に固定される。

【0123】

ゲートスイッチ回路１１１ｎは、ＥＳＤ制御信号ＳＬｅｓｄがＨレベルに設定されると、ゲートスイッチ回路１１０ｎと同様に、スイッチ制御回路１３０からの制御信号ＳＬに応じて、電源線ＰＬ１及び参照電圧線ＰＬｒの一方を選択的に、ゲートノードＮｇｎと電気的に接続する。これにより、半導体装置１０の動作時において、トランジスタ１０２ｘをオン状態に固定することができる。

【0124】

図１５中のこれ以外の構成は、図５と同様であるので詳細な説明は繰り返さない。即ち、実施形態６に係る静電保護機構３０４においても、保護ダイオード１０５，１０６，ＥＳＤ回路２１０、Ｎ型のトランジスタ１１５ｎ、及び、ダイオード１０７，１０８は、実施形態１（図５）と同様に配置される。

【0125】

従って、ＥＳＤ印加時には、ＥＳＤ電流の放電経路５０において、実施形態１（図５）と同様の電位差Ｖｄｉｏ２、Ｖｅｓｄ、及び、Ｖｄｉｏが発生する。この結果、実施形態６に係る半導体装置１０のＥＳＤ印加時には、各部位に図１６に示される電位が生じる。

【0126】

まず、Ｉ／ＯＧＮＤ線ＧＬの電位は、ＥＳＤ印加時に基準となったコアＧＮＤパッド２０１Ｇの基準電位（０［Ｖ］）に対して、ダイオード１０８の導通によって生じた電位差Ｖｄｉｏ２だけ上昇する。更に、電源線ＰＬ１の電位は、Ｉ／ＯＧＮＤ線ＧＬの電位よりも、ＥＳＤ回路２１０の動作に応じて発生する電位差Ｖｅｓｄだけ高くなる。

【0127】

更に、トランジスタ１０１ｘのドレインと電気的に接続された信号ノードＮｉｏ（Ｉ／Ｏ信号パッド２０５）の電位は、電源線ＰＬ１の電位に対して、保護ダイオード１０５の導通によって生じる電位差Ｖｄｉｏ１だけ高くなる（Ｖｅｓｄ＋Ｖｄｉｏ１＋Ｖｄｉｏ２）。

【0128】

一方で、ゲートノードＮｇｎは、ゲートスイッチ回路１１１ｎによって信号ノードＮｉｏと電気的に接続されるため、信号ノードＮｉｏと同電位となる。この結果、トランジスタ１０２ｘのゲート・ドレイン間に印加される電位差Ｖｓｔｄ１＝０とすることができる。

【0129】

図１７には、実施形態６に係る半導体装置の静電保護機構３０４の動作特性図が示される。図１７の縦軸及び横軸には、図７と同様に、ＥＳＤ電流Ｉｅｓｄの大きさ、及び、トランジスタ１０２ｘのゲート・ドレイン間に印加される電位差Ｖｓｔｄ１がそれぞれ示される。

【0130】

ＥＳＤ印加時において、ゲートノードＮｇｐが、ＥＳＤ電流の経路外の電源線ＰＬ２と電気的に接続されたときのＶｓｔｄ１－Ｉｅｓｄの間の関係は、図７と同様の特性線ＣＬ１（点線）で示される。一方で、ゲートノードＮｇｎが信号ノードＮｉｏ（Ｉ／Ｏ信号パッド２０５）と電気的に接続されたときのＶｓｔｄ１－Ｉｅｓｄの間の関係は、実線で表記された特性線ＣＬ５で示される。

【0131】

ＥＳＤ電流Ｉｅｓｄが生じる領域において、特性線ＣＬ１では、実施形態１で説明した様に、Ｖｓｔｄ１＝Ｖｅｓｄ＋Ｖｄｉｏ１となる一方で、特性線ＣＬ５では、Ｖｓｔｄ１＝０となる。

【0132】

この様に、実施形態６に係る半導体装置１０では、ゲートスイッチ回路１１１ｎの配置により、ＥＳＤ印加時のゲート接続先を信号ノードＮｉｏに制御することができる。これにより、多段縦積み構成を有する出力回路内のトランジスタ１０２ｘのゲート・ドレイン間に印加される電位差Ｖｓｔｄ１を安定的に低減することができるので、ＥＳＤ印加時におけるトランジスタ１０２ｘの破壊を抑制することができる。

【0133】

尚、実施形態６において、ゲートスイッチ回路１１１ｎによる信号ノードＮｉｏ及びゲートノードＮｇｎの接続経路に、抵抗素子又はダイオードを介挿接続することも可能である。この場合には、当該ダイオードは、アノードが信号ノードＮｉｏと電気的に接続されるように配置される。即ち、信号ノードＮｉｏ、又は、抵抗素子或いは導通状態のダイオードを介して信号ノードＮｉｏと結合されるノードが、ＥＳＤ印加時におけるゲート接続先とされる。

【0134】

又、実施形態６に対して、実施形態２を組み合わせることも可能である。即ち、ＥＳＤ印加時にゲートノードＮｇｐを信号ノードＮｉｏと電気的に接続するためのゲートスイッチ回路１１１ｐ（図示せず）を図１５の構成に追加配置することも可能である。

【0135】

或いは、実施形態４と同様に、Ｎ型のトランジスタ１１５ｎに代えて、図１１と同様のＰ型のトランジスタ１１５ｐを配置して、ＥＳＤ制御信号ＳＬｅｓｄを発生することも可能である。この場合には、ゲートスイッチ回路１１１ｎ及び１１１ｐは、ＥＳＤ制御信号ＳＬｅｓｄがＨレベル（電源電圧ＶＤＤ２）のときに、ゲートノードＮｇｎ，Ｎｇｐを信号ノードＮｉｏと電気的に接続する様に構成される。更に、図１５のプルアップ抵抗Ｒｐｌに代えて、トランジスタ１１５ｐのオフ時にＥＳＤ制御信号ＳＬｅｓｄをＬレベルに固定するためのプルダウン抵抗（図示せず）が配置される。

【0136】

又、実施形態６に係る半導体装置に対して、実施形態３の配置レイアウトを適用することも可能である。この場合には、図１０の回路ブロック１７０において、ゲートスイッチ回路１１１ｎ，１１１ｐ、及び、プルアップ抵抗Ｒｐｌ（又は、プルダウン抵抗）を配置することができる。

【0137】

以上で説明した本実施の形態に係る半導体装置の静電保護機構の包括的な概念は、図１８に示された回路図によって示される。

【0138】

図１８に示される様に、本実施の形態に係る半導体装置の静電保護機構は、保護ダイオード１０５，１０６と、ＥＳＤ回路２１０と、ＥＳＤ印加時に保護対象トランジスタのゲート接続先を制御するゲートスイッチ回路１１０と、ゲートスイッチ回路１１０を制御するスイッチ制御機構１２０とを備えることが理解される。

【0139】

ゲートスイッチ回路１１０は、実施形態１～６で説明したゲートスイッチ回路１１０ｎ，１１０ｐ，１１１ｎ，１１１ｐを包括するものである。ゲートスイッチ回路１１０は、半導体装置の出力回路を構成する複数のトランジスタのうちの、Ｉ／Ｏ信号パッド２０５（信号ノードＮｉｏ）と電気的に接続されたドレインを有するトランジスタ１０１ｘ及び１０２ｘの少なくとも一方に対応して設けられる。

【0140】

図１８では、トランジスタ１０２ｘのみに対してゲートスイッチ回路１１０が配置された構成が一例として示されている。或いは、図１８とは異なり、トランジスタ１０１ｘのみに対して、又は、トランジスタ１０１ｘ及び１０２ｘの各々に対して、ゲートスイッチ回路１１０が配置された構成とすることも可能である。尚、上述した様に、Ｎ型のトランジスタ１０１ｘに対しては半導体装置１０の動作時にゲートスイッチ回路１１０が用いられるので、ＥＳＤ印加時のためにゲートスイッチ回路１１０を追加配置する必要は無い。

【0141】

ゲートスイッチ回路１１０は、ゲートノードＮｇｎ又はＮｇｐを、第１のノードＮＰ１と電気的に接続することで、ＥＳＤ印加時にトランジスタ１０１ｘ又は１０２ｘのゲート・ドレイン間に印加される電位差を低減する。第１のノードＮＰ１は、実施形態１～４における参照電圧線ＰＬｒ，ＰＬｒｐ、実施形態５における電源線ＰＬ１，及び、実施形態６における、信号ノードＮｉｏ、又は、抵抗素子又は導通状態のダイオードを介して信号ノードＮｉｏと結合されるノードを含む。即ち、第１のノードＮＰ１は、放電経路５０におけるＥＳＤ電流の発生に応じてＩ／ＯＧＮＤ線ＧＬよりも高電位となるノードを包括的に示すものである。

【0142】

実施形態１～６では、微細化されたトランジスタに好適な多段縦積み構成の出力回路を構成する複数のトランジスタに対する静電保護機構を説明した。このため、ゲートスイッチ回路１１０は、半導体装置の動作時には、ゲートノードＮｇｎ（Ｎｇｐ）を、トランジスタ１０１ｘ．１０２ｘをオン状態とするためのゲート電圧を供給する第２のノードＮＰ２と電気的に接続する。第２のノードＮＰ２は、トランジスタ１０２ｘに対する電源線ＰＬ２（実施形態１～４）、及び、トランジスタ１０１ｘに対するＩ／ＯＧＮＤ線ＧＬ（実施形態２，５）を含む。上述の様に、電源線ＰＬ２は、トランジスタ１０１ｘ，１０１ｙ，１０２ｘ，１０２ｙの動作電圧ＶＤＤを供給する。これまでの説明より、第２のノードＮＰ２は、必ずしも、ＥＳＤ電流の経路（放電経路５０）には含まれないことが理解される。

【0143】

スイッチ制御機構１２０は、Ｎ型のトランジスタ１１５ｎ（図５等）、又は、Ｐ型のトランジスタ１１５ｐ（図１１）と、ダイオード１０８とによって構成することができる。尚、スイッチ制御機構１２０については、ゲートスイッチ回路１１０（１１０ｎ，１１０ｐ，１１１ｎ，１１１ｐ）を実施の形態１～６で説明したのと同様に制御可能であれば、例示した構成に限定されず、任意の構成を採用することができる。この様に構成することで、ＥＳＤ印加時において、半導体装置１０の外部から信号を入力することなく、ゲートスイッチ回路１１０を制御することができる。

【0144】

以上、本実施の形態では、２個ずつのＰ型及びＮ型のトランジスタ（駆動トランジスタ）の直列接続によって構成された出力回路に対する静電保護機構の適用を説明した。但し、本実施の形態に係る静電保護機構は、３個以上ずつのＰ型及びＮ型のトランジスタ（駆動トランジスタ）の直列接続によって構成された出力回路に対しても適用可能である。この様な構成においても、信号ノードＮｉｏと接続されたドレインを有するトランジスタ（保護対象トランジスタ）において、ＥＳＤ印加時にドレイン・ゲート間の電位差が最大となる。従って、少なくとも、当該保護トランジスタの一部又は全部に対して、ゲートスイッチ回路１１０を配置することで、ＥＳＤ印加時におけるトランジスタの破壊を抑制することができる。

【0145】

更に、本実施の形態に係る半導体装置の静電保護機構は、１個ずつのＰ型及びＮ型のトランジスタによって構成された、単段構成の出力回路を有する半導体装置にも適用することができる。

【0146】

図１９に示される様に、単段構成の出力回路は、図２と同様の、Ｐ型のトランジスタ１０１及びＮ型のトランジスタ１０２を含む。即ち、図１９の変形例では、トランジスタ１０１及び１０２は「複数の駆動トランジスタ」の一実施例に対応する。特に、Ｐ型のトランジスタ１０１は「第１のトランジスタ」及び「保護対象トランジスタ」に対応する。同様に、Ｎ型のトランジスタ１０２は、「第２のトランジスタ」及び「保護対象トランジスタ」に対応する。

【0147】

図１９の変形例においても、本実施の形態に係る半導体装置の静電保護機構は、保護ダイオード１０５，１０６と、ＥＳＤ回路２１０と、ＥＳＤ印加時に保護対象トランジスタのゲート接続先を制御するゲートスイッチ回路１１０と、図１８と同様のスイッチ制御機構１２０とを備える。

【0148】

図１９の変形例では、トランジスタ１０１及び１０２の各々は、Ｉ／Ｏ信号パッド２０５（信号ノードＮｉｏ）と電気的に接続されたドレインを有する。従って、ゲートスイッチ回路１１０は、トランジスタ１０１及び１０２の少なくとも一方に対応して設けられる。図１９においても、トランジスタ１０２のみに対してゲートスイッチ回路１１０が配置された構成が一例として示される。或いは、トランジスタ１０１のみ、又は、トランジスタ１０１及び１０２の各々に対して、ゲートスイッチ回路１１０が配置されてもよい。

【0149】

ゲートスイッチ回路１１０は、ゲートノードＮｇｎ又はＮｇｐを、第１のノードＮＰ１と電気的に接続することで、ＥＳＤ印加時にトランジスタ１０１又は１０２のゲート・ドレイン間に印加される電位差を低減する。図１９の変形例では、第１のノードＮＰ１は、電源線ＰＬ１（実施形態４）、及び、実施形態６における、信号ノードＮｉｏ、又は、抵抗素子又は導通状態のダイオードを介して信号ノードＮｉｏと結合されるノードを含む。

【0150】

一方で、図１９のゲートスイッチ回路１１０は、半導体装置の動作時を含むＥＳＤ印加時以外では、ゲートノードＮｇｎ（Ｎｇｐ）を、出力バッファ２１（図１）の出力ノードと電気的に接続する様に制御される。これにより、半導体装置１０の動作時には、出力バッファ２１の出力信号に応じて、Ｈレベルの電圧、及び、Ｌレベルの電圧の一方を選択的に、Ｉ／Ｏ信号パッド２０５に出力することができる。

【0151】

出力バッファ２１の出力ノードは、通常、ＥＳＤ電流の経路（放電経路５０）には含まれない。このため、ゲートスイッチ回路１１０によってＥＳＤ印加時のゲートノードＮｇｎ（Ｎｇｐ）の出力先を制御することで、ＥＳＤ印加時に、トランジスタ１０１又は１０２のゲート・ドレイン間に印加される電位差を低減することができる。これにより、単段構成の出力回路に構成するトランジスタ１０１，１０２についても、本実施の形態に係る静電保護機構の適用により、ＥＳＤ印加時における破壊を抑制することができる。

【0152】

以上で説明した複数の実施形態について、明細書内で言及されていない組み合わせを含めて、不整合や矛盾が生じない範囲内で、各実施形態で説明された構成を適宜組合わせることは出願当初から予定されている点についても、確認的に記載する。

【0153】

以上、本開示を実施の形態に基づき具体的に説明したが、本開示は実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0154】

１０ 半導体装置、１５，１５ａ～１５ｄ Ｉ／Ｏブロック、１６ リピータ、１７ｘ～１７ｚ 領域、２０ コア領域、２１ 出力バッファ、３０ Ｉ／Ｏ領域、５０ 放電経路、１００ Ｉ／Ｏセル、１０１，１０１ｘ，１０１ｙ，１０２，１０２ｘ，１０２ｙ トランジスタ（駆動トランジスタ）、 １１５ｎ，１１５ｐ トランジスタ（制御トランジスタ）、１０５，１０６ 保護ダイオード、１０７，１０８ ダイオード、１１０，１１０ｎ，１１０ｐ，１１１ｎ，１１１ｐ ゲートスイッチ回路、１１７ インバータ、１２０ スイッチ制御機構、１３０ スイッチ制御回路、１５０，１６０，１７０ 回路ブロック、２００，２００Ｇ 電源セル（Ｉ／Ｏ用）、２０１ ＧＮＤパッド（Ｉ／Ｏ用）、２０１Ｇ ＧＮＤパッド（コア用）、２０２，２０３ 電源パッド、２０５ 信号パッド、２０６，２０６Ｇ 電源セル（コア用）、２１０，２１１ ＥＳＤ回路、３００～３０４ 静電保護機構、ＧＬ Ｉ／ＯＧＮＤ線、ＧＬＣ コアＧＮＤ線、Ｎｇｎ，Ｎｇｐ ゲートノード、Ｎｉｏ 信号ノード、ＰＬ，ＰＬ１，ＰＬ２ 電源線（Ｉ／Ｏ用）、ＰＬＣ 電源線（コア用）、ＰＬｒ，ＰＬｒｐ 参照電圧線、Ｒ１～Ｒ４ 抵抗素子、Ｒｐｌ プルアップ抵抗、ＳＬ，ＳＬｅｓｄ 制御信号（ゲートスイッチ回路）、ＶＤＤ１，ＶＤＤ２ 電源電圧、ＶＰ，ＶＰＣ パッド（電源電圧）、ＶＧ，ＶＧＣ パッド（ＧＮＤ）、ＶＲＥＦ，ＶＲＥＦｐ 参照電圧。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】