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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-03-10
(45)【発行日】2025-03-18
(54)【発明の名称】半導体装置及び半導体装置の製造方法
(51)【国際特許分類】
H10D 64/60 20250101AFI20250311BHJP
H10D 30/60 20250101ALI20250311BHJP
【ＦＩ】
H10D64/60
H10D30/60 W
H10D30/60 X
H10D30/60 S
【請求項の数】
16
(21)【出願番号】P 2022025610
(22)【出願日】2022-02-22
(65)【公開番号】P2023122135
(43)【公開日】2023-09-01
【審査請求日】2024-04-10
(73)【特許権者】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】100109612
【弁理士】
【氏名又は名称】倉谷 泰孝
(74)【代理人】
【識別番号】100116643
【弁理士】
【氏名又は名称】伊達 研郎
(74)【代理人】
【識別番号】100184022
【弁理士】
【氏名又は名称】前田 美保
(72)【発明者】
【氏名】川崎 裕二
(72)【発明者】
【氏名】今坂 俊博
【審査官】石川 雄太郎
(56)【参考文献】
【文献】特開２０２１－１０３７３１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２１／０２０２６９４（ＵＳ，Ａ１）
【文献】特開２０２０－１７４１７３（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／０３２８２０３（ＵＳ，Ａ１）
【文献】特開２０１４－１１０３８２（ＪＰ，Ａ）
【文献】特開２０１５－００８２８１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｄ ３０／６５
Ｈ１０Ｄ ３０／６０
(57)【特許請求の範囲】
【請求項1】
第１導電型の半導体基板と、前記半導体基板の表層部に形成され、ハイサイド回路とローサイド回路とを分離する第２導電型のリサーフ層と、
前記半導体基板と前記リサーフ層との間で、前記ハイサイド回路の底部に形成され、前記リサーフ層よりも不純物濃度が高い第２導電型の埋め込み層と、
前記リサーフ層をドリフト層とするＭＯＳＦＥＴと、
を備え、
前記ＭＯＳＦＥＴは、
前記リサーフ層の表層部に形成され、前記リサーフ層よりも不純物濃度が高い、ドレイン層として機能する第２導電型の第１の半導体層と、
前記第１の半導体層より前記ハイサイド回路から離れる側に設けられた第１導電型の第２の半導体層と、
前記第２の半導体層の表層部に形成された、ソース層として機能する第２導電型の第３の半導体層と、
を備え、
前記第１の半導体層の端部は前記埋め込み層の端部よりも前記ハイサイド回路から離れた位置にあり、
前記埋め込み層の前記端部は、平面視して第１の直線部と、第２の直線部と、両端がそれぞれ前記第１の直線部及び前記第２の直線部に繋がる湾曲部を有し、
前記第１の半導体層の前記端部は、平面視して第３の直線部と、第４の直線部と、両端がそれぞれ前記第３の直線部及び前記第４の直線部と繋がる湾曲部を有し、
前記第１の半導体層の前記湾曲部の曲率中心の位置は、前記埋め込み層の前記湾曲部よりも前記ハイサイド回路に近く、
前記第１の半導体層の前記湾曲部の曲率は、前記埋め込み層の前記湾曲部よりも小さいことを特徴とする半導体装置。
【請求項2】
第１導電型の半導体基板と、前記半導体基板の表層部に形成され、ハイサイド回路とローサイド回路とを分離する第２導電型のリサーフ層と、
前記半導体基板と前記リサーフ層との間で、前記ハイサイド回路の底部に形成され、前記リサーフ層よりも不純物濃度が高い第２導電型の埋め込み層と、前記リサーフ層をドリフト層とするＭＯＳＦＥＴと、
を備え、
前記ＭＯＳＦＥＴは、
前記リサーフ層の表層部に形成され、前記リサーフ層よりも不純物濃度が高い、ドレイン層として機能する第２導電型の第１の半導体層と、
前記第１の半導体層より前記ハイサイド回路から離れる側に設けられた第１導電型の第２の半導体層と、
前記第２の半導体層の表層部に形成された、ソース層として機能する第２導電型の第３の半導体層と、
を備え、
前記第１の半導体層の端部は前記埋め込み層の端部よりも前記ハイサイド回路から離れた位置にあり、
前記第１の半導体層の前記端部は、平面視して第１の直線部と、第２の直線部と、両端がそれぞれ前記第１の直線部及び前記第２の直線部に繋がる部分を有し、前記部分は前記第１の直線部と鈍角に繋がる第３の直線部と、前記第２の直線部と鈍角に繋がる第４の直線部とを有し、
前記埋め込み層の前記端部は、平面視して第５の直線部と、第６の直線部と、両端がそれぞれ前記第５の直線部及び前記第６の直線部と繋がる湾曲部を有することを特徴とする半導体装置。
【請求項3】
前記第３の直線部及び前記第４の直線部で１本の直線が構成されていることを特徴とする請求項２に記載の半導体装置。
【請求項4】
前記部分は、両端がそれぞれ前記第３の直線部及び前記第４の直線部につながる湾曲部を有することを特徴とする請求項２に記載の半導体装置。
【請求項5】
第１導電型の半導体基板と、前記半導体基板の表層部に形成され、ハイサイド回路とローサイド回路とを分離する第２導電型のリサーフ層と、
前記半導体基板と前記リサーフ層との間で、前記ハイサイド回路の底部に形成され、前記リサーフ層よりも不純物濃度が高い第２導電型の埋め込み層と、前記リサーフ層をドリフト層とするＭＯＳＦＥＴと、
を備え、
前記ＭＯＳＦＥＴは、
前記リサーフ層の表層部に形成され、前記リサーフ層よりも不純物濃度が高い、ドレイン層として機能する第２導電型の第１の半導体層と、
前記第１の半導体層より前記ハイサイド回路から離れる側に設けられた第１導電型の第２の半導体層と、
前記第２の半導体層の表層部に形成された、ソース層として機能する第２導電型の第３の半導体層と、
を備え、
前記第１の半導体層の端部は前記埋め込み層の端部よりも前記ハイサイド回路から離れた位置にあり、
前記埋め込み層の前記端部は、平面視して第１の直線部と、第２の直線部と、両端がそれぞれ前記第１の直線部及び前記第２の直線部に繋がる第１の湾曲部を有し、
前記第１の半導体層の前記端部は、平面視して第３の直線部と、第４の直線部と、両端がそれぞれ前記第３の直線部及び前記第４の直線部と繋がる第２の湾曲部を有し、
前記第２の湾曲部を含み前記第２の湾曲部より内側の前記第１の半導体層の一部の不純物濃度は、前記一部以外の前記第１の半導体層の不純物濃度よりも低いことを特徴とする半導体装置。
【請求項6】
前記一部は、前記第２の湾曲部と、両端がそれぞれ前記第２の湾曲部の両端に繋がる部分とで規定される領域であり、当該部分は、前記第３の直線部と鈍角に繋がる第５の直線部と、前記第４の直線部と鈍角に繋がる第６の直線部とを有することを特徴とする請求項５に記載の半導体装置。
【請求項7】
前記一部の不純物濃度は、前記第２の湾曲部に近づくにつれて低くなることを特徴とする請求項６に記載の半導体装置。
【請求項8】
前記第５の直線部及び前記第６の直線部で１本の直線が構成されていることを特徴とする請求項６または請求項７に記載の半導体装置。
【請求項9】
前記部分は、両端がそれぞれ前記第５の直線部及び前記第６の直線部につながる湾曲部を有することを特徴とする請求項６または請求項７に記載の半導体装置。
【請求項10】
前記第２の半導体層は前記リサーフ層の表層部に形成されたことを特徴とする請求項１から請求項９のいずれか一項に記載の半導体装置。
【請求項11】
前記第２の半導体層は、前記リサーフ層に接するように前記半導体基板の表層部に形成されたことを特徴とする請求項１から請求項９のいずれか一項に記載の半導体装置。
【請求項12】
前記第１の半導体層の表層部に形成され、前記第１の半導体層よりも不純物濃度が高い、ドレイン層として機能する第２導電型の第４の半導体層を備えることを特徴とする請求項１から請求項１１のいずれか一項に記載の半導体装置。
【請求項13】
前記ＭＯＳＦＥＴは、前記ハイサイド回路に電源を供給するブートストラップ回路を構成する素子であることを特徴とする請求項１から請求項１２のいずれか一項に記載の半導体装置。
【請求項14】
第１導電型の半導体基板と、前記半導体基板の表層部に形成され、ハイサイド回路とローサイド回路とを分離する第２導電型のリサーフ層と、
前記半導体基板と前記リサーフ層との間で、前記ハイサイド回路の底部に形成され、前記リサーフ層よりも不純物濃度が高い第２導電型の埋め込み層と、前記リサーフ層をドリフト層とするＭＯＳＦＥＴと、
を備え、
前記ＭＯＳＦＥＴは、
前記リサーフ層の表層部に形成され、前記リサーフ層よりも不純物濃度が高い、ドレイン層として機能する第２導電型の第１の半導体層と、
前記第１の半導体層より前記ハイサイド回路から離れる側に設けられた第１導電型の第２の半導体層と、
前記第２の半導体層の表層部に形成された、ソース層として機能する第２導電型の第３の半導体層と、
を備え、
前記第１の半導体層の端部は前記埋め込み層の端部よりも前記ハイサイド回路から離れた位置にあり、
前記埋め込み層の前記端部は、平面視して第１の直線部と、第２の直線部と、両端がそれぞれ前記第１の直線部及び前記第２の直線部に繋がる第１の湾曲部を有し、
前記第１の半導体層の前記端部は、平面視して第３の直線部と、第４の直線部と、両端がそれぞれ前記第３の直線部及び前記第４の直線部と繋がる第２の湾曲部を有する半導体装置の製造方法であって、
前記第１の半導体層を形成する工程は、
第１の不純物注入間口と、複数の第２の不純物注入間口と、前記第１の不純物注入間口及び複数の第２の不純物注入間口を規定する遮断部とを有するマスク材を基材に形成する工程と、
不純物を前記基材に照射し、前記第１の不純物注入間口、前記複数の第２の不純物注入間口から不純物を前記基材に導入する工程と、
前記マスク材を前記基材から除去する工程と、
不純物が導入された前記基材に熱処理を施す工程と、
を備え、
前記複数の第２の不純物注入間口は、前記マスク材における、平面視して前記第２の湾曲部を含み前記第２の湾曲部より内側の前記第１の半導体層の一部に対応した領域に設けられることを特徴とする半導体装置の製造方法。
【請求項15】
前記複数の第２の不純物注入間口のそれぞれ幅が、前記第２の湾曲部に対応する部分に向かうにつれて小さくなるように前記マスク材を設けることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項16】
前記複数の第２の不純物注入間口の隣接する不純物注入間口どうしの間隔が、前記第２の湾曲部に対応する部分に向かうにつれて大きくなるように前記マスク材を設けることを特徴とする請求項１４または請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ－Ｔｒａｎｓｉｓｔｏｒ）を備える半導体装置及び半導体装置の製造方法に関わる。
【背景技術】
【0002】
主に電力用半導体装置のゲートを駆動する用途に用いられる電力制御用のＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）は、入力端子からの入力信号に応じて、電力用スイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子から出力する。電力制御用のＩＣは、一般的に、接地（ＧＮＤ）電位を基準電位として動作するローサイド回路と、ＧＮＤ電位とは異なる電位を基準電位として動作するハイサイド回路と、ローサイド回路とハイサイド回路との間の信号伝達を行うレベルシフト回路とを備える。
【0003】
特に、電力制御用のＩＣには、ローサイド回路及びハイサイド回路のそれぞれを駆動するための電源が必要であるが、ＩＣ内にハイサイド回路の電源を生成するためのブートストラップ回路を設け、ブートストラップ回路内の高耐圧素子として、リサーフ層に形成されたＭＯＳＦＥＴを使用する技術が知られている。
このようなリサーフ層を備える半導体装置では、ＭＯＳＦＥＴのターンオフ時にソース・ドレイン間に高電圧が印加されることによって電界が発生してからアバランシェを開始するまでの状態である耐圧保持時にリサーフ層を完全空乏化させて高耐圧を維持させる必要があるため、リサーフ層の不純物濃度に制限がある。一方、リサーフ層の不純物濃度を制限することは、リサーフ層に形成されるＭＯＳＦＥＴのオン抵抗を低減させることの妨げとなる。例えば、ＭＯＳＦＥＴを形成するリサーフ層の基板平面に沿った方向の長さを長くすればＭＯＳＦＥＴの耐圧性能を向上させる一方、ＭＯＳＦＥＴのオン抵抗の上昇の原因となる。つまり、リサーフ層に形成されるＭＯＳＦＥＴでは、耐圧性能の向上とオン抵抗の低減はトレードオフの関係にある。
このようなリサーフ層を備える半導体装置では、ＭＯＳＦＥＴのターンオフ時にソース・ドレイン間に高電圧が印加されることによって電界が発生してからアバランシェを開始するまでの状態である耐圧保持時にリサーフ層を完全空乏化させて高耐圧を維持させる必要があるため、リサーフ層の不純物濃度に制限がある。一方、リサーフ層の不純物濃度を制限することは、リサーフ層に形成されるＭＯＳＦＥＴのオン抵抗を低減させることの妨げとなる。例えば、ＭＯＳＦＥＴを形成するリサーフ層の基板平面に沿った方向の長さを長くすればＭＯＳＦＥＴの耐圧性能を向上させる一方、ＭＯＳＦＥＴのオン抵抗の上昇の原因となる。つまり、リサーフ層に形成されるＭＯＳＦＥＴでは、耐圧性能の向上とオン抵抗の低減はトレードオフの関係にある。
【0004】
そこで、耐圧性能の向上とオン抵抗の低減とのトレードオフを改善する技術が検討されている。例えば、特許文献１では、Ｎ型埋め込み拡散層及びＮ型拡散層を備え、Ｎ型拡散層の外側（ローサイド回路側）の端部の位置が、Ｎ型埋め込み拡散層の外側の端部の位置よりも、ローサイド回路に近い構造とすることで、リサーフ層に形成されるＭＯＳＦＥＴの耐圧性能の向上とオン抵抗の低減とのトレードオフを改善している。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０２１－１０３７３１公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献１の半導体装置によれば、Ｎ型拡散層をＮ型埋め込み拡散層よりローサイド回路側に伸長することにより耐圧性能の向上とオン抵抗の低減とのトレードオフを改善する。一方、平面視で直線領域及びコーナー領域を有するＮ型拡散層において、直線領域でのＮ型拡散層の伸長を同様にコーナー領域に適用した場合、コーナー領域で電界が集中し耐圧性能が低下するという課題があった。
【0007】
本開示は、上述した課題を解決するためになされたものであり、耐圧性能の低下を防止することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本開示に係る半導体装置は、第１導電型の半導体基板と、半導体基板の表層部に形成され、ハイサイド回路とローサイド回路とを分離する第２導電型のリサーフ層と、半導体基板とリサーフ層との間で、ハイサイド回路の底部に形成され、リサーフ層よりも不純物濃度が高い第２導電型の埋め込み層と、リサーフ層をドリフト層とするＭＯＳＦＥＴと、を備え、ＭＯＳＦＥＴは、リサーフ層の表層部に形成され、リサーフ層よりも不純物濃度が高い、ドレイン層として機能する第２導電型の第１の半導体層と、第１の半導体層よりハイサイド回路から離れる側に設けられた第１導電型の第２の半導体層と、第２の半導体層の表層部に形成された、ソース層として機能する第２導電型の第３の半導体層と、を備え、第１の半導体層の端部は埋め込み層の端部よりもハイサイド回路から離れた位置にあり、埋め込み層の端部は、平面視して第１の直線部と、第２の直線部と、両端がそれぞれ第１の直線部及び第２の直線部に繋がる湾曲部を有し、第１の半導体層の端部は、平面視して第３の直線部と、第４の直線部と、両端がそれぞれ第３の直線部及び第４の直線部と繋がる湾曲部を有し、第１の半導体層の湾曲部の曲率中心の位置は、埋め込み層の湾曲部よりもハイサイド回路に近く、第１の半導体層の湾曲部の曲率は、埋め込み層の湾曲部よりも小さいことを特徴とする。
【0009】
本開示に係る半導体装置は、第１導電型の半導体基板と、半導体基板の表層部に形成され、ハイサイド回路とローサイド回路とを分離する第２導電型のリサーフ層と、半導体基板とリサーフ層との間で、ハイサイド回路の底部に形成され、リサーフ層よりも不純物濃度が高い第２導電型の埋め込み層と、リサーフ層をドリフト層とするＭＯＳＦＥＴと、を備え、ＭＯＳＦＥＴは、リサーフ層の表層部に形成され、リサーフ層よりも不純物濃度が高い、ドレイン層として機能する第２導電型の第１の半導体層と、第１の半導体層よりハイサイド回路から離れる側に設けられた第１導電型の第２の半導体層と、第２の半導体層の表層部に形成された、ソース層として機能する第２導電型の第３の半導体層と、を備え、第１の半導体層の端部は埋め込み層の端部よりもハイサイド回路から離れた位置にあり、第１の半導体層の端部は、平面視して第１の直線部と、第２の直線部と、両端がそれぞれ第１の直線部及び第２の直線部に繋がる部分を有し、部分は第１の直線部と鈍角に繋がる第３の直線部と、第２の直線部と鈍角に繋がる第４の直線部とを有し、埋め込み層の端部は、平面視して第５の直線部と、第６の直線部と、両端がそれぞれ第５の直線部及び第６の直線部と繋がる湾曲部を有することを特徴とする。
【0010】
本開示に係る半導体装置は、第１導電型の半導体基板と、半導体基板の表層部に形成され、ハイサイド回路とローサイド回路とを分離する第２導電型のリサーフ層と、半導体基板とリサーフ層との間で、ハイサイド回路の底部に形成され、リサーフ層よりも不純物濃度が高い第２導電型の埋め込み層と、リサーフ層をドリフト層とするＭＯＳＦＥＴと、を備え、ＭＯＳＦＥＴは、リサーフ層の表層部に形成され、リサーフ層よりも不純物濃度が高い、ドレイン層として機能する第２導電型の第１の半導体層と、第１の半導体層よりハイサイド回路から離れる側に設けられた第１導電型の第２の半導体層と、第２の半導体層の表層部に形成された、ソース層として機能する第２導電型の第３の半導体層と、を備え、第１の半導体層の端部は埋め込み層の端部よりもハイサイド回路から離れた位置にあり、埋め込み層の端部は、平面視して第１の直線部と、第２の直線部と、両端がそれぞれ第１の直線部及び第２の直線部に繋がる第１の湾曲部を有し、第１の半導体層の端部は、平面視して第３の直線部と、第４の直線部と、両端がそれぞれ第３の直線部及び第４の直線部と繋がる第２の湾曲部を有し、第２の湾曲部を含み第２の湾曲部より内側の第１の半導体層の一部の不純物濃度は、一部以外の第１の半導体層の不純物濃度よりも低いことを特徴とする。
【0011】
本開示に係る半導体装置の製造方法は、第１導電型の半導体基板と、半導体基板の表層部に形成され、ハイサイド回路とローサイド回路とを分離する第２導電型のリサーフ層と、半導体基板とリサーフ層との間で、ハイサイド回路の底部に形成され、リサーフ層よりも不純物濃度が高い第２導電型の埋め込み層と、リサーフ層をドリフト層とするＭＯＳＦＥＴと、を備え、ＭＯＳＦＥＴは、リサーフ層の表層部に形成され、リサーフ層よりも不純物濃度が高い、ドレイン層として機能する第２導電型の第１の半導体層と、第１の半導体層よりハイサイド回路から離れる側に設けられた第１導電型の第２の半導体層と、第２の半導体層の表層部に形成された、ソース層として機能する第２導電型の第３の半導体層と、を備え、第１の半導体層の端部は埋め込み層の端部よりもハイサイド回路から離れた位置にあり、埋め込み層の端部は、平面視して第１の直線部と、第２の直線部と、両端がそれぞれ第１の直線部及び第２の直線部に繋がる第１の湾曲部を有し、第１の半導体層の端部は、平面視して第３の直線部と、第４の直線部と、両端がそれぞれ第３の直線部及び第４の直線部と繋がる第２の湾曲部を有する半導体装置の製造方法であって、第１の半導体層を形成する工程は、第１の不純物注入間口と、複数の第２の不純物注入間口と、第１の不純物注入間口及び複数の第２の不純物注入間口を規定する遮断部とを有するマスク材を基材に形成する工程と、不純物を基材に照射し、第１の不純物注入間口、複数の第２の不純物注入間口から不純物を基材に導入する工程と、マスク材を基材から除去する工程と、不純物が導入された基材に熱処理を施す工程と、を備え、複数の第２の不純物注入間口は、マスク材における、平面視して第２の湾曲部を含み第２の湾曲部より内側の第１の半導体層の一部に対応した領域に設けられることを特徴とする。
【発明の効果】
【0012】
本開示によれば、耐圧性能の低下を防止することができる。
【図面の簡単な説明】
【0013】
【図1】実施の形態１に係る半導体装置の概略構成を示す断面図である。
【図2】実施の形態１に係る半導体装置の概略構成を示す平面図である。
【図3】実施の形態１に係る半導体装置の概略構成を示す平面図である。
【図4】実施の形態１に係る半導体装置の概略構成を示す平面図である。
【図5】比較例の半導体装置と実施の形態１に係る半導体装置におけるＮ型半導体層の伸長値Ｓの変化とソース・ドレイン間の耐圧の関係を示したグラフである。
【図6】実施の形態１に係る半導体装置の概略構成を示す断面図である。
【図7】実施の形態２に係る半導体装置の概略構成を示す平面図である。
【図8】実施の形態２に係る半導体装置の概略構成を示す平面図である。
【図9】実施の形態３に係る半導体装置の概略構成を示す断面図である。
【図10】実施の形態３に係る半導体装置の概略構成を示す平面図である。
【図11】実施の形態３に係る半導体装置の概略構成を示す平面図である。
【図12】実施の形態３に係る半導体装置の概略構成を示す平面図である。
【図13】実施の形態３に係る半導体装置の製造方法を示す断面図である。
【図14】実施の形態３に係る半導体装置の概略構成を示す平面図である。
【図15】実施の形態４に係る半導体装置の概略構成を示す断面図である。
【図16】実施の形態４に係る半導体装置の概略構成を示す平面図である。
【図17】実施の形態４に係る半導体装置の概略構成を示す平面図である。
【図18】実施の形態４に係る半導体装置の概略構成を示す平面図である。
【図19】実施の形態４に係る半導体装置の概略構成を示す平面図である。
【図20】実施の形態４に係る半導体装置の概略構成を示す平面図である。
【発明を実施するための形態】
【0014】
図１、図６、図９及び図１４において、左側の方向を便宜的に「内側」と呼び、右側の方向を便宜的に「外側」と呼ぶ。また図３、図４、図７、図８、図１０～１３、図１５～１９においては、左及び下方向を「内側」と呼び、右及び上方向を「外側」と呼ぶ。
後述の説明からわかるように、各図における内側は後述のハイサイド回路に近づく側、外側はハイサイド回路から離れる側に当たる。
後述の説明からわかるように、各図における内側は後述のハイサイド回路に近づく側、外側はハイサイド回路から離れる側に当たる。
【0015】
実施の形態１．
図１～図６を用いて本実施の形態における半導体装置１００１について説明する。
図１は本実施の形態における半導体装置１００１の構造を示す断面図であり、後述する図２のＡ－Ａ断面に相当する。半導体装置１００１はリサーフ層２に形成されたＭＯＳＦＥＴを含む。以下、ＭＯＳＦＥＴはリサーフ層２に形成された横型ＮチャネルＭＯＳＦＥＴを指すものとする。以下では、第１導電型をＰ型、第２導電型をＮ型とし、第１導電型の半導体層を「Ｐ型半導体層」、第２導電型の半導体層を「Ｎ型半導体層」として説明する。ただし、第１導電型をＮ型、第２導電型をＰ型としてもよい。
図１～図６を用いて本実施の形態における半導体装置１００１について説明する。
図１は本実施の形態における半導体装置１００１の構造を示す断面図であり、後述する図２のＡ－Ａ断面に相当する。半導体装置１００１はリサーフ層２に形成されたＭＯＳＦＥＴを含む。以下、ＭＯＳＦＥＴはリサーフ層２に形成された横型ＮチャネルＭＯＳＦＥＴを指すものとする。以下では、第１導電型をＰ型、第２導電型をＮ型とし、第１導電型の半導体層を「Ｐ型半導体層」、第２導電型の半導体層を「Ｎ型半導体層」として説明する。ただし、第１導電型をＮ型、第２導電型をＰ型としてもよい。
【0016】
半導体装置１００１は半導体層１００を含む。半導体層１００は、Ｐ型の半導体基板１と、半導体基板の表層部に形成されたＮ型半導体層であるリサーフ層２と、半導体基板１とリサーフ層２との間で、後述するハイサイド回路の底部に形成され、リサーフ層２よりも不純物濃度が高いＮ型半導体層である埋め込み層３とを備える。半導体層１００は、リサーフ層２の表層部に形成され、リサーフ層２よりも不純物濃度が高いＮ型半導体層４と、Ｎ型半導体層４の表層部に形成され、Ｎ型半導体層４よりも不純物濃度が高いＮ型半導体層５とを備える。半導体層１００は、Ｎ型半導体層４よりも外側に形成されたＰ型半導体層６と、Ｐ型半導体層６の表層部に形成されたＮ型半導体層７と、Ｐ型半導体層６の表層部に形成され、Ｐ型半導体層６よりも不純物濃度が高いＰ型半導体層８とを備える。半導体層１００はさらに、リサーフ層２よりも外側であり、リサーフ層２に接するように半導体基板１の表層部に形成されたＰ型半導体層１６と、Ｐ型半導体層１６の表層部に形成され、Ｐ型半導体層１６よりも不純物濃度が高いＰ型半導体層１７とを含む。
Ｎ型の各半導体層の不純物濃度は、リサーフ層２、Ｎ型半導体層４、埋め込み層３、Ｎ型半導体層５の順に高くなり、Ｎ型半導体層７の不純物濃度は、Ｎ型半導体層５と等しい。
Ｎ型の各半導体層の不純物濃度は、リサーフ層２、Ｎ型半導体層４、埋め込み層３、Ｎ型半導体層５の順に高くなり、Ｎ型半導体層７の不純物濃度は、Ｎ型半導体層５と等しい。
【0017】
半導体装置１００１は、半導体層１００の上に設けられた絶縁膜１２と、Ｎ型半導体層５とＮ型半導体層７との間、Ｎ型半導体層５よりも内側、Ｐ型半導体層８とＰ型半導体層１７との間、及びＰ型半導体層１７よりも外側のそれぞれ半導体層１００の表面に、絶縁膜１２に覆わるように設けられたフィールド酸化膜９とを備える。半導体装置１００１は、Ｎ型半導体層５とＮ型半導体層７との間のフィールド酸化膜９の内側の端部上を覆うように設けられたポリシリコン１０と、Ｎ型半導体層５とＮ型半導体層７との間のフィールド酸化膜９の外側の端部上を覆うように設けられたポリシリコン１１とを備える。半導体装置１００１はさらに、絶縁膜１２に埋め込まれるようにそれぞれ形成される、Ｎ型半導体層５と接続するドレイン電極１３と、Ｎ型半導体層７及びＰ型半導体層８と接続するソース電極１４、並びにＰ型半導体層１７と接続する基準電位固定用電極１５を備える。ポリシリコン１０は絶縁膜１２に埋め込まれ、Ｎ型半導体層５を形成する際の注入時のマスク材５６として使用される。またポリシリコン１１は絶縁膜１２に埋め込まれ，ＭＯＳＦＥＴのゲート電極として使用される。
【0018】
半導体装置１００１はＨＶＩＣと呼ばれる高耐圧の集積回路を構成し、ハイサイド回路及びローサイド回路を備える。ハイサイド回路及びローサイド回路とも半導体層１００内の図１には示されないＮ型半導体層及びＰ型半導体層で構成される。ハイサイド回路は、デジタル回路及びアナログ回路を含み、電力用半導体素子を駆動する信号を生成してハイサイドの電力用半導体素子に供給する。ローサイド回路はデジタル回路及びアナログ回路を含み、電力用半導体素子を駆動する信号を生成してローサイドの電力用半導体素子に供給する。電力用半導体素子は例えばＭＯＳＦＥＴ若しくはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であり、半導体装置１００１の外に設けられる。
【0019】
半導体基板１及び半導体層１００は、シリコン（Ｓｉ）又は炭化珪素（ＳｉＣ）等の半導体材料で構成される。特に、シリコンよりも禁制帯幅が広い炭化珪素等を用いた半導体装置１００１は、シリコンを用いた従来の半導体装置１００１と比較して、高電圧及び高温での動作に優れる。
【0020】
リサーフ層２は、ハイサイド回路とローサイド回路とを分離している。加えて、リサーフ層２はＭＯＳＦＥＴのドリフト層の役割を持つ。
【0021】
埋め込み層３は、ハイサイド回路内の素子の縦方向の寄生動作を抑制する効果、及び耐圧保持時にリサーフ層２の空乏層がハイサイド回路内へ伸長し、ハイサイド回路内の素子の動作に悪影響を与えることを防止する効果を奏する。
【0022】
Ｎ型半導体層４は、Ｎ型半導体層４の外側の端部の位置が埋め込み層３の外側の端部の位置よりもハイサイド回路から遠い構造を有し、ＭＯＳＦＥＴのオン抵抗を小さくする効果及びフィールド反転を防止する効果を奏する。加えて、Ｎ型半導体層４及びＮ型半導体層５は、ＭＯＳＦＥＴのドレイン層の役割を持ち、Ｎ型半導体層５は、Ｎ型半導体層４とドレイン電極１３とを電気的に接続する役割を持つ。本実施の形態では、埋め込み層３とＮ型半導体層４とを離間させているが、これらは接していてもよい。
【0023】
Ｐ型半導体層６はＭＯＳＦＥＴのバックゲート層、Ｎ型半導体層７はＭＯＳＦＥＴのソース層のそれぞれ役割を持ち、Ｐ型半導体層８は、Ｐ型半導体層６とバックゲート電極として代用されるソース電極１４とを電気的に接続する役割を持つ。
【0024】
Ｐ型半導体層１６は、半導体装置１００１の外端部であり、半導体基板１の電位を基準電位に固定する役割を持つ。Ｐ型半導体層１７は、Ｐ型半導体層１６と基準電位固定用電極１５とを電気的に接続させるための役割を持つ。
【0025】
図２は本実施の形態の半導体装置１００１の一部を示す平面図である。
図２において最外縁は半導体基板１の外縁すなわち半導体装置１００１の外縁とする。半導体装置１００１は、ハイサイド回路とローサイド回路との間で信号を伝達するレベルシフト回路５０を備える。
図２に示されるＮ型半導体層４は平面視して埋め込み層３と重ならない部分であり、この重ならない部分はレベルシフト回路５０を挟んで環状に形成されている。図２に示されるリサーフ層２は平面視して埋め込み層３、Ｎ型半導体層４及びＮ型半導体層５と重ならない部分であり、この重ならない部分もレベルシフト回路５０を挟んで環状に形成されている。
リサーフ層２、Ｎ型半導体層４及び埋め込み層３の各層の外縁は、４つのコーナーを有する概矩形形状をなす。各コーナーは、両端が２つの直線部にそれぞれ繋がる湾曲部を有する。この２つの直線部は概矩形形状の隣接する２辺に相当する。リサーフ層２、Ｎ型半導体層４及び埋め込み層３の各層において、湾曲部を含みその湾曲部の内側の領域をコーナー領域とし、各辺の直線部を含みその直線部の内側の領域を直線領域とする。図２において４つのコーナー領域のうちの１つをコーナー領域５１とし、そのコーナー領域５１に隣接する２つの直線領域をそれぞれ直線領域５２としている。
図２において最外縁は半導体基板１の外縁すなわち半導体装置１００１の外縁とする。半導体装置１００１は、ハイサイド回路とローサイド回路との間で信号を伝達するレベルシフト回路５０を備える。
図２に示されるＮ型半導体層４は平面視して埋め込み層３と重ならない部分であり、この重ならない部分はレベルシフト回路５０を挟んで環状に形成されている。図２に示されるリサーフ層２は平面視して埋め込み層３、Ｎ型半導体層４及びＮ型半導体層５と重ならない部分であり、この重ならない部分もレベルシフト回路５０を挟んで環状に形成されている。
リサーフ層２、Ｎ型半導体層４及び埋め込み層３の各層の外縁は、４つのコーナーを有する概矩形形状をなす。各コーナーは、両端が２つの直線部にそれぞれ繋がる湾曲部を有する。この２つの直線部は概矩形形状の隣接する２辺に相当する。リサーフ層２、Ｎ型半導体層４及び埋め込み層３の各層において、湾曲部を含みその湾曲部の内側の領域をコーナー領域とし、各辺の直線部を含みその直線部の内側の領域を直線領域とする。図２において４つのコーナー領域のうちの１つをコーナー領域５１とし、そのコーナー領域５１に隣接する２つの直線領域をそれぞれ直線領域５２としている。
【0026】
ハイサイド回路は図２の埋め込み層３内に配置される。ローサイド回路は、リサーフ層２及びレベルシフト回路５０を挟んでハイサイド回路に並んで配置され、具体的にはリサーフ層２及びレベルシフト回路５０の図示されない上方に配置される。
ハイサイド回路を囲むリサーフ層２（図２中の網掛け部分）に設けられた本実施の形態に係るＭＯＳＦＥＴは、ブートストラップ回路を構成する素子であり、ブートストラップダイオードの代わりに用いられる。ブートストラップ回路はハイサイド回路の動作電源を生成する回路であり、ＭＯＳＦＥＴの他に、このＭＯＳＦＥＴと接続されるコンデンサを含んでいる。
ハイサイド回路を囲むリサーフ層２（図２中の網掛け部分）に設けられた本実施の形態に係るＭＯＳＦＥＴは、ブートストラップ回路を構成する素子であり、ブートストラップダイオードの代わりに用いられる。ブートストラップ回路はハイサイド回路の動作電源を生成する回路であり、ＭＯＳＦＥＴの他に、このＭＯＳＦＥＴと接続されるコンデンサを含んでいる。
【0027】
図３は本実施の形態のコーナー領域５１と直線領域５２の一部を示す平面図である。
図３は図２に示したコーナー領域５１の埋め込み層３とＮ型半導体層４の拡大図である。
実線は埋め込み層３及びＮ型半導体層４のそれぞれ端部である輪郭線を表す。Ｎ型半導体層４の端部は、一方の直線領域５２に含まれる直線部４１と、他方の直線領域５２に含まれる直線部４２と、両端がそれぞれ直線部４１及び直線部４２に繋がるコーナー領域５１の湾曲部４０とで規定される。直線部４１及び直線部４２はその延長線で直交する関係にある。埋め込み層３の端部も、一方の直線領域５２に含まれる直線部３１と、他方の直線領域５２に含まれる直線部３２と、両端がそれぞれ直線部３１及び直線部３２に繋がるコーナー領域５１の湾曲部３０とで規定される。直線部３１及び直線部３２はその延長線で直交する関係にある。よって直線部４１と直線部３１とは平行であり、直線部４２と直線部３１も平行である。
埋め込み層３の湾曲部３０の曲率中心ＯとＮ型半導体層４の湾曲部４０の曲率中心Ｏ´とは異なる位置にあり、両者の曲率も異なる。埋め込み層３の輪郭線とＮ型半導体層４の輪郭線との距離は、コーナー領域５１及び直線領域５２で同じ値をとらない。
図３は図２に示したコーナー領域５１の埋め込み層３とＮ型半導体層４の拡大図である。
実線は埋め込み層３及びＮ型半導体層４のそれぞれ端部である輪郭線を表す。Ｎ型半導体層４の端部は、一方の直線領域５２に含まれる直線部４１と、他方の直線領域５２に含まれる直線部４２と、両端がそれぞれ直線部４１及び直線部４２に繋がるコーナー領域５１の湾曲部４０とで規定される。直線部４１及び直線部４２はその延長線で直交する関係にある。埋め込み層３の端部も、一方の直線領域５２に含まれる直線部３１と、他方の直線領域５２に含まれる直線部３２と、両端がそれぞれ直線部３１及び直線部３２に繋がるコーナー領域５１の湾曲部３０とで規定される。直線部３１及び直線部３２はその延長線で直交する関係にある。よって直線部４１と直線部３１とは平行であり、直線部４２と直線部３１も平行である。
埋め込み層３の湾曲部３０の曲率中心ＯとＮ型半導体層４の湾曲部４０の曲率中心Ｏ´とは異なる位置にあり、両者の曲率も異なる。埋め込み層３の輪郭線とＮ型半導体層４の輪郭線との距離は、コーナー領域５１及び直線領域５２で同じ値をとらない。
【0028】
これに対し点線は、比較例としてのＮ型半導体層４Ａの外縁の輪郭線を表している。Ｎ型半導体層４Ａの端部は、一方の直線領域５２に含まれる直線部４１Ａと、他方の直線領域５２に含まれる直線部４２Ａと、両端がそれぞれ直線部４１Ａ及び直線部４２Ａに繋がるコーナー領域５１の湾曲部４０Ａとで規定される。直線部４１Ａ及び直線部４２Ａはその延長線で直交する関係にある。Ｎ型半導体層４Ａの湾曲部４０Ａの曲率中心は埋め込み層３の湾曲部３０の曲率中心Ｏと同位置にあり、両者の曲率が異なる。埋め込み層３の輪郭線とＮ型半導体層４Ａの輪郭線との距離は、コーナー領域５１及び直線領域５２で同じ値となる。
なお埋め込み層３の輪郭線のある点とＮ型半導体層４の輪郭線との距離は、当該点から当該点での接線と直交する線が交わるＮ型半導体層４の輪郭線の点までの距離で表される。
なお埋め込み層３の輪郭線のある点とＮ型半導体層４の輪郭線との距離は、当該点から当該点での接線と直交する線が交わるＮ型半導体層４の輪郭線の点までの距離で表される。
【0029】
図３に示すように、Ｎ型半導体層４の湾曲部４０の曲率は埋め込み層３の湾曲部３０の曲率と比較して小さく、Ｎ型半導体層４の湾曲部４０の曲率中心Ｏ´は埋め込み層３の湾曲部３０の曲率中心Ｏと比較して内側に後退している。
さらに、Ｎ型半導体層４の湾曲部４０と直線部４２との交点Ｎ´と、交点Ｎ´から水平方向に引いた直線と埋め込み層３の輪郭線との交点Ｍ´との距離Ｌ´を、Ｎ型半導体層４Ａの湾曲部４０Ａと直線部４２Ａとの交点Ｎと、交点Ｎから水平方向に引いた直線と埋め込み層３の輪郭線との交点Ｍとの距離Ｌと比較して、図３中に示す伸長値Ｓ分だけ大きくする。具体的には、図４に示すように、曲率中心Ｏと曲率中心Ｏ´を通る直線とＮ型半導体層４Ａの湾曲部４０Ａとの交点を交点Ａ、曲率中心Ｏと曲率中心Ｏ´を通る直線とＮ型半導体層４Ｂの湾曲部４０Ｂとの交点を交点Ｂとした場合、線分ＡＢは伸長値Ｓ分伸長する。ここで、伸長値Ｓとは交点Ｎと、Ｎ型半導体層４のコーナー領域５１と直線領域５２との交点Ｎ´との水平方向の距離を指す。
図３は特に、コーナー領域５１において曲率中心Ｏからの距離が最短となるＮ型半導体層４の輪郭線の点でＮ型半導体層４の輪郭線がＮ型半導体層４Ａの輪郭線と接する場合を示す。
なおコーナー領域５１について説明しているが、他の３つのコーナー領域のそれぞれ形状を図３と同様に構成することができる。
さらに、Ｎ型半導体層４の湾曲部４０と直線部４２との交点Ｎ´と、交点Ｎ´から水平方向に引いた直線と埋め込み層３の輪郭線との交点Ｍ´との距離Ｌ´を、Ｎ型半導体層４Ａの湾曲部４０Ａと直線部４２Ａとの交点Ｎと、交点Ｎから水平方向に引いた直線と埋め込み層３の輪郭線との交点Ｍとの距離Ｌと比較して、図３中に示す伸長値Ｓ分だけ大きくする。具体的には、図４に示すように、曲率中心Ｏと曲率中心Ｏ´を通る直線とＮ型半導体層４Ａの湾曲部４０Ａとの交点を交点Ａ、曲率中心Ｏと曲率中心Ｏ´を通る直線とＮ型半導体層４Ｂの湾曲部４０Ｂとの交点を交点Ｂとした場合、線分ＡＢは伸長値Ｓ分伸長する。ここで、伸長値Ｓとは交点Ｎと、Ｎ型半導体層４のコーナー領域５１と直線領域５２との交点Ｎ´との水平方向の距離を指す。
図３は特に、コーナー領域５１において曲率中心Ｏからの距離が最短となるＮ型半導体層４の輪郭線の点でＮ型半導体層４の輪郭線がＮ型半導体層４Ａの輪郭線と接する場合を示す。
なおコーナー領域５１について説明しているが、他の３つのコーナー領域のそれぞれ形状を図３と同様に構成することができる。
【0030】
図４は図３に別の比較例としてＮ型半導体層４Ｂを重ね合わせた平面図である。Ｎ型半導体層４Ｂは一点鎖線で示されており、埋め込み層３からの距離Ｌを伸長値Ｓ分だけ伸長させた。ただしＮ型半導体層４Ａと異なり、図４に示すように、曲率中心をＮ型半導体層４Ａの湾曲部４０Ａと同じ位置のままとし、距離Ｌを伸長値Ｓ分だけ伸長している。
従って、Ｎ型半導体層４Ｂのコーナー領域５１は、Ｎ型半導体層４Ａと比較して全体的に伸長値Ｓ分だけ直線領域５２と同様に伸長している。
従って、Ｎ型半導体層４Ｂのコーナー領域５１は、Ｎ型半導体層４Ａと比較して全体的に伸長値Ｓ分だけ直線領域５２と同様に伸長している。
【0031】
本実施の形態における半導体装置１００１の効果について説明する。
本実施の形態の半導体装置１００１は、耐圧保持時、少なくともＮ型半導体層４より外側にある部分でリサーフ層２は完全空乏層化するためＭＯＳＦＥＴの高耐圧化を実現する一方、埋め込み層３により半導体基板１とリサーフ層２とのＰＮ接合部から発生する空乏層がハイサイド回路内へ伸長し、ハイサイド回路内の素子の動作に悪影響を与えるのを防止する。埋め込み層３は、ハイサイド回路内の縦方向の寄生ＰＮＰトランジスタの動作を抑制する役割も持つ。また、ドリフト層の役割を持つリサーフ層２よりも不純物濃度が高いＮ型半導体層４をリサーフ層２の表層部に設けることで、表面濃度を向上させ、ＭＯＳＦＥＴのオン抵抗を低減している。
本実施の形態の半導体装置１００１は、耐圧保持時、少なくともＮ型半導体層４より外側にある部分でリサーフ層２は完全空乏層化するためＭＯＳＦＥＴの高耐圧化を実現する一方、埋め込み層３により半導体基板１とリサーフ層２とのＰＮ接合部から発生する空乏層がハイサイド回路内へ伸長し、ハイサイド回路内の素子の動作に悪影響を与えるのを防止する。埋め込み層３は、ハイサイド回路内の縦方向の寄生ＰＮＰトランジスタの動作を抑制する役割も持つ。また、ドリフト層の役割を持つリサーフ層２よりも不純物濃度が高いＮ型半導体層４をリサーフ層２の表層部に設けることで、表面濃度を向上させ、ＭＯＳＦＥＴのオン抵抗を低減している。
【0032】
さらに、埋め込み層３とＮ型半導体層４がリサーフ層２内に両方形成されていることで、耐圧保持時に埋め込み層３が完全空乏化されないために、埋め込み層３に発生する電界集中を、埋め込み層３とＮ型半導体層４で分散し、ＭＯＳＦＥＴの耐圧性能を向上させる。
【0033】
これらの効果は、比較例に係るＮ型半導体層４Ａを有する半導体装置でも奏する。ここで、ＭＯＳＦＥＴのオン抵抗をさらに低減させるために、Ｎ型半導体層４ＡをＮ型半導体層４Ｂとなるように伸長させたとする。そうすると直線領域５２だけでなくコーナー領域５１においてもＮ型半導体層４Ｂは全体的にＮ型半導体層４Ａより伸長値Ｓ分だけ伸長する。従ってＮ型半導体層４Ａの場合に比べてオン抵抗は低減するもののＮ型半導体層４Ｂのコーナー領域５１に電界が集中しやすくなり、耐圧性能が悪化する。
【0034】
これに対し本実施の形態においても、Ｎ型半導体層４ＡをＮ型半導体層４となるように伸長する、すなわち、直線領域５２においてはＮ型半導体層４Ａの距離Ｌが伸長値Ｓ分大きくなるため、ＭＯＳＦＥＴのオン抵抗は低減する。
しかし本実施の形態ではさらに、曲率中心Ｏと曲率中心Ｏ´を通る直線とＮ型半導体層４の湾曲部４０との交点を交点Ｚとした場合の、線分ＡＺは線分ＡＢよりも小さくなるため、Ｎ型半導体層４Ｂと比較して、Ｎ型半導体層４のコーナー領域５１における電界集中が抑制され、耐圧性能の低下を防止する。またＮ型半導体層４Ａと比較しても、本実施の形態のようにＮ型半導体層４では、コーナー領域５１におけるＮ型半導体層４の曲率が小さいので、オン抵抗を低減でき且つコーナー領域５１におけるＮ型半導体層４の電界集中も抑制される。
しかし本実施の形態ではさらに、曲率中心Ｏと曲率中心Ｏ´を通る直線とＮ型半導体層４の湾曲部４０との交点を交点Ｚとした場合の、線分ＡＺは線分ＡＢよりも小さくなるため、Ｎ型半導体層４Ｂと比較して、Ｎ型半導体層４のコーナー領域５１における電界集中が抑制され、耐圧性能の低下を防止する。またＮ型半導体層４Ａと比較しても、本実施の形態のようにＮ型半導体層４では、コーナー領域５１におけるＮ型半導体層４の曲率が小さいので、オン抵抗を低減でき且つコーナー領域５１におけるＮ型半導体層４の電界集中も抑制される。
【0035】
図５は比較例のＭＯＳＦＥＴと本実施の形態のＭＯＳＦＥＴにおけるＮ型半導体層４の伸長値Ｓの変化とソース・ドレイン間の耐圧の関係を示したグラフである。
図５において、実線のグラフは、比較例のＮ型半導体層４Ｂの伸長値Ｓを変化した場合の耐圧の変化を示す。破線のグラフは、本実施の形態のＮ型半導体層４の湾曲部４０の曲率中心Ｏ´を図４において左方向及び下方向にそれぞれ１０μｍ変位した状態で、伸長値Ｓを変化した場合の耐圧の変化を示す。点線のグラフは、本実施の形態のＮ型半導体層４の湾曲部４０の曲率中心Ｏ´を図４において左方向及び下方向にそれぞれ２０μｍ変位した状態で、伸長値Ｓを変化した場合の耐圧の変化を示す。一点鎖線のグラフは、本実施の形態のＮ型半導体層４の湾曲部４０の曲率中心Ｏ´を図４において左方向及び下方向にそれぞれ３０μｍ変位した状態で、伸長値Ｓを変化した場合の耐圧の変化を示す。基準となるＮ型半導体層４Ａにおける距離Ｌを２１μｍとして評価を実施した。
図５において、実線のグラフは、比較例のＮ型半導体層４Ｂの伸長値Ｓを変化した場合の耐圧の変化を示す。破線のグラフは、本実施の形態のＮ型半導体層４の湾曲部４０の曲率中心Ｏ´を図４において左方向及び下方向にそれぞれ１０μｍ変位した状態で、伸長値Ｓを変化した場合の耐圧の変化を示す。点線のグラフは、本実施の形態のＮ型半導体層４の湾曲部４０の曲率中心Ｏ´を図４において左方向及び下方向にそれぞれ２０μｍ変位した状態で、伸長値Ｓを変化した場合の耐圧の変化を示す。一点鎖線のグラフは、本実施の形態のＮ型半導体層４の湾曲部４０の曲率中心Ｏ´を図４において左方向及び下方向にそれぞれ３０μｍ変位した状態で、伸長値Ｓを変化した場合の耐圧の変化を示す。基準となるＮ型半導体層４Ａにおける距離Ｌを２１μｍとして評価を実施した。
【0036】
図５に示すように、耐圧のピーク値は、比較例のＭＯＳＦＥＴよりも本実施の形態のＭＯＳＦＥＴの方が高いので、比較例のＭＯＳＦＥＴと比較して本実施の形態のＭＯＳＦＥＴの耐圧性能を向上している。
さらに、耐圧のピーク値を取るときの伸長値Ｓは、比較例のＭＯＳＦＥＴでは１９μｍであるのに対し、本実施の形態のＭＯＳＦＥＴの３つの例でそれぞれ２３μｍ、２４μｍ、２５μｍとなる。よって比較例のＭＯＳＦＥＴと比較して本実施の形態のＭＯＳＦＥＴのＮ型半導体層４の伸長値を増やすことができるため、オン抵抗の低減も見込める。
つまり、本実施の形態のＭＯＳＦＥＴは、従来のＭＯＳＦＥＴと比較して耐圧性能の向上とオン抵抗の低減のトレードオフを改善することが可能である。
さらに、耐圧のピーク値を取るときの伸長値Ｓは、比較例のＭＯＳＦＥＴでは１９μｍであるのに対し、本実施の形態のＭＯＳＦＥＴの３つの例でそれぞれ２３μｍ、２４μｍ、２５μｍとなる。よって比較例のＭＯＳＦＥＴと比較して本実施の形態のＭＯＳＦＥＴのＮ型半導体層４の伸長値を増やすことができるため、オン抵抗の低減も見込める。
つまり、本実施の形態のＭＯＳＦＥＴは、従来のＭＯＳＦＥＴと比較して耐圧性能の向上とオン抵抗の低減のトレードオフを改善することが可能である。
【0037】
なお、本実施の形態においてＭＯＳＦＥＴのバックゲート層をＰ型半導体層６で構成し、ソース電極１４をバックゲート電極として代用する例を示したが、図６に示すように、バックゲート層をＰ型半導体層１６で形成し、基準電位固定用電極１５をバックゲート電極として代用してもよい。このときＮ型半導体層１８がＰ型半導体層１６の表層部に設けられ、ソース電極１４と接続されるＮ型半導体層１９がＮ型半導体層１８の表層部に設けられる。Ｎ型半導体層１８及びＮ型半導体層１９がＭＯＳＦＥＴのソース層となる。Ｎ型半導体層１８及びＮ型半導体層１９の不純物濃度はそれぞれＮ型半導体層４、５と同じである。
【0038】
実施の形態２．
図７は本実施の形態のコーナー領域５１と直線領域５２の一部を示す平面図である。
実施の形態１において、Ｎ型半導体層４の湾曲部４０の曲率は埋め込み層３の湾曲部３０の曲率と比較して小さく、Ｎ型半導体層４の湾曲部４０の曲率中心Ｏ´は埋め込み層３の湾曲部３０の曲率中心Ｏと比較して内側に後退している構成について説明したが、本実施の形態では、Ｎ型半導体層４Ｃのコーナー領域５１の形状が、Ｎ型半導体層４Ｂの湾曲部４０Ｂを面取りしている形状である点が実施の形態１と異なる。それ以外の構成は実施の形態１と同様であり、実施の形態１と同一のもの又は相当するものには同一の符号を付している。
図７は本実施の形態のコーナー領域５１と直線領域５２の一部を示す平面図である。
実施の形態１において、Ｎ型半導体層４の湾曲部４０の曲率は埋め込み層３の湾曲部３０の曲率と比較して小さく、Ｎ型半導体層４の湾曲部４０の曲率中心Ｏ´は埋め込み層３の湾曲部３０の曲率中心Ｏと比較して内側に後退している構成について説明したが、本実施の形態では、Ｎ型半導体層４Ｃのコーナー領域５１の形状が、Ｎ型半導体層４Ｂの湾曲部４０Ｂを面取りしている形状である点が実施の形態１と異なる。それ以外の構成は実施の形態１と同様であり、実施の形態１と同一のもの又は相当するものには同一の符号を付している。
【0039】
図７は本実施の形態における図２に示したコーナー領域５１の埋め込み層３とＮ型半導体層４の拡大図である。
実線で示されたＮ型半導体層４Ｃは、Ｎ型半導体層４Ｂの湾曲部４０Ｂを交点Ａにおいて面取りされた形状の輪郭線を表す。Ｎ型半導体層４Ｂの湾曲部４０Ｂを面取りしたことにより形成される面が、Ｎ型半導体層４Ａの湾曲部４０Ａの輪郭線と接しているが、離れていてもよい。
実線で示されたＮ型半導体層４Ｃは、Ｎ型半導体層４Ｂの湾曲部４０Ｂを交点Ａにおいて面取りされた形状の輪郭線を表す。Ｎ型半導体層４Ｂの湾曲部４０Ｂを面取りしたことにより形成される面が、Ｎ型半導体層４Ａの湾曲部４０Ａの輪郭線と接しているが、離れていてもよい。
【0040】
図８は本実施の形態のコーナー領域５１と直線領域５２の一部を示す別の例の平面図である。図８に示すＮ型半導体層４Ｄように、Ｎ型半導体層４Ｂの湾曲部４０Ｂを面取りしたことにより形成される面が、Ｎ型半導体層４Ａの湾曲部４０Ａの輪郭線と重なるように、Ｎ型半導体層４Ａの湾曲部４０Ａの輪郭線の一部を残して、Ｎ型半導体層４Ｂの湾曲部４０Ｂを面取りした形状である。
【0041】
【0042】
本実施の形態によれば、Ｎ型半導体層の各々端部は、平面視して、直線部４１Ｃ又は４１Ｄと、直線部４２Ｃ又は４２Ｄと、両端がそれぞれ直線部４１Ｃ又は４１Ｄ及び直線部４２Ｃ又は４２Ｄに繋がる部分を有し、当該部分は直線部４１Ｃ又は４１Ｄと鈍角に繋がる直線部４３Ｃ又は４３Ｄと、直線部４２Ｃ又は４２Ｄと鈍角に繋がる直線部４４Ｃ又は４４Ｄとを有する。
【0043】
図７においては、直線部４３Ｃと直線部４４Ｃとで一本の直線が構成される。直線部４１Ｃと直線部４２Ｃは、それぞれの延長線上で直交する関係にあり、直線部４３Ｃは直線部４１Ｃと１３５度の角度で交差し、直線部４４Ｃは直線部４２Ｃと１３５度の角度で交差する。
図８においては、当該部分は両端が直線部４３Ｄ及び直線部４４Ｄに繋がる湾曲部４０Ｄをさらに有している。直線部４１Ｄと直線部４２Ｄは、それぞれの延長線上で直交する関係にあり、直線部４３Ｄは直線部４１Ｄと１３５度の角度で交差し、直線部４４Ｄは直線部４２Ｄと１３５度の角度で交差する。
図８においては、当該部分は両端が直線部４３Ｄ及び直線部４４Ｄに繋がる湾曲部４０Ｄをさらに有している。直線部４１Ｄと直線部４２Ｄは、それぞれの延長線上で直交する関係にあり、直線部４３Ｄは直線部４１Ｄと１３５度の角度で交差し、直線部４４Ｄは直線部４２Ｄと１３５度の角度で交差する。
【0044】
本実施の形態の半導体装置１００２は、Ｎ型半導体層４ＡをＮ型半導体層４Ｃとなるように伸長した場合、Ｎ型半導体層４Ａの距離Ｌが伸長値Ｓ分大きくなるため、オン抵抗を低減する。さらに、曲率中心Ｏと曲率中心Ｏ´を通る直線とＮ型半導体層４Ｃの湾曲部４０Ｃの輪郭線との交点を交点Ｃとした場合の、線分ＡＣは線分ＡＢよりも小さくなるため、Ｎ型半導体層４Ｂと比較して、Ｎ型半導体層４のコーナー領域５１における電界集中が抑制され、耐圧性能の低下を防止する。
【0045】
この図７及び図８に示すＮ型半導体層では、コーナー領域５１について説明しているが、他の３つのコーナー領域のそれぞれ形状を図７又は図８と同様に構成することができる。
また、本実施の形態のバックゲート層及びソース層を図６のＰ型半導体層１６、Ｎ型半導体層１８及び１９のように構成されてもよい。
また、本実施の形態のバックゲート層及びソース層を図６のＰ型半導体層１６、Ｎ型半導体層１８及び１９のように構成されてもよい。
【0046】
なお、図７において直線部４３Ｃが直線部４１Ｃと直接接続されているが、直線部４３Ｃ及び直線部４１Ｃの間に湾曲部が挿入されてもよい。よって「ある直線部が別の直線部と鈍角に繋がる」とは、延長線が鈍角で交差する２つの直線部の間に湾曲部を介して接続される場合も含むものとする。例えば、図７の直線部４４Ｃ及び直線部４２Ｃの間、図８における直線部４３Ｄ及び直線部４１Ｄとの間並びに直線部４４Ｄ及び直線部４２Ｄとの間についても同様である。
【0047】
実施の形態３．
図９は本実施の形態における半導体装置１００３の構造を示す断面図であり、図２の本実施の形態におけるＡ－Ａ断面に相当する。図１０、図１１、図１２は、本実施の形態のコーナー領域５１と直線領域５２の一部を示す平面図である。
実施の形態１において、Ｎ型半導体層４の湾曲部４０の曲率は埋め込み層３の湾曲部３０の曲率と比較して小さく、Ｎ型半導体層４の湾曲部４０の曲率中心Ｏ´は埋め込み層３の湾曲部３０の曲率中心Ｏと比較して内側に後退した構成について説明したが、本実施の形態では、Ｎ型半導体層４の湾曲部４０の曲率は埋め込み層３の湾曲部３０の曲率と比較して小さく、Ｎ型半導体層４の湾曲部４０の曲率中心Ｏ´は埋め込み層３の湾曲部３０の曲率中心Ｏと同じ位置である点で実施の形態１と異なり、Ｎ型半導体層４の湾曲部４０を含む一部の領域の不純物濃度が実施の形態１と異なる。それ以外の構成は実施の形態１と同様であり、実施の形態１と同一のもの又は相当するものには同一の符号を付している。
図９は本実施の形態における半導体装置１００３の構造を示す断面図であり、図２の本実施の形態におけるＡ－Ａ断面に相当する。図１０、図１１、図１２は、本実施の形態のコーナー領域５１と直線領域５２の一部を示す平面図である。
実施の形態１において、Ｎ型半導体層４の湾曲部４０の曲率は埋め込み層３の湾曲部３０の曲率と比較して小さく、Ｎ型半導体層４の湾曲部４０の曲率中心Ｏ´は埋め込み層３の湾曲部３０の曲率中心Ｏと比較して内側に後退した構成について説明したが、本実施の形態では、Ｎ型半導体層４の湾曲部４０の曲率は埋め込み層３の湾曲部３０の曲率と比較して小さく、Ｎ型半導体層４の湾曲部４０の曲率中心Ｏ´は埋め込み層３の湾曲部３０の曲率中心Ｏと同じ位置である点で実施の形態１と異なり、Ｎ型半導体層４の湾曲部４０を含む一部の領域の不純物濃度が実施の形態１と異なる。それ以外の構成は実施の形態１と同様であり、実施の形態１と同一のもの又は相当するものには同一の符号を付している。
【0048】
図９に示すように、Ｎ型半導体層４Ｅは不純物濃度が異なる２つの領域Ｅ１及び領域Ｅ２から構成される。領域Ｅ１はＮ型半導体層４Ｅの端部に位置し、領域Ｅ２は領域Ｅ１より内側に位置する。領域Ｅ１の不純物濃度が領域Ｅ２より小さい。
【0049】
図１０、図１１、図１２は本実施の形態における図２に示したコーナー領域５１の埋め込み層３とＮ型半導体層４Ｅの拡大図に、後述する第１の不純物注入間口５３、複数の第２の不純物注入間口５４及び遮断部５５を有するマスク材５６を重ね合わせた図である。
一点鎖線はＮ型半導体層４Ｅの端部である輪郭線を表す。Ｎ型半導体層４Ｅの端部は、一方の直線領域５２に含まれる直線部４１Ｅと、他方の直線領域５２に含まれる直線部４２Ｅと、両端がそれぞれ直線部４１Ｅ及び直線部４２Ｅに繋がるコーナー領域５１の湾曲部４０Ｅとで規定される。Ｎ型半導体層４Ｅの輪郭線は、Ｎ型半導体層４Ｂとほぼ一致する。領域Ｅ１は湾曲部４０Ｅを含み湾曲部４０Ｅより内側にある領域に当たる。
実線は第１の不純物注入間口５３、第２の不純物注入間口５４の輪郭線を表す。一点鎖線で示されたＮ型半導体層４Ｅから実線で示された第１の不純物注入間口５３及び第２の不純物注入間口５４を差し引いた領域がマスク材５６の遮断部５５となる。
第１の不純物注入間口５３はＮ型半導体層４Ｅの領域Ｅ２を形成するためのマスク材５６の開口パターンを示しており、第１の不純物注入間口５３の形状はＮ型半導体層４Ｃとほぼ一致する。
第２の不純物注入間口５４はＮ型半導体層４Ｅの領域Ｅ１を形成するためのマスク材５６の開口パターンを示している。第２の不純物注入間口５４は、Ｎ型半導体層４ＥからＮ型半導体層４Ｃを差し引いた領域とほぼ一致する形状の領域に配置される。
図１０～図１２のそれぞれマスク材５６によって形成される領域Ｅ１と領域Ｅ２との境界は、平面視して、直線部４１Ｅに鈍角に繋がる直線部４３Ｅ及び直線部４２Ｅに鈍角に繋がる直線部４４Ｅにより規定される。直線部４３Ｅ及び直線部４４Ｅは一つの直線をなす。
一点鎖線はＮ型半導体層４Ｅの端部である輪郭線を表す。Ｎ型半導体層４Ｅの端部は、一方の直線領域５２に含まれる直線部４１Ｅと、他方の直線領域５２に含まれる直線部４２Ｅと、両端がそれぞれ直線部４１Ｅ及び直線部４２Ｅに繋がるコーナー領域５１の湾曲部４０Ｅとで規定される。Ｎ型半導体層４Ｅの輪郭線は、Ｎ型半導体層４Ｂとほぼ一致する。領域Ｅ１は湾曲部４０Ｅを含み湾曲部４０Ｅより内側にある領域に当たる。
実線は第１の不純物注入間口５３、第２の不純物注入間口５４の輪郭線を表す。一点鎖線で示されたＮ型半導体層４Ｅから実線で示された第１の不純物注入間口５３及び第２の不純物注入間口５４を差し引いた領域がマスク材５６の遮断部５５となる。
第１の不純物注入間口５３はＮ型半導体層４Ｅの領域Ｅ２を形成するためのマスク材５６の開口パターンを示しており、第１の不純物注入間口５３の形状はＮ型半導体層４Ｃとほぼ一致する。
第２の不純物注入間口５４はＮ型半導体層４Ｅの領域Ｅ１を形成するためのマスク材５６の開口パターンを示している。第２の不純物注入間口５４は、Ｎ型半導体層４ＥからＮ型半導体層４Ｃを差し引いた領域とほぼ一致する形状の領域に配置される。
図１０～図１２のそれぞれマスク材５６によって形成される領域Ｅ１と領域Ｅ２との境界は、平面視して、直線部４１Ｅに鈍角に繋がる直線部４３Ｅ及び直線部４２Ｅに鈍角に繋がる直線部４４Ｅにより規定される。直線部４３Ｅ及び直線部４４Ｅは一つの直線をなす。
【0050】
図１０は、パターン幅Ｗの台形の複数の第２の不純物注入間口５４が、パターン間隔Ｉで等間隔に交点Ａの接線方向に沿って領域Ｅ１に配置される。
図１１は、スクエアドット形状の複数の第２の不純物注入間口５４が領域Ｅ１に配置される。なお、第２の不純物注入間口５４の形状がスクエアドット形状である例を示したが、ドット形状であればよく、チェーンドット形状、ラウンドドット形状等でもよい。
図１２は、パターン幅Ｗの矩形の複数の第２の不純物注入間口５４が、パターン間隔Ｉで等間隔に水平方向に沿って領域Ｅ１に配置される。
図１１は、スクエアドット形状の複数の第２の不純物注入間口５４が領域Ｅ１に配置される。なお、第２の不純物注入間口５４の形状がスクエアドット形状である例を示したが、ドット形状であればよく、チェーンドット形状、ラウンドドット形状等でもよい。
図１２は、パターン幅Ｗの矩形の複数の第２の不純物注入間口５４が、パターン間隔Ｉで等間隔に水平方向に沿って領域Ｅ１に配置される。
【0051】
半導体装置１００３の製造方法、特にＮ型半導体層４Ｅの形成工程について図１３を用いて説明する。まずコーナー領域５１内の領域Ｅ１に対応する基材５７における領域Ｅ１´、領域Ｅ２に対応する基材５７における領域Ｅ２´に、図１０～図１２のいずれかに示された第１の不純物注入間口５３、複数の第２の不純物注入間口５４と、これら開口を規定する遮断部５５が設けられたマスク材５６を基材５７に形成する。第１の不純物注入間口５３及び複数の第２の不純物注入間口５４は基材５７の表面を開口する。ついで、基材５７に不純物を照射する。不純物は第１の不純物注入間口５３及び複数の第２の不純物注入間口５４を介して基材５７に導入され、遮断部５５では不純物の導入が遮断される。その後、不純物が導入された基材５７に熱処理が施される。この熱処理によって濃度が均一になる方向に不純物が拡散され、図９に示すＮ型半導体層４Ｅが形成される。領域Ｅ１´において第２の不純物注入間口５４の開口パターンを有したマスク材５６により、不純物が一部遮蔽されるため、図９に示すように、不純物濃度に関し領域Ｅ２よりも小さい領域Ｅ１が形成される。なおマスク材５６は不純物の導入後、熱処理の前に除去されるが、熱処理の後でもかまわない。
【0052】
本実施の形態の半導体装置１００３は、Ｎ型半導体層４ＡをＮ型半導体層４Ｅとなるように伸長した場合、Ｎ型半導体層４Ａの距離Ｌが伸長値Ｓ分大きくなるため、オン抵抗を低減する。さらに、領域Ｅ１に第２の不純物注入間口５４を配置し、不純物濃度を領域Ｅ２よりも低くすることで、Ｎ型半導体層４Ｂと比較して、Ｎ型半導体層４Ｅのコーナー領域５１における電界集中が抑制され、耐圧性能の低下を防止する。
【0053】
なお、本実施の形態において第２の不純物注入間口５４が領域Ｅ１に配置される例を示したが、図１４に示すように、領域Ｅ１に、パターン幅Ｗの帯状の第２の不純物注入間口５４が、パターン間隔Ｉで等間隔にＮ型半導体層４Ａの湾曲部４０Ａの曲率に沿って配置されてもよい。
図１４のマスク材５６を使って形成されるＮ型半導体層４Ｅにおいても、不純物濃度が異なる２つの領域Ｅ１及び領域Ｅ２が構成される。
図１０～図１２のそれぞれマスク材５６を使って形成されるＮ型半導体層４Ｅと異なる点は、領域Ｅ２の形状である。
平面視したＮ型半導体層４Ｅの輪郭線は、Ｎ型半導体層４Ｂの輪郭線とほぼ一致し、領域Ｅ１は、Ｎ型半導体層４ＢからＮ型半導体層４Ｄを差し引いた領域に相当する。領域Ｅ２は、Ｎ型半導体層４Ｅから領域Ｅ１を差し引いた領域に相当する。よって領域Ｅ１及び領域Ｅ２の境界は、平面視して、直線部４１Ｅに鈍角に繋がる直線部４３Ｅと、直線部４２Ｅに鈍角に繋がる直線部４４Ｅと、両端がそれぞれ直線部４３Ｅ及び直線部４４Ｅと繋がる湾曲部４５Ｅとにより規定される。不純物濃度は領域Ｅ１より領域Ｅ２の方が高い。
図１４のマスク材５６を使って形成されるＮ型半導体層４Ｅにおいても、不純物濃度が異なる２つの領域Ｅ１及び領域Ｅ２が構成される。
図１０～図１２のそれぞれマスク材５６を使って形成されるＮ型半導体層４Ｅと異なる点は、領域Ｅ２の形状である。
平面視したＮ型半導体層４Ｅの輪郭線は、Ｎ型半導体層４Ｂの輪郭線とほぼ一致し、領域Ｅ１は、Ｎ型半導体層４ＢからＮ型半導体層４Ｄを差し引いた領域に相当する。領域Ｅ２は、Ｎ型半導体層４Ｅから領域Ｅ１を差し引いた領域に相当する。よって領域Ｅ１及び領域Ｅ２の境界は、平面視して、直線部４１Ｅに鈍角に繋がる直線部４３Ｅと、直線部４２Ｅに鈍角に繋がる直線部４４Ｅと、両端がそれぞれ直線部４３Ｅ及び直線部４４Ｅと繋がる湾曲部４５Ｅとにより規定される。不純物濃度は領域Ｅ１より領域Ｅ２の方が高い。
【0054】
また、本実施の形態において第２の不純物注入間口５４の形状が台形、ドット形状、矩形である例を示したが、不純物濃度が領域Ｅ１より領域Ｅ２の方が高ければ、第２の不純物注入間口５４の形状、寸法、配置間隔は限定されない。
【0055】
また、図１０、図１１、図１２及び図１４では、コーナー領域５１について説明しているが、他の３つのコーナー領域のそれぞれ形状を図１０、図１１、図１２及び図１４のいずれかと同様に構成することができる。
また、本実施の形態のバックゲート層及びソース層を図６のＰ型半導体層１６、Ｎ型半導体層１８及び１９のように構成されてもよい。
また、本実施の形態のバックゲート層及びソース層を図６のＰ型半導体層１６、Ｎ型半導体層１８及び１９のように構成されてもよい。
【0056】
実施の形態４．
図１５は本実施の形態における半導体装置１００４の構造を示す断面図であり、図２の本実施の形態におけるＡ－Ａ断面に相当する。図１６、図１７、図１８、図１９、図２０は、本実施の形態のコーナー領域５１と直線領域５２の一部を示す平面図である。
実施の形態３において、不純物濃度が領域Ｅ１より領域Ｅ２の方が高い構成について説明したが、本実施の形態では、不純物濃度が後述する領域Ｆ１より後述する領域Ｆ２の方が高く、領域Ｆ１の不純物濃度に濃度勾配を持たせている点が実施の形態３と異なる。それ以外の構成は実施の形態３と同様であり、実施の形態３と同一のもの又は相当するものには同一の符号を付している。
図１５は本実施の形態における半導体装置１００４の構造を示す断面図であり、図２の本実施の形態におけるＡ－Ａ断面に相当する。図１６、図１７、図１８、図１９、図２０は、本実施の形態のコーナー領域５１と直線領域５２の一部を示す平面図である。
実施の形態３において、不純物濃度が領域Ｅ１より領域Ｅ２の方が高い構成について説明したが、本実施の形態では、不純物濃度が後述する領域Ｆ１より後述する領域Ｆ２の方が高く、領域Ｆ１の不純物濃度に濃度勾配を持たせている点が実施の形態３と異なる。それ以外の構成は実施の形態３と同様であり、実施の形態３と同一のもの又は相当するものには同一の符号を付している。
【0057】
図１５に示すように、Ｎ型半導体層４Ｆは不純物濃度が異なる２つの領域Ｆ１及びＦ２から構成される。領域Ｆ１はＮ型半導体層４Ｆの端部に位置し、領域Ｆ２は領域Ｆ１より内側に位置する。領域Ｆ１の不純物濃度が領域Ｆ２より小さい。
【0058】
図１６は本実施の形態における図２に示したコーナー領域５１の埋め込み層３とＮ型半導体層４Ｆの拡大図に、第１の不純物注入間口５３、複数の第２の不純物注入間口５４及び遮断部５５を有するマスク材５６を重ね合わせた図である。
一点鎖線はＮ型半導体層４Ｆの輪郭線を表す。Ｎ型半導体層４Ｆの端部は、一方の直線領域５２に含まれる直線部４１Ｆと、他方の直線領域５２に含まれる直線部４２Ｆと、両端がそれぞれ直線部４１Ｆ及び直線部４２Ｆに繋がるコーナー領域５１の湾曲部４０Ｆとで規定される。Ｎ型半導体層４Ｆの輪郭線は、Ｎ型半導体層４Ｂとほぼ一致する。領域Ｆ１は湾曲部４０Ｆを含み湾曲部４０Ｆより内側にある領域に当たる。
実線は第１の不純物注入間口５３、第２の不純物注入間口５４の輪郭線を表す。一点鎖線で示されたＮ型半導体層４Ｆから実線で示された第１の不純物注入間口５３及び第２の不純物注入間口５４を差し引いた領域がマスク材５６の遮断部５５となる。
第１の不純物注入間口５３はＮ型半導体層４Ｆの領域Ｆ２を形成するためのマスク材５６の開口パターンを示しており、第１の不純物注入間口５３の形状はＮ型半導体層４Ｃとほぼ一致する。
第２の不純物注入間口５４はＮ型半導体層４Ｆの領域Ｆ１を形成するためのマスク材５６の開口パターンを示している。第２の不純物注入間口５４は、Ｎ型半導体層４ＦからＮ型半導体層４Ｃを差し引いた領域とほぼ一致する形状の領域に配置される。
図１６のマスク材５６によって形成される領域Ｆ１と領域Ｆ２との境界は、平面視して、直線部４１Ｆに鈍角に繋がる直線部４３Ｆ及び直線部４２Ｆに鈍角に繋がる直線部４４Ｆにより規定される。直線部４３Ｆ及び直線部４４Ｆは一つの直線をなす。
一点鎖線はＮ型半導体層４Ｆの輪郭線を表す。Ｎ型半導体層４Ｆの端部は、一方の直線領域５２に含まれる直線部４１Ｆと、他方の直線領域５２に含まれる直線部４２Ｆと、両端がそれぞれ直線部４１Ｆ及び直線部４２Ｆに繋がるコーナー領域５１の湾曲部４０Ｆとで規定される。Ｎ型半導体層４Ｆの輪郭線は、Ｎ型半導体層４Ｂとほぼ一致する。領域Ｆ１は湾曲部４０Ｆを含み湾曲部４０Ｆより内側にある領域に当たる。
実線は第１の不純物注入間口５３、第２の不純物注入間口５４の輪郭線を表す。一点鎖線で示されたＮ型半導体層４Ｆから実線で示された第１の不純物注入間口５３及び第２の不純物注入間口５４を差し引いた領域がマスク材５６の遮断部５５となる。
第１の不純物注入間口５３はＮ型半導体層４Ｆの領域Ｆ２を形成するためのマスク材５６の開口パターンを示しており、第１の不純物注入間口５３の形状はＮ型半導体層４Ｃとほぼ一致する。
第２の不純物注入間口５４はＮ型半導体層４Ｆの領域Ｆ１を形成するためのマスク材５６の開口パターンを示している。第２の不純物注入間口５４は、Ｎ型半導体層４ＦからＮ型半導体層４Ｃを差し引いた領域とほぼ一致する形状の領域に配置される。
図１６のマスク材５６によって形成される領域Ｆ１と領域Ｆ２との境界は、平面視して、直線部４１Ｆに鈍角に繋がる直線部４３Ｆ及び直線部４２Ｆに鈍角に繋がる直線部４４Ｆにより規定される。直線部４３Ｆ及び直線部４４Ｆは一つの直線をなす。
【0059】
図１６は、第２の不純物注入間口５４を、湾曲部４０Ｆに対応する部分に向かうにつれて、つまりは第２の不純物注入間口５４が半導体装置１００４の外側に配置されるにつれて、パターン幅ＷがＷ１＞Ｗ２・・・＞Ｗｎとなるように次に狭く、パターン間隔ＩがＩ１＜Ｉ２・・・＜Ｉｎとなるように次に大きくなるように配置していることを示す。
【0060】
本実施の形態の半導体装置１００４は、Ｎ型半導体層４ＡをＮ型半導体層４Ｆとなるように伸長した場合、Ｎ型半導体層４Ａの距離Ｌが伸長値Ｓ分大きくなるため、オン抵抗を低減する。さらに、領域Ｆ１に第２の不純物注入間口５４を配置し、不純物濃度を領域Ｆ２よりも低くし、領域Ｆ１の不純物濃度は半導体装置１００４の外側に向かって低くすることで、Ｎ型半導体層４Ｂと比較して、Ｎ型半導体層４Ｆのコーナー領域５１における電界集中が抑制され、耐圧性能の低下を防止する。
【0061】
なお、本実施の形態において第２の不純物注入間口５４が半導体装置１００４の外側に配置されるにつれて、パターン幅ＷがＷ１＞Ｗ２・・・＞Ｗｎとなるように次に狭く、パターン間隔ＩがＩ１＜Ｉ２・・・＜Ｉｎとなるように次に大きくなるように配置される例について示したが、パターン幅Ｗとパターン間隔Ｉの両方を、第２の不純物注入間口５４が半導体装置１００４の外側に配置されるにつれて変更する必要はなく、パターン幅Ｗとパターン間隔Ｉのどちらか一方を一定としてもよい。
【0062】
図１７及び図１８のそれぞれに示されたＮ型半導体層４Ｆは、不純物濃度が異なる２つの領域Ｆ１及び領域Ｆ２から構成される。平面視したＮ型半導体層４Ｆの輪郭線は、Ｎ型半導体層４Ｂの輪郭線とほぼ一致し、領域Ｆ１は、Ｎ型半導体層４ＢからＮ型半導体層４Ｄを差し引いた領域に相当する。領域Ｆ２は、Ｎ型半導体層４Ｆから領域Ｆ１を差し引いた領域に相当する。よって、領域Ｆ１及び領域Ｆ２の境界は、平面視して、直線部４１Ｆに鈍角に繋がる直線部４３Ｆと、直線部４２Ｆに鈍角に繋がる直線部４４Ｆと、両端がそれぞれ直線部４３Ｆ及び直線部４４Ｆと繋がる湾曲部４５Ｆとにより規定される。不純物濃度は領域Ｆ１より領域Ｆ２の方が高く、さらに領域Ｆ１の不純物濃度は半導体装置１００４の外側に向かって低くなる。
Ｎ型半導体層４Ｆを形成するために、図１７及び図１８に示すように、Ｎ型半導体層４ＢからＮ型半導体層４Ｄを差し引いた領域に相当する領域Ｆ１に、第２の不純物注入間口５４が半導体装置１００４の外側に配置されるにつれて、パターン幅ＷがＷ１＞Ｗ２・・・＞Ｗｎとなるように次に狭く、パターン間隔ＩがＩ１＜Ｉ２・・・＜Ｉｎとなるように次に大きくなるように配置されてもよい。図１７では帯状の第２の不純物注入間口５４が並んで配置され、図１８では、ドット形状の第２の不純物注入間口５４が放射状に配置される。
Ｎ型半導体層４Ｆを形成するために、図１７及び図１８に示すように、Ｎ型半導体層４ＢからＮ型半導体層４Ｄを差し引いた領域に相当する領域Ｆ１に、第２の不純物注入間口５４が半導体装置１００４の外側に配置されるにつれて、パターン幅ＷがＷ１＞Ｗ２・・・＞Ｗｎとなるように次に狭く、パターン間隔ＩがＩ１＜Ｉ２・・・＜Ｉｎとなるように次に大きくなるように配置されてもよい。図１７では帯状の第２の不純物注入間口５４が並んで配置され、図１８では、ドット形状の第２の不純物注入間口５４が放射状に配置される。
【0063】
また、本実施の形態において領域Ｆ１の不純物濃度が半導体装置１００４の外側に向かって低くなるように、第２の不純物注入間口５４が半導体装置１００４の外側に配置されるにつれて、第２の不純物注入間口５４のパターン幅Ｗ及びパターン間隔Ｉを、次第に変更する例を示したが、図１９及び図２０に示すように、パターン幅Ｗを一定としたまま、第２の不純物注入間口５４を放射状に配置するだけでもよい。図１９は矩形の第２の不純物注入間口５４、図２０はドット形状の第２の不純物注入間口５４を示す。図１９及び図２０とも湾曲部に沿った方向に隣接する第２の不純物注入間口５４どうしの間隔が、放射状の放射方向になるほど大きくなっている。
【0064】
図１６ないし図２０では、コーナー領域５１について説明しているが、他の３つのコーナー領域のそれぞれ形状を図１６ないし図２０のいずれかに構成することができる。
また、本実施の形態のバックゲート層及びソース層を図６のＰ型半導体層１６、Ｎ型半導体層１８及び１９のように構成されてもよい。
また、本実施の形態のバックゲート層及びソース層を図６のＰ型半導体層１６、Ｎ型半導体層１８及び１９のように構成されてもよい。
【0065】
また、上述以外にも、各実施の形態の自由な組み合わせ、各実施の形態の任意の構成要素の変形、又は各実施の形態の任意の構成要素の省略が可能である。
【符号の説明】
【0066】
１ 半導体基板、２ リサーフ層、３ 埋め込み層、４ Ｎ型半導体層、５ Ｎ型半導体層、６ Ｐ型半導体層、７ Ｎ型半導体層、８ Ｐ型半導体層、９ フィールド酸化膜、１０ ポリシリコン、１１ ポリシリコン、１２ 絶縁膜、１３ ドレイン電極、１４ ソース電極、１５ 基準電位固定用電極、３０、４０ 湾曲部、３１、３２、４１、４２ 直線部、５０ レベルシフト回路、５１ コーナー領域、５２ 直線領域、５３ 第１の不純物注入間口、５４ 第２の不純物注入間口、５５ 遮断部、５６ マスク材、１００ 半導体層、１００１、１００２、１００３、１００４ 半導体装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】