特許 7648611 ステッパーモータドライバのための改善された電流感知及びレギュレーション

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-10

(45)【発行日】2025-03-18

(54)【発明の名称】ステッパーモータドライバのための改善された電流感知及びレギュレーション

(51)【国際特許分類】

   H02M 7/48 20070101AFI20250311BHJP

【ＦＩ】

H02M7/48 M

【請求項の数】 14

(21)【出願番号】P 2022519443

(86)(22)【出願日】2020-09-28

(65)【公表番号】

(43)【公表日】2022-11-25

(86)【国際出願番号】 US2020053083

(87)【国際公開番号】W WO2021062369

(87)【国際公開日】2021-04-01

【審査請求日】2023-09-21

(31)【優先権主張番号】62/907,214

(32)【優先日】2019-09-27

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】16/703,403

(32)【優先日】2019-12-04

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ合同会社

(72)【発明者】

【氏名】ガナパシ シャンカール クリシュナムルティ

(72)【発明者】

【氏名】ヴェンカタ ナレシュ コティケラプディ

【審査官】今井 貞雄

(56)【参考文献】

【文献】特開２０１６－１３５０７７（ＪＰ，Ａ）

【文献】特開平０３－２６２２０９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０３７２６７８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ７／４８

(57)【特許請求の範囲】

【請求項1】

集積回路であって、
Ｈブリッジ回路であって、
第１のローサイドパワー電界効果トランジスタ（ＦＥＴ）と、
モータ供給電圧と下側供給電圧との間で前記第１のローサイドパワーＦＥＴと直列に結合される第１のハイサイドパワーＦＥＴと、
第２のローサイドパワーＦＥＴと、
前記モータ供給電圧と前記下側供給電圧との間で前記第２のローサイドパワーＦＥＴと直列に結合される第２のハイサイドパワーＦＥＴと、
前記第１のハイサイドパワーＦＥＴと前記第１のローサイドパワーＦＥＴとの間の第１の出力ノードであって、インダクタのハイサイド端子に結合される、前記第１の出力ノードと、
前記第２のハイサイドパワーＦＥＴと前記第２のローサイドパワーＦＥＴとの間の第２の出力ノードであって、前記インダクタのローサイド端子に結合される、前記第２の出力ノードと、
を含む、前記Ｈブリッジ回路と、
電流源と前記下側供給電圧との間に結合される電流感知ＦＥＴであって、前記電流源と前記電流感知ＦＥＴとの間の感知ノードにピーク電流制限を含む基準電流を提供する、前記電流感知ＦＥＴと、
前記感知ノードに結合される第１の入力と前記第２の出力ノードに結合される第２の入力とドライバ制御回路に結合される出力とを含む電流感知コンパレータと、
ＦＥＴ線形検出回路であって、
デジタル上側供給電圧と前記下側供給電圧との間に電流シンクと直列に結合される検出Ｐ型電界効果トランジスタ（ＰＦＥＴ）であって、前記第２のローサイドパワーＦＥＴのゲート電圧を受け取るように前記第２のローサイドパワーＦＥＴのゲートに結合されるゲートを有する、前記検出ＰＦＥＴと、
前記デジタル上側供給電圧と前記下側供給電圧との間に結合されるシュミットトリガであって、前記検出ＰＦＥＴと前記電流シンクとの間のゲート感知ノードに結合される入力と、前記第２のローサイドパワーＦＥＴが線形領域で動作しているときに前記電流感知コンパレータをイネーブルするように結合される出力とを有する、前記シュミットトリガと、
を含む、前記ＦＥＴ線形検出回路と、
を含む集積回路。

【請求項2】

請求項１に記載の集積回路であって、
前記ＦＥＴ線形検出回路が、前記ゲート電圧が前記デジタル上側供給電圧を下回る１つの閾値電圧である値を上回って上昇するときに前記電流感知コンパレータをイネーブルするように構成される、集積回路。

【請求項3】

請求項１に記載の集積回路であって、
前記電流感知ＦＥＴのゲートが、前記第２のローサイドパワーＦＥＴのゲートに結合される、集積回路。

【請求項4】

請求項１に記載の集積回路であって、
前記電流源が、
デジタル・アナログ・コンバータ（ＤＡＣ）と、
前記ＤＡＣに結合される電圧－電流演算増幅器であって、前記基準電流を提供するように結合される、前記電圧－電流演算増幅器と、
を含む、集積回路。

【請求項5】

請求項１に記載の集積回路であって、
前記基準電流が、バレー電流制限を更に含むヒステリシス基準電流である、集積回路。

【請求項6】

請求項５に記載の集積回路であって、
前記ＦＥＴ線形検出回路が、前記第１のローサイドパワーＦＥＴが線形領域で動作しているときに、前記電流感知コンパレータをイネーブルするように前記第１のローサイドパワーＦＥＴのゲートに切り替え可能に結合される、集積回路。

【請求項7】

システムであって、
ステッパーモータと、
第１のＨブリッジ回路であって、
第１のローサイドパワーＦＥＴと、
モータ供給電圧と下側供給電圧との間で前記第１のローサイドパワーＦＥＴと直列に結合される第１のハイサイドパワーＦＥＴと、
第２のローサイドパワーＦＥＴと、
前記モータ供給電圧と前記下側供給電圧との間で前記第２のローサイドパワーＦＥＴと直列に結合される第２のハイサイドパワーＦＥＴと、
前記第１のハイサイドパワーＦＥＴと前記第１のローサイドパワーＦＥＴとの間の第１の出力ノードに結合されるハイサイド端子と前記第２のハイサイドパワーＦＥＴと前記第２のローサイドパワーＦＥＴとの間の第２の出力ノードに結合されるローサイド端子とを含む第１のインダクタと、
を含む、前記第１のＨブリッジ回路と、
第１の電流源と、
前記第１の電流源と前記下側供給電圧との間に結合される第１の電流感知ＦＥＴであって、前記電流源と前記第１の電流感知ＦＥＴとの間の第１の感知ノードにピーク電流制限を含む基準電流を提供する、前記第１の電流感知ＦＥＴと、
前記第１の感知ノードに結合される第１の入力と前記第２の出力ノードに結合される第２の入力とドライバ制御回路に結合される出力とを含む第１の電流感知コンパレータと、
第１のＦＥＴ線形検出回路であって、
電流シンクと、
デジタル上側供給電圧と前記下側供給電圧との間に前記電流シンクと直列に結合される検出Ｐ型電界効果トランジスタ（ＰＦＥＴ）であって、前記第２のローサイドパワーＦＥＴのゲート電圧を受け取るように前記第２のローサイドパワーＦＥＴのゲートに結合されるゲートを有する、前記検出ＰＦＥＴと、
前記デジタル上側供給電圧と前記下側供給電圧との間に結合されるシュミットトリガであって、前記検出ＰＦＥＴと前記電流シンクとの間のゲート感知ノードに結合される入力と、前記第２のローサイドパワーＦＥＴが線形領域で動作しているときに前記第１の電流感知コンパレータをイネーブルするように結合される出力とを有する、前記シュミットトリガと、
を含む、前記第１のＦＥＴ線形検出回路と、
を含む、システム。

【請求項8】

請求項７に記載のシステムであって、
前記第１の電流源が、
第１の基準電圧を提供するように結合される第１のデジタル－アナログコンバータ（ＤＡＣ）と、
前記第１の基準電圧を受け取り、第１の基準電流を提供するように結合される第１の演算増幅器と、
を含む、システム。

【請求項9】

請求項８に記載のシステムであって、
前記第１の基準電流が、バレー電流制限を更に含むヒステリシス基準電流である、システム。

【請求項10】

請求項７に記載のシステムであって、
第２のＨブリッジ回路であって、
第３のローサイドパワーＦＥＴと、
前記モータ供給電圧と前記下側供給電圧との間で前記第３のローサイドパワーＦＥＴと直列に結合される第３のハイサイドパワーＦＥＴと、
第４のローサイドパワーＦＥＴと、
前記モータ供給電圧と前記下側供給電圧との間で前記第４のローサイドパワーＦＥＴと直列に結合される第４のハイサイドパワーＦＥＴと、
前記第３のハイサイドパワーＦＥＴと前記第３のローサイドパワーＦＥＴとの間の第３の出力ノードに結合されるハイサイド端子と、前記第４のハイサイドパワーＦＥＴと前記第４のローサイドパワーＦＥＴとの間の第４の出力ノードに結合されるローサイド端子とを含む第２のインダクタと、
を含む、前記第２のＨブリッジ回路と、
第２の電流源と、
前記第２の電流源と前記下側供給電圧との間に結合される第２の電流感知ＦＥＴであって、前記第２の電流源と前記第２の電流感知ＦＥＴとの間の第２の感知ノードに第２のピーク電流制限を含む第２の基準電流を提供する、前記第２の電流感知ＦＥＴと、
前記第２の感知ノードに結合される第１の入力と前記第４の出力ノードに結合される第２の入力と前記ドライバ制御回路に結合される出力とを含む第２の電流感知コンパレータと、
前記第４のローサイドパワーＦＥＴのゲート電圧を受け取るように結合される第２のＦＥＴ線形検出回路であって、前記第４のローサイドパワーＦＥＴが前記線形領域で動作しているときに前記第２の電流感知コンパレータをイネーブルするように結合される出力を有する、前記第２のＦＥＴ線形検出回路と、
を更に含む、システム。

【請求項11】

ステッパーモータを動作させる方法であって、
Ｈブリッジ回路における第１の出力ノードをインダクタのハイサイド端子に取り付けることであって、前記第１の出力ノードがモータ供給電圧に結合される第１のハイサイドパワーＦＥＴと下側供給電圧に結合される第１のローサイドパワーＦＥＴとの間にある、前記ハイサイド端子に取り付けることと、
前記Ｈブリッジ回路における第２の出力ノードを前記インダクタのローサイド端子に取り付けることであって、前記第２の出力ノードが前記モータ供給電圧に結合される第２のハイサイドパワーＦＥＴと前記下側供給電圧に結合される第２のローサイドパワーＦＥＴとの間にある、前記ローサイド端子に取り付けることと、
前記Ｈブリッジ回路が駆動モードで動作しているときに、前記第２のローサイドパワーＦＥＴが線形領域で動作しているときを判定するために前記第２のローサイドパワーＦＥＴ上のゲート電圧を追跡し、前記第２のローサイドパワーＦＥＴが前記線形領域で動作しているときに前記第２の出力ノードにおける電流をピーク電流制限と比較するように結合される第１の電流感知コンパレータをイネーブルすることと、
前記Ｈブリッジ回路が減衰モードで動作しているときに、前記第１のローサイドパワーＦＥＴと前記第２のローサイドパワーＦＥＴとの選択された１つが線形領域で動作しているときを判定するために前記第１のローサイドパワーＦＥＴと前記第２のローサイドパワーＦＥＴとの選択された１つのゲート電圧を追跡することと、
を含む、方法。

【請求項12】

請求項１１に記載の方法であって、
前記減衰モードが低速減衰モードであり、前記第１のローサイドパワーＦＥＴと前記第２のローサイドパワーＦＥＴとの選択された１つが前記第２のローサイドパワーＦＥＴであり、
前記方法が、前記第２の出力ノードにおける電流をバレー電流制限と比較するように結合される前記第１の電流感知コンパレータをイネーブルすることを更に含む、方法。

【請求項13】

請求項１１に記載の方法であって、
前記減衰モードが高速減衰モードであり、前記第１のローサイドパワーＦＥＴと前記第２のローサイドパワーＦＥＴとの選択された１つが前記第１のローサイドパワーＦＥＴであり、
前記方法が、バレー電流制限と組み合わされる前記第１の出力ノードにおける電流を前記下側供給電圧と比較するように結合される第２の電流感知コンパレータをイネーブルすることを更に含む、方法。

【請求項14】

請求項１３に記載の方法であって、
前記第１の電流感知コンパレータと前記第２の電流感知コンパレータとが単一コンパレータである、方法。

【発明の詳細な説明】

【背景技術】

【0001】

ステッパーモータにおいて、モータ位置は、二つ又はそれ以上のモータ巻き線における電流をレギュレートすることによって制御される。異なるステッパーモータ設計が異なる数の巻き線を有し得、各巻き線における電流波形は、他の巻き線に関連する電流波形を先行（leading）又は遅行（lagging）している。電流レギュレーションの多くの態様が良好に理解されているが、制御に関して問題がある分野が依然として存在する。

【発明の概要】

【0002】

開示される実施形態が、ＦＥＴ線形検出回路を提供する。このＦＥＴ線形検出回路は、いつブランキングをオフにするか及びいつ電流感知コンパレータをイネーブルするかを判定するために、アクティブローサイドパワーＦＥＴ上のゲート電圧を追跡する。電流感知コンパレータは、アクティブローサイドパワーＦＥＴが線形領域にあるときにイネーブルされ得る。一実施形態において、電流感知コンパレータは、アクティブローサイドパワーＦＥＴのゲート上の電圧が、デジタル上側供給電圧を下回る一つの閾値電圧より大きいときにイネーブルされる。

【0003】

一態様において、或る集積回路の実施形態が開示される。この集積回路は、モータ供給電圧と下側供給電圧との間で第１のローサイドパワーＦＥＴと直列に結合される第１のハイサイドパワー電界効果トランジスタ（ＦＥＴ）、モータ供給電圧と下側供給電圧との間で第２のローサイドパワーＦＥＴと直列に結合される第２のハイサイドパワーＦＥＴ、インダクタのハイサイド端子に結合するための、第１のハイサイドパワーＦＥＴと第１のローサイドパワーＦＥＴとの間の第１の出力ノード、及び、インダクタのローサイド端子に結合するための、第２のハイサイドパワーＦＥＴと第２のローサイドパワーＦＥＴとの間の第２の出力ノードを含むＨブリッジ回路と、電流源と下側供給電圧との間に結合される電流感知ＦＥＴであって、電流源と電流感知ＦＥＴとの間の感知ノードにおいてピーク電流制限を含む基準電流を提供する電流感知ＦＥＴと、感知ノードに結合される第１の入力、第２の出力ノードに結合される第２の入力、及びドライバ制御回路に向かって出力信号を送るように結合される出力を含む電流感知コンパレータと、第２のローサイドパワーＦＥＴのゲート電圧を受け取るように結合され、第２のローサイドパワーＦＥＴが線形領域で動作しているとき、電流感知コンパレータをイネーブルするように結合される出力を有するＦＥＴ線形検出回路と、を含む。

【0004】

別の態様において、或るシステムの実施形態が開示される。このシステムは、第１のインダクタ及び第２のインダクタを有するステッパーモータと、モータ供給電圧と下側供給電圧との間で第１のローサイドパワーＦＥＴと直列に結合される第１のハイサイドパワーＦＥＴ、モータ供給電圧と下側供給電圧との間で第２のローサイドパワーＦＥＴと直列に結合される第２のハイサイドパワーＦＥＴ、第１のインダクタのハイサイド端子に結合するための、第１のハイサイドパワーＦＥＴと第１のローサイドパワーＦＥＴとの間の第１の出力ノード、及び、第１のインダクタのローサイド端子に結合するための、第２のハイサイドパワーＦＥＴと第２のローサイドパワーＦＥＴとの間の第２の出力ノードを含む第１のＨブリッジ回路と、電流源と下側供給電圧との間に結合される第１の電流感知ＦＥＴであって、電流源と第１の電流感知ＦＥＴとの間の第１の感知ノードにおいてピーク電流制限を含む基準電流を提供する第１の電流感知ＦＥＴと、第１の感知ノードに結合される第１の入力、第２の出力ノードに結合される第２の入力、及び、ドライバ制御回路に向かって出力信号を送るように結合される出力を含む第１の電流感知コンパレータと、第２のローサイドパワーＦＥＴのゲート電圧を受け取るように結合され、第２のローサイドパワーＦＥＴが線形領域で動作しているとき、第１の電流感知コンパレータをイネーブルするように結合される出力を有する、第１のＦＥＴ線形検出回路と、を含む。

【0005】

更に別の態様において、ステッパーモータを動作させる方法の実施形態が開示される。この方法は、Ｈブリッジ回路における第１の出力ノードをインダクタのハイサイド端子に取り付けることと、Ｈブリッジ回路における第２の出力ノードをインダクタのローサイド端子に取り付けることと、Ｈブリッジ回路が駆動モードで動作しているとき、第２のローサイドパワーＦＥＴ上のゲート電圧を、第２のローサイドパワーＦＥＴが線形領域で動作しているときを判定するために追跡することと、第２のローサイドパワーＦＥＴが線形領域で動作しているとき、第２の出力ノードにおける電流をピーク電流制限と比較するように結合される第１の電流感知コンパレータをイネーブルすることと、を含み、第１の出力ノードが、モータ供給電圧に結合される第１のハイサイドパワーＦＥＴと、下側供給電圧に結合される第１のローサイドパワーＦＥＴとの間にあり、第２の出力ノードが、モータ供給電圧に結合される第２のハイサイドパワーＦＥＴと、下側供給電圧に結合される第２のローサイドパワーＦＥＴとの間にある。

【0006】

本開示の実施形態が、添付の図面の図において、限定としてではなく一例として図示される。図面において、同様の参照は同様の要素を示す。本開示における「或る」又は「一つの」実施形態に対する異なる参照が、必ずしも同じ実施形態に対するものではなく、そのような参照は、少なくとも一つを意味し得ることに留意すべきである。また、特定の特徴、構造、又は特性が、或る実施形態に関連して記載されるとき、明示的に記載されていようとなかろうと、他の実施形態に関連してそのような特徴、構造、又は特性を達成することは当業者の知識の範囲内にあることが提起される。本願において用いられるように、「結合する」という用語は、ワイヤレス接続を含み得る「通信可能に結合される」と限定されない限り、間接的或いは直接的な電気接続を意味することが意図される。このように、第１のデバイスが第２のデバイスに結合する場合、そうした接続は、直接的な電気接続を介するもの、又は、他のデバイス及び接続を介した間接的な電気接続を介するものであり得る。

【0007】

添付の図面は、本開示の一つ又は複数の例示的な実施形態を図示するために、本明細書に組み込まれ、本明細書の一部を形成する。添付の特許請求の範囲に関連して以下の詳細な説明を参照することにより、及び、添付の図面の図を参照することにより、本開示の種々の利点及び特徴が理解され得る。

【図面の簡単な説明】

【0008】

【図1A】本開示の或る実施形態に従った、アダプティブブランキングを提供する、Ｈブリッジ回路とＦＥＴ線形検出回路とを有する集積回路を図示する。

【0009】

【図1B】本開示の或る実施形態に従ったＦＥＴ線形検出回路の一例を示す。

【0010】

【図1C】駆動モードが開始されるときの、アクティブローサイドパワーＦＥＴ上のゲート電圧と第２の出力ノードＯＵＴ２上の電圧の両方を示す。

【0011】

【図1D】本開示の或る実施形態に従ったＦＥＴ線形検出回路の一例を示す。

【0012】

【図1E】図１Ａの電流レギュレーション装置によって提供される、ブランキング時間の適時の終了及びオーバーシュートが無いことを示す。

【0013】

【図2A】本開示の或る実施形態に従った、ステッパーモータを動作させる方法を示す。

【図2B】本開示の或る実施形態に従った、ステッパーモータを動作させる方法を示す。

【図2C】本開示の或る実施形態に従った、ステッパーモータを動作させる方法を示す。

【0014】

【図3A】本開示の或る実施形態に従った、高速減衰モードの間、電流感知を有するＨブリッジ及び電流感知回路を図示する。

【0015】

【図3B】本開示の或る実施形態に従った、駆動モード及び高速減衰モードの間の電流感知を有するＨブリッジ及び電流感知回路を図示し、駆動モード動作を示す。

【0016】

【図3C】本開示の或る実施形態に従った、駆動モード及び高速減衰モードの間の電流感知を有するＨブリッジ及び電流感知回路を図示し、高速減衰モード動作を示す。

【0017】

【図4A】本開示の或る実施形態に従った、開示される電流感知回路を用いる幾つかの例示の状況におけるインダクタ電流に対する改善を示す。

【図4B】本開示の或る実施形態に従った、開示される電流感知回路を用いる幾つかの例示の状況におけるインダクタ電流に対する改善を示す。

【0018】

【図5A】本開示の或る実施形態に従った、ステッパーモータを動作させる方法を示す。

【0019】

【図5B】本開示の或る実施形態に従った、ステッパーモータを動作させる方法における付加的な要素を示す。

【図5C】本開示の或る実施形態に従った、ステッパーモータを動作させる方法における付加的な要素を示す。

【0020】

【図6】本開示の或る実施形態に従った、電流レギュレーション装置を含むシステムを図示する概略。

【0021】

【図7A】ステッパーモータの二つのコイルの各々を介する電流と、各ステップにおける電流制御の一例とを示す。

【0022】

【図7B】図７Ａの電流図の各ステップにおける電流制御の一例を示す。

【0023】

【図8】ステッパーモータと共に用いられ得る電流レギュレーション回路のベースライン実装を示す。

【0024】

【図9】Ｈブリッジ回路を示し、３つのフェーズの各々における電流の流れを図示する。

【0025】

【図10】Ｈブリッジが高速減衰モードから駆動モードに切り替えられたときの、第２の出力ノードＯＵＴ２上のインダクタ電流及び電圧を示し、駆動モードが開始するときのブランキングの必要性を図示する。

【0026】

【図11A】ブランキング時間が長すぎるときに生じ得るオーバーシュートを示す。

【0027】

【図11B】オーバーシュートの一つの潜在的な結果を示す。

【0028】

【図12A】一定の減衰時間を用いて生じ得る潜在的な問題を示す。

【図12B】一定の減衰時間を用いて生じ得る潜在的な問題を示す。

【発明を実施するための形態】

【0029】

次に、本発明の特定の実施形態を添付の図面を参照して詳細に説明する。本発明の実施形態の以下の詳細な説明において、多数の特定の詳細が、本発明の一層完全な理解を提供するために述べられる。しかし、本発明がこれらの特定の詳細を伴わずになされ得ることが当業者には明らかである。他の事例において、よく知られた特徴は、説明を不必要に複雑にすることを避けるために、詳細に説明されない。

【0030】

ステッパーモータ動作
ステッパーモータは、典型的に二つのコイル、すなわち、インダクタを有し、これらのインダクタは、コイル間が９０度の角度で配される。スムーズな動作のため、各コイルを介する電流は、ローターが追従するための回転磁界をつくるために、９０度の位相分離を有する必要がある。コイルにおける電流は矩形波或いは正弦波を用いてレギュレートされ得、正弦波外形を用いた電流レギュレーションは、一層スムーズな動作及び増加した位置分解能を有する。本開示のため、単一巻き線における電流レギュレーションが、各巻き線における電流レギュレーションの一例として参照される。

【0031】

電流実装において、所与のモータ巻き線における電流波形は、デジタル－アナログコンバータ（正弦ＤＡＣ）の出力によって成形される。ＤＡＣ出力波形が、充分な倍率で見たとき、階段状の形状に形成される。各デジタル入力コード（「ＤＡＣコード」）に対し、理想的なＤＡＣが、対応するアナログ出力電圧レベルを維持する。図７Ａは、ステッパーモータの二つのコイルにおける出力電流のグラフ７００Ａを示し、「Ａ」コイルが、正弦波に従う電流Ａｏｕｔを提供しており、「Ｂ」コイルが、余弦波に従う電流Ｂｏｕｔを提供している。示される例において、電流信号の各四分円は、１６個のステップに分割される。一層優れた位置精度を必要とする応用例は、より一層多くのステップを、例えば、２５６、１０２４又は４０９６個のマイクロステップを利用し得る。

【0032】

ステッパーモータの場合、各ＤＡＣ入力コードが、ステッパーモータローターの異なる機械的回転位置をもたらす。そうして、波形の任意の特定のセクションが、電流を増加させるために上方に向かって階段状になり、また、電流を低減させるために下方に向かって階段状になる。ＤＡＣ入力コードが適用され、巻き線電流が、ＤＡＣステップアップの頂部に又はＤＡＣステップダウンの底部に対応するレベルに到達すると、巻き線電流のそうしたレベルは、異なるＤＡＣ入力コードが適用されるまで、ローターの任意の更なる機械的回転又は振動を避けるためにレギュレートされる。そのようなレギュレートが無ければ、ステッパーモータ上の供給電圧変動や機械的負荷の変化などの要因が、所望のステップの期間の間、巻き線電流を変化させるおそれがある。

【0033】

グラフ７００Ａにおいて丸で囲ったステップ７０５など、波形における各ステップにおいて、複数のパルス幅変調サイクルが、図７Ｂにおいてグラフ７００Ｂによって図示されるように生じ得る。グラフ７００Ｂは、電流レギュレーションがドライバ制御によって提供されるときの電流、例えば電流Ｂｏｕｔを示しており、本例におけるドライバ制御は、ピーク電流レギュレーション方式を用いる。コイルが新たな立ち上がりステップを備えるとき、Ｉｔｒｉｐとして識別される新たなピーク電流制限に電流が到達したことを電流レギュレーション回路が検出し得るまで、電流Ｂｏｕｔは駆動モードで上昇する。その後、電流は、或る時間期間にわたって、高速減衰モード或いは低速減衰モードで減衰し、その後、所望の電流を維持するために、駆動サイクルと減衰サイクルとを交互に行うことが続く。

【0034】

図８は、ステッパーモータの一つのインダクタを駆動するために用いられ得る電流レギュレーション回路８００のベースライン実装を示す。電流レギュレーション回路８００はＨブリッジ回路８０２を含み、Ｈブリッジ回路８０２は、モータ供給電圧Ｖｍと、接地面であり得る下側供給電圧との間で第１のローサイドパワーＦＥＴ Ｍｌｓ１と直列に結合される第１のハイサイドパワーＦＥＴ Ｍｈｓ１を含む。第１の出力ノードＯＵＴ１が、第１のハイサイドパワーＦＥＴ Ｍｈｓ１と第１のローサイドパワーＦＥＴ Ｍｌｓ１との間に位置する。また、Ｈブリッジ回路８０２は、モータ供給電圧Ｖｍと下側供給電圧との間で第２のローサイドパワーＦＥＴ Ｍｌｓ２と直列に結合される第２のハイサイドパワーＦＥＴ Ｍｈｓ２を含み、第２の出力ノードＯＵＴ２が、第２のハイサイドパワーＦＥＴ Ｍｈｓ２と第２のローサイドパワーＦＥＴ Ｍｌｓ２との間に位置する。動作の間、インダクタ８０３が第１の出力ノードＯＵＴ１と第２の出力ノードＯＵＴ２との間に結合され、インダクタ８０３を介する電流は、例えば、ステッパーモータを駆動するために用いられる。それぞれのゲート制御信号ＨＳ１、ＬＳ１、ＨＳ２、及びＬＳ２が、パワーＦＥＴ Ｍｈｓ１、Ｍｌｓ１、Ｍｈｓ２、及びＭｌｓ２のために提供される。

【0035】

電流レギュレーション回路８００はさらに、デジタル－アナログ（正弦ＤＡＣ）回路８０８と、電圧－電流（Ｖ２Ｉ）演算増幅器８１０と、駆動モード電流感知ＦＥＴ ＳＮＳ－ＤＲＶと、電流感知コンパレータ８０４と、ドライバ制御回路８０６とを含む。マイクロステッピングインデクサ８０７が、ＤＡＣ回路８０８に結合される出力を有し、また、ＤＡＣ回路８０８はアナログ基準電圧ＶＲＥＦを受け取るように結合される。ＤＡＣ回路８０８の出力が、Ｖ２Ｉ演算増幅器８１０への入力に結合される。駆動モード電流感知ＦＥＴ ＳＮＳ－ＤＲＶは、Ｖ２Ｉ演算増幅器８１０と下側供給電圧との間に結合され、駆動モード電流感知ＦＥＴ ＳＮＳ－ＤＲＶのゲートは、第２のローサイドパワーＦＥＴ Ｍｌｓ２のゲートに結合される。感知ノード８１２は、Ｖ２Ｉ演算増幅器８１０と駆動モード電流感知ＦＥＴ ＳＮＳ－ＤＲＶとの間に位置する。電流感知コンパレータ８０４は、第２の出力ノードに結合される第１の入力と、感知ノード８１２に結合される第２の入力と、ドライバ制御回路８０６に結合される出力とを有する。

【0036】

図８に示す例において、電流レギュレーション回路８００は駆動モードで動作しており、第１のハイサイドパワーＦＥＴ Ｍｈｓ１及び第２のローサイドパワーＦＥＴ Ｍｌｓ２はオンにされている。インダクタ電流Ｉｏｕｔは、モータ供給電圧Ｖｍから、第１のハイサイドパワーＦＥＴ Ｍｈｓ１、インダクタ８０３、及び第２のローサイドパワーＦＥＴ Ｍｌｓ２を介して下側供給電圧に流れ、インダクタ８０３を介するインダクタ電流Ｉｏｕｔを増加させる。動作の間、マイクロステッピングインデクサ８０７は、マイクロステッピングインデクサビットを提供する。マイクロステッピングインデクサビットは、一つ又は複数のステッパーモータ位置コマンドに関連する電流波形の所望の形状に対応するＤＡＣコードのシーケンスである。ＤＡＣ回路８０８は、これらのマイクロステッピングインデクサビット及びアナログ基準電圧ＶＲＥＦを受け取る。ＤＡＣ回路８０８は、電流ＤＡＣコードを、アナログ電圧セットポイントＶｔｒｉｐに変換し、アナログ電圧セットポイントＶｔｒｉｐはＶ２Ｉ演算増幅器８１０に提供され、Ｖ２Ｉ演算増幅器８１０は、電流マイクロステップに対応するピーク電流制限Ｉｔｒｉｐを供給する。駆動モード電流感知ＦＥＴ ＳＮＳ－ＤＲＶも、駆動モードの間オンにされるので、感知ノード８１２は、ピーク電流制限Ｉｔｒｉｐの値を反映する。電流感知コンパレータ８０４は、駆動モードをいつオフにするかを判定するために、第２の出力ノードＯＵＴ２上の電流をピーク電流制限Ｉｔｒｉｐと比較する。こうした比較はドライバ制御回路８０６に送られ、ドライバ制御回路８０６は、Ｈブリッジ回路におけるパワーＦＥＴを制御するためのゲート制御信号ＨＳ１、ＨＳ２、ＬＳ１、及びＬＳ２を提供する。電流感知コンパレータ８０４が、インダクタ電流Ｉｏｕｔがピーク電流制限Ｉｔｒｉｐより大きいことを検出するとき、駆動モードが終了し、減衰モードが開始する。

【0037】

図９は、Ｈブリッジ回路９００を示し、ステッパーモータを駆動するために用いられ得る３つの導通モード、駆動モードＤＲＶ、高速減衰モードＦＤ、及び低速減衰モードＳＤを図示する。駆動モードでは、第１のハイサイドパワーＦＥＴ Ｍｈｓ１及び第２のローサイドパワーＦＥＴ Ｍｌｓ２がオンにされて、電流を、実線の矢印によって示すように、モータ供給電圧Ｖｍから、第１のハイサイドパワーＦＥＴ Ｍｈｓ１、インダクタ９０３、及び第２のローサイドパワーＦＥＴ Ｍｌｓ２を介して下側供給電圧へ駆動する。この電流は、インダクタ９０３においてＶｍ／Ｌのレートでランプアップし、ここで、Ｌは、インダクタ９０３のインダクタンスである。下記でさらに説明される、駆動モードの開始時の初期のブランキング期間の後、インダクタ９０３を介する電流は、例えば、電流レギュレーション回路８００の電流感知コンパレータ８０４などのコンパレータを用いて、ピーク電流制限Ｉｔｒｉｐと比較される。前述のように、インダクタ電流Ｉｏｕｔがピーク電流制限Ｉｔｒｉｐの値を超えるとき、駆動モードはオフにされる。その後、Ｈブリッジ回路は、高速減衰モード或いは低速減衰モードになるように制御される。

【0038】

高速減衰モードでは、第２のハイサイドＦＥＴ Ｍｈｓ２及び第１のローサイドパワーＦＥＴ Ｍｌｓ１がオンにされる。インダクタ９０３のインダクタンスに起因して、電流は、点線の矢印によって示すように、下側供給電圧から、第１のローサイドパワーＦＥＴ Ｍｌｓ１、インダクタ９０３、及び第２のハイサイドパワーＦＥＴ Ｍｈｓ２を介して、モータ供給電圧Ｖｍへ流れるが、－Ｖｍ／Ｌの傾斜で減衰する。一実施形態において、高速減衰モードは、再び駆動モードに入る前の一定の時間の間、動作する。

【0039】

低速減衰モードでは、第１のハイサイドパワーＦＥＴ Ｍｈｓ１と第２のハイサイドパワーＦＥＴ Ｍｈｓ２の両方がオフにされ、第１のローサイドパワーＦＥＴ Ｍｌｓ１と第２のローサイドパワーＦＥＴ Ｍｌｓ２の両方がオンにされ、そのため、電流は、曲線の矢印によって示すように、下側供給電圧から、第１のローサイドパワーＦＥＴ Ｍｌｓ１、インダクタ９０３、第２のローサイドパワーＦＥＴ Ｍｌｓ２を介して、下側供給電圧まで戻るループにおいて進む。その名前によって示唆されるように、低速減衰モードでは、インダクタ９０３を介する電流は、高速減衰モードにおけるほど敏速には減衰しない。

【0040】

アダプティブブランキング時間
駆動モードが開始するとすぐに、インダクタ電流Ｉｏｕｔをピーク電流制限Ｉｔｒｉｐと比較し始めることは可能であるが、回路におけるノイズに起因して、正確な比較を迅速に得ることはできない。図１０は、この問題を図示する。グラフ１０００は、高速減衰モードの終了及び駆動モードの開始の間のインダクタ電流Ｉｏｕｔと第２の出力ノードＯＵＴ２上の電圧の両方を示す。高速減衰モードの終了の間、インダクタ電流Ｉｏｕｔは、安定したレートで低減し、一方で、出力ノード上の電圧は、およそモータ供給電圧Ｖｍで安定している。

【0041】

高速減衰モードが時間Ｔ１でオフにされるとき、第２の出力ノードＯＵＴ２上の電圧は、ゼロに向かって敏速に降下し、一方で、インダクタ電流Ｉｏｕｔは、一時的に下方に向かって移動し続け、その後、駆動モードが効力を生じるにつれて、再び上昇し始める。第２の出力ノードＯＵＴ２上の電圧がゼロに到達するとき、電圧が上昇し始める前に、信号においてリンギングがあることがある。

【0042】

図８に示す電流感知回路が正確な測定を提供するために、第２のローサイドパワーＦＥＴ Ｍｌｓ２は、第２の出力ノード上の電圧がゼロ付近の状態で、線形領域で動作する必要がある。駆動モードが始まった後、第２のローサイドパワーＦＥＴ Ｍｌｓ２を介するインダクタ８０３における電流を感知することを試みる前に、例えば、時間Ｔ２近辺で、第２の出力ノードＯＵＴ２がモータ供給電圧Ｖｍから０に傾きをもって変化する（slew）のを待つ必要がある。これは、ブランキング時間が、ドライバのスルー時間（slew time）より常に長くなければならないことを意味する。

【0043】

ブランキング時間の適切な量を決定することは、特に、電流レギュレーションシステムが、或る範囲のモータ電圧及びインダクタンスにわたって動作することが予期されるときに、困難であることが明らかとなっている。一層高いブランキング時間を提供すること、すなわち、駆動モードが開始した後、感知の前に一層長い時間待機することは、いくつかの場合において、ピーク電流制限Ｉｔｒｉｐの値を超えるインダクタ電流Ｉｏｕｔをもたらすおそれがある。図１１Ａは、この発生の事例を含むグラフ１１００Ａを示す。ブランキング時間Ｔｂｌａｎｋが完了する時には、インダクタ電流Ｉｏｕｔは、既にピーク電流制限Ｉｔｒｉｐを超えている。いくつかの実施形態において、例えば、減衰時間Ｔｏｆｆが一定の値であるとき、高すぎるブランキング時間は、後続のサイクルおいてレギュレーションを失うこと及び暴走電流につながるおそれがある。この問題は、一層低い電流レベル、及び、モータ供給電圧対インダクタンス、すなわち、Ｖｍ／Ｌの一層高い比のレギュレーションの間、より顕著である。一方、少なすぎるブランキング時間を提供することは、駆動モードの早まったターンオフ及びレギュレートされていないインダクタ電流Ｉｏｕｔの要因となり得る。この電流歪みは、ステッパーモータの動きを一層粗くし、振動、可聴ノイズ、及び角度誤差の要因となる。この不均一な動きの例が、図１１Ｂグラフの１１００Ｂに示されている。

【0044】

ステッパーモータのためのドライバのブランキング時間が、スイッチングノードのスルーレートに多分に依存する一方、オートモーティブ及び産業市場をサポートするステッパーモータのためのドライバは、一層少ない電磁干渉（ＥＭＩ）、付加的に、最適の電力損等などの基準を満たすために、例えば、１０Ｖ／μｓから１５０Ｖ／μｓまでの、広範囲のプログラム可能なスルーレートを提供するように予期される。こうしたスルーレートは、プロセス及び温度にわたり約３０％変化し得る。

【0045】

ステッパーモータのための多くのドライバ回路が、或る一定のブランキング時間を用いる。このブランキング時間は、シミュレーションデータの最大値から導き出され、プロセス、温度、デバイスタイプに伴うスルーレートの変動に、及びある程度は、モータ供給電圧Ｖｍに依存する。典型的に、このブランキング時間は、最悪のケースに対して選ばれ、それゆえ、多くの他の状況において必要以上に高い。最悪のケースのシナリオに従ってブランキング時間を選ぶことは、電流歪みの問題及び／又は電流暴走をもたらし得る。いくつかのドライバ回路は、一層低い及び一層高い電流に対して、ブランキング時間がプログラム可能である。一層低い電流レベルでは、つくられるノイズははるかに少なく、それゆえ、電流暴走を防止するためには低いブランキング時間が望ましい。しかし、ブランキング時間をプログラム可能とすることは、用いられるモータに基づきブラキング時間を選択するという負担を顧客に負わせる。

【0046】

異なるスルーレートオプションが異なるブランキング時間を必要とするので、或る一定のブランキング時間を有することを試みることによって、多くの問題が生じ得る。或る部品ファミリーに対して、設計時間及びデジタル論理修正は、複数のスルーレートのための異なるブランキング時間をサポートするために広範囲にわたる。いくつかのデバイスに対し、顧客は、或るピンに提供される抵抗を調節することによってスルーレートを変更し得る。そのような場合において、ブランキング時間をプログラムすることは困難である。ブランキング時間制限は、偽トリップを防止するために最悪のめったに発生しない場合に適合するように選択され得るが、この選択の結果は概して、ブランキング時間は必要以上に高くなり、上述の電流歪みの問題及び／又は電流暴走につながるおそれがある。

【0047】

また、デバイスモデリング制限に起因して、シリコンにおけるスルーレートが、シミュレートされたスルーレートに合致しない場合、結果は、電流感知の間の機能的欠陥になり得る。一層高いブランキング時間が選ばれるとき、ステッパーモータのための最大ステップ周波数及び最大回転速度に制限が課される。従って、ブランキング時間を最適化することが必須である。

【0048】

図１Ａは、本開示の或る実施形態に従った、アダプティブブランキングを提供するＦＥＴ線形検出回路１１２を有するＨブリッジ及び電流感知回路１００Ａを示す。Ｈブリッジ及び電流感知回路１００Ａは、第１の出力ノードＯＵＴ１と第２の出力ノードＯＵＴ２との間に結合されるインダクタ１０３を有するＨブリッジ回路１０２を含む。Ｈブリッジ及び電流感知回路１００Ａはさらに、マイクロステッピングインデクサ１０７と、ＤＡＣ回路１０８と、Ｖ２Ｉ演算増幅器１１０と、駆動モード電流感知ＦＥＴ ＳＮＳ－ＤＲＶと、電流感知コンパレータ１０４とを含む。電流感知回路１００Ａに具体的に図示しないが、モータ電圧Ｖｍを受け取るＨブリッジを除いて、インデクサ１０７、ＤＡＣ１０８、Ｖ２Ｉ演算増幅器１１０、駆動モード電流感知ＦＥＴ ＳＮＳ－ＤＲＶ、電流感知コンパレータ１０４、及びＦＥＴ線形検出回路１１２は、各々、一実施形態では５Ｖであるデジタル上側供給電圧ＤＶＤＤによって給電される。マイクロステッピングインデクサ１０７及びアナログ基準電圧ＶＲＥＦは、ＤＡＣ回路１０８に入力を提供するように結合される。ＤＡＣ回路１０８の出力が、Ｖ２Ｉ演算増幅器１１０の入力に結合される。駆動モード電流感知ＦＥＴ ＳＮＳ－ＤＲＶは、Ｖ２Ｉ演算増幅器１１０と下側供給電圧との間に結合され、駆動モード電流感知ＦＥＴ ＳＮＳ－ＤＲＶのゲートは、第２のローサイドパワーＦＥＴ Ｍｌｓ２のゲートに結合される。感知ノード１１１は、Ｖ２Ｉ演算増幅器１１０と駆動モード電流感知ＦＥＴ ＳＮＳ－ＤＲＶとの間に位置する。電流感知コンパレータ１０４は、第２の出力ノードＯＵＴ２に結合される第１の入力と、感知ノード１１１に結合される第２の入力と、ドライバ制御回路（具体的に図示せず）に出力信号１１３を提供するように結合される出力とを有する。

【0049】

Ｈブリッジ及び電流感知回路１００Ａが駆動モードで動作しているとき、第１のハイサイドパワーＦＥＴ Ｍｈｓ１及び第２のローサイドパワーＦＥＴ Ｍｌｓ２はオンにされ、インダクタ電流Ｉｏｕｔは矢印１１４によって示すように流れる。駆動モードでの動作は、マイクロステッピングインデクサ１０７が、電流波形の所望の形状に対応するＤＡＣコードのシーケンスであるインデクサビットを提供する状態で、前述のように継続する。ＤＡＣ回路１０８は、これらのマイクロステッピングインデクサビットとアナログ基準電圧ＶＲＥＦとを受け取り、電流ＤＡＣコードをアナログ電圧セットポイントＶｔｒｉｐに変換し、アナログ電圧セットポイントＶｔｒｉｐをＶ２Ｉ演算増幅器１１０に提供する。駆動モードの間、駆動モード電流感知ＦＥＴ ＳＮＳ－ＤＲＶはオンにされ、そのため、Ｖ２Ｉ演算増幅器１１０は、電流マイクロステップに対応するピーク電流制限Ｉｔｒｉｐを提供するように下側供給電圧に結合される。感知ノード１１１は、ピーク電流制限Ｉｔｒｉｐの値を、電流感知コンパレータ１０４の第２の入力ノードに提供し、電流感知コンパレータ１０４は、第２の出力ノードＯＵＴ２上の電流をピーク電流制限Ｉｔｒｉｐと比較する。電流感知コンパレータ１０４が、インダクタ電流Ｉｏｕｔがピーク電流制限Ｉｔｒｉｐより大きいことを検出するとき、電流感知コンパレータ１０４は、高い値をドライバ制御回路に送り、そのため、駆動モードは終了し、減衰モードが開始する。

【0050】

ＦＥＴ線形検出回路は、Ｈブリッジ回路におけるアクティブローサイドパワーＦＥＴと共に、又は、両方のローサイドパワーＦＥＴがアクティブであるときには第２のローサイドパワーＦＥＴと共に動作する。ここでは、駆動モードの間のＦＥＴ線形検出回路の動作が記載される。但し、さらに後述するように、ＦＥＴ線形検出回路の実施形態は、高速減衰モード又は低速減衰モードの間も動作し得る。Ｈブリッジ及び電流感知回路１００Ａにおいて、ＦＥＴ線形検出回路１１２は、第２のローサイドゲート制御信号ＬＳ２を入力として受け取るように、及び、コンパレータイネーブル信号ＣＭＰ＿ＥＮを電流感知コンパレータ１０４に提供するように結合される。ＦＥＴ線形検出回路１１２は、第２のローサイドパワーＦＥＴ Ｍｌｓ２の、「飽和領域」から「線形領域」への遷移の後、電流感知コンパレータ１０４における電流感知をイネーブルすることによって、アダプティブブランキングを提供する。一実施形態において、ＦＥＴ線形検出回路１１２は、第２のローサイドパワーＦＥＴ ＬＳ２のゲートが、デジタル上側供給電圧ＤＶＤＤを下回る一つの閾値電圧より大きくなるときを検出することによって、この判定をする。

【0051】

図１Ｃは、第２のローサイドパワーＦＥＴ Ｍｌｓ２がオンにされているときの、第２のローサイドゲート制御信号ＬＳ２上の電圧及び第２の出力ノードＯＵＴ２上の電圧のグラフ１００Ｃを示す。この短い期間は、３つの別個の時間期間に分割される。第１の時間期間において、第２のローサイドゲート制御信号ＬＳ２上の電圧は上昇し始め、閾値電圧Ｖｔｈを通過し、そのため、第２のローサイドパワーＦＥＴ Ｍｌｓ２は、ターンオンし始める。第２の時間期間において、第２のローサイドゲート制御信号ＬＳ２はミラープラトーにあり、上昇しない。第３の時間期間の間、第２のローサイドゲート制御信号ＬＳ２は再び上昇し始める。

【0052】

駆動モードにおいて、第１のハイサイドゲート制御信号ＨＳ１と第２のローサイドゲート制御信号ＬＳ２の両方の電圧は高になり、第２の出力ノードＯＵＴ２上の電圧は高から低に遷移する。グラフ１００Ｃに見られるように、第２のローサイドゲート制御信号ＬＳ２は、第２の出力ノードＯＵＴ２の遷移の間、ミラープラトー領域にあるままである。ＦＥＴ線形検出回路１１２は、電圧がミラープラトーの終了を通過したことを検出する。これは、第２のローサイドパワーＦＥＴ Ｍｌｓ２が線形領域入ること、それゆえ、ブランキング時間の必要性の終了を示す。

【0053】

図１Ｂは、コンパレータイネーブル信号ＣＭＰ＿ＥＮをいつオンにするかを判定するためにグラフ１００Ｃに示す知識を用い得る、ＦＥＴ線形検出回路１００Ｂの一実施形態を示す。ＦＥＴ線形検出回路１００Ｂにおいて、検出Ｐ型電界効果トランジスタ（ＰＦＥＴ）Ｍ３が、デジタル上側供給電圧ＤＶＤＤと下側供給電圧との間で電流シンク１１５と直列に結合される。駆動モードの間、アダプティブブランキングのために用いられるとき、検出ＰＦＥＴ Ｍ３のゲートは、第２のローサイドゲート制御信号ＬＳ２を受け取るように第２のローサイドパワーＦＥＴ Ｍｌｓ２のゲートに結合される。また、シュミットトリガ１１６が、デジタル上側供給電圧ＤＶＤＤと下側供給電圧との間に結合される。シュミットトリガは、検出ＰＦＥＴ Ｍ３と電流シンク１１５との間にあるゲート感知ノード１１８に結合される入力を有し、電流感知コンパレータ１０４をイネーブルするコンパレータイネーブル信号ＣＭＰ＿ＥＮを提供するように結合される出力を有する。

【0054】

Ｈブリッジ及び電流感知回路１００Ａの動作の間、Ｈブリッジ回路１０２が高速減衰モードにあるとき、第２のローサイドゲート制御信号ＬＳ２は低なので、検出ＰＦＥＴ Ｍ３はオンにされ、ゲート感知ノード１１８上の電圧を高に保つ電流を電流シンク１１５に提供する。シュミットトリガ１１６は、コンパレータイネーブル信号ＣＭＰ＿ＥＮ上で低信号を生成し、そのため、電流感知コンパレータ１０４はイネーブルされない。Ｈブリッジ回路１０２が駆動モードを開始するとき、第２のローサイドゲート制御信号ＬＳ２は上昇し始め、デジタル供給電圧ＤＶＤＤを下回る閾値電圧Ｖｔに到達するとき、検出ＰＦＥＴ Ｍ３はオフになる。電流シンク１１５がゲート感知ノード１１８から電流をシンクし続けるので、ゲート感知ノード１１８上の電圧は低くなり、シュミットトリガ１１６はコンパレータイネーブル信号ＣＭＰ＿ＥＮ上に高信号を提供し、インダクタ電流Ｉｏｕｔとピーク電流制限Ｉｔｒｉｐとの比較をトリガする。

【0055】

図１Ｄは、駆動モードの間の第２のローサイド制御信号ＬＳ２及びコンパレータイネーブル信号ＣＭＰ＿ＥＮを示す。初め、第２のローサイド制御信号ＬＳ２とコンパレータイネーブル信号ＣＭＰ＿ＥＮの両方が低であるが、第２のローサイドパワーＦＥＴ Ｍｌｓ２がオンにされると、第２のローサイド制御信号ＬＳ２は上方に向かってランプする。第２のローサイド制御信号ＬＳ２がＤＶＤＤ－Ｖｔの値より大きくなるとき、コンパレータイネーブル信号ＣＭＰ＿ＥＮは高になり、ブランキングを終了し、電流感知を開始する。駆動モードが終了するとき、第２のローサイド制御信号ＬＳ２はＤＶＤＤ－Ｖｔより下に降下し、コンパレータイネーブル信号ＣＭＰ＿ＥＮはオフになり、電流感知コンパレータ１０４は、次に第２のローサイドパワーＦＥＴ Ｍｌｓ２がオンにされるときまでディセーブルされる。このように、ＦＥＴ線形検出回路１１２の一例としてのＦＥＴ線形検出回路１００Ｂは、スルーレートに依存しないアダプティブブランキング期間を提供する。ブランキング時間は最適であり得、早まった感知或いは電流暴走を防止する。

【0056】

図１Ｅは、ＦＥＴ線形検出回路１１２がＨブリッジ回路１０２と共に用いられるときの、インダクタ電流Ｉｏｕｔの例示のグラフ１００Ｅを示す。グラフ１１００Ａに示したような長過ぎるブランキング期間を有する代わりに、グラフ１００Ｅにおけるインダクタ電流Ｉｏｕｔは、縮小されたブランキング期間Ｔｂｌａｎｋを有する。この一層短いブランキング期間は、インダクタ電流Ｉｏｕｔがピーク電流制限Ｉｔｒｉｐに達したことを検出し、高速減衰モードの開始をトリガするために、電流感知コンパレータ１０４を適時にイネーブルする。それゆえ、電流暴走などの問題が防止され得る。

【0057】

図２Ａは、本開示の或る実施形態に従った、ステッパーモータを動作させる方法２００を示す。この方法は、Ｈブリッジ回路における第１の出力ノードを、インダクタのハイサイド端子に取り付けること（２０５）、及び、Ｈブリッジ回路における第２の出力ノードをインダクタのローサイド端子に取り付けること（２１０）で始まる。第１の出力ノードは、モータ供給電圧に結合される第１のハイサイドパワーＦＥＴと、下側供給電圧に結合される第１のローサイドパワーＦＥＴとの間にある。第２の出力ノードは、モータ供給電圧に結合される第２のハイサイドパワーＦＥＴと、下側供給電圧に結合される第２のローサイドパワーＦＥＴとの間にある。Ｈブリッジ回路が駆動モードで動作しているとき、第２のローサイドパワーＦＥＴ上のゲート電圧が、第２のローサイドパワーＦＥＴが線形領域で動作しているときを判定するために追跡される（２１５）。第２のローサイドパワーＦＥＴが線形領域で動作しているとき、第１の電流感知コンパレータがイネーブルされる（２２０）。第１の電流感知コンパレータは、第２の出力ノードＯＵＴ２におけるインダクタ電流Ｉｏｕｔをピーク電流制限Ｉｔｒｉｐと比較するように結合される。

【0058】

駆動モードにおける動作に関して上述したが、アダプティブブランキングは、低速減衰モードと高速減衰モードの両方においても利用され得る。低速減衰モードにおける動作を図２Ｂに示す。Ｈブリッジ回路が低速減衰モードで動作しているとき、第２のローサイドパワーＦＥＴ上のゲート電圧が、第２のローサイドパワーＦＥＴが線形モードで動作しているときを判定するために追跡される（２２５）。第２のローサイドパワーＦＥＴが線形モードで動作しているとき、第１の電流感知コンパレータがイネーブルされる（２３０）。第１の電流感知コンパレータは、ここでは、第２の出力ノードにおける電流を第１のバレー電流制限と比較するように結合されている。

【0059】

図２Ｃに示すように、Ｈブリッジ回路が高速減衰モードで動作しているとき、第１のローサイドパワーＦＥＴ上のゲート電圧が、第１のローサイドパワーＦＥＴが線形モードで動作しているときを判定するために追跡される（２３５）。第１のローサイドパワーＦＥＴが線形モードで動作しているとき、第２の電流感知コンパレータがイネーブルされる（２４０）。第２の電流感知コンパレータは、第１のバレー電流制限と組み合わされる第１の出力ノードにおける電流を下側供給電圧と比較するように結合される。コンパレータによって用いられる基準電流が、ピーク電流制限Ｉｔｒｉｐとバレー電流制限Ｉｖａｌｌｅｙの両方を搬送するヒステリシス基準電流であるときに、図２Ｂ及び図２Ｃに示す方法が動作可能であることが理解されよう。

【0060】

開示されるＦＥＴ線形検出回路、及び、ステッパーモータを動作させることに関連する方法は、以下の利点の一つ又は複数を提供し得る。
・ドライバのスルーレートに関知しない（agnostic）。
・電流レギュレーションのために用いられるアルゴリズム、例えば、一定のオフ時間、一定の周波数、リップル制御等に依存しない。
・複数の異なるスルーレートの各々のための固定タイマが除かれ、簡略化された回路、省面積化、デジタル的な複雑性の縮小、及び製品群のための設計時間の短縮を可能にする。
・悲観的なブランキング時間が選択されないので、平均的モータ電流の誤差及び電流暴走の問題が防止される。
・出力電流を用いて最小駆動時間を自動で調整する。低電流ステップにおける駆動時間を制限することによって、ゼロ交差歪みを軽減させることを助け得る。
・Ｈブリッジ回路が駆動モードから低速減衰モードに遷移するとき、第２の出力ノードＯＵＴ２は既にゼロの値を有し、それゆえ、第２の出力ノードＯＵＴ２の傾きをもった変化（slew）がない。この場合、ＦＥＴ線形検出回路１１２は或る高い値を既に提供しており、その結果、ブランキング時間がない。この応答は理想的である。従来技術はゲート電圧を追跡しないので、従来技術の回路は、遷移に関係なくブランキング時間を付加する。

【0061】

高速減衰モードにおける電流感知
所望の波形がステップを低減することを必要とするとき、インダクタ電流Ｉｏｕｔは、各ステップにおいて次に低いレベルに降下される必要がある。リップル制御方式では、ステップの低減が生じるとき、一層低いレベルに可能な限り早く到達するために高速減衰モードが開始される。しかし、既存の設計は、高速減衰モードの間、電流感知を有さない。その代わりに、高速減衰モードにおける一定の時間の後、ドライバは電流を感知するために駆動モードに入る。

【0062】

図１２Ａは、高インダクタンスを有するモータにおけるこの問題を図示するグラフ１２００Ａを示す。グラフ１２００Ａは、ピーク電流制限Ｉｔｒｉｐ、インダクタ電流Ｉｏｕｔ、及びステッピングインジケータＳｔｅｐを示す。まず、インダクタ電流Ｉｏｕｔは、連続する駆動モードがピーク電流制限Ｉｔｒｉｐの値まで電流を駆動し、その後、一定の時間量の間電流を減衰させ得るときの電流を示す。時間Ｔａにおいて、ステッピングインジケータＳｔｅｐは、新たなステップが所望されることを示すために、パルスを提供する。この新たなステップは、示される実施形態では、下方に向かうステップである。ピーク電流制限Ｉｔｒｉｐの値が下方に向かって下がるので、インダクタ電流Ｉｏｕｔは、２μｓの一定時間期間の間、高速減衰モードで減衰するように設定され、その後、ブランキング時間を経過し、インダクタ電流Ｉｏｕｔを測定するのに充分に長い時間期間の間、Ｈブリッジ回路を駆動モードに置く。このように、次に低いレベルへの所望の敏速な降下ではなく、高速減衰サイクルを駆動モードと交互にすることは、次に低いレベルに到達するまでにかかる全体的な時間を増加させる。これが、トルクリップルを生じさせる。

【0063】

図１２Ｂにおけるグラフ１２００Ｂによって示されるように、異なる問題が、低インダクタンスモータに対して生じ得る。この状況において、２μｓの高速減衰期間が再び利用される。しかし、次のレベルまで減衰するために長い期間がかかる代わりに、ステッピングインジケータＳｔｅｐがパルスを提供してピーク電流制限Ｉｔｒｉｐの値が降下するたびに、インダクタ電流Ｉｏｕｔは、高速減衰モードの間、所望されるよりさらに降下する。この過度の降下は、電流波形を歪ませる大規模な電流リップルとなる。グラフ１２００Ａ及び１２００Ｂによって示すように、高速減衰時間に対する遅延ベースのアプローチは、モータパラメータにわたって最適化され得ない。

【0064】

グラフ１２００Ａ及び１２００Ｂに示す問題は、インダクタ電流Ｉｏｕｔが高速減衰モードで感知され得ないという事実に起因する。モータを介する電流が、高速減衰モードで確実に感知され得る場合、時間ベースのアプローチの使用をなくすことができ、電流は一層正確にレギュレートされ得る。高速減衰モードの間、インダクタ電流Ｉｏｕｔを感知することに伴う問題は、インダクタの電圧が負であることであり、これが、電流検出に対して問題を提起する。

【0065】

図３Ａは、モータ供給電圧Ｖｍを上側供給電圧として受け取るＨブリッジ回路３０１と、デジタル供給電圧ＤＶＤＤを上側供給電圧として受け取る電流感知回路３０３とを含む、Ｈブリッジ及び電流感知回路３００Ａを示す。電流感知回路３０３は、高速減衰モードの間、バレー電流制限を検出するように結合され、マイクロステッピングインデクサ３０７と、ＤＡＣ回路３０８と、Ｖ２Ｉ演算増幅器３１０と、高速減衰モード電流感知ＦＥＴ ＳＮＳ－ＦＤと、電流感知コンパレータ３０４とを含む。マイクロステッピングインデクサ３０７及びアナログ基準電圧ＶＲＥＦは、ＤＡＣ回路３０８への入力を提供するように結合される。ＤＡＣ回路３０８は、Ｖ２Ｉ演算増幅器３１０の入力に結合される。高速減衰モード電流感知ＦＥＴ ＳＮＳ－ＦＤは、Ｖ２Ｉ演算増幅器３１０と第１の出力ノードＯＵＴ１との間に結合され、高速減衰モード電流感知ＦＥＴ ＳＮＳ－ＦＤのゲートは、第１のローサイドパワーＦＥＴ Ｍｌｓ１のゲートに結合される。感知ノード３１１は、Ｖ２Ｉ演算増幅器３１０と高速減衰モード電流感知ＦＥＴ ＳＮＳ－ＦＤとの間に位置する。電流感知コンパレータ３０４は、感知ノード３１１に結合される第１の入力と、下側供給電圧に結合される第２の入力と、出力信号３１３をドライバ制御回路（具体的に図示せず）に送るように結合される出力とを有する。

【0066】

高速減衰モードの間、第１の出力ノードＯＵＴ１における電流が負であるので、第１の出力ノードＯＵＴ１における電流は、バレー電流制限Ｉｖａｌｌｅｙに付加され、電流感知コンパレータ３０４の第１の入力に提供される。感知ノード３１１上で感知される組み合わされた電流は、この組み合わされた電流がゼロを交差するときを検出するために、下側供給電圧、例えば、０Ｖと比較される。一実施形態において、Ｈブリッジ及び電流感知回路３００Ａは、電流レギュレーション回路８００と組み合わされ得、そのため、電流感知コンパレータ８０４が、駆動モードの間、電流をレギュレートするために用いられる第１の電流感知コンパレータであり、電流感知コンパレータ３０４が、高速減衰モードの間、電流をレギュレートするために用いられる第２の電流感知コンパレータである。また、ピーク電流制限Ｉｔｒｉｐとバレー電流制限Ｉｖａｌｌｅｙの両方が利用される状況において、電流感知コンパレータ８０４は、第１のローサイドパワーＦＥＴ Ｍｌｓ１と第２のローサイドパワーＦＥＴ Ｍｌｓ２の両方がオンである低速減衰モードの間、電流を感知するために利用され得る。

【0067】

Ｈブリッジ及び電流感知回路３００Ｂの別の実施形態を図３Ｂと図３Ｃの両方に示す。Ｈブリッジ及び電流感知回路３００Ｂ１が、駆動モードの設定で、図３Ｂに図示され、Ｈブリッジ及び電流感知回路３００Ｂ２が、高速減衰モードの設定で、図３Ｃに図示される。Ｈブリッジ及び電流感知回路３００Ｂを用いると、電流感知は、駆動モードと高速減衰モードの両方において、単一電流感知コンパレータ３２０を用いて行われ得る。図３Ｂ及び図３Ｃに示されるように、Ｈブリッジ及び電流感知回路３００Ｂは、Ｈブリッジ回路３２２と電流感知回路３２４とを含む集積回路（ＩＣ）チップ３２１の一部である。ＩＣチップ３２１上の４つのピン、すなわちピンＰ１～Ｐ４が、Ｈブリッジ及び電流感知回路３００Ｂに図示されている。第１のピンＰ１が、モータ供給電圧をＨブリッジに提供するようにモータ供給電圧Ｖｍに結合され得る。第２のピンＰ２が、第１の出力ノードＯＵＴ１に結合され、ステッパーモータ３２８の第１のインダクタ３２６のハイサイド端子に結合され得る。第３のピンＰ３が、第２の出力ノードＯＵＴ２に結合され、第１のインダクタ３２６のローサイド端子に結合され得る。第４のピンＰ４が、下側供給電圧を提供するように結合され、一実施形態では、地面に結合され得る。Ｈブリッジ及び電流感知回路３００Ｂの第２のコピー（具体的に図示せず）が、典型的にＩＣチップ３２１上にあり、ステッパーモータ３２８における第２のインダクタ３３０の端子に結合され得るが、Ｈブリッジ及び電流感知回路３００Ｂの波形からオフセットされる波形を提供する制御信号を受け取る。

【0068】

電流感知回路３２４は、電流源ＣＳ１を含み、電流源ＣＳ１は、デジタル上側供給電圧ＤＶＤＤと第１の切り替え可能ノードＳＷ１との間で感知ノードＳＮＳ－ＤＵＡＬと直列に結合される。第１の切り替え可能ノードＳＷ１は、第１の出力ノードＯＵＴ１或いは下側供給電圧に切り替え可能に結合され得る。感知ノード３３２が、電流源ＣＳ１と第１の切り替え可能ノードＳＷ１との間にあり、電流感知コンパレータ３２０の第１の入力に結合される。電流感知コンパレータ３２０の第２の入力が、第２の切り替え可能ノードＳＷ２に結合される。第２の切り替え可能ノードＳＷ２は、下側供給電圧或いは第２の出力ノードＯＵＴ２に切り替え可能に結合され得る。更に後述されるように、電流源ＣＳ１は、ヒステリシス基準電流を提供する。所望の波形における各ステップで、電流源ＣＳ１は、対応するピーク電流制限と、対応するバレー電流制限の両方を提供し得る。

【0069】

図３Ｂに示すように、Ｈブリッジ及び電流感知回路３００Ｂ１は、駆動モードで動作しており、電流は、矢印３３４によって示すように、Ｈブリッジ回路３２２及び第１のインダクタ３２６を介して移動している。第２の出力ノードＯＵＴ２は、Ｉｏｕｔ×Ｒｄｓ（ｏｎ）と等しい第２の出力電圧Ｖ２を提供し、ここで、Ｉｏｕｔはインダクタ電流であり、Ｒｄｓ（ｏｎ）はメインＦＥＴのためのソース－ドレインオン抵抗であり、メインＦＥＴは、駆動モードでは、第２のローサイドパワーＦＥＴ Ｍｌｓ２である。駆動モードにおいて、第２の出力ノードＯＵＴ２は、第２の切り替え可能ノードＳＷ２を介して電流感知コンパレータ３２０の第２の入力に結合され、第１の切り替え可能ノードＳＷ１は、下側供給電圧に結合される。駆動モードの間、電流源ＣＳ１はピーク電流制限Ｉｔｒｉｐを提供する。このように、電流感知コンパレータ３２０は、第２の出力ノードＯＵＴ２上の電流をピーク電流制限Ｉｔｒｉｐと比較し、第２の出力ノードＯＵＴ２上の電流がピーク電流制限Ｉｔｒｉｐより大きくなるとき、出力信号３１９が、駆動モードを終了させるためにドライバ回路（具体的に図示せず）に送られる。具体的に図示しないが、第１のローサイドＦＥＴ Ｍｌｓ１と第２のローサイドＦＥＴ Ｍｌｓ２の両方がアクティブのとき、Ｈブリッジ及び電流感知回路３００Ｂ１における設定は、低速減衰モードの間にアダプティブブランキングを提供するためにも利用され得る。この事例において、電流源ＣＳ１は、バレー電流制限を表す電流を提供する。

【0070】

図３Ｃに示すように、Ｈブリッジ及び電流感知回路３００Ｂ２は、高速減衰モードで動作しており、電流は、矢印３３６によって示すように、Ｈブリッジ回路３２２及び第１のインダクタ３２６を介して移動している。第１の出力ノードＯＵＴ１は、－Ｉｏｕｔ×Ｒｄｓ（ｏｎ）と等しい第１の出力電圧Ｖ１を提供し、ここでも、Ｉｏｕｔはインダクタ電流であり、Ｒｄｓ（ｏｎ）はメインＦＥＴのためのソース－ドレインオン抵抗であり、メインＦＥＴは、高速減衰モードでは、第１のローサイドパワーＦＥＴ Ｍｌｓ１である。高速減衰モードにおいて、第１の出力ノードＯＵＴ１は、第１の切り替え可能ノードＳＷ１を介して感知ノード３３２及び電流感知コンパレータ３２０の第１の入力に結合され、第２の切り替え可能ノードＳＷ２は、下側供給電圧に結合される。高速減衰モードの間、電流源ＣＳ１は、バレー電流制限Ｉｖａｌｌｅｙを提供して、電流感知コンパレータ３２０がバレー電流制限Ｉｖａｌｌｅｙと組み合わされる第１の出力ノードＯＵＴ１上の電流をゼロと比較し、組み合わされた電流がゼロを交差するとき、出力信号３１９が、高速減衰モードを終了させるためにドライバ回路（具体的に図示せず）に送られる。

【0071】

これらの図面に具体的に図示しないが、Ｈブリッジ及び電流感知回路３００Ａ、３００Ｂの各々は、それぞれの電流感知コンパレータ３０４、３２０をいつイネーブルするかを判定するためのＦＥＴ線形検出回路を含み得る。図３Ａにおいて、ＦＥＴ線形検出回路が、第１のローサイドパワーＦＥＴ Ｍｌｓ１上のゲート電圧を受け取るように結合され得、コンパレータイネーブル信号を提供するようにコンパレータ３０４に結合され得る。図３Ｂにおいて、ＦＥＴ線形検出回路が、高速減衰モードの間、第１のローサイドパワーＦＥＴ Ｍｌｓ１上のゲート電圧を受け取るように、並びに、駆動モードの間及び低速減衰モードの間、第２のローサイドパワーＦＥＴ Ｍｌｓ２上のゲート電圧を受け取るように切り替え可能に結合され得る。

【0072】

図１２Ａ及び図１２Ｂは、高速減衰モードにおいて電流を感知することができないときに生じ得る問題を示している。図４Ａ及び図４Ｂは、高速減衰モードにおいて電流感知を用いるときのインダクタ電流Ｉｏｕｔを示す。図４Ａは、図１２Ａに類似する状況を示し、図４Ｂは、図１２Ｂに類似する状況を示す。図４Ａと図１２Ａの両方で、モータは高インダクタンスを有する。各高速減衰期間のために２μｓが用いられ、その後、駆動モードへの切り替えが続いたとき、新たな設定への低速の降下が生じる。図４Ａでは、高速減衰モードにおいて電流感知が用いられたので、インダクタ電流Ｉｏｕｔは、バレー電流制限Ｉｖａｌｌｅｙが到達されるまで高速減衰モードのままであり得、その結果、新たなレベルへの一層高速な降下となる。

【0073】

図４Ｂと図１２Ｂの両方において、モータは低インダクタンスを有する。電流感知が、一定の高速減衰期間の間利用可能でないとき、モータが、インダクタ電流Ｉｏｕｔの値を判定するために駆動モードに切り替わる前に、インダクタ電流Ｉｏｕｔはピーク電流制限Ｉｔｒｉｐよりはるかに下に下がり得る。図４Ｂにおいて、高速減衰モードでバレー電流制限及び電流感知を用いることによって、インダクタ電流Ｉｏｕｔは、所望の値より下に降下せず、一層スムーズな動作を提供し得る。

【0074】

図５Ａは、本開示の或る実施形態に従ったステッパーモータを動作させる方法５００Ａを示す。方法５００Ａは、Ｈブリッジ回路における第１の出力ノードをインダクタのハイサイド端子に取り付けること（５０５）、及び、Ｈブリッジ回路における第２の出力ノードをインダクタのローサイド端子に取り付けること（５１０）で開始する。第１の出力ノードは、モータ供給電圧に結合される第１のハイサイドパワーＦＥＴと、下側供給電圧に結合される第１のローサイドパワーＦＥＴとの間にあり、第２の出力ノードは、モータ供給電圧に結合される第２のハイサイドパワーＦＥＴと、下側供給電圧に結合される第２のローサイドパワーＦＥＴとの間にある。

【0075】

方法５００Ａはさらに、高速減衰モードの間、バレー電流制限を提供するように電流源を結合すること（５１５）を含み、電流源は電流感知ノードに結合され、また、電流感知ノードは電流感知コンパレータの第１の入力に結合される。方法はさらに、電流感知ノードを第１の出力ノードに結合すること、及び、電流感知コンパレータの第２の入力を下側供給電圧に結合すること（５２０）を含む。

【0076】

方法５００Ａは、Ｈブリッジ及び電流感知回路が、Ｈブリッジ及び電流感知回路３００Ａにおけるように、又はＨブリッジ及び電流感知回路３００Ｂにおけるように構成されるときに利用され得る。図５Ｂ及び図５Ｃは、方法５００Ａに付加的な要素を付加する。但し、図５Ｂ及び図５Ｃは、駆動モードと高速減衰モードの両方の間の電流感知が、単一電流感知コンパレータを用いて行われるときにのみ利用され得る。この場合、駆動モードの間、電流源は、ピーク電流制限を提供するように結合される（５２５）。電流感知ノードは下側供給電圧に結合され、電流感知コンパレータの第２の入力は、第２の出力ノードに結合される（５３０）。低速減衰モードの間、電流源は、バレー電流制限を提供するように結合され（５３５）、電流感知ノードは、第２の出力ノードに結合され、電流感知コンパレータの第２の入力は、下側供給電圧に結合される（５４０）。

【0077】

高速減衰電流感知の使用により、モータ供給電圧Ｖｍ及びインダクタンスＬの全ての変動にわたり良好な電流レギュレーションが提供され得る。また、ピーク電流制限とバレー電流制限の両方を測定するための単一コンパレータの使用により、リップルの精度の向上が提供され得る。

【0078】

図６は、Ｈブリッジ及び電流感知回路１００Ａ、３００Ａ、３００Ｂ１、３００Ｂ２の一つ又は複数を含み得るシステム６００を示す。システム６００は、ＩＣチップ６０２を含み、ＩＣチップ６０２は、第１のインダクタ６０６及び第２のインダクタ６０８を介してインダクタ電流を制御することによって、ステッパーモータ６０４を駆動するように結合される。代替として、ＩＣチップは、２つの外部負荷を介して双方向電流を駆動するように用いられ得る。一つの代替の実施形態において、２つの外部負荷は、第１のブラシ付きＤＣモータ６０３及び第２のブラシ付きＤＣモータ６０５である。

【0079】

多くのピンが、ＩＣチップ６０２への入力及び出力を提供するが、本願では、そうしたピンのうちの幾つかのみを述べる。幾つかの第１のピンＰ１が、モータ供給電圧Ｖｍに結合され、幾つかの第４のピンＰ４が、下側供給電圧を提供するように地面に結合される。第２のピンＰ２が、第１のインダクタ６０６のハイサイド端子に結合され、ピンＰ３が、第１のインダクタ６０６のローサイド端子に結合される。同様に、第５のピンＰ５が、第２のインダクタ６０８のハイサイド端子に結合され、第６のピンＰ６が、第２のインダクタ６０８のローサイド端子に結合される。

【0080】

ＩＣチップ６０２内で、電力供給回路６１０が、モータ電圧Ｖｍを受け取り、電力を、ＩＣチップ６０２上の他の回路に分配する。電力供給回路６１０は、例えば、デジタル上側供給電圧ＤＶＤＤのためのチャージポンプ及びレギュレータを含み得る。制御入力回路６１２が、Ｈブリッジ回路を制御するために用いられる論理制御信号を受け取る。これらの論理制御信号は、例えば、イネーブル信号及びパルス幅変調（ＰＷＭ）制御を含み得る。電力供給回路６１０と制御入力回路６１２の両方が、デジタルコア回路６１６に結合される。デジタルコア回路６１６は、第１のゲートドライバ回路６２０及び第２のゲートドライバ回路６２２に制御信号を送るように結合される。

【0081】

第１のゲートドライバ６２０は、ＨブリッジＦＥＴのための制御信号を提供するように、及び、電流感知情報を受け取るように、Ｈブリッジ及び電流感知回路６２４に結合される。Ｈブリッジ及び電流感知回路６２４は、第２のピンＰ２を介して第１のインダクタ６０６のハイサイド端子に結合され、第３のピンＰ３を介して第１のインダクタ６０６のローサイド端子に結合される。また、Ｈブリッジ及び電流感知回路６２４における電流感知要素は、第１の基準電圧Ｖｒｅｆ１との比較のため、電流感知コンパレータ６２５に結合される。

【0082】

同様に、第２のゲートドライバ６２２は、関連するＨブリッジＦＥＴのための制御信号を提供するように、及び、電流感知情報を受け取るように、Ｈブリッジ及び電流感知回路６２６に結合される。Ｈブリッジ及び電流感知回路６２６は、第５のピンＰ５を介して第２のインダクタ６０８のハイサイド端子に結合され、第６のピンＰ６を介して第２のインダクタ６０８のローサイド端子に結合される。また、Ｈブリッジ及び電流感知回路６２６における電流感知要素は、第２の基準電圧Ｖｒｅｆ２との比較のため、電流感知コンパレータ６２７に結合される。

【0083】

また、ＩＣチップ６０２は、各ゲートドライバのための電圧基準信号を受け取るように結合されるアナログ電圧基準入力回路６１４と、例えば、過電流、不足電圧、及び温度過昇状況を監視する保護回路６２８と、保護回路６２８によって検出される任意の故障の通知を提供する故障出力回路６３０とを含む。ＩＣチップ６０２は、より具体的には、Ｈブリッジ及び電流感知回路６２４、６２６は、アダプティブブランキングを提供するためのＦＥＴ線形検出回路、例えばＦＥＴ線形検出回路１００Ｂを組み込み得る。また、ＩＣチップは、高速減衰モードの間、電流感知を、単独で或いはアダプティブブランキングと組み合わせて組み込み得る。高速減衰モードの間の電流感知のために用いられるコンパレータは、電流感知回路３０３に示すように、高速減衰モードにおいて電流感知専用とされ得、又は、電流感知回路３２４に示すように、駆動モードと高速減衰モードとで共有され得る。

【0084】

出願人は、ドライバのスルーレートに関知せず、電流レギュレーションのために用いられるアルゴリズムとは独立したアダプティブブランキングを提供する方法、回路、システム、及びＩＣチップを開示してきた。また出願人は、所望されるよりも低く降下することなく、一層低いステップに一層高速に降下することを可能にする高速減衰モードにおける電流感知を提供する方法、回路、システム及びＩＣチップを開示してきた。高速減衰モードにおけるアダプティブブランキング及び電流感知は、個別に、又は、一層堅牢な電流感知を提供するために互いと関連して利用され得る。これらのツールを用いると、モータ動作は一層スムーズになり得、騒音が小さくなり得る。

【0085】

種々の実施形態を詳細に示し、説明してきたが、特許請求の範囲は、任意の特定の実施形態又は例に限定されない。上述の詳細な説明の如何なるものも、任意の特定の構成要素、要素、ステップ、行為、又は機能が必須であり、そのためそれらが特許請求の範囲に含まれるべきであることを示唆する、と解釈すべきでない。単数の要素に対する参照は、明示的にそうであると述べられない限り、「一つ及び一つのみ」を意図するものではなく、むしろ「一つ又は複数」を意味する。当業者に既知の、上述の実施形態の要素の全ての構造的及び機能的均等物が、参照により本願に明確に組み込まれ、本願の特許請求の範囲によって包含されることが意図される。従って、本願で説明される例示の実施形態は、下記の添付の特許請求の範囲の精神及び範囲内で、種々の改変及び修正と共になされ得ることを、当業者であれば認識し得る。

【図1A】

【図1B】

【図1C】

【図1D】

【図1E】

【図2A】

【図2B】

【図2C】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図6】

【図7A】

【図7B】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図12A】

【図12B】