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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-03-11
(45)【発行日】2025-03-19
(54)【発明の名称】電気的過剰ストレス完全性を備える高電圧絶縁障壁
(51)【国際特許分類】
H10D 89/60 20250101AFI20250312BHJP
H10D 1/68 20250101ALI20250312BHJP
H10D 1/20 20250101ALI20250312BHJP
H01L 23/28 20060101ALI20250312BHJP
H01L 23/12 20060101ALI20250312BHJP
【ＦＩ】
H10D89/60
H10D1/68
H10D1/20
H01L23/28 E
H01L23/12 E
H01L23/12 B
【請求項の数】
19
(21)【出願番号】P 2022558032
(86)(22)【出願日】2021-03-29
(65)【公表番号】
(43)【公表日】2023-05-10
(86)【国際出願番号】 US2021024564
(87)【国際公開番号】W WO2021195607
(87)【国際公開日】2021-09-30
【審査請求日】2024-03-22
(31)【優先権主張番号】16/833,268
(32)【優先日】2020-03-27
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】ジェフェリー エイ ウエスト
【審査官】戸川 匠
(56)【参考文献】
【文献】特開２０１６－０２８４０７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０２８６８０２（ＵＳ，Ａ１）
【文献】特開２０１５－１５４０５８（ＪＰ，Ａ）
【文献】特開平１１－１９５７４６（ＪＰ，Ａ）
【文献】特開２００８－２８８４８１（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／０１３７３１４（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１５／０２３６７１１（ＵＳ，Ａ１）
【文献】特表２００９－５４０５４１（ＪＰ，Ａ）
【文献】米国特許出願公開第２００７／０２７８５５１（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２３／１２
Ｈ０１Ｌ ２３／２８
Ｈ１０Ｄ １／２０
Ｈ１０Ｄ １／６８
Ｈ１０Ｄ ８９／６０
(57)【特許請求の範囲】
【請求項1】
電子デバイスであって、半導体層と、
前記半導体層の上のマルチレベル金属化構造であって、第１の領域と、第２の領域と、前記半導体層上のプレメタルレベルと、前記プレメタルレベルの上の整数Ｎ個の金属化構造レベルとを含み、Ｎが３より大きい、前記マルチレベル金属化構造と、
前記マルチレベル金属化構造の前記第１の領域における絶縁構成要素であって、第１の端子及び第２の端子を含み、前記第１及び第２の端子が前記マルチレベル金属化構造の異なるそれぞれの金属化構造レベルにある、前記絶縁構成要素と、
前記マルチレベル金属化構造における前記第１の領域と前記第２の領域との間の導電シールドであって、前記マルチレベル金属化構造の第１の領域を少なくとも部分的に囲む、前記それぞれの金属化構造レベルにおける相互接続された金属線及びトレンチビアを含む前記導電シールドとを含み、
前記導電シールドが階段形状を有し、
前記絶縁構成要素の前記第２の端子が、第１の方向に沿って互いに離間される対向する横方向エッジを含み、
前記それぞれの金属化構造レベルの前記金属線が、前記第２の端子のそれぞれの横方向エッジから前記第１の方向に沿ってそれぞれの離間距離だけ離間される横方向エッジを含み、
前記それぞれの離間距離が互いに異なる、電子デバイス。
【請求項2】
請求項１に記載の電子デバイスであって、前記マルチレベル金属化構造の前記金属化構造レベルの所与の一つが、前記マルチレベル金属化構造の前記第１の領域の一部を囲み、間隙を含む前記金属線のそれぞれ一つと、
前記導電シールドから離間され、前記マルチレベル金属化構造の前記第１の領域において前記絶縁構成要素の前記第１の端子に接続される金属配路特徴であって、前記マルチレベル金属化構造の前記第１の領域から前記マルチレベル金属化構造の前記第２の領域へ前記金属線の前記それぞれ一つの前記間隙を介して延在する前記金属配路特徴と、
を含む、前記電子デバイス。
【請求項3】
請求項２に記載の電子デバイスであって、前記絶縁構成要素がコンデンサであり、
前記絶縁構成要素の前記第１の端子が、前記金属配路特徴に接続される第１のコンデンサプレートであり、
前記絶縁構成要素の前記第２の端子が、第２のコンデンサプレートである、
前記電子デバイス。
【請求項4】
請求項２に記載の電子デバイスであって、前記絶縁構成要素がトランスであり、
前記絶縁構成要素の前記第１の端子が、前記金属配路特徴に接続される第１のトランスコイルであり、
前記絶縁構成要素の前記第２の端子が、第２のトランスコイルである、
電子デバイス。
【請求項5】
請求項２に記載の電子デバイスであって、前記マルチレベル金属化構造の前記第１の領域における絶縁構成要素から離間される第２の絶縁構成要素であって、第１の端子及び第２の端子を含み、前記第２の絶縁構成要素の前記第１及び第２の端子が前記マルチレベル金属化構造の異なるそれぞれの金属化構造レベルにある前記第２の絶縁構成要素をさらに含み、前記金属化構造レベルの前記所与の一つの前記金属線の前記それぞれ一つが第２の間隙を含み、
前記金属化構造レベルの前記所与の一つが、前記導電シールドから離間される第２の金属配路特徴であって、前記マルチレベル金属化構造の前記第１の領域において前記第２の絶縁構成要素の前記第１の端子に接続される前記第２の金属配路特徴を含み、前記第２の金属配路特徴が、前記マルチレベル金属化構造の前記第１の領域から前記マルチレベル金属化構造の前記第２の領域へ前記金属線の前記それぞれ一つの前記第２の間隙を介して延在する、
電子デバイス。
【請求項6】
請求項１に記載の電子デバイスであって、前記マルチレベル金属化構造が、前記半導体層上のプレメタル誘電体（ＰＭＤ）層と、前記半導体層上のプレメタルトレンチコンタクトとを含むプレメタルレベルであって、前記プレメタルトレンチコンタクトが、前記ＰＭＤ層の前記第１の領域の一部を囲む前記プレメタルレベルと、
前記プレメタルレベル上の第１の金属化構造レベルであって、前記第１の金属化構造レベルが、
前記プレメタルトレンチコンタクト上の第１の金属線と、
金属配路特徴と、
前記ＰＭＤ層、前記第１の金属線、及び前記金属配路特徴上の第１のレベル間誘電体（ＩＬＤ）層と、
前記第１の金属線上の第１のトレンチビアであって、前記第１のトレンチビア及び前記第１の金属線が前記第１の金属化構造レベルの前記第１の領域の別の部分を囲む、前記第１の金属線上の第１のトレンチビアと、前記金属配路特徴上の配路ビアであって、前記第１の領域の前記一部と前記第１の金属化構造レベルの前記第２の領域の一部との間の前記第１の金属線における間隙を介して延在する前記配路ビアと、
を含む、前記第１の金属化構造レベルと、
前記第１の金属化構造レベル上の第２の金属化構造レベルであって、前記第２の金属化構造レベルが、
前記第１のトレンチビア上の第２の金属線と、
前記第２の金属線から離間される、前記絶縁構成要素の前記第１の端子と、
前記第１のＩＬＤ層、前記第２の金属線、及び前記絶縁構成要素の前記第１の端子上の第２のＩＬＤ層と、
前記第２の金属線上の第２のトレンチビアと、
を含み、前記第２のトレンチビア及び前記第２の金属線が、前記第２の金属化構造レベルの前記第１の領域の第２の部分を囲む、前記第２の金属化構造レベルと、
を含む、電子デバイス。
【請求項7】
請求項６に記載の電子デバイスであって、前記マルチレベル金属化構造がさらに、前記第２の金属化構造レベルの上の、前記Ｎ個の金属化構造レベルのＮ番目の金属化構造レベルであって、
下にある金属化構造レベルのトレンチビア上のＮ番目の金属線と、
前記Ｎ番目の金属線から離間される、前記絶縁構成要素の前記第２の端子と、
前記Ｎ番目の金属線上のＮ番目のＩＬＤ層と、
を含み、前記Ｎ番目の金属線が前記Ｎ番目の金属化構造レベルの前記第１の領域のＮ番目の部分を囲む、前記Ｎ番目の金属化構造レベルと、
前記第２の金属化構造レベルと前記Ｎ番目の金属化構造レベルとの間の金属化構造レベルのうち一つ又は複数の中間金属化構造レベルと、
を含み、
前記中間金属化構造レベルのそれぞれが、前記相互接続された金属線のそれぞれ一つと前記導電シールドの前記トレンチビアのそれぞれ一つとを含み、前記相互接続された金属線の前記それぞれ一つ及び前記トレンチビアの前記それぞれ一つが、前記金属化構造レベルの前記それぞれの中間金属化構造レベルの前記第１の領域を囲む、
電子デバイス。
【請求項8】
電子デバイスであって、
半導体層と、
前記半導体層の上のマルチレベル金属化構造であって、第１の領域と、第２の領域と、前記半導体層上のプレメタルレベルと、前記プレメタルレベルの上の整数Ｎ個の金属化構造レベルとを含み、Ｎが３より大きい、前記マルチレベル金属化構造と、
前記マルチレベル金属化構造の前記第１の領域における絶縁構成要素であって、第１の端子及び第２の端子を含み、前記第１及び第２の端子が前記マルチレベル金属化構造の異なるそれぞれの金属化構造レベルにある、前記絶縁構成要素と、
前記マルチレベル金属化構造における前記第１の領域と前記第２の領域との間の導電シールドであって、前記マルチレベル金属化構造の第１の領域を少なくとも部分的に囲む、前記それぞれの金属化構造レベルにおける相互接続された金属線及びトレンチビアを含む前記導電シールドとを含み、
前記マルチレベル金属化構造が、
前記半導体層上のプレメタル誘電体（ＰＭＤ）層と、前記半導体層上のプレメタルトレンチコンタクトとを含むプレメタルレベルであって、前記プレメタルトレンチコンタクトが、前記ＰＭＤ層の前記第１の領域の一部を囲む前記プレメタルレベルと、
前記プレメタルレベル上の第１の金属化構造レベルであって、前記第１の金属化構造レベルが、
前記プレメタルトレンチコンタクト上の第１の金属線と、
金属配路特徴と、
前記ＰＭＤ層、前記第１の金属線、及び前記金属配路特徴上の第１のレベル間誘電体（ＩＬＤ）層と、
前記第１の金属線上の第１のトレンチビアであって、前記第１のトレンチビア及び前記第１の金属線が前記第１の金属化構造レベルの前記第１の領域の別の部分を囲む、前記第１の金属線上の第１のトレンチビアと、前記金属配路特徴上の配路ビアであって、前記第１の領域の前記一部と前記第１の金属化構造レベルの前記第２の領域の一部との間の前記第１の金属線における間隙を介して延在する前記配路ビアと、
を含む、前記第１の金属化構造レベルと、
前記第１の金属化構造レベル上の第２の金属化構造レベルであって、前記第２の金属化構造レベルが、
前記第１のトレンチビア上の第２の金属線と、
前記第２の金属線から離間される、前記絶縁構成要素の前記第１の端子と、
前記第１のＩＬＤ層、前記第２の金属線、及び前記絶縁構成要素の前記第１の端子上の第２のＩＬＤ層と、
前記第２の金属線上の第２のトレンチビアと、
を含み、前記第２のトレンチビア及び前記第２の金属線が、前記第２の金属化構造レベルの前記第１の領域の第２の部分を囲む、前記第２の金属化構造レベルとを含み、
前記マルチレベル金属化構造がさらに、
前記第２の金属化構造レベルの上の、前記Ｎ個の金属化構造レベルのＮ番目の金属化構造レベルであって、
下にある金属化構造レベルのトレンチビア上のＮ番目の金属線と、
前記Ｎ番目の金属線から離間される、前記絶縁構成要素の前記第２の端子と、
前記Ｎ番目の金属線上のＮ番目のＩＬＤ層と、
を含み、前記Ｎ番目の金属線が前記Ｎ番目の金属化構造レベルの前記第１の領域のＮ番目の部分を囲む、前記Ｎ番目の金属化構造レベルと、
前記第２の金属化構造レベルと前記Ｎ番目の金属化構造レベルとの間の金属化構造レベルのうち一つ又は複数の中間金属化構造レベルと、
を含み、
前記中間金属化構造レベルのそれぞれが、前記相互接続された金属線のそれぞれ一つと前記導電シールドの前記トレンチビアのそれぞれ一つとを含み、前記相互接続された金属線の前記それぞれ一つ及び前記トレンチビアの前記それぞれ一つが、前記金属化構造レベルの前記それぞれの中間金属化構造レベルの前記第１の領域を囲む、
電子デバイス。
【請求項9】
請求項１に記載の電子デバイスであって、前記絶縁構成要素の前記第２の端子が、前記金属化構造レベルのうちのＮ番目の金属化構造レベルにあり、露出された側部を含む、電子デバイス。
【請求項10】
請求項１に記載の電子デバイスであって、前記マルチレベル金属化構造の前記第１の領域において前記絶縁構成要素から離間される第２の絶縁構成要素をさらに含み、前記第２の絶縁構成要素が第１の端子及び第２の端子を含み、前記第２の絶縁構成要素の前記第１及び第２の端子が、前記マルチレベル金属化構造の異なるそれぞれの金属化構造レベルにある、前記電子デバイス。
【請求項11】
パッケージ化された電子デバイスであって、第１の半導体ダイであって、
半導体層と、
前記半導体層の上のマルチレベル金属化構造であって、第１の領域、第２の領域、前記半導体層上のプレメタルレベル、及び前記プレメタルレベルの上の整数Ｎ個の金属化構造レベルを含み、Ｎが３より大きい、前記マルチレベル金属化構造と、
前記マルチレベル金属化構造の前記第１の領域にある絶縁構成要素であって、第１の端子及び第２の端子を含み、前記第１及び第２の端子が前記マルチレベル金属化構造の異なるそれぞれの金属化構造レベルにあり、前記第２の端子が露出された側部を含む、前記絶縁構成要素と、
前記マルチレベル金属化構造の前記第１の領域及び前記第２の領域との間の導電シールドであって、前記マルチレベル金属化構造の第１の領域を少なくとも部分的に囲む、前記それぞれの金属化構造レベルの相互接続された金属線及びトレンチビアを含む前記導電シールドと、
を含む、前記第１の半導体ダイと、
導電性特徴を含む第２の半導体ダイと、
前記第２の端子の前記露出された側部にはんだ付けされる第１の端部と、前記第２の半導体ダイの前記導電性特徴にはんだ付けされる第２の端部とを含む電気的接続と、
前記第１の半導体ダイ、前記第２の半導体ダイ、及び前記電気的接続を囲むパッケージ構造と、
前記パッケージ構造の一つ又は複数の側部に沿って露出される導電リードと、
を含み、
前記絶縁構成要素がコンデンサであり、
前記絶縁構成要素の前記第１の端子が、第１のコンデンサプレートであり、
前記絶縁構成要素の前記第２の端子が、第２のコンデンサプレートである、パッケージ化された電子デバイス。
【請求項12】
パッケージ化された電子デバイスであって、
第１の半導体ダイであって、
半導体層と、
前記半導体層の上のマルチレベル金属化構造であって、第１の領域、第２の領域、前記半導体層上のプレメタルレベル、及び前記プレメタルレベルの上の整数Ｎ個の金属化構造レベルを含み、Ｎが３より大きい、前記マルチレベル金属化構造と、
前記マルチレベル金属化構造の前記第１の領域にある絶縁構成要素であって、第１の端子及び第２の端子を含み、前記第１及び第２の端子が前記マルチレベル金属化構造の異なるそれぞれの金属化構造レベルにあり、前記第２の端子が露出された側部を含む、前記絶縁構成要素と、
前記マルチレベル金属化構造の前記第１の領域及び前記第２の領域との間の導電シールドであって、前記マルチレベル金属化構造の第１の領域を少なくとも部分的に囲む、前記それぞれの金属化構造レベルの相互接続された金属線及びトレンチビアを含む前記導電シールドと、
を含む、前記第１の半導体ダイと、
導電性特徴を含む第２の半導体ダイと、
前記第２の端子の前記露出された側部にはんだ付けされる第１の端部と、前記第２の半導体ダイの前記導電性特徴にはんだ付けされる第２の端部とを含む電気的接続と、
前記第１の半導体ダイ、前記第２の半導体ダイ、及び前記電気的接続を囲むパッケージ構造と、
前記パッケージ構造の一つ又は複数の側部に沿って露出される導電リードと、
を含み、
前記第２の半導体ダイが、
第２の半導体層と、
前記第２の半導体層の上の第２のマルチレベル金属化構造であって、第１の領域、第２の領域、前記第２の半導体層上のプレメタルレベル、及び前記プレメタルレベルの上の整数Ｍ個の金属化構造レベルを含み、Ｍが３より大きい、前記第２のマルチレベル金属化構造と、
前記第２のマルチレベル金属化構造の前記第１の領域にある第２の絶縁構成要素であって、第１の端子及び第２の端子を含み、前記第１及び第２の端子が前記第２のマルチレベル金属化構造の異なるそれぞれの金属化構造レベルにあり、前記第２の端子が、露出された側部を含む、前記第２の絶縁構成要素と、
前記第２のマルチレベル金属化構造の前記第１の領域と前記第２の領域との間の第２の導電シールドであって、前記第２のマルチレベル金属化構造の前記第１の領域を囲む、前記それぞれの金属化構造レベルにおける相互接続された金属線及びトレンチビアを含む前記第２の導電シールドと、
を含む、パッケージ化された電子デバイス。
【請求項13】
請求項１２に記載のパッケージ化された電子デバイスであって、前記絶縁構成要素がトランスであり、
前記絶縁構成要素の前記第１の端子が、第１のトランスコイルであり、
前記絶縁構成要素の前記第２の端子が、第２のトランスコイルである、
パッケージ化された前記電子デバイス。
【請求項14】
パッケージ化された電子デバイスであって、
第１の半導体ダイであって、
半導体層と、
前記半導体層の上のマルチレベル金属化構造であって、第１の領域、第２の領域、前記半導体層上のプレメタルレベル、及び前記プレメタルレベルの上の整数Ｎ個の金属化構造レベルを含み、Ｎが３より大きい、前記マルチレベル金属化構造と、
前記マルチレベル金属化構造の前記第１の領域にある絶縁構成要素であって、第１の端子及び第２の端子を含み、前記第１及び第２の端子が前記マルチレベル金属化構造の異なるそれぞれの金属化構造レベルにあり、前記第２の端子が露出された側部を含む、前記絶縁構成要素と、
前記マルチレベル金属化構造の前記第１の領域及び前記第２の領域との間の導電シールドであって、前記マルチレベル金属化構造の第１の領域を少なくとも部分的に囲む、前記それぞれの金属化構造レベルの相互接続された金属線及びトレンチビアを含む前記導電シールドと、
を含む、前記第１の半導体ダイと、
導電性特徴を含む第２の半導体ダイと、
前記第２の端子の前記露出された側部にはんだ付けされる第１の端部と、前記第２の半導体ダイの前記導電性特徴にはんだ付けされる第２の端部とを含む電気的接続と、
前記第１の半導体ダイ、前記第２の半導体ダイ、及び前記電気的接続を囲むパッケージ構造と、
前記パッケージ構造の一つ又は複数の側部に沿って露出される導電リードと、
を含み、
前記導電シールドが階段形状を有し、
前記絶縁構成要素の前記第２の端子が、第１の方向に沿って互いに離間される対向する横方向エッジを含み、
前記それぞれの金属化構造レベルの前記金属線が、前記第２の端子のそれぞれの横方向エッジから前記第１の方向に沿ってそれぞれの離間距離だけ離間される横方向エッジを含み、
前記それぞれの離間距離が互いに異なる、
パッケージ化された電子デバイス。
【請求項15】
方法であって、半導体層の上にマルチレベル金属化構造を形成することであって、前記マルチレベル金属化構造が、
第１の領域と、第２の領域と、前記半導体層上のプレメタルレベルと、前記プレメタルレベルの上の整数Ｎ個の金属化構造レベルであって、Ｎが３より大きい金属化構造レベルと、
前記マルチレベル金属化構造の前記第１の領域に第１の端子及び第２の端子を含む絶縁構成要素と、
前記マルチレベル金属化構造の前記第１の領域と前記第２の領域との間の導電シールドであって、前記マルチレベル金属化構造の前記第１の領域を少なくとも部分的に囲む、前記それぞれの金属化構造レベルにおける相互接続された金属線及びトレンチビアを含む前記導電シールドとを含み、前記導電シールドが階段形状を有し、前記絶縁構成要素の前記第２の端子が、第１の方向に沿って互いに離間される対向する横方向エッジを含み、前記それぞれの金属化構造レベルの前記金属線が、前記第２の端子のそれぞれの横方向エッジから前記第１の方向に沿ってそれぞれの離間距離だけ離間される横方向エッジを含み、前記それぞれの離間距離が互いに異なる、前記マルチレベル金属化構造を形成することと、
前記半導体層及び前記マルチレベル金属化構造を含む第１の半導体ダイをウェハから分離することと、
前記絶縁構成要素の前記第２の端子と第２の半導体ダイの導電性特徴との間に電気的接続を形成することと、
前記第１の半導体ダイ、前記第２の半導体ダイ、及び前記電気的接続をパッケージ構造内で囲み、前記パッケージ構造の一つ又は複数の面に沿って導電リードを露出させることと、
を含む、方法。
【請求項16】
請求項１５に記載の方法であって、前記マルチレベル金属化構造を形成することがさらに、前記半導体層上にプリメタル誘電体（ＰＭＤ）層を形成することと、
前記ＰＭＤ層の前記第１の領域の一部を囲むプレメタルトレンチコンタクトを前記半導体層上に形成することと、
前記ＰＭＤ層上に第１の金属化構造レベルを形成することであって、前記第１の金属化構造レベルが、
前記プレメタルトレンチコンタクト上の第１の金属線と、
金属配路特徴と、
前記ＰＭＤ層、前記第１の金属線、及び前記金属配路特徴上の第１のレベル間誘電体（ＩＬＤ）層と、
前記第１の金属線上の第１のトレンチビアと、
を含み、前記第１のトレンチビア及び前記第１の金属線が前記第１の金属化構造レベルの前記第２の領域における前記第１の金属化構造レベルの前記第１の領域を囲み、前記金属配路特徴が前記第１の金属線における間隙を介して延在する、第１の金属化構造レベルを形成することと、
前記第１の金属化構造レベル上に第２の金属化構造レベルを形成することであって、前記第２の金属化構造レベルが、
前記第１のトレンチビア上の第２の金属線と、
前記絶縁構成要素の前記第１の端子と、前記第２の金属線から離間される前記第１の端子と、
前記第１のＩＬＤ層、前記第２の金属線、及び前記第１の端子上の第２のＩＬＤ層と、
前記第２の金属線上の第２のトレンチビアと、
を含み、前記第２のトレンチビア及び前記第２の金属線が前記第２の金属化構造レベルの前記第１の領域を囲む、前記第２の金属化構造レベルを形成することと、
を含む、方法。
【請求項17】
請求項１６に記載の方法であって、前記マルチレベル金属化構造を形成することがさらに、前記第２の金属化構造レベルの上に前記Ｎ個の金属化構造レベルのうちのＮ番目の金属化構造レベルを形成することを含み、前記Ｎ番目の金属化構造レベルが、
下にある金属化構造レベルのトレンチビア上のＮ番目の金属線と、
前記Ｎ番目の金属線から離間される、前記絶縁構成要素の前記第２の端子と、
前記Ｎ番目の金属線上の番目のＩＬＤ層と、
を含み、前記Ｎ番目の金属線が前記Ｎ番目の金属化構造レベルの前記第１の領域を囲む、
方法。
【請求項18】
請求項１７に記載の方法であって、前記マルチレベル金属化構造を形成することがさらに、前記第２の金属化構造レベルと前記Ｎ番目の金属化構造レベルとの間に前記金属化構造レベルのうち一つ又は複数の中間金属化構造レベルを形成することを含み、前記金属化構造レベルの前記それぞれの中間金属化構造レベルが、前記導電シールドの前記相互接続された金属線のそれぞれ一つと前記トレンチビアのそれぞれ一つとを含み、前記相互接続された金属線の前記それぞれ一つ及び前記トレンチビアの前記それぞれ一つが、前記金属化構造レベルの前記それぞれの中間金属化構造レベルの前記第１の領域を囲む、方法。
【請求項19】
方法であって、
半導体層の上のマルチレベル金属化構造を形成することであって、前記マルチレベル金属化構造が、
第１の領域と、第２の領域と、前記半導体層上のプレメタルレベルと、前記プレメタルレベルの上の整数Ｎ個の金属化構造レベルとを含み、Ｎが３より大きい、金属化構造レベルと、
前記マルチレベル金属化構造の前記第１の領域における絶縁構成要素であって、第１の端子及び第２の端子を含み、前記第１及び第２の端子が前記マルチレベル金属化構造の異なるそれぞれの金属化構造レベルにある、前記絶縁構成要素と、
前記マルチレベル金属化構造における前記第１の領域と前記第２の領域との間の導電シールドであって、前記マルチレベル金属化構造の第１の領域を少なくとも部分的に囲む、前記それぞれの金属化構造レベルにおける相互接続された金属線及びトレンチビアを含む前記導電シールドとを含み、
前記マルチレベル金属化構造が、
前記半導体層上のプレメタル誘電体（ＰＭＤ）層と、前記半導体層上のプレメタルトレンチコンタクトとを含むプレメタルレベルであって、前記プレメタルトレンチコンタクトが、前記ＰＭＤ層の前記第１の領域の一部を囲む前記プレメタルレベルと、
前記プレメタルレベル上の第１の金属化構造レベルであって、前記第１の金属化構造レベルが、
前記プレメタルトレンチコンタクト上の第１の金属線と、
金属配路特徴と、
前記ＰＭＤ層、前記第１の金属線、及び前記金属配路特徴上の第１のレベル間誘電体（ＩＬＤ）層と、
前記第１の金属線上の第１のトレンチビアであって、前記第１のトレンチビア及び前記第１の金属線が前記第１の金属化構造レベルの前記第１の領域の別の部分を囲む、前記第１の金属線上の第１のトレンチビアと、前記金属配路特徴上の配路ビアであって、前記第１の領域の前記一部と前記第１の金属化構造レベルの前記第２の領域の一部との間の前記第１の金属線における間隙を介して延在する前記配路ビアと、
を含む、前記第１の金属化構造レベルと、
前記第１の金属化構造レベル上の第２の金属化構造レベルであって、前記第２の金属化構造レベルが、
前記第１のトレンチビア上の第２の金属線と、
前記第２の金属線から離間される、前記絶縁構成要素の前記第１の端子と、
前記第１のＩＬＤ層、前記第２の金属線、及び前記絶縁構成要素の前記第１の端子上の第２のＩＬＤ層と、
前記第２の金属線上の第２のトレンチビアと、
を含み、前記第２のトレンチビア及び前記第２の金属線が、前記第２の金属化構造レベルの前記第１の領域の第２の部分を囲む、前記第２の金属化構造レベルとを含み、
前記マルチレベル金属化構造がさらに、
前記第２の金属化構造レベルの上の、前記Ｎ個の金属化構造レベルのＮ番目の金属化構造レベルであって、
下にある金属化構造レベルのトレンチビア上のＮ番目の金属線と、
前記Ｎ番目の金属線から離間される、前記絶縁構成要素の前記第２の端子と、
前記Ｎ番目の金属線上のＮ番目のＩＬＤ層と、
を含み、前記Ｎ番目の金属線が前記Ｎ番目の金属化構造レベルの前記第１の領域のＮ番目の部分を囲む、前記Ｎ番目の金属化構造レベルと、
前記第２の金属化構造レベルと前記Ｎ番目の金属化構造レベルとの間の金属化構造レベルのうち一つ又は複数の中間金属化構造レベルと、
を含み、
前記中間金属化構造レベルのそれぞれが、前記相互接続された金属線のそれぞれ一つと前記導電シールドの前記トレンチビアのそれぞれ一つとを含み、前記相互接続された金属線の前記それぞれ一つ及び前記トレンチビアの前記それぞれ一つが、前記金属化構造レベルの前記それぞれの中間金属化構造レベルの前記第１の領域を囲む、
電子デバイス。
【発明の詳細な説明】
【背景技術】
【0001】
多くの回路は、低電圧ドメインにおける低電圧論理回路要素や第２の高電圧ドメインにおける通信ドライバ回路など、複数の電圧ドメインにおける回路要素を含む。通常動作において、高電圧デジタルアイソレータは、高電圧ドメインに対する有害な電流又は電圧によるデバイス劣化に対して低電圧回路を保護しながら、異なる電圧ドメイン間の通信チャネルを提供する。高電圧絶縁障壁構成要素付近の回路要素における電気的過剰ストレス（ＥＯＳ）事象は、高電圧障壁を潜在的に損傷し得、それにより、高電圧障壁が低電圧回路要素を高電圧ドメインから絶縁し得なくなる。
【発明の概要】
【0002】
一態様において、電子デバイスが、半導体層の上のマルチレベル金属化構造、並びに第１の領域における絶縁構成要素、及び金属化構造の第１の領域と第２の領域との間の導電シールドを含む。金属化構造は、半導体層上のプレメタルレベルと、プレメタルレベルの上の金属化構造レベルとを含む。絶縁構成要素は、異なる金属化構造レベルにおける第１及び第２の端子を含む。導電シールドは、それぞれの金属化構造レベルにおいて第１の領域を囲む、相互接続された金属線及びトレンチビアを含む。一例において、絶縁構成要素はコンデンサである。別の例において、絶縁構成要素はトランスである。一例において、絶縁構成要素の第２の端子は、頂部又は最終の金属化構造レベルにあり、露出された側部を含む。一例において、第１の領域は、複数の絶縁構成要素を含む。一例において、金属化構造レベルの一つは、間隙を備える金属線と、間隙を介して延在し、絶縁構成要素の第１の端子に接続される、金属配路特徴とを含む。一例における導電性シールドは、側面図において階段形状を有する。
【0003】
本開示の別の態様において、パッケージ化された電子デバイスが提供される。パッケージ化された電子デバイスは、デバイス内に第１及び第２の半導体ダイを含む。ダイ及び電気的接続は、部分的に露出されたリードを備えるパッケージ構造に封入される。第１の半導体ダイは、半導体層と、半導体層の上に第１及び第２の領域を備えるマルチレベル金属化構造と、金属化構造の第１の領域における絶縁構成要素と、第１の領域と第２の領域との間に相互接続された金属線及びトレンチビアを備える導電シールドとを含む。一例において、導電シールドは階段形状を有する。一例において、絶縁構成要素はコンデンサである。別の例において、絶縁構成要素はトランスである。一例において、第２のダイも、第２の半導体層と、第２の半導体層の上に第１及び第２の領域を備える第２のマルチレベル金属化構造と、第２の金属化構造の第１の領域における第２の絶縁構成要素とを含む。
【0004】
別の態様が或る方法を提供し、この方法は、第１及び第２の領域を備え、第１の領域と第２の領域の間に相互接続された金属線及びトレンチビアを備える導電シールドを備えるマルチレベル金属化構造を半導体層の上に形成することを含む。この方法はまた、半導体層及びマルチレベル金属化構造を含む第１の半導体ダイをウェハから分離することと、絶縁構成要素の第２の端子と第２の半導体ダイの導電性特徴との間に電気的接続を形成することと、パッケージ構造の一つ又は複数の側部に沿って露出した導電リードを備えるパッケージ構造内に第１の半導体ダイ、第２の半導体ダイ、及び電気的接続を封入することを含む。
【図面の簡単な説明】
【0005】
【図1】半導体層の上のマルチレベル金属化構造における導電シールドによって囲まれる第１の領域に絶縁コンデンサを備える電子デバイスの部分的断面側面図である。
【0006】
【0007】
【0008】
【0009】
【図5】パッケージされた電子デバイスを製作する方法のフローチャートである。
【0010】
【0011】
【図26】ワイヤボンディングを受ける半導体ダイが取り付けられたリードフレームの一部を示す部分的頂部平面図である。
【0012】
【図27】パッケージ化された電子デバイスの斜視図である。
【0013】
【図28】半導体層の上のマルチレベル金属化構造における導電シールドによって囲まれる第１の領域に絶縁トランスを備える、別の電子デバイスの部分断面側面図である。
【0014】
【0015】
【発明を実施するための形態】
【0016】
図面において、同様の参照数字は一貫して同様の要素を指し、様々な特徴は必ずしも一定の縮尺で描かれているとは限らない。また、「結合する」という用語は、間接的又は直接的な電気又は機械接続、或いはその組合せを含む。例えば、第１のデバイスが第２のデバイスと結合するか又は結合される場合、その接続は、直接電気接続、又は一つ又は複数の介在するデバイス及び接続を介した間接電気接続によるものとし得る。様々な回路、システム、及び／又は構成要素の一つ又は複数の動作特性を、回路要素が給電され動作しているときに様々な構造の構成及び／又は相互接続から生じる機能の文脈で下記に説明する。
【0017】
最初に図１～図３を参照すると、図１は、電子デバイス１００の部分的断面側面図を示し、図２及び図３は、図１の線２‐２及び線３‐３に沿って切り取った電子デバイス１００の一部のそれぞれの頂部断面図を示す。電子デバイス１００は半導体層１０１を含む。一例において、半導体層１０１は、半導体層１０１の頂部側又はその内部に形成される絶縁構造１０２（例えば、シャロートレンチアイソレーション又はＳＴＩ構造）を有するｐ型半導体材料であるか又はｐ型半導体材料を含む。一例における半導体層１０１は、シリコン層、シリコン‐ゲルマニウム層、シリコンオンインシュレータ（ＳＯＩ）構造、又は半導体材料を有する別の層である。電子デバイス１００はさらに、半導体層１０１の頂部側の上に配置されるマルチレベル金属化構造１０３を含む。また、電子デバイス１００は、マルチレベル金属化構造１０３において、絶縁構成要素１０４及び導電シールド１０５を含む。
【0018】
また下記で更に述べるように、絶縁構成要素１０４は、マルチレベル金属化構造１０３の第１の領域にあり、導電シールド１０５は、絶縁構成要素１０４の周りにファラデーケージを設けるようにマルチレベル金属化構造の、相互接続された金属線及びトレンチビアによって形成される。導電シールド１０５は、マルチレベル金属化構造１０３の外側の第２の領域から第１の領域を分離する。一実装において、電子デバイス１００は、マルチレベル金属化構造１０３の外側の第２の領域の下の半導体層１０１上及び／又は半導体層１０１内に形成される更なる回路要素（例えば、図示しない低電圧論理回路）も含む。
【0019】
図１の例では、絶縁構成要素１０４は、半導体層１０１から距離１０７（例えば、２．８μｍ）だけ離間される第１の（例えば、下部又は底部）端子１０６（例えば、第１のコンデンサプレート）を含むコンデンサである。また下記に更に述べるように、一例における導電シールド１０５は、構成金属層の一つに間隙を含み、導電性配路特徴により、第２の領域の低電圧論理回路要素が絶縁構成要素１０４の第１の端子１０６に接続される。コンデンサ１０４は、第２の（例えば、上部又は頂部）端子１０８（例えば、第２のコンデンサプレート）も含む。すべての可能な実装の厳密な要件ではないが、この例では、第１の端子１０６と第２の端子１０８は、概して互いに平行である。また、第１の端子１０６と第２の端子１０８は、互いに距離１０９（例えば、１２．７μｍ）だけ離されており、端子１０６と端子１０８の間の誘電体材料層によりコンデンサ１０４が形成される。図示される例では、コンデンサ絶縁構成要素１０４の第２の端子１０８は露出した頂部側を含み、それにより、第２の端子１０８が第２の半導体ダイ（例えば、下記の図４及び図２６）の高電圧ドメイン端子（例えば、ボンディングワイヤ）とされ得る。
【0020】
マルチレベル金属化構造１０３は、プレメタルレベル１１０及び整数Ｎ個の金属化構造レベルを含み、Ｎは３より大きい。図１～図３の例は、Ｎ＝７個の金属化構造レベルを含む。プリメタルレベル１１０は、半導体層１０１上のプリメタル誘電体（ＰＭＤ）層１１１を含む。一例において、ＰＭＤ層１１１は、二酸化シリコン（ＳｉＯ２）であるか又は二酸化シリコンを含み、約１．２μｍの厚さを有する。プリメタルレベル１１０は、半導体層１０１上の円筒状のコンタクト１１４及びプリメタルトレンチコンタクト１１８を含む。コンタクト１１４及び１１８は、図１における垂直（例えば、Ｚ）方向に沿ってＰＭＤ層１１１を介して延在する。トレンチコンタクト１１８は、プレメタルレベル１１０内のＰＭＤ層１１１の中央の第１の部分を間隙なく囲む。一例において、プレメタルレベルコンタクト１１４及びトレンチコンタクト１１８は、タングステンであるか又はタングステンを含む。図示の例では、プレメタルトレンチコンタクト１１８は、図１に示すように、ＳＴＩ部１０２間に接地接続を形成するように半導体層１０１に接続されて、絶縁構成要素１０４の周りに接地されたファラデーケージとして動作する導電シールド１０５の下部が設けられる。全ての可能な実装の厳密な要件ではないが、プレメタルレベル１１０は更に、例えば、デバイス１００の亀裂及び機械的応力に対する保護を提供するために、電子デバイス１００の図示部分の外周付近の領域１１９にトレンチコンタクト１１８を含む。
【0021】
図１及び図３に示すように、マルチレベル金属化構造１０３は、プレメタルレベル１１０上の第１の金属化構造レベル１２０（例えば、図１ではＭ１と標す）も含む。第１の金属化構造レベル１２０は、第１のレベル間誘電体（ＩＬＤ）層１２１と、マルチレベル金属化構造１０３の第２の部分における導電金属線１２２及び円筒状のタングステンビア１２４とを含む。第１の金属化構造レベル１２０は更に、マルチレベル金属化構造１０３の第１の部分において、金属配路特徴１２５、第１の金属線１２６、及び金属配路特徴１２５上の配路ビア１２７を含む。一例における第１の金属線１２６は、図１におけるＺ方向に沿った厚さが約０．６１μｍのアルミニウム金属であるか又はアルミニウム金属を含む。また、第１の金属化構造レベル１２０は、第１の金属線１２６上の第１のトレンチビア１２８を含む。第１のＩＬＤ層１２１は、ＰＭＤ層１１１、金属配路特徴１２５、及び第１の金属線１２６上に延在する。第１の金属線１２６は、プレメタルトレンチコンタクト１１８上に少なくとも部分的に延在し、第１のトレンチビア１２８は、第１の金属線１２６上に延在する。第１のトレンチビア１２８及び第１の金属線１２６は、第１の金属化構造レベル１２０におけるマルチレベル金属化構造１０３の第１の領域の別の部分を囲む。一例における第１のＩＬＤ層１２１は、二酸化シリコン（ＳｉＯ２）であるか又は二酸化シリコンを含み、約１．２μｍの（例えば、図１におけるＺ方向に沿った）厚さを有する。
【0022】
図３に示すように、金属配路特徴１２５は、第１の領域から、第１の金属線１２６における間隙Ｇを介し、第１の金属化構造レベル１２０の第２の領域まで延在する。全ての可能な実装の厳密な要件ではないが、第１の金属化構造１２０は、例えば、デバイス１００の亀裂及び機械的応力を減少させるために、電子デバイス１００の図示部分の外周付近の領域１１９にトレンチビア１２８も含む。すべての可能な実装の要件ではないが、第１の金属化構造レベル１２０、及び図１～図３の例における他の金属化構造レベルは、タングステンであるか又はタングステンを含む、ビア１１４及びトレンチコンタクト１１８を含む。また、すべての可能な実装の要件ではないが、第１の金属化構造レベル１２０及びマルチレベル金属化構造１０３の他の金属化構造レベルは、アルミニウム又は銅であるか或いはアルミニウム又は銅を含む、金属線を含む。
【0023】
第２の金属化構造レベル１３０（図１においてＭ２と標す）が、マルチレベル金属化構造１０３における第１の金属化構造レベル１２０上に延在する。第２の金属化構造レベル１３０は、第２のＩＬＤ層１３１と、マルチレベル金属化構造１０３の第２の部分における導電金属線１３２及び円筒状のタングステンビア１３４とを含む。一例における第２のＩＬＤ層１３１は、二酸化シリコンであるか又は二酸化シリコンを含み、Ｚ方向に沿った約１．２μｍの厚さを有する。第２の金属化構造レベル１３０はさらに、第１のトレンチビア１２８上に少なくとも部分的に存在する第２の金属線１３６と、第２の金属線１３６上の第２のトレンチビア１３８とを含む。一例における第２の金属線１３６は、アルミニウム金属であるか又はアルミニウム金属を含み、図１におけるＺ方向に沿った約０．６１μｍの厚みを有する。第２の金属化構造レベル１３０はまた、第２の金属線１３６から離間されており、第２の金属化構造レベル１３０の中央の第１の部分において金属配路特徴１２５上の配路ビア１２７の上に少なくとも部分的に延在する、絶縁構成要素１０４の第１の端子１０６を含む。この例における第２のＩＬＤ層１３１は、第１のＩＬＤ層１２１、第２の金属線１３６、及び第１の端子１０６上に延在する。第２のトレンチビア１３８が第２の金属線１３６上に延在する。第２のトレンチビア１３８及び第２の金属線１３６は、第２の金属化構造レベル１３０の第１の領域の第２の部分を囲む。図１に示すように、絶縁構成要素１０４の第２の端子１０８は、横方向エッジ（図１における左側及び右側）を含み、それぞれの第１の金属線１２６及び第２の金属線１３６は、第１の方向（例えば、図１～図３におけるＸ方向）に沿って第２の端子１０８のそれぞれの横方向エッジからそれぞれゼロではない離間距離１３７だけ離間される、対向する横方向エッジを含む。すべての可能な実装の厳密な要件ではないが、第２の金属化構造１３０は、電子デバイス１００の図示部分の外周付近の領域１１９にトレンチビア１３８も含む。
【0024】
マルチレベル金属化構造１０３はまた、第３の金属化構造レベル１４０（図１においてＭ３と標す）を含む。第３の金属化構造レベル１４０は、マルチレベル金属化構造１０３における第２の金属化構造レベル１３０上に延在する。第３の金属化構造レベル１４０は、第３のＩＬＤ層１４１と、マルチレベル金属化構造１０３の第２の部分における導電金属線１４２及び円筒状のタングステンビア１４４とを含む。一例における第３のＩＬＤ層１４１は、二酸化シリコンであるか又は二酸化シリコンを含み、Ｚ方向に沿った約２．５μｍの厚さを有する。第３の金属化構造レベル１４０はさらに、第２のトレンチビア１３８上に少なくとも部分的に存在する第３の金属線１４６と、第３の金属線１４６上の第３のトレンチビア１４８とを含む。一例における第３の金属線１４６は、アルミニウム金属であるか又はアルミニウム金属を含み、図１におけるＺ方向に沿った約０．６１μｍの厚さを有する。この例における第３のＩＬＤ層１４１は、第２のＩＬＤ層１３１及び第３の金属線１４６上に延在する。第３のトレンチビア１４８が、第３の金属線１４６上の第３のＩＬＤ層１４１を介して延在する。第３のトレンチビア１４８及び第３の金属線１４６は、第３の金属化構造レベル１４０の第１の領域の一部を囲む。図１に示すように、第３の金属線１４６は、第２の端子１０８のそれぞれの横方向エッジからＸ方向に沿ってゼロではない離間距離１４７だけ離間される横方向エッジを含む。図１～図３における導電シールド１０５は、図１に示す階段形状を有し、ゼロではない離間距離１４７（例えば、約３０μｍ）は、先行する（例えば、下にある）第２の金属化構造レベル１３０の離間距離１３７より大きい。すべての可能な実装の厳密な要件ではないが、第３の金属化構造１４０は、電子デバイス１００の図示部分の外周付近の領域１１９にトレンチビア１４８も含む。
【0025】
第４の金属化構造レベル１５０（図１においてＭ４と標す）が、マルチレベル金属化構造１０３における第３の金属化構造レベル１４０上に延在する。第４の金属化構造レベル１５０は、第４のＩＬＤ層１５１と、マルチレベル金属化構造１０３の第２の部分における導電金属線１５２及び円筒状のタングステンビア１５４とを含む。一例における第４のＩＬＤ層１５１は、二酸化シリコンであるか又は二酸化シリコンを含み、Ｚ方向に沿った約３．２μｍの厚さを有する。第４の金属化構造レベル１５０はさらに、第３のトレンチビア１４８上に少なくとも部分的に存在する第４の金属線１５６と、第４の金属線１５６上の第４のトレンチビア１５８とを含む。一例における第４の金属線１４６は、アルミニウム金属であるか又はアルミニウム金属を含み、図１におけるＺ方向に沿った約１．３μｍの厚さを有する。この例における第４のＩＬＤ層１５１は、第３のＩＬＤ層１４１及び第４の金属線１５６上に延在する。第４のトレンチビア１５８が、第４の金属線１５６上の第４のＩＬＤ層１５１を介して延在する。第４のトレンチビア１５８及び第４の金属線１５６は、第４の金属化構造レベル１５０の第１の領域の一部を囲む。図１に示すように、第４の金属線１５６は、第２の端子１０８のそれぞれの横方向エッジからＸ方向に沿って、先行する（例えば、下にある）第３の金属化構造レベル１４０の離間距離１４７より大きいゼロではない離間距離１５７（例えば、約４０μｍ）だけ離間される横方向エッジを含む。すべての可能な実装の厳密な要件ではないが、第４の金属化構造１５０は、電子デバイス１００の図示部分の外周付近の領域１１９にトレンチビア１５８も含む。
【0026】
マルチレベル金属化構造１０３はまた、マルチレベル金属化構造１０３における第４の金属化構造レベル１５０上に延在する第５の金属化構造レベル１６０（図１においてＭ５と標す）を含む。第５の金属化構造レベル１６０は、第５のＩＬＤ層１６１と、マルチレベル金属化構造１０３の第２の部分における導電金属線１６２及び円筒状タングステンビア１６４とを含む。一例における第５のＩＬＤ層１６１は、二酸化シリコンであるか又は二酸化シリコンを含み、Ｚ方向に沿った約３．２μｍの厚さを有する。第５の金属化構造レベル１６０はさらに、第４のトレンチビア１５８上に少なくとも部分的に存在する第５の金属線１６６と、第５の金属線１６６上の第５のトレンチビア１６８とを含む。一例における第５の金属線１６６は、アルミニウム金属であるか又はアルミニウム金属を含み、図１におけるＺ方向に沿った約１．３μｍの厚さを有する。この例における第５のＩＬＤ層１６１は、第４のＩＬＤ層１５１及び第５の金属線１６６上に延在する。第５のトレンチビア１６８が、第５の金属線１６６上の第５のＩＬＤ層１６１を介して延在する。第５のトレンチビア１６８及び第５の金属線１６６は、第５の金属化構造レベル１６０の第１の領域の一部を囲む。図１に示すように、第５の金属線１６６は、第２の端子１０８のそれぞれの横方向エッジからＸ方向に沿って、先行する（例えば、下にある）第４の金属化構造レベル１５０の離間距離１５７より大きいゼロではない離間距離１６７（例えば、約５０μｍ）だけ離間される横方向エッジを含む。すべての可能な実装の厳密な要件ではないが、第５の金属化構造１６０は、電子デバイス１００の図示部分の外周付近の領域１１９にトレンチビア１６８も含む。
【0027】
第６の金属化構造レベル１７０（図１においてＭ６と標す）が、マルチレベル金属化構造１０３における第５の金属化構造レベル１６０上に延在する。第６の金属化構造レベル１７０は、第６のＩＬＤ層１７１と、マルチレベル金属化構造１０３の第２の部分における導電金属線１７２及び円筒状タングステンビア１７４とを含む。一例における第６のＩＬＤ層１７１は、二酸化シリコンであるか又は二酸化シリコンを含み、Ｚ方向に沿った約３．２μｍの厚さを有する。第６の金属化構造レベル１７０はさらに、第５のトレンチビア１６８上に少なくとも部分的に存在する第６の金属線１７６と、第６の金属線１７６上の第６のトレンチビア１７８とを含む。一例における第６の金属線１７６は、アルミニウム金属であるか又はアルミニウム金属を含み、図１におけるＺ方向に沿った約１．３μｍの厚さを有する。この例における第６のＩＬＤ層１７１は、第５のＩＬＤ層１６１及び第６の金属線１７６上に延在する。第６のトレンチビア１７８が、第６の金属線１７６上の第６のＩＬＤ層１７１を介して延在する。第６のトレンチビア１７８及び第６の金属線１７６は、第６の金属化構造レベル１７０の第１の領域の一部を囲む。図１に示すように、第６の金属線１７６は、第２の端子１０８のそれぞれの横方向エッジからＸ方向に沿って、先行する（例えば、下にある）第５の金属化構造レベル１６０の離間距離１６７より大きいゼロではない離間距離１７７（例えば、約７０μｍ）だけ離間される横方向エッジを含む。すべての可能な実装の厳密な要件ではないが、第６の金属化構造１７０は、電子デバイス１００の図示部分の外周付近の領域１１９にトレンチビア１７８も含む。
【0028】
図１～図３における例示のマルチレベル金属化構造１０３は、Ｎ個の金属化構造レベルを有し、ここでＮ＝７である。最上部又は頂部（例えばＮ番目又は第７の）金属化構造レベル１８０（図１においてＭ７と標す）は、マルチレベル金属化構造１０３における第６の金属化構造レベル１７０上に延在する。第７の金属化構造レベル１８０は、シリコン酸窒化物（ＳｉＯＮ）であるか又はシリコン酸窒化物を含み、０．３μｍの厚さを有する層１８１と、窒化シリコン（ＳｉＮ）であるか又は窒化シリコンを含み、０．５５μｍの厚さを有する層１８２とを含む二層構造を有する。第７の金属化構造レベル１８０はさらに、保護オーバーコート（ＰＯ）層１８３（例えば、ＳｉＯ２）、及びマルチレベル金属化構造１０３の第２の部分における導電金属線１８４を含み、導電金属線１８４の一部が、外部構成要素（例えば、別のダイ又は図示しないリードフレームの導電性特徴）に電気導電性をもたらす導電ダイパッドにつながる。シリコン酸窒化物層１８５が、層１８３の一部分上に延在し、一例において２．８μｍの厚さを有する。層１８３及び１８４は共に、保護オーバーコート（ＰＯ）層を形成する。
【0029】
また、第７の（例えば、Ｎ番目の）金属化構造レベル１８０は、絶縁構成要素１０４の第２の端子１０８と、第７の（例えば、Ｎ番目の）金属線１８６とを含む。第２の端子１０８は、図１及び図２に示すように、Ｎ番目の金属線１８６から、先行する（例えば、下にある）第６の金属化構造レベル１７０の離間距離１７７より大きいゼロではない離間距離１８７（例えば、約９０μｍ）だけ離間している。一例における層１８３は、二酸化シリコンであるか又は二酸化シリコンを含み、Ｚ方向に沿った約４．５μｍの厚さを有する。第７の金属線１８６は、第６のトレンチビア１７８上に少なくとも部分的に延在する。一例における第７の金属線１８６は、アルミニウム金属であるか又はアルミニウム金属を含み、図１におけるＺ方向に沿った約３．０μｍの厚さを有する。この例における層１８３は、二層構造１８１、１８２上、及び二層構造１８１、１８２の間隙における第６のＩＬＤ層１７１上に延在する。また、層１８３は、第２の端子１０８の一部上、及び第７の金属線１８６上に延在する。第７の金属線１８６は、第７の金属化構造レベル１８０の第１の領域の上部を囲んで、導電シールド１０５が完成する。
【0030】
図１～図３における例示の電子デバイス１００は、第２の金属化構造レベル１３０における第１の端子１０６及び第７の金属化構造レベル１８０における第２の端子１０８を備える、コンデンサ絶縁構成要素１０４を含む。他の実装において、それぞれの第１の端子１０６及び第２の端子１０８は、金属化構造レベル１２０、１３０、１４０、１５０、１６０、１７０、１８０のうちの異なるレベルに存在し得る。すべての可能な実装の厳密な要件ではないが、図示の例では、さらに、導電シールド１０５の階段形状は、漸増する離間距離１３７、１４７、１５７、１６７、１７７、及び１８７を有する。また、異なる実装は、非階段形状を有する導電シールドを含む。図示の階段形状は、有利にも、絶縁構成要素１０４の第２の端子１０８とシールド構造１０５との間に概ね一貫した間隔を提供する。導電シールド１０５は、マルチレベル金属化構造１０３の第１の領域を完全に囲む接地シールドを提供するために、トレンチコンタクト１１８によって半導体層１０１に接続される、概ね連続的な導電金属（例えば、銅、窒化タンタル、チタン、窒化チタン、アルミニウム、タングステン）ファラデーケージ又はシールド構造を提供する。一例において、銅ドープしたアルミ線が窒化チタンによって挟まれ、銅線が窒化タンタルによって３つの側で封止される。或る実装におけるトレンチビアは、導電シールド構造１０５を形成するために、タングステン又は銅ダマシン法のための銅であるか、或いはタングステン又は銅を含む。
【0031】
一実装において、絶縁構成要素１０４の第２の端子１０８は、マルチレベル金属化構造１０３の第２の部分の回路要素とは異なる電圧ドメインにおける回路（及び、例えば、回路及び第２の半導体ダイ）からの高電圧信号に電気的に接続される。一例において、電子デバイス１００は、マルチレベル金属化構造１０３の第２の部分において接続及び配路構造を備える低電圧論理回路（図示せず）を含み、導電シールド１０５は、マルチレベル金属化構造１０３の第２の部分と第１の部分との間に、実質的に連続する絶縁障壁を提供する。図示の実装では、導電シールド１０５は、マルチレベル金属化構造１０３の第１の領域１９６を囲むそれぞれの金属化構造レベル１２０、１３０、１４０、１５０、１６０、１７０、１８０における、相互接続された金属線１２６、１３６、１４６、１５６、１６６、１７６、１８６及びトレンチコンタクト／ビア１１８、１２８、１３８、１４８、１５８、１６８、１７８によってつくられ、一つ又は複数の小さな間隙Ｇ（例えば、図３）のみが、第１の端子１０６の低電圧回路要素への電気的接続又はマルチレベル金属化構造１０３の第２の部分の接続のためのものである。
【0032】
一例における電子デバイス１００は、２つ又はそれ以上の絶縁構成要素１０４（例えば、図２に見られる頂部プレート又は第２の端子１０８を備えるコンデンサ）を含む。一実装において、コンデンサ絶縁構成要素１０４の一対又は複数の対が、マルチレベル金属化構造１０３の第１の部分に設けられ、導電シールド１０５は、すべての絶縁構成要素１０４一を囲む単一の接地されたファラデーケージ構造を提供する。さらなる代替の実装において、複数の導電シールド１０５がマルチレベル金属化構造１０３内につくられて、１つ又は複数の関連する絶縁構成要素を個々に囲む複数の接地されたファラデーケージ構造を提供する。図１～図３の例において、個々のコンデンサ絶縁構成要素１０４は、マルチレベル金属化構造１０３の第１の領域において互いに横方向に離間されており、金属化構造レベルのうち異なるレベル（例えば、図示の例ではレベル１３０及び１８０）にある第１の端子１０６及び第２の端子１０８を個々に含む。また、図１～図３の例において、コンデンサ絶縁構成要素１０４の各々は、金属線１２６における対応する間隙Ｇを介して延在する関連する導電配路特徴１２５を含む。
【0033】
図１に示すように、例示の上部コンデンサプレート又は第２の端子１０８は、（例えば、高電圧ドメインの）別の回路にはんだ付け又はその他の方式で電気的に接続され得る。図１は、一例を示し、この例では、ボンディングワイヤ１８８が、（例えば、図４及び図２６に関連して図示され、下記にさらに述べられるように）別のダイの導電性特徴への電気的接続を容易にするために、第２の端子１０８の露出した頂部側１９２にはんだ付けされる第１の端部を有する。例示の電子デバイス１００は、保護オーバーコート層１８３及び１８５の幾つかの部分の上に延在し、厚さが１０μｍのポリイミド層１９０も含む。一例におけるポリイミド層１９０は、モールドパッケージング構造における封入に続く半導体層１０１及びマルチレベル金属化構造１０３に対する機械的応力を緩和するための応力障壁を提供して、例えば、何回かの温度サイクル事象後に潜在的に剥離し得る上層のモールド化合物と層１８５の表面との間の機械的応力を緩和する。
【0034】
この例におけるポリイミド層１９０、保護酸化物層１８５、及び層１８３は、第２の端子１０８の頂部側１９２を露出させる間隙を含む。この例における層１８１及び１８２は、第２の端子１０８を完全に囲む横方向間隙距離１９１を有する間隙を含む。また、層１８３及び１８５は、ボンディングワイヤ開口からＸ方向に沿って距離１９４（例えば、２７３μｍ）だけ横方向に離間される窪み又は間隙を含む。この窪み又は間隙は、ダイシングによって生じる亀裂がダイに進展しないように、一例においては最外部の導電線１８４間に位置する。距離１９４は、絶縁構成要素の周りにどのような外部回路要素が存在するかに依存して異なる実装において変動し、一例において、窪み又は間隙はダイを完全に囲む。図１に破線形式で示すように、導電シールド１０５は、コンデンサ絶縁構成要素１０４を囲み、（例えば、高電圧ドメインに関連する）第１の領域１９６を（例えば、より低い又は異なる電圧ドメインに関連する）第２の領域１９８から分離する、伸縮自在な階段構造を備える接地されたファラデーケージを提供する。
【0035】
図４は、上述の電子デバイス１００を含む例示のパッケージされた電子デバイス４００を概略的に図示する。この例では、パッケージ化された電子デバイス４００は、図１～図３に関連して先に図示し述べたように、個片化又は分離された半導体ダイを表す第１のダイ１００を含む。第１のダイのデバイス１００は、上述したように、絶縁された第１の領域１９６と第２の領域１９８の間に導電シールド１０５を備えるマルチレベル金属化構造１０３とコンデンサ絶縁構成要素１０４とを有する。第１の半導体ダイ又は電子デバイス１００は、第１の（例えば、低電圧）電圧ドメインに関連する導電リード又は端子４０１、４０２、４０３、４０４、４０５、４０６、４０８と、一つ又は複数の付加的な（例えば、より高い電圧）電圧ドメインに関連する導電リード又は端子４０９、４１０、４１１、４１４、４１５、及び４１６とを備えるパッケージされた電子構成要素をつくるために、一つ又は複数の付加的な半導体ダイと共にパッケージされる。
【0036】
図４に概略的に示すように、電子デバイス１００（例えば、第１の半導体ダイ）は、対応するボンディングワイヤ１８８に接続（例えば、ワイヤボンディング）される第１の端子１０６及び第２の端子１０８を各々が有する、一対のコンデンサ１０４を含む。或る対応するユーザ応用例（例えば、通信システムプリント回路基板）において、端子４０１～４０６、４０８～４１１、及び４１４～４１６は、対応する回路基板トレース４２１～４２６、４２８～４３１、及び４３４～４３６にはんだ付けされて、それぞれ、関連する信号線又は信号ＩＮＡ、ＩＮＢ、ＶＣＣＩ、ＧＮＤ、ＤＩＳ、ＤＴ、ＶＣＣＩ、ＶＳＳＢ、ＯＵＴＢ、ＶＤＤＢ、ＶＳＳＡ、ＯＵＴＡ、及びＶＤＤＡとの電気相互接続及び動作を提供する。この例における第１ダイ又は電子デバイス１００は、低電圧の第１及び第２の通信チャネル信号をそれぞれのコンデンサ１０４の第１の端子１０６に提供する論理回路４４０を含む。
【0037】
図１及び図４における第１半導体ダイ電子デバイス１００の導電シールド１０５は、マルチレベル金属化構造１０３の第１の部分１９６を第２の端子１０８に関連する高電圧から絶縁する。図４のコンデンサ１０４は、論理回路４４０と、パッケージされた電子デバイス４００の第１の付加的な半導体ダイ４５１及び第２の付加的な半導体ダイ４５２の容量結合型回路との間に絶縁障壁を提供する。一例において、半導体ダイ４５１及び４５２はまた、絶縁された第１の領域１９６と第２の領域１９８の間の導電シールド１０５と、先に述べたプレート端子１０６及び１０８を備えるコンデンサ１０４とを備える、マルチレベル金属化構造１０３を含む。図４に示すように、それぞれのボンディングワイヤ１８８は、論理回路４４０と半導体ダイ４５１及び４５２のそれぞれのドライバ４５３及び４５４との間に直列接続されるコンデンサ結合を提供するために、第２の端子１０８の露出した頂部側１９２にワイヤボンディングされる。別の例において、第２の半導体ダイ４５１及び第３の半導体ダイ４５２は、内部絶縁コンデンサを含まず、ボンディングワイヤ１８８は、それぞれの半導体ダイ４５１及び４５２の導電性特徴に、例えばそれぞれのドライバ４５３及び４５４の入力に、はんだ付けされる（下記の図２６の例を参照されたい）。一例における半導体ダイ４５１及び４５２は、それぞれのドライバ４５３及び４５４からの出力がスイッチングノード４３４における電圧ＶＳＳＡを制御する外部回路要素に接続される、パッケージされた電子デバイス４００のレシーバとなる。
【0038】
図４の第１のレシーバ出力チャネル（例えば、チャネル「Ａ」）が、供給ノード４６０において受け取られる供給電圧ＶＤＤにバイアスされる第１のチャネルドライバ出力を提供する。供給ノード４６０は、ブート抵抗４６２及びダイオード４６３を介して接続されて、回路基板トレース４３６において第１の供給電圧信号ＶＤＤＡを提供する。第１のドライバ４５３は、第１の供給電圧ＶＤＤＡを上側レール供給として受け取り、ドライバ４５３の下側レールは、基準電圧ＶＳＳＡで動作するように回路基板トレース４３４に接続される。外部回路要素は、端子４１４と４１６の間に接続されるブートコンデンサ４６４を含み、ドライバ４５３の出力は、１５のための端子に接続されて第１のゲート駆動出力を提供する。第２のレシーバ出力チャネル（例えば、チャネル「Ｂ」）が、第２の半導体ダイ４５２の第２のドライバ４５４を含み、それぞれ、端子４１１及び端子４０９における供給電圧ＶＤＤ及び接地基準電圧ＶＳＳＢに従ってバイアスされる。外部回路要素はまた、接地基準ノード４２９において、供給電圧ＶＤＤと接地基準電圧ＶＳＳＢとの間に接続される供給電圧コンデンサ４６６を含む。動作において、ドライバ４５３及び４５４は、論理回路４４０から絶縁容量結合チャネルを介して受信される信号に従って動作し、それぞれのハイサイド及びローサイドトランジスタ４７１及び４７２のゲートに接続されるそれぞれのゲート駆動信号ＯＵＴＡ及びＯＵＴＢを提供する。ハイサイドトランジスタ４７１は、高電圧供給電圧ＨＶに接続されるドレイン端子４７０を有し、コンデンサ４７４が、ドレイン端子４７０と接地基準ノード４２９との間に接続される。ハイサイドトランジスタ４７１のソース端子及びローサイドトランジスタ４７２のドレイン端子は、スイッチングノード４３４に接続される。
【0039】
図５～図２５も参照すると、図５は、マルチレベル金属化構造における絶縁構成要素（例えば、コンデンサ、トランスなど）及びマルチレベル絶縁構造を備える第１のダイを含む、パッケージされた電子デバイスを製作する方法５００を示す。図６～図２５は、方法５００に従った製作処理を受けている図１～図４の第１のダイ１００を示す部分図である。方法５００は、コンデンサ１０４及び導電シールド１０５を組み込むマルチレベル金属化構造の構築に関連する行為及び／又は事象などの工程を示す。記載される工程は、単一の半導体ダイ１００における他の電子回路及び／又は構成要素（例えば、図４の論理回路４４０を形成するためのトランジスタ回路等）の作製及び相互接続のために同時に用いられ得る。一例におけるマルチレベル金属化構造１０３は、絶縁構成要素１０４の端子を１つ又は複数の内部構成要素（図示せず）に電気的に結合する、金属線、円筒状ビア、及びトレンチビアを含む。
【0040】
方法５００は、５０２におけるフロントエンド処理、例えば、開始ウェハ上及び／又はその内部に１つ又は複数の回路構成要素（例えば、トランジスタ等）を製作する処理を含む。図１の電子デバイス１００において、５０２におけるフロントエンド処理は、ｐ型シリコンウェハなどの開始半導体ウェハ、シリコン層、シリコン‐ゲルマニウム層、又は半導体材料を有する他の層を備えるＳＯＩ構造の処理を含む。一例における５０１における処理は、半導体層１０１上及び／又はその内部のトランジスタの製作、及び半導体層１０１の頂部側上及び／又その内部における図示されたＳＴＩ構造１０２などの絶縁構造の形成も含む。
【0041】
図９～図１８は、半導体層１０１の上に５０４、５０６、５１０、５２０、５３０、及び５４０において形成される金属化構造１０３を示す。例示の方法５００は、ＰＭＤレベル１１０をつくるために、５０４においてプレメタル誘電体層を形成することと、５０６において関連するコンタクト（例えば、タングステンコンタクト）を形成することとを含む。その後、マルチレベル金属化構造１０３のＮ個の金属化構造レベルがレベル毎に製作される。図６は、半導体層１０１上にプレメタル誘電体ＰＭＤ層１１１（例えば、ＳＩＯ２）を堆積させる堆積プロセス６００が実施される５０４における処理の一例を示す。一例において、プロセス６００では、二酸化シリコンを堆積させて、厚さ約１．２μｍのＰＭＤ層１１１を形成する。
【0042】
方法５００は、ＰＭＤ層１１１を介するコンタクト（例えば、コンタクト１１４及び１１８）を形成する５０６で継続する。図７は、ＰＭＤ層１１１を介して半導体層１０１上に円筒状コンタクト１１４及びプレメタルトレンチコンタクト１１８を形成するコンタクト形成プロセス７００が実施される一例を示す。一例において、プロセス７００は、円筒状コンタクト及びトレンチコンタクトのためのそれぞれの円筒状の孔及びトレンチを形成するためのパターン化されたエッチング（図示せず）と、開口において適切な金属（例えば、タングステンであるか又はタングステンを含む）を堆積させる一つ又は複数の堆積工程と、それに続く、ＰＭＤ層１１１の平坦頂部側及び形成されたそれぞれの円筒状コンタクト１１４及びトレンチコンタクト１１８を設けるための平坦化工程（例えば、化学機械研磨又はＣＭＰ）を含む。一例において、トレンチ形成は、ＰＭＤ層１１１の第１の領域１９６（上記図１）の一部を囲むプレメタルトレンチコンタクト１１８のための連続トレンチをつくり、対応するトレンチ及び結果として生じるコンタクト１１８は、半導体層１０１上まで延在して、上述の接地された導電シールド１０５が始まる。例示の実装において、円筒状プレメタルレベルコンタクト１１４は、（例えば、図４の論理回路４４０における信号配路のために）電子デバイス１００の１つ又は複数の電子回路構成要素と電気的に結合される。また、すべての可能な実装の厳密な要件ではないが、例えば、デバイス１００の亀裂及びそれに対する機械的応力からの保護を提供するために、図７の例における５０６において、更なるトレンチコンタクト１１８が、電子デバイス１００の図示部分の外周付近の領域１１９（図１）に形成される。
【0043】
方法５００は、ＰＭＤ層１１１上に第１の金属化構造レベル１２０を形成する図５の５１０で継続する。図８及び図９は、図５の５１２及び５１４において第１の金属化構造レベル１２０が形成される、例示の実装を示す。第１の金属化構造レベル１２０は、プレメタルトレンチコンタクト１１８上の第１の金属線１２６と、金属配路特徴１２５とを含む。また、金属化構造レベル１２０は、ＰＭＤ層１１１上の第１のＩＬＤ層１２１と、第１の金属線１２６と、金属配路特徴１２５と、第１の金属線１２６上の配路ビア１２７及び第１のトレンチビア１２８とを含む。上述したように、第１トレンチビア１２８及び第１の金属線１２６は、（図３に示すように１２５が１２６を通過する間隙領域を除いて）第１金属化構造レベル１２０の第２の領域１９８における第１金属化構造レベル１２０の第１の領域１９６を囲み、金属配路特徴１２５は、第１の金属線１２６における間隙Ｇを介して延在する（例えば、前述の図３）。
【0044】
図５の５１２において、第１の金属層特徴（Ｍ１）が堆積及びパターン化される。図８は、ＰＭＤ層１１１上に金属層（例えば、アルミニウムを０．６１μｍの厚さに）を堆積し、堆積した金属の露出部分をパターン化されたエッチマスク（図示せず）を用いてエッチングして、第２の領域（上述の図１の領域１９８）において金属配路特徴１２２を、並びに第１の領域（図１の１９６）において金属配路特徴１２５及び第１の金属線１２６を形成するプロセス８００が実施される一例を示す。５１４において、第１のＩＬＤ層１２１がＰＭＤ層１１１上に堆積される。図９は、ＰＭＤ層１１１上にＩＬＤ層１２１（例えば、二酸化シリコンを１．２μｍの厚さに）を堆積させる堆積プロセス９００が実施される一例を示す。５１６において、堆積されたＩＬＤ層１２１にトレンチと円筒状の孔とがエッチングされる。図１０は、パターン化されたエッチングマスク１００２を用いてエッチングプロセス１０００が実施される一例を示す。エッチングプロセス１０００では、予期されるビアのための円筒状の孔及び予期されるトレンチビアのためのトレンチが形成される。５１６における処理はまた、エッチングされた円筒状の孔及びトレンチを導電金属（例えば、タングステン）で充填して、円筒状の配路ビア１２４及びトレンチビア１２８を形成することを含む。図１１は、エッチングされたビアホール及びトレンチにタングステンを堆積して、第１の金属線１２６上に円筒状の配路ビア１２４及び第１のトレンチビア１２８を形成して、第１の金属化構造レベル１２０における導電シールド１０５を継続する堆積プロセス１１００が実施される一例を示す。すべての可能な実装の厳密な要件ではないが、一例において、図５の５１０における処理はさらに、電子デバイス１００の図示部分の外周に近い領域１１９において更なるトレンチコンタクト１２８を形成する。一例において、５１０における処理は、ビアホールのトレンチが充填された後に平坦化することも含む。
【0045】
方法５００は、第１の金属化構造レベル１２０上に第２の金属化構造レベル１３０を形成する図５の５２０で継続する。一例は、５２２において第２の金属層（Ｍ２）を形成及びパターン化して、第１のトレンチビア１２８上に第２の金属線１３６と、第２の金属線１３６から横方向に離間され、マルチレベル金属化構造１０３の第１の部分における配路ビア１２７の少なくとも一部上に延在する絶縁構成要素１０４の第１の端子１０６とを形成することを含む。図１２は、第２の金属化構造レベル１３０、並びにそれぞれの第３の金属化構造レベル１４０及び第４の金属化構造レベル１５０の形成後の例示の電子デバイス１００を示す。図５の５２４において、第２のＩＬＤ層１３１が第１のＩＬＤ層１２１、第２の金属線１３６、及び第１の端子１０６上に（例えば、二酸化シリコンが約１．２μｍの厚みに）堆積される。５２６において、第２のＩＬＤ層１３１にトレンチ及び円筒状ビアホールをエッチングし、これらをタングステンで充填して、第２の金属線１３６上の第２のトレンチビア１３８と、マルチレベル金属化構造１０３の相互接続ビア１３４及び第２の部分１９８とを形成する。すべての可能な実装の厳密な要件ではないが、図示した例において、５２０における第２の金属化構造レベル処理はさらに、電子デバイス１００の図示部分の外周に近い領域１１９において更なるトレンチビア１３８を形成する。
【0046】
図５の５３０において一例では更なる金属化構造レベルが形成される。図１２はさらに、上述した第２の金属化構造レベル１３０上の第３の金属化構造レベル１４０と、第４の金属化構造レベル１５０を形成する処理１２００とを示す。５３０において任意の数の中間金属化構造レベルが、マルチレベル金属化構造１０３の第１の部分１９６を囲むそれぞれの金属線及びトレンチビアと共に形成され得る。図示の例では、個々の金属化構造レベルは、まず金属線層を堆積及びパターン化することと、ＩＬＤ層を堆積することと、凹凸（topography）を除去するためにＩＬＤ層を化学機械研磨することと、ＩＬＤ層に円筒状のビアホール及びトレンチをエッチングすることと、ビアホール及びトレンチにタングステンを充填することと、次いで化学機械研磨（例えば、ＣＭＰ）によりＩＬＤ表面から不要なタングステンを除去することとによってつくられる。図１３は、電子デバイス１００における例示の第５の金属化構造レベル１６０を形成する処理１３００（例えば、図５の５３０における処理）を示す。
【0047】
第６の金属化構造レベル１７０及び第７の金属化構造レベル１８０の（図５の５３０及び５４０における）製作を、第６の金属線１７６、スクライブシールスタック１７２の第６のレベル部分、及びそれらの間のその他の第６の金属配路線（図示せず）を堆積及びパターン化する図１４のプロセス１４００を含めて、図１４～図２４に示す。図１５は、先行する第５のＩＬＤ層１６１の上の第６のＩＬＤ層１７１と、第７の金属線１７６と、スクライブシールスタック１７２の第７のレベル部分とを堆積させる更なる処理１５００を示す。
【0048】
方法５００はさらに、図５の５４０において、最終的な金属化構造レベル（例えば、Ｎ番目の金属化構造レベル１８０）を形成することを含む。Ｎ番目の金属化構造レベル１８０は、下にある金属化構造レベル１７０のトレンチビア１７８上のＮ番目の金属線１８６と、絶縁構成要素１０４の第２の端子１０８と、Ｎ番目の金属線１８６上の層１８３とを含む。図１６及び図１７は、誘電体層１８１及び１８２を堆積させるそれぞれの堆積プロセス１６００及び１７００を示す。一例における堆積プロセス１６００は、シリコン酸窒化物１８１を約０．３μｍの厚さに堆積し、堆積プロセス１７００は、シリコン窒化物１８２を約０．６５μｍの厚さに堆積させる。図１８の処理１８００は、トレンチ及び円筒状ビアホールをエッチングし、ビアホール及びトレンチをタングステンで充填して、マルチレベル金属化構造１０３の第２の部分において第６のトレンチビア１７８及び第６の円筒状タングステンビア１７４を形成する。図１９は、頂部金属化層の堆積後にエッチマスク１９０２を用いて構造１０８、１８４、及び１８６を形成するために頂部金属化層の露出部分をエッチングする、エッチプロセス１９００を図示する。
【0049】
レベル１８０の形成は、マスク２００２を用いて層１８２及び１８１をエッチングして、第６のＩＬＤ層１７１の頂部の一部を露出させる、図２０のエッチング処理２０００で継続する。保護オーバーコート層１８３の一部が、図２１の堆積プロセス２１００のシーケンスによってＮ番目の金属線１８６上に堆積される（例えば、高密度プラズマ（ＨＤＰ）によって堆積される厚さ１．５μｍの二酸化シリコン、それに続く、プラズマエンハンスト化学蒸着（ＰＥＣＶＤ）によって堆積される厚さ３．６μｍの二酸化シリコン）。プロセスシーケンス２１００によって堆積された二重層１８３は、層１８０が１．５μｍ以内になるように化学機械的に研磨されて凹凸（topography）が除去される。図２２において、最終層１８５を堆積させる堆積プロセス２２００が実施され、最終層１８５は、層１８３と共にデバイス１００のための保護オーバーコート（ＰＯ）スタックを形成する。一例において、このプロセスは、シリコン酸窒化物１８５を約２．８μｍの厚さに堆積させる。図２３において、エッチングマスク２３０２を用いてエッチング処理２３００が成される。エッチングプロセス２３００は、保護オーバーコートスタック内に、コンデンサ絶縁構成要素１０４の第２の端子１０８の頂部側１９２を露出させる開口を含む開口をエッチングする。図２４において、ディスペンス又はスクリーニングプロセス２４００が実施され、このプロセスでは、保護オーバーコートスタック１８７の一部の上にポリイミド層１９０を（例えば、約１０μｍの厚さに）形成して、半導体層１０１及びマルチレベル金属化構造１０３に対する機械的応力を緩和するための応力障壁をつくる。図２４に示すように、ポリイミド層１９０は、第２の端子１０８の頂部側１９２を露出させる間隙を有する。
【0050】
図２５～図２７も参照すると、方法５００は、半導体層１０１及びマルチレベル金属化構造１０３を含む第１の半導体ダイ（例えば、上記図４のダイ１００）をウェハから分離する５５０で継続する。また、ダイがリードフレームに取り付けられ、第２のコンデンサ端子１０８への電気的接続を提供するため、５５０においてワイヤボンディング処理が実施される。図２６は、５５０における処理中のパッケージ化された電子デバイスを示し、半導体ダイ１００は、先に説明したようにリード又は端子４０１～４０６、４０８～４１１、及び４１４～４１６を有するリードフレーム構造２６００の第１のダイ取付けパッド２６０１に取り付けられる。この例における５５０のダイ取付け処理はまた、ダイ４５１及び４５２（例えば、上述の図４）を、リードフレームのそれぞれのダイ取付けパッド２６０２及び２６０３に取り付けることを含む。ボンディングワイヤが、ダイ１００、４５１、４５２の導電性特徴間に、及び／又は、リード４０１～４０６、４０８～４１１、及び４１４～４１６のうちの特定のリードに、接続される（例えば、溶接、超音波によるはんだ付け等）。図４、２５、及び２６に示すように、ワイヤボンディングはまた、上述したワイヤ１８８を、コンデンサ絶縁構成要素１０４のそれぞれの第２の端子１０８の露出した頂部側１９２に結合する。この例では、第１のダイ１００のドライバ出力とダイ４５１及び４５２の回路要素との間に直列接続コンデンサ結合をつくるために、ボンディングワイヤ１８８の第２の端部は、ダイ４５１及び４５２の対応する第２のコンデンサプレート１０８にそれぞれ結合される。５５０において、基板の導電性特徴へのボールグリッドアレイ又ははんだボール接続などの他の電気的接続技術を用いて、５５０において絶縁構成要素１０４の第２の端子１０８と第２の半導体ダイの導電性特徴との間に電気的接続を形成し得る。方法５００はまた、図５の５６０におけるモールディング及びデバイス分離を含む。図２７は、モールディングされたパッケージ構造２７００（例えば、モールディングコンパウンド）を含む、モールディングされ個片化されパッケージ化された電子デバイス４００を示し、パッケージ構造２７００は、ダイ１００、４５１、及び４５２、電気的接続１８８を囲み、パッケージ構造２７００の一つ又は複数の側部に沿って導電リード又は端子４０１、４０２、４０３、４０４、４０５、４０６、４０８の一部を露出させる。図２７の例は、ＱＦＮ（クアッドフラットノーリード）パッケージデバイス４００である。別の例において、異なるパッケージタイプ及び形態が可能であり、一例における方法５００は、ガルウィングリード、Ｊタイプリードなどを備える完成されパッケージ化された電子デバイスを提供するためのリードトリミング及び形成も含む。
【0051】
上述したパッケージ化された電子デバイス２７００及び電子デバイス１００は、金属化処理の間マルチレベル金属化構造１０３及び頂部金属層において形成される導電シールド１０５を用いて、第１の部分１９６と第２の部分１９８の間を保護する、高度な高電圧絶縁障壁を提供する。導電シールド１０５は、トレンチコンタクト／ビア１１８、１２８、１３８、１４８、１５８、１６８、及び１７８と、接続される金属線１２６、１３６、１４６、１５６、１６６、１７６、１７８、及び１８６との組み合わせにより形成される、強化された周回接地リングによって、近傍のＥＯＳ事象に対して封入された絶縁障壁コンデンサ構成要素１０４を強固に保護する。すべての可能な実装の厳密な要件ではないが、図示の例では、トレンチコンタクト／ビア１１８、１２８、１３８、１４８、１５８、１６８、及び１７８が、マルチレベル金属化構造１０３のすべてのレベルにおいて設けられる。一例では、トレンチコンタクト及びビアレベル１１８、１２８は存在しない。また、すべての可能な実装の要件ではないが、例示の導電シールド１０５は、最も下にあるトレンチビア１１８を介して半導体層１０１に接続することによって接地される。開示される例により、ＥＯＳ事象による亀裂を緩和するために高電圧絶縁構成要素１０４を実質的に、完全に、又は少なくとも部分的に囲む、例えば、或る構成要素を囲む金属のテーパ状の又は垂直な壁により周長面積の少なくとも９０％を囲む、金属の壁をつくることによって、ＥＯＳ発生時にデバイスの絶縁完全性が失われるリスクが緩和される。一例において、ＨＶ領域を囲むトレンチビアは、高電圧の構成要素又はデバイスを部分的に囲むために切れ目を所々に含む。例えば、この切れ目は、底部プレートへの接続を可能にするためにビア１及び２の構造が第１の金属レベルの切れ目と一致するところに設けられる。また、説明したＥＯＳ保護では、パッケージ化された電子デバイスの製作において、ヒューズ又は他の一回しか用いないデバイスなどの更なる回路構成要素を追加する必要がない。
【0052】
図２８～図３０も参照すると、図２８は、半導体層１０１の上のマルチレベル金属化構造１０３において導電シールド２８０５によって囲まれる第１の領域２８９６に絶縁トランス用絶縁構成要素２８０４を備える、別の電子デバイス２８００の断面側面図である。図２９は、図２８の電子デバイス２８００における線２９‐２９に沿って切り取った部分的頂部平面図であり、図３０は、図２８の電子デバイス２８００における線３０‐３０に沿った部分的頂部平面図である。電子デバイス２８００は、図１～図３に関連して上述したものと同様の番号付けされた構造及び寸法を有する。この例では、絶縁構成要素２８０４は、第２の金属化構造レベル１３０において、第１の端子２８０６がトランス巻線又は第１のトランスコイルとして形成されるトランスである。この例における第２の端子２８０８は、図２９に示すように、第２のトランスコイル又は第２のトランス巻線であり、第１のコイル（第１の端子）２８０６は、一例において、同様の形状を有する。導電シールド２８０５は、上述したように、導電金属線及びトレンチビアを用いて高電圧第１領域２８９６を低電圧ドメインの第２の領域２８９８から分離する。図３０にさらに示すように、一次トランスコイル２８０６の第１及び第２の端部に接続するそれぞれの第１及び第２の配路構造１２５を提供するために、第１の金属線１２６において二つの間隙が形成され、この例における第７の金属化構造レベル１８０は、外部デバイスに（例えば、図示しないパッケージ化された電子デバイスの別のダイに）電気的に接続するために、第２のトランスコイル２８０８の第１及び第２の端部の露出部分を提供する。
【0053】
上述の例は、本開示の様々な態様の幾つかの可能な実装を単に例示したものであり、本明細書及び添付の図面を読んで理解すれば、当業者には等価な変更及び／又は改変が想起されよう。特許請求の範囲内で、説明した例における改変が可能であり、他の実装が可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】