特許 7649613 多端子ニューロモーフィック・デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-12

(45)【発行日】2025-03-21

(54)【発明の名称】多端子ニューロモーフィック・デバイス

(51)【国際特許分類】

   G11C 11/54 20060101AFI20250313BHJP

   G06G 7/60 20060101ALI20250313BHJP

   G06N 3/065 20230101ALI20250313BHJP

   G11C 13/00 20060101ALI20250313BHJP

   H10B 63/10 20230101ALI20250313BHJP

   H10N 70/00 20230101ALI20250313BHJP

【ＦＩ】

G11C11/54

G06G7/60

G06N3/065

G11C13/00 210

H10B63/10

H10N70/00 A

【請求項の数】 14

(21)【出願番号】P 2023524924

(86)(22)【出願日】2021-10-26

(65)【公表番号】

(43)【公表日】2023-12-05

(86)【国際出願番号】 IB2021059858

(87)【国際公開番号】W WO2022101725

(87)【国際公開日】2022-05-19

【審査請求日】2024-03-07

(31)【優先権主張番号】17/094,708

(32)【優先日】2020-11-10

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】サイド、ガジ サルワット

(72)【発明者】

【氏名】セバスティアン、アブ

(72)【発明者】

【氏名】モライティス、ティモレオン

(72)【発明者】

【氏名】ケルスティング、ベネディクト

【審査官】後藤 彰

(56)【参考文献】

【文献】米国特許出願公開第２０１９／００６５９２９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／００１３４６２（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／５４

Ｇ０６Ｎ ３／０６５

Ｇ０６Ｇ ７／６０

Ｈ１０Ｂ ６３／１０

Ｈ１０Ｎ ７０／００

Ｇ１１Ｃ １３／００

(57)【特許請求の範囲】

【請求項1】

メモリスタを備えるニューロモーフィック記憶素子であって、前記メモリスタが、
入力信号端子と、
出力信号端子と、
制御信号端子と、
アクティブ・チャネルの材料として相変化材料を含むメモリスティブ・アクティブ・チャネルと
を備え、
前記メモリスティブ・アクティブ・チャネルが、前記入力信号端子と前記出力信号端子との間を長手方向に延び、
前記制御信号端子における制御信号が、前記ニューロモーフィック記憶素子の揮発性生物学的神経プロセスを表すように構成され、
前記入力信号端子と前記出力信号端子との間のバイアス電圧が、前記ニューロモーフィック記憶素子の不揮発性生物学的神経プロセスを表すように構成される、ニューロモーフィック記憶素子。

【請求項2】

前記ニューロモーフィック記憶素子が、
書込み動作中の、前記メモリスタのメモリスタ・コンダクタンスの不揮発性変調を介した長期可塑性ダイナミクスと、
読込み動作中の、前記メモリスタ・コンダクタンスの揮発性変調を介した短期可塑性ダイナミクスと、
前記読込みおよび書込み動作中の、前記メモリスタ・コンダクタンスの揮発性変調を介したニューロン・ダイナミクスと
をエミュレートするように構成される、請求項１に記載のニューロモーフィック記憶素子。

【請求項3】

上面および背面を有するキャリア材料と、
前記キャリア材料の前記上面の上にある第１の誘電材料層と、
前記第１の誘電材料層の上にある前記メモリスティブ・アクティブ・チャネルによって接続されたソース端子およびドレイン端子と、
前記第１の誘電材料層の下のバック・ゲートと
を備えるメモリスティブ・デバイスを含む、請求項１または２に記載のニューロモーフィック記憶素子。

【請求項4】

前記キャリア材料が導電性であり、前記キャリア材料が前記バック・ゲートである、請求項３に記載のニューロモーフィック記憶素子。

【請求項5】

前記キャリア材料が、金属または高濃度ドープ半導体である、請求項４に記載のニューロモーフィック記憶素子。

【請求項6】

前記キャリア材料が、シリコン基板であり、前記バック・ゲートが、前記シリコン基板の前記背面上の導電層である、請求項３に記載のニューロモーフィック記憶素子。

【請求項7】

前記メモリスティブ・デバイスが、
前記メモリスティブ・アクティブ・チャネルの上にある第２の誘電材料層と、
前記第２の誘電材料層の上にある第１の上部ゲートと
をさらに備える、請求項３に記載のニューロモーフィック記憶素子。

【請求項8】

前記メモリスティブ・デバイスが、前記メモリスティブ・アクティブ・チャネルの第１の側面に隣り合う第２の上部ゲートをさらに備える、請求項３に記載のニューロモーフィック記憶素子。

【請求項9】

前記メモリスティブ・デバイスが、前記メモリスティブ・アクティブ・チャネルの第２の側面に隣り合い前記第２の上部ゲートに対して前記メモリスティブ・アクティブ・チャネルの反対側にある第３の上部ゲートをさらに備える、請求項８に記載のニューロモーフィック記憶素子。

【請求項10】

キャリア材料と、
前記キャリア材料の上にある前記メモリスティブ・アクティブ・チャネルによって接続されたソース端子およびドレイン端子と、
前記メモリスティブ・アクティブ・チャネルの上にある誘電材料層と、
前記誘電材料層の上にある制御ゲートと
を備えるメモリスティブ・デバイスを含む、請求項１または２に記載のニューロモーフィック記憶素子。

【請求項11】

複数のニューロモーフィック記憶素子を備えたデバイスであって、
前記複数のニューロモーフィック記憶素子のそれぞれが、請求項１ないし１０のいずれかに記載のニューロモーフィック記憶素子であり、
前記制御信号端子が、前記複数のニューロモーフィック記憶素子に共通である、デバイス。

【請求項12】

メモリスタを備えるニューロモーフィック記憶素子を動作させるための方法であって、前記メモリスタが、
入力信号端子と、
出力信号端子と、
制御信号端子と、
アクティブ・チャネルの材料として相変化材料を含むメモリスティブ・アクティブ・チャネルであって、前記入力信号端子と前記出力信号端子との間を長手方向に延びる、前記メモリスティブ・アクティブ・チャネルと
を備え、
前記方法が、
前記ニューロモーフィック記憶素子の揮発性生物学的神経プロセスを表す制御信号を制御信号端子に印加することと、
前記ニューロモーフィック記憶素子の不揮発性生物学的神経プロセスを表す、前記入力信号端子と前記出力信号端子との間のバイアス電圧を印加することと
を含む、方法。

【請求項13】

前記ニューロモーフィック記憶素子によって、
書込み動作中の、前記メモリスタのメモリスタ・コンダクタンスの不揮発性変調を介した長期可塑性ダイナミクスと、
読込み動作中の、前記メモリスタ・コンダクタンスの揮発性変調を介した短期可塑性ダイナミクスと、
前記読込みおよび書込み動作中の、前記メモリスタ・コンダクタンスの揮発性変調を介したニューロン・ダイナミクスと
をエミュレートすることをさらに含む、請求項１２に記載の方法。

【請求項14】

前記ニューロモーフィック記憶素子が、
上面および背面を有するキャリア材料と、
前記キャリア材料の前記上面の上にある第１の誘電材料層と、
前記第１の誘電材料層の上にある前記メモリスティブ・アクティブ・チャネルによって接続されたソース端子およびドレイン端子と、
前記第１の誘電材料層の下のバック・ゲートと
を備えるメモリスティブ・デバイスを含む、請求項１２または１３に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

メモリスタを備えるニューロモーフィック記憶素子、より詳細には、シナプス脳挙動をエミュレートするニューロモーフィック記憶素子が本明細書で開示される。本開示は特に、複数のニューロモーフィック記憶素子、およびメモリスタを備えるニューロモーフィック記憶素子を動作させるための方法を対象とする。

【背景技術】

【0002】

科学コミュニティおよび企業においてますます利用可能な情報が増大する傾向にあるため、データ分析が流行し続けている。増大する非構造化または半構造化データの部分を分析するために、人工知能技法（多くの場合、機械学習システムの形である）が使用される。機械学習システムは、伝統的なフォン・ノイマン・アーキテクチャに基づく人工ニューラル・ネットワーク・システムとして実装されることが非常に多い。このアーキテクチャは、典型的には、コマンド／データのフェッチ、実行、および任意選択で再格納のサイクルを実施する。ＣＰＵ（中央処理ユニット）は、バス・システムを介してシステム・メモリに接続される。

【0003】

この従来のフォン・ノイマン・アーキテクチャとは対照的に、人間の脳は、シナプスを有する多くのニューロンを備え、ニューロンのそれぞれは、計算と記憶の両方、したがって、生物学的なインメモリ・コンピューティング・システムとして機能する。このユニークな構造は、感情、学習、および思考を処理する際に、脳を極めてエネルギー効率の良いものにする。例えば、最先端のスーパーコンピュータを使用して２０Ｗの電力で動作する５秒の脳活動をシミュレートするには、約数１００秒かかり、ｋＷまたはことによるとＭＷまでの電力を必要とすることがある。このような自然のニューラル・ネットワークの回路構成部分では、ニューロンは、他のニューロンからの入力を統合し、その一方で、シナプスは、信号を中継する。シナプスは、ニューロンより数桁、数が多く、ネットワークにおける学習および記憶のプロセスは、シナプス（シナプス効率またはシナプス荷重）に関連付けられる。

【発明の概要】

【0004】

本発明の１つの態様によれば、メモリスタを備えるニューロモーフィック記憶素子が提供される。メモリスタは、入力信号端子、出力信号端子、および制御信号端子を備えることができる。ニューロモーフィック記憶素子は、さらに、相変化材料を含むメモリスティブ・アクティブ・チャネル（memristive active channel）を備えることができ、メモリスティブ・アクティブ・チャネルは、入力信号端子と出力信号端子との間を長手方向に延びる。

【0005】

制御信号端子における制御信号電圧は、ニューロモーフィック記憶素子の揮発性生物学的神経プロセスを表すように構成されることができ、入力信号端子と出力信号端子との間のバイアス電圧は、ニューロモーフィック記憶素子の不揮発性生物学的神経プロセスを表すように構成され得る。

【0006】

さらなる態様によれば、メモリスタを備えるニューロモーフィック記憶素子を動作させるための方法が提供される。メモリスタは、入力信号端子、出力信号端子、および制御信号端子、ならびに相変化材料を含むメモリスティブ・アクティブ・チャネルを備えることができる。メモリスティブ・アクティブ・チャネルは、入力信号端子と出力信号端子との間を長手方向に延び得る。

【0007】

方法は、さらに、ニューロモーフィック記憶素子の揮発性生物学的神経プロセスを表す、制御信号電圧を制御信号端子に印加することと、ニューロモーフィック記憶素子の不揮発性生物学的神経プロセスを表す、入力信号端子と出力信号端子との間のバイアス電圧を印加することとを含むことができる。

【0008】

本発明の実施形態が、種々の主題を参照しながら説明される。特に、いくつかの実施形態が、方法タイプの特許請求の範囲を参照しながら説明され、その一方で、他の実施形態が、装置タイプの特許請求の範囲を参照しながら説明される。しかし、当業者は、別途知らされない限り、１つのタイプの主題に属する特徴の任意の組合せに加えて、種々の主題に関する特徴の間の、特に方法タイプの特許請求の範囲の特徴と装置タイプの特許請求の範囲の特徴との間の、任意の組合せも、本文書内で開示されるものと考えられることを、上記および以下の説明から理解するであろう。

【0009】

上記で定義された態様、および本開示のさらなる態様は、以下で説明されることになる実施形態の例から明らかであり、実施形態の例を参照しながら説明されるが、本発明は、これらに限定されない。

【0010】

ほんの一例として、および以下の図面を参照しながら、様々な実施形態が説明される。

【図面の簡単な説明】

【0011】

【図1】いくつかの実施形態による、メモリスタを備える本発明のニューロモーフィック記憶素子の一実施形態の概略ブロック図である。

【図2】ニューロモーフィック記憶素子の一代替実施形態を示す概略ブロック図である。

【図3】第２の上部ゲート、および任意選択でさらに第３の上部ゲートを有する一実施形態を示すブロック図である。

【図4A】いくつかの実施形態による、グローバル・ゲートを使用した恒常的可塑性（homeoplasticity）の効果を示すブロック図である。

【図4B】いくつかの実施形態による、グローバル・ゲートに印加された電圧に依存するシナプス前信号およびシナプス後信号を示すタイミング図である。

【図5A】いくつかの実施形態による、グローバル・ゲートを利用したＳＴＰのための第１のアプローチについての一実施形態を示すブロック・タイミング図である。

【図5B】いくつかの実施形態による、デバイス・レベルのＳＴＰ疲労をエミュレートする時間の典型的な信号発生を示すタイミング図である。

【図6】いくつかの実施形態による、グローバル・ゲートを利用したＳＴＰのための第２のアプローチについての一実施形態を示すタイミング・ブロック図である。

【図7】いくつかの実施形態による、クロスバー・アレイへの複数のニューロモーフィック記憶素子の一実例の埋込みを示す概略図である。

【図8】いくつかの実施形態による、複数のニューロモーフィック記憶素子のクロスバー・アレイを動作させるための構成要素を示す概略ブロック図である。

【発明を実施するための形態】

【0012】

既存のアプリケーションを強化し、より新規のアプリケーションを可能にするために、ニューロモーフィック・プラットフォームを推進する領域は、ニューロンおよびシナプスをますます脳から着想されたものにする。これは、シナプスのダイナミクスをエミュレートする人造デバイス概念に対する根本的な再考を要することがある。複数の独立プロセスがシナプス効率を支配することが知られており、シナプス効率は、２つのカテゴリ、すなわち長期可塑性（ＬＴＰ：long-term plasticity）および短期可塑性（ＳＴＰ：short-term plasticity）に広くカテゴライズされることができる。これに基づいて、シナプス効率（Ｇ）は、以下の関数のように表現されることが可能であり、
Ｇ（ｔ）＝α（ｔ）＊Ｗ（ｔ）＊Ｆ（ｔ）
であり、ここで、
Ｗ（ｔ）が、長期可塑性（Ｗ）を表し、
Ｆ（ｔ）が、短期可塑性（Ｆ）を表し、
α（ｔ）は、ネットワーク媒体の変化（恒常性）に関連付けられ、乗法的数学演算（例えば、加算、減算）を表すことができる。

【0013】

恒常性は、シナプスの根底にある包括的な変調を表す（恒常的または恒常性可塑性）。これは、シナプス強度および神経発火の包括的な統制を行ういくつかパラメータの例を挙げると、イオン濃度、様々なホルモンの濃度、および温度によって主に制御される。

【0014】

Ｗ（ｔ）は、長期記憶に関連付けられ、Ｆ（ｔ）は、短期記憶に関連付けられ、シナプス疲労／促進と呼ばれる効果をさらに示すことがある。さらに、ニューロンは、適応閾値および細胞膜リークなど、様々な時間的ダイナミクスを示すことがある。したがって、
Ｔ’（ｔ）＝α（ｔ）＊Ｔ（ｔ）＊Ｋ（ｔ）
であり、ここで、
Ｔ’（ｔ）は、ニューロンの動的発火閾値（dynamic firing threshold）を表し、
Ｔ（ｔ）は、ニューロンの静止発火閾値（resting firing threshold）を表し、
α（ｔ）は、ネットワークの媒体の変化（恒常性）に関連付けられる。

【0015】

さらに、シナプス特性について、以下が知られており、
Ｋ’（ｔ）＝α（ｔ）＊Ｋ（ｔ）
であり、ここで、
Ｋ’（ｔ）は、シナプス後信号における一時的な電圧曲線を表し、
Ｋ（ｔ）は、シナプス前信号またはシナプス後減衰尾部（decay tail）を表し、
α（ｔ）は、ネットワークの媒体の変化（恒常性）に関連付けられる。

【0016】

今日の利用可能なニューロモーフィック・ハードウェア、シナプスおよび神経ダイナミクスは、典型的には、従来のＣＭＯＳおよびメモリスティブ回路構成部分を使用して実現される。実装形態は、２つのトランジスタ／１つのメモリスタ・ソリューション、および（例えば、シナプスのシミュレーションのための）１つのトランジスタ／１つのメモリスタ・ソリューションを含む。メモリスタを完全に調整可能なものにすることに伴う作業の根底にある課題のうちの１つは、デバイス製造を複雑にし、デバイス物理とはしばしば結びつけられない、非メモリスティブ回路構成部分を必要とすることがある。

【0017】

コアとして相変化メモリを有する投射型（projected）相変化メモリ・デバイスでシナプスをシミュレートしようとすると、ゲート酸化物によって囲まれ、さらにゲートによって囲まれている、活性チャネルによって囲まれた中間層が、問題であると証明されている。完全に調整可能であるために、デバイスは追加の材料（活性チャネル）を必要とするが、これは、製造プロセスを複雑にし、メモリスタの動作効率を低下させる。

【0018】

第３のアプローチは、相変化メモリ（ＰＣＭ：phase change memory）コンダクタンス状態における入力を積分すること、およびコンダクタンスが発火閾値に達するとリセットすることによる、積分発火ニューロンを実装するＰＣＭデバイスが示される。メモリスティブ・コンダクタンスは、この場合、ニューロンの膜電位を表す。しかし、このソリューションには、さらにいくつかの時空データ計算に必要とされる「細胞膜リーク（membrane leakage）」がなく、適応学習に必要な閾値ダイナミクスがないという短所がある。

【0019】

したがって、シナプスまたはニューロンの現在利用可能な技術モデルは、神経ダイナミクス・モデリング・オプションが限定的であることにより、完全に機能的なシナプス／ニューロン・ネットワークをシミュレートする可能性は限定的である。したがって、ニューロモーフィック・デバイスが、シナプス活動をより良くシミュレーションできる必要がある。

【0020】

この説明の文脈では、以下の慣例、用語、または表現、あるいはその組合せが使用されることがある。

【0021】

用語「ニューロモーフィック記憶素子」は、ここでは、分離されたＰＣＭおよび活性層を必要としない、多端子デバイス（すなわち、少なくとも３端子のメモリスティブ・デバイス）を示し得る。その代わりに、ＰＣＭ層またはコアおよび活性チャネルは同じで、材料の１つの層を除く。ニューロモーフィック記憶素子は、哺乳類の脳から分かっているシナプス効果のエミュレーションのために使用され得る。

【0022】

用語「メモリスタ」（すなわち、メモリ抵抗器の造語（portmanteau））は、電荷および磁束に関する既知の非線形２端子電気構成要素を示し得る。しかし、ここで論じられる概念では、メモリスタの非線形特性は、追加のゲートによる影響を受けることがある。抵抗値は、書込み動作中に、いくつかのレベル間で適合可能な場合がある。そのようにプログラムされた抵抗値は、電圧がメモリスタに印加されなかったとしても、その値を保つ。しかし、経時的に、抵抗値は、このようなデバイスの理想的でない挙動により、変化することがある。一度プログラムされた抵抗値は、メモリスタをメモリまたはストレージの基本要素として使用するために、読み出され得る。

【0023】

用語「メモリスティブ・アクティブ・チャネル」は、ここでは、入力端子と出力端子との間に接続されたＰＣＭのチャネルを示し得る。

【0024】

用語「相変化材料」（ＰＣＭ）は、（メモリスタの文脈では）例えば、結晶への整合といった、物質の（液体および固体という古典的な状態とは対照的な）非古典的な状態間のような、材料の状態間の遷移を示し得、この場合、材料は、より高いまたはより低いエネルギー状態でもよい、１つの結晶構造への整合から別の液晶構造への整合へ、すなわち、結晶状態から異なる電気コンダクタンスを示す非結晶状態へと遷移する。

【0025】

用語「揮発性生物学的神経プロセス」は、例えば短期記憶の文脈では、例えばニューロンの細胞膜のリークしやすい挙動による、短期効果を示し得る。この効果は、（シナプスの文脈では）さらに、シナプス疲労として示され得る。

【0026】

用語「不揮発性生物学的神経プロセス」は、哺乳類の脳の長期記憶に関連付けられた長期効果を示し得る。これは、さらに、長期可塑性（ＬＴＰ）として示され得る。

【0027】

用語「長期可塑性」（ＬＴＰ）は、脳モデルにおける（すなわち、神経科学における）シナプス可塑性に関するものであり、シナプスが経時的に強くなるまたは弱くなる能力を（特に、シナプス可塑性の形で）示すことができ、これは、学習および記憶に関する神経化学の基礎にとって重要である。ＬＴＰは、長期抑圧（ＬＴＤ）とは対照的な長期増強作用と混同されるべきではなく、どちらも、神経伝達材料およびホルモンの可用性を通じて哺乳類の脳において影響を受ける可能性があり、いずれもが、長期（シナプス）可塑性の基礎である。典型的には、ＬＴＰ効果は、数分から数時間、続くことがある。

【0028】

用語「短期可塑性」（ＳＴＰ）（特に、長期シナプス可塑性とは対照的な短期シナプス可塑性）は、ＬＴＰより短い時間フレームにおけるシナプス活動の効果を示し得る。短期シナプス可塑性は、数十ミリ秒から数分のタイムスケールで作用することがある。したがって、ＳＴＰおよびＬＴＰ効果は、明確に区別され得る。さらに、短期可塑性は、シナプスを強めるまたは弱めることができる。

【0029】

提案されたメモリスタを備えるニューロモーフィック記憶素子、複数のニューロモーフィック記憶素子、およびそれらを動作させるための方法は、複数の利点、貢献、および技術的効果を提供することができる。

【0030】

提案されたソリューションは、相変化メモリが活性チャネル、ゲート酸化物、および外部ゲートで囲まれた、投射型ＰＣＭベースのシナプス素子で見られた問題を克服することができる。かかる構成は、製造が比較的難しく、比較的大きいボリュームを必要とする。さらに、このような構成では、本明細書の提案されたソリューションでは省略され得る、活性チャネル材料が必要な場合がある。対照的に、提案されたデバイスでは、活性チャネルおよび相変化材料は同一であり、したがって、メモリスタの動作効率は強化され、ニューロン・ダイナミクスもエミュレートされ得る。

【0031】

メモリスタの内因性電界効果特性を使用することによって、提案されたアプローチは、投射層の必要性を取り除くことができる。したがって、材料コスト、時間、および労力が、減少されることがあり、チップ・デザインとその製作の複雑性が取り除かれる。

【0032】

バック・ゲート構成を利用することによって、様々な実施形態は、複数の提案されたニューロモーフィック・デバイスを使用して実施されるニューロン・ネットワークのゲート・レベル変調を可能にすることができる。特に、ハイブリッド・デバイスでは、バック・ゲートは、包括的な変調を可能にすることができ、その一方で、選択的ゲートは、単一のニューロモーフィック・デバイスに固有の局所変調を容易にすることができる。

【0033】

その上、相変化メモリ・デバイスのためのコア投射層を取り除くことによって、デバイスにおける熱閉じ込めが改善され、電力消費量を減少させることができる。全体に、これは、提案されたデバイスを動作させるためのエネルギー消費の著しい改善になり得る。

【0034】

（任意の形の）ゲートによって導入された電界効果は、ニューロンの発火閾値を表すため、および、デバイスの不揮発状態における閾値の長期値、さらには、デバイスのゲートを調整することによる動的または適応閾値を実装するために、使用され得る。生物学的背景のように、ニューロンはシナプス前パルスを統合し、集積が発火閾値を超えると、ニューロンは、さらに、シナプス後インパルスを発火させる。しかし、発火閾値は一定ではなく、適応学習のスキーマでは、その強度が変化する。

【0035】

デバイスのゲートによって導入された電界効果は、さらに、シミュレートされたニューロンに一時的な非線形性を追加することによって、リークしやすい神経細胞膜の特性を可能にするために使用され得る。生物学的背景のように、ビルドアップの遅延およびシナプス後信号の低下は、ニューロン細胞膜のリークしやすい挙動によるものである。リークしやすい積分発火モデルの電圧曲線は、ほとんどの感覚情報が処理される方法に不可欠である。シナプス前インパルスが、垂直エッジを有する場合、リークしやすい細胞膜に対して、シナプス後パルスは丸みのあるエッジを有する。

【0036】

つまり、人工ニューラル・ネットワークのはるかに多くの自然挙動を可能にすることができる生物学的シナプスの特性の完全なレパートリが、エミュレートされ得る。揮発性と不揮発性の両方の神経プロセスが、メモリスティブ・アクティブ・チャネルを使用して実現され得る。

【0037】

以下では、（関連方法にも適用可能な）デバイスの追加の実施形態が説明される。

【0038】

ニューロモーフィック記憶素子のいくつかの有利な実施形態によれば、ニューロモーフィック記憶素子は、書込み動作中、すなわちプログラミング動作中の、メモリスタのメモリスタ・コンダクタンスの不揮発性変調を介した長期可塑性（ＬＴＰ）ダイナミクスをエミュレートするように構成され得る。ニューロモーフィック記憶素子は、さらに、読込み動作中の、メモリスタ・コンダクタンスの揮発性変調を介した短期可塑性（ＳＴＰ）ダイナミクスをエミュレートするように構成され得る。これと共に、ニューロモーフィック記憶素子は、読込みおよび書込み動作中の、メモリスタ・コンダクタンスの揮発性変調を介したニューロン・ダイナミクスをエミュレートするように構成され得る。したがって、新規なニューロモーフィック・デバイスは、短期の、長期の、局所的な、および包括的な効果を含む自然の生物学的シナプスの完全かつ複雑な挙動をシミュレートまたはエミュレートするようにし得る。これは、デバイスを、人工ニューラル・ネットワークをさらにうまく構築するのに理想的なものにすることができる。

【0039】

ニューロモーフィック記憶素子のいくつかの実施形態によれば、メモリスティブ・デバイスは、上面および背面、キャリア材料の上面の上にある第１の誘電材料層、ソース端子、ならびに、誘電材料の上にあるメモリスティブ・アクティブ・チャネルによって接続されたドレイン端子を備えることができる。さらに、メモリスティブ・デバイスは、第１の誘電材料層の下のバック・ゲートを備えることができる。第１の誘電材料層とバック・ゲートの間に、キャリア材料が置かれてもよい。キャリア材料は、シリコン・ベースの材料を備えることができる。さらに、バック・ゲートは、導電材料をも備えることができる。

【0040】

ニューロモーフィック記憶素子のいくつかの実施形態によれば、メモリスティブ・デバイスは、キャリア材料の上にあるメモリスティブ・アクティブ・チャネルによって接続されたソース端子およびドレイン端子と、メモリスティブ・アクティブ・チャネルの上にある誘電材料層と、誘電材料層の上にある制御ゲートとを有するキャリア材料を備えることができる。

【0041】

これらの実施形態は、前述の実施形態の直接の代替として理解されてもよい。しかし、ここでは、バック・ゲートは、活性チャネル上の制御ゲートと置き換えられ、例えば、共通の上部制御ゲートを有する複数のニューロモーフィック記憶素子のためのグローバル・ゲートのように、下記で説明されるように、バック・ゲートが使用されることがあるのと同じやり方で使用されてもよい。

【0042】

ニューロモーフィック記憶素子のいくつかの代替実施形態によれば、キャリア材料は導電性でもよく、直接的にバック・ゲートでもよい。したがって、キャリア材料およびバック・ゲートは、同じでもよい。これは、ニューロモーフィック記憶素子の生産労力、およびコストをも削減することができる。しかし、選択された状況では、明確なキャリア材料を有するニューロモーフィック記憶素子のバージョンは、例えば、（例えばＣＭＯＳ技術における）他の活性要素も、ニューロモーフィック記憶素子のうちの１つまたは複数と一緒に統合されることがある場合、より実践的なアプローチとなり得る。

【0043】

ニューロモーフィック記憶素子のさらなる代替実施形態によれば、キャリア材料は、金属、または、例えば高濃度ドープ・シリコンのような、高濃度ドープ半導体でもよい。導電性シリコン（または別の半導体）は、ゲート電圧源に配線されるために接続端子に取り付けられ得る。

【0044】

ニューロモーフィック記憶素子のさらなる代替実施形態によれば、キャリア材料は、シリコン基板でもよく、バック・ゲートは、シリコン基板の背面の上にある導電層でもよい。シリコン基板（または、キャリア材料のような別の半導体）の背面の上にある導電層は、典型的には、金属ゲートでもよい。

【0045】

いくつかの代替としてデザインされた実施形態によれば、ニューロモーフィック記憶素子は、メモリスティブ・アクティブ・チャネルの上にある第２の誘電材料層と、第２の誘電材料層の上にある第１の上部ゲートとを備えることができる。しかし、別の材料層が、活性チャネルと第２の誘電材料層との間に置かれてもよい。第１の上部ゲートは、バック・ゲートの代替として、またはバック・ゲートに加えて、あるいはその両方として、特性に影響を与えることができる。特に、バック・ゲートまたは代替の上部ゲートあるいはその両方に印加された電圧は、いずれも、人工シナプス（すなわち、ニューロモーフィック記憶素子）の一時的な効果、すなわち、短期可塑性ダイナミクスを表すことができる。

【0046】

ニューロモーフィック記憶素子の別のデザイン、したがって、いくつかのさらなる代替実施形態によれば、メモリスティブ・デバイスは、さらに、メモリスティブ・アクティブ・チャネルの第１の側面に隣り合う第２の上部ゲートを備えることができる。第２の上部ゲートは、さらに、活性チャネルと同じ誘電体層に置かれてもよい。したがって、この第２の上部ゲートは、キャリア材料から見えたとしても活性チャネルの上にはなく、活性チャネルの近くある。第２の上部ゲートは、さらに、同じ水平面の活性チャネルの１つの側面に置かれてもよいので、サイド・ゲートとして示されることもある。

【0047】

追加として、およびニューロモーフィック・メモリの追加の実施形態によれば、メモリスティブ・デバイスは、さらに、第２の上部ゲートに対してメモリスティブ・アクティブ・チャネルの反対側にある、メモリスティブ・アクティブ・チャネルの第２の側面に隣り合う第３の上部ゲートを備えることができる。第２および第３の上部ゲートは、別の形の上部ゲートを構築することができる。したがって、活性チャネルは、第２の上部ゲートと第３の上部ゲートの間に置かれてもよい。したがって、第２の上部ゲート、活性チャネル、および第３の上部ゲートは全て、誘電体層の上、すなわち同じ水平面に置かれてもよい。

【0048】

本発明の概念のいくつかの先進的な実施形態は、さらに、複数のニューロモーフィック記憶素子を備えることができ、制御信号端子は、複数のニューロモーフィック記憶素子に共通でもよい。これと共に、制御信号端子は、揮発性生物学的神経プロセスのより包括的な効果をエミュレートするように適合されてもよい。したがって、異なるニューロモーフィック記憶素子の単一のメモリスタは、交互に選択されなくてもよく、グローバル制御端子（すなわち、ゲート信号）が、より多くのニューロモーフィック記憶素子を一度にアドレス指定するのに十分な場合がある。

【0049】

メモリスタのコンダクタンスは、ゲート電圧の極性に応じて、減少されても増加されてもよい。グローバル・ゲートおよび上部ゲートが異なる極性を有する場合、メモリスタへの電界効果は、無効にされることがある。

【0050】

以下では、図の詳細な説明が示される。図における説明は概略的なものである。最初に、本発明のニューロモーフィック記憶素子の一実施形態のブロック図が示されている。その後、さらなる実施形態、ならびに、複数のメモリスタおよび複数のニューロモーフィック・メモリの実施形態、ならびにメモリスタを備えるニューロモーフィック記憶素子を動作させるための方法が、説明される。

【0051】

図１は、ニューロモーフィック記憶素子１００の一実施形態を示す。ニューロモーフィック記憶素子１００は、入力信号端子１０４、出力信号端子１０６、および制御信号端子１１０を備えるメモリスタを備える。入力信号端子１０４と出力信号端子１０６との間のメモリスティブ・アクティブ・チャネル１０８（すなわち、チャネル要素）は、相変化材料を含み、メモリスティブ・アクティブ・チャネル１０８は、活性チャネルである。メモリスティブ・アクティブ・チャネルは、入力信号端子と出力信号端子との間を長手方向に延びる、すなわち、入力信号端子１０４と出力信号端子１０６との間の線で画定される第１の方向に対して垂直に延びるメモリスティブ・アクティブ・チャネルの部分は、第１の方向より短い。

【0052】

これにより、制御信号端子における制御信号電圧Ｖｇｓは、ニューロモーフィック記憶素子の揮発性生物学的神経プロセスを表すように構成され、入力信号端子と出力信号端子との間のバイアス電圧Ｖｄは、ニューロモーフィック記憶素子の不揮発性生物学的神経プロセスを表すように構成される。

【0053】

ニューロモーフィック記憶素子１００は、さらに、（ニューロモーフィック記憶素子１００に物理的な安定性を与えるために）キャリア材料１０２、例えばシリコンのような半導体、ならびに一方の側のキャリア材料１０２と、反対側の入力端子１０４、活性チャネル１０８、および出力端子１０６との間の誘電体層１１２を備えることができる。したがって、入力端子１０４、ＰＣＭとしての活性チャネル１０８、および出力端子１０６は、１つの平面、すなわち誘電体層１１２の上に置かれている。制御信号電圧Ｖｇｓの第２の端子と入力ソース端子１０４の両方が、さらに接地されてもよい。

【0054】

図２は、ニューロモーフィック記憶素子の代替実施形態２００を示している。図１の文脈で既に論じられた要素に加えて、第２の誘電体層２０２が、メモリスティブ材料を含む活性チャネル１０８の上に置かれている。第２の誘電体層２０２は、活性チャネル１０８から上部ゲート２０４を絶縁する。この構成では、動的な短期可塑性のニューロモーフィック記憶素子は、上部ゲートによってエミュレートされてもよい。第２の誘電材料２０２は、基板１０２よりはるかに薄くてもよいので、上部ゲートは、はるかに小さくてもよく、キャリア材料１０２の反対側のバック・ゲート１１０に比べると、活性チャネル１０８に影響を与えるために必要な電荷の量が少なくてよい。

【0055】

しかし、１つの単一のバック・ゲート１１０は、複数のニューロモーフィック記憶素子１００に能動的に影響を与えることができ、チップまたはウエハ・レベルでのニューロモーフィック記憶素子１００のアレイの包括的な変調を表す。代替として、上部ゲートも、同じ目的のために使用されてもよい。純粋な局所変調も、次の図に示された実施形態によって実現されることがある。

【0056】

図３は、第２の上部ゲート３０２、および任意選択で、さらに第３の上部ゲート３０４を有する実施形態３００を示す。図３は、図１および図２（横断面の側面図）とは対照的に、ニューロモーフィック記憶素子１００の上面図である。活性チャネル１０８は、ここでは、第２の上部ゲート３０２と第３の上部ゲート３０４との間に置かれている。上部ゲート３０２、３０４の両方とも、誘電体層１１０に置かれてもよい。第２の上部ゲート３０２および第３の上部ゲート３０４は、有利なことに、活性チャネル１０８の局所変調のために使用されてもよく、すなわち、個々のデバイス・レベルで作動することができる。この構成では、第１の上部ゲートは、追加として、図２に示されているように、活性チャネルの上に置かれてもよい。さらに、他の構成では、バック・ゲート１１０がさらに存在してもよい。

【0057】

したがって、いずれにしても、ニューロモーフィック記憶素子１００は、少なくとも３端子デバイスである。入力信号端子１０４は、さらに、ドレインとして示されてもよく、その一方で、出力信号端子１０６は、さらに、ソースとして示されてもよい。第３の端子（すなわち、ゲートまたは制御端子）は、単一のニューロモーフィック記憶素子のメモリスタに特有のものであること、または、いくつかの別個のニューロモーフィック要素ユニット（ＮＭＥ：neuromorphic element）における複数のメモリスタによって共有されることが可能である。各ＮＭＥは、これにより、書込み（プログラミング）動作中の、メモリスティブ・コンダクタンスの不揮発性変調を介したＬＴＰダイナミクスをエミュレートすることができ、各ＮＭＥは、読込み動作中の、メモリスティブ・コンダクタンスの揮発性変調を介したＳＴＰダイナミクスをエミュレートすることができる。さらに、各ＮＭＥは、読込みと書込みの両方の動作中の、メモリスティブ・コンダクタンスの揮発性変調を介した神経ダイナミクスをエミュレートすることができる。

【0058】

図４Ａは、グローバル・ゲートを使用した恒常的可塑性の効果を示している。図４Ａは、シナプス前素子４０４およびシナプス後素子４０６の配置４００を示し、その一方で、素子４０８は、長方形４０２に示された接続と組み合わせて、人工シナプスおよびそのそれぞれのシナプス効果を表す。哺乳動物では、脳の包括的なメカニズムが、神経処理、すなわち恒常的可塑性を変調する。イオン濃度、様々なホルモンの濃度、および温度は、シナプス強度およびニューロン発火の包括的な統制を行うパラメータの一部である。恒常的可塑性は、包括的な年代測定スキーム（dating scheme）を使用して、ニューロモーフィック・チップで表現されることができる。これらのいわゆるグローバル・クロック概念は、適応学習のために利用されることが可能であり、その一方で、ニューロン発火は、強化または低下の両方が行われることが可能である。これは、幻覚剤（psychedelic pharmaceutics）に対する哺乳類のシナプスの増大する反応および阻害反応を受け入れることと似ている。

【0059】

図４Ｂは、グローバル・ゲートに印加された電圧４１２に応じた、シナプス前信号４１０およびシナプス後信号４１４を示す。グローバル・ゲートに電圧が印加されていない場合、シナプス前信号４１０およびシナプス後信号４１４の振幅は、１００％のレベルにあると考えられる。しかし、期間４１６中、グローバル・ゲートに正電圧４１２が印加された場合、シナプス後信号４１４は、明らかに１００％のレベルを下回って示されている。

【0060】

一方、期間４１８中、グローバル・ゲートに負電圧４１２が印加された場合、シナプス後信号４１４は、明らかに１００％のレベルを上回って示されている。期間４１８の後、およびゲート電圧信号４１２がない場合、シナプス前信号４１０およびシナプス後信号４１４は、再び、それぞれの１００％のレベルにある。したがって、シナプス後信号４１４は、ゲート・デザインに応じて、１つのニューロモーフィック記憶素子に対して、または複数のニューロモーフィック記憶素子に対して包括的に、増加または減少されることができる。

【0061】

図５Ａは、グローバル・ゲートを利用したＳＴＰのための第１のアプローチについての実施形態５００を示し、非同期入力Ｘが、ニューロモーフィック・デバイスのアドレスＲに対して使用される。線５０２は、例えば、時間ｔ_３、ｔ_２、ｔ_１における入力信号パルスＸ（ｔ_ｉ）、すなわち、それぞれのメモリスタからまたはそれぞれのメモリスタに、読み込まれるまたは書き込まれる（すなわち、プログラムされる）ことになる重みのための読込みおよび書込み動作のための入力に関するＸ（ｔ_３）、Ｘ（ｔ_２）、Ｘ（ｔ_１）、の入力線を表す。変調信号セレクタ５０４および２端子入力ルーティング・モジュール５０６という２つのユニットは、どの信号が、（スイッチ５１４で表された）メモリスタ５０８、５１０、５１２のうちの特定の１つに達することになるかを制御する。上述の２つの端子は、上述のデバイスのソースおよびドレインである。

【0062】

２つの端子およびグローバル・ゲートへの入力は、互いに非同期である。時間ｔ_ｉにおける２端子入力インパルス（Ｘ（ｔ_ｉ），Ｒ_ｊ）に関して、時間ｔ_ｉにおけるデバイスＲ_ｊの第３の端子（すなわち、ゲート）への入力は、ｆ_ｊ（ｔ_ｉ）に等しくなければならない（すなわち、Ｒ（ｔ）は、ｆをエンコードするための入力である）。他の時は、入力は、任意の他の信号であることが可能である。したがって、入力は、Ｆ_０＝０であることが可能であるか、または、ｆ_ｋ、ｋ≠ｊであることが可能である。したがって、あらゆる時間ｔ_ｉにおいて関連する信号を入力がスイッチする場合は、全てのメモリスティブ・デバイスのゲートへの単一のグローバル信号が使用されることが可能である。これは、変調信号セレクタ５０４のタスクである。記号５１６は、経時的な関連する関数値ｆを示す。

【0063】

図５Ｂは、デバイス・レベルＳＴＰ疲労をエミュレートした、時間の典型的な信号発生を示し、これは、シナプス前入力が到達したときのように、トリガされた適用された揮発性効果からのシナプス効力の一時的な減少として理解される。信号５１８は、入力信号インパルスを示し、信号５２０は、ゲート電圧が印加されない場合の出力信号を示し、信号５２２は、（変調信号セレクタ５０２によって選択されるような）ゲート電圧が印加された出力信号を示す。

【0064】

図６は、グローバル・ゲートを利用したＳＴＰのための第２のアプローチについての実施形態６００を示し、非同期入力Ｘが、ニューロモーフィック・デバイスのアドレスＲに対して使用される。ほんのわずかな差は別にして、図５Ａと比較した場合、同じ参照番号が使用されているので再び詳述されない。

【0065】

追加として、ジッタが導入される。２端子入力をジッタリングして同期しないようにし、さらにグローバル信号スイッチング・スキームを使用するために、ジッタは、（ｉ）ゲート変調信号の時間的ダイナミクスに比べて小さいか、または（ｉｉ）ゲート端子にも適用されるものでなければならない。追加として、ジッタは、２端子入力の時間的ダイナミクスに比べて小さくなければならない。

【0066】

したがって、グローバル・ゲート活動の影響を受けない状態を保つ必要があるシナプスが、グローバル・ゲート入力に対して平行に使用され、（上述のような）上部ゲートで、しかし、底部ゲートからの電界効果に対抗するゲート極性で、変調されてもよい。図５Ａと図６との間の主な違いは、６０２におけるメモリスタＲ（ｔ）への入力信号Ｘ（ｔ）、および、変調信号セレクタ５０４がどう機能するかである。

【0067】

図７は、クロスバー・アレイ７００への複数のニューロモーフィック記憶素子７０６の埋込みの一実施例を示す。クロスバー・アレイ７００は、それぞれの交点における複数のニューロモーフィック記憶素子７０６のアドレスを指定するための、水平のワード線７０２（このうちの１つだけに参照番号を付す）、および垂直のビット線７０４（このうちの１つだけに参照番号を付す）を備える。ワード線７０２およびビット線７０４は、それぞれのニューロモーフィック記憶素子７０６（または、例として、さらに７０８）のアドレスを指定するために使用される。ワード線７０２は、端子７１４、７１６、７１８によって活性化され得る。ビット線７０４のための端子は、明示的に示されていない。クロスバー・アレイは、Ｇ_１１からＧ_１m、下に向かってＧ_ｎ１からＧ_ｎｍまで、ニューロモーフィック記憶素子７０６の行を有する、ｍ×ｎ行列を表す。

【0068】

追加として、各ニューロモーフィック記憶素子７０６に対するゲート接点７１２（例えば、クロスバー・アレイの右下隅）が示されている。これらのゲート接点は、ワード線７０２およびビット線７０４に対して、斜めに接続されている。斜めのゲート線（明確な参照番号なし）は、ワード線７０２とビット線７０４との斜めに配置された交点にわたって複数のニューロモーフィック記憶素子７０６を接続する。ゲート電圧が、ゲート端子７２０、…、７３０に印加され得る。それぞれのゲート電圧は、アドレス指定されたニューロモーフィック記憶素子７０６についてのみ有効になる。ゲートは、バック・ゲートから選択された任意のゲート、および任意の形の上部ゲートでもよい。追加として、バック・ゲートと上部ゲートのうちの１つとを区別するために、平行のゲート線があってもよい。

【0069】

図８は、クロスバー・アレイ７００における複数のニューロモーフィック記憶素子のクロスバー・アレイを動作させるための構成要素８００を示す。ワード線（このうちの３つだけが示されている）は、読込みまたは書込みコマンドをパルス８０４にコンバートするデジタル／アナログ・コンバータ８０２に接続されている。ビット線は、増幅器８０６に接続され、増幅器８０６は、アナログ／デジタル・コンバータ８０８に接続されている。このように、アレイ７００によるクロスは、デジタル的にアドレス指定されることができ、クロスバー・アレイの結果は、さらに、デジタル的に処理されてもよい。

【0070】

さらに、グローバル・ゲートに接続されたデジタル－アナログ・コンバータ８１０は、クロスバー７００のニューロモーフィック記憶素子７０６と接触しているところ、ゲート線への接続が象徴的に示されている。さらに、典型的に上部ゲートとして実装されるローカル・ゲート（図７および図８には明示的に示されていない）のアドレスを指定するための、追加のデジタル／アナログ・コンバータ８１２が示されている。これらのゲートは、経時的に信号を減少させるように記号で示された揮発性信号８１４で制御される。

【0071】

様々な実施形態の説明が例証のために提示されてきたが、網羅的であること、または開示の実施形態に限定することを意図するものではない。説明された実施形態の範囲から逸脱することなく、多くの変更形態および変形形態が当業者には明らかになるであろう。本明細書で使用された専門用語は、実施形態の原理、実践的な応用、もしくは市場で見つかる技術に対する技術的改善を最もうまく説明するように、または、本明細書で開示された実施形態を他の当業者が理解できるように、選ばれた。特定の実施形態のいずれかの利点が、全ての実施形態に必ずしも適用されるわけではなく、特定の実施形態が、本明細書で論じられた利点の全てを使用する必要はない。

【0072】

本開示は、システムおよび方法を含むことができる、または、コンピュータ・プログラム製品と共に実施されてもよい、あるいはその両方であることができる。コンピュータ・プログラム製品は、本発明の態様をプロセッサに実行させるためのコンピュータ可読プログラム命令を有するコンピュータ可読ストレージ媒体（または複数の媒体）を含むことができる。

【0073】

媒体は、伝搬媒体のための電子、磁気、光学、電磁気、赤外線、または半導体システムでもよい。コンピュータ可読媒体の例は、半導体またはソリッド・ステート・メモリ、磁気テープ、取外し可能コンピュータ・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、固定磁気ディスク、および光ディスクを含むことができる。光ディスクの現在の例は、コンパクト・ディスク－リード・オンリ・メモリ（ＣＤ－ＲＯＭ）、コンパクト・ディスク－リード／ライト（ＣＤ－Ｒ／Ｗ）、ＤＶＤおよびブルーレイ－ディスク（Ｒ）を含む。

【0074】

コンピュータ可読ストレージ媒体は、命令実行デバイスによる使用のための命令を保持および格納できる有形デバイスであることが可能である。コンピュータ可読ストレージ媒体は、例えば、電子ストレージ・デバイス、磁気ストレージ・デバイス、光ストレージ・デバイス、電磁気ストレージ・デバイス、半導体ストレージ・デバイス、または前述の任意の適切な組合せでもよいがこれらに限定されない。コンピュータ可読ストレージ媒体のより具体的な例の完全に網羅されていないリストは、ポータブル・コンピュータ・ディスケット、ハードディスク、ランダム・アクセス・メモリ（ＲＡＭ）、リード・オンリ・メモリ（ＲＯＭ）、消去可能プログラマブル・リード・オンリ・メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ポータブル・コンパクト・ディスク・リード・オンリ・メモリ（ＣＤ－ＲＯＭ）、デジタル・バーサタイル・ディスク（ＤＶＤ）、メモリ・スティック、フロッピー（Ｒ）・ディスク、命令を記録したパンチ・カードまたは溝内隆起構造などの機械的にエンコードされたデバイス、および前述の任意の適切な組合せを含む。本明細書で使用されるようなコンピュータ可読ストレージ媒体は、電波もしくは他の自由に伝搬する電磁波、導波路もしくは他の伝送媒体を通じて伝搬する電磁波（例えば、光ファイバ・ケーブルを通過する光パルス）、またはワイヤを通じて伝送される電気信号など、本質的に一過性の信号であると解釈されるべきではない。

【0075】

本明細書で説明されるコンピュータ可読プログラム命令は、コンピュータ可読ストレージ媒体からそれぞれの計算／処理デバイスに、あるいは、例えば、インターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、もしくはワイヤレス・ネットワーク、またはその組合せのような、ネットワークを介して外部コンピュータまたは外部ストレージ・デバイスに、ダウンロードすることができる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、ワイヤレス伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバ、あるいはその組合せを備えることができる。各計算／処理デバイスのネットワーク・アダプタ・カードまたはネットワーク・インターフェースは、コンピュータ可読プログラム命令をネットワークから受け取り、それぞれの計算／処理デバイス内のコンピュータ可読ストレージ媒体に格納するためにコンピュータ可読プログラム命令を転送する。

【0076】

本発明の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、インストラクション・セット・アーキテクチャ（ＩＳＡ）命令、機械語命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、または、Ｓｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋、もしくは同様のものなどのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語もしくは類似のプログラミング言語などの従来の手続き型プログラミング言語を含む、１つもしくは複数のプログラミング言語の任意の組合せで書かれたソース・コードもしくはオブジェクト・コードのいずれかでもよい。コンピュータ可読プログラム命令は、完全にユーザのコンピュータで、部分的にユーザのコンピュータでスタンド・アロン・ソフトウェア・パッケージとして、部分的にユーザのコンピュータおよび部分的にリモート・コンピュータで、または完全にリモート・コンピュータもしくはサーバで実行することができる。後者のシナリオでは、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）もしくはワイド・エリア・ネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを通じてユーザのコンピュータに接続されてもよく、または接続は、（例えば、インターネット・サービス・プロバイダを使用してインターネットを通じて）外部コンピュータに対して行われてもよい。いくつかの実施形態では、例えば、プログラム可能論理回路構成部分、フィールドプログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路構成部分は、本発明の態様を実施するために、コンピュータ可読プログラム命令の状態情報を利用して電子回路構成部分を個別化にすることによって、コンピュータ可読プログラム命令を実行することができる。

【0077】

本発明の態様は、本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品のフローチャートまたはブロック図あるいはその両方を参照しながら本明細書で説明されている。フローチャートまたはブロック図あるいはその両方の各ブロック、ならびにフローチャートまたはブロック図あるいはその両方におけるブロックの組合せは、コンピュータ可読プログラム命令によって実行できることが理解されよう。

【0078】

これらのコンピュータ可読プログラム命令は、コンピュータまたは他のプログラム可能データ処理装置のプロセッサを介して実行する命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで指定された機能／動作を実行するための手段を作り出すべく、汎用コンピュータ、専用コンピュータ、または他のプログラム可能データ処理装置のプロセッサに提供されてマシンを作り出すものであってよい。これらのコンピュータ可読プログラム命令は、さらに、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで指定された機能／動作の態様を実行する命令を含む製品を、命令を記憶したコンピュータ可読ストレージ媒体が備えるべく、コンピュータ可読ストレージ媒体に格納され、コンピュータ、プログラム可能データ処理装置、または他のデバイス、あるいはその組合せに特定の様式で機能するように指示できるものであってもよい。

【0079】

コンピュータ可読プログラム命令は、さらに、コンピュータ、他のプログラム可能装置、または別のデバイスで実行する命令が、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックで指定された機能／動作を実施するべく、コンピュータ実行処理を生み出すために、コンピュータ、他のプログラム可能データ処理装置、または別のデバイスにロードされ、コンピュータ、他のプログラム可能装置、または他のデバイスで一連の動作ステップを実施させるものであってもよい。

【0080】

図におけるフローチャートまたはブロック図あるいはその両方は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実装形態のアーキテクチャ、機能、および動作を示す。この点に関して、フローチャートまたはブロック図における各ブロックは、指定の論理機能を実施するための１つまたは複数の実行可能命令を含む、命令のモジュール、セグメント、または一部を表すことができる。いくつかの代替実装形態では、ブロックに記された機能は、図に記された順序とは無関係に行われてもよい。例えば、連続して示された２つのブロックは、実際には、実質的に同時に実行されてもよく、または、ブロックは、時には、含まれる機能に応じて逆の順序で実行されてもよい。ブロック図またはフローチャートあるいはその両方の各ブロック、および、ブロック図またはフローチャートあるいはその両方におけるブロックの組合せは、指定の機能または動作を実施するか、専用ハードウェアとコンピュータ命令の組合せを実行する、専用ハードウェア・ベースのシステムで実施されることが可能であることがさらに指摘される。

【0081】

本明細書で使用される専門用語は、特定の実施形態を説明するためのものにすぎず、本発明を限定することを意図するものではない。本明細書で使用されるように、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、別途文脈が明らかに示さない限り、複数形を同様に含むことを意図している。「備える（comprises）」および／または「備える（comprising）」という用語は、本明細書で使用されるとき、述べられた特徴、整数、ステップ、動作、要素、または構成要素、あるいはその組合せの存在を指定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素、またはそのグループ、あるいはその組合せの存在または追加を排除しないことがさらに理解されよう。

【0082】

下記の特許請求の範囲の機能要素に加えて、全ての手段またはステップの対応する構造、材料、動作、および均等物は、具体的に特許請求されるような、他の特許請求される要素と組み合わせて機能を実施するための任意の構造、材料、または動作を含むことを意図している。本発明の説明は、例証および説明のために提示されてきたが、網羅的であること、または開示の形の本発明に限定されることを意図していない。本発明の範囲から逸脱することなく、多くの変更形態および変形形態が当業者には明らかになるであろう。実施形態は、本発明の諸原理および実践的応用を最もうまく説明するように、意図された特定の用途に適したように、様々な変更を伴う様々な実施形態について本発明を他の当業者が理解できるように、選ばれ、説明されている。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】

【図6】

【図7】

【図8】