特許 7649615 磁界補償を有する書き込みドライバ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-12

(45)【発行日】2025-03-21

(54)【発明の名称】磁界補償を有する書き込みドライバ

(51)【国際特許分類】

   G11C 11/16 20060101AFI20250313BHJP

【ＦＩ】

G11C11/16 240

【請求項の数】 22

(21)【出願番号】P 2023532788

(86)(22)【出願日】2021-11-17

(65)【公表番号】

(43)【公表日】2023-12-07

(86)【国際出願番号】 EP2021082001

(87)【国際公開番号】W WO2022117346

(87)【国際公開日】2022-06-09

【審査請求日】2024-04-11

(31)【優先権主張番号】17/108,411

(32)【優先日】2020-12-01

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】ハウッサメッディン、ディミトリ

(72)【発明者】

【氏名】ジャバー、コット

(72)【発明者】

【氏名】エドワーズ、エリック、ロバート、ジョセフ

【審査官】後藤 彰

(56)【参考文献】

【文献】特表２００７－５１３４４６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０１４００２０（ＵＳ，Ａ１）

【文献】国際公開第２００７／０４０１６７（ＷＯ，Ａ１）

【文献】特開２０２０－０１７３３１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／１６

(57)【特許請求の範囲】

【請求項1】

メモリ・デバイス内の外部磁界を補償するための方法であって、
少なくとも１つの外部磁界感知要素をメモリ・セルの少なくとも１つのアレイに隣接して位置付けることであって、書き込みドライバが、前記少なくとも１つの外部磁界感知要素、およびメモリ・セルの前記少なくとも１つのアレイと電気的に通信し、前記少なくとも１つの外部磁界感知要素が、ビット・セル磁気トンネル接合へのビット・セル・アクセス・トランジスタとは異なるバイアス条件を有するウォッチ・セル磁気トンネル接合へのウォッチ・セル・アクセス・トランジスタを含むウォッチ・セルである、前記位置付けることと、
外部磁界の存在を示す信号について前記少なくとも１つの外部磁界感知要素を監視することと、
前記書き込みドライバを調節することによってメモリ・セルの前記少なくとも１つのアレイへの書き込み電流を調整することと、
を含む、方法。

【請求項2】

メモリ・セルの前記アレイが、ビット・セル磁気トンネル接合（ＭＴＪ）を有するビット・セルを含む、請求項１に記載の方法。

【請求項3】

前記ウォッチ・セルが、前記ビット・セル磁気トンネル接合（ＭＴＪ）よりも大きい直径を有するウォッチ・セル磁気トンネル接合（ＭＴＪ）構造体を含む、請求項１に記載の方法。

【請求項4】

前記ウォッチ・セルが、前記ビット・セル磁気トンネル接合（ＭＴＪ）の異方性磁界（Ｈｋ）特性とは異なる異方性磁界（Ｈｋ）特性を有するウォッチ・セル磁気トンネル接合を含む、請求項１に記載の方法。

【請求項5】

前記ウォッチ・セルが、ビット・セル磁気トンネル接合へのビット・セル・アクセス・トランジスタとは異なる寸法を有するウォッチ・セル磁気トンネル接合へのウォッチ・セル・アクセス・トランジスタを含む、請求項１に記載の方法。

【請求項6】

外部磁界の存在を示す信号について前記少なくとも１つの外部磁界感知要素を監視することが、ビット・セルが実質的に同時に対応してプログラムされないときにウォッチ・セルのプログラミングを測定することを含む、請求項１～５のいずれか１項に記載の方法。

【請求項7】

外部磁界の存在を示す信号について前記少なくとも１つの外部磁界感知要素を監視することが、前記ウォッチ・セルの書き込み誤り率（ＷＥＲ）の変化を測定することを含む、請求項１～６のいずれか１項に記載の方法。

【請求項8】

前記外部磁界感知要素が磁界センサである、請求項１～７のいずれか１項に記載の方法。

【請求項9】

前記ウォッチ・セルがビット・セル・アレイのブロックの周辺に位置付けられている、請求項１～８のいずれか１項に記載の方法。

【請求項10】

メモリ・デバイス内の外部磁界を補償するための方法であって、
少なくとも１つのウォッチ・セルをメモリ・セルの少なくとも１つのアレイに隣接して位置付けることであって、書き込みドライバが、前記少なくとも１つのウォッチ・セル、およびメモリ・セルの前記少なくとも１つのアレイと電気的に通信し、前記ウォッチ・セルが、ビット・セル磁気トンネル接合へのビット・セル・アクセス・トランジスタとは異なるバイアス条件を有するウォッチ・セル磁気トンネル接合へのウォッチ・セル・アクセス・トランジスタを含む、前記位置付けることと、
ベースライン書き込み誤り率からの書き込み誤り率（ＷＥＲ）の変動について前記少なくとも１つのウォッチ・セルを監視することであって、前記変動が外部磁界の存在を知らせる、前記監視することと、
前記少なくとも１つのウォッチ・セルを監視することによって測定された外部磁界を補償するよう前記書き込みドライバを調節することによってメモリ・セルの前記少なくとも１つのアレイへの書き込み電流を調整することと、
を含む、方法。

【請求項11】

メモリ・デバイスであって、
複数のメモリ・セル、およびメモリ・アレイの周辺のウォッチ・セルの少なくとも１つの補助グループを含むビット・セルの少なくとも１つのブロックであって、ウォッチ・セルの前記少なくとも１つの補助グループが前記複数のメモリ・セルの近傍における外部磁界を測定する、ビット・セルの前記少なくとも１つのブロックと、
少なくとも前記複数のメモリ・セルと電気的に通信する書き込みドライバ回路と、
ウォッチ・セルの前記少なくとも１つの補助グループが前記外部磁界を測定したときに記録するためのカウンタであって、前記カウンタが前記書き込みドライバ回路と電気的に通信し、前記書き込みドライバ回路の書き込みドライバが、前記外部磁界を補償するよう前記複数のメモリ・セルへの書き込み電流を調整する、前記カウンタと、
を備え、
前記ウォッチ・セルが、ビット・セル磁気トンネル接合へのビット・セル・アクセス・トランジスタとは異なるバイアス条件を有するウォッチ・セル磁気トンネル接合へのウォッチ・セル・アクセス・トランジスタを含む、メモリ・デバイス。

【請求項12】

前記複数のメモリ・セルが、ビット・セル磁気トンネル接合（ＭＴＪ）を有するビット・セルを含む、請求項１１に記載のメモリ・デバイス。

【請求項13】

前記ウォッチ・セルが、前記ビット・セル磁気トンネル接合（ＭＴＪ）よりも大きい直径を有するウォッチ・セル磁気トンネル接合（ＭＴＪ）構造体を含む、請求項１２に記載のメモリ・デバイス。

【請求項14】

前記ウォッチ・セルが、前記ビット・セル磁気トンネル接合（ＭＴＪ）の異方性磁界（Ｈｋ）特性とは異なる異方性磁界（Ｈｋ）特性を有するウォッチ・セル磁気トンネル接合を含む、請求項１２に記載のメモリ・デバイス。

【請求項15】

外部磁界の存在を示す信号について前記少なくとも１つのウォッチ・セルを監視することが、ビット・セルが実質的に同時に対応してプログラムされないときにウォッチ・セルのプログラミングを測定することを含む、請求項１１～１４のいずれか１項に記載のメモリ・デバイス。

【請求項16】

外部磁界の存在を示す信号について前記少なくとも１つのウォッチ・セルを監視することが、前記ウォッチ・セルの書き込み誤り率（ＷＥＲ）の変化を測定することを含む、請求項１１～１５のいずれか１項に記載のメモリ・デバイス。

【請求項17】

前記ウォッチ・セルがビット・セル・アレイのブロックの周辺に位置付けられている、請求項１１～１６のいずれか１項に記載のメモリ・デバイス。

【請求項18】

メモリ・デバイスであって、
複数のメモリ・セル、およびメモリ・アレイの周辺のウォッチ・セルの少なくとも１つの補助グループを含むビット・セルの少なくとも１つのブロックであって、ウォッチ・セルの前記少なくとも１つの補助グループが前記複数のメモリ・セルの近傍における外部磁界を測定し、前記複数のメモリ・セルが、ビット・セル磁気トンネル接合（ＭＴＪ）を有するビット・セルを含み、ウォッチ・セルの前記補助グループが、前記ビット・セル磁気トンネル接合（ＭＴＪ）よりも大きい直径を有する磁気トンネル接合（ＭＴＪ）構造体を含む、ビット・セルの前記少なくとも１つのブロックと、
少なくとも前記複数のメモリ・セルと電気的に通信する書き込みドライバ回路であって、前記書き込みドライバ回路の書き込みドライバが、前記外部磁界を補償するよう前記複数のメモリ・セルへの書き込み電流を調整する、前記書き込みドライバ回路と、
を備える、メモリ・デバイス。

【請求項19】

前記ウォッチ・セルがビット・セル・アレイのブロックの周辺に位置付けられている、請求項１８に記載のメモリ・デバイス。

【請求項20】

メモリ・デバイスであって、
複数のメモリ・セル、およびメモリ・アレイの周辺のウォッチ・セルの少なくとも１つの補助グループを含むビット・セルの少なくとも１つのブロックを備え、ウォッチ・セルの前記少なくとも１つの補助グループが前記複数のメモリ・セルの近傍における外部磁界を測定し、前記複数のメモリ・セルが、ビット・セル磁気トンネル接合（ＭＴＪ）を有するビット・セルを含み、前記ウォッチ・セルが、前記ビット・セル磁気トンネル接合（ＭＴＪ）の異方性磁界（Ｈｋ）特性とは異なる異方性磁界（Ｈｋ）特性を有するウォッチ・セル磁気トンネル接合を含み、ビット・セル磁気トンネル接合へのビット・セル・アクセス・トランジスタとは異なるバイアス条件を有するウォッチ・セル磁気トンネル接合へのウォッチ・セル・アクセス・トランジスタを含む、メモリ・デバイス。

【請求項21】

前記ウォッチ・セルがビット・セル・アレイのブロックの周辺に位置付けられている、請求項２０に記載のメモリ・デバイス。

【請求項22】

ウォッチ・セルの前記少なくとも１つの補助グループが前記外部磁界を測定したときに記録するためのカウンタをさらに備える、請求項２１に記載のメモリ・デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、概して、メモリ・デバイスに関し、より詳細には、磁気ランダム・アクセス・メモリ（ＭＲＡＭ：magnetic random access memory）、および書き込みドライバを含むそのレイアウト構造に関する。

【背景技術】

【0002】

磁気ランダム・アクセス・メモリ（ＭＲＡＭ）は、磁性体の極性変化に関連する抵抗変動を利用してデジタル情報を記憶する。場合によっては、外部磁界に対する感受性がＭＲＡＭの性能に悪影響を及ぼし得、これは回復不能な障害をもたらし得る。

【0003】

ＭＲＡＭ製品が外部磁界の存在下で動作することを可能にするための、費用のかかる複雑な遮蔽解決策が提案されている。データまたはメモリ動作を変更するであろう外部磁界の存在が検出された場合にチップの動作を停止するための他の解決策も提案されている。例えば、磁界センサを含む設計が提案されている。加えて、ウォッチ・セルがＭＲＡＭと共に組み込まれ得、この場合、ウォッチ・セルは、ＭＲＡＭビットよりも低いスイッチング磁界を有する磁気トンネル接合要素である。これらの設計では、システムは、外部磁界の存在を決定するためにウォッチ・セルの状態を定期的に読み出し、それに応じてＭＲＡＭの性能を調整する。このような解決策は高性能の適用のために許容可能になり得ないであろう。

【発明の概要】

【0004】

本発明の一実施形態によれば、メモリ・デバイス内の外部磁界を補償するための方法であって、少なくとも１つの外部磁界感知要素をメモリ・セルの少なくとも１つのアレイに隣接して位置付けることであって、書き込みドライバが、少なくとも１つの外部磁界感知要素、およびメモリ・セルの少なくとも１つのアレイと電気的に通信する、位置付けることを含む方法が提供される。本方法は、続いて、外部磁界の存在を示す信号について少なくとも１つの外部磁界感知要素を監視し、書き込みドライバを調節することによってメモリ・セルの少なくとも１つのアレイへの書き込み電流を調整する。書き込み電流を調整することによって、本方法は、メモリ・セルが外部磁界内で機能することを有利に可能にし、それに対して、以前の方法は、外部磁界が存在するとき、メモリ・セルの動作を中断した。

【0005】

実施形態によっては、メモリ・セルのアレイは、ビット・セル磁気トンネル接合（ＭＴＪ：magnetic tunnel junction）を有するビット・セルを含む。少なくとも１つの外部磁界感知要素は磁界センサまたはウォッチ・セルであり得る。例によっては、ウォッチ・セルは、ビット・セルに接近して位置付けられるという利点を有し、同様の処理を用いて形成され得る。ウォッチ・セルを提供するために、ビット・セル磁気トンネル接合（ＭＴＪ）よりも大きい直径を有するウォッチ・セル磁気トンネル接合（ＭＴＪ）構造体が提供され得る。これは、本明細書において説明される方法および構造体の一部の実施形態のみに当てはまることが留意される。他の例では、ウォッチ・セルは、ビット・セル磁気トンネル接合（ＭＴＪ）の異方性磁界（Ｈｋ）特性とは異なる異方性磁界（Ｈｋ）特性を有するウォッチ・セル磁気トンネル接合を含む。これらの例は、設計内へのそれらの統合を容易にする、ビット・セルと同様のジオメトリを有するという利点を有する。さらに他の実施形態では、ウォッチ・セルは、ビット・セル・アクセス・トランジスタよりも小さい書き込み電流を提供するように設計された、またはバイアスされたウォッチ・セル磁気トンネル接合へのウォッチ・セル・アクセス・トランジスタを含む。

【0006】

実施形態によっては、外部磁界の存在を示す信号について少なくとも１つの外部磁界感知要素を監視するステップは、ビット・セルが実質的に同時に対応してプログラムされないときにウォッチ・セルのプログラミングを測定することを含む。他の実施形態では、外部磁界の存在を示す信号について少なくとも１つの外部磁界感知要素を監視することは、ウォッチ・セルの書き込み誤り率（ＷＥＲ：write error rate）の変化を測定することを含む。

【0007】

別の実施形態では、メモリ・デバイス内の外部磁界を補償するための方法であって、少なくとも１つのウォッチ・セルをメモリ・セルの少なくとも１つのアレイに隣接して位置付けることであって、書き込みドライバが、少なくとも１つの外部磁界感知要素、およびメモリ・セルの少なくとも１つのアレイと電気的に通信する、位置付けることを含む方法が提供される。本方法は、ベースライン書き込み誤り率からの書き込み誤り率（ＷＥＲ）の変動について少なくとも１つのウォッチ・セルを監視することをさらに含む。本例では、ウォッチ・セルの書き込み誤り率の変動が外部磁界の存在を知らせる。本方法は、少なくとも１つのウォッチ・セルを監視することによって測定された外部磁界を補償するよう書き込みドライバを調節することによってメモリ・セルの少なくとも１つのアレイへの書き込み電流を調整する。

【0008】

本開示の別の態様では、外部磁界を検出し、外部磁界を補償しつつメモリ・セルが動作し続けることを可能にするよう書き込み電流を調整することを有利に可能にするメモリ・デバイスが提供される。一実施形態では、メモリ・デバイスは、複数のメモリ・セル、およびウォッチ・セルの少なくとも１つの補助列を含むビット・セルの少なくとも１つのブロックを含む。ウォッチ・セルの少なくとも１つの補助列は複数のメモリ・セルの近傍における外部磁界を測定する。メモリ・デバイスは、少なくとも複数のメモリ・セルと電気的に通信する書き込みドライバ回路をさらに含む。メモリ・デバイスは、ウォッチ・セルの少なくとも１つの補助列が外部磁界を測定したときに記録するためのカウンタをさらに含み、カウンタは書き込みドライバ回路と電気的に通信する。書き込みドライバ回路の書き込みドライバが、外部磁界を補償するよう複数のメモリ・セルへの書き込み電流を調整する。書き込み電流を調整することによって、本方法は、メモリ・セルが外部磁界内で機能することを有利に可能にし、それに対して、以前のデバイスは、外部磁界が存在するとき、メモリ・セルの動作を中断した。

【0009】

メモリ・デバイスの一実施形態では、複数のメモリ・セルは、ビット・セル磁気トンネル接合（ＭＴＪ）を有するビット・セルを含み、ウォッチ・セルは、ビット・セル磁気トンネル接合（ＭＴＪ）よりも大きい直径を有するウォッチ・セル磁気トンネル接合（ＭＴＪ）構造体を含む。別の実施形態では、ウォッチ・セルは、ビット・セル磁気トンネル接合（ＭＴＪ）の異方性磁界（Ｈｋ）特性とは異なる異方性磁界（Ｈｋ）特性を有するウォッチ・セル磁気トンネル接合を有する。さらに別の実施形態では、ウォッチ・セルは、ビット・セル・アクセス・トランジスタよりも小さい書き込み電流を提供するように設計された、またはバイアスされたウォッチ・セル磁気トンネル接合へのウォッチ・セル・アクセス・トランジスタを含む。

【0010】

ウォッチ・セルはビット・セル・アレイのブロックの補助列内に位置付けられ得る。これは、ウォッチ・セルがビット・セルと同時に処理され得ることを有利にもたらし、これはメモリ・デバイス内へのウォッチ・セルの統合を容易にする。ウォッチ・セルが、ビット・セルとは異なる直径を有する例において、ビット・セルはアレイの複数のブロック内に配置することができ、ビット・セル磁気トンネル接合（ＭＴＪ）よりも大きい直径を有するウォッチ・セルは、アレイの複数のブロック内のブロックごとに増加する変動の度合を有して補助行内に位置付けられる。

【0011】

別の態様では、複数のメモリ・セル、およびメモリ・アレイの周辺のウォッチ・セルの少なくとも１つの補助グループを含むビット・セルの少なくとも１つのブロックを含むメモリ・デバイスが提供される。ウォッチ・セルの少なくとも１つの補助グループは複数のメモリ・セルの近傍における外部磁界を測定する。複数のメモリ・セルは、ビット・セル磁気トンネル接合（ＭＴＪ）を有するビット・セルを含み、ウォッチ・セルの補助グループは、ビット・セル磁気トンネル接合（ＭＴＪ）よりも大きい直径を有する磁気トンネル接合（ＭＴＪ）構造体を含む。メモリ・デバイスは、少なくとも複数のメモリ・セルと電気的に通信する書き込みドライバ回路をさらに含み得る。書き込みドライバ回路の書き込みドライバが、外部磁界を補償するよう複数のメモリ・セルへの書き込み電流を調整する。実施形態によっては、ウォッチ・セルはビット・セル・アレイのブロックの周辺に位置付けられている。

【0012】

さらに別の態様では、複数のメモリ・セル、およびメモリ・アレイの周辺のウォッチ・セルの少なくとも１つの補助グループを含むビット・セルの少なくとも１つのブロックを含むメモリ・デバイスが提供される。ウォッチ・セルの少なくとも１つの補助グループは複数のメモリ・セルの近傍における外部磁界を測定する。複数のメモリ・セルは、ビット・セル磁気トンネル接合（ＭＴＪ）を有するビット・セルを含み、ウォッチ・セルは、ビット・セル磁気トンネル接合（ＭＴＪ）の異方性磁界（Ｈｋ）特性とは異なる異方性磁界（Ｈｋ）特性を有するウォッチ・セル磁気トンネル接合を含む。実施形態によっては、ウォッチ・セルはビット・セル・アレイのブロックの周辺に位置付けられている。

【0013】

これらおよび他の特徴および利点は、添付の図面に関連して読まれることになる、それらの例示的な実施形態の以下の詳細な説明から明らかになるであろう。

【0014】

以下の説明は添付の図を参照して好ましい実施形態の詳細を提供する。

【図面の簡単な説明】

【0015】

【図1】外部磁界の存在下におけるＭＲＡＭデバイスのビット誤り率（ＢＥＲ：bit error rate）の依存性を示すプロットである。

【図2】本開示の一実施形態に係る、書き込みドライバに結合された磁界検出回路の概略を示す概略図である。

【図3】本開示の一実施形態に係る、磁界補償が外部磁界の存在下におけるＭＲＡＭデバイスのビット誤り率（ＢＥＲ）をどのように軽減することができるのかを示すプロットである。

【図4】本開示の一実施形態に係る、外部磁界のないとき、および小さい印加磁界のあるときの書き込み電圧シュムーを示すプロットである。

【図5】本開示の一実施形態に係る、磁界検出回路の一実施形態を示すブロック図である。

【図6】本開示の一実施形態に係る、メモリ・セルとは異なる直径を有するウォッチ・セルを含む外部磁界を測定するための磁界検出回路を含むメモリ・セルのアレイ、および磁界補償をもたらすよう書き込み電圧を制御するための書き込みドライバ・コントローラの概略図である。

【図7】本開示の一実施形態に係るＭＲＡＭアレイの回路図である。

【図8】本開示の一実施形態に係る、「０」のビット・データ記憶値を提供する書き込み機能を提供するためのバイアスを示すＭＲＡＭアレイの回路図である。

【図9】本開示の一実施形態に係る、「１」のビット・データ記憶値を提供する書き込み機能を提供するためのバイアスを示すＭＲＡＭアレイの回路図である。

【図10】本開示の一実施形態に係る、読み出し機能のためのバイアスを示すＭＲＡＭアレイの回路図である。

【図11】本開示の一実施形態に係る、書き込み誤り率の変化を監視することによって外部磁界が検出されるメモリ・セルのアレイ、および磁界補償をもたらすよう書き込み電圧を制御するための書き込みドライバ・コントローラの概略図である。

【図12】本開示の一実施形態に係る、図３に示される印加の移動（application migration）のためのシステムを組み込むことができる処理システムを示すブロック図である。

【発明を実施するための形態】

【0016】

磁気ランダム・アクセス・メモリ（ＭＲＡＭ）・メモリは外部磁界に対して感受性を有し得、これはＭＲＡＭの性能に悪影響を及ぼし得、場合によっては、回復不能な障害をもたらし得ることが判明した。

【0017】

図１は、外部磁界の存在下におけるＭＲＡＭデバイスのビット誤り率（ＢＥＲ）の依存性を示すプロットである。ｙ軸はビット誤り率（ＢＥＲ）を表し、その一方で、ｘ軸は外部磁界の強度を示す。参照符号１０によって識別されるプロット線は、外部磁界の強度が増大させられるにつれて、ビット誤り率（ＢＥＲ）も増大することを示す。図１において提供されるデータは、アクセス・トランジスタおよびＭＴＪ（１Ｔ１ＭＴＪ）をアレイ内に有するセルを含むＭＲＡＭアーキテクチャの高速バージョンから生成される。ＭＴＪ要素は、層の積層体が、２つの強磁性層が薄い非磁性誘電体層によって分離された構成を有する、トンネル磁気抵抗（ＴＭＲ：tunneling magneto-resistance）効果に基づき得る。ＭＲＡＭデバイス内で、ＭＴＪ要素は、第１の導電線などの下部電極と、第２の導電線である上部電極との間に形成される。ＭＴＪ要素を形成するために後にパターニングされる層のＭＴＪ積層体は、シード層、強磁性基準（もしくは「ピン」）層、薄いトンネル・バリア層、強磁性「フリー」層、およびキャッピング層を順次に堆積させることによって、いわゆる「ボトムピン（bottom pinned）」構成で形成され得る。

【0018】

１つの種類のＭＲＡＭはスピン・トランスファ・トルク（ＳＴＴ：spin-transfer torque）ＭＲＡＭである。ＳＴＴ ＭＲＡＭは、活性要素を反転させるために磁界を用いる従来のＭＲＡＭをしのぐ、より低い電力消費およびより優れたスケーラビリティという利点を有する。ＳＴＴ ＭＲＡＭでは、スピン・トランスファ・トルクが、磁性フリー層の配向を反転させる（切り替える）ために用いられる。ＳＴＴ ＭＲＡＭは、磁性基準層、トンネル・バリア層、および磁性フリー層で構成された磁気トンネル接合（ＭＴＪ）ピラーを有する２端子デバイスを用いる。磁性基準層の磁化は一方向に固定され、ＭＴＪピラーに上方へ流された電流は磁性フリー層を磁性基準層に対して逆平行にし、その一方で、ＭＴＪピラーに下方へ流された電流は磁性フリー層を磁性基準層に対して平行にする。上方および下方はピン層の方向に対するものである。（どちらかの極性の）より小さい電流が、磁性基準層および磁性フリー層の相対配向に依存する、デバイスの抵抗を読み取るために用いられる。

【0019】

外部磁界の印加は磁気トンネル接合のエネルギー・バリアに影響を及ぼすことができ、スイッチング電圧を変化させる。図１に示されるように、磁気トンネル接合（ＭＴＪ）のスイッチング電圧を上昇させることはアレイ・レベルにおけるビット誤り率（ＢＥＲ）の増大をもたらすことになる。実施形態によっては、ビット誤りの数、すなわち、ビット誤り率（ＢＥＲ）が、誤り訂正符号（ＥＣＣ：Error Correction Code）の能力を超えて増大したとき、セルのＭＲＡＭ要素は、システム障害をもたらし得る、潜在的に訂正不能な誤りを発生し始めることになる。

【0020】

実施形態によっては、本開示の構造体および方法は、磁界検出回路を、ＭＲＡＭ要素を含むメモリ・アレイの書き込みドライバに結合することによって、外部磁界に対するＭＲＡＭメモリ・アレイの上述の感受性を克服する。実施形態によっては、磁界検出回路１５を用いることで、図２に示されるように、磁界検出回路１５によって記録された外部磁界の測定に基づいて、ドライバ回路、すなわち、書き込みドライバ２０への書き込み電圧が調整され得る。図２は、書き込みドライバ２０に結合された磁界検出回路１５の一実施形態を示す概略図である。書き込みドライバ２０は、メモリ・セル３０、例えば、磁気トンネル接合（メモリ要素３５）およびアクセス・トランジスタ４０へのデータの書き込みを遂行する。書き込みドライバ２０は、書き込み電流がどのようにＭＴＪを通して提供されるのか、およびデータを記憶する、ＭＴＪの磁性状態がどのように書き込まれるのかを制御する。書き込みドライバ２０は、メモリ・デバイスの読み出しおよび書き込み機能、ならびに磁界補償をもたらすための書き込み電流の印加を制御するように構成されたコマンドのための独自のハードウェア・プロセッサおよびメモリを含み得る。

【0021】

図３および図４は、外部磁界の測定に基づいて書き込み電圧を調整することによって磁界補償がどのように達成されるのかの例を示す。図３は、磁界補償が外部磁界の存在下におけるＭＲＡＭデバイスのビット誤り率（ＢＥＲ）をどのように軽減することができるのかを示すプロットである。図３に示されるプロットのｙ軸はビット誤り率（ＢＥＲ）を表し、その一方で、ｘ軸は外部磁界の強度を示す。図３における参照符号１０によって識別されるプロット線は、外部磁界の強度が増大させられるにつれて、ビット誤り率（ＢＥＲ）も増大することを示す。参照符号１１によって識別されるプロット点は、高い外部磁界がメモリ・セルに印加されたときの高いビット誤り率（ＢＥＲ）を示す。これは、外部磁界がメモリ・セルに印加され、磁界補償が発動されないときのメモリ・セルの通常動作を表す。上述されたように、本明細書において説明される方法および構造体は、メモリ・セルのビット誤り率（ＢＥＲ）を増大させる外部磁界を補償するよう書き込み電圧を調整する。参照符号１２によって識別されるプロット点は、外部磁界を補償するために書き込み電圧が増大させられたシナリオにおけるビット誤り率（ＢＥＲ）の低減を示す。参照符号１２を有するプロット点によって示されるように、書き込みドライバを通じて書き込み電圧を増大させることによって、外部磁界が存在するときのメモリ・セルのビット誤り率（ＢＥＲ）を、通常動作のレベル、すなわち、（プロット点１４によって示されるとおりの）外部磁界が存在しないときのビット誤り率（ＢＥＲ）と実質的に等しいレベルに回復する（低減する）ことができる。図３を参照すると、参照点１２は、メモリ・セルのためのビット誤り率（ＢＥＲ）が多数のビット誤りから実質的に少数のビット誤りに低減されたことを示す。

【0022】

図４は、本開示の一実施形態に係る、外部磁界のないとき、および小さい印加磁界のあるときの書き込み電圧シュムーを示すプロットである。図４を参照すると、参照符号４０１は、磁界が印加されていないときのアレイ書き込み特性のためのデータ点を表し、参照符号４０２は、記憶層の方向と実質的にそろった磁界が印加されたときのアレイ書き込み特性のためのデータ点を表す。磁界の存在は記憶層を安定させ、そのプログラミング電流を増大させ、書き込み特性を右へ移動させ、固定されたバイアス条件下においてメモリ誤り率を増大させる。

【0023】

図２を参照すると、外部磁界が磁界検出回路１５によって検出される。図５は、磁界検出回路１５の一実施形態を示すブロック図である。磁界検出回路１５は磁界センサ１７によって提供され得る。他の実施形態では、磁界検出回路１５は、磁気式位置および距離センサ、磁気近接スイッチ、磁気式力およびトルクセンサ、磁気式流量計、ならびに電流センサを含み得る。磁界センサ１７はメモリ・セル・アレイの近位に位置付けられている。磁界検出回路１５内に示されるリーダ１８、ウォッチ・セル１６、およびセンサ１７はシステム・バス１０２によって相互接続されている。システム・バス１０２は、図１２に示される処理システム４００との相互接続性を提供することができる。

【0024】

磁界検出回路１５はまた、ウォッチ・セル１６によって提供され得る。「ウォッチ・セル」は、外部磁界の検出のために用いられる磁気トンネル接合デバイスである。ウォッチ・セル１６はメモリ・セル（ビット・セルとも称される）の近位に位置付けられている。ウォッチ・セルは、外部磁界に応じた電気プログラミングの変化を記録するように設計されている。ウォッチ・セル１６の電気プログラミングの変化を検出することによって、外部磁界の存在が検出される。

【0025】

実施形態によっては、ウォッチ・セル１６は、メモリ・セル、例えば、ＭＲＡＭビットよりも低いスイッチング磁界を有する。他の実施形態では、メモリ・セル、例えば、ＭＲＡＭビットよりも低いスイッチング磁界を有するウォッチ・セルを提供するために、ウォッチ・セルは、メモリ・セルとは異なる異方性磁界（Ｈｋ）特性を有し得る。

【0026】

他の実施形態では、メモリ・セル３０の近傍における外部磁界を検出するためのウォッチ・セル１６を提供するために、ウォッチ・セル１６は、メモリ・セル３０よりも大きい直径を有するように構成され得る。ウォッチ・セル１６は、公称電圧条件下でバイアスされる、より大きい直径を有し得る。本例では、磁界が存在しない場合には、メモリ・セル３０と比べたときにより大きい直径のジオメトリを有するウォッチ・セル１６に印加される電流は、ウォッチ・セル１６をプログラムするに足るほど大きくないが、その同じレベルの電流はメモリ・セルをプログラムするであろう。さらに、外部磁界の存在にさらされたとき、ウォッチ・セル１６のうちの少なくとも一部は、以前はウォッチ・セル１６をプログラムするには不十分であったその同じ電流においてプログラムされることになる。本例では、外部磁界の存在を決定するために、プログラムされたセルの割合が監視される。それらのより大きい直径寸法のゆえにウォッチ・セル１６をプログラムするには十分でないことが分かっている電流にさらされたときに、ウォッチ・セル１６についてのプログラムされたセルの割合が閾値に達した場合、条件は、アレイ内の書き込みバイアスを調整することによる磁界補償を正当化する。

【0027】

別の実施形態では、磁界検出回路１５内のウォッチ・セル１６は、通常よりも低い電圧、例えば、１ｘ１０^－３の書き込み誤り率（ＷＥＲ）においてバイアスされるウォッチ・セル１６を採用する。本例では、外部磁界の存在を決定するために、誤り率が経時的に監視されることになり、書き込み誤り率（ＷＥＲ）を一定に保つよう書き込みバイアスが調整される。外部磁界の存在を決定するために書き込み誤り率（ＷＥＲ）が監視される、実施形態によっては、専用ウォッチ・セル１６のためのビットの追加のアレイが必要とされない。より高いビット誤り率（ＢＥＲ）点においてウォッチ・セルをバイアスすることによって、より少ない書き込みで磁界の存在を検出し、磁界検出回路の応答時間を改善することが可能である。

【0028】

上述の例の各々においては、感知要素、例えば、ウォッチ・セル１６、磁界センサ１７、または書き込み誤り率（ＷＥＲ）を測定するための要素、あるいは上述の感知要素の組み合わせが定期的に監視される。磁界検出回路１５の感知要素の定期的監視は、監視サイクルをスケジュールするクロックを含み得る、リーダ１８を用いて遂行され得る。リーダ１８はまた、少なくとも１つのハードウェア・プロセッサおよびメモリを含み得、メモリは、外部磁界の存在を決定する際にウォッチ・セル１６を監視するためにリーダ１８のハードウェア・プロセッサによって実行されるべき命令を記憶する。実施形態によっては、磁界検出回路１５はウォッチ・セルの状態を定期的に読み出し、外部磁界を示す乱れを探すことができる。

【0029】

図６は、メモリ・セルとは異なる直径を有するウォッチ・セルを含む外部磁界を測定するための磁界検出回路を含むメモリ・セルのアレイ、および磁界補償をもたらすよう書き込み電圧を制御するための書き込みドライバ・コントローラを示す。メモリ・アレイは、各々が１ビットのデータを記憶する、ビット・セルのアレイとして構築されている。図６に示されるアレイのメモリ・セルは磁気ランダム・アクセス・メモリ・セルであり得る。実施形態によっては、メモリ・セルは、アレイ内のアクセス・トランジスタおよびＭＴＪ（１Ｔ１ＭＴＪ）を有するセルを含むＭＲＡＭアーキテクチャを含む。アレイ内において、各ビット・セルはワード線およびビット線に接続されている。アドレス・ビットの組み合わせごとに、メモリは、その行内のビット・セルをアクティブにする単一のワード線をアサートする。

【0030】

図６を参照すると、複数のメモリ・バンク４０ａ、４０ｂ、４０ｃが示されており、各メモリ・バンク４０ａ、４０ｂ、４０ｃ内には、多くのビット・セル（ＢＣ：bit cell）・アレイ３０’が存在する。図６に示される実施形態では、各アレイ３０’は、メモリ・セル３０を提供するビット・セルよりも大きい直径またはそれらとは異なる異方性磁界（Ｈｋ）特性を有する磁気トンネル接合（ＭＴＪ）を有する補助列１５’を有し得る。補助列１５’は磁界検出回路１５のためのウォッチ・セル１６を提供する。図６に示される実施形態では、ウォッチ・セル１６は、ビット・セル（ＢＣ）・アレイ３０’と同じ条件を用いてバイアスされ得る。例によっては、ビット・セル（ＢＣ）・アレイのためのＭＴＪに対する補助列１５’内のウォッチ・セル１６のためのＭＴＪのより大きい直径のゆえに、補助列１５’内のウォッチ・セル１６は、切り替わる、例えば、プログラムされるために外部磁界の存在を必要とする。さらなる例では、ビット・セル（ＢＣ）・アレイのためのＭＴＪに対する補助列１５’内のウォッチ・セル１６のための異なる異方性磁界（Ｈｋ）特性のゆえに、補助列１５’内のウォッチ・セル１６は、切り替わる、例えば、プログラムされるために外部磁界の存在を必要とする。

【0031】

図６に示される実施形態では、３つのビット・セル（ＢＣ）・アレイ・ブロック３０’が存在することが留意される。本例は例示目的のためにのみ提供されており、本開示は本例のみに限定されることは意図されないことが留意される。例えば、任意の数のビット・セル（ＢＣ）・アレイ・ブロック３０’が、外部磁界補償をもたらす方法および構造体に採用され得る。

【0032】

図６を参照すると、実施形態によっては、補助列１５’内のウォッチ・セル１６が外部磁界に応じて切り替わっている、すなわち、プログラムされているのかどうかを決定するさらなる精度のために、切り替わったセルの割合を検出することになる多数決回路４５が存在する。多数決回路４５は、各ブロック（４０ａ、４０ｂ、４０ｃ）のウォッチ・セル読み出しデータから到来する「ｎ」個の入力を有する結合論理ゲートのセットを包含する。それは、その入力のうちの５０％超が真である場合、およびその場合にのみ真の「１」を返す１つの出力を有する。多数決回路の使用は、アレイからアレイ（３０’）へのプロセス変動を考慮することによって外部磁界検出の精度を増大させる。異なる多数決回路４５の出力に基づいて、図７に示されるように、書き込みドライバ・コントローラ２０’が書き込みドライバの電圧のシュムーを得る（shmoo）。書き込みドライバ・コントローラ２０’は、その入力（多数決回路から供給されたデジタルデータ）に固有の電圧値を出力する分圧器から成る。

【0033】

外部磁界の存在を決定するために、補助列１５’内のウォッチ・セルが監視され得る。ウォッチ・セルの直径／Ｈｋはブロック間で異なり得る。図６に示される実施形態では、ビット・セル（ＢＣ）・アレイの各々は、ビット・セル（ＢＣ）・アレイ内のメモリ・セル３０の直径からの異なる逸脱度を有する直径を有するウォッチ・セル１６を含む補助列１５’を含む。例えば、ビット・セル・アレイ３０’内のメモリ・セル３０は、公称直径（「ｎｏｍ Ｄｉａ」）と称され得る、同じ直径を有する磁気トンネル接合構造体（ＭＪＴ）を含み得る。図６に示される実施形態では、第１のブロック（ブロック０）の補助列１５’内のウォッチ・セル１６は、ビット・セル・アレイ３０’内のメモリ・セル３０の公称直径よりも差分値（Δ）だけ大きい直径を有する磁気トンネル接合（ＭＴＪ）を有する。ビット・セル（ＢＣ）・アレイの隣接ブロック４０ｂでは、補助列１５’内のウォッチ・セル１６は、ビット・セル・アレイ３０’内のメモリ・セルの公称直径よりも差分値（Δ）掛ける２だけ大きい直径を有する。すなわち、ウォッチ・セル１６は、公称直径・プラス・差分値の２倍（ｎｏｍ Ｄｉａ＋２Δ）の直径を有する。ビット・セル（ＢＣ）・アレイの次のブロック４０ｃでは、補助列１５’内のウォッチ・セル１６は、ビット・セル・アレイ３０’内のメモリ・セルの公称直径よりも差分値（Δ）掛ける３だけ大きい直径を有する。すなわち、ウォッチ・セル１６は、公称直径・プラス・差分値の３倍（ｎｏｍ Ｄｉａ＋３Δ）の直径を有する。本例では、全てのブロックのウォッチ・セルは外部磁界のより高い値を検出することになる。直径の差が大きいほど、ウォッチ・セル１６をプログラムするために必要とされる外部磁界は大きくなる。

【0034】

図６を参照すると、書き込みドライバ制御回路２０’が、各ブロック４０ａ、４０ｂ、４０ｃからの多数決回路４５からの入力に基づいて書き込みドライバ２０を動的に調節することによって書き込み電流を調整することになる。図４に示されるように、例えば、「０」の書き込みを試みる際に、磁界が書き込み状態の方向と反対に印加されたが、磁界が「１」の状態を安定させているときには、書き込み電流が増大させられる必要がある。この場合には、多数決回路は、ビットが「１」の状態に切り替わっていることを検出する。

【0035】

図７～図１０は、ＭＲＡＭアレイ、例えば、ブロック４０ａ、４０ｂ、４０ｃ内のメモリ・セル３０、および書き込みドライバ・コントローラに関連したバイアスのいくつかの実施形態を示す。図７は、図６に示されるブロック内で採用されるとおりのＭＲＡＭアレイの一実施形態の回路図である。メモリ・セル３０は磁気トンネル接合（ＭＪＴ）３５および１つまたは複数のアクセス・トランジスタ４０を含む。各メモリ・セル３０はビット線に関連付けられている。ＭＲＡＭアレイおよびオン・ピッチ・ビット線（on pitch bit line）（ＢＬ：bit line）／ソース線（ＳＬ：source line）スイッチは、単一のビット線（ＢＬ）およびセンス線（ＳＬ：sense line）の組み合わせに対応する。ワード線（ＷＬ：word line）は磁気トンネル接合へのアクセス・トランジスタと連通している。図７に示される実施形態では、補助列１５’は、以上においてブロック４０ａの説明とともに説明されたように、公称直径・プラス・差分を有するウォッチ・セルを含む。

【0036】

図７をなおも参照すると、ＭＲＡＭアレイは、ビット線多重化（ＢＬ ＭＵＸＩＮＧ）５５およびセンス線多重化（ＳＬ ＭＵＸＩＮＧ）６０のための回路をさらに含む。多重化は、異なる時点または速度において共通伝送線を通じて１つまたは複数の信号を送信する動作を説明し、それゆえ、その場合、まさにそれを行うためのデバイスはマルチプレクサと呼ばれる。マルチプレクサは、「ＭＵＸ」と短縮され、制御信号の適用によって単一の共通出力線を通じていくつかの入力線のうちの１つを切り替えるように設計された結合論理回路である。図示の実施形態では、ＭＵＸは、電圧または電流入力を単一の出力にまで切り替えるためのＭＯＳＦＥＴまたはリレーを含む。

【0037】

ビット線多重化（ＢＬ ＭＵＸＩＮＧ）５５およびセンス線多重化（ＳＬ ＭＵＸＩＮＧ）６０のための回路は書き込みドライバ・コントローラ２０’と電気的に通信する。書き込みドライバ・コントローラ２０’は、アレイのブロック４０ａ、４０ｂ、４０ｃの各々のための多数決回路４５からの入力を受信する。書き込みドライバ・コントローラ２０’は、各ブロック４０ａ、４０ｂ、４０ｃからの多数決回路４５からの入力に基づいて書き込みドライバ２０を動的に調節することによって書き込み電流を調整することになる。

【0038】

図８～図１０は、図７に示されるアレイが、メモリの書き込みおよび読み出しの機能を提供し、ウォッチ・セル１６を含む補助列１５’が外部磁流について監視していることを提供するために、どのようにバイアスされるのかを示す。

【0039】

図８は、「０」のビット・データ記憶値を提供する書き込み機能を提供するためのバイアスを示すＭＲＡＭアレイの回路図である。図８では、単一の書き込み線（ＷＬ）が選択され、電圧は、ＷＬアクティブ化電圧と等しくなるように設定される。ビット線多重化（ＢＬ ＭＵＸＩＮＧ）５５のための回路は厚いＯＸ電界効果トランジスタ（thick OX field effect transistor）（ＷＲ０ＢＩＡＳ）によるバイアスであり、選択線多重化（ＳＬ ＭＵＸＩＮＧ）は、低に強制するように設定されている。アレイの非選択部分は領域７０ａ、７０ｂによって識別される。書き込みドライバ・コントローラ２０’は、「０」を書き込むための上述の条件を設定する。上述されたように、書き込みドライバ制御回路２０’は、外部磁界の存在を補償するために各ブロック４０ａ、４０ｂ、４０ｃからの多数決回路４５からの入力に基づいて書き込みドライバ２０を動的に調節することによって書き込み電流を調整することになる。

【0040】

図９は、「１」のビット・データ記憶値を提供する書き込み機能を提供するためのバイアスを示すＭＲＡＭアレイの回路図である。図９では、単一の書き込み線（ＷＬ）が選択され、電圧は、ＷＬアクティブ化電圧と等しくなるように設定される。ビット線多重化（ＢＬ ＭＵＸＩＮＧ）５５のための回路は、低に強制するように設定され、選択線多重化（ＳＬ ＭＵＸＩＮＧ）は厚いＯＸ電界効果トランジスタ（ＷＲ１ＢＩＡＳ）によるバイアスである。アレイの非選択部分は領域７０ｃ、７０ｄによって識別される。書き込みドライバ・コントローラ２０’は、「１」を書き込むための上述の条件を設定する。上述されたように、書き込みドライバ制御回路２０’は、外部磁界の存在を補償するために各ブロック４０ａ、４０ｂ、４０ｃからの多数決回路４５からの入力に基づいて書き込みドライバ２０を動的に調節することによって書き込み電流を調整することになる。

【0041】

図１０は、本開示の一実施形態に係る、読み出し機能のためのバイアスを示すＭＲＡＭアレイの回路図である。図１０では、単一の書き込み線（ＷＬ）が選択され、電圧は、ＷＬアクティブ化電圧と等しくなるように設定される。ビット線多重化（ＢＬ ＭＵＸＩＮＧ）５５のための回路は、低に強制するように設定され、選択線多重化（ＳＬ ＭＵＸＩＮＧ）はセンス増幅器に接続される。アレイの非選択部分は領域７０ｅ、７０ｄによって識別される。書き込みドライバ・コントローラ２０’は読み出しのための上述の条件を設定する。

【0042】

図１１は、メモリ・セルの存在下で外部磁界が感知され、外部磁界を補償するよう書き込み電圧が調整される、本開示の別の実施形態を示す。図１１は、書き込み誤り率の変化を監視することによって外部磁界が検出されるメモリ・セルのアレイの概略図である。図７に示される実施形態と同様に、図１１に示されるメモリ・バンクは多くのＢＣアレイを包含する。全てのアレイは、公称サイズのＭＴＪを有し、別個の書き込み経路に電気接続された補助列１５’を有する。本実施形態では、ウォッチ・セルは、アレイのブロック４０ａ、４０ｂ、４０ｃ内のビット・セルと比べて公称以下の（sub nominal）条件においてバイアスされる。実施形態によっては、カウンタ６０が、ウォッチ・セルのＷＥＲ誤り率を監視するために用いられ、定期的にリセットされる。例えば、カウンタ６０は１００～１０００回の書き込みサイクルごとにＷＥＲ誤り率を監視し得る。図１１に示される実施形態では、ＷＥＲ誤り率が外部磁界の存在を示すとき、書き込みドライバ制御回路は、カウンタの出力に基づいて書き込みドライバを動的に調節することによって書き込み電流を調整することになる。

【0043】

さらに別の実施形態では、代替的実施形態はウォッチ・セルへのアクセス・トランジスタを縮小するであろう。アクセス・トランジスタを縮小することによって、チャネル長が減少させられ、ＭＴＪに提供される書き込みバイアスが低減される。したがって、ＢＣアレイおよびウォッチ・セル・アレイのために同じバイアス条件を用いることは、ウォッチ・セル・アレイについてより高いＢＥＲをもたらすことになる。本実施形態の動作モードは以前の実施形態と同様であるが、ウォッチ・セルのためのバイアス条件を特別に調節する必要がないため、それはさらなる単純性をもたらす。ウォッチ・セル１６の磁気トンネル接合のプログラミングを感知したことに応じて、書き込みドライバ制御回路は、外部磁界を補償するよう書き込みドライバ２０を動的に調節することによって書き込み電流を調整することができる。

【0044】

本開示の方法およびシステムは、たとえ、磁界が検出されたときでも、チップの連続動作を有利に可能にする。書き込みドライバに結合された磁界検出デバイスを含む回路設計は、チップ誤り率に対する外部磁界の影響を相殺するようプログラミング電圧を調整することになる。

【0045】

加えて、図２および図５に示される磁界検出回路１５および書き込みドライバ２０（参照符号３００を用いてまとめて識別される）は、図１２に示される処理システム４００内に統合され得る。処理システム４００は、システム・バス１０２を介して他の構成要素に動作可能に結合された少なくとも１つのプロセッサ（ＣＰＵ）１０４を含む。キャッシュ１０６、リード・オンリー・メモリ（ＲＯＭ：Read Only Memory）１０８、ランダム・アクセス・メモリ（ＲＡＭ：Random Access Memory）１１０、入力／出力（Ｉ／Ｏ：input/output）アダプタ１２０、サウンド・アダプタ１３０、ネットワーク・アダプタ１４０、ユーザ・インターフェース・アダプタ１５０、およびディスプレイ・アダプタ１６０がシステム・バス１０２に動作可能に結合されている。バス１０２は、本明細書において説明されることになる複数の構成要素を相互接続する。

【0046】

図１２に示される処理システム４００は第１の記憶デバイス１２２および第２の記憶デバイス１２４をさらに含み得、それらは、Ｉ／Ｏアダプタ１２０によってシステム・バス１０２に動作可能に結合されている。記憶デバイス１２２および１２４は、ディスク記憶デバイス（例えば、磁気または光ディスク記憶デバイス）、固体磁気デバイスなどのうちの任意のものであることができる。記憶デバイス１２２および１２４は同じ種類の記憶デバイスまたは異なる種類の記憶デバイスであることができる。

【0047】

スピーカ１３２がサウンド・アダプタ１３０によってシステム・バス１０２に動作可能に結合されている。トランシーバ１４２がネットワーク・アダプタ１４０によってシステム・バス１０２に動作可能に結合されている。表示デバイス１６２がディスプレイ・アダプタ１６０によってシステム・バス１０２に動作可能に結合されている。

【0048】

第１のユーザ入力デバイス１５２、第２のユーザ入力デバイス１５４、および第３のユーザ入力デバイス１５６がユーザ・インターフェース・アダプタ１５０によってシステム・バス１０２に動作可能に結合されている。ユーザ入力デバイス１５２、１５４、および１５６は、キーボード、マウス、キーパッド、画像取り込みデバイス、運動感知デバイス、マイクロフォン、上記のデバイスのうちの少なくとも２つの機能性を組み込んだデバイスなどのうちの任意のものであることができる。無論、本発明の思想を維持しつつ他の種類の入力デバイスを用いることもできる。ユーザ入力デバイス１５２、１５４、および１５６は同じ種類のユーザ入力デバイスまたは異なる種類のユーザ入力デバイスであることができる。ユーザ入力デバイス１５２、１５４、および１５６は、システム４００へ、およびシステム４００から情報を入力および出力するために用いられる。

【0049】

無論、処理システム４００はまた、当業者によって容易に企図されるように、他の要素（図示せず）を含むとともに、特定の要素を省略し得る。例えば、当業者によって容易に理解されるように、様々な他の入力デバイスまたは出力デバイスあるいはその両方が処理システム４００内にその特定の実装形態に応じて含まれ得る。例えば、様々な種類の無線または有線あるいはその両方の入力デバイスまたは出力デバイスあるいはその両方が用いられ得る。さらに、当業者によって容易に理解されるように、様々な構成による、追加のプロセッサ、コントローラ、メモリなども利用され得る。処理システム４００のこれらおよび他の変形例は、本明細書において提供される本発明の教示を所与として当業者によって容易に企図される。

【0050】

本明細書において用いるとき、用語「ハードウェア・プロセッサ・サブシステム」または「ハードウェア・プロセッサ」は、協働して１つまたは複数の特定のタスクを遂行するプロセッサ、メモリ、ソフトウェア、またはこれらの組み合わせを指すことができる。有用な実施形態では、ハードウェア・プロセッサ・サブシステムは１つまたは複数のデータ処理要素（例えば、論理回路、処理回路、命令実行デバイス等）を含むことができる。１つまたは複数のデータ処理要素は、中央処理装置、グラフィック処理装置、または別個のプロセッサもしくはコンピューティング要素ベースのコントローラ（例えば、論理ゲート等）、あるいはその組み合わせ内に含まれ得る。ハードウェア・プロセッサ・サブシステムは１つまたは複数のオンボード・メモリ（例えば、キャッシュ、専用メモリ・アレイ、リード・オンリー・メモリ等）を含むことができる。実施形態によっては、ハードウェア・プロセッサ・サブシステムは、オンもしくはオフ・ボードであることができるか、またはハードウェア・プロセッサ・サブシステム（例えば、ＲＯＭ、ＲＡＭ、基本入出力システム（ＢＩＯＳ：basic input/output system）等）による使用のための専用であることができる１つまたは複数のメモリを含むことができる。

【0051】

実施形態によっては、ハードウェア・プロセッサ・サブシステムは１つまたは複数のソフトウェア要素を含み、それらを実行することができる。１つまたは複数のソフトウェア要素は、オペレーティング・システム、または１つまたは複数のアプリケーション、または指定された結果を達成するための特定のコード、あるいはその組み合わせを含むことができる。

【0052】

他の実施形態では、ハードウェア・プロセッサ・サブシステムは、指定された結果を達成するための１つまたは複数の電子処理機能を遂行する専用の特殊回路機構を含むことができる。このような回路機構は、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ：application-specific integrated circuit）、ＦＰＧＡ、またはＰＬＡ、あるいはその組み合わせを含むことができる。

【0053】

ハードウェア・プロセッサ・サブシステムのこれらおよび他の変形例も本発明の実施形態に従って企図される。

【0054】

本発明の態様は、本明細書において、本発明の実施形態に係る方法、装置（システム）、およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照して説明されている。フローチャート図またはブロック図あるいはその両方の各ブロック、ならびにフローチャート図またはブロック図あるいはその両方内のブロックの組み合わせは、コンピュータ可読プログラム命令によって実施され得ることが理解されるであろう。

【0055】

これらのコンピュータ可読プログラム命令は、コンピュータまたは他のプログラム可能データ処理装置のプロセッサを介して実行する命令が、フローチャートまたはブロック図あるいはその両方のブロックまたはブロック群において指定された機能／行為を実施するための手段を生み出すように、コンピュータ、または機械を作り出すための他のプログラム可能データ処理装置のプロセッサに提供され得る。これらのコンピュータ可読プログラム命令はまた、内部に記憶された命令を有するコンピュータ可読記憶媒体が、フローチャートまたはブロック図あるいはその両方のブロックまたはブロック群において指定された機能／行為の態様を実施する命令を含む製造品を含むように、コンピュータ、プログラム可能データ処理装置、または他のデバイス、あるいはその組み合わせを特定の仕方で機能するように仕向けることができるコンピュータ可読記憶媒体内に記憶され得る。

【0056】

コンピュータ可読プログラム命令はまた、コンピュータ、他のプログラム可能装置、または他のデバイス上で実行する命令が、フローチャートまたはブロック図あるいはその両方のブロックまたはブロック群において指定された機能／行為を実施するように、コンピュータ、他のプログラム可能データ処理装置、または他のデバイス上にロードされ、一連の動作ステップを、コンピュータ、他のプログラム可能装置、または他のデバイス上で遂行させ、コンピュータ実施プロセスを作り出し得る。

【0057】

図面におけるフローチャートおよびブロック図は、本発明の様々な実施形態に係るシステム、方法、およびコンピュータ・プログラム製品の可能な実装形態のアーキテクチャ、機能性、および動作を示す。この点に関して、フローチャートまたはブロック図における各ブロックは、指定された論理機能を実施するための１つまたは複数の実行可能命令を含む、命令のモジュール、セグメント、または部分を表し得る。いくつかの代替的実装形態では、ブロック内に記された機能は、図面に記された順序に従わずに生じてもよい。例えば、連続して示された２つのブロックは、実際には、１つのステップとして果たされ、同時に、実質的に同時に、部分的もしくは完全に時間的に重なる仕方で実行されてもよく、またはブロックは、時として、含まれる機能性に依存して、逆の順序で実行されてもよい。また、ブロック図またはフローチャート図あるいはその両方の各ブロック、ならびにブロック図またはフローチャート図あるいはその両方におけるブロックの組み合わせは、指定された機能もしくは行為を遂行するか、あるいは専用ハードウェアおよびコンピュータ命令の組み合わせを実行する専用ハードウェア・ベースのシステムによって実施され得ることにも留意されたい。

【0058】

本明細書における、本発明の「一実施形態（one embodiment）」、または「一実施形態（an embodiment）」、ならびに他のそれらの変形への言及は、実施形態に関連して説明される特定の特徴、構造、特性等が本発明の少なくとも１つの実施形態に含まれることを意味する。それゆえ、本明細書全体を通して様々な場所において出現する、表現「一実施形態では（in one embodiment）」、または「一実施形態では（in an embodiment）」、また、任意の他の変形の出現は、必ずしも全て同じ実施形態に言及しているわけではない。

【0059】

例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」および「ＡおよびＢのうちの少なくとも一方」の場合における、以下の「／」、「～または～あるいはその両方（and/or）」、および「～のうちの少なくとも一方」のうちのいずれかの使用は、第１の列挙された選択肢（Ａ）のみの選択、あるいは第２の列挙された選択肢（Ｂ）のみの選択、あるいは両方の選択肢（ＡおよびＢ）の選択を包含することが意図されることを理解されたい。さらなる例として、「Ａ、Ｂ、またはＣ、あるいはその組み合わせ」および「Ａ、Ｂ、およびＣのうちの少なくとも１つ」の場合には、このような表現法は、第１の列挙された選択肢（Ａ）のみの選択、あるいは第２の列挙された選択肢（Ｂ）のみの選択、あるいは第３の列挙された選択肢（Ｃ）のみの選択、あるいは第１および第２の列挙された選択肢（ＡおよびＢ）のみの選択、あるいは第１および第３の列挙された選択肢（ＡおよびＣ）のみの選択、あるいは第２および第３の列挙された選択肢（ＢおよびＣ）のみの選択、あるいは全ての３つの選択肢（ＡおよびＢおよびＣ）の選択を包含することが意図される。これは、本技術分野および関連技術分野における当業者によって容易に明らかであるように、列挙された数の項目のために拡張され得る。

【0060】

（限定ではなく例示を意図された）磁界補償性能を有する書き込みドライバを用いるシステムおよび方法の好ましい実施形態を説明したが、上述の教示に鑑みて当業者によって変更および変形が行われ得ることが留意される。したがって、添付の請求項によって輪郭が描かれるとおりの本発明の範囲内に含まれる変更が、開示された特定の実施形態において行われ得ることを理解されたい。以上、詳細を伴う、および特許法によって特に必要とされる、本発明の態様を説明したが、特許状によって請求され、保護を望まれるものは添付の請求項に記載されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】