特許 7649902 半導体記憶装置及びその制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2025-03-12

(45)【発行日】2025-03-21

(54)【発明の名称】半導体記憶装置及びその制御方法

(51)【国際特許分類】

   G11C 7/10 20060101AFI20250313BHJP

   G11C 11/4093 20060101ALI20250313BHJP

   H03K 19/0175 20060101ALI20250313BHJP

【ＦＩ】

G11C7/10 405

G11C11/4093 150

H03K19/0175 290

【請求項の数】 14

(21)【出願番号】P 2024050818

(22)【出願日】2024-03-27

【審査請求日】2024-03-27

(73)【特許権者】

【識別番号】512167426

【氏名又は名称】華邦電子股▲ふん▼有限公司

【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】道岡 義久

【審査官】豊田 真弓

(56)【参考文献】

【文献】特開２０２１－０３４０８４（ＪＰ，Ａ）

【文献】特開２００９－０２１７０５（ＪＰ，Ａ）

【文献】特開２０２１－１８５６４８（ＪＰ，Ａ）

【文献】米国特許第１０９１７０９３（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２０１５／０３６４１７７（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ７／１０

Ｇ１１Ｃ １１／４０９３

Ｈ０３Ｋ １９／０１７５

(57)【特許請求の範囲】

【請求項1】

キャリブレーションパッドを介して共通の外部抵抗に接続された複数のメモリダイと、
前記複数のメモリダイのうち第１メモリダイに対してプルアップキャリブレーションを行う間に前記複数のメモリダイのうち前記第１メモリダイとは異なる１つ以上の第２メモリダイに対してプルダウンキャリブレーションを行い、前記第２メモリダイに対してプルアップキャリブレーションを行う間に前記第１メモリダイに対してプルダウンキャリブレーションを行うように制御する制御部と、を備える、
半導体記憶装置。

【請求項2】

前記複数のメモリダイの各々は、
第１制御信号及び前記外部抵抗の抵抗値に基づいて第１電圧を生成するプルアップキャリブレーション部と、
前記第１制御信号及び第２制御信号に基づいて第２電圧を生成するプルダウンキャリブレーション部と、
プルアップキャリブレーションが行われる場合に、前記第１電圧と基準電圧との比較によって得られる第１比較結果に基づいて前記第１制御信号を生成し、プルダウンキャリブレーションが行われる場合に、前記第１電圧と前記第２電圧との比較によって得られる第２比較結果に基づいて前記第２制御信号を生成する生成部と、を備える、
請求項１に記載の半導体記憶装置。

【請求項3】

前記制御部は、
前記第１メモリダイに対してプルアップキャリブレーションを行う場合に、前記第１メモリダイの前記プルアップキャリブレーション部を動作させると共に前記第２メモリダイの前記プルダウンキャリブレーション部を動作させるように制御することによって、前記第１メモリダイにおいて生成された前記第１制御信号を用いて前記第２メモリダイに対してプルダウンキャリブレーションを行う、
請求項２に記載の半導体記憶装置。

【請求項4】

前記制御部は、
前記第１メモリダイに対してプルダウンキャリブレーションを行う場合に、前記第１メモリダイの前記プルダウンキャリブレーション部を動作させると共に前記第２メモリダイの前記プルアップキャリブレーション部を動作させるように制御することによって、前記第２メモリダイにおいて生成された前記第１制御信号を用いて前記第１メモリダイに対してプルダウンキャリブレーションを行う、
請求項２に記載の半導体記憶装置。

【請求項5】

前記プルアップキャリブレーション部は、
動作電圧に接続された第１端子と、前記キャリブレーションパッドに接続された第２端子と、前記第１制御信号が入力される制御端子と、を含む第１トランジスタであって、前記第１制御信号に基づいて抵抗値を調整する第１トランジスタを備える、
請求項２に記載の半導体記憶装置。

【請求項6】

前記制御部は、
前記第１メモリダイに対してプルアップキャリブレーションを行う場合に、前記第１メモリダイの前記第１トランジスタを動作させると共に前記第２メモリダイの前記第１トランジスタの動作を停止させるように制御する、
請求項５に記載の半導体記憶装置。

【請求項7】

前記第１トランジスタはＰ型トランジスタである、
請求項５に記載の半導体記憶装置。

【請求項8】

前記プルダウンキャリブレーション部は、
動作電圧に接続された第１端子と、前記第１制御信号が入力される制御端子と、を含む第２トランジスタであって、前記第１制御信号に基づいて抵抗値を調整する第２トランジスタと、
接地電圧に接続された第１端子と、前記第２トランジスタの第２端子に接続された第２端子と、前記第２制御信号が入力される制御端子と、を含む第３トランジスタであって、前記第２制御信号に基づいて抵抗値を調整する第３トランジスタと、を備え、
前記第２トランジスタはＰ型トランジスタであり、前記第３トランジスタはＮ型トランジスタである、
請求項２に記載の半導体記憶装置。

【請求項9】

前記制御部は、
前記第１メモリダイに対してプルアップキャリブレーションを行う場合に、前記第１メモリダイの前記第３トランジスタの動作を停止させると共に前記第２メモリダイの前記第２トランジスタの動作を停止させるように制御する、
請求項８に記載の半導体記憶装置。

【請求項10】

前記制御部は、
前記第１メモリダイに対してプルダウンキャリブレーションを行う場合に、前記第１メモリダイの前記第２トランジスタの動作を停止させると共に前記第２メモリダイの前記第３トランジスタの動作を停止させるように制御する、
請求項８に記載の半導体記憶装置。

【請求項11】

前記第２トランジスタの第２端子は、前記キャリブレーションパッドとは異なる他のパッドに接続されており、
前記複数のメモリダイの各々の前記他のパッドは、互いに接続されている、
請求項８に記載の半導体記憶装置。

【請求項12】

外部抵抗を共有するメモリダイのセットが異なる外部抵抗毎に設けられている場合に、
前記制御部は、
前記メモリダイのセットの各々の前記第１メモリダイに対してプルアップキャリブレーションを行う間に前記メモリダイのセットの各々の前記第２メモリダイに対してプルダウンキャリブレーションを行い、前記メモリダイのセットの各々の前記第２メモリダイに対してプルアップキャリブレーションを行う間に前記メモリダイのセットの各々の前記第１メモリダイに対してプルダウンキャリブレーションを行うように制御する、
請求項１に記載の半導体記憶装置。

【請求項13】

前記制御部は、
Ｎ（Ｎは３以上の整数）個のメモリダイのうち第ｉ（ｉは１以上Ｎ－２以下の整数）メモリダイに対してプルアップキャリブレーションを行う間に第ｉ＋１メモリダイに対してプルダウンキャリブレーションを行い、前記第ｉ＋１メモリダイに対してプルアップキャリブレーションを行う間に第ｉ＋２メモリダイに対してプルダウンキャリブレーションを行い、第Ｎメモリダイに対してプルアップキャリブレーションを行う間に第１メモリダイに対してプルダウンキャリブレーションを行うように制御する、
請求項１に記載の半導体記憶装置。

【請求項14】

半導体記憶装置の制御方法であって、
前記半導体記憶装置は、
キャリブレーションパッドを介して共通の外部抵抗に接続された複数のメモリダイを備え、
前記半導体記憶装置の制御部が、
前記複数のメモリダイのうち第１メモリダイに対してプルアップキャリブレーションを行う間に前記複数のメモリダイのうち前記第１メモリダイとは異なる１つ以上の第２メモリダイに対してプルダウンキャリブレーションを行い、前記第２メモリダイに対してプルアップキャリブレーションを行う間に前記第１メモリダイに対してプルダウンキャリブレーションを行うように制御するステップを実行する、
半導体記憶装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置及びその制御方法に関する。

【背景技術】

【0002】

従来の半導体記憶装置では、伝送路のインピーダンスと出力回路の出力インピーダンスとを整合させるために、例えばＺＱキャリブレーション等のインピーダンスキャリブレーションを実行するものが知られている（例えば、特許文献１）。また、従来の半導体記憶装置では、製造コストを低減するために、ＺＱ端子及び外部抵抗を複数のメモリダイで共有するように構成されたものも知られている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２００７－１２３９８７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、従来の半導体記憶装置においてＺＱキャリブレーションを行う場合には、先にプルアップキャリブレーションを行ってプルアップコードを最適化し、そのプルアップコードを用いてプルダウンキャリブレーションを行ってプルダウンコードを最適化するようになっている。これにより、ＺＱ端子及び外部抵抗が複数のメモリダイで共有される半導体記憶装置においてＺＱキャリブレーションを行う場合には、図１に示すように、各メモリダイ間でインピーダンスキャリブレーションの開始タイミングをずらす必要があることから、メモリダイの数の増加に応じてインピーダンスキャリブレーションの処理時間が長期化する虞がある。例えば、図１に示す例では、メモリダイの数をＮ（Ｎは２以上の整数）とし、プルアップキャリブレーション及びプルダウンキャリブレーションの各々の処理時間をｔ（ｔ＞０）とした場合、半導体記憶装置におけるインピーダンスキャリブレーションの処理時間は、（Ｎ＋１）ｔで表される。

【0005】

本発明は上記課題に鑑みてなされたものであり、外部抵抗に複数のメモリダイが接続されている場合に、インピーダンスキャリブレーションの処理時間を短縮することの可能な半導体記憶装置及びその制御方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記課題を解決するために、本発明は、キャリブレーションパッドを介して共通の外部抵抗に接続された複数のメモリダイと、前記複数のメモリダイのうち第１メモリダイに対してプルアップキャリブレーションを行う間に前記複数のメモリダイのうち前記第１メモリダイとは異なる１つ以上の第２メモリダイに対してプルダウンキャリブレーションを行い、前記第２メモリダイに対してプルアップキャリブレーションを行う間に前記第１メモリダイに対してプルダウンキャリブレーションを行うように制御する制御部と、を備える、半導体記憶装置を提供する。

【0007】

かかる発明によれば、第１メモリダイにおけるプルアップキャリブレーションと第２メモリダイにおけるプルダウンキャリブレーションとを同時に行い、第１メモリダイにおけるプルダウンキャリブレーションと第２メモリダイにおけるプルアップキャリブレーションとを同時に行うことが可能になるので、例えば、各メモリダイ間でインピーダンスキャリブレーションの開始タイミングをずらす場合と比較して、半導体記憶装置におけるインピーダンスキャリブレーションの処理時間を短縮することができる。

【0008】

また、本発明は、半導体記憶装置の制御方法であって、前記半導体記憶装置は、キャリブレーションパッドを介して共通の外部抵抗に接続された複数のメモリダイを備え、前記半導体記憶装置の制御部が、前記複数のメモリダイのうち第１メモリダイに対してプルアップキャリブレーションを行う間に前記複数のメモリダイのうち前記第１メモリダイとは異なる１つ以上の第２メモリダイに対してプルダウンキャリブレーションを行い、前記第２メモリダイに対してプルアップキャリブレーションを行う間に前記第１メモリダイに対してプルダウンキャリブレーションを行うように制御するステップを実行する、半導体記憶装置の制御方法を提供する。

【発明の効果】

【0009】

本発明の半導体記憶装置及びその制御方法によれば、外部抵抗に複数のメモリダイが接続されている場合に、インピーダンスキャリブレーション処理の時間を短縮することができる。

【図面の簡単な説明】

【0010】

【図1】従来の半導体記憶装置におけるインピーダンスキャリブレーション処理のシーケンスの一例を示す図である。

【図2】本発明の一実施形態に係る半導体記憶装置の構成例を示す図である。

【図3】第１メモリダイに対してプルアップキャリブレーションが行われる場合の半導体記憶装置の動作の一例を示す図である。

【図4】第１メモリダイに対してプルダウンキャリブレーションが行われる場合の半導体記憶装置の動作の一例を示す図である。

【図5】一実施形態に係る半導体記憶装置におけるインピーダンスキャリブレーション処理のシーケンスの一例を示す図である。

【図6】変形例に係る半導体記憶装置におけるインピーダンスキャリブレーション処理のシーケンスの一例を示す図である。

【図7】変形例に係る半導体記憶装置におけるインピーダンスキャリブレーション処理のシーケンスの一例を示す図である。

【発明を実施するための形態】

【0011】

図２は、本発明の一実施形態に係る半導体記憶装置の構成例を示す図である。図２に示すように、半導体記憶装置は、複数（図２に示す例では、２つ）のメモリダイ１０を備えており、各メモリダイ１０には制御部２０が設けられている。ここで、複数のメモリダイ１０の各々のキャリブレーションパッドＺＱＰＡＤには、複数のメモリダイ１０によって共有される外部抵抗Ｒが接続されている。外部抵抗Ｒは、半導体記憶装置の出力回路の要求を満たす抵抗値を有してもよい。また、複数のメモリダイ１０の各々には、キャリブレーションパッドＺＱＰＡＤとは異なる他のパッドＰＡＤが設けられており、各メモリダイ１０の他のパッドＰＡＤは、互いに接続されている。なお、図２には、各メモリダイ１０に２つのパッドＺＱＰＡＤ，ＰＡＤが設けられている場合について示されているが、各メモリダイ１０は、例えば３つ以上のパッドが設けられていてもよい。また、図２には、各メモリダイ１０の全てのパッドが他のメモリダイ１０のパッドに接続されている場合をについて示されているが、各メモリダイ１０の全てのパッドのうち少なくとも１つのパッドは、他のメモリダイ１０のパッドに接続されていなくてもよい。

【0012】

なお、本実施形態では、半導体記憶装置がＤＲＡＭ（Dynamic Random Access Memory）である場合を一例として説明するが、半導体記憶装置は、他の半導体記憶装置（例えば、ＳＲＡＭ（Static Random Access Memory）、フラッシュメモリ等）であってもよい。

【0013】

また、本実施形態では、説明を簡略化するために、ＤＲＡＭ等の半導体記憶装置において周知な他の回路（例えば、電源回路、コマンドデコーダ、アドレスデコーダ、クロックジェネレータ等）についての詳細な説明を省略する。

【0014】

各メモリダイ１０は、プルアップキャリブレーション部１１と、プルダウンキャリブレーション部１２と、生成部１３と、スイッチ部１４と、制御部２０と、を備える。

【0015】

プルアップキャリブレーション部１１は、第１トランジスタＭ１を備えており、第１制御信号（プルアップコード）ｃｏｄｅ＿ｐ及び外部抵抗Ｒの抵抗値に基づいて第１電圧を生成するように構成されている。ここで、本実施形態では、第１トランジスタＭ１がＰ型の電界効果トランジスタ（ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor））である場合を一例として説明するが、第１トランジスタＭ１は、例えば、Ｎ型のＭＯＳＦＥＴであってもよいし、他のトランジスタであってもよい。この場合、第１トランジスタＭ１のソース端子（第１トランジスタの第１端子）が動作電圧ＶＤＤに接続されており、第１トランジスタＭ１のドレイン端子（第１トランジスタの第２端子）がキャリブレーションパッドＺＱＰＡＤを介して外部抵抗Ｒに接続されており、ゲート端子（第１トランジスタの制御端子）には第１制御信号ｃｏｄｅ＿ｐが入力される。

【0016】

プルダウンキャリブレーション部１２は、第２トランジスタＭ２及び第３トランジスタＭ３を備えており、第１制御信号（プルアップコード）ｃｏｄｅ＿ｐ及び第２制御信号（プルダウンコード）ｃｏｄｅ＿ｎに基づいて第２電圧を生成するように構成されている。ここで、本実施形態では、第２トランジスタＭ２がＰ型のＭＯＳＦＥＴであり、第３トランジスタＭ３がＮ型のＭＯＳＦＥＴである場合を一例として説明するが、第２トランジスタＭ２は、例えば、Ｎ型のＭＯＳＦＥＴや他のトランジスタであってもよく、第３トランジスタＭ３は、例えば、Ｐ型のＭＯＳＦＥＴや他のトランジスタであってもよい。この場合、第２トランジスタＭ２のソース端子（第２トランジスタの第１端子）が動作電圧ＶＤＤに接続されており、第２トランジスタＭ２のドレイン端子（第２トランジスタの第２端子）が第３トランジスタＭ３のドレイン端子（第３トランジスタの第１端子）に接続されており、ゲート端子（第２トランジスタの制御端子）には第１制御信号ｃｏｄｅ＿ｐが入力される。また、第３トランジスタＭ３のソース端子（第３トランジスタの第２端子）が接地電圧ＧＮＤに接続されており、ゲート端子（第３トランジスタの制御端子）には第２制御信号ｃｏｄｅ＿ｎが入力される。

【0017】

なお、プルアップキャリブレーション部１１及びプルダウンキャリブレーション部１２は、半導体記憶装置の出力回路と同じ電圧対電流特性を有してもよい。

【0018】

また、各メモリダイ１０に設けられた第１トランジスタＭ１及び第２トランジスタＭ２は、同じサイズ（例えば、同じチャネル幅及びチャネル長さ等）及び同じレイアウトを有してもよい。つまり、各メモリダイ１０に設けられた第１トランジスタＭ１及び第２トランジスタＭ２は、同じ抵抗特性を有してもよい。

【0019】

生成部１３は、コンパレータ１３ａ及び演算回路１３ｂを備えており、対応するメモリダイにおいてプルアップキャリブレーションが行われる場合に、第１電圧と基準電圧との比較によって得られる第１比較結果に基づいて第１制御信号ｃｏｄｅ＿ｐを生成し、対応するメモリダイにおいてプルダウンキャリブレーションが行われる場合に、第１電圧と第２電圧との比較によって得られる第２比較結果に基づいて第２制御信号ｃｏｄｅ＿ｎを生成するように構成されている。

【0020】

コンパレータ１３ａの一方の端子（＋端子）は、第１トランジスタＭ１のドレイン端子（第１トランジスタの第２端子）に接続されている。また、コンパレータ１３ａの他方の端子（－端子）は、スイッチ部１４に接続されている。

【0021】

演算回路１３ｂは、コンパレータ１３ａの出力端子に接続されており、コンパレータ１３ａにおける比較結果を受信する。また、演算回路１３ｂは、受信した比較結果に基づいて、第１制御信号ｃｏｄｅ＿ｐ又は第２制御信号ｃｏｄｅ＿ｎを生成する。なお、演算回路１３ｂは、制御部２０の制御に基づいて、第１制御信号ｃｏｄｅ＿ｐ及び第２制御信号ｃｏｄｅ＿ｎの何れかを生成するように構成されてもよい。

【0022】

スイッチ部１４は、基準電圧に接続された第１スイッチと、第２トランジスタＭ２のドレイン端子（第２トランジスタの第２端子）と第３トランジスタＭ３のドレイン端子（第３トランジスタの第１端子）との間のノードに接続された第２スイッチと、を備えており、第１スイッチ及び第２スイッチの何れか一方のみがオンに制御されるように構成されている。例えば、第１スイッチがオンに制御された場合には、基準電圧がコンパレータ１３ａの他方の端子に入力され、第２スイッチがオンに制御された場合には、第２トランジスタＭ２のドレイン端子（第２トランジスタの第２端子）と第３トランジスタＭ３のドレイン端子（第３トランジスタの第１端子）との間のノードの電圧がコンパレータ１３ａの他方の端子に入力される。なお、第１スイッチ及び第２スイッチのオンオフ制御は、制御部２０によって行われてもよい。また、本実施形態では、基準電圧の値が動作電圧ＶＤＤの電圧値の半分である場合を一例として説明しているが、基準電圧の値は任意の値に設定されてもよい。

【0023】

制御部２０は、複数のメモリダイ１０のうち第１メモリダイ１０ａに対してプルアップキャリブレーションを行う間に複数のメモリダイ１０のうち第１メモリダイ１０ａとは異なる１つ以上の第２メモリダイ１０ｂに対してプルダウンキャリブレーションを行い、第２メモリダイ１０ｂに対してプルアップキャリブレーションを行う間に第１メモリダイ１０ａに対してプルダウンキャリブレーションを行うように制御する。なお、制御部２０は、専用のハードウェアデバイスや論理回路によって構成されてもよい。

【0024】

また、制御部２０は、第１メモリダイ１０ａに対してプルアップキャリブレーションを行う場合に、第１メモリダイ１０ａのプルアップキャリブレーション部１１を動作させると共に第２メモリダイ１０ｂのプルダウンキャリブレーション部１２を動作させるように制御することによって、第１メモリダイ１０ａにおいて生成された第１制御信号ｃｏｄｅ＿ｐを用いて第２メモリダイ１０ｂに対してプルダウンキャリブレーションを行ってもよい。これにより、第１メモリダイ１０ａにおいてプルアップキャリブレーションが行われている間に、第１メモリダイ１０ａにおいて生成された第１制御信号ｃｏｄｅ＿ｐを用いて、第２メモリダイ１０ｂにおいてプルダウンキャリブレーションを行うことが可能になる。

【0025】

さらに、制御部２０は、第１メモリダイ１０ａに対してプルダウンキャリブレーションを行う場合に、第１メモリダイ１０ａのプルダウンキャリブレーション部１２を動作させると共に第２メモリダイ１０ｂのプルアップキャリブレーション部１１を動作させるように制御することによって、第２メモリダイ１０ｂにおいて生成された第１制御信号ｃｏｄｅ＿ｐを用いて第１メモリダイ１０ａに対してプルダウンキャリブレーションを行ってもよい。これにより、第２メモリダイ１０ｂにおいてプルアップキャリブレーションが行われている間に、第２メモリダイ１０ｂにおいて生成された第１制御信号ｃｏｄｅ＿ｐを用いて、第１メモリダイ１０ａにおいてプルダウンキャリブレーションを行うことが可能になる。

【0026】

さらにまた、制御部２０は、第１メモリダイ１０ａに対してプルアップキャリブレーションを行う場合に、第１メモリダイ１０ａの第１トランジスタＭ１を動作させると共に第２メモリダイ１０ｂの第１トランジスタＭ１の動作を停止させるように制御してもよい。これにより、後述するように、第１メモリダイ１０ａに対してプルアップキャリブレーションが行われる場合に、第１メモリダイ１０ａの第１トランジスタＭ１を流れる電流のみを、キャリブレーションパッドＺＱＰＡＤを介して外部抵抗Ｒに送ることが可能になる。

【0027】

また、制御部２０は、第１メモリダイ１０ａに対してプルアップキャリブレーションを行う場合に、第１メモリダイ１０ａの第３トランジスタＭ３の動作を停止させると共に第２メモリダイ１０の第２トランジスタＭ２の動作を停止させるように制御してもよい。これにより、後述するように、第１メモリダイ１０ａに対してプルアップキャリブレーションが行われる場合に、第１メモリダイ１０ａの第２トランジスタＭ２を流れる電流を、第２メモリダイ１０ｂの第３トランジスタＭ３に送ることが可能になる。

【0028】

さらに、制御部２０は、第１メモリダイ１０ａに対してプルダウンキャリブレーションを行う場合に、第１メモリダイ１０ａの第２トランジスタＭ２の動作を停止させると共に第２メモリダイ１０ｂの第３トランジスタＭ３の動作を停止させるように制御してもよい。これにより、後述するように、第１メモリダイ１０ａに対してプルダウンキャリブレーションが行われる場合に、第２メモリダイ１０ｂの第２トランジスタＭ２を流れる電流を、第１メモリダイ１０ａの第３トランジスタＭ３に送ることが可能になる。

【0029】

なお、各メモリダイ１０の制御部２０は、所定のタイミングにおいて、対応するメモリダイ１０に対して、プルアップキャリブレーション及びプルダウンキャリブレーションのうち何れの動作を行うかを、例えばヒューズＲＯＭ（Read Only Memory）等のＯＴＰＲＯＭ（One Time Programmable ROM）や不揮発性メモリ等の不揮発性記憶装置に記憶された情報を用いて判別するように構成されてもよい。

【0030】

次に、本実施形態に係る半導体記憶装置の動作の一例について図３及び図４を参照して説明する。ここで、図３は、第１メモリダイ１０ａに対してプルアップキャリブレーションが行われる場合の半導体記憶装置の動作の一例を示しており、図４は、第１メモリダイ１０ａに対してプルダウンキャリブレーションが行われる場合の半導体記憶装置の動作の一例を示している。

【0031】

先ず、図３の場合について説明する。例えば、ＺＱキャリブレーションコマンドが半導体記憶装置に入力されると、第１メモリダイ１０ａの制御部２０は、外部から入力され又は半導体記憶装置内で生成されたクロック信号ＣＬＫに基づいて、第１メモリダイ１０ａに対してプルアップキャリブレーションを行い、第２メモリダイ１０ｂの制御部２０は、第２メモリダイ１０ｂに対してプルダウンキャリブレーションを行う。ここで、第１メモリダイ１０ａの制御部２０は、第１メモリダイ１０ａの第３トランジスタＭ３の動作を停止させると共に、第２メモリダイ１０ｂの制御部２０は、第２メモリダイ１０ｂの第１トランジスタＭ１及び第２トランジスタＭ２の動作を停止させる。

【0032】

この場合、第１メモリダイ１０ａの第１トランジスタＭ１を流れる電流は、図中破線矢印に示すように、第１メモリダイ１０ａのキャリブレーションパッドＺＱＰＡＤを介して外部抵抗Ｒに流れる。また、第１メモリダイ１０ａの第２トランジスタＭ２を流れる電流は、図中破線矢印に示すように、第１メモリダイ１０ａ及び第２メモリダイ１０ｂの各々の他のパッドＰＡＤを介して、第２メモリダイ１０ｂの第３トランジスタＭ３に流れる。なお、この場合には、第１メモリダイ１０ａの制御部２０が、第１メモリダイ１０ａの第３トランジスタＭ３に接続されたスイッチ（図示省略）をオフに制御し、第２メモリダイ１０ｂの制御部２０が、第２メモリダイ１０ｂの第１トランジスタＭ１及び第２トランジスタＭ２の各々に接続されたスイッチ（図示省略）をオフに制御して、これらのトランジスタへの通電を遮断することによって、これらのトランジスタの動作を停止してもよい。

【0033】

また、第１メモリダイ１０ａの制御部２０は、第１メモリダイ１０ａのスイッチ部１４の第１スイッチをオンに制御する。これにより、第１メモリダイ１０ａの生成部１３のコンパレータ１３ａの他方の端子に基準電圧（ここでは、基準電圧の値をＶＤＤ／２として示している）が入力される。さらに、第２メモリダイ１０ｂの制御部２０は、第２メモリダイ１０ｂのスイッチ部１４の第２スイッチをオンに制御する。これにより、第２メモリダイ１０ｂの生成部１３のコンパレータ１３ａの他方の端子に、第２メモリダイ１０ｂの第２トランジスタＭ２のドレイン端子（第２トランジスタの第２端子）と第３トランジスタＭ３のドレイン端子（第３トランジスタの第１端子）との間のノードの電圧（第２電圧）が入力される。

【0034】

また、第１メモリダイ１０ａの生成部１３のコンパレータ１３ａの一方の端子には、第１メモリダイ１０ａのプルアップキャリブレーション部１１によって生成された第１電圧が入力される。ここで、第１電圧の値は、例えば、外部抵抗Ｒの抵抗値をＲｚｑとし、第１トランジスタＭ１の抵抗値をＲｐ０とした場合に、Ｒｚｑ／（Ｒｚｑ＋Ｒｐ０）で表される。さらに、第１メモリダイ１０ａの生成部１３のコンパレータ１３ａは、第１電圧と基準電圧とを比較して、比較結果を生成する。さらにまた、第１メモリダイ１０ａの生成部１３の演算回路１３ｂは、比較結果を受信すると、この比較結果に基づいて例えば二分探索等を実行することによって、キャリブレーションパッドＺＱＰＡＤ上の電圧の値が基準電圧に等しくなるように第１電圧（つまり、第１メモリダイ１０ａの第１トランジスタＭ１の抵抗値）を調整するための第１制御信号ｃｏｄｅ＿ｐを生成する。そして、生成された第１制御信号ｃｏｄｅ＿ｐが第１メモリダイ１０ａの第１トランジスタＭ１及び第２トランジスタＭ２に入力される。

【0035】

このようにして、第１メモリダイ１０ａにおいてプルアップキャリブレーションが行われる。

【0036】

一方、第２メモリダイ１０ｂの生成部１３のコンパレータ１３ａの一方の端子には、上述した第１電圧（ここでは、第１電圧の値をＲｚｑ／（Ｒｚｑ＋Ｒｐ０）として示している）が入力される。また、第２メモリダイ１０ｂの生成部１３のコンパレータ１３ａの他方の端子には、第２メモリダイ１０ｂのプルダウンキャリブレーション部１２によって生成された第２電圧が入力される。ここで、第２電圧の値は、例えば、第１メモリダイ１０ａの第２トランジスタＭ２の抵抗値をＲｐ０とし、第２メモリダイ１０ｂの第３トランジスタＭ３の抵抗値をＲｎ１とした場合に、Ｒｎ１／（Ｒｎ１＋Ｒｐ０）で表される。さらに、第２メモリダイ１０ｂの生成部１３のコンパレータ１３ａは、第１電圧と第２電圧とを比較して、比較結果を生成する。ここで、上述したように、第１メモリダイ１０ａの第１トランジスタＭ１及び第２トランジスタＭ２の各々の抵抗値（＝Ｒｐ０）が等しいと想定した場合、コンパレータ１３ａは、外部抵抗Ｒの抵抗値Ｒｚｑと第３トランジスタＭ３の抵抗値Ｒｎ１との比較を行っていることになる。

【0037】

さらにまた、第２メモリダイ１０ｂの生成部１３の演算回路１３ｂは、比較結果を受信すると、この比較結果に基づいて例えば二分探索等を実行することによって、第１電圧及び第２電圧が等しくなるように第２電圧（つまり、第２メモリダイ１０ｂの第３トランジスタＭ３の抵抗値）を調整するための第２制御信号ｃｏｄｅ＿ｎを生成する。そして、生成された第２制御信号ｃｏｄｅ＿ｎが第２メモリダイ１０ｂの第３トランジスタＭ３に入力される。ここで、第１メモリダイ１０ａの第２トランジスタＭ２の抵抗値が、第１メモリダイ１０ａにおいて生成された第１制御信号ｃｏｄｅ＿ｐによって制御されていることを考慮すると、第２メモリダイ１０ｂでは、第１メモリダイ１０ａにおいて生成された第１制御信号ｃｏｄｅ＿ｐを用いてプルダウンキャリブレーションが行われていることになる。

【0038】

このようにして、第１メモリダイ１０ａにおいてプルアップキャリブレーションが行われるのと同時に、第２メモリダイ１０ｂにおいて、第１メモリダイ１０ａにおいて生成された第１制御信号ｃｏｄｅ＿ｐを用いてプルダウンキャリブレーションが行われる。

【0039】

次に、図４の場合について説明する。例えば、第１メモリダイ１０ａに対するプルアップキャリブレーション及び第２メモリダイ１０ｂに対するプルダウンキャリブレーションが完了すると、第１メモリダイ１０ａの制御部２０は、第１メモリダイ１０ａに対してプルダウンキャリブレーションを行い、第２メモリダイ１０ｂの制御部２０は、第２メモリダイ１０ｂに対してプルアップキャリブレーションを行う。ここで、第１メモリダイ１０ａの制御部２０は、第１メモリダイ１０ａの第１トランジスタＭ１及び第２トランジスタＭ２の動作を停止させると共に、第２メモリダイ１０ｂの制御部２０は、第２メモリダイ１０ｂの第３トランジスタＭ３の動作を停止させる。

【0040】

この場合、第２メモリダイ１０ｂの第１トランジスタＭ１を流れる電流は、図中破線矢印に示すように、第２メモリダイ１０ｂのキャリブレーションパッドＺＱＰＡＤを介して外部抵抗Ｒに流れる。また、第２メモリダイ１０ｂの第２トランジスタＭ２を流れる電流は、図中破線矢印に示すように、第２メモリダイ１０ｂ及び第１メモリダイ１０ａの各々の他のパッドＰＡＤを介して、第１メモリダイ１０ａの第３トランジスタＭ３に流れる。

【0041】

また、第２メモリダイ１０ｂの制御部２０は、第２メモリダイ１０ｂのスイッチ部１４の第１スイッチをオンに制御する。これにより、第２メモリダイ１０ｂの生成部１３のコンパレータ１３ａの他方の端子に基準電圧（ここでは、基準電圧の値をＶＤＤ／２として示している）が入力される。さらに、第１メモリダイ１０ａの制御部２０は、第１メモリダイ１０ａのスイッチ部１４の第２スイッチをオンに制御する。これにより、第１メモリダイ１０ａの生成部１３のコンパレータ１３ａの他方の端子に、第１メモリダイ１０ａの第２トランジスタＭ２のドレイン端子（第２トランジスタの第２端子）と第３トランジスタＭ３のドレイン端子（第３トランジスタの第１端子）との間のノードの電圧（第２電圧）が入力される。

【0042】

また、第２メモリダイ１０ｂの生成部１３のコンパレータ１３ａの一方の端子には、第２メモリダイ１０ｂのプルアップキャリブレーション部１１によって生成された第１電圧が入力される。ここで、第１電圧の値は、例えば、外部抵抗Ｒの抵抗値をＲｚｑとし、第１トランジスタＭ１の抵抗値をＲｐ１とした場合に、Ｒｚｑ／（Ｒｚｑ＋Ｒｐ１）で表される。さらに、第２メモリダイ１０ｂの生成部１３のコンパレータ１３ａは、第１電圧と基準電圧とを比較して、比較結果を生成する。さらにまた、第２メモリダイ１０ｂの生成部１３の演算回路１３ｂは、比較結果を受信すると、この比較結果に基づいて例えば二分探索等を実行することによって、キャリブレーションパッドＺＱＰＡＤ上の電圧の値が基準電圧に等しくなるように第１電圧（つまり、第２メモリダイ１０ｂの第１トランジスタＭ１の抵抗値）を調整するための第１制御信号ｃｏｄｅ＿ｐを生成する。そして、生成された第１制御信号ｃｏｄｅ＿ｐが第２メモリダイ１０ｂの第１トランジスタＭ１及び第２トランジスタＭ２に入力される。

【0043】

このようにして、第２メモリダイ１０ｂにおいてプルアップキャリブレーションが行われる。

【0044】

一方、第１メモリダイ１０ａの生成部１３のコンパレータ１３ａの一方の端子には、上述した第１電圧（ここでは、第１電圧の値をＲｚｑ／（Ｒｚｑ＋Ｒｐ１）として示している）が入力される。また、第１メモリダイ１０ａの生成部１３のコンパレータ１３ａの他方の端子には、第１メモリダイ１０ａのプルダウンキャリブレーション部１２によって生成された第２電圧が入力される。ここで、第２電圧の値は、例えば、第２メモリダイ１０ｂの第２トランジスタＭ２の抵抗値をＲｐ１とし、第１メモリダイ１０ａの第３トランジスタＭ３の抵抗値をＲｎ０とした場合に、Ｒｎ０／（Ｒｎ０＋Ｒｐ１）で表される。さらに、第１メモリダイ１０ａの生成部１３のコンパレータ１３ａは、第１電圧と第２電圧とを比較して、比較結果を生成する。

【0045】

さらにまた、第１メモリダイ１０ａの生成部１３の演算回路１３ｂは、比較結果を受信すると、この比較結果に基づいて例えば二分探索等を実行することによって、第１電圧及び第２電圧が等しくなるように第２電圧（つまり、第１メモリダイ１０ａの第３トランジスタＭ３の抵抗値）を調整するための第２制御信号ｃｏｄｅ＿ｎを生成する。そして、生成された第２制御信号ｃｏｄｅ＿ｎが第１メモリダイ１０ａの第３トランジスタＭ３に入力される。ここで、第２メモリダイ１０ｂの第２トランジスタＭ２の抵抗値が、第２メモリダイ１０ｂにおいて生成された第１制御信号ｃｏｄｅ＿ｐによって制御されていることを考慮すると、第１メモリダイ１０ａでは、第２メモリダイ１０ｂにおいて生成された第１制御信号ｃｏｄｅ＿ｐを用いてプルダウンキャリブレーションが行われていることになる。

【0046】

このようにして、第２メモリダイ１０ｂにおいてプルアップキャリブレーションが行われるのと同時に、第１メモリダイ１０ａにおいて、第２メモリダイ１０ｂにおいて生成された第１制御信号ｃｏｄｅ＿ｐを用いてプルダウンキャリブレーションが行われる。

【0047】

以上述べたように、第１メモリダイ１０ａに対してプルアップキャリブレーションを行う間に第２メモリダイ１０ｂに対してプルダウンキャリブレーションを行い、第２メモリダイ１０ｂに対してプルアップキャリブレーションを行う間に第１メモリダイ１０ａに対してプルダウンキャリブレーションが行われることによって、図５に示すように、半導体記憶装置におけるインピーダンスキャリブレーションの処理時間を、（図１に示した従来例の処理時間である３ｔから）２ｔに短縮することができる。

【0048】

上述したように、本実施形態の半導体記憶装置及びその制御方法によれば、第１メモリダイ１０ａにおけるプルアップキャリブレーションと第２メモリダイ１０ｂにおけるプルダウンキャリブレーションとを同時に行い、第１メモリダイ１０ａにおけるプルダウンキャリブレーションと第２メモリダイ１０ｂにおけるプルアップキャリブレーションとを同時に行うことが可能になるので、例えば、各メモリダイ間でインピーダンスキャリブレーションの開始タイミングをずらす場合と比較して、半導体記憶装置におけるインピーダンスキャリブレーションの処理時間を短縮することができる。

【0049】

以上説明した実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。

【0050】

例えば、上述した実施形態では、第２メモリダイ１０ｂの数が１つである場合を一例として説明したが、本発明は、この場合に限定されない。例えば、第２メモリダイ１０ｂの数は２つ以上であってもよい。この場合、第１メモリダイ１０ａに対してプルアップキャリブレーションを行う間に複数の第２メモリダイ１０ｂの各々に対してプルダウンキャリブレーションを行い、複数の第２メモリダイ１０ｂの各々に対してプルアップキャリブレーションを行う間に第１メモリダイ１０ａに対してプルダウンキャリブレーションが行われてもよい。なお、この場合、複数の第２メモリダイ１０ｂの各々の各トランジスタＭ１，Ｍ２，Ｍ３の抵抗特性は、複数の第２メモリダイ１０ｂ間で等しく構成されてもよい。この場合においても、上述した実施形態と同様に、半導体記憶装置におけるインピーダンスキャリブレーションの処理時間を短縮することができる。

【0051】

また、外部抵抗Ｒを共有するメモリダイのセットが異なる外部抵抗Ｒ毎に設けられている場合に、制御部２０は、メモリダイのセットの各々の第１メモリダイ１０ａに対してプルアップキャリブレーションを行う間にメモリダイのセットの各々の第２メモリダイ１０ｂに対してプルダウンキャリブレーションを行い、メモリダイのセットの各々の第２メモリダイ１０ｂに対してプルアップキャリブレーションを行う間にメモリダイのセットの各々の第１メモリダイ１０ａに対してプルダウンキャリブレーションを行うように制御してもよい。

【0052】

例えば、図６に示すように、第１メモリダイ及び第２メモリダイが第１外部抵抗を共有しており、第３メモリダイ及び第４メモリダイが第２外部抵抗を共有している場合に、第１メモリダイ及び第３メモリダイの制御部２０が、対応するメモリダイ（すなわち、第１メモリダイ及び第３メモリダイ）に対してプルアップキャリブレーションを行う間に、第２メモリダイ及び第４メモリダイの制御部２０が、対応するメモリダイ（すなわち、第２メモリダイ及び第４メモリダイ）に対してプルダウンキャリブレーションを行い、第２メモリダイ及び第４メモリダイの制御部２０が、対応するメモリダイ（第２メモリダイ及び第４メモリダイ）に対してプルアップキャリブレーションを行う間に、第１メモリダイ及び第３メモリダイの制御部２０が、対応するメモリダイ（第１メモリダイ及び第３メモリダイ）に対してプルダウンキャリブレーションを行ってもよい。この場合においても、上述した実施形態と同様に、半導体記憶装置におけるインピーダンスキャリブレーションの処理時間を短縮することができる。なお、メモリダイのセットを構成するメモリダイの数は、３つ以上であってもよい。

【0053】

さらに、制御部２０は、Ｎ（Ｎは３以上の整数）個のメモリダイのうち第ｉ（ｉは１以上Ｎ－２以下の整数）メモリダイに対してプルアップキャリブレーションを行う間に第ｉ＋１メモリダイに対してプルダウンキャリブレーションを行い、前記第ｉ＋１メモリダイに対してプルアップキャリブレーションを行う間に第ｉ＋２メモリダイに対してプルダウンキャリブレーションを行い、第Ｎメモリダイに対してプルアップキャリブレーションを行う間に第１メモリダイに対してプルダウンキャリブレーションを行うように制御してもよい。

【0054】

例えば、図７に示すように、Ｎ＝４の場合、第１メモリダイの制御部２０が第１メモリダイに対してプルアップキャリブレーションを行う間に第２メモリダイの制御部２０が第２メモリダイに対してプルダウンキャリブレーションを行い、第２メモリダイの制御部２０が第２メモリダイに対してプルアップキャリブレーションを行う間に第３メモリダイの制御部２０が第３メモリダイに対してプルダウンキャリブレーションを行い、第３メモリダイの制御部２０が第３メモリダイに対してプルアップキャリブレーションを行う間に第４メモリダイの制御部２０が第４メモリダイに対してプルダウンキャリブレーションを行い、第４メモリダイの制御部２０が第４メモリダイに対してプルアップキャリブレーションを行う間に第１メモリダイの制御部２０が第１メモリダイに対してプルダウンキャリブレーションを行ってもよい。この場合においても、上述した実施形態と同様に、半導体記憶装置におけるインピーダンスキャリブレーションの処理時間を短縮することができる。

【0055】

また、上述した実施形態では、各メモリダイ１０に制御部２０が設けられている場合を一例として説明したが、本発明はこの場合に限られない。例えば、各メモリダイ１０においてプルアップキャリブレーション及びプルダウンキャリブレーションのうち何れの動作を行うかを制御するように構成された単一の制御部２０が設けられてもよい。

【0056】

なお、上述した実施形態の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。

【符号の説明】

【0057】

１０…メモリダイ
１０ａ…第１メモリダイ
１０ｂ…第２メモリダイ
１１…プルアップキャリブレーション部
１２…プルダウンキャリブレーション部
１３…生成部
２０…制御部
ｃｏｄｅ＿ｐ…第１制御信号
ｃｏｄｅ＿ｎ…第２制御信号
ＧＮＤ…接地電圧
Ｍ１…第１トランジスタ
Ｍ２…第２トランジスタ
Ｍ３…第３トランジスタ
ＰＡＤ…他のパッド
Ｒ…外部抵抗
ＶＤＤ…動作電圧
ＺＱＰＡＤ…キャリブレーションパッド

【要約】

【課題】外部抵抗に複数のメモリダイが接続されている場合に、インピーダンスキャリブレーション処理の時間を短縮することの可能な半導体記憶装置及びその制御方法を提供する。
【解決手段】半導体記憶装置は、キャリブレーションパッドＺＱＰＡＤを介して共通の外部抵抗Ｒに接続された複数のメモリダイ１０と、複数のメモリダイ１０のうち第１メモリダイ１０ａに対してプルアップキャリブレーションを行う間に複数のメモリダイ１０のうち第１メモリダイ１０ａとは異なる１つ以上の第２メモリダイ１０ｂに対してプルダウンキャリブレーションを行い、第２メモリダイ１０ｂに対してプルアップキャリブレーションを行う間に第１メモリダイ１０ａに対してプルダウンキャリブレーションを行うように制御する制御部２０と、を備える。
【選択図】図２

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】