特許 7652307 電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2025-03-18

(45)【発行日】2025-03-27

(54)【発明の名称】電力変換装置

(51)【国際特許分類】

   H02M 3/155 20060101AFI20250319BHJP

【ＦＩ】

H02M3/155 W

H02M3/155 P

【請求項の数】 4

(21)【出願番号】P 2024016205

(22)【出願日】2024-02-06

【審査請求日】2024-12-17

【早期審査対象出願】

(73)【特許権者】

【識別番号】000006105

【氏名又は名称】株式会社明電舎

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100092613

【弁理士】

【氏名又は名称】富岡 潔

(74)【代理人】

【識別番号】100104938

【弁理士】

【氏名又は名称】鵜澤 英久

(74)【代理人】

【識別番号】100210240

【弁理士】

【氏名又は名称】太田 友幸

(72)【発明者】

【氏名】吉岡 颯太

(72)【発明者】

【氏名】濱田 鎮教

【審査官】上野 力

(56)【参考文献】

【文献】特開２０２２－０１２１０４（ＪＰ，Ａ）

【文献】特開２０２２－０７４６１０（ＪＰ，Ａ）

【文献】特開２０２１－０９０２９３（ＪＰ，Ａ）

【文献】特開２０２３－０２５８８２（ＪＰ，Ａ）

【文献】特開２０１９－２１６５０７（ＪＰ，Ａ）

【文献】国際公開第２０１７／０９４３７９（ＷＯ，Ａ１）

【文献】特開２０１７－０７０１７９（ＪＰ，Ａ）

【文献】特表２０２０－５２３９６７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ３／１５５

(57)【特許請求の範囲】

【請求項1】

直流電源と、前記直流電源に並列接続されたフルブリッジ回路の第１～第Ｎ（Ｎ：２以上の自然数）ユニットと、を有する第１、第２レグと、
前記第１～第Ｎユニットのｕ相とｖ相に一端がそれぞれ接続されたリアクトルと、
位相シフトＰＷＭ制御により前記第１、第２レグの前記第１～第Ｎユニットのスイッチング素子を制御する制御部と、
を備え、
前記第１レグの前記第１～第Ｎユニットのｕ相に接続された前記リアクトルの他端同士を接続した端子と、前記第２レグの各ユニットのｖ相に接続された前記リアクトルの他端同士を接続した端子と、を出力端子とし、
前記第１レグの前記第１～第Ｎユニットのｖ相に接続された前記リアクトルの他端と前記第２レグの前記第１～第Ｎユニットのｕ相に接続された前記リアクトルの他端を接続したことを特徴とする電力変換装置。

【請求項2】

直流電源と、前記直流電源に並列接続されたフルブリッジ回路の第１～第Ｎ（Ｎ：２以上の自然数）ユニットと、を有する第１、第２レグと、
前記第１～第Ｎユニットのｕ相とｖ相に一端がそれぞれ接続されたリアクトルと、
位相シフトＰＷＭ制御により前記第１、第２レグの前記第１～第Ｎユニットのスイッチング素子を制御する制御部と、
を備え、
前記第１レグの前記第１～第Ｎユニットのｕ相に接続された前記リアクトルの他端同士を接続した端子と、前記第２レグの前記第１～第Ｎユニットのｖ相に接続された前記リアクトルの他端同士を接続した端子と、を出力端子とし、
前記第１レグの第ｋ（ｋ：１～Ｎの整数）ユニットのｖ相に接続された前記リアクトルの他端と前記第２レグの第ｋユニットのｕ相に接続された前記リアクトルの他端同士を接続したことを特徴とする電力変換装置。

【請求項3】

前記制御部は、
各レグにおけるｕ相電流平均値とｖ相電流平均値を算出し、
各レグ各ユニットのｕ相電流測定値と各レグにおける前記ｕ相電流平均値の差分と、各レグ各ユニットのｖ相電流測定値と各レグにおける前記ｖ相電流平均値の差分と、を算出し、
各前記差分に横流抑制ゲインを乗算して横流抑制補正値を算出し、
ｄｕｔｙに前記横流抑制補正値を加算して補正し、補正後のｄｕｔｙに基づいて前記第１～第Ｎユニットのスイッチング素子を制御することを特徴とする請求項１または２記載の電力変換装置。

【請求項4】

前記制御部は、
前記第１～第Ｎユニットに電流流入している時は三角波キャリアの傾きが＋の期間中はｄｕｔｙにマイナスのデッドタイム補償量を加算して補正し、前記第１～第Ｎユニットに電流流出している時は前記三角波キャリアの傾きが－の期間中は前記ｄｕｔｙにプラスのデッドタイム補償量を加算して補正し、補正後のｄｕｔｙに基づいて前記第１～第Ｎユニットのスイッチング素子を制御することを特徴とする請求項１または２記載の電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本願発明は、直並列化によって大容量化したチョッパ回路に、位相シフトＰＷＭ制御を適用して出力電流リプルを低減した電力変換装置に関する。

【背景技術】

【0002】

図１に特許文献１における電力変換装置の回路構成を示す。図１（ａ）では、直流電圧２ａとセル２ｂを接続した単位ユニット２１～２Ｎを直並列化し、大容量の電力変換装置を構成している。また、セル２ｂに図１（ｂ）のようなフルブリッジ回路、制御に位相シフトＰＷＭ制御を適用することで、出力コンデンサＣに流れる電流リプルが低減され、出力コンデンサＣの電圧リプルが低減される。

【0003】

しかし、図１の構成では各ユニットに一つずつ直流電圧２ａが必要であり、１ユニット当たりの部品点数が多い。そのため、大容量化に伴いユニット数を増加させた場合の装置の大型化やコスト増加、故障リスク増加が懸念される。

【0004】

そこで、図２に示すように１つの直流電圧２ａに複数のセル２１～２Ｎを並列接続する電力変換装置の回路構成が考えられる。ただし、図１はＮ台のユニット（直流電圧＋セル）が直列接続された集まりをレグとしレグを並列接続する構成であったが、図２では並列接続されたＮ台のユニット（セルのみ）２１～２Ｎと１つの直流電圧２ａの集まりをレグとし、レグを直列接続する構成としている。

【0005】

このような構成とすることで、セル数と直流電圧数を別々に設定可能となり、装置構成の最適化による部品点数の削減が可能となる。しかし、直流電圧を共通化することは異なるユニット間でのアーム短絡によるデバイスの破壊を引き起こすため、図２の回路構成では位相シフトＰＷＭ制御を適用することができない。

【0006】

そこで、図３に示す特許文献２の回路構成のように、各セルのすべての出力部にリアクトルＬ１１～Ｌ４２を挿入することで過電流を抑制する。このリアクトルは電力変換装置の出力リアクトル及び横流抑制リアクトルを兼ねることができる。

【先行技術文献】

【特許文献】

【0007】

【文献】特開２０２２－１２１０４号公報

【文献】特開２０２２－７４６１０号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかし、特許文献２では高速なスイッチングを目的としており、位相シフトＰＷＭ制御を適用していないためユニット間でのアーム短絡を想定していない。そのため、リアクトルＬ１１～Ｌ４２のインダクタンス値は小さい。

【0009】

一方、位相シフトＰＷＭ制御を適用する場合は、アーム短絡ループが発生するスイッチングパターンが必ず存在するため、リアクトルＬ１１～Ｌ４２のインダクタンス値はループ電流発生期間中に電流が上昇しすぎない程度に大きな値とする必要がある。

【0010】

以上示したようなことから、装置の大型化やコスト増加、故障リスク増加を抑制するとともに、位相シフトＰＷＭ制御を適用した電力変換装置を提供することが課題となる。

【課題を解決するための手段】

【0011】

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、直流電源と、前記直流電源に並列接続されたフルブリッジ回路の第１～第Ｎ（Ｎ：２以上の自然数）ユニットと、を有する第１、第２レグと、前記第１～第Ｎユニットのｕ相とｖ相に一端がそれぞれ接続されたリアクトルと、位相シフトＰＷＭ制御により前記第１、第２レグの前記第１～第Ｎユニットのスイッチング素子を制御する制御部と、を備え、前記第１レグの前記第１～第Ｎユニットのｕ相に接続された前記リアクトルの他端同士を接続した端子と、前記第２レグの各ユニットのｖ相に接続された前記リアクトルの他端同士を接続した端子と、を出力端子とし、前記第１レグの前記第１～第Ｎユニットのｖ相に接続された前記リアクトルの他端と前記第２レグの前記第１～第Ｎユニットのｕ相に接続された前記リアクトルの他端を接続したことを特徴とする。

【0012】

また、他の態様として、直流電源と、前記直流電源に並列接続されたフルブリッジ回路の第１～第Ｎ（Ｎ：２以上の自然数）ユニットと、を有する第１、第２レグと、前記第１～第Ｎユニットのｕ相とｖ相に一端がそれぞれ接続されたリアクトルと、位相シフトＰＷＭ制御により前記第１、第２レグの前記第１～第Ｎユニットのスイッチング素子を制御する制御部と、を備え、前記第１レグの前記第１～第Ｎユニットのｕ相に接続された前記リアクトルの他端同士を接続した端子と、前記第２レグの前記第１～第Ｎユニットのｖ相に接続された前記リアクトルの他端同士を接続した端子と、を出力端子とし、前記第１レグの第ｋ（ｋ：１～Ｎの整数）ユニットのｖ相に接続された前記リアクトルの他端と前記第２レグの第ｋユニットのｕ相に接続された前記リアクトルの他端同士を接続したことを特徴とする。

【0013】

また、一態様として、前記制御部は、各レグにおけるｕ相電流平均値とｖ相電流平均値を算出し、各レグ各ユニットのｕ相電流測定値と各レグにおける前記ｕ相電流平均値の差分と、各レグ各ユニットのｖ相電流測定値と各レグにおける前記ｖ相電流平均値の差分と、を算出し、各前記差分に横流抑制ゲインを乗算して横流抑制補正値を算出し、ｄｕｔｙに前記横流抑制補正値を加算して補正し、補正後のｄｕｔｙに基づいて前記第１～第Ｎユニットのスイッチング素子を制御することを特徴とする。

【0014】

また、一態様として、前記制御部は、前記第１～第Ｎユニットに電流流入している時は三角波キャリアの傾きが＋の期間中はｄｕｔｙにマイナスのデッドタイム補償量を加算して補正し、前記第１～第Ｎユニットに電流流出している時は前記三角波キャリアの傾きが－の期間中は前記ｄｕｔｙにプラスのデッドタイム補償量を加算して補正し、補正後のｄｕｔｙに基づいて前記第１～第Ｎユニットのスイッチング素子を制御することを特徴とする。

【発明の効果】

【0015】

装置の大型化やコスト増加、故障リスク増加を抑制するとともに、位相シフトＰＷＭ制御を適用した電力変換装置を提供することが可能となる。

【図面の簡単な説明】

【0016】

【図1】従来の電力変換装置の回路構成を示す図。

【図2】直流電圧数を削減した従来の電力変換装置の回路構成を示す図。

【図3】従来の並列接続チョッパ回路の回路構成を示す図。

【図4】実施形態１の電力変換装置の回路構成を示す図。

【図5】Ｍｏｄｅ０におけるスイッチング素子の状態と各部の電圧を示す図。

【図6】Ｍｏｄｅ１におけるスイッチング素子の状態と各部の電圧を示す図。

【図7】Ｍｏｄｅ２におけるスイッチング素子の状態と各部の電圧を示す図。

【図8】Ｍｏｄｅ３におけるスイッチング素子の状態と各部の電圧を示す図。

【図9】Ｍｏｄｅ４におけるスイッチング素子の状態と各部の電圧を示す図。

【図10】Ｍｏｄｅ５におけるスイッチング素子の状態と各部の電圧を示す図。

【図11】Ｍｏｄｅ６におけるスイッチング素子の状態と各部の電圧を示す図。

【図12】Ｍｏｄｅ７におけるスイッチング素子の状態と各部の電圧を示す図。

【図13】Ｍｏｄｅ８におけるスイッチング素子の状態と各部の電圧を示す図。

【図14】１ユニット当たりのゲート信号生成と電圧出力モードを示す図。

【図15】インターリーブ動作による出力電圧Ｖ_ｏｕｔの変化を示す図。

【図16】実施形態２の電力変換装置の回路構成を示す図。

【図17】Ｍｏｄｅ０’におけるスイッチング素子の状態と各部の電圧を示す図。

【図18】Ｍｏｄｅ１’におけるスイッチング素子の状態と各部の電圧を示す図。

【図19】Ｍｏｄｅ２’におけるスイッチング素子の状態と各部の電圧を示す図。

【図20】Ｍｏｄｅ３’におけるスイッチング素子の状態と各部の電圧を示す図。

【図21】Ｍｏｄｅ４’におけるスイッチング素子の状態と各部の電圧を示す図。

【図22】Ｍｏｄｅ５’におけるスイッチング素子の状態と各部の電圧を示す図。

【図23】Ｍｏｄｅ６’におけるスイッチング素子の状態と各部の電圧を示す図。

【図24】Ｍｏｄｅ７’におけるスイッチング素子の状態と各部の電圧を示す図。

【図25】Ｍｏｄｅ８’におけるスイッチング素子の状態と各部の電圧を示す図。

【図26】実施形態３の制御部を示すブロック図。

【図27】デッドタイム補償ありの場合とデッドタイム補償なしの場合の各波形を示す図。

【図28】実施形態４の制御部を示すブロック図。

【発明を実施するための形態】

【0017】

以下、本願発明における電力変換装置の実施形態１～４を図４～図２８に基づいて詳述する。

【0018】

［実施形態１］
本実施形態１における電力変換装置の回路構成を図４に示す。ただし、太線部は三相交流を表す。

【0019】

符号１は、三相交流電源（系統電圧）を示す。三相交流電源１には第１レグｌｅｇ１と第２レグｌｅｇ２が接続される。

【0020】

各レグｌｅｇ１、ｌｅｇ２は、絶縁用の三相変圧器３と、三相ＰＷＭ整流器ＡＣ／ＤＣと、三相ＰＷＭ整流器ＡＣ／ＤＣに並列接続された第１～第Ｎユニット４１～４Ｎと、を備える。三相変圧器３と三相ＰＷＭ整流器ＡＣ／ＤＣで直流電圧とする。図４では直流電圧を三相変圧器３と三相ＰＷＭ整流器ＡＣ／ＤＣで示しているが、他の構成でもよい。第１～第Ｎユニット４１～４Ｎは、図１における直流電圧２ａを省略し、チョッパ回路のみで構成される。

【0021】

第１ユニット４１はフルブリッジ回路であり、左側デバイスをｕ相、右側デバイスをｖ相と定義する。ｕ相には第１、第２スイッチング素子ＳＷ１１、ＳＷ１２が直列接続され、ｖ相には第３、第４スイッチング素子ＳＷ１３、ＳＷ１４が直列接続される。第２ユニット４２～第Ｎユニット４Ｎも同様である。

【0022】

各ユニットのｕ相出力、ｖ相出力には短絡防止兼出力用のリアクトルＬ１１～Ｌ（２Ｎ）２の一端がそれぞれ接続される。Ｎは２以上の自然数である。同一の電源に並列接続されたユニット間で位相シフトＰＷＭ制御を行う場合、異なるユニット間でのアーム短絡が発生する。これを防止するため、すべてのユニット出力にリアクトルＬ１１～Ｌ（２Ｎ）２を挿入する。また、本実施形態１はアーム短絡が発生しても問題ないように、大きなインダクタンス値のリアクトルとしている。

【0023】

第１レグｌｅｇ１の第１～第Ｎユニット４１～４Ｎのｕ相に接続されたリアクトルＬ１１～ＬＮ１の他端同士を接続して出力端子とする。また、第２レグｌｅｇ２の第１～第Ｎユニット４１～４Ｎのｖ相に接続されたリアクトルＬ（Ｎ＋１）２～Ｌ（２Ｎ）２の他端同士を接続して出力端子とする。また、第１レグｌｅｇ１の第１～第Ｎユニット４１～４Ｎのｖ相に接続されたリアクトルＬ１２～ＬＮ２と第２レグｌｅｇ２の第１～第Ｎユニット４１～４Ｎのｕ相に接続されたリアクトルＬ（Ｎ＋１）１の他端同士が接続される。

【0024】

両出力端子との間には出力コンデンサＣが接続される。出力コンデンサＣに対して並列に負荷５が接続される。

【0025】

なお、第１レグｌｅｇ１の第１ユニット４１のｕ相出力の電流をＩ１１、第１レグｌｅｇ１の第１ユニット４１のｖ相出力の電流をＩ１２とする。他のリアクトルの電流についても同様である。また、出力電圧（出力コンデンサＣの電圧）をＶｏｕｔとする。

【0026】

本実施形態１における電力変換装置の動作は、各スイッチングモードにおけるリアクトルＬ１１～Ｌ４２の分圧によって説明することができる。図５～図１３に各モードのスイッチング素子の状態と各部電圧を示す。図５～図１３では電流経路をわかりやすくするために、導通していないスイッチング素子は表示せず、導通しているスイッチング素子のみを表示している。なお、２台の三相ＰＷＭ整流器ＡＣ／ＤＣは出力電圧Ｅ［Ｖ］となるように制御されており、各ユニットに接続されたリアクトルＬ１１～Ｌ４２のインダクタンス値はすべて等しいとする。図５～図１３では各レグのユニット数を２としている。スイッチング素子ＳＷ１１～ＳＷ１４を第１レグｌｅｇ１の第１ユニット、スイッチング素子ＳＷ２１～ＳＷ２４を第１レグｌｅｇ１の第２ユニット、スイッチング素子ＳＷ３１～ＳＷ３４を第２レグｌｅｇ２の第１ユニット、スイッチング素子ＳＷ４１～ＳＷ４４を第２レグｌｅｇ２の第２ユニットとする。

【0027】

［Ｍｏｄｅ０］図５に示すように、すべてのユニットの下側アームのスイッチング素子がＯＮの状態となる。各部電圧はすべて０［Ｖ］である。

【0028】

［Ｍｏｄｅ１］図６に示すように、Ｍｏｄｅ０の状態から第１レグｌｅｇ１の第１ユニットのｕ相の上側アームのスイッチング素子ＳＷ１１がＯＮした状態となる。リアクトルＬ１１，Ｌ２１において上側の三相ＰＷＭ整流器ＡＣ／ＤＣの電圧Ｅ［Ｖ］が分圧され、ＳＷ１１→ＳＷ２２の経路に電流が流れる。分圧比はインダクタンス値によって定まり、リアクトルＬ１１、Ｌ２１にＥ／２［Ｖ］の電圧が発生する。出力電圧ＶｏｕｔはＥ／２［Ｖ］となる。

【0029】

［Ｍｏｄｅ２］図７に示すように、Ｍｏｄｅ１の状態から第１レグｌｅｇ１の第２ユニットのｕ相の上側アームのスイッチング素子ＳＷ２１がＯＮした状態となる。Ｍｏｄｅ１での回路（ＳＷ１１→ＳＷ２２）が切れ、リアクトルＬ１１、Ｌ２１の電圧は０［Ｖ］となる。出力電圧Ｖｏｕｔは上側の三相ＰＷＭ整流器ＡＣ／ＤＣの電圧がそのまま表れ、Ｅ［Ｖ］となる。

【0030】

［Ｍｏｄｅ３］図８に示すように、Ｍｏｄｅ２の状態から第２レグｌｅｇ２の第１ユニットのｕ相の上側アームのスイッチング素子ＳＷ３１がＯＮした状態となる。リアクトルＬ３１，Ｌ４１において下側の三相ＰＷＭ整流器ＡＣ／ＤＣの電圧Ｅ［Ｖ］が分圧され、ＳＷ３１→ＳＷ４２の経路に電流が流れる。第２レグの出力電圧がＥ／２［Ｖ］となり、ここに第１レグｌｅｇ１の出力電圧Ｅが加わるため、電力変換装置全体の出力電圧Ｖｏｕｔは３Ｅ／２［Ｖ］となる。

【0031】

［Ｍｏｄｅ４］図９に示すように、Ｍｏｄｅ３の状態から第２レグｌｅｇ２の第２ユニットのｕ相の上側アームのスイッチング素子ＳＷ４１がＯＮした状態となる。Ｍｏｄｅ３での回路（ＳＷ３１→ＳＷ４２）が切れ、リアクトルＬ３１、Ｌ４１の電圧は０［Ｖ］となる。各レグは三相ＰＷＭ整流器ＡＣ／ＤＣの電圧をそのまま出力するため、電力変換装置全体の出力電圧Ｖｏｕｔは２Ｅ［Ｖ］となる。

【0032】

［Ｍｏｄｅ５］図１０に示すように、Ｍｏｄｅ４の状態から第１レグｌｅｇ１の第１ユニットのｖ相の上側アームのスイッチング素子ＳＷ１３がＯＮした状態となる。リアクトルＬ１２，Ｌ２２において上側の三相ＰＷＭ整流器ＡＣ／ＤＣの電圧Ｅ［Ｖ］が分圧され、ＳＷ１３→ＳＷ２４の経路に電流が流れる。第１レグｌｅｇ１の出力電圧がＥ／２［Ｖ］に減少するため、電力変換装置全体の出力電圧Ｖｏｕｔは３Ｅ／２［Ｖ］となる。

【0033】

［Ｍｏｄｅ６］図１１に示すように、Ｍｏｄｅ５の状態から第１レグｌｅｇ１の第２ユニットのｖ相の上側アームのスイッチング素子ＳＷ２３がＯＮした状態となる。Ｍｏｄｅ５での回路（ＳＷ１３→ＳＷ２４）が切れ、リアクトルＬ１２、Ｌ２２の電圧は０［Ｖ］となる。第１レグｌｅｇ１の出力電圧が０［Ｖ］となるため、電力変換装置全体の出力電圧ＶｏｕｔはＥ［Ｖ］となる。

【0034】

［Ｍｏｄｅ７］図１２に示すように、Ｍｏｄｅ６の状態から第２レグｌｅｇ２の第１ユニットのｖ相の上側アームのスイッチング素子ＳＷ３３がＯＮした状態となる。リアクトルＬ３２，Ｌ４２において下側の三相ＰＷＭ整流器ＡＣ／ＤＣの電圧Ｅ［Ｖ］が分圧され、ＳＷ３３→ＳＷ４４の経路に電流が流れる。第２レグｌｅｇ２の出力電圧がＥ／２［Ｖ］に減少するため、電力変換装置全体の出力電圧ＶｏｕｔはＥ／２［Ｖ］となる。

【0035】

［Ｍｏｄｅ８］図１３に示すように、Ｍｏｄｅ７の状態から第２レグｌｅｇ２の第２ユニットのｖ相の上側アームのスイッチング素子ＳＷ４３がＯＮし、すべてのユニットの上側アームのスイッチング素子がＯＮした状態となる。Ｍｏｄｅ７での回路（ＳＷ３３→ＳＷ４４）が切れ、各部電圧は０［Ｖ］となる。

【0036】

以上より、ｕ相の上側アームのスイッチング素子がＯＮ、ｖ相の下側アームのスイッチング素子がＯＮの状態を正電圧出力モードとし、ｕ相とｖ相がともに上側アームのスイッチング素子ＯＮあるいは下側アームのスイッチング素子がＯＮの状態を零電圧モードとする。電力変換装置全体の出力電圧Ｖｏｕｔは正電圧出力モードのユニット数によって決定する。レグ数をＮ_ｒｅｇ、ユニットの総数をＮ_ｕｎｉｔ、正電圧出力モードのユニット数をＮ_ｏｎとすると、電力変換装置全体の出力電圧Ｖ_ｏｕｔは以下の（１）式で表される。

【0037】

【数1】

【0038】

本回路では位相シフトＰＷＭ制御を適用し、ユニット間で三角波キャリアをπ／Ｎ_ｕｎｉｔ［ｒａｄ］ずつ位相シフトして運転する。

【0039】

さらに、ユニットにフルブリッジ回路を適用するので、±１の三角波キャリアの場合、ｖ相デューティーはｕ相デューティーを－１倍した値を使用する（図１４参照）。このような制御を適用することで、従来と同様に出力コンデンサＣに流れる電流リプル周波数を２×Ｎ_ｒｅｇ×Ｎ_ｕｎｉｔ倍とすることができる。

【0040】

図１４に１ユニット当たりのゲート信号（スイッチング素子ＳＷのオンオフ指令信号）と電圧出力モードを示し、図１５にインターリーブ動作による出力電圧Ｖ_ｏｕｔ決定の様子を示す。ただし、ｄｕｔｙ比は７／８＝０．８７５とし、Ｖ１～Ｖ４は各ユニットが正電圧出力モードか零電圧モードのどちらであるかを表す。図１５より、ｄｕｔｙ比をＤとすると、電力変換装置全体の出力電圧Ｖｏｕｔの平均値Ｖ_ｍｅａｎは以下の（２）式で表される。

【0041】

【数2】

【0042】

以上示したように、本実施形態１によれば、装置の大型化やコスト増加、故障リスク増加を抑制するとともに、位相シフトＰＷＭ制御を適用することができる。

【0043】

すなわち、各レグで直流電圧（例えば、三相変圧器３、三相ＰＷＭ整流器ＡＣ／ＤＣ等）を共通化することにより、追加部品のリアクトルとの差分だけ装置の体積を減らすことができる。また、使用部品点数（変圧器個数など）の減少によってコスト、故障リスクおよび製造工数を削減することができる。

【0044】

また、位相シフトＰＷＭ制御を適用することにより、出力コンデンサＣの電流リプル、電圧リプルを低減することができる。

【0045】

［実施形態２］
本実施形態２における電力変換装置を図１６に示す。ただし、太線部は三相交流を表す。実施形態１と同一の箇所は同一の符号を付してその説明は省略する。実施形態１との違いとして、以下の点が挙げられる。

【0046】

中性線を分割し、同一レグ内のユニットを切り離している。すなわち、第１レグｌｅｇ１の第１～第Ｎユニット４１～４Ｎのｕ相に接続されたリアクトルＬ１１～ＬＮ１の他端同士を接続して出力端子とする。また、第２レグｌｅｇ２の第１～第Ｎユニット４１～４Ｎのｖ相に接続されたリアクトルＬ（Ｎ＋１）２～Ｌ（２Ｎ）２の他端同士を接続して出力端子とする。また、第１レグｌｅｇ１の第ｋユニット（ｋ＝１～Ｎの整数）のｖ相に接続されたリアクトルＬｋ２と第２レグｌｅｇ２の第ｋユニットのｕ相に接続されたリアクトルＬ（Ｎ＋ｋ）１の他端が接続される。

【0047】

第１レグｌｅｇ１の第ｋユニットのｖ相に接続されたリアクトルＬｋ２と第２レグｌｅｇ２の第ｋユニットのｕ相に接続されたリアクトルＬ（Ｎ＋ｋ）１を、２つの部品として、アクトルＬ１１等と共通の部材としてもよく、倍の耐圧やインダクタンスにより１つの部材としてよい。用いる電圧の程度や負荷電流等に基づき、リアクトルに生じるコストから、いずれとするかを定めることが好適である。

【0048】

本実施形態２の電力変換装置の動作は、実施形態１と同様に、各スイッチングモードにおけるリアクトルＬ１１～Ｌ４２の分圧によって説明することができる。図１７～図２５に各モードのスイッチング素子の状態と各部電圧を示す。図１７～図２５では電流経路をわかりやすくするために、導通していないスイッチング素子は表示せず、導通しているスイッチング素子のみを表示している。

【0049】

［Ｍｏｄｅ０’］図１７に示すように、Ｍｏｄｅ０と同様である。出力電圧Ｖｏｕｔは０［Ｖ］となる。

【0050】

［Ｍｏｄｅ１’］図１８に示すように、Ｍｏｄｅ１と同様である。上側の三相ＰＷＭ整流器ＡＣ／ＤＣの電圧Ｅ［Ｖ］を分圧した電圧は、リアクトルＬ１１、Ｌ２１にＥ／２［Ｖ］ずつ印加される。出力電圧ＶｏｕｔはＥ／２［Ｖ］となる。

【0051】

［Ｍｏｄｅ２’］図１９に示すように、Ｍｏｄｅ２と同様である。出力電圧ＶｏｕｔはＥ［Ｖ］となる。

【0052】

［Ｍｏｄｅ３’］図２０に示すように、Ｍｏｄｅ２’の状態から第２レグｌｅｇ２の第１ユニットのｕ相の上側アームのスイッチング素子ＳＷ３１がＯＮした状態となる。Ｌ１２，Ｌ２２，Ｌ３１，Ｌ４１において下側の三相ＰＷＭ整流器ＡＣ／ＤＣの電圧Ｅ［Ｖ］が分圧され、ＳＷ３１→ＳＷ１４→ＳＷ２４→ＳＷ４２の経路に電流が流れる。各リアクトルの電圧はＥ／４［Ｖ］となり、電力変換装置全体の出力電圧Ｖｏｕｔは３Ｅ／２［Ｖ］となる。

【0053】

［Ｍｏｄｅ４’］図２１に示すように、Ｍｏｄｅ４と同様である。出力電圧Ｖｏｕｔは２Ｅ［Ｖ］となる。

【0054】

［Ｍｏｄｅ５’］図２２に示すように、Ｍｏｄｅ４’の状態から第１レグｌｅｇ１の第１ユニットのｖ相の上側アームのスイッチング素子ＳＷ１３がＯＮした状態となる。Ｌ１２，Ｌ２２，Ｌ３１，Ｌ４１において上側の三相ＰＷＭ整流器ＡＣ／ＤＣの電圧Ｅ［Ｖ］が分圧され、ＳＷ１３→ＳＷ３１→ＳＷ４１→ＳＷ２４の経路に電流が流れる。各リアクトルの電圧はＥ／４［Ｖ］となり、電力変換装置全体の出力電圧Ｖｏｕｔは３Ｅ／２［Ｖ］となる。

【0055】

［Ｍｏｄｅ６’］図２３に示すように、Ｍｏｄｅ６と同様である。出力電圧ＶｏｕｔはＥ［Ｖ］となる。

【0056】

［Ｍｏｄｅ７’］図２４に示すように、Ｍｏｄｅ７と同様である。下側の三相ＰＷＭ整流器ＡＣ／ＤＣの電圧Ｅ［Ｖ］を分圧した電圧は、リアクトルＬ３２，Ｌ４２にＥ／２［Ｖ］ずつ印加される。出力電圧ＶｏｕｔはＥ／２［Ｖ］となる。

【0057】

［Ｍｏｄｅ８’］図２５に示すように、Ｍｏｄｅ８と同様である。出力電圧Ｖｏｕｔは０［Ｖ］となる。

【0058】

Ｍｏｄｅ３，Ｍｏｄｅ５のように、中性線を介してユニット間に電流が流れる場合、実施形態１では同じレグ内の２個のリアクトルで分圧していた。これに対し、本実施形態２ではＭｏｄｅ３’、Ｍｏｄｅ５’のように他レグも含めた計４個のリアクトルで分圧するため、リアクトル１個当たりに生じる電圧は半分となる。

【0059】

また、過電流検知などの理由によりユニットの出力電流を監視する場合、実施形態１ではＩ１１～Ｉ４２の計８か所の電流値を測定するための電流センサが必要であった。これに対し、本実施形態２ではＩ１２とＩ３１、Ｉ２２とＩ４１はそれぞれ同一の電流となるため、必要な電流センサの数は６個と少ない個数で機能を実装することができる。

【0060】

本実施形態２によれば実施形態１と同様の作用効果を奏する。また、実施形態１に比べ、中性線に設けられるリアクトルの耐圧を半分にすることができる。そのため、同一耐圧・インダクタンスのリアクトルを２つ設ける場合は、リアクトルおよび装置の小型化を図ることが可能となる。また、耐圧及びインダクタンスを倍としたリアクトルを１つとしてもよい。この場合、リアクトル数を削減することができる。

【0061】

さらに、実施形態１に比べ、ユニット出力電流の計測に必要な電流センサの数を減らすことができる。

【0062】

［実施形態３］
実施形態１、２に示した回路構成に適用する本実施形態３の制御部を図２６に示す。制御部は、ｄｕｔｙを生成してｄｕｔｙに基づいて各レグの第１～第Ｎユニット４１～４Ｎのスイッチング素子を制御する。本実施形態３の制御部は横流抑制制御を行う。横流抑制制御の方法は以下の通りである。

【0063】

（１）各レグ各ユニットのｕ相電流測定値とｖ相電流測定値をそれぞれ測定する。

【0064】

（２）各レグにおけるｕ相電流平均値とｖ相電流平均値を算出する。各レグ各ユニットにおけるｕ相電流測定値と各レグにおけるｕ相電流平均値の差分と、各レグ各ユニットにおけるｖ相電流測定値と各レグにおけるｖ相電流平均値の差分と、を算出する。各差分に横流制御ゲインＫ_Ｃを乗じて横流抑制補正値を算出する。

【0065】

（３）（２）において計算した横流抑制補正値をそれぞれのユニットのｄｕｔｙに足し合わせてｄｕｔｙを補正する。

【0066】

制御部では、この補正後のｄｕｔｙに基づいて、各レグの第１～第Ｎユニット４１～４Ｎのスイッチング素子を制御する。

【0067】

図２６に基づいて具体例を説明する。制御器６は指令値と測定値に基づいてｄｕｔｙ_{１１～Ｎ１}、ｄｕｔｙ_{（Ｎ＋１）１}～ｄｕｔｙ_{（２Ｎ）１}を出力する。乗算器１１はｄｕｔｙ_{１１～Ｎ１}、ｄｕｔｙ_{（Ｎ＋１）１～（２Ｎ）１}に－１を乗算し、ｄｕｔｙ_{１２～Ｎ２}、ｄｕｔｙ_{（Ｎ＋１）２～（２Ｎ）２}を出力する。このｄｕｔｙ_{１１～Ｎ１}、ｄｕｔｙ_{１２～Ｎ２}、ｄｕｔｙ_{（Ｎ＋１）１～（２Ｎ）１}、ｄｕｔｙ_{（Ｎ＋１）２～（２Ｎ）２}が補正前のｄｕｔｙである。

【0068】

総和演算部７は、第１レグｌｅｇ１のｕ相電流測定値Ｉ_{１１～Ｎ１}の総和、第１レグｌｅｇ１のｖ相電流測定値Ｉ_{１２～Ｎ２}の総和、第２レグｌｅｇ２のｕ相電流測定値Ｉ_{（Ｎ＋１）１～（２Ｎ）１}の総和、第２レグｌｅｇ２のｖ相電流測定値Ｉ_{（Ｎ＋１）２～（２Ｎ）２}の総和を演算する。

【0069】

乗算器８は、前述した総和に各レグ内のユニット数の逆数を乗算して各レグのｕ相電流平均値、ｖ相電流平均値を算出する。

【0070】

減算器９は、各レグのｕ電流平均値、ｖ相電流平均値から各レグ各ユニットのｕ相電流測定値、ｖ相電流測定値を減算して差分を算出する。

【0071】

ゲイン乗算器１０は、前述した差分に横流抑制ゲインＫｃを乗じて横流抑制補正値を算出する。

【0072】

加算器１２は、補正前のｄｕｔｙに横流抑制補正値を加算して横流抑制補正後ｄｕｔｙ＝ｄｕｔｙ_{１１～Ｎ１} ^＊、ｄｕｔｙ_{１２～Ｎ２} ^＊、ｄｕｔｙ_{（Ｎ＋１）１～（２Ｎ）１} ^＊、ｄｕｔｙ_{（Ｎ＋１）２～（２Ｎ）２} ^＊として出力する。

【0073】

本回路構成では、並列ユニットが電源を共有しているため、ｕ相電流とｖ相電流が等しくならず、別々に横流抑制制御を行う必要がある。実施形態１の構成では、横流抑制制御に必要な電流計測点数は４Ｎ（ユニット数の２倍）であるが、実施形態２では中性線電流がレグ間で共通なため、必要な電流計測点数は３Ｎ（ユニット数の１．５倍）となる。ただし、この場合Ｎは偶数となる。

【0074】

図２４によって補正された各横流抑制補正後ｄｕｔｙ＊を図１４に適用することで、各スイッチング素子のゲート信号を生成する。

【0075】

本実施形態３によれば、実施形態１、２と同様の作用効果を奏する。また、電源（直流電圧）を共有化し、ｕ相電流とｖ相電流が等しくならない状態においても横流抑制が可能となる。

【0076】

また、実施形態２に本実施形態３を適用した場合、必要な電流センサ数を実施形態１に本実施形態３を適用した場合よりも減らすことができる。

【0077】

［実施形態４］
実施形態１、実施形態２の回路は電源（直流電圧）の共有化、および位相シフトＰＷＭ制御により各並列ユニット間でループ電流が発生する。ループ電流成分はユニットの直流電流成分に重畳し、キャリア周波数の電流リプルとなる。直流電流成分がリプル電流分に比べて大きい場合、ユニット電流の極性は一定に保たれるが、リプル電流分が直流電流成分よりも大きくなった場合、ユニット電流極性が変動する。

【0078】

ユニット電流極性は、各ユニットのソフトスイッチング動作、及び出力電圧パルス幅、平均出力電圧に影響を与える。電流極性が一定の場合、各ユニットで生じる出力電圧パルス幅の変動は一定となり、制御器が変動分を吸収できる。

【0079】

しかし、各ユニットの電流極性が異なった場合、出力電圧パルス幅の変動量も各ユニットで異なるため、平均出力電圧が脈動し、制御精度の悪化を引き起こす。よって、本実施形態４では出力電流が小さい場合に生じる出力電圧の脈動への対策として図２７、図２８に示すデッドタイム補償器を導入する。

【0080】

図２７はユニットから電流が流出している時のデッドタイム補償方法を示している。電流流出時には電圧Ｖｕｎｉｔの立ち上がりがデッドタイム期間Ｔ_{ｄｅａｄｔｉｍｅ}分遅延するため、三角波キャリアの傾きが負の期間中は遅延分だけｄｕｔｙに＋補正を行う。また、電流流入時には、逆に三角波キャリアの傾きが正の期間中にｄｕｔｙに－補正を行うことで補償を行う。電流値が十分大きい場合、補償量は図２７の通り（４Ｔ_{ｄｅａｄｔｉｍｅ}／Ｔ_ｆ）でよい。ここで、Ｔ_ｆはキャリア周期であり、デッドタイム期間Ｔ_{ｄｅａｄｔｉｍｅ}とＴ_ｆ／４の比からｄｕｔｙのずれを算出している。電流値が０Ａ付近では使用デバイス（スイッチング素子）の出力容量（ＩＧＢＴにおけるＣ＿ｏｅｓ、ＭＯＳＦＥＴにおけるＣ＿ｏｓｓ、あるいは、用いるスイッチング素子におけるこれらに該当する静電容量）の充電に要する時間によって補償量が変化する。ここで、Ｃ＿ｏｅｓはＩＧＢＴに用いられるものでＣ＿ｏｅｓ＝Ｃ＿ＣＥ（コレクタ－エミッタ間容量）＋Ｃ＿ＧＣ（コレクタ－ゲート間容量）であり、Ｃ＿ｏｓｓはＭＯＳＦＥＴに用いられるものでＣ＿ｏｓｓ＝Ｃ＿ＤＳ（ドレイン－ソース間容量）＋Ｃ＿ＤＧ（ドレイン－ゲート間容量）である。よって、出力容量と電流値、電圧値から補償量を算出し、電流値、電圧値に応じた補償量を決定する。例えば、補償量はデバイスＯＦＦ時に印加されるべき電圧と出力容量との積を、電流（計測値または指令値）で除することで計算する。また、補償量の計算が複雑になる場合は予測値などを用いてもよい。この補償量の計算は従来から知られている方法から選択すればよい。

【0081】

本実施形態４の制御部は図２８に示すとおりである。図２８の横流抑制制御部１３は、図２６の総和演算部７、乗算器８、減算器９、ゲイン乗算器１０、乗算器１１、加算器１２を示している。

【0082】

乗算器１４は、三角波キャリアの傾きに－１を乗算する。デッドタイム補償量計算器１５は、電流測定値Ｉ_{１１～（２Ｎ）２}と、使用デバイスの出力容量、キャリア周期Ｔ_ｆ、デッドタイムＴ_{ｄｅａｄｔｉｍｅ}に基づいてデッドタイム補償量を計算する。乗算器１６は、デッドタイム補償量に乗算器１４の出力を乗算する。加算器１７は、横流抑制補正後のｄｕｔｙ＝ｄｕｔｙ_{１１～（２Ｎ）２} ^＊に乗算器１６の出力を加算して、ｄｕｔｙ_{１１～（２Ｎ）２} ^＊＊として出力する。また、図２８では、実施形態３の横流抑制制御部１３でｄｕｔｙを補正した後に、デッドタイム補償を行う制御について示しているが、実施形態３の横流抑制制御でｄｕｔｙを補正していない制御にも適用可能である。

【0083】

以上示したように、本実施形態４によれば、実施形態１～３と同様の作用効果を奏する。また、低出力時の出力電圧脈動を低減することができる。

【0084】

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

【符号の説明】

【0085】

１…三相交流電源（系統電圧）
ｌｅｇ１、ｌｅｇ２…第１、第２レグ
３…三相変圧器
ＡＣ／ＤＣ…三相ＰＷＭ整流器
４１～４Ｎ…第１～第Ｎユニット
Ｌ１１～Ｌ（２Ｎ）２…リアクトル
Ｃ…出力コンデンサ
ＳＷ１１～ＳＷ４４…スイッチング素子
５…負荷

【要約】

【課題】装置の大型化やコスト増加、故障リスク増加を抑制するとともに、位相シフトＰＷＭ制御を適用した電力変換装置を提供する。
【解決手段】 第１、第２レグｌｅｇ１、ｌｅｇ２は、直流電源と、直流電源に並列接続されたフルブリッジ回路の第１～第Ｎユニット４１～４Ｎと、を有する。第１～第Ｎユニット４１～４Ｎのｕ相とｖ相にリアクトルＬ１１～Ｌ（２Ｎ）２の一端がそれぞれ接続される。第１レグＬｅｇ１の第１～第Ｎユニット４１～４Ｎのｕ相に接続されたリアクトルの他端同士を接続して出力端子とする。また、第２レグｌｅｇの各ユニットのｖ相に接続されたリアクトルの他端同士を接続して出力端子とする。制御部は、位相シフトＰＷＭ制御により第１、第２レグｌｅｇ１、ｌｅｇ２の第１～第Ｎユニット４１～４Ｎのスイッチング素子を制御する。
【選択図】図４

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】