特許 7652482 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-18

(45)【発行日】2025-03-27

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/60 20060101AFI20250319BHJP

【ＦＩ】

H01L21/60 301A

【請求項の数】 8

(21)【出願番号】P 2022547006

(86)(22)【出願日】2021-09-07

(86)【国際出願番号】 JP2021032825

(87)【国際公開番号】W WO2022050422

(87)【国際公開日】2022-03-10

【審査請求日】2024-03-21

(31)【優先権主張番号】P 2020149904

(32)【優先日】2020-09-07

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000154325

【氏名又は名称】住友電工デバイス・イノベーション株式会社

(74)【代理人】

【識別番号】100088155

【弁理士】

【氏名又は名称】長谷川 芳樹

(74)【代理人】

【識別番号】100113435

【弁理士】

【氏名又は名称】黒木 義樹

(74)【代理人】

【識別番号】100136722

【弁理士】

【氏名又は名称】▲高▼木 邦夫

(74)【代理人】

【識別番号】100174399

【弁理士】

【氏名又は名称】寺澤 正太郎

(74)【代理人】

【識別番号】100182006

【弁理士】

【氏名又は名称】湯本 譲司

(72)【発明者】

【氏名】齋藤 鮎彦

【審査官】佐藤 靖史

(56)【参考文献】

【文献】特開２０１５－１３９２０７（ＪＰ，Ａ）

【文献】特開平０４－３１５４０５（ＪＰ，Ａ）

【文献】特開平０８－１９５４１１（ＪＰ，Ａ）

【文献】特開２０２０－０３６１５３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／６０

(57)【特許請求の範囲】

【請求項1】

基板上に設けられたトランジスタおよび電極パッドを有する半導体チップと、
誘電体を挟む上部電極および下部電極を有するキャパシタと、
第１中継パッドと、
前記半導体チップの前記基板上に設けられる第２中継パッドと、
前記第１中継パッド、および前記半導体チップの前記電極パッドを互いに接続する第１ワイヤと、
前記第２中継パッド、および前記キャパシタの前記上部電極を互いに接続する第２ワイヤと、
前記第１中継パッド、および前記第２中継パッドを互いに接続する第３ワイヤと、
を備え、
前記第１中継パッドは、前記キャパシタの前記誘電体上における前記上部電極から離間した位置に配置されており、
前記第２中継パッドは、前記半導体チップの一辺に沿って配置されている、
半導体装置。

【請求項2】

基板上に設けられたトランジスタおよび電極パッドを有する半導体チップと、
誘電体を挟む上部電極および下部電極を有するキャパシタと、
第１中継パッドと、
前記半導体チップの前記基板上に設けられる第２中継パッドと、
前記第１中継パッド、および前記半導体チップの前記電極パッドを互いに接続する第１ワイヤと、
前記第２中継パッド、および前記キャパシタの前記上部電極を互いに接続する第２ワイヤと、
前記第１中継パッド、および前記第２中継パッドを互いに接続する第３ワイヤと、
を備え、
前記電極パッドは、前記半導体チップの一辺に沿って配置されており、
前記第２中継パッドは、前記電極パッドに隣接して配置されている、
半導体装置。

【請求項3】

基板上に設けられたトランジスタおよび電極パッドを有する半導体チップと、
誘電体を挟む上部電極および下部電極を有するキャパシタと、
第１中継パッドと、
前記半導体チップの前記基板上に設けられる第２中継パッドと、
前記第１中継パッド、および前記半導体チップの前記電極パッドを互いに接続する第１ワイヤと、
前記第２中継パッド、および前記キャパシタの前記上部電極を互いに接続する第２ワイヤと、
前記第１中継パッド、および前記第２中継パッドを互いに接続する第３ワイヤと、
を備え、
前記キャパシタの一辺に沿って並ぶ複数の前記第１中継パッドと、
前記半導体チップの一辺に沿って並ぶ複数の前記第２中継パッド、および複数の前記電極パッドと、
を備え、
複数の前記第２中継パッドのそれぞれは、前記電極パッドに隣接して配置されている、
半導体装置。

【請求項4】

複数の前記第１ワイヤ、および複数の前記第２ワイヤを備え、
互いに隣接する複数の前記第１ワイヤのそれぞれは、共通の前記第１中継パッドに接続されており、
互いに隣接する複数の前記第２ワイヤのそれぞれは、共通の前記第２中継パッドに接続されている、
請求項１から請求項３のいずれか一項に記載の半導体装置。

【請求項5】

前記キャパシタの前記誘電体の裏面に、前記第１中継パッドに対向する領域以外の領域に設けられる裏面電極を備える、
請求項１から請求項４のいずれか一項に記載の半導体装置。

【請求項6】

前記半導体チップの裏面、または前記基板の裏面に、前記第２中継パッドに対向する領域以外の領域に設けられる裏面電極を備える、
請求項１から請求項５のいずれか一項に記載の半導体装置。

【請求項7】

前記第１中継パッドは、前記キャパシタと前記半導体チップの間に設けられている、
請求項１に記載の半導体装置。

【請求項8】

前記基板は、炭化ケイ素（ＳｉＣ）、ダイヤモンド、または金属によって構成されている、
請求項１から請求項７のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。
本出願は、２０２０年９月７日の日本出願第２０２０－１４９９０４号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。

【背景技術】

【0002】

特許文献１には、内部整合型高出力電界効果トランジスタ（内部整合型ＦＥＴ）が記載されている。内部整合型ＦＥＴは、外囲器内に配置された２個のＧａＡｓＦＥＴチップと、入出力整合回路用のアルミナ基板とを備える。内部整合型ＦＥＴは、入力側のアルミナ基板と、出力側のアルミナ基板とを備える。入力側のアルミナ基板、および出力側のアルミナ基板のそれぞれには、インピーダンス整合をとるための整合回路が設けられている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開昭６３－８６９０４号公報

【発明の概要】

【0004】

一形態に係る半導体装置は、基板上に設けられたトランジスタおよび電極パッドを有する半導体チップと、誘電体を挟む上部電極および下部電極を有するキャパシタと、第１中継パッドと、半導体チップの基板上に設けられる第２中継パッドと、を備える。この半導体装置は、更に、第１中継パッド、および半導体チップの電極パッドを互いに接続する第１ワイヤと、第２中継パッド、およびキャパシタの上部電極を互いに接続する第２ワイヤと、第１中継パッド、および第２中継パッドを互いに接続する第３ワイヤと、を備える。

【図面の簡単な説明】

【0005】

【図1】図１は、一実施形態に係る半導体装置の内部構成を示す平面図である。

【図2】図２は、図１の半導体装置の半導体チップ、キャパシタ、およびワイヤを示す平面図である。

【図3】図３は、ワイヤ長と電流との関係の例を示すグラフである。

【図4】図４は、図１の半導体装置の半導体チップ、キャパシタ、およびワイヤを示す図である。

【図5】図５は、図１の半導体装置の半導体チップ、キャパシタ、およびワイヤを示す平面図である。

【図6】図６は、第１の変形例に係る半導体装置の半導体チップ、キャパシタ、およびワイヤを示す平面図である。

【図7】図７は、図６の半導体チップ、キャパシタ、およびワイヤを示す図である。

【図8】図８は、ワイヤを拡大した斜視図である。

【図9】図９は、第２の変形例に係る半導体装置の半導体チップ、キャパシタ、およびワイヤを示す平面図である。

【図10】図１０は、図９の半導体チップの裏面、およびキャパシタの裏面を示す背面図である。

【図11】図１１は、第３の変形例に係る半導体装置の半導体チップ、第１中継パッド、キャパシタ、およびワイヤを示す平面図である。

【発明を実施するための形態】

【0006】

従来の内部整合型ＦＥＴでは、ＧａＡｓＦＥＴチップと整合回路とがボンディングワイヤによって互いに接続されている。ところで、高周波増幅器において取り扱う信号の周波数が低い場合には、ドレインパッド等、半導体チップの電極パッドに接続されるワイヤの本数を減らすと共に、各ワイヤのワイヤ長を長くすることが求められる場合がある。ワイヤ１本あたりの電流が大きく、かつワイヤ長が長い場合、ワイヤが溶断する懸念がある。

【0007】

本開示は、半導体チップの電極パッドに接続されるワイヤを短くすることができる半導体装置を提供することを目的とする。

【0008】

［本開示の実施形態の説明］
最初に、本開示の実施形態の内容を列記して説明する。一実施形態に係る半導体装置は、基板上に設けられたトランジスタおよび電極パッドを有する半導体チップと、誘電体を挟む上部電極および下部電極を有するキャパシタと、第１中継パッドと、半導体チップの基板上に設けられる第２中継パッドと、を備える。この半導体装置は、更に、第１中継パッド、および半導体チップの電極パッドを互いに接続する第１ワイヤと、第２中継パッド、およびキャパシタの上部電極を互いに接続する第２ワイヤと、第１中継パッド、および第２中継パッドを互いに接続する第３ワイヤと、を備える。

【0009】

この半導体装置では、半導体チップが基板上にトランジスタおよび電極パッドを備え、キャパシタは誘電体を挟む上部電極および下部電極を備える。第１ワイヤは、半導体チップの電極パッドと第１中継パッドとを互いに接続する。第３ワイヤは、第１中継パッドと第２中継パッドとを互いに接続する。第２ワイヤは、第２中継パッドとキャパシタの上部電極とを互いに接続する。よって、半導体チップとキャパシタとは、半導体チップから延びる第１ワイヤ、第１中継パッド、第３ワイヤ、半導体チップ上の第２中継パッド、およびキャパシタに向かって延びる第２ワイヤを介して互いに接続される。したがって、第１ワイヤ、第１中継パッド、第３ワイヤ、第２中継パッド、および第２ワイヤを備えることによって、半導体チップの電極パッドに接続されるワイヤを第１ワイヤのみとすることが可能となる。各ワイヤが第１中継パッドおよび第２中継パッドを介して互いに接続されることにより、各ワイヤを短くすることができる。

【0010】

第１中継パッドは、キャパシタの誘電体上における上部電極から離間した位置に配置されていてもよい。第２中継パッドは、半導体チップの一辺に沿って配置されていてもよい。この場合、第１中継パッドをキャパシタの誘電体上に配置することができると共に、第２中継パッドをキャパシタに対向する半導体チップの一辺に沿って配置することができる。

【0011】

電極パッドは、半導体チップの一辺に沿って配置されていてもよい。第２中継パッドは、電極パッドに隣接して配置されていてもよい。この場合、半導体チップ上の電極パッドおよび第２中継パッドを、キャパシタに対向する半導体チップの一辺に沿って並べるように配置することが可能となる。

【0012】

前述した半導体装置は、キャパシタの一辺に沿って並ぶ複数の第１中継パッドと、半導体チップの一辺に沿って並ぶ複数の第２中継パッド、および複数の電極パッドと、を備えてもよい。複数の第２中継パッドのそれぞれは、電極パッドに隣接して配置されていてもよい。この場合、半導体チップに対向するキャパシタの一辺に沿って複数の第１中継パッドを並べることができると共に、キャパシタに対向する半導体チップの一辺に沿って電極パッドおよび第２中継パッドを並べることができる。

【0013】

前述した半導体装置は、複数の第１ワイヤ、および複数の第２ワイヤを備えてもよく、互いに隣接する複数の第１ワイヤのそれぞれは、共通の第１中継パッドに接続されていてもよい。互いに隣接する複数の第２ワイヤのそれぞれは、共通の第２中継パッドに接続されていてもよい。この場合、第１中継パッドおよび第２中継パッドのそれぞれに複数本のワイヤが接続されるので、第１中継パッドおよび第２中継パッドをワイヤの接続部としてより有効利用することができる。

【0014】

前述した半導体装置は、キャパシタの誘電体の裏面に、第１中継パッドに対向する領域以外の領域に設けられる裏面電極を備えていてもよい。この場合、第１中継パッドの裏面に裏面電極が設けられないことにより、第１中継パッドで発生する寄生容量を抑制することができる。

【0015】

前述した半導体装置は、半導体チップの裏面、または基板の裏面に、第２中継パッドに対向する領域以外の領域に設けられる裏面電極を備えていてもよい。この場合、第２中継パッドの裏面に裏面電極が設けられないことにより、第２中継パッドで発生する寄生容量を抑制することができる。

【0016】

第１中継パッドは、キャパシタと半導体チップの間に設けられていてもよい。この場合、第１中継パッドをキャパシタおよび半導体チップの双方から離間した場所に配置することが可能となる。

【0017】

基板は、炭化ケイ素（ＳｉＣ）、ダイヤモンド、または金属によって構成されていてもよい。この場合、基板を放熱性が高い材料によって構成することが可能となる。

【0018】

［本開示の実施形態の詳細］
本開示の半導体装置の具体例を以下で図面を参照しながら説明する。なお、本発明は、下記の例示に限定されるものではなく、請求の範囲に示され、請求の範囲と均等の範囲における全ての変更が含まれることが意図される。図面の説明において、同一または相当する要素には同一の符号を付し、重複する説明を適宜省略する。図面は、理解を容易にするため、一部を簡略化または誇張して描いており、寸法比率等は図面に記載のものに限定されない。

【0019】

図１は、一実施形態に係る半導体装置１の内部構成を示す図である。図１に示されるように、半導体装置１は、入力端子２、出力端子３、半導体チップ１０、分岐回路基板２０、合成回路基板３０、フィルタ回路４０、キャパシタ５０、及びキャパシタ６０を備える。半導体装置１は、例えば、２つのフィルタ回路４０、２つのキャパシタ５０，６０を備える。

【0020】

例えば、半導体チップ１０は、２つの増幅素子１１を含む増幅素子部である。一例として、１つの増幅素子１１あたりの出力は３０Ｗであり、半導体チップ１０全体の出力は６０Ｗである。半導体装置１は、例えば、パッケージ４を備える高周波増幅器である。パッケージ４は、半導体チップ１０、分岐回路基板２０、合成回路基板３０、フィルタ回路４０、及びキャパシタ５０，６０を収容する。

【0021】

パッケージ４は、金属製であり、基準電位に接続されている。例えば、パッケージ４の平面形状は長方形状である。パッケージ４は、第１方向Ａ１において互いに対向する端壁４ａ，４ｂと、第２方向Ａ２において互いに対向する側壁４ｃ，４ｄとを有する。第１方向Ａ１および第２方向Ａ２は、互いに交差しており、一例として互いに直交する。パッケージ４は、長方形状の平坦な底板４ｅを有する。

【0022】

底板４ｅは、例えば、第１方向Ａ１および第２方向Ａ２の双方に延びる平面を有する。端壁４ａ，４ｂは底板４ｅの一対の辺（第２方向Ａ２に沿って延びる辺）に沿って立設している。側壁４ｃ，４ｄは底板４ｅの別の一対の辺（第１方向Ａ１に沿って延びる辺）に沿って立設している。パッケージ４は、図示しない蓋部を更に有する。当該蓋部は、端壁４ａ，４ｂおよび側壁４ｃ，４ｄによって形成される開口を封止する。

【0023】

入力端子２は、金属製の配線パターンであって、高周波信号を半導体装置１の外部から入力する。高周波信号は、例えば、マルチキャリア伝送方式に基づく信号であって、キャリア信号の周波数が互いに異なる複数の信号を重畳してなる。キャリア信号の周波数帯域は、例えば、５００ＭＨｚ以下である。入力端子２は、第２方向Ａ２における端壁４ａの中央部に設けられている。入力端子２は、パッケージ４の外部から内部に延在している。

【0024】

例えば、半導体チップ１０は、パッケージ４の底板４ｅ上であって、かつ第１方向Ａ１におけるパッケージ４の中央を含む領域に配置されている。半導体チップ１０の各増幅素子１１は、トランジスタを内蔵する。トランジスタは、電界効果トランジスタ（ＦＥＴ）であり、一例として、高電子移動度トランジスタ（ＨＥＭＴ）である。各増幅素子１１は、ゲートパッド、ソースパッド、およびドレインパッドを有する。

【0025】

例えば、各増幅素子１１の入力端子２側の一辺（端辺）にはゲートパッド（信号入力端）およびソースパッドが交互に並んでいる。各増幅素子１１の出力端子３側の端辺にはドレインパッド（信号出力端）が並んでいる。各ソースパッドは、ビアホールを介してパッケージ４の底板４ｅと電気的に接続され、基準電位とされている。このビアホールは、増幅素子１１を厚さ方向（例えば、図１の紙面に直交する方向）に貫通する。各増幅素子１１は、各ゲートパッドに入力された高周波信号を増幅し、増幅後の高周波信号を各ドレインパッドから出力する。なお、増幅素子１１のドレインパッドの周辺の構成については後に詳述する。

【0026】

分岐回路基板２０は、パッケージ４の底板４ｅ上に配置されている。分岐回路基板２０は、第１方向Ａ１に沿って入力端子２および半導体チップ１０と並んで配置される。分岐回路基板２０は、入力端子２と半導体チップ１０との間に位置する。分岐回路基板２０は、セラミック製の基板２１と、基板２１の主面上に設けられた分岐回路２２とを有する。例えば、基板２１の平面形状は長方形状である。

【0027】

例えば、分岐回路基板２０の一方の長辺２１ａは入力端子２と対向しており、分岐回路基板２０の他方の長辺２１ｂはキャパシタ５０を介して半導体チップ１０と対向している。基板２１の裏面は、パッケージ４の底板４ｅと対向している。基板２１の一方の短辺２１ｃはパッケージ４の側壁４ｃに対向しており、基板２１の他方の短辺２１ｄはパッケージ４の側壁４ｄに対向している。

【0028】

分岐回路２２は、基板２１の主面上に設けられた配線パターン２３を含む。配線パターン２３は、ボンディングワイヤ９ａを介して入力端子２と電気的に接続されている。高周波信号は、第２方向Ａ２における入力端子２の中央部からボンディングワイヤ９ａを介して配線パターン２３に入力される。配線パターン２３は、例えば、第１方向Ａ１に沿った基板２１の中心線に対して線対称な形状を有する。

【0029】

配線パターン２３は、ボンディングワイヤ９ａとの接続点を起点として２分岐を繰り返し、最終的に８つの金属パッド２３ａに至る。８つの金属パッド２３ａは、長辺２１ｂに沿って並んで配置されている。互いに隣り合う金属パッド２３ａ同士は、膜抵抗を介して互いに接続されており、ウィルキンソン型カプラを構成する。これにより、半導体チップ１０の複数のゲートパッド間のアイソレーションを確保しつつ、入力端子２から見た半導体チップ１０の入力インピーダンスの整合を図っている。図１には、一例として１つの膜抵抗２３ｂのみを示している。８つの金属パッド２３ａは、ボンディングワイヤ９ｂを介してキャパシタ５０と電気的に接続されている。

【0030】

キャパシタ５０は、パッケージ４の底板４ｅ上に配置される。キャパシタ５０は、分岐回路基板２０と半導体チップ１０との間に配置されている。キャパシタ５０は、例えば、平行平板型キャパシタ（ダイキャパシタ）であり、誘電体基板の主面上に複数の金属パッド（不図示）を有する。キャパシタ５０の金属パッドの数は、例えば、金属パッド２３ａの数と同一である。キャパシタ５０の複数の金属パッドは、第２方向Ａ２に沿って一列に並んでいる。当該金属パッドは、ボンディングワイヤ９ｂを介して対応する金属パッド２３ａと電気的に接続される。当該金属パッドは、ボンディングワイヤ９ｃを介して半導体チップ１０の対応するゲートパッドと電気的に接続されている。

【0031】

キャパシタ５０においては、ボンディングワイヤ９ｂ，９ｃによるインダクタンス成分と、当該インダクタンス成分の間のノードおよび基準電位（底板４ｅ）の間に接続された金属パッドのキャパシタンスとによって、Ｔ型フィルタ回路が構成される。キャパシタ５０は、このＴ型フィルタ回路によってインピーダンス変換を行う。通常、半導体チップ１０においてゲートパッドからトランジスタ内部を見込んだインピーダンスは、伝送線の特性インピーダンス（例えば５０Ω）とは異なる。キャパシタ５０は、このインピーダンスを、Ｔ型フィルタ回路によって入力端子２からトランジスタ内部を見込んだ５０Ωに変換するマッチング回路である。

【0032】

キャパシタ６０は、パッケージ４の底板４ｅ上に配置される。キャパシタ６０は、半導体チップ１０と合成回路基板３０の間に配置されている。キャパシタ６０は、キャパシタ５０と同様、例えば、平行平板キャパシタ（ダイキャパシタ）である。キャパシタ６０は、誘電体を挟む上部電極および下部電極を有する。すなわち、キャパシタ６０も、キャパシタ５０と同様、誘電体基板の主面上に複数の金属パッド（不図示）を有する。

【0033】

キャパシタ６０の金属パッドの数は、例えば、金属パッド２３ａの数と同一である。キャパシタ６０の複数の金属パッドは、第２方向Ａ２に沿って一列に配列されている。当該金属パッドは、後述するワイヤ群７０を介して半導体チップ１０の対応するドレインパッドと電気的に接続される。当該金属パッドは、ボンディングワイヤ９ｅを介して合成回路基板３０の対応する金属パッド３３ａと電気的に接続されている。なお、図１では、ワイヤ群７０の図示を簡略化している。

【0034】

キャパシタ６０においては、ワイヤ群７０およびボンディングワイヤ９ｅによるインダクタンス成分と、これらのインダクタンス成分の間のノードおよび基準電位（底板４ｅ）の間に接続された金属パッドのキャパシタンスとによってＴ型フィルタ回路が構成される。キャパシタ６０は、このＴ型フィルタ回路によってインピーダンス変換を行う。通常、半導体チップ１０においてドレインパッドからトランジスタ内部を見込んだインピーダンスは、伝送線の特性インピーダンス（例えば５０Ω）とは異なり、５０Ωより小さい値であることが多い。キャパシタ６０は、このインピーダンスを、Ｔ型フィルタ回路により出力端子３からトランジスタ内部を見込んだ５０Ωに変換するマッチング回路である。

【0035】

合成回路基板３０は、パッケージ４の底板４ｅ上に配置されている。合成回路基板３０は、第１方向Ａ１に沿って半導体チップ１０および出力端子３と並んで配置される。合成回路基板３０は、半導体チップ１０と出力端子３の間に位置する。合成回路基板３０は、セラミック製の基板３１と、基板３１の主面上に設けられた合成基板３２とを有する。基板３１の平面形状は、例えば、長方形状である。

【0036】

基板３１の一方の長辺３１ａはキャパシタ６０を介して半導体チップ１０と対向しており、基板３１の他方の長辺３１ｂは出力端子３と対向している。基板３１の裏面は、パッケージ４の底板４ｅと対向している。基板３１の一方の短辺３１ｃはパッケージ４の側壁４ｃに対向しており、基板３１の他方の短辺３１ｄはパッケージ４の側壁４ｄに対向している。

【0037】

合成基板３２は、半導体チップ１０の複数のドレインパッドから出力される信号を合成して一の出力信号とする。合成基板３２は、基板３１の主面上に設けられた配線パターン３３を含む。配線パターン３３は、例えば、第１方向Ａ１に沿った基板３１の中心線に対して線対称な形状を有する。配線パターン３３は、４つの金属パッド３３ａを含む。４つの金属パッド３３ａは、基板３１の長辺３１ａに沿って並んで配置されている。

【0038】

互いに隣り合う金属パッド３３ａ同士は、膜抵抗を介して互いに接続されており、ウィルキンソン型カプラを構成する。これにより、半導体チップ１０の複数のドレインパッド間のアイソレーションを確保しつつ、出力端子３から見た半導体チップ１０の出力インピーダンスの整合を図っている。なお、図１には、一例として１つの膜抵抗３３ｂのみを図示している。

【0039】

各金属パッド３３ａは、ボンディングワイヤ９ｅを介してキャパシタ６０の対応する２つの金属パッドと電気的に接続されている。配線パターン３３は、４つの金属パッド３３ａからの結合を繰り返しつつ、最終的にボンディングワイヤ９ｆとの接続点に至る。配線パターン３３は、ボンディングワイヤ９ｆを介して、出力端子３と電気的に接続されている。増幅後の高周波信号は、第２方向Ａ２における基板３１の中央部から出力端子３に出力される。

【0040】

出力端子３は、金属製の配線パターンである。出力端子３は、増幅後の高周波信号を半導体装置１の外部へ出力する。出力端子３は、第２方向Ａ２における端壁４ｂの中央部に設けられている。出力端子３は、パッケージ４の内部から外部に延在している。

【0041】

例えば、半導体装置１は一対のフィルタ回路４０を備える。フィルタ回路４０は、例えば、出力信号に含まれる３次相互変調歪みを低減するために設けられている。一方のフィルタ回路４０は、第２方向Ａ２における基板３１の中央部と、基板３１において半導体チップ１０とは反対側に位置する一方の角部３１ｅとの間に配置されている。

【0042】

他方のフィルタ回路４０は、第２方向Ａ２における基板３１の中央部と、基板３１において半導体チップ１０とは反対側に位置する他方の角部３１ｆとの間に配置されている。すなわち、一方のフィルタ回路４０は基板３１の主面の中心に対して角部３１ｅ寄りの位置に配置されている。他方のフィルタ回路４０は基板３１の主面の中心に対して角部３１ｆ寄りの位置に配置されている。

【0043】

次に、図２を参照しながら半導体チップ１０およびキャパシタ６０の詳細について説明する。図２は、半導体チップ１０およびキャパシタ６０を示す平面図である。半導体チップ１０は、細長く延びる矩形状を呈する。半導体チップ１０は、キャパシタ６０に対向する長辺１２（一辺）を有する。

【0044】

例えば、長辺１２は第２方向Ａ２に沿って延びている。半導体チップ１０は、基板１５、ゲートパッド、活性領域、ドレインパッド１８（電極パッド）、および空パッド１９（第２中継パッド）を備える。基板１５は、前述した長辺１２を備える長方形状を呈する。

【0045】

半導体チップ１０は、例えば、複数のドレインパッド１８、および複数の空パッド１９を備える。ドレインパッド１８および空パッド１９のそれぞれは、キャパシタ６０に対向する長辺１２に沿って並ぶように配置されている。半導体チップ１０が空パッド１９を備えることにより、ワイヤ群７０の各ワイヤのワイヤ長を短くすることが可能とされている。

【0046】

前述したように、キャパシタ６０は、誘電体６１、上部電極６２、下部電極（不図示）、およびパッド６３（第１中継パッド）を備える。キャパシタ６０（誘電体６１）は、半導体チップ１０に対向する長辺６４（一辺）を有する。例えば、長辺６４は第２方向Ａ２に沿って延びている。

【0047】

上部電極６２およびパッド６３は、誘電体６１上に配置されている。パッド６３は、上部電極６２よりも半導体チップ１０側に設けられている。誘電体６１は、前述した長辺６４を備える長方形状を呈する。キャパシタ６０は複数のパッド６３を備える。複数のパッド６３は上部電極６２の半導体チップ１０側に設けられる。例えば、長辺６４に沿って複数のパッド６３が並んでいる。各パッド６３は第２方向Ａ２に沿って延びる長辺を有する長方形状を呈する。

【0048】

前述したように、半導体チップ１０およびキャパシタ６０は、ワイヤ群７０を介して互いに電気的に接続されている。ワイヤ群７０は、第１ワイヤ７１と、第２ワイヤ７２と、第３ワイヤ７３とを含む。第１ワイヤ７１は、パッド６３、および半導体チップ１０のドレインパッド１８を互いに接続する。第２ワイヤ７２は、キャパシタ６０の上部電極６２および空パッド１９を互いに接続する。第３ワイヤ７３は、空パッド１９およびパッド６３を互いに接続する。

【0049】

例えば、ドレインパッド１８およびパッド６３を互いに接続する第１ワイヤ７１、空パッド１９およびパッド６３を互いに接続する第３ワイヤ７３、ならびに空パッド１９および上部電極６２を互いに接続する第２ワイヤ７２は、この順で第２方向Ａ２に沿って並んでいる。第１ワイヤ７１、第２ワイヤ７２、および第３ワイヤ７３の少なくともいずれかのワイヤ長は、一例として、０．６ｍｍである。なお、第２ワイヤ７２は、第１ワイヤ７１および第３ワイヤ７３より長くてもよい。

【0050】

このように、本実施形態では、半導体チップ１０およびキャパシタ６０を互いに接続するワイヤ群７０が第１ワイヤ７１、第２ワイヤ７２、および第３ワイヤ７３を備える。これにより、ワイヤ群７０を構成する各ワイヤのワイヤ長を短くすることが可能である。図３に例示されるように、ワイヤ長（Ｌ）が短いことによって、各ワイヤの溶断電流（Ｉ）が高くなる。

【0051】

図４は、半導体チップ１０、キャパシタ６０、および第３ワイヤ７３を示す図である。図４に示されるように、半導体チップ１０は、例えば、Ａｇ－Ｐ層１０ｂと、Ａｕ層１０ｃと、ＳｉＣ層１０ｄと、ＧａＮ層１０ｆとを含む。半導体チップ１０は、Ａｇ－Ｐ層１０ｂの上にＡｕ層１０ｃが設けられ、Ａｕ層１０ｃの上にＳｉＣ層１０ｄが設けられ、ＳｉＣ層１０ｄの上にＧａＮ層１０ｆが設けられた構成を備える。

【0052】

空パッド１９は、ＧａＮ層１０ｆの上に設けられる。空パッド１９は、例えば、金（Ａｕ）を含んでいる。半導体チップ１０では、空パッド１９からＧａＮ層１０ｆを介してＳｉＣ層１０ｄに熱が流入する。ワイヤ群７０（例えば第３ワイヤ７３）からの熱が放熱され、発熱によるワイヤ群７０の溶断を抑制することができる。一例として、底板４ｅの厚さＴ１は１０００μｍ、Ａｇ－Ｐ層１０ｂの厚さＴ２は３０μｍ、Ａｕ層１０ｃおよびＳｉＣ層１０ｄの厚さＴ３は１００μｍである。ＧａＮ層１０ｆの厚さＴ４は０．６μｍ、空パッド１９の厚さＴ５は１０μｍ、空パッド１９からのパッド６３の立ち上がりの高さＨは１００μｍである。

【0053】

例えば、半導体チップ１０の基板１５がＡｇ－Ｐ層１０ｂ、Ａｕ層１０ｃおよびＳｉＣ層１０ｄを含む。前述したように、基板１５は、素子で生じた熱を放熱する放熱板として機能する。基板１５は、例えば、放熱性が高い材料によって構成されている。例えば、基板１５は、ＳｉＣ層１０ｄと共に又はＳｉＣ層１０ｄに代えて、ダイヤモンド層または金属層を備えていてもよい。基板１５の金属層の材料は、例えば、銅もしくは金を含む赤色系金属材料、または、銀、ニッケルもしくはアルミニウムを含む銀白色系金属材料である。

【0054】

キャパシタ６０は、例えば、Ａｇ－Ｐ層６０ｂと、Ａｕ層６０ｃと、セラミック層６０ｄとを含む。キャパシタ６０は、Ａｇ－Ｐ層６０ｂの上にＡｕ層６０ｃが設けられ、Ａｕ層６０ｃの上にセラミック層６０ｄが設けられた構成を備える。パッド６３は、セラミック層６０ｄの上に設けられる。パッド６３は、例えば、金（Ａｕ）を含んでいる。キャパシタ６０では、ワイヤ群７０（例えば第３ワイヤ７３）からの熱がパッド６３からセラミック層６０ｄに放熱される。その結果、発熱によるワイヤ群７０の溶断を抑制することができる。

【0055】

図５は、図１で示した半導体チップ１０、キャパシタ６０およびワイヤ群７０の全体を示す平面図である。図５に示されるように、ワイヤ群７０は、複数の第１ワイヤ７１、複数の第２ワイヤ７２、および複数の第３ワイヤ７３を含んでいる。ワイヤ群７０は、第１ワイヤ７１、第２ワイヤ７２、および第３ワイヤ７３からなる複数の組７５を備えていてもよい。例えば、複数の組７５は、第２方向Ａ２に沿って並んでいる。

【0056】

例えば、各組７５では、第１ワイヤ７１、第３ワイヤ７３および第２ワイヤ７２がこの順で第２方向Ａ２に沿って並ぶように配置されている。一例として、組７５の数は９である。例えば、空パッド１９の第２方向Ａ２の長さＬ１は、ドレインパッド１８の第２方向Ａ２の長さＬ２よりも長い。一例として、空パッド１９の長さＬ１は２５０μｍであり、ドレインパッド１８の長さＬ２は１５０μｍである。第２方向Ａ２の一端に位置するドレインパッド１８から第２方向Ａ２の他端に位置するドレインパッド１８までの長さＸは５．３４ｍｍである。

【0057】

次に、実施形態に係る半導体装置１から得られる作用効果について説明する。半導体装置１では、半導体チップ１０が基板１５上にトランジスタおよびドレインパッド１８を備える。キャパシタ６０は誘電体６１を挟む上部電極６２および下部電極を備える。第１ワイヤ７１は、半導体チップ１０のドレインパッド１８とパッド６３とを互いに接続する。第３ワイヤ７３は、パッド６３と、空パッド１９とを互いに接続する。第２ワイヤ７２は、空パッド１９とキャパシタ６０の上部電極６２とを互いに接続する。よって、半導体チップ１０とキャパシタ６０とは、半導体チップ１０から延びる第１ワイヤ７１、パッド６３、第３ワイヤ７３、半導体チップ１０上の空パッド１９、およびキャパシタ６０に向かって延びる第２ワイヤ７２を介して互いに接続される。

【0058】

第１ワイヤ７１、パッド６３、第３ワイヤ７３、空パッド１９、および第２ワイヤ７２を備えることによって、半導体チップ１０のドレインパッド１８に接続されるワイヤを第１ワイヤ７１のみとすることが可能となる。各ワイヤがパッド６３および空パッド１９を介して互いに接続されることにより、各ワイヤを短くすることができる。

【0059】

パッド６３は、キャパシタ６０の誘電体６１上における上部電極６２から離間した位置に配置されていてもよい。空パッド１９は、半導体チップ１０の長辺１２に沿って配置されていてもよい。この場合、パッド６３をキャパシタ６０の誘電体６１上に配置することができる。空パッド１９をキャパシタ６０に対向する半導体チップ１０の長辺１２に沿って配置することができる。

【0060】

ドレインパッド１８は、半導体チップ１０の長辺１２に沿って配置されており、空パッド１９は、ドレインパッド１８に隣接して配置されていてもよい。この場合、半導体チップ１０上のドレインパッド１８および空パッド１９を、キャパシタ６０に対向する半導体チップ１０の長辺１２に沿って並べるように配置することが可能となる。

【0061】

半導体装置１は、キャパシタ６０の長辺６４に沿って並ぶ複数のパッド６３と、半導体チップ１０の長辺１２に沿って並ぶ複数の空パッド１９、および複数のドレインパッド１８と、を備えてもよい。複数の空パッド１９のそれぞれは、ドレインパッド１８に隣接して配置されていてもよい。この場合、半導体チップ１０に対向するキャパシタ６０の長辺６４に沿って複数のパッド６３を並べることができると共に、キャパシタ６０に対向する半導体チップ１０の長辺１２に沿ってドレインパッド１８および空パッド１９を並べることができる。

【0062】

基板１５は、炭化ケイ素（ＳｉＣ）、ダイヤモンド、または金属によって構成されていてもよい。この場合、基板１５を放熱性が高い材料によって構成することが可能となる。

【0063】

次に、第１の変形例に係る半導体装置について図６を参照しながら説明する。図６に示されるように、第１の変形例に係る半導体装置は、ドレインパッド１８Ａ、空パッド１９Ｂ、パッド６３Ａ、およびワイヤ群７０Ａを備える。ドレインパッド１８Ａはドレインパッド１８とは異なり、空パッド１９Ｂは空パッド１９とは異なる。パッド６３Ａはパッド６３とは異なり、ワイヤ群７０Ａはワイヤ群７０とは異なる。以下では、前述した半導体装置１の説明と重複する説明を適宜省略する。

【0064】

図７は、図６で示した第１の変形例に係る半導体装置の半導体チップ１０Ａおよびキャパシタ６０Ａの第２方向Ａ２の全体を示す平面図である。図７に示されるように、第１の変形例に係る半導体チップ１０Ａは、空パッド１９Ａおよび空パッド１９Ｂを備える。空パッド１９Ａは、半導体チップ１０Ａにおける第２方向Ａ２の両端のそれぞれに設けられる。空パッド１９Ａの形状、大きさ、および機能は、例えば、前述した空パッド１９と同一である。空パッド１９Ｂは、空パッド１９Ａから見て半導体チップ１０Ａの第２方向Ａ２の中央側に配置されている。複数の空パッド１９Ｂが一対の空パッド１９Ａの間に挟み込まれている。

【0065】

第１の変形例に係る半導体装置では、ドレインパッド１８Ａに１本または２本の第１ワイヤ７１が接続されている。空パッド１９Ｂに２本の第２ワイヤ７２および２本の第３ワイヤ７３が接続されており、パッド６３Ａに１本または２本の第１ワイヤ７１および１本または２本の第３ワイヤ７３が接続されている。第１の変形例に係る半導体装置では、空パッド１９Ｂおよびパッド６３Ａが複数のワイヤが接続されるパッドとして共通化されている。

【0066】

ワイヤ群７０Ａは複数の第１組７５Ａおよび複数の第２組７５Ｂを備えており、第１組７５Ａと第２組７５Ｂとではワイヤの並び順が互いに異なっている。第１組７５Ａおよび第２組７５Ｂは、例えば、第２方向Ａ２に沿って交互に並んでいる。第１組７５Ａでは、第２ワイヤ７２、第３ワイヤ７３および第１ワイヤ７１がこの順で第２方向Ａ２に沿って並ぶように配置されている。第２組７５Ｂでは、第１ワイヤ７１、第３ワイヤ７３および第２ワイヤ７２がこの順で第２方向Ａ２に沿って並ぶように配置されている。一例として、第１組７５Ａの数、および第２組７５Ｂの数は６である。例えば、空パッド１９Ｂの第２方向Ａ２の長さＬ３、およびパッド６３Ａの第２方向Ａ２の長さは、５００μｍである。

【0067】

以上、第１の変形例に係る半導体装置は、複数の第１ワイヤ７１、および複数の第２ワイヤ７２を備える。互いに隣接する複数の第１ワイヤ７１のそれぞれは共通のパッド６３Ａに接続されている。互いに隣接する複数の第２ワイヤ７２のそれぞれは共通の空パッド１９Ｂに接続されている。したがって、パッド６３Ａおよび空パッド１９Ｂをワイヤの接続部としてより有効利用することができる。また、ワイヤ群７０Ａの各ワイヤのワイヤ長を更に短縮できる。ワイヤ群７０Ａの各ワイヤの間隔が短くなって相互インダクタンスが増加するので、相互インダクタンスの増加分だけ各ワイヤのワイヤ長を短縮させることが可能となる。従って、ワイヤ群７０Ａの各ワイヤの溶断の可能性を更に低減させることができる。

【0068】

より具体的には、図８に例示されるように、第２方向Ａ２の端部に位置するワイヤＷ１は、片側最近接のワイヤＷ２と、次に隣接するワイヤＷ３の影響を主に受ける。一方、ワイヤＷ４は、両側のワイヤＷ２、ワイヤＷ３、ワイヤＷ５およびワイヤＷ６の影響を受けるため、相互インダクタンスによる実効的なワイヤ長がワイヤＷ１と比較して大きく変化する。各ワイヤの長さをｌ、各ワイヤの半径をｒ、各ワイヤのグランドからの高さをｈ、ワイヤの間隔をｄ、真空の透磁率をμ０とすると、相互インダクタンスは以下の式（１）のように表される。

【数1】

上記の式（１）より、相互インダクタンスＭは、ワイヤの長さｌに比例すると共に、ワイヤの間隔ｄが狭いほど大きくなる。したがって、ワイヤの間隔が狭いほど、相互インダクタンスＭが大きくなるので、ワイヤの長さｌを短くすることが可能となる。

【0069】

続いて、第２の変形例に係る半導体装置について図９および図１０を参照しながら説明する。図９は第２の変形例に係る半導体チップ１０Ｃおよびキャパシタ６０Ｃの表面を示している。図１０は半導体チップ１０Ｃおよびキャパシタ６０Ｃの裏面を示している。半導体チップ１０Ｃは、ドレインパッド１８Ａ、ドレインパッド１８Ｂ、および空パッド１９Ａ，１９Ｂを備える。

【0070】

本変形例において、ドレインパッド１８Ａは、半導体チップ１０Ｃにおける第２方向Ａ２の両端のそれぞれに設けられる。ドレインパッド１８Ａには、例えば、１本の第１ワイヤ７１が接続されている。ドレインパッド１８Ｂには２本の第１ワイヤ７１が接続されている。空パッド１９Ｂには、２本の第２ワイヤ７２、および２本の第３ワイヤ７３が接続されている。

【0071】

キャパシタ６０Ｃは、誘電体６１、上部電極６２、パッド６３Ａ、およびパッド６３Ｂを備える。パッド６３Ｂは、キャパシタ６０Ｃにおける第２方向Ａ２の両端のそれぞれに設けられる。パッド６３Ａには、２本の第１ワイヤ７１、および２本の第３ワイヤ７３が接続されている。パッド６３Ｂには、１本の第１ワイヤ７１、および１本の第３ワイヤ７３が接続されている。第２の変形例に係るワイヤ群７０Ｃは、第２方向Ａ２に沿って並ぶ複数の第１組７５Ａ、および複数の第２組７５Ｂを備える。第２方向Ａ２に沿って第２組７５Ｂおよび第１組７５Ａが交互に並んでいる。

【0072】

半導体チップ１０Ｃは裏面電極１０ｇを更に備え、キャパシタ６０Ｃは裏面電極６７を更に備える。裏面電極１０ｇは、例えば、半導体チップ１０の長辺１２、長辺１３、および短辺１４に沿った長方形状を呈する。裏面電極１０ｇは、ゲートパッド１６および活性領域１７の半導体チップ１０Ｃの裏面に設けられている。裏面電極１０ｇは、ドレインパッド１８Ａ，１８Ｂおよび空パッド１９Ｂの半導体チップ１０Ｃの裏面には設けられていない。すなわち、裏面電極１０ｇは、半導体チップ１０Ｃにおけるドレインパッド１８Ａ，１８Ｂおよび空パッド１９Ｂの裏側から削除されている。

【0073】

キャパシタ６０Ｃの裏面電極６７は、上部電極６２の裏面に設けられている。裏面電極６７は、パッド６３Ａおよびパッド６３Ｂのキャパシタ６０Ｃの裏面には設けられていない。すなわち、裏面電極６７は、キャパシタ６０Ｃにおけるパッド６３Ａおよびパッド６３Ｂの裏側から削除されている。

【0074】

以上、第２の変形例に係る半導体装置は、キャパシタ６０Ｃの裏面に、パッド６３Ａおよびパッド６３Ｂに対向する領域以外の領域に設けられる裏面電極６７を備える。このように、パッド６３Ａおよびパッド６３Ｂの裏面に裏面電極６７が設けられないことにより、パッド６３Ａおよびパッド６３Ｂで発生する寄生容量を抑制することができる。

【0075】

第２の変形例に係る半導体装置は、半導体チップ１０Ｃの裏面、または基板１５の裏面に、空パッド１９Ｂに対向する領域以外の領域に設けられる裏面電極１０ｇを備える。このように、空パッド１９Ｂの裏面に裏面電極１０ｇが設けられないことにより、空パッド１９Ｂで発生する寄生容量を抑制することができる。

【0076】

次に、第３の変形例に係る半導体装置について図１１を参照しながら説明する。図１１に示されるように、第３の変形例に係る半導体装置は、半導体チップ１０、キャパシタ６０Ｄ、および中継基板８０を備える。キャパシタ６０Ｄは、パッド６３を有しない点において前述したキャパシタ６０と異なる。第３の変形例に係る半導体装置は、パッド６３に代えて、半導体チップ１０およびキャパシタ６０Ｄとは別体とされた中継基板８０に設けられた中継パッド８１（第１中継パッド）を備える。

【0077】

中継基板８０は、第２方向Ａ２に延びる長辺、および第１方向Ａ１に延びる短辺を有する長方形状とされている。中継パッド８１は、中継基板８０の長辺に沿って延びる長辺、および中継基板８０の短辺に沿って延びる短辺を有する長方形状とされている。中継パッド８１には、複数のドレインパッド１８のそれぞれから延びる複数の第１ワイヤ７１、および複数の空パッド１９から延びる複数の第３ワイヤ７３が接続されている。

【0078】

以上、第３の変形例に係る半導体装置では、中継パッド８１は、キャパシタ６０Ｄと半導体チップ１０の間に設けられている。したがって、中継パッド８１をキャパシタ６０Ｄおよび半導体チップ１０の双方から離間した場所に配置することが可能となる。

【0079】

以上、本開示に係る半導体装置の実施形態について説明した。しかしながら、本発明は、前述した実施形態または変形例に限定されない。すなわち、本発明が請求の範囲に記載された要旨を変更しない範囲において種々の変形および変更が可能であることは、当業者によって容易に認識される。例えば、半導体装置の各部品の形状、大きさ、数、材料および配置態様は、前述した内容に限られず適宜変更可能である。

【0080】

例えば、前述の実施形態では、半導体チップ１０が２つの増幅素子１１を備える例について説明した。しかしながら、増幅素子１１の数は、１つであってもよいし、３つ以上であってもよく、適宜変更可能である。

【0081】

上記では、キャパシタ６０のパッド６３に代えて、半導体チップ１０およびキャパシタ６０Ｄとは別体とされた中継基板８０に設けられた中継パッド８１を備える例について説明した。しかしながら、半導体チップ１０の空パッド１９に代えて、半導体チップ１０およびキャパシタ６０とは別体とされた中継基板に設けられた中継パッドを備えていてもよい。このように、中継パッドは、半導体チップ１０またはキャパシタ６０と一体に設けられていてもよいし、別体に設けられていてもよい。中継パッドの配置態様については適宜変更可能である。第１ワイヤ７１、第２ワイヤ７２および第３ワイヤ７３の数、および配置態様についても適宜変更可能である。

【符号の説明】

【0082】

１…半導体装置
２…入力端子
３…出力端子
４…パッケージ
４ａ，４ｂ…端壁
４ｃ，４ｄ…側壁
４ｅ…底板
９ａ，９ｂ，９ｃ，９ｅ，９ｆ…ボンディングワイヤ
１０，１０Ａ，１０Ｃ…半導体チップ
１０ｂ…Ａｇ－Ｐ層
１０ｃ…Ａｕ層
１０ｄ…ＳｉＣ層
１０ｆ…ＧａＮ層
１０ｇ…裏面電極
１１…増幅素子
１２…長辺（一辺）
１３…長辺
１４…短辺
１５…基板
１６…ゲートパッド
１７…活性領域
１８，１８Ａ，１８Ｂ…ドレインパッド（電極パッド）
１９，１９Ａ，１９Ｂ…空パッド（第２中継パッド）
２０…分岐回路基板
２１…基板
２１ａ，２１ｂ…長辺
２１ｃ，２１ｄ…短辺
２２…分岐回路
２３…配線パターン
２３ａ…金属パッド
２３ｂ…膜抵抗
３０…合成回路基板
３１…基板
３１ａ，３１ｂ…長辺
３１ｃ，３１ｄ…短辺
３１ｅ，３１ｆ…角部
３２…合成基板
３３…配線パターン
３３ａ…金属パッド
３３ｂ…膜抵抗
４０…フィルタ回路
５０…キャパシタ
６０，６０Ａ，６０Ｃ，６０Ｄ…キャパシタ
６０ｂ…Ａｇ－Ｐ層
６０ｃ…Ａｕ層
６０ｄ…セラミック層
６１…誘電体
６２…上部電極
６３，６３Ａ，６３Ｂ…パッド（第１中継パッド）
６４…長辺（一辺）
６５…長辺
６６…短辺
６７…裏面電極
７０，７０Ａ，７０Ｃ…ワイヤ群
７１…第１ワイヤ
７２…第２ワイヤ
７３…第３ワイヤ
７５…組
７５Ａ…第１組
７５Ｂ…第２組
８０…中継基板
８１…中継パッド（第１中継パッド）
Ａ１…第１方向
Ａ２…第２方向
ｄ…間隔
Ｍ…相互インダクタンス
Ｗ１，Ｗ２，Ｗ３，Ｗ４，Ｗ５，Ｗ６…ワイヤ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】