特許 7653904 半導体装置及びクロック制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-21

(45)【発行日】2025-03-31

(54)【発明の名称】半導体装置及びクロック制御方法

(51)【国際特許分類】

   H04L 9/10 20060101AFI20250324BHJP

   G06F 21/55 20130101ALI20250324BHJP

【ＦＩ】

H04L9/10 A

G06F21/55 380

【請求項の数】 12

(21)【出願番号】P 2021192640

(22)【出願日】2021-11-29

(65)【公開番号】P2023079262

(43)【公開日】2023-06-08

【審査請求日】2024-05-01

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】皆木 敬浩

【審査官】金沢 史明

(56)【参考文献】

【文献】特開２０１１－２２１７１１（ＪＰ，Ａ）

【文献】特開２００４－３０２５７５（ＪＰ，Ａ）

【文献】特表２００３－５２７７９０（ＪＰ，Ａ）

【文献】特開２００５－０４５７５２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０２１３３３０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００５／０２３２４３０（ＵＳ，Ａ１）

【文献】特開２０２０－０５８０３４（ＪＰ，Ａ）

【文献】特開２００２－３１４５３４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１１／０２８５４２０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１１／０２９９６７８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ９／１０

Ｇ０６Ｆ ２１／５５

(57)【特許請求の範囲】

【請求項1】

基準クロックに応じてインクリメントされたカウント値を出力するカウンタ部と、
前記カウント値に応じて第１乱数値を生成する第１乱数生成部と、
前記カウント値に応じて第２乱数値を生成する第２乱数生成部と、
複数のビットマップと前記第１乱数値と前記第２乱数値に応じて第１ビットマップ情報を出力する第１ビットマップ部と、
前記基準クロックから前記カウント値と前記第１ビットマップ情報の組合せに応じてクロックを間引いて第１間欠クロックを出力する第１クロック制御部と、
複数のビットマップと前記第１乱数値と前記第２乱数値に応じて第２ビットマップ情報を出力する第２ビットマップ部と、
前記基準クロックから前記カウント値と前記第２ビットマップ情報の組合せに応じてクロックを間引いて第２間欠クロックを出力する第２クロック制御部と、を有する半導体装置。

【請求項2】

前記第１クロック制御部は、第１セレクタと第１クロック出力部を有しており、
前記第１セレクタは、前記第１ビットマップ情報から前記カウント値で示されるビット位置の値を選択して第１クロックイネーブル信号を出力し、
前記第１クロック出力部は、前記第１クロックイネーブル信号に応じて前記第１間欠クロックを出力する、請求項１に記載の半導体装置。

【請求項3】

前記第２クロック制御部は、第２セレクタと第２クロック出力部を有しており、
前記第２セレクタは、前記第２ビットマップ情報から前記カウント値で示されるビット位置の値を選択して第２クロックイネーブル信号を出力し、
前記第２クロック出力部は、前記第２クロックイネーブル信号に応じて前記第２間欠クロックを出力する、請求項１に記載の半導体装置。

【請求項4】

前記複数のビットマップは、基本の発振情報を示す第１ビットマップと、発振情報を前記第１乱数値に置き換えるか否かを示す第２ビットマップと、発振情報を前記第２乱数値に置き換えるか否かを示す第３ビットマップと、発振情報を反転するか否かを示す第４ビットマップを含み、
前記第１ビットマップ部及び前記第２ビットマップ部は、前記第１ビットマップと前記第２ビットマップと前記第３ビットマップと前記第４ビットマップの組合せにより、それぞれ前記第１ビットマップ情報と前記第２ビットマップ情報を出力する、請求項１に記載の半導体装置。

【請求項5】

前記第１ビットマップ部および前記第２ビットマップ部は、
前記第２ビットマップにより前記第１ビットマップと前記第１乱数値のうちいずれかを選択し第１発振情報とし、さらに前記第３ビットマップにより前記第１発振情報と前記第２乱数値のうちいずれかを選択し第２発振情報とし、さらに前記第４ビットマップにより前記第２発振情報をそのままもしくは反転させ、前記第１ビットマップ情報と前記第２ビットマップ情報として出力する、請求項４に記載の半導体装置。

【請求項6】

さらに、前記複数のビットマップと前記第１乱数値と前記第２乱数値に応じて第３ビットマップ情報を出力する第３ビットマップ部と、
前記基準クロックから前記カウント値と前記第３ビットマップ情報の組合せに応じてクロックを間引いて第３間欠クロックを出力する第３クロック制御部を有する、請求項１に記載の半導体装置。

【請求項7】

前記第３ビットマップ情報は前記第１乱数値である、請求項６に記載の半導体装置。

【請求項8】

前記第１ビットマップ情報は前記第２乱数値であり、前記第２ビットマップ情報は前記第２乱数値の反転値である、請求項７に記載の半導体装置。

【請求項9】

前記第１乱数生成部と前記第２乱数生成部とは互いに異なるアルゴリズムで前記第１乱数値と前記第２乱数値を生成する、請求項１に記載の半導体装置。

【請求項10】

前記第１ビットマップ、前記第２ビットマップ、前記第３ビットマップ、前記第４ビットマップは、プロセッサにより定期的に変更される、請求項４に記載の半導体装置。

【請求項11】

半導体装置におけるクロック制御方法であって、
カウンタ部が基準クロックに応じてインクリメントされたカウント値を出力するステップと、
第１乱数生成部が前記カウント値に応じて第１乱数値を生成するステップと、
第２乱数生成部が前記カウント値に応じて第２乱数値を生成するステップと、
第１ビットマップ部が複数のビットマップと前記第１乱数値と前記第２乱数値に応じて第１ビットマップ情報を出力するステップと、
第１クロック制御部が前記基準クロックから前記カウント値と前記第１ビットマップ情報の組合せに応じてクロックを間引いて第１間欠クロックを出力するステップと、
第２ビットマップ部が複数のビットマップと前記第１乱数値と前記第２乱数値に応じて第２ビットマップ情報を出力するステップと、
第２クロック制御部が前記基準クロックから前記カウント値と前記第２ビットマップ情報の組合せに応じてクロックを間引いて第２間欠クロックを出力するステップと、を有するクロック制御方法。

【請求項12】

半導体装置におけるクロック制御方法であって、
カウンタ部が基準クロックに応じてインクリメントされたカウント値を出力するステップと、
第１乱数生成部が前記カウント値に応じて第１乱数値を生成するステップと、
第２乱数生成部が前記カウント値に応じて第２乱数値を生成するステップと、
第１ビットマップ部が複数のビットマップと前記第１乱数値と前記第２乱数値に応じて第１ビットマップ情報を出力するステップと、
第１クロック制御部が前記基準クロックから前記カウント値と前記第１ビットマップ情報の組合せに応じてクロックを間引いて第１間欠クロックを出力するステップと、
第２ビットマップ部が複数のビットマップと前記第１乱数値と前記第２乱数値に応じて第２ビットマップ情報を出力するステップと、
第２クロック制御部が前記基準クロックから前記カウント値と前記第２ビットマップ情報の組合せに応じてクロックを間引いて第２間欠クロックを出力するステップと、
第３ビットマップ部が前記複数のビットマップと前記第１乱数値と前記第２乱数値に応じて第３ビットマップ情報を出力するステップと、
第３クロック制御部が前記基準クロックから前記カウント値と前記第３ビットマップ情報の組合せに応じてクロックを間引いて第３間欠クロックを出力するステップを有する、クロック制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、サイドチャネル攻撃の耐性を有する半導体装置及びサイドチャネル攻撃を回避するためのクロック制御方法に関する。

【背景技術】

【0002】

システムＬＳＩ（Large Scale Integration）は、１チップの中に１つ以上の機能を集積したＬＳＩであり、ＳｏＣ（System on Chip）とも呼ばれる。現在、システムＬＳＩは多くの用途（例えば、セキュリティ用途）で使用されており、システムＬＳＩは様々な機能を実現している。セキュリティ用途のシステムＬＳＩ（セキュアＬＳＩ）には、通常、暗号化機能が構成要素の一つとして含まれている。

【0003】

セキュアＬＳＩに対する脅威の一つにサイドチャネル攻撃がある。サイドチャネル攻撃は、暗号回路の消費電力、電磁波、処理時間等の物理量を測定し、それらを解析することにより、暗号回路内部の秘密情報を得ようとする攻撃の総称である。例えば、電力解析攻撃と呼ばれるサイドチャネル攻撃では、暗号の演算中の秘密情報に依存した消費電力のわずかな偏りを解析することによって秘密情報を取得するものである。

【0004】

例えば、特許文献１（図３４）には、無効サイクルを挿入する、あるいはさらにクロック自体の周波数にランダムな揺らぎを与える、あるいはさらに不規則な電流値となるような電流を発生させる偽電流発生回路を設けることにより、時間軸でみた場合の消費電流を変化させ、電流波形の解析による暗号鍵の解読等を困難にする方法が記載されている。また、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）の制御電圧を保持するキャパシタの容量を乱数に基づいて変化させることにより、周波数にジッタを意図的に発生させることが記載されている。

【0005】

さらに、特許文献１（図２８）には、乱数発生器とタイミング生成回路とにより発生させたランダムな信号を利用して、ＣＰＵに１以上の命令からなる疑似的処理を挿入し、タイミングを変更することが記載されている。

【0006】

さらに、特許文献１（図５）には、発振回路の出力信号をカウンタで計数し、その計数出力を発振周波数とは非同期のタイミングジェネレータ出力でサンプリングし、レジスタにデータとして転送する。レジスタの各段には、キャパシタの容量を乱数に基づいて変化させた容量Ｃ１～Ｃ４等を接続する。このような構成により、カウンタの計数出力のサンプリングによって乱数を発生させるとともに、容量Ｃ１～Ｃ４が保持している電荷の状態と乱数に対応したハイレベル出力とロウレベル出力との組み合わせによって、膨大な組み合わせからなる偽電流をクロックに同期して発生させることが記載されている。

【先行技術文献】

【特許文献】

【0007】

【文献】特開２０００－２５９７８４号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、特許文献１（図３４）に記載されている、クロック発振をランダム化する方法は、ジッタ量によって周波数が中央値からずれるため、タイミングデザインにおいてマージンを増やす必要があり、タイミングデザインの難易度が高くなる。また、特許文献１（図２８）に記載されている、ダミー処理の挿入をハードウェアで行う方法では、例えば暗号化処理等を行うハードウェアのステートマシンの修正が必要であり、かつ、ソフトウェア制御によるダミー処理挿入程の自由度はない。また、特許文献１（図５）に記載されているような偽電流発生回路を追加すると、トータルの消費電力やチップ面積が増えてしまうというデメリットがある。

【0009】

本発明は従来技術におけるデメリットを回避しながら、サイドチャネル攻撃への対策を行うものである。

【課題を解決するための手段】

【0010】

一実施の形態に係るサイドチャネル攻撃回避方法においては、クロック発振状態を疑似乱数で置き換えることにより、処理時間が毎回ずれるため、単純電力解析によるサイドチャネル攻撃が困難になる。さらに、ロジック回路のクロック発振状態を疑似乱数の反転値で置き換えることにより、ロジック回路が動作停止中にもう一方のロジック回路を動かし電力を平滑化することにより電力解析によるサイドチャネル攻撃への耐性を上げることが可能となる。

【発明の効果】

【0011】

トータルの消費電力やチップ面積を増やすことなく、かつ設計難易度を上げることなく、時間軸でみた場合の消費電流の変化を制御することが可能となり、電流波形の解析による暗号鍵の解読等を困難にすることができる。

【図面の簡単な説明】

【0012】

【図1】図１は、第一の実施形態に係る半導体装置の構成図である。

【図2】図２は、第一の実施形態に係るクロック制御回路の構成を示すブロック図である。

【図3】図３は、第一の実施形態に係るビットマップ回路の構成を示すブロック図である。

【図4】図４は、第一の実施形態に係る電流の時間変化を示す図である。

【図5】図５は、第二の実施形態および第三の実施形態に係る半導体装置の構成図である。

【図6】図６は、第二の実施形態に係る電流の時間変化を示す図である。

【図7】図７は、第三の実施形態に係る電流の時間変化を示す図である。

【発明を実施するための形態】

【0013】

以下、一実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、明細書および図面において、同一の構成要件または対応する構成要件には、同一の符号を付し、重複する説明は省略する。また、図面では、説明の便宜上、構成を省略または簡略化している場合もある。また、実施の形態と各変形例との少なくとも一部は、互いに任意に組み合わされてもよい。

【0014】

（第一の実施形態）
図１は、第一の実施形態に係る半導体装置の全体構成を示す図である。

【0015】

プロセッサ、共有メモリ、発振回路、カウンタ回路、乱数生成器、クロック発振状態を示すビットマップ回路、クロック制御回路、およびクロック制御回路で生成されたクロックで駆動されるロジック回路を有する。なお、乱数生成器、クロック制御回路およびロジック回路は必要に応じて任意の数だけ増やせるものとする。

【0016】

図１において、ビットマップ回路Ａ、Ｂ（１５Ａ、１５Ｂ）とクロック制御回路Ａ、Ｂ（１２Ａ、１２Ｂ）とロジック回路Ａ、Ｂ（１０Ａ、１０Ｂ）、乱数生成器１、２（１４Ａ、１４Ｂ）の数は必要に応じて拡張する。ビットマップ回路Ａ、Ｂ（１５Ａ、１５Ｂ）は、後述のように書き換え可能なレジスタおよびセレクタで構成される。カウンタ回路（１１）は共通化し、カウンタ回路（１１）でカウントしたカウント値はクロック制御回路Ａ、Ｂ（１２Ａ、１２Ｂ）および乱数生成器１、２（１４Ａ、１４Ｂ）に送信される。

【0017】

乱数生成器１、２（１４Ａ、１４Ｂ）で生成された乱数情報をビットマップ回路Ａ、Ｂ（１５Ａ、１５Ｂ）に送信する。ビットマップ回路Ａ、Ｂ（１５Ａ、１５Ｂ）のそれぞれから出力されたビットマップ情報Ａ、Ｂをクロック制御回路Ａ、Ｂ（１２Ａ、１２Ｂ）に送信する。クロック制御回路Ａ、Ｂ（１２Ａ、１２Ｂ）のそれぞれから出力された間欠クロックＡ、Ｂはロジック回路Ａ、Ｂ（１０Ａ、１０Ｂ）に送信される。プロセッサ（１６）は、ビットマップ情報Ａ、Ｂを生成するために必要な発振制御情報をビットマップ回路Ａ、Ｂ（１５Ａ、１５Ｂ）に設定する。

【0018】

共有メモリ（１７）には、例えば動作モード毎に最適なビットマップ情報の組み合わせが記憶されている。プロセッサ（１６）、共有メモリ（１７）およびビットマップ回路Ａ、Ｂ（１５Ａ、１５Ｂ）はシステムバス（１８）と接続されている。プロセッサ（１６）は、動作モードに応じて最適な発振制御情報の組み合わせを共有メモリ（１７）から読み出し、システムバス（１８）を介してビットマップ回路Ａ、Ｂ（１５Ａ、１５Ｂ）にビットマップ情報を設定する。

【0019】

カウンタ回路（１１）は、例えば０～１５の間を順次インクリメントしたカウント値を出力する。乱数生成器１、２（１４Ａ、１４Ｂ）はカウント値のオーバーフローに連動して、例えば１６ビットの乱数値を生成して、更新する。本実施の形態においては、例えばロジック回路Ａ（１０Ａ）は暗号鍵を用いて暗号化や復号化の処理を行う回路とする。一方、ロジック回路Ｂ（１０Ｂ）は、ロジック回路Ａ（１０Ａ）とほぼ同等の回路規模を持つ、暗号化以外の処理を行う回路とする。

【0020】

図２に第一の実施形態におけるクロック制御回路（図１の１２Ａ、１２Ｂ）の詳細構成を示す。

【0021】

図２において、セレクタ（２１）は例えば１６ビットのビットマップ情報からカウント値で示されるビット位置の値を選択してクロックイネーブル信号として出力する。クロックゲートセル（２２）はクロックイネーブル信号が「１」を示すときだけ間欠クロックを出力する。カウント値の値域、ビットマップ情報のビット数、図１の乱数生成器１、２（１４Ａ、１４Ｂ）の乱数値のビット数は必要に応じて任意の数に拡張することができる。

【0022】

図３に第一の実施形態におけるビットマップ回路の詳細構成を示す。

【0023】

図３において、ビットマップ１（３０Ａ）は、システムバス（３３）を経由して、プロセッサ（３４）が設定する発振制御情報１（基本発振パターン）を格納する。ビットマップ２（３０Ｂ）は、システムバス（３３）を経由して、プロセッサ（３４）が設定する発振制御情報２（乱数生成器１（３２Ａ）の生成する乱数値に発振情報を置き換えるか否かを選択するための情報）を格納する。ビットマップ３（３０Ｃ）はシステムバス（３３）を経由してプロセッサ（３４）が設定する発振制御情報３（乱数生成器２（３２Ｂ）の生成する乱数値に発振情報を置き換えるか否かを選択するための情報）を格納する。

【0024】

ビットマップ４（３０Ｄ）は、システムバス（３３）を経由して、プロセッサ（３４）が設定する発振制御情報４（発振状態を反転するか否かを選択するための情報）を格納する。プロセッサ（３４）が設定する、発振制御情報１～４はあらかじめ図１の共有メモリ（１７）に格納されている。プロセッサ（３４）は、システムバス（３３）を経由して発振制御情報１～４を読み取り、システムバス（３３）を経由して、図３のビットマップ１～４（３０Ａ～３０Ｄ）に格納する。

【0025】

セレクタ１（３１Ａ）はビットマップ２（３０Ｂ）に設定された値に基づいてビットマップ１（３０Ａ）または乱数生成器１（３２Ａ）の値を選択する。セレクタ２（３１Ｂ）はビットマップ３（３０Ｃ）に設定された値に基づいてセレクタ１（３１Ａ）により選択された値または乱数生成器２（３２Ｂ）の値を選択する。セレクタ３（３１Ｃ）はビットマップ４（３０Ｄ）に設定された値に基づいてセレクタ２（３１Ｂ）により選択された値またはその反転した値を選択する。ビットマップ１～４（３０Ａ～３０Ｄ）、セレクタ１～３（３１Ａ～３１Ｃ）はそれぞれ図１のカウンタ回路（１１）が出力するカウント値域分だけ実装されている。

【0026】

次に、図１のロジック回路Ａ（１０Ａ）とロジック回路Ｂ（１０Ｂ）を相補的に動作させて電流波形の解析による暗号鍵の解読等を困難にする例を示す。

【0027】

例えば、図１のビットマップ回路Ａ（１５Ａ）において、図３のビットマップ１（３０Ａ）に「０ｘ５５５５」を、ビットマップ２（３０Ｂ）、ビットマップ３（３０Ｃ）、ビットマップ４（３０Ｄ）にそれぞれ「０ｘ００００（１６進表記）」を設定し、図１のビットマップ回路Ｂ（１５Ｂ）において、図３のビットマップ１（３０Ａ）に「０ｘ５５５５」を、ビットマップ２（３０Ｂ）、ビットマップ３（３０Ｃ）にそれぞれ「０ｘ００００」、ビットマップ４（３０Ｄ）に「０ｘＦＦＦＦ（１６進表記）」を設定すると、図１のビットマップ回路Ａ（１５Ａ）が出力するビットマップ情報Ａは「０ｘ５５５５」、図１のビットマップ回路Ｂ（１５Ｂ）が出力するビットマップ情報Ｂは「０ｘＡＡＡＡ」となる。

【0028】

図４は第一の実施形態における間欠クロックと電力の時間変化を示した図である。

【0029】

図１のカウンタ回路（１１）が出力するカウント値は０から１５まで順次インクリメントする動作を繰返す（４－２）。クロックイネーブル信号Ａはビットマップ情報（図４の例では「０ｘ５５５５」）から、カウント値で指定されるビット位置の値を選択して出力する（４－３）。クロックイネーブル信号Ｂはビットマップ情報（図４の例では「０ｘＡＡＡＡ」）から、カウント値で指定されるビット位置の値を選択して出力する（４－４）。間欠クロックＡはクロックイネーブル信号Ａの値が「１」のときだけ発振する（４－５）。間欠クロックＢはクロックイネーブル信号Ｂの値が「１」のときだけ発振する（４－６）。間欠クロックＡが発振すると、ロジック回路Ａ（１０Ａ）内部でトランジスタのスイッチング電流が流れる（４－７）。間欠クロックＢが発振すると、ロジック回路Ｂ（１０Ｂ）内部でトランジスタのスイッチング電流が流れる（４－８）。ロジック回路Ａ（１０Ａ）とロジック回路Ｂ（１０Ｂ）の合計電流は図４の４－９のようになる。

【0030】

以上のように、図４に示す通り、ロジック回路Ａ（１０Ａ）が動作しない間に、ロジック回路Ａ（１０Ａ）とほぼ同程度の回路規模のロジック回路Ｂ（１０Ｂ）を動作させることにより、ロジック回路Ａ（１０Ａ）の動作状態に連動した消費電流の変化を遮蔽し、電流波形の解析によるロジック回路Ａ（１０Ａ）の持つ暗号鍵の解読等を困難にすることが可能となる。これらの制御はクロック発振を間引き制御することによって実現されており、特許文献１（図３４）に記載されているクロック発振をランダム化する方法と比べて、タイミング設計に与える影響が少ない。

【0031】

（第二の実施形態）
第一の実施形態に係るサイドチャネル攻撃回避方法では、暗号化の処理を行うロジック回路Ａが動作しない間に、ロジック回路Ａとほぼ同程度の回路規模のロジック回路Ｂ（暗号化以外の処理を行う）を動作させることにより、ロジック回路Ａの動作状態に連動した消費電流の変化を遮蔽し、電流波形の解析によるロジック回路Ａの持つ暗号鍵の解読等を困難にしていたが、本実施の形態に係るサイドチャネル攻撃回避方法では、第一の実施形態に加え、ロジック回路Ａとは無関係のロジック回路Ｃをランダムに動作させることで、電流波形の解析によるロジック回路Ａの持つ暗号鍵の解読等をさらに困難にすることを特徴とする。第一の実施形態におけるロジック回路Ａとロジック回路Ｂは同じ規模の回路であるのに対し、ロジック回路Ｃについてはどのような規模でもかまわない。

【0032】

図５は、第二の実施形態に係る半導体装置の全体構成を示す図である。第一の実施形態に対し、ロジック回路Ｃ、クロック制御回路Ｃ、ビットマップ回路Ｃが追加されている点で異なる。

【0033】

ビットマップ回路Ａ、Ｂ（５５Ａ、５５Ｂ）が出力するビットマップ情報Ａ、Ｂは第一の実施形態と同様である。すなわち、ビットマップ回路Ａ（５５Ａ）において、図３のビットマップ１（３０Ａ）に「０ｘ５５５５」を、ビットマップ２（３０Ｂ）、ビットマップ３（３０Ｃ）、ビットマップ４（３０Ｄ）にそれぞれ「０ｘ００００（１６進表記）」を設定し、ビットマップ回路Ｂ（５５Ｂ）において、ビットマップ１（３０Ａ）に「０ｘ５５５５」を、ビットマップ２（３０Ｂ）、ビットマップ３（３０Ｃ）にそれぞれ「０ｘ００００」、ビットマップ４（３０Ｄ）に「０ｘＦＦＦＦ（１６進表記）」を設定すると、ビットマップ回路Ａ（５５Ａ）が出力するビットマップ情報Ａは「０ｘ５５５５」、ビットマップ回路Ｂ（５５Ｂ）が出力するビットマップ情報Ｂは「０ｘＡＡＡＡ」となる。

【0034】

第二の実施形態においては、上記に加え、ビットマップ回路Ｃ（５５Ｃ）が、図３のビットマップ１（３０Ａ）に「０ｘ００００」を、ビットマップ２（３０Ｂ）に「０ｘＦＦＦＦ」を、ビットマップ３（３０Ｃ）とビットマップ４（３０Ｄ）にそれぞれ「０ｘ００００（１６進表記）」を設定すると、ビットマップ回路Ｃ（５５Ｃ）が出力するビットマップ情報Ｃは乱数生成器１（５４Ａ）が示す乱数値となる。カウンタ回路（５１）が出力するカウント値がオーバーフローすると、乱数生成器１（５４Ａ）の乱数値は新たな乱数値に更新され、ビットマップ情報Ｃに新たな乱数値が反映される。

【0035】

図６は第二の実施形態における間欠クロックと電力の時間変化を示した図である。

【0036】

図６に示す例では、１６クロック周期において、ロジック回路ＡおよびＢでは、期間（１）は固定発振制御期間となり、一方、ロジック回路Ｃでは、期間（２）は乱数生成器１（５４Ａ）によるランダム発振制御期間となる。
カウンタ回路（５１）が出力するカウント値は、０から１５まで順次インクリメントする動作を繰返す（６－２）。クロックイネーブル信号Ａはビットマップ情報（図６の例では「０ｘ５５５５」）から、カウント値で指定されるビット位置の値を選択して出力する（６－３）。クロックイネーブル信号Ｂはビットマップ情報（図６の例では「０ｘＡＡＡＡ」）から、カウント値で指定されるビット位置の値を選択して出力する（６－４）。クロックイネーブル信号Ｃはビットマップ情報（図６の例では始め「０ｘ４１２９」）から、カウント値で指定されるビット位置の値を選択して出力する（６－５）。

【0037】

間欠クロックＡはクロックイネーブル信号Ａの値が「１」のときだけ発振する（６－６）。間欠クロックＢはクロックイネーブル信号Ｂの値が「１」のときだけ発振する（６－７）。間欠クロックＣはクロックイネーブル信号Ｃの値が「１」のときだけ発振する（６－８）。間欠クロックＡが発振するとロジック回路Ａ（５０Ａ）内部でトランジスタのスイッチング電流が流れる（６－９）。間欠クロックＢが発振するとロジック回路Ｂ（５０Ｂ）内部でトランジスタのスイッチング電流が流れる（６－１０）。間欠クロックＣが発振するとロジック回路Ｃ（５０Ｃ）内部でトランジスタのスイッチング電流が流れる（６－１１）。ロジック回路Ａ、Ｂ、Ｃ（５０Ａ～５０Ｃ）の合計電流は６－１２のようになる。

【0038】

図６に示すとおり、ロジック回路Ａ（５０Ａ）が動作しない間に、ロジック回路Ａ（５０Ａ）とほぼ同程度の回路規模のロジック回路Ｂ（５０Ｂ）を動作させ、ロジック回路Ａ（５０Ａ）の動作状態に連動した消費電流の変化を遮蔽した上で、ロジック回路Ａ（５０Ａ）とは無関係のロジック回路Ｃ（５０Ｃ）をランダムに動作させることで、電流波形の解析によるロジック回路Ａ（５０Ａ）の持つ暗号鍵の解読等を第一の実施形態よりもさらに困難にすることができる。

【0039】

本実施の形態においては、ロジック回路Ｃ（５０Ｃ）は元々半導体装置に必要とされ、搭載されている回路を用いることを想定しており、特許文献１に記載されているような、偽電流発生のための回路を追加することなく、つまりトータルの消費電力やチップ面積を増やさずに、特許文献１と同様の効果を得ることが可能となる。

【0040】

（第三の実施形態）
第二の実施形態に加え、図５の乱数生成器２（５４Ｂ）を用いて、特許文献１に記載されているクロックランダム化やダミー処理挿入と同様の効果を実現する例を示す。

【0041】

例えば、図５のビットマップ回路Ａ（５５Ａ）において、図３のビットマップ１（３０Ａ）に「０ｘ５５５５」を、ビットマップ２（３０Ｂ）に「０ｘ００００」、ビットマップ３（３０Ｃ）に「０ｘＦＦ００」、ビットマップ４（３０Ｄ）に「０ｘ００００（１６進表記）」を設定し、ビットマップ回路Ｂ（５５Ｂ）において、図３のビットマップ１（３０Ａ）に「０ｘ５５５５」を、ビットマップ２（３０Ｂ）に「０ｘ００００」、ビットマップ３（３０Ｃ）に「０ｘＦＦ００」、ビットマップ４（３０Ｄ）に「０ｘＦＦＦＦ（１６進表記）」を設定すると、ビットマップ回路Ａ（５５Ａ）が出力するビットマップ情報Ａの上位８ビットは乱数生成器２（５４Ｂ）の示す乱数値、下位８ビットは「０ｘ５５」となり、ビットマップ回路Ｂ（５５Ｂ）が出力するビットマップ情報Ｂの上位８ビットは乱数生成器２（５４Ｂ）の示す乱数値の反転値、下位８ビットは「０ｘＡＡ」となる。

【0042】

カウンタ回路（５１）が出力するカウント値がオーバーフローすると、乱数生成器２（５４Ｂ）の乱数値は新たな乱数値に更新され、ビットマップ回路Ａ（５５Ａ）が出力するビットマップ情報Ａの上位８ビットに新たな乱数値が反映され、ビットマップ回路Ｂ（５５Ｂ）が出力するビットマップ情報Ｂの上位８ビットには新たな乱数値の反転値が反映される。乱数生成器２（５４Ｂ）の乱数値は、例えば始め「０ｘ１Ｅ３７」で、新たな値は「０ｘ３９ＥＡ」とする。

【0043】

一方、ビットマップ回路Ｃ（５５Ｃ）において、図３のビットマップ１（３０Ａ）に「０ｘ００００」を、ビットマップ２（３０Ｂ）に「０ｘＦＦＦＦ」を、ビットマップ３（３０Ｃ）とビットマップ４（３０Ｄ）にそれぞれ「０ｘ００００（１６進表記）」を設定すると、ビットマップ回路Ｃ（５５Ｃ）が出力するビットマップ情報Ｃは乱数生成器１（５４Ａ）が示す乱数値となる。カウンタ回路（５１）が出力するカウント値がオーバーフローすると、乱数生成器１（５４Ａ）の乱数値は新たな乱数値に更新され、ビットマップ回路Ｃ（５５Ｃ）が出力するビットマップ情報Ｃに新たな乱数値が反映される。乱数生成器１（５４Ａ）の乱数値は、例えば始め「０ｘ４１２９」で、新たな値は「０ｘＣ５Ａ７」とする。

【0044】

第三の実施形態における間欠クロックと電力の時間変化を図７に示す。

【0045】

図７に示す例では、１６クロック周期において、ロジック回路ＡおよびＢでは、期間（１）は固定発振制御期間、期間（３）は乱数生成器２（５４Ｂ）によるランダム発振制御期間となる。一方、ロジック回路Ｃでは、期間（２）は乱数生成器１（５４Ａ）によるランダム発振制御期間となる。

【0046】

図７に示すとおり、ロジック回路Ａ（５０Ａ）が動作しない間に、ロジック回路Ａ（５０Ａ）とほぼ同程度の回路規模のロジック回路Ｂ（５０Ｂ）を動作させ、ロジック回路Ａ（５０Ａ）の動作状態に連動した消費電流の変化を遮蔽した上で、ロジック回路Ａ（５０Ａ）とは無関係のロジック回路Ｃ（５０Ｃ）をランダムに動作させ、その上でロジック回路Ａ（５０Ａ）が動作しないダミー処理期間をランダムに挿入することで、電流波形の解析によるロジック回路Ａ（５０Ａ）の持つ暗号鍵の解読等を第二の実施形態よりもさらに困難にすることができる。

【0047】

本実施の形態においては、クロックランダムに既知のクロックゲーティングの技術を用いることを想定しており、特許文献１に記載されているクロックにジッタを載せる手法のような、周波数の中央値からのずれを考慮する必要はなく、従ってタイミングデザインにおいてジッタ分のマージンを増やす必要も無く、タイミングデザインの難易度を上げることなく、特許文献１に記載されているクロックランダム化と同様の効果を得ることが可能となる。

【0048】

（第一の変形例）
第三の実施形態においては、図３のビットマップ１（３０Ａ）、ビットマップ２（３０Ｂ）の設定値を変更することで、図１におけるロジック回路Ａ（１０Ａ）および図５におけるロジック回路Ａ（５０Ａ）の動作率を制御することができる。

【0049】

図７の例では図３のビットマップ１（３０Ａ）で設定される固定発振制御期間の比率が５０％、図３のビットマップ３（３０Ｃ）で設定されるランダム発振制御期間の比率が５０％、乱数生成器２（図１の１４Ｂ、図５の５４Ｂ）における０／１の発生比率が例えば５０％だとすると、ロジック回路Ａ（図１の１０Ａ、図５の５０Ａ）の平均動作率は５０％となるが、ロジック回路Ａ（図１の１０Ａ、図５の５０Ａ）の平均動作率を上げたい場合は、図３のビットマップ１（３０Ａ）で設定される固定発振期間の比率を増やせばよい。

【0050】

（第二の変形例）
第三の実施形態においては、ロジック回路Ａ（図１の１０Ａ、図５の５０Ａ）のダミー処理期間挿入に、乱数生成器１（図１の１４Ａ、図５の５４Ａ）を併用することもできる。すなわち２つの異なる乱数発生源を用いて、ロジック回路Ａ（図１の１０Ａ、図５の５０Ａ）のダミー処理期間を挿入することができる。これはつまり、乱数生成器１（図１の１４Ａ、図５の５４Ａ）と乱数生成器２（図１の１４Ｂ、図５の５４Ｂ）を、より実装の容易な、それぞれ異なる生成アルゴリズムで動作する疑似乱数生成器のような回路に置き換えても、同様の効果を得ることができることを意味する。

【0051】

(第三の変形例)
第三の実施形態においては、図３のビットマップ１～４（３０Ａ～３０Ｄ）の設定を定期的に変更することで、時間軸でみた場合の消費電流をさらに変化させ、電流波形の解析による暗号鍵の解読等を困難にすることもできる。

【0052】

(第四の変形例)
第三の実施形態においては、動作説明を簡単にするため、図３のビットマップ１（３０Ａ）で設定する固定発振制御期間と、図３のビットマップ３（３０Ｃ）で設定するランダム発振制御期間を８サイクル毎に交代するように設定しているが、ビットマップの設定を変えることにより、固定発振制御期間とランダム発振制御期間を異なるサイクルで交代させることもできる。例えば、図３のビットマップ１（３０Ａ）の設定値を「０ｘ８８８８」、図３のビットマップ３（３０Ｃ）の設定値を「０ｘ５５５５」とすると、ランダム発振、停止、ランダム発振、発振・・・の繰り返しとなり、より短い周期でランダム発振が行われるようになり、電流波形の解析による暗号鍵の解読等をより困難にできる。

【0053】

なお、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更され得る。

【符号の説明】

【0054】

１０Ａ、１０Ｂ、２３、５０Ａ、５０Ｂ、５０Ｃ ロジック回路
１１、５１ カウンタ回路
１２Ａ、１２Ｂ、５２Ａ、５２Ｂ、５２Ｃ クロック制御回路
１３、５３ 発振器
１４Ａ、１４Ｂ、３２Ａ、３２Ｂ、５４Ａ、５４Ｂ 乱数生成器
１５Ａ、１５Ｂ、２０、５５Ａ、５５Ｂ、５５Ｃ ビットマップ回路
１６、３４、５６ プロセッサ
１７、５７ 共有メモリ
１８、３３、５８ システムバス
２１、３１Ａ、３１Ｂ、３１Ｃ セレクタ
２２ クロックゲートセル
３０Ａ、３０Ｂ、３０Ｃ、３０Ｄ ビットマップ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】