特許 7654797 不揮発性メモリシステムにおいてシステムデータを記憶及び検索するための改良されたアーキテクチャ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-24

(45)【発行日】2025-04-01

(54)【発明の名称】不揮発性メモリシステムにおいてシステムデータを記憶及び検索するための改良されたアーキテクチャ

(51)【国際特許分類】

   G11C 29/00 20060101AFI20250325BHJP

   G11C 16/26 20060101ALI20250325BHJP

【ＦＩ】

G11C29/00 410

G11C16/26

【請求項の数】 1

(21)【出願番号】P 2023539289

(86)(22)【出願日】2021-03-30

(65)【公表番号】

(43)【公表日】2024-01-16

(86)【国際出願番号】 US2021025009

(87)【国際公開番号】W WO2022146465

(87)【国際公開日】2022-07-07

【審査請求日】2023-08-18

(31)【優先権主張番号】63/131,624

(32)【優先日】2020-12-29

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】17/199,383

(32)【優先日】2021-03-11

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】500147506

【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド

【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．

(74)【代理人】

【識別番号】110000626

【氏名又は名称】弁理士法人英知国際特許商標事務所

(72)【発明者】

【氏名】リウ、シアン

(72)【発明者】

【氏名】ワン、チュンミン

(72)【発明者】

【氏名】ドー、ナン

(72)【発明者】

【氏名】トラン、ヒュー バン

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２００３－１４１８８１（ＪＰ，Ａ）

【文献】特開２００５－０８５３１６（ＪＰ，Ａ）

【文献】特開２００５－１１６１４５（ＪＰ，Ａ）

【文献】特開２００１－０４３６９１（ＪＰ，Ａ）

【文献】特開２０１１－０９０７３５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ２９／００

Ｇ１１Ｃ １６／２６

(57)【特許請求の範囲】

【請求項1】

不揮発性メモリシステムであって、
複数の行及び複数の列に配置された不揮発性メモリセルのアレイと、
読み出し動作中に、第１の行内の第１の不揮発性メモリセルに結合され、かつ、第２の行内の第２の不揮発性メモリセルに結合されたビット線から電流を同時に受け取って、前記第１の不揮発性メモリセル及び前記第２の不揮発性メモリセル内に冗長に記憶された値を判定するために、合成電流を基準値と比較するように構成されたセンス増幅器と、を備え、前記基準値は「１」を記憶した不揮発性メモリセルの読み出し電流の下限の２倍よりも低い、不揮発性メモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

（優先権の主張）
本出願は、２０２０年１２月２９日に出願された「Ａｒｃｈｉｔｅｃｔｕｒｅｓ ｆｏｒ Ｓｔｏｒｉｎｇ ａｎｄ Ｒｅｔｒｉｅｖｉｎｇ Ｓｙｓｔｅｍ Ｄａｔａ ｉｎ ａ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」と題する米国特許仮出願第６３／１３１，６２４号、及び２０２１年３月１１日に出願された「Ａｒｃｈｉｔｅｃｔｕｒｅｓ ｆｏｒ Ｓｔｏｒｉｎｇ ａｎｄ Ｒｅｔｒｉｅｖｉｎｇ Ｓｙｓｔｅｍ Ｄａｔａ ｉｎ ａ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」と題する米国特許出願第１７／１９９，３８３号の優先権を主張する。

【0002】

（発明の分野）
不揮発性メモリシステムにおいてシステムデータを記憶及び検索するための改良されたアーキテクチャの多数の実施形態が開示される。

【背景技術】

【0003】

不揮発性メモリシステムは、先行技術において周知である。図１は、先行技術の不揮発性メモリシステム１００を示す。不揮発性メモリシステム１００は、アレイ１０１、行デコーダ１０２、列デコーダ１０３、及びセンス増幅器１０４を備える。アレイ１０１は、行及び列に配置された不揮発性メモリセルのアレイを備える。行デコーダ１０２は、アレイ１０１内の不揮発性メモリセルの各行に結合され、典型的には、受信された行アドレスに応答して、読み出し、消去、又はプログラム動作のために１つ以上の行を有効にする。列デコーダ１０３は、アレイ１０１内の不揮発性メモリセルの各列に結合され、典型的には、受信された列アドレスに応答して、読み出し、消去、又はプログラム動作のために１つ以上の列を有効にする。不揮発性メモリセルがフラッシュメモリセルである場合、行デコーダ１０２は、典型的には、セルの各行のワード線に結合され、列デコーダ１０３は、典型的には、セルの各列のビット線に結合される。センス増幅器１０４は、選択された１つ又は複数のセルに記憶された値を検知するために、読み出し動作中に使用される。

【0004】

不揮発性メモリセルの様々な設計が先行技術において知られている。例えば、参照により本明細書に組み込まれる、米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種である、スプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４及びドレイン領域１６を含み、ソース領域１４とドレイン領域１６との間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に絶縁されて配設される、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線２４はドレイン領域１６に結合される。

【0005】

メモリセル２１０は、基板領域１２に対してワード線端子２２に高い正電圧を加えることによって消去され（この場合、電子は浮遊ゲートから除去される）、これにより、浮遊ゲート２０上の電子は、ファウラーノルドハイム（Fowler-Nordheim）トンネリングを介して、中間絶縁体を通って浮遊ゲート２０からワード線端子２２までトンネリングする。

【0006】

メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を加えることによってプログラムされる（電子が浮遊ゲートに供給される）。電子は、ドレイン領域１６からソース領域１４に向かって流れる。電子は、ワード線端子２２と浮遊ゲート２０との間のギャップの下のチャネル領域１８、及び浮遊ゲート２０の下のチャネル領域１８とを通って移動するときに加速され、加熱される。熱せられた電子の一部は、浮遊ゲート２０からの静電引力と、上記引力によって生じる酸化物エネルギー障壁の減少に起因して、ゲート酸化物を通って浮遊ゲート２０に注入されることになる。

【0007】

メモリセル２１０は、ソース領域１４に対して、正の読み出し電圧をドレイン領域１６及びワード線端子２２に加える（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子が消去される）場合、浮遊ゲート２０の下のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を横切ってソース領域１４に流れ、これが、消去された状態、すなわち、「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）場合、浮遊ゲート２０の下のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を通ってソース領域１４に流れない（又はほとんど流れない）ことになり、これが、プログラムされた状態、すなわち、「０」の状態として検知される。

【0008】

表１は、読み出し、消去、及びプログラム動作を実行するためにメモリセル２１０の端子に印加することができる典型的な電圧／電流範囲を示す。
表１：図３のフラッシュメモリセル２１０の動作

【表1】

【0009】

他の種類のフラッシュメモリセルとして、他のスプリットゲート型メモリセル構成も知られている。例えば、図３は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線、ＷＬ、に結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を含む４ゲートメモリセル３１０を示す。この構成は、米国特許第７，８６８，３７５号に記載されており、当該特許は、参照により全ての目的のために本明細書に組み込まれる。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。

【0010】

表２は、読み出し、消去、及びプログラム動作を実行するためにメモリセル３１０の端子に印加することができる典型的な電圧／電流範囲を示す。
表２：図３のフラッシュメモリセル３１０の動作

【表2】

【0011】

図４は、別のタイプのフラッシュメモリセルである、３ゲートメモリセル４１０を示す。メモリセル４１０は、メモリセル４１０が別個の制御ゲートを有しないことを除いて、図３のメモリセル３１０と同一である。消去動作（それによって、消去は消去ゲートの使用を通じて生じる）及び読み出し動作は、制御ゲートバイアスが印加されないことを除いて、図３の動作と同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、結果として、プログラム動作中は、制御ゲートバイアスの不足を補償するため、より高い電圧がソース線に印加されなければならない。

【0012】

表３は、読み出し、消去、及びプログラム動作を実行するためにメモリセル４１０の端子に印加することができる典型的な電圧／電流範囲を示す。
表３：図４のフラッシュメモリセル４１０の動作

【表3】

【0013】

本明細書に記載される方法及び手段は、限定されないが、ＦＩＮＦＥＴスプリットゲートフラッシュ又はスタックゲートフラッシュメモリ、ＮＡＮＤフラッシュ、ＳＯＮＯＳ（ケイ素－酸化物－窒化物－酸化物－ケイ素、窒化物中の電荷トラップ）、ＭＯＮＯＳ（金属－酸化物－窒化物－酸化物－ケイ素、窒化物中の金属電荷トラップ）、ＲｅＲＡＭ（抵抗変化型メモリ）、ＰＣＭ（相変化メモリ）、ＭＲＡＭ（磁気抵抗メモリ）、ＦｅＲＡＭ（強誘電体メモリ）、ＣＴ（電荷トラップ）メモリ、ＣＮ（カーボンナノチューブ）メモリ、ＯＴＰ（バイレベル又はマルチレベルの１回のみのプログラムが可能）及びＣｅＲＡＭ（強相関電子メモリ）などの他の不揮発性メモリ技術に適用され得る。

【0014】

図５を参照すると、先行技術の不揮発性メモリシステム１００は、アレイ１０１内に保護領域５０１を作り出し、維持することがある。次いで、保護領域５０１を使用して、構成データ、トリムデータ、ヒューズ、及び本明細書では「システムデータ」又は「システムビット」と称される、不揮発性メモリシステム１００の動作に不可欠な他のタイプのデータを記憶することができる。ユーザデータは保護領域５０１に記憶されることはなく、任意選択的に、保護領域５０１は、不揮発性メモリシステム１００の外部のソースから開始される読み出し、消去、及びプログラム動作のためにアクセス可能ではない。

【0015】

保護領域５０１に記憶されるデータは不揮発性メモリシステム１００の正確な機能にとって重要であるため、保護領域５０１に記憶されるデータは、電荷損失、電荷移動、読み出し攪乱、放射線誘起ソフトエラー、及びセルのごく一部の読み出し電流／電圧の変化を引き起こす他のメカニズムなどの低確率データ損失イベントからの追加の保護を必要とする。

【0016】

１つの先行技術の手法は、保護領域５０１内の各システムビットを２つの不揮発性メモリセル内に冗長方式で記憶することである。１つの手法では、２つのセルからの読み出し電流を合計し、基準値と比較して、記憶された値を判定することができる。

【0017】

しかしながら、冗長性があっても、いくつかの不揮発性メモリセル設計では、不揮発性メモリセルにおける電荷損失、電荷再分配、攪乱、又は他の物理的変化が、不揮発性メモリセルのアーキテクチャに応じて、セルを主に「１」状態から「０」状態に、又は「０」状態から「１」状態に反転させることになる。

【0018】

これは、システムビットを破損する可能性がある。例えば、２つの不揮発性メモリセルのうちの１つが「０」状態から「１」状態に反転する場合、総読み出し電流は基準電流を超え、検知されたデータは「０」から「１」に反転することになる。

【0019】

必要とされているのは、重要なシステムデータを不揮発性メモリアレイに記憶するための実施形態であり、それにより、システムデータは、限定されないが、読出し電流又は電圧の変化を引き起こす不揮発性メモリセルにおける電荷損失、電荷再分配、攪乱効果、又は他の物理的変化から破損される可能性が低くなる。

【発明の概要】

【0020】

不揮発性メモリシステムにおいてシステムデータを記憶及び検索するための改良されたアーキテクチャの多数の実施形態が開示される。これらの実施形態を使用すると、システムデータは、電荷損失、電荷再分配、攪乱効果、及び先行技術の不揮発性メモリシステムにおいてデータ破損を引き起こした他の現象に起因して破損する可能性がはるかに低くなる。

【0021】

一実施形態では、不揮発性メモリシステムは、複数の行及び複数の列に配置された不揮発性メモリセルのアレイと、読み出し動作中に、アレイの第１の列内の第１の不揮発性メモリセルから電流を受け取って、第１の不揮発性メモリセルに記憶された第１の値を示し、アレイの第２の列内の第２の不揮発性メモリセルから電流を受け取って、第２の不揮発性メモリセルに記憶された第２の値を示すように構成されたセンス増幅器と、センス増幅器から、第１の値及び第２の値を受信し、第１の値及び第２の値に基づいてデータビット出力を生成するための論理回路と、を備える。

【0022】

別の実施形態では、不揮発性メモリシステムは、複数の行及び複数の列に配置された不揮発性メモリセルのアレイと、読み出し動作中に、アレイの選択された列内の第１の不揮発性メモリセル及び第２の不揮発性メモリセルから合成電流を受け取り、合成電流に基づく値を示すデータビット出力を生成するように構成されたセンス増幅器と、を備える。

【0023】

別の実施形態では、不揮発性メモリシステムは、複数の行及び複数の列に配置された不揮発性メモリセルのアレイを備え、各行は、不揮発性メモリセルのワードと、ワードから計算された誤り訂正符号データと、を備える。不揮発性メモリシステムはさらに、読み出し動作中に、アレイから電流を受け取り、ワード及びワードの誤り訂正符号データを出力するように構成されたセンス増幅器と、ワードの誤り訂正符号データを使用してワード内の１つ以上の誤りを訂正するための誤り訂正符号エンジンと、を備える。

【0024】

【0025】

【0026】

【0027】

【0028】

【0029】

【0030】

【0031】

【0032】

【0033】

【図面の簡単な説明】

【0034】

【図1】先行技術の不揮発性メモリシステムを示す。

【図2】先行技術のスプリットゲートフラッシュメモリセルを示す。

【図3】別の先行技術のスプリットゲートフラッシュメモリセルを示す。

【図4】別の先行技術のスプリットゲートフラッシュメモリセルを示す。

【図5】保護領域を有する先行技術の不揮発性メモリシステムを示す。

【図6】システムデータアーキテクチャの別の実施形態を示す。

【図7】システムデータアーキテクチャの別の実施形態を示す。

【図8】システムデータアーキテクチャの別の実施形態を示す。

【図9】システムデータアーキテクチャの別の実施形態を示す。

【図10】システムデータアーキテクチャの別の実施形態を示す。

【図11】システムデータアーキテクチャの別の実施形態を示す。

【発明を実施するための形態】

【0035】

図６～図８は、不揮発性メモリ（non-volatile memory、ＮＶＭ）セル設計に特に適した実施形態を示しており、ＮＶＭセルにおける電荷損失、電荷再分配、攪乱、又は他の物理的若しくは電気的変化によって、セルが「１」状態に引き寄せられ、記憶された「０」を「１」に反転させ得るが、記憶された「１」には影響を及ぼさない。

【0036】

図６は、システムデータアーキテクチャ６００を示す。システムデータの各ビットは、ワード線６０１などの同じワード線によってアクセス可能な同じ行に、かつビット線６０４及び６０５などの異なるビット線によってアクセス可能な異なる列に位置する、セル６０１及び６０２などの２つの冗長ＮＶＭセルに書き込まれる。

【0037】

読み出し動作中、ＮＶＭセル６０１及び６０２からの電流は、それらのそれぞれの論理状態を判定するために、基準電流に対してセンス増幅器１０４によって同時であるが独立して検知される。センス増幅器１０４によって出力として２つのセルから読み出されたデータ（２つのＮＶＭセル６０１、６０２のうちの一方に記憶された第１の値と、２つのＮＶＭセル６０１、６０２のうちの他方に記憶された第２の値とを示す）は、ＡＮＤデバイス６０３（ハードウェア論理を使用して、又はコントローラ若しくはプロセッサ上で実行されるファームウェアによって実装され得る、ＡＮＤ機能を実行する論理デバイス）を通してルーティングされ、最終的なシステムデータ（「出力」によって示される）を生成する。

【0038】

ＮＶＭセル６０１及び６０２が最初に「０」を記憶し、いずれのセルも反転していない場合、出力は「０」になる。ＮＶＭセル６０１及び６０２が最初に「０」を記憶し、２つのＮＶＭセル６０１、６０２のうちの一方が「０」から「１」に反転した場合、ＡＮＤデバイス６０３の出力が「０」になるので、出力は依然として「０」になる。両方のＮＶＭセルが「０」から「１」に反転する確率は極めて低い。

【0039】

ＮＶＭセル６０１及び６０２が最初に１を記憶した場合、基礎となるＮＶＭセルアーキテクチャが、漏れ又は攪乱が、「０」を「１」に反転させるが、「１」を「０」に反転させないタイプであると仮定されるので、ＮＶＭセル６０１及び６０２の両方が依然として「１」を記憶することが予想される。ビット線６０６及びワード線６０３は、完全を期すために示されている。

【0040】

図７は、システムデータアーキテクチャ７００を示す。システムデータの各ビットは、２つの冗長ＮＶＭセルに書き込まれる。冗長ＮＶＭセルの各々は、任意の行及び任意の列に位置することができる。すなわち、冗長ＮＶＭセルを置くことができる場所に制限はなく、冗長ＮＶＭセルは、同じ行若しくは列又は隣接する行若しくは列に位置する必要はない。この実施例では、一対の冗長ビットが、ワード線６０１及びビット線６０４によってアクセス可能なＮＶＭセル７０１と、ワード線６０３及びビット線７０６によってアクセス可能なＮＶＭセル７０２とに記憶される。ワード線６０２及びビット線６０５は、完全を期すために示されている。

【0041】

読み出し動作中、ＮＶＭセル７０１及び７０２からの電流は、それらのそれぞれの論理状態を判定するために、基準電流に対してセンス増幅器１０４によって独立に検知される。センス増幅器１０４によって出力された２つのＮＶＭセルからの読み出しデータ（２つのＮＶＭセル７０１、７０２のうちの一方に記憶された第１の値と、２つのＮＶＭセル７０１、７０２のうちの他方に記憶された第２の値とを示す）は、ＡＮＤデバイス６０３（ハードウェア論理を使用して、又はコントローラ若しくはプロセッサ上で実行されるファームウェアによって実装され得る、ＡＮＤ機能を実行する論理デバイス）によって処理され、最終的なシステムデータ（「出力」によって示される）を生成する。

【0042】

ＮＶＭセル７０１及び７０２が最初に「０」を記憶し、いずれのセルも反転していない場合、出力は「０」になる。ＮＶＭセル７０１及び７０２が最初に「０」を記憶し、２つのＮＶＭセル７０１、７０２のうちの一方が「０」から「１」に反転した場合、ＡＮＤ演算の出力が「０」であるので、最終的なデータは依然として「０」になる。ＮＶＭセル７０１及び７０２の両方が「０」から「１」に反転する確率は極めて低い。

【0043】

ＮＶＭセル７０１及び７０２が最初に「１」を記憶した場合、基礎となるＮＶＭセルアーキテクチャは、漏れ、攪乱、又は他の変化が「０」を「１」に反転させるが、「１」を「０」に反転させないタイプであると仮定されるので、両方が依然として「１」を記憶することが予想される。

【0044】

図８は、システムデータアーキテクチャ８００を示す。システムデータの各ビットは、ビット線６０４などの同じビット線によってアクセス可能な同じ列に位置するが、ワード線６０１及び６０３などの異なるワード線によってアクセス可能な異なる行に位置する、ＮＶＭセル８０１及び８０２などの２つの冗長ＮＶＭセルに書き込まれる。ビット線６０５、６０６及びワード線６０２は、完全を期すために示されている。

【0045】

読み出し動作中、ワード線６０１及び６０３の両方が選択される。ＮＶＭセル８０１及び８０２からの読み出し電流は、共通ビット線６０４において結合される。合計された電流は、その論理状態を判定するために、基準電流に対してセンス増幅器１０４によって検知される。基準電流は、ＮＶＭセルの典型的な０状態読み出し電流と中性浮遊ゲート（floating gate、ＦＧ）読み出し電流の上限（ポリシリコンＦＧ内の電荷蓄積を使用するＮＶＭセルの場合、上限はアレイ内のＮＶＭセルの中性ＦＧ読み出し電流の範囲の上限を指す）との合計よりも高いか、又は典型的な０状態読み出し電流と０状態読み出し電流移動の飽和点との合計よりも高い（他の記憶機構を使用するＮＶＭセルの場合）、範囲内のレベルに設定される。リファレンスレベルはまた、１状態に設定された直後に読み出される１状態セルの読み出し電流の下限の２倍よりも低い。

【0046】

システムデータアーキテクチャ８００に従うデバイスの生産試験スクリーニング中に、上述の範囲内の基準電流を用いた読み出しが保護領域５０１上で実行されて、２つのＮＶＭセル８０１及び８０２が、最悪の場合の消去及び読み出し条件下で、組み合わされた読み出し電流が基準レベルを超えることを確実にするために十分に消去され得ることを保証し、ここで、「最悪の場合」は、技術ごとに異なり得る、特定のプロセス／温度／電圧範囲にわたる最も弱い消去及び読み出し条件である。これらの条件は、典型的には、試験中に捕捉される。

【0047】

選択されたＮＶＭセル８０１及び８０２に記憶されたデータが「０」であり、いずれのＮＶＭセルも反転しない場合、センス増幅器１０４によって出力される最終的なデータ（「出力」によって示される）は、依然として「０」である。選択されたＮＶＭセル８０１及び８０２に記憶されたデータが「０」であり、２つのＮＶＭセル８０１、８０２のうちの一方が「０」から「１」に反転した場合、２つのＮＶＭセルの組み合わされた読み出し電流は、基準電流を超える前に飽和し、最終的なデータは依然としてセンス増幅器１０４によって「０」になる。ＮＶＭセル８０１、８０２の両方が「０」から「１」に反転する確率は極めて低い。

【0048】

ＮＶＭセル８０１及び８０２が最初に「１」を記憶した場合、基礎となるＮＶＭセルアーキテクチャは、漏れ、攪乱、又は他の変化が「０」を「１」に反転させるが「１」を「０」に反転させないタイプであると推定されるので、ＮＶＭセル８０１、８０２の両方が依然として「１」を記憶することが予想される。

【0049】

図９～図１０は、電荷損失、電荷再分配、又は攪乱によって、セルが「０」状態に向かって引き寄せられ、記憶された「１」を「０」に反転させ得るが、記憶された「０」に影響を及ぼさないＮＶＭセル設計に特に適した実施形態を示す。

【0050】

図９は、システムデータアーキテクチャ９００を示す。システムデータの各ビットは、ワード線６０１などの同じワード線によってアクセス可能な同じ行に位置するが、ビット線６０４及び６０５などの異なるビット線によってアクセス可能な異なる列に位置する、セル９０１及び９０２などの２つの冗長ＮＶＭセルに書き込まれる。ビット線６０６及びワード線６０２、６０３は、完全を期すために示されている。

【0051】

読み出し動作中、ＮＶＭセル９０１及び９０２からの電流は、ＮＶＭセル９０１に記憶された第１の値及びＮＶＭ９０２に記憶された第２の値を判定するために、センス増幅器１０４によって基準電流に対して同時であるが独立して検知される。センス増幅器１０４によって出力された２つのＮＶＭセルからの読み出しデータは、ＯＲデバイス９０３（ハードウェア論理を用いて、又はコントローラ若しくはプロセッサ上で実行されるファームウェアによって実装され得る、ＯＲ機能を実行する論理デバイス）によって処理されて、最終的なシステムデータ（「出力」によって示される）を生成する。

【0052】

ＮＶＭセル９０１及び９０２が最初に「１」を記憶し、いずれのセルも反転していない場合、出力は「１」になる。ＮＶＭセル９０１及び９０２が最初に「１」を記憶し、２つのＮＶＭセルのうちの一方が「１」から「０」に反転した場合、ＯＲデバイス９０３の出力が「０」になるので、最終的なデータは依然として「１」になる。ＮＶＭセル９０１、９０２の両方が「１」から「０」に反転する確率は極めて低い。

【0053】

ＮＶＭセル９０１及び９０２が最初に「０」を記憶した場合、この方式は、漏れ、攪乱、又は他の変化が「１」を「０」に反転させるが「０」を反転させないＮＶＭセルアーキテクチャにおいてのみ使用されるので、ＮＶＭセル９０１、９０２の両方が依然として「０」を記憶することが予想される。

【0054】

図１０は、システムデータアーキテクチャ１０００を示す。システムデータの各ビットは、２つの冗長ＮＶＭセルに書き込まれる。冗長ＮＶＭセルの各々は、任意の行及び列に位置することができる。すなわち、ＮＶＭセルを置くことができる場所に制限はなく、ＮＶＭセルは、同じ行若しくは列又は隣接する行若しくは列に位置する必要はない。

【0055】

この実施例では、一対の冗長ビットが、ワード線６０１及びビット線６０４によってアクセス可能なＮＶＭセル１００１と、ワード線６０３及びビット線６０６によってアクセス可能なＮＶＭセル１００２とに記憶される。ビット線６０５及びワード線６０２は、完全を期すために示されている。

【0056】

読み出し動作中、ＮＶＭセル１００１及び１００２からの電流は、ＮＶＭセル１００１に記憶された第１の値及びＮＶＭセル１００２に記憶された第２の値を判定するために、センス増幅器１０４によって基準電流に対して独立して検知される。センス増幅器１０４によって出力された２つのＮＶＭセルからの読み出しデータは、ＯＲデバイス９０３（ハードウェア論理を用いて、又はコントローラ若しくはプロセッサ上で実行されるファームウェアによって実装され得る、ＯＲ機能を実行する論理デバイス）によって処理されて、最終的なシステムデータ（「出力」によって示される）を生成する。

【0057】

ＮＶＭセル１００１及び１００２が最初に「１」を記憶し、いずれのＮＶＭセルも反転していない場合、出力は「１」になる。ＮＶＭセル１００１及び１００２が最初に「１」を記憶し、２つのＮＶＭセルのうちの一方が「１」から「０」に反転した場合、ＯＲデバイス９０３の出力が「０」になるので、最終的なデータは依然として「１」になる。ＮＶＭセル１００１、１００２の両方が「１」から「０」に反転する確率は極めて低い。

【0058】

ＮＶＭセル１００１及び１００２が最初に「０」を記憶した場合、この方式は、漏れ、攪乱、又は他の変化が「１」を「０」に反転させるが、「０」を反転させないＮＶＭセルアーキテクチャにおいてのみ使用されるので、ＮＶＭセル１００１、１００２の両方が依然として「０」を記憶することが予想される。

【0059】

図１１は、（１）電荷損失、電荷再分配、攪乱、又はセルに対する他の物理的変化によって、セルが「０」状態に向かって引き寄せられ、記憶された「１」を「０」に反転させ得るが、記憶された「０」には影響を及ぼさないＮＶＭセル設計、（２）前述の変化によって、セルが「１」状態に向かって引き寄せされ、記憶された「０」を「１」に反転し得るが、記憶された「１」に影響を及ぼさないＮＶＭセル設計、及び（３）前述の変化によって、ＮＶＭセルがいずれかの状態に向かって引き寄せられるＮＶＭセル設計は、いくつかの記憶された「０」を「１」に反転させ得るが、いくつかの記憶された「１」を「０」に反転させ得るＮＶＭセル設計、のいずれにも好適な実施形態を示す。

【0060】

図１１は、システムデータアーキテクチャ１１００を示す。ここで、ワード１１０１などのシステムデータの各ワードは、誤り訂正符号（error correction code、ＥＣＣ）データ１１０２などの関連付けられた誤り訂正符号データとともに行に記憶される。各システムビットは、ワードに記憶され、冗長なしで記憶される。範囲を超えることなく、複数のワードを１行に記憶することができ、各ワードは、関連付けられた誤り訂正符号データを有する。

【0061】

ここで、ＥＣＣデータ１１０２は、２ビット誤り検出及び１ビット誤り訂正方式などの誤り検出及び誤り訂正を実行するために、ハミング符号、又は多数決アルゴリズム（データがＮ個の冗長物理セルに記憶され、記憶されたデータの値がＮ個のセルの過半数によって示される値であると見なされる）によって生成される符号などのＥＣＣを使用して、ワード１１０１について生成される。ＥＣＣデータ１１０２の代わりに、パリティビット方式を利用して、訂正なしの誤り検出を示すこともできる。ビット１１０１が読み出されると、ワード１１０１全体及びＥＣＣデータ１１０２がセンス増幅器１０４によって読み取られ、ＥＣＣエンジン１１０３に送られる。すなわち、センス増幅器１０４は、アレイから電流を受け取り、ワード及びそのワードの誤り訂正符号データをＥＣＣエンジン１１０３に出力する。ワード１１０１内の任意の単一ビットがいずれかの方向に反転した場合、誤りは、ＥＣＣエンジン１１０３によって首尾よく検出及び／又は訂正される。２ビット以上の反転の確率は極めて低い。

【0062】

一実施形態では、システムデータアーキテクチャ１１００は、自動車用途のための機能安全などの信頼性を更に高めるために、各システムビットに複数のセルを使用するなど、冗長性を伴って追加的に実装される。例えば、各システムビットは、先の実施形態で記載したように、２行又は２列の２つのセルに記憶することができる。

【0063】

一実施形態では、ＥＣＣエンジン１１０３は、外部コントローラ又はファームウェアを使用して実装される。

【0064】

本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】