特許 7656593 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-26

(45)【発行日】2025-04-03

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 30/66 20250101AFI20250327BHJP

   H10D 30/01 20250101ALI20250327BHJP

   H10D 12/00 20250101ALI20250327BHJP

   H10D 8/60 20250101ALI20250327BHJP

   H10D 62/10 20250101ALI20250327BHJP

【ＦＩ】

H10D30/66 103Q

H10D30/66 101T

H10D30/01 301J

H10D30/66 103B

H10D30/66 201A

H10D30/66 102S

H10D30/66 101H

H10D12/00 101A

H10D8/60 F

H10D8/60 M

H10D8/60 E

H10D8/60 D

H10D30/01 301F

H10D62/10 101G

H10D62/10 101V

【請求項の数】 12

(21)【出願番号】P 2022519955

(86)(22)【出願日】2021-04-30

(86)【国際出願番号】 JP2021017272

(87)【国際公開番号】W WO2021225125

(87)【国際公開日】2021-11-11

【審査請求日】2024-03-21

(31)【優先権主張番号】P 2020082730

(32)【優先日】2020-05-08

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110002310

【氏名又は名称】弁理士法人あい特許事務所

(72)【発明者】

【氏名】中野 佑紀

【審査官】田内 幸治

(56)【参考文献】

【文献】特開２０１５－２２２７４３（ＪＰ，Ａ）

【文献】特開２０１１－２５３８６２（ＪＰ，Ａ）

【文献】国際公開第２０１９／１２４０２４（ＷＯ，Ａ１）

【文献】特開平１０－２７０３７０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ ３０／６６

Ｈ１０Ｄ ３０／０１

Ｈ１０Ｄ １２／００

Ｈ１０Ｄ ８／６０

Ｈ１０Ｄ ６２／１０

(57)【特許請求の範囲】

【請求項1】

第１厚さを有する半導体基板を含み、主面を有する半導体層と、
前記主面の上に配置され、前記第１厚さ未満の第２厚さを有する主面電極と、
前記主面電極の内方部を露出させるように前記主面電極の周縁部を被覆する絶縁膜と、
前記主面電極の内方部を露出させるようにかつ前記主面電極の内方部側において前記絶縁膜を部分的に露出させるように前記絶縁膜を被覆する樹脂と、
前記主面電極の内方部の上に配置され、前記第１厚さを超える第３厚さを有するパッド電極と、を含み、
前記パッド電極は、前記主面電極の内方部側において前記主面電極、前記絶縁膜および前記樹脂に接している、半導体装置。

【請求項2】

前記樹脂は、前記半導体基板の前記第１厚さを超える第４厚さを有している、請求項１に記載の半導体装置。

【請求項3】

前記樹脂は、前記主面の周縁部を被覆している、請求項１または２に記載の半導体装置。

【請求項4】

前記樹脂は、平面視において前記主面の内方部を取り囲む環状に形成されている、請求項１～３のいずれか一項に記載の半導体装置。

【請求項5】

前記樹脂は、熱硬化性樹脂を含む、請求項１～４のいずれか一項に記載の半導体装置。

【請求項6】

前記パッド電極は、電極面を有し、
前記樹脂は、前記パッド電極の前記電極面に連なる外面を有している、請求項１～５のいずれか一項に記載の半導体装置。

【請求項7】

前記パッド電極の前記電極面は、研削面からなり、
前記樹脂の前記外面は、研削面からなる、請求項６に記載の半導体装置。

【請求項8】

前記絶縁膜は、前記第２厚さを超え、前記第１厚さ未満の厚さを有している、請求項１～７のいずれか一項に記載の半導体装置。

【請求項9】

前記絶縁膜は、感光性樹脂を含む、請求項１～８のいずれか一項に記載の半導体装置。

【請求項10】

前記半導体層は、前記半導体基板の上に積層されたエピタキシャル層を含み、
前記パッド電極は、前記半導体基板および前記エピタキシャル層の総厚さを超える前記第３厚さを有している、請求項１～９のいずれか一項に記載の半導体装置。

【請求項11】

前記半導体層は、ワイドバンドギャップ半導体を含む、請求項１～１０のいずれか一項に記載の半導体装置。

【請求項12】

前記半導体層は、ＳｉＣを含む、請求項１～１１のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この出願は、２０２０年５月８日に日本国特許庁に提出された特願２０２０－０８２７３０号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置に関する。

【背景技術】

【0002】

特許文献１は、ＳｉＣ半導体基板を用いた縦型半導体素子に関する技術を開示している。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１２－７９９４５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の一実施形態は、オン抵抗が低減された半導体装置を提供する。

【課題を解決するための手段】

【0005】

本発明の一実施形態は、第１主面、および、前記第１主面と背向する第２主面を有する半導体層と、前記第１主面に形成された第１電極層と、前記第２主面に形成された第２電極層と、前記第１電極層の端部を覆う絶縁膜と、前記第１電極層の前記端部以外の少なくとも一部を覆うめっき層と、前記絶縁膜を覆うモールド層とを備え、前記半導体層は、前記第２主面を構成する半導体基板を含み、前記半導体基板の厚みは、前記めっき層の厚みよりも薄い、半導体装置を提供する。

【0006】

本発明の一実施形態は、第１主面、および、前記第１主面と背向する第２主面を有する半導体層であって、前記第２主面を構成する半導体基板を含む半導体層の第１主面に第１電極層を形成し、前記第１電極層の端部を覆う絶縁膜を形成し、前記第１電極層の前記端部以外の少なくとも一部を覆うめっき層を形成し、前記絶縁膜を覆うモールド層を形成し、前記半導体基板を、前記半導体基板の厚みが前記めっき層の厚みよりも薄くなるまで前記第２主面側から研削し、前記半導体基板が研削された後の前記半導体層の前記第２主面に第２電極層を形成する、半導体装置の製造方法を提供する。

【0007】

本発明の一実施形態は、第１厚さを有する半導体基板を含み、主面を有する半導体層と、前記主面の上に配置され、前記第１厚さ未満の第２厚さを有する主面電極と、前記主面電極の上に配置され、前記第１厚さを超える第３厚さを有するパッド電極と、を含む、半導体装置を提供する。

【0008】

本発明の一実施形態は、第１厚さを有し、主面を含む半導体層と、前記主面の上に配置され、前記第１厚さ未満の第２厚さを有する主面電極と、前記主面電極の内方部を露出させるように前記主面電極の周縁部を被覆し、前記第２厚さを超える第３厚さを有する感光性樹脂層と、前記主面電極の内方部を露出させるように前記感光性樹脂層を挟んで前記主面電極の周縁部を被覆し、前記第３厚さを超える第４厚さを有する熱硬化性樹脂層と、前記主面電極の内方部の上に配置され、前記第３厚さを超える第５厚さを有するパッド電極と、を含む、半導体装置を提供する。

【0009】

本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0010】

【図1】図１は、第１実施形態に係る半導体装置の平面図である。

【図2】図２は、図１に示す半導体装置の断面図である。

【図3】図３は、図１に示す半導体装置の外周部の詳細構成を示す図である。

【図4】図４は、図１に示す半導体装置の半導体層の詳細構成を示す図である。

【図5A】図５Ａは、図１に示す半導体装置の製造方法を示す第１断面図である。

【図5B】図５Ｂは、図１に示す半導体装置の製造方法を示す第２断面図である。

【図5C】図５Ｃは、図１に示す半導体装置の製造方法を示す第３断面図である。

【図5D】図５Ｄは、図１に示す半導体装置の製造方法を示す第４断面図である。

【図5E】図５Ｅは、図１に示す半導体装置の製造方法を示す第５断面図である。

【図5F】図５Ｆは、図１に示す半導体装置の製造方法を示す第６断面図である。

【図5G】図５Ｇは、図１に示す半導体装置の製造方法を示す第７断面図である。

【図6A】図６Ａは、半導体基板の研削方法を示す第１断面図である。

【図6B】図６Ｂは、半導体基板の研削方法を示す第２断面図である。

【図6C】図６Ｃは、半導体基板の研削方法を示す第３断面図である。

【図7】図７は、半導体基板の厚みとオン抵抗との関係を示す図である。

【図8】図８は、第２実施形態に係る半導体装置の平面図である。

【図9】図９は、図８に示す半導体装置の断面図である。

【図10】図１０は、図８に示す半導体装置の外周部の詳細構成を示す図である。

【図11】図１１は、第３実施形態に係る半導体パッケージの一例を示す図である。

【図12】図１２は、図１１に示す半導体パッケージの一例を示す図である。

【図13】図１３は、第３実施形態に係る半導体パッケージの他の例を示す図である。

【図14】図１４は、めっき層上にニッケル層が形成された構造を有する半導体装置の断面図である。

【図15】図１５は、２層構造のめっき層を含む半導体装置の断面図である。

【図16】図１６は、一変形例に係る半導体装置の平面図である。

【図17A】図１７Ａは、一変形例に係るダイシング工程を示す第１断面図である。

【図17B】図１７Ｂは、一変形例に係るダイシング工程を示す第２断面図である。

【図17C】図１７Ｃは、一変形例に係るダイシング工程を示す第３断面図である。

【図18A】図１８Ａは、他の変形例に係るダイシング工程を示す第１断面図である。

【図18B】図１８Ｂは、他の変形例に係るダイシング工程を示す第２断面図である。

【図18C】図１８Ｃは、他の変形例に係るダイシング工程を示す第３断面図である。

【発明を実施するための形態】

【0011】

以下、添付図面を参照して、本発明の実施形態が具体的に説明される。以下で説明される実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置、構成要素の接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。以下の実施形態における構成要素のうち独立請求項に記載されていない構成要素は、任意の構成要素として説明される。

【0012】

各添付図面は、模式図であり、必ずしも厳密に図示されたものではない。したがって、たとえば、添付図面において縮尺などは必ずしも一致しない。添付図面において、実質的に同一の構成については同一の符号が付されており、重複する説明は省略または簡略化される。

【0013】

本明細書において、垂直、水平などの要素間の関係性を示す用語、および、矩形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲を含むことを意味する表現である。

【0014】

また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。具体的には、本明細書では、半導体層の一方の第１主面側を上側（上方）とし、他方の第２主面側を下側（下方）として説明がなされる。半導体装置（縦型トランジスタ）の実使用時には、第１主面側が下側（下方）であり、かつ、第２主面側が上側（上方）であってもよい。あるいは、半導体装置（縦型トランジスタ）は、第１主面および第２主面が水平面に対して傾斜または直交する姿勢で使用されてもよい。

【0015】

また、「上方」および「下方」という用語は、２つの構成要素の間に別の構成要素が介在されるように当該２つの構成要素が互いに間隔を空けて配置される場合に適用される他、２つの構成要素が互いに密着するように当該２つの構成要素が配置される場合にも適用される。

【0016】

以下、第１実施形態に係る半導体装置の構成が説明される。図１は、第１実施形態に係る半導体装置の平面図である。図２は、図１に示す半導体装置の断面図（図１のII-II線における断面図）である。

【0017】

図１に示す半導体装置１００は、縦型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）として機能する半導体チップである。半導体装置１００は、たとえば、電力の供給および制御に用いられるパワー半導体装置である。半導体装置１００は、具体的には、半導体層１０１、第１電極層１０２、第２電極層１０３、絶縁膜１０４、めっき層１０５およびモールド層１０６を含む。

【0018】

半導体層１０１は、ワイドバンドギャップ半導体の一例としてのＳｉＣ（炭化珪素）単結晶を含むＳｉＣ半導体層である。半導体層１０１は、平面視形状が矩形の板状に形成されている。本明細書中において、平面視とは、第１主面１０１ａまたは第２主面１０１ｂに垂直な方向から見ること（図中のｚ軸方向から見ること）を意味する。半導体層１０１の一辺の長さは、たとえば、１ｍｍ以上１０ｍｍ以下であるが、２ｍｍ以上５ｍｍ以下であってもよい。

【0019】

半導体層１０１は、第１主面１０１ａ、および、第１主面１０１ａと背向する第２主面１０１ｂを有する。また、半導体層１０１は、第２主面１０１ｂを構成する半導体基板１０１ｃ、および、半導体基板１０１ｃ上に位置するエピタキシャル層１０１ｄを含む。エピタキシャル層１０１ｄは、半導体基板１０１ｃのエピタキシャル成長によって得られる。

【0020】

半導体層１０１の厚みｔ１は、後述するめっき層１０５の厚みｔ２よりも小さく、また、モールド層１０６の厚みｔ３よりも小さい。また半導体基板１０１ｃの厚みは、たとえば、５μｍ以上４０μｍ以下であり、より好ましくは５μｍ以上２０μｍ以下である。エピタキシャル層１０１ｄの厚みは、たとえば、１０μｍ以上２０μｍ以下である。好ましくは、半導体基板１０１ｃの厚みは、エピタキシャル層１０１ｄの厚みよりも小さい。半導体層１０１は、ＳｉＣ半導体層に限らず、ＧａＮなどの他のワイドバンドギャップ半導体からなる半導体層であってもよいし、Ｓｉ半導体層であってもよい。

【0021】

第１電極層１０２は、第１主面１０１ａに形成されている。第１電極層１０２は、「第１主面電極」と称されてもよい。第１電極層１０２は、ゲート電極として機能する第１電極層１０２ｇ、および、ソース電極として機能する第１電極層１０２ｓを含む。第１電極層１０２は、たとえば、アルミニウムによって形成されている。第１電極層１０２は、チタン、ニッケル、銅、銀、金、窒化チタン、タングステンなどの他の材料によって形成されてもよい。

【0022】

第１電極層１０２ｓは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の５０％以上の面積を有していてもよい。好ましくは、第１電極層１０２ｓは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の７０％以上の面積を有していてもよい。一方、第１電極層１０２ｇは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の２０％以下の面積を有していてもよい。好ましくは、第１電極層１０２ｇは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の１０％以下の面積を有していてもよい。

【0023】

第１電極層１０２ｓは、平面視において半導体基板１０１ｃの中心位置を含む領域に配置されている。第１電極層１０２ｇは、第１電極層１０２ｓを避けた領域に配置されている。しかしながら、第１電極層１０２ｇが平面視において半導体基板１０１ｃの中心位置を含む領域に配置されており、第１電極層１０２ｓが第１電極層１０２ｇの周囲を取り囲むように配置されていてもよい。

【0024】

第２電極層１０３は、第２主面１０１ｂに形成される。第２電極層１０３は、「第２主面電極」と称されてもよい。第２電極層１０３は、ドレイン電極として機能する。第２電極層１０３は、たとえば、チタン、ニッケル、金の積層膜によって形成されている。第２電極層１０３は、アルミニウム、銅、銀、窒化チタン、タングステンなどの他の材料によって形成されてもよい。

【0025】

絶縁膜１０４は、第１電極層１０２の外周部（つまり、ｘ軸方向の両端部、および、ｙ軸方向の両端部のそれぞれ）の全周を覆っている。第１電極層１０２の外周部は、第１電極層１０２の周縁部と称されてもよい。絶縁膜１０４は、第１部分１０４ａおよび第２部分１０４ｂを含む。第１部分１０４ａは、第１電極層１０２に乗り上げている。第１部分１０４ａは、より詳細には、第１電極層１０２の周縁部に乗り上げている。第２部分１０４ｂは、第１部分１０４ａの外側に位置し、第１電極層１０２以外の領域を被覆している。つまり、第２部分１０４ｂは、第１電極層１０２に乗り上げていない。

【0026】

第１部分１０４ａは、さらに、内側端部１０４ａ１および平坦部１０４ａ２を含む。内側端部１０４ａ１は、平面視において第１部分１０４ａのうち半導体層１０１の内方側に位置する部分の端部である。内側端部１０４ａ１は、断面視において第１電極層１０２の内方部に向けて斜め下り傾斜している。平坦部１０４ａ２は、内側端部１０４ａ１の外側（半導体層１０１の周縁側）に位置し、実質的に均一な厚みを有する。

【0027】

絶縁膜１０４は、たとえば、感光性樹脂を含む有機膜である。絶縁膜１０４は、たとえば、ポリイミド、ＰＢＯ（ポリベンゾオキサゾール）などによって形成される。絶縁膜１０４は、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ_２）などによって形成される無機膜であってもよい。絶縁膜１０４は、単層構造を有していてもよいし、複数の種類の材料が積層された積層構造を有していてもよい。絶縁膜１０４が積層構造を有する場合、絶縁膜１０４は、有機膜および無機膜の両方を含んでもよい。この場合、絶縁膜１０４は、第１主面１０１ａ側からこの順に積層された無機膜および有機膜を含むことが好ましい。絶縁膜１０４の厚みは、最大でも１０μｍ程度である。

【0028】

めっき層１０５は、第１電極層１０２の少なくとも一部を覆う金属層である。めっき層１０５は、第１電極層１０２の端部（つまり、絶縁膜１０４で覆われる部分）以外の少なくとも一部を覆っている。図１に示されるように、平面視において、めっき層１０５は、モールド層１０６に囲まれている。めっき層１０５は、第１電極層１０２ｇ側のめっき層１０５（第１めっき層）、および、第１電極層１０２ｓ側のめっき層１０５（第２めっき層）を含む。

【0029】

第１電極層１０２ｇ上に形成されためっき層１０５は、平面視形状が矩形のゲートパッド（パッド電極）として機能する。第１電極層１０２ｓ上に形成されためっき層１０５は、ソースパッド（パッド電極）として機能する。パッドとは、半導体装置１００がパッケージ化される際にボンディングワイヤが接合される部分である。また、めっき層１０５は、モールド層１０６の支持部材としても機能する。

【0030】

めっき層１０５は、たとえば、第１電極層１０２とは異なる材料によって形成されている。めっき層１０５は、たとえば、銅または銅を主成分とする銅合金によって形成されている。めっき層１０５は、他の金属材料によって形成されてもよい。めっき層１０５の厚みｔ２は、絶縁膜１０４の厚みよりも大きい。より詳細には、めっき層１０５の厚みｔ２は、第１電極層１０２上に位置する絶縁膜１０４の最大厚みよりも大きい。これにより、めっき層１０５の最頂部は、絶縁膜１０４の最頂部よりも高くなっている。めっき層１０５の厚みｔ２は、たとえば、３０μｍ以上１００μｍ以下である。めっき層１０５の厚みｔ２は、１００μｍ以上２００ｍμｍ以下であってもよい。

【0031】

めっき層１０５の側面１０５ａは、垂直または実質的に垂直に延びている。側面１０５ａは必ずしも断面視において直線状に延びている必要はなく、曲線や凹凸を含み得る。側面１０５ａは、第１電極層１０２および絶縁膜１０４の両方が互いに重なる領域に位置している。より詳細には、側面１０５ａは、絶縁膜１０４のうち、平坦部１０４ａ２上に位置している。つまり、めっき層１０５は、第１部分１０４ａの内側端部１０４ａ１および平坦部１０４ａ２を被覆している。側面１０５ａを平坦部１０４ａ２上に位置させることにより、厚みのばらつきが比較的大きい内側端部１０４ａ１上に側面１０５ａを位置させる場合に比べて、めっき層１０５を安定して形成することができる。

【0032】

モールド層１０６は、絶縁膜１０４の少なくとも一部を覆う樹脂層である。モールド層１０６は、この形態では、第１主面１０１ａの一部も覆っている。モールド層１０６は、半導体層１０１の第１主面１０１ａ側の外周部に位置している。半導体層１０１（第１主面１０１ａ）の外周部は、半導体層１０１（第１主面１０１ａ）の周縁部と称されてもよい。

【0033】

平面視において、モールド層１０６は、半導体層１０１の外周部に沿う矩形環状である。また、モールド層１０６は、ゲートパッド（第１電極層１０２ｇ上のめっき層１０５）と、ソースパッド（第１電極層１０２ｓ上のめっき層１０５）の間にも位置している。つまり、モールド層１０６は、半導体層１０１の第１主面１０１ａの上のみに形成され、半導体層１０１の第２主面１０１ｂおよび側面を露出させている。

【0034】

モールド層１０６の内側面は、めっき層１０５の側面１０５ａと直接接触している。モールド層１０６の内側面は、モールド層１０６は、第１電極層１０２ｇ側の内側面（第１内側面）、および、第１電極層１０２ｓ側の内側面（第２内側面）を含む。モールド層１０６は、たとえば、熱硬化性樹脂（エポキシ樹脂）によって形成されている。モールド層１０６は、カーボンおよびガラス繊維などを含むエポキシ樹脂によって形成されていてもよい。モールド層１０６の厚みｔ３は、たとえば、３０μｍ以上１００μｍ以下である。モールド層１０６の厚みｔ３は、１００μｍ以上２００ｍμｍ以下であってもよい。モールド層１０６の上面とめっき層１０５の上面とは面一または実質的に面一になっている。

【0035】

ソースパッドは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の５０％以上の面積を有していてもよい。好ましくは、ソースパッドは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の７０％以上の面積を有していてもよい。一方、ゲートパッドは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の２０％以下の面積を有していてもよい。好ましくは、ゲートパッドは、平面視において半導体基板１０１ｃ（第１主面１０１ａ）の面積の１０％以下の面積を有していてもよい。

【0036】

ソースパッドは、平面視において半導体基板１０１ｃの中心位置を含む領域に配置されている。ゲートパッドは、ソースパッドを避けた領域に配置されている。しかしながら、ゲートパッドが平面視において半導体基板１０１ｃの中心位置を含む領域に配置されており、ソースパッドがゲートパッドの周囲を取り囲むように配置されていてもよい。

【0037】

次に、半導体装置１００の外周部（言い換えれば、端部）の詳細構成が説明される。図３は、半導体装置１００の外周部の詳細構成を示す図（図２の領域IIIの詳細を示す断面図）である。図３では、第１電極層１０２ｓに加えて、ゲートフィンガー１０２ａ、および、外周ソースコンタクト１０２ｂも図示されている。

【0038】

第１電極層１０２ｓの端部は、絶縁膜１０４によって覆われている。絶縁膜１０４は、具体的には、第１電極層１０２ｓ上に位置する第１絶縁膜１０４ｃ、第１絶縁膜１０４ｃ上に位置する第２絶縁膜１０４ｄを含む。第１絶縁膜１０４ｃは、窒化シリコン、酸化シリコンなどによって形成される無機膜である。第２絶縁膜１０４ｄは、ポリイミド、ＰＢＯなどによって形成される有機膜である。

【0039】

また、絶縁膜１０４は、外周ソースコンタクト１０２ｂの下に位置する第３絶縁膜１０４ｅを含む。第３絶縁膜１０４ｅは、より詳細には、外周ソースコンタクト１０２ｂと半導体層１０１の間に位置している。第３絶縁膜１０４ｅは、窒化シリコン、酸化シリコンなどによって形成される無機膜である。

【0040】

一般的な半導体装置において、このような絶縁膜１０４は、第１電極層１０２ｓの端部への水分の侵入、および、イオンマイグレーションの発生などを抑制するために設けられる。しかしながら、高温高湿の環境下での耐久試験、または、温度サイクル試験などの信頼性試験が行われた場合、絶縁膜１０４が劣化し、劣化箇所から水分が侵入したり、劣化箇所でイオンマイグレーションが発生したりしてしまう可能性がある。つまり、絶縁膜１０４の劣化は、半導体装置の故障の原因となりうる。

【0041】

そこで、半導体装置１００においては、絶縁膜１０４がさらに、モールド層１０６で覆われている。これにより、絶縁膜１０４の劣化を抑制し、半導体装置１００の信頼性が向上される。

【0042】

第１電極層１０２ｓの端部、ゲートフィンガー１０２ａ、および、外周ソースコンタクト１０２ｂは、基本的には第１絶縁膜１０４ｃによって覆われるが、図３の例では、第１電極層１０２ｓの最端部、ゲートフィンガー１０２ａ、および、外周ソースコンタクト１０２ｂは、第２絶縁膜１０４ｄによって覆われ、第１絶縁膜１０４ｃが省略されている。このような構成により、応力が緩和される。

【0043】

次に、半導体層１０１の詳細構造が説明される。図４は、半導体層１０１の詳細構成を示す図である。図４では、半導体層１０１には、図面の見やすさの観点から断面を表す網掛けが付されていない。図３および図４に示されるように、半導体層１０１は、具体的には、半導体基板１０１ｃおよびエピタキシャル層１０１ｄを含む。

【0044】

図４に示される半導体装置１００は、スイッチングデバイスの一例であり、縦型トランジスタ２を含む。縦型トランジスタ２は、たとえば、縦型のＭＩＳＦＥＴである。図４に示されるように、半導体装置１００は、半導体層１０１、ゲート電極２０、ソース電極３０およびドレイン電極４０を含む。ドレイン電極４０は、第２電極層１０３に相当する。

【0045】

半導体層１０１は、ＳｉＣ（炭化シリコン）を主成分として含む半導体層１０１を含む。具体的には、半導体層１０１は、ＳｉＣ単結晶を含むｎ型のＳｉＣ半導体層である。ＳｉＣ単結晶は、たとえば４Ｈ－ＳｉＣ単結晶である。

【0046】

４Ｈ－ＳｉＣ単結晶は、（０００１）面から［１１－２０］方向に対して１０°以内の角度で傾斜したオフ角を有する。オフ角は０°以上４°以下であってもよい。オフ角は、０°を超えて４°未満であってもよい。オフ角は、たとえば２°若しくは４°、２°±０．２°の範囲または４°±０．４°の範囲に設定される。

【0047】

半導体層１０１は、直方体形状のチップ状に形成されている。半導体層１０１は、第１主面１０１ａ、および、第２主面１０１ｂを有する。半導体層１０１は、半導体基板１０１ｃおよびエピタキシャル層１０１ｄを有する。半導体基板１０１ｃは、ＳｉＣ単結晶を含む。半導体基板１０１ｃの下面が第２主面１０１ｂである。この第２主面１０１ｂはＳｉＣ結晶のカーボンが露出するカーボン面（０００－１）面である。エピタキシャル層１０１ｄは、半導体基板１０１ｃの上面に積層されており、ＳｉＣ単結晶を含むｎ^－型のＳｉＣ半導体層である。エピタキシャル層１０１ｄの上面が第１主面１０１ａである。この第１主面１０１ａはＳｉＣ結晶のシリコンが露出するシリコン面（０００１）面である。

【0048】

半導体層１０１の第２主面１０１ｂには、ドレイン電極４０が接続されている。半導体基板１０１ｃは、ｎ^＋型のドレイン領域として設けられている。エピタキシャル層１０１ｄは、ｎ^－型のドレインドリフト領域として設けられている。

【0049】

半導体基板１０１ｃのｎ型不純物濃度は、たとえば１．０×１０^１８ｃｍ^－３以上１．０×１０^２１ｃｍ^－３以下である。エピタキシャル層１０１ｄのｎ型不純物濃度は、半導体基板１０１ｃのｎ型不純物濃度より低く、たとえば１．０×１０^１５ｃｍ^－３以上１．０×１０^１７ｃｍ^－３以下である。本明細書において「不純物濃度」は、不純物濃度のピーク値を意味する。

【0050】

半導体層１０１のエピタキシャル層１０１ｄは、図４に示されるように、ディープウェル領域１５、ボディ領域１６、ソース領域１７およびコンタクト領域１８を含む。

【0051】

ディープウェル領域１５は、半導体層１０１においてソーストレンチ３２に沿う領域に形成されている。ディープウェル領域１５は、耐圧保持領域とも称される。ディープウェル領域１５は、ｐ^－型の半導体領域である。ディープウェル領域１５のｐ型不純物濃度は、たとえば、１．０×１０^１７ｃｍ^－３以上１．０×１０^１９ｃｍ^－３以下である。ディープウェル領域１５のｐ型不純物濃度は、たとえばエピタキシャル層１０１ｄのｎ型不純物濃度よりも高い。

【0052】

ディープウェル領域１５は、ソーストレンチ３２の側壁３２ａに沿った側壁部分１５ａ、および、ソーストレンチ３２の底壁３２ｂに沿った底壁部分１５ｂを含む。底壁部分１５ｂの厚さ（ｚ軸方向の長さ）は、たとえば、側壁部分１５ａの厚さ（ｘ軸方向の長さ）以上である。底壁部分１５ｂの少なくとも一部は、半導体基板１０１ｃ内に位置してもよい。

【0053】

ボディ領域１６は、半導体層１０１の第１主面１０１ａの表層部分に設けられたｐ^－型の半導体領域である。ボディ領域１６は、平面視において、ゲートトレンチ２２およびソーストレンチ３２の間に設けられている。ボディ領域１６は、平面視において、ｙ軸方向に沿って延びる帯状に設けられている。ボディ領域１６は、ディープウェル領域１５に連なっている。

【0054】

ボディ領域１６のｐ型不純物濃度は、たとえば１．０×１０^１６ｃｍ^－３以上１．０×１０^１９ｃｍ^－３以下である。ボディ領域１６のｐ型不純物濃度は、ディープウェル領域１５の不純物領域と等しくてもよい。ボディ領域１６のｐ型不純物濃度は、ディープウェル領域１５のｐ型不純物濃度よりも高くてもよい。

【0055】

ソース領域１７は、半導体層１０１の第１主面１０１ａの表層部分に設けられたｎ^＋型の半導体領域である。ソース領域１７は、ボディ領域１６の一部である。ソース領域１７は、ゲートトレンチ２２に沿った領域に設けられている。ソース領域１７は、ゲート絶縁層２３に接している。

【0056】

ソース領域１７は、平面視において、ｙ軸方向に沿って延びる帯状に設けられている。ソース領域１７の幅（ｘ軸方向の長さ）は、たとえば０．２μｍ以上０．６μｍ以下である。一例として、ソース領域１７の幅は、０．４μｍ程度であってもよい。ソース領域１７のｎ型不純物濃度は、たとえば１．０×１０^１８ｃｍ^－３以上１．０×１０^２１ｃｍ^－３以下である。

【0057】

コンタクト領域１８は、半導体層１０１の第１主面１０１ａの表層部分に設けられたｐ^＋型の半導体領域である。コンタクト領域１８は、ボディ領域１６の一部（高濃度部）であるとみなされてもよい。コンタクト領域１８は、ソーストレンチ３２に沿った領域に設けられている。コンタクト領域１８は、障壁形成層３３に接している。また、コンタクト領域１８は、ソース領域１７に接続されている。

【0058】

コンタクト領域１８は、平面視において、ｙ軸方向に沿って延びる帯状に設けられている。コンタクト領域１８の幅（ｘ軸方向の長さ）は、たとえば０．１μｍ以上０．４μｍ以下である。一例として、コンタクト領域１８の幅は、０．２μｍ程度であってもよい。コンタクト領域１８のｐ型不純物濃度は、たとえば１．０×１０^１８ｃｍ^－３以上１．０×１０^２１ｃｍ^－３以下である。

【0059】

半導体層１０１の第１主面１０１ａには、複数のトレンチゲート構造２１と、複数のトレンチソース構造３１とが設けられている。トレンチゲート構造２１とトレンチソース構造３１とは、ｘ軸方向に沿って１つずつ交互に繰り返し設けられている。図４では、１つのトレンチゲート構造２１が２つのトレンチソース構造３１に挟まれている範囲のみが示されている。

【0060】

トレンチゲート構造２１およびトレンチソース構造３１はいずれも、ｙ軸方向に沿って延びる帯状に設けられている。たとえば、ｘ軸方向は［１１－２０］方向であり、ｙ軸方向は［１－１００］方向である。ｘ軸方向は、［１－１００］方向（［－１１００］方向）であってもよい。この場合、ｙ軸方向は、［１１－２０］方向であってもよい。

【0061】

トレンチゲート構造２１およびトレンチソース構造３１は、ｘ軸方向に沿って交互に配列され、平面視においてストライプ構造を形成している。トレンチゲート構造２１およびトレンチソース構造３１の間の距離は、たとえば０．３μｍ以上１．０μｍ以下である。

【0062】

トレンチゲート構造２１は、図４に示されるように、ゲートトレンチ２２、ゲート絶縁層２３およびゲート電極２０を含む。

【0063】

ゲートトレンチ２２は、半導体層１０１の第１主面１０１ａを、第２主面１０１ｂ側に向けて掘り下げることによって形成されている。ゲートトレンチ２２は、ｘｚ断面における断面形状が矩形で、ｙ軸方向に沿って延びる細長い溝状の凹部である。ゲートトレンチ２２は、長手方向（ｙ軸方向）にミリメートルオーダの長さを有する。ゲートトレンチ２２は、たとえば１ｍｍ以上１０ｍｍ以下の長さを有する。ゲートトレンチ２２の長さは、２ｍｍ以上５ｍｍ以下であってもよい。単位面積当たりの１つまたは複数のゲートトレンチ２２の総延長は、０．５μｍ／μｍ２以上０．７５μｍ／μｍ２以下であってもよい。

【0064】

ゲート絶縁層２３は、ゲートトレンチ２２の側壁２２ａおよび底壁２２ｂに沿って膜状に設けられている。ゲート絶縁層２３は、ゲートトレンチ２２の内部において、凹状の空間を区画している。ゲート絶縁層２３は、たとえば、酸化シリコンを含む。ゲート絶縁層２３は、不純物無添加シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうちの少なくとも一種を含んでいてもよい。

【0065】

ゲート絶縁層２３の厚さは、たとえば、０．０１μｍ以上０．５μｍ以下である。ゲート絶縁層２３の厚みは、均一であってもよく、部位によって異なっていてもよい。たとえば、ゲート絶縁層２３は、ゲートトレンチ２２の側壁２２ａに沿った側壁部分２３ａ、および、ゲートトレンチ２２の底壁２２ｂに沿った底壁部分２３ｂを含む。底壁部分２３ｂの厚みが側壁部分２３ａの厚みよりも厚くてもよい。底壁部分２３ｂの厚みは、たとえば０．０１μｍ以上０．２μｍ以下である。側壁部分２３ａの厚みは、たとえば０．０５μｍ以上０．５μｍ以下である。また、ゲート絶縁層２３は、ゲートトレンチ２２の外側でソース領域１７の上面に設けられた上面部分を含んでもよい。上面部分の厚みは、側壁部分２３ａの厚みよりも厚くてもよい。

【0066】

ゲート電極２０は、縦型トランジスタ２の制御電極の一例である。ゲート電極２０は、ゲートトレンチ２２内に埋め込まれている。ゲート電極２０と、ゲートトレンチ２２の側壁２２ａおよび底壁２２ｂとの間には、ゲート絶縁層２３が設けられている。つまり、ゲート電極２０は、ゲート絶縁層２３によって区画された凹状の空間に埋め込まれている。ゲート電極２０は、たとえば、導電性ポリシリコンを含む導電層である。ゲート電極２０は、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンなどの金属、または、窒化チタンなどの導電性金属窒化物のうちの少なくとも一種を含んでもよい。

【0067】

トレンチゲート構造２１のアスペクト比は、トレンチゲート構造２１の幅（ｘ軸方向の長さ）に対するトレンチゲート構造２１の深さ（ｚ軸方向の長さ）の比によって定義される。トレンチゲート構造２１のアスペクト比は、たとえば、ゲートトレンチ２２のアスペクト比と同じである。トレンチゲート構造２１のアスペクト比は、たとえば、０．２５以上１５．０以下である。トレンチゲート構造２１の幅は、たとえば０．２μｍ以上２．０μｍ以下である。一例として、トレンチゲート構造２１の幅は、０．４μｍ程度であってもよい。トレンチゲート構造２１の深さは、たとえば０．５μｍ以上３．０μｍ以下である。一例として、トレンチゲート構造２１の深さは、１．０μｍ程度であってもよい。

【0068】

トレンチソース構造３１は、図４に示されるように、ディープウェル領域１５、ソーストレンチ３２、障壁形成層３３およびソース電極３０を含む。

【0069】

ソーストレンチ３２は、半導体層１０１の第１主面１０１ａを、第２主面１０１ｂ側に向けて掘り下げることによって形成されている。ソーストレンチ３２は、ｘｚ断面における断面形状が矩形で、ｙ軸方向に沿って延びる細長い溝状の凹部である。ソーストレンチ３２は、たとえば、ゲートトレンチ２２よりも深い。つまり、ソーストレンチ３２の底壁３２ｂは、ゲートトレンチ２２の底壁２２ｂよりも第２主面１０１ｂ側に位置している。

【0070】

障壁形成層３３は、ソーストレンチ３２の側壁３２ａおよび底壁３２ｂに沿って膜状に設けられている。障壁形成層３３は、ソーストレンチ３２の内部において、凹状の空間を区画している。障壁形成層３３は、ソース電極３０とは異なる材料を用いて形成されている。障壁形成層３３は、ソース電極３０およびディープウェル領域１５の間の電位障壁よりも高い電位障壁を有する。

【0071】

障壁形成層３３は、絶縁性の障壁形成層である。この場合、障壁形成層３３は、不純物無添加シリコン、酸化シリコン、窒化シリコン、酸化アルミニウム、窒化アルミニウムまたは酸窒化アルミニウムのうち少なくとも一種を含む。障壁形成層３３は、ゲート絶縁層２３と同じ材料を用いて形成されていてもよい。この場合、障壁形成層３３は、ゲート絶縁層２３と同じ膜厚を有してもよい。

【0072】

たとえば、障壁形成層３３とゲート絶縁層２３とが酸化シリコンを用いて形成されている場合、熱酸化処理法によって同時に形成することができる。障壁形成層３３は、導電性の障壁形成層であってもよい。この場合、障壁形成層３３は、導電性ポリシリコン、タングステン、白金、ニッケル、コバルトまたはモリブデンのうち少なくとも一種を含む。

【0073】

ソース電極３０は、ソーストレンチ３２内に埋め込まれている。ソース電極３０と、ソーストレンチ３２の側壁３２ａおよび底壁３２ｂとの間には、障壁形成層３３が設けられている。つまり、ソース電極３０は、障壁形成層３３によって区画された凹状の空間に埋め込まれている。

【0074】

ソース電極３０は、たとえば、導電性ポリシリコンを含む導電層である。ソース電極３０は、ｎ型不純物が添加されたｎ型ポリシリコン、または、ｐ型不純物が添加されたｐ型ポリシリコンであってもよい。ソース電極３０は、チタン、ニッケル、銅、アルミニウム、銀、金、タングステンなどの金属、または、窒化チタンなどの導電性金属窒化物のうち少なくとも一種を含んでもよい。ソース電極３０は、ゲート電極２０と同じ材料を用いて形成されていてもよい。この場合、ソース電極３０およびゲート電極２０を同じ工程で形成することができる。

【0075】

トレンチソース構造３１のアスペクト比は、トレンチソース構造３１の幅（ｘ軸方向の長さ）に対するトレンチソース構造３１の深さ（ｚ軸方向の長さ）の比によって定義される。トレンチソース構造３１の幅は、たとえば、ソーストレンチ３２の幅と、ソーストレンチ３２の両側に位置するディープウェル領域１５の側壁部分１５ａの幅との和である。トレンチソース構造３１の幅は、たとえば０．６μｍ以上２．４μｍ以下である。

【0076】

一例として、トレンチソース構造３１の幅は、０．８μｍ程度であってもよい。トレンチソース構造３１の深さは、ソーストレンチ３２の深さと、ディープウェル領域１５の底壁部分１５ｂの厚さとの和である。トレンチソース構造３１の深さは、たとえば１．５μｍ以上１１μｍ以下である。一例として、トレンチソース構造３１の深さは、２．５μｍ程度であってもよい。

【0077】

トレンチソース構造３１のアスペクト比は、トレンチゲート構造２１のアスペクト比よりも大きい。たとえば、トレンチソース構造３１のアスペクト比は、１．５以上４．０以下である。トレンチソース構造３１の深さを大きくすることにより、スーパージャンクション（SJ：Super Junction）構造による耐圧保持効果を高めることができる。

【0078】

ドレイン電極４０は、第２電極層１０３に相当する。ドレイン電極４０は、チタン、ニッケル、銅、アルミニウム、金または銀のうち少なくとも一種を含んでもよい。たとえば、ドレイン電極４０は、半導体層１０１の第２主面１０１ｂから順に積層されたＴｉ層、Ｎｉ層、Ａｕ層、Ａｇ層を含む４層構造を有してもよい。ドレイン電極４０は、半導体層１０１の第２主面１０１ｂから順に積層されたＴｉ層、ＡｌＣｕ層、Ｎｉ層、Ａｕ層を含む４層構造を有してもよい。ＡｌＣｕ層は、アルミニウムおよび銅の合金層である。

【0079】

ドレイン電極４０は、半導体層１０１の第２主面１０１ｂから順に積層されたＴｉ層、ＡｌＳｉＣｕ層、Ｎｉ層、Ａｕ層を含む４層構造を有してもよい。ＡｌＳｉＣｕ層は、アルミニウム、シリコンおよび銅の合金層である。ドレイン電極４０は、Ｔｉ層の代わりに、ＴｉＮ層からなる単層構造、または、Ｔｉ層およびＴｉＮ層を含む積層構造を含んでもよい。

【0080】

以上のように構成された半導体装置１００は、縦型トランジスタ２のゲート電極２０に印加されるゲート電圧に応じて、ドレイン電流が流れるオン状態とドレイン電流が流れないオフ状態とを切り替えることができる。ゲート電圧は、たとえば１０Ｖ以上５０Ｖ以下の電圧である。一例として、ゲート電圧は３０Ｖであってもよい。ソース電極３０に印加されるソース電圧は、たとえばグランド電圧（０Ｖ）などの基準電圧である。ドレイン電極４０に印加されるドレイン電圧は、ソース電圧以上の大きさの電圧である。ドレイン電圧は、たとえば、０Ｖ以上１００００Ｖ以下の大きさの電圧である。ドレイン電圧は、１０００Ｖ以上の大きさの電圧であってもよい。

【0081】

ゲート電極２０にゲート電圧が印加された場合、ｐ^－型のボディ領域１６のゲート絶縁層２３に接する部分には、チャネルが形成される。これにより、ソース電極３０からコンタクト領域１８、ソース領域１７、ボディ領域１６のチャネル、エピタキシャル層１０１ｄ、半導体基板１０１ｃを順に通ってドレイン電極４０に至る電流経路が形成される。ドレイン電極４０はソース電極３０よりも高電位であるので、ドレイン電流は、ドレイン電極４０から、半導体基板１０１ｃ、エピタキシャル層１０１ｄ、ボディ領域１６のチャネル、ソース領域１７、コンタクト領域１８の順に通ってソース電極３０に流れる。このように、ドレイン電流は、半導体装置１００の厚さ方向に沿って流れる。

【0082】

ｐ^－型のディープウェル領域１５およびｎ^－型のエピタキシャル層１０１ｄの間にはｐｎ接合が形成されている。縦型トランジスタ２のオン状態では、ｐ^－型のディープウェル領域１５にはソース電極３０を介してソース電圧が印加され、ｎ^－型のエピタキシャル層１０１ｄにはドレイン電極４０を介して、ソース電圧よりも大きいドレイン電圧が印加される。

【0083】

つまり、ディープウェル領域１５およびエピタキシャル層１０１ｄの間のｐｎ接合には、逆バイアス電圧が印加される。エピタキシャル層１０１ｄのｎ型不純物濃度がディープウェル領域１５のｐ型不純物濃度よりも低いので、ディープウェル領域１５とエピタキシャル層１０１ｄの界面から空乏層がドレイン電極４０に向かって広がる。これにより、縦型トランジスタ２の耐圧を高めることができる。

【0084】

ソース電極３０は、ソース電極３０上に設けられた第１電極層１０２ｓに電気的に接続されている。ゲート電極２０は、絶縁層６１によって第１電極層１０２ｓとは絶縁され、かつ、半導体層１０１の外周部の上方などに設けられたゲートフィンガー（たとえば、図３のゲートフィンガー１０２ａなど）を介して第１電極層１０２ｇに電気的に接続されている。絶縁層６１は、たとえば、酸化シリコンまたは窒化シリコンを主成分として含む。

【0085】

次に、半導体装置１００の製造方法が説明される。図５Ａ～図５Ｇは、半導体装置１００の製造方法を示す断面図である。まず、図５Ａに示されるように、半導体層１０１が形成され、かつ、半導体層１０１の第１主面１０１ａに第１電極層１０２が形成される。半導体層１０１の形成方法としては、既存の各種方法が用いられる。第１電極層１０２は、たとえば、スパッタ法、蒸着法などによって形成される。

【0086】

次に、図５Ｂに示されるように、第１電極層１０２の外周部が絶縁膜１０４で覆われる。絶縁膜１０４は、たとえば、塗布工程および露光現像工程を経て形成される。塗布工程では、絶縁膜１０４の元となる液状の感光性樹脂材料がスピンコート法によって第１電極層１０２に塗布される。露光現像工程では、感光性樹脂材料が露光により硬化された後、当該感光性樹脂材料の不要部分がアッシング法やウェットエッチング法などにより除去される。これにより、絶縁膜１０４が形成される。

【0087】

次に、図５Ｃに示されるように、第１電極層１０２上にめっき層１０５が形成される。めっき層１０５は、たとえば、電解めっき法、または、無電解めっき法により、第１電極層１０２上に形成される。めっき層１０５は、第１電極層１０２の絶縁膜１０４で覆われていない部分の少なくとも一部に選択的に形成される。

【0088】

次に、図５Ｄに示されるように、モールド層１０６の元となる液状の樹脂材料１０６ａ（たとえば熱硬化性樹脂）が半導体層１０１の第１主面１０１ａ側の全面に塗布または印刷される。この結果、絶縁膜１０４、および、めっき層１０５が樹脂材料１０６ａによって覆われる。また、樹脂材料１０６ａは、第１電極層１０２ｇ上のめっき層１０５と、第１電極層１０２ｓ上のめっき層１０５との間にも入り込む。塗布または印刷された樹脂材料１０６ａは、たとえば、加熱によって硬化される。

【0089】

次に、図５Ｅに示されるように、樹脂材料１０６ａの上面（表面）が、めっき層１０５が露出するまで研削される。この結果、めっき層１０５の上面（表面）と、モールド層１０６の上面（表面）とが面一となる。つまり、めっき層１０５の上面（表面）およびモールド層１０６の上面（表面）は、互いに連なる研削面からなる。

【0090】

次に、図５Ｆに示されるように、半導体層１０１の第２主面１０１ｂ側（つまり、半導体基板１０１ｃ）が研削され、半導体層１０１の厚みが低減される。半導体層１０１の研削方法については後述する。

【0091】

次に、図５Ｇに示されるように、半導体層１０１の第２主面１０１ｂに第２電極層１０３が形成される。第２電極層１０３は、たとえば、スパッタ法、蒸着法などによって形成される。最後に、ウエハがダイシングブレードによりスクライブラインＳＬに沿って切断されることで、ウエハが個片化される。ダイシングブレードは、半導体層１０１とモールド層１０６を同時に切断する。これにより、半導体層１０１の側面とモールド層１０６の側面とは面一となる。つまり、半導体層１０１の側面およびモールド層１０６の側面は、互いに連なる研削面からなる。この結果、図２のような半導体装置１００が得られる。第２電極層１０３の下面、めっき層１０５の上面、めっき層１０５の側面、および、モールド層１０６の上面は、半導体装置１００（チップ）の外表面を構成する。

【0092】

次に、上記図５Ｆの半導体層１０１（具体的には、半導体基板１０１ｃ）の研削方法の一例について詳細について説明する。図６Ａ～図６Ｃは、半導体基板１０１ｃの研削方法を示す断面図である。

【0093】

まず、図６Ａに示されるように、ガラス板１５０が、半導体層１０１の第１主面１０１ａ側に貼着される。この工程では、上面に保護テープ１５１が取り付けられたガラス板１５０が用意され、ガラス板１５０の保護テープ１５１側に、仕掛品（製造途中の半導体装置１００のウエハ）のめっき層１０５およびモールド層１０６の上面が接着される。

【0094】

次に、図６Ｂに示されるように、この状態で、半導体層１０１の第２主面１０１ｂ側が研削される。研削には、たとえば、ダイヤモンド砥石が用いられる。研削は、半導体層１０１の半導体基板１０１ｃの厚みが５μｍ以上２０μｍ以下になるまで行われる。

【0095】

次に、図６Ｃに示されるように、保護テープ１５１にレーザ光が照射される。レーザ光は、第１主面１０１ａ側からガラス板１５０を介して保護テープ１５１に照射されることが好ましい。この工程では、仕掛品を上下反転させてレーザ光の照射が実施される。これにより、保護テープ１５１が変質し、ガラス板１５０が取り外される。その後、ウエハ（半導体層１０１）上に残存する保護テープ１５１が除去される。

【0096】

一般的な半導体装置において半導体基板１０１ｃの厚みを１５０μｍ以下まで薄くしてしまうと、半導体基板１０１ｃの支持体であるガラス板１５０が取り外された後に半導体基板１０１ｃが反ってしまったり、半導体基板１０１ｃが割れてしまったりする問題がある。つまり、一般的な半導体装置における半導体基板１０１ｃの薄型化には限界がある。特にＳｉＣ基板は、Ｓｉ基板に比べて割れや欠けが発生しやすい。

【0097】

これに対し、半導体装置１００は、めっき層１０５およびモールド層１０６が半導体基板１０１ｃの支持体として機能するため、ガラス板１５０が取り外された後も半導体基板１０１ｃが反ってしまったり、半導体基板１０１ｃが割れてしまったりすることが抑制される。つまり、めっき層１０５およびモールド層１０６によれば、半導体基板１０１ｃの厚みを極めて薄くすることができる。上述のように、半導体基板１０１ｃの厚みは、たとえば、５μｍ以上２０μｍ以下であり、めっき層１０５の厚みｔ２およびモールド層１０６の厚みｔ３のいずれよりも薄い。半導体基板１０１ｃの厚みをエピタキシャル層１０１ｄの厚みと同じかそれよりも薄くすることも可能である。

【0098】

このように半導体基板１０１ｃの厚みが薄くされることにより、半導体基板１０１ｃのオン抵抗を減らすことができる、図７は、半導体基板１０１ｃの厚み（３５０μｍ、１５０μｍ、２０μｍ）とオン抵抗との関係を示す図である。図７では、半導体基板１０１ｃの抵抗値に加えてエピタキシャル層１０１ｄのオン抵抗についてもあわせて図示されている。

【0099】

図７に示されるように、半導体基板１０１ｃの厚みが２０μｍまで薄くなれば、半導体基板１０１ｃのオン抵抗を大幅に低減することができる。半導体層１０１がＳｉＣ半導体層である場合、エピタキシャル層１０１ｄの厚みが５μｍ～１０μｍであれば６００Ｖ～１２００Ｖの耐圧を半導体装置１００に持たせることができる。半導体基板１０１ｃは耐圧に寄与していないため、半導体基板１０１ｃを薄くしてもデバイス特性には問題が生じない。この観点においては、半導体基板１０１ｃの厚みを５μｍ以下としても問題がなく、完全に半導体基板１０１ｃを除去してもよい。つまり、半導体層１０１は、エピタキシャル層１０１ｄからなる単層構造を有していてもよい。

【0100】

図６Ａ～図６Ｃで説明した方法（ウェハ・サポート・システム）では、仕掛品にガラス板１５０が取り付けられた。しかし、めっき層１０５およびモールド層１０６をガラス板１５０の代わりに研削用の支持体として使用することもできる。めっき層１０５およびモールド層１０６を研削用の支持体として使用することにより、仕掛品をガラス板１５０に接着する工程（図６Ａ）、および、仕掛品をガラス板１５０から取り外す工程（図６Ｃ）を省略することができる。つまり、半導体装置１００の製造工程を簡略化することができる。

【0101】

半導体基板１０１ｃの研削にウェハ・サポート・システムが用いられることは必須ではなく、既存の他の方法が用いられてもよい。また、上記の例では、ＳｉＣ基板の裏面を研削することにより薄化した例を説明したが、本発明はこれに限られない。たとえば、ＳｉＣ基板の所定深さ位置にレーザを照射することにより、ＳｉＣ基板の不要部分を剥離（具体的には劈開）してもよい。これにより、加工が困難なＳｉＣ基板を容易に薄くすることができる。

【0102】

次に、第２実施形態に係る半導体装置の構成が説明される。図８は、第２実施形態に係る半導体装置の平面図である。図９は、図８に示す半導体装置の断面図（図８のIX-IX線における断面図）である。

【0103】

図８に示す半導体装置２００は、半導体層２０１および第１電極層２０２の接合によって生じるショットキー障壁を利用して、縦型のショットキーバリアダイオードとして機能する半導体チップである。半導体装置２００は、たとえば、電力の供給および制御に用いられるパワー半導体装置である。半導体装置２００は、具体的には、半導体層２０１、第１電極層２０２、第２電極層２０３、絶縁膜２０４、めっき層２０５およびモールド層２０６を含む。

【0104】

半導体層２０１は、ワイドバンドギャップ半導体の一例としてのＳｉＣ（炭化珪素）単結晶を含むＳｉＣ半導体層である。半導体装置２００においては、半導体層２０１の全体が、半導体基板（たとえば、半導体基板１０１ｃ）に相当する。半導体層２０１の導電型は、たとえば、ｎ型である。半導体層２０１は、平面視形状が矩形の板状に形成されている。半導体層２０１の一辺の長さは、たとえば、１ｍｍ以上１０ｍｍ以下であるが、２ｍｍ以上５ｍｍ以下であってもよい。

【0105】

半導体層２０１は、第１主面２０１ａ、および、第１主面２０１ａと背向する第２主面２０１ｂを有する。半導体層２０１（半導体基板）の厚みｔ４は、たとえば、５μｍ以上４０μｍ以下であり、より好ましくは５μｍ以上２０μｍ以下である。半導体層２０１は、ＳｉＣ半導体層に限らず、ＧａＮなどの他のワイドバンドギャップ半導体からなる半導体層であってもよいし、Ｓｉ半導体層であってもよい。むろん、半導体層２０１は、前述の半導体基板１０１ｃおよび前述のエピタキシャル層１０１ｄを含む積層構造を有していてもよい。

【0106】

第１電極層２０２は、第１主面２０１ａに形成される。第１電極層２０２は、ショットキーバリアダイオードのアノードとして機能する。第１電極層２０２は、たとえば、アルミニウムによって形成される。第１電極層２０２は、チタン、ニッケル、銅、銀、金、窒化チタン、タングステンなどの他の材料によって形成されてもよい。

【0107】

第２電極層２０３は、第２主面２０１ｂに形成される。第２電極層２０３は、ショットキーバリアダイオードのカソードとして機能する。第２電極層２０３は、たとえば、チタン、ニッケル、金の積層膜によって形成される。第２電極層２０３は、アルミニウム、銅、銀、窒化チタン、タングステンなどの他の材料によって形成されてもよい。

【0108】

絶縁膜２０４は、第１電極層２０２の外周部（つまり、Ｘ軸方向の両端部、および、Ｙ軸方向の両端部のそれぞれ）の全周を覆っている。絶縁膜２０４は、第１部分２０４ａおよび第２部分２０４ｂを含む。第１部分２０４ａは、第１電極層２０２に乗り上げている。第１部分２０４ａは、より詳細には、第１電極層２０２の周縁部に乗り上げている。第２部分２０４ｂは、第１部分２０４ａの外側に位置し、第１電極層２０２以外の領域を被覆している。つまり、第２部分２０４ｂは、第１電極層２０２に乗り上げていない。

【0109】

第１部分２０４ａは、さらに、内側端部２０４ａ１および平坦部２０４ａ２を含む。内側端部２０４ａ１は、平面視において第１部分２０４ａのうち半導体層２０１の内方側に位置する部分の端部である。内側端部２０４ａ１は、断面視において第１電極層２０２の内方部に向けて斜め下り傾斜している。平坦部１０４ａ２は、内側端部２０４ａ１の外側（半導体層１０１の周縁側）に位置し、実質的に均一な厚みを有する。

【0110】

絶縁膜２０４は、たとえば、感光性樹脂を含む有機膜である。絶縁膜２０４は、たとえば、ポリイミド、ＰＢＯ（ポリベンゾオキサゾール）などによって形成される。絶縁膜２０４は、窒化シリコン、酸化シリコンなどによって形成される無機膜であってもよい。絶縁膜２０４は、単層構造を有していてもよいし、複数の種類の材料が積層された積層構造を有していてもよい。絶縁膜２０４が積層構造を有する場合、絶縁膜２０４は、有機膜および無機膜の両方を含んでもよい。この場合、絶縁膜２０４は、第１主面２０１ａ側からこの順に積層された無機膜および有機膜を含むことが好ましい。絶縁膜２０４の厚みは、最大でも１０μｍ程度である。

【0111】

めっき層２０５は、第１電極層２０２の少なくとも一部を覆う金属層である。めっき層２０５は、第１電極層２０２の端部（つまり、絶縁膜２０４で覆われる部分）以外の少なくとも一部を覆っている。図８に示されるように、平面視において、めっき層２０５は、モールド層２０６に囲まれている。第１電極層２０２上に形成されためっき層２０５は、平面視形状が矩形のパッドとして機能する。パッドとは、半導体装置２００がパッケージ化される際にボンディングワイヤが接合される部分である。また、めっき層２０５は、モールド層２０６の支持部材としても機能する。

【0112】

めっき層２０５は、たとえば、第１電極層２０２とは異なる材料によって形成されている。めっき層２０５は、たとえば、銅または銅を主成分とする銅合金によって形成されている。めっき層２０５は、他の金属材料によって形成されてもよい。めっき層２０５の厚みｔ５は、絶縁膜２０４の厚みよりも大きい。より詳細には、めっき層２０５の厚みｔ５は、第１電極層２０２上に位置する絶縁膜２０４の最大厚みよりも大きい。これにより、めっき層２０５の最頂部は、絶縁膜２０４の最頂部よりも高くなっている。めっき層２０５の厚みｔ５は、たとえば、３０μｍ以上１００μｍ以下である。めっき層２０５の厚みｔ５は、１００μｍ以上２００ｍμｍ以下であってもよい。

【0113】

めっき層２０５の側面２０５ａは、垂直または実質的に垂直に延びている。側面２０５ａは必ずしも断面視において直線状に延びている必要はなく、曲線や凹凸を含み得る。側面２０５ａは、第１電極層２０２および絶縁膜２０４の両方が互いに重なる領域に位置している。より詳細には、側面２０５ａは、絶縁膜２０４のうち、平坦部２０４ａ２上に位置している。つまり、めっき層２０５は、第１部分２０４ａの内側端部２０４ａ１および平坦部２０４ａ２を被覆している。側面２０５ａを平坦部２０４ａ２上に位置させることにより、厚みのばらつきが比較的大きい内側端部２０４ａ１上に側面２０５ａを位置させる場合に比べて、めっき層２０５を安定して形成することができる。

【0114】

モールド層２０６は、絶縁膜２０４の一部を覆う樹脂層である。モールド層２０６は、この形態では、第１主面２０１ａの一部も覆っている。モールド層２０６は、半導体層２０１の第１主面２０１ａ側の外周部に位置している。平面視において、モールド層２０６は、半導体層２０１の外周部に沿う矩形環状である。モールド層２０６の内側面は、めっき層２０５の側面２０５ａと直接接触している。モールド層２０６は、半導体層２０１の第１主面２０１ａの上のみに形成され、半導体層２０１の第２主面２０１ｂおよび側面を露出させている。

【0115】

モールド層２０６は、たとえば、熱硬化性樹脂（エポキシ樹脂）によって形成されている。モールド層１０６は、カーボンおよびガラス繊維などを含むエポキシ樹脂によって形成されていてもよい。モールド層２０６の厚みｔ６は、たとえば、３０μｍ以上１００μｍ以下であるが、１００μｍ以上２００ｍμｍ以下であってもよい。モールド層２０６の上面とめっき層２０５の上面とは面一または実質的に面一になっている。

【0116】

次に、半導体装置２００の外周部（言い換えれば、端部）の詳細構成が説明される。図１０は、半導体装置２００の外周部の詳細構成を示す図（図９の領域Xの詳細を示す断面図）である。

【0117】

第１電極層２０２の端部は、絶縁膜２０４によって覆われる。絶縁膜２０４は、具体的には、第１電極層２０２上に位置する第１絶縁膜２０４ｃ、第１絶縁膜２０４ｃ上に位置する第２絶縁膜２０４ｄ、および、第１電極層２０２の下に位置する第３絶縁膜２０４ｅを含む。第３絶縁膜２０４ｅは、より詳細には、第１電極層２０２と半導体層２０１の間に位置している。第１絶縁膜２０４ｃは、窒化シリコン、酸化シリコンなどによって形成される無機膜である。第２絶縁膜２０４ｄは、ポリイミド、ＰＢＯなどによって形成される有機膜である。第３絶縁膜２０４ｅは、窒化シリコン、酸化シリコンなどによって形成される無機膜である。

【0118】

一般的な半導体装置において、このような絶縁膜２０４は、第１電極層２０２の端部への水分の侵入、および、イオンマイグレーションの発生などを抑制するために設けられる。しかしながら、高温高湿の環境下での耐久試験、または、温度サイクル試験などの信頼性試験が行われた場合、絶縁膜２０４が劣化し、劣化箇所から水分が侵入したり、劣化箇所でイオンマイグレーションが発生したりしてしまう可能性がある。つまり、絶縁膜２０４の劣化は、半導体装置の故障の原因となりうる。

【0119】

そこで、半導体装置２００においては、絶縁膜２０４がさらに、モールド層２０６で覆われている。これにより、絶縁膜２０４の劣化が抑制され、半導体装置２００の信頼性が向上される。図１０に示されるように、第１電極層２０２の最端部は、第２絶縁膜２０４ｄによって覆われ、第１絶縁膜２０４ｃが省略されている。このような構成により、応力が緩和される。半導体装置２００の製造方法は、半導体装置１００の製造方法と同様であるため、半導体装置２００の製造方法の詳細な説明は省略される。半導体装置２００も、オン抵抗が低減された半導体装置であるといえる。

【0120】

第３実施形態では、半導体装置を有する半導体パッケージが説明される。図１１および図１２は、第３実施形態に係る半導体パッケージの一例を示す図である。図１２は、図１１に示される半導体パッケージ３００の、図１１とは反対側から見た場合の内部構造を示す図である。

【0121】

半導体パッケージ３００は、いわゆるＴＯ（Transistor Outline）型の半導体パッケージである。半導体パッケージ３００は、パッケージ本体３０１、端子３０２ｄ、端子３０２ｇ、端子３０２ｓ、ボンディングワイヤ３０３ｇ、ボンディングワイヤ３０３ｓおよび半導体装置１００を含む。

【0122】

パッケージ本体３０１は、直方体状であり、パッケージ本体３０１の底部からは端子３０２ｄ、端子３０２ｇ、および、端子３０２ｓが突出する。また、パッケージ本体３０１は、半導体装置１００を内蔵する。パッケージ本体３０１は、言い換えれば、半導体装置１００を封止する封止体である。パッケージ本体３０１は、たとえば、エポキシ樹脂によって形成される。パッケージ本体３０１は、カーボンおよびガラス繊維などを含むエポキシ樹脂によって形成されてもよい。

【0123】

端子３０２ｄ、端子３０２ｇ、および、端子３０２ｓのそれぞれは、パッケージ本体３０１の底部から突出し、一列並んで配置される。端子３０２ｄ、端子３０２ｇ、および、端子３０２ｓは、たとえば、アルミニウムによってそれぞれ形成される。端子３０２ｄ、端子３０２ｇ、および、端子３０２ｓは、銅などの他の金属材料によってそれぞれ形成されてもよい。

【0124】

パッケージ本体３０１の内部において、半導体装置１００に含まれるゲートパッド（第１電極層１０２ｇ上のめっき層１０５）は、ボンディングワイヤ３０３ｇによって端子３０２ｇに電気的に接続される。半導体装置１００に含まれるソースパッド（第１電極層１０２ｓ上のめっき層１０５）は、ボンディングワイヤ３０３ｓによって端子３０２ｓに電気的に接続される。半導体装置１００に含まれるドレイン電極（第２電極層１０３）は、端子３０２ｄのうちパッケージ本体３０１内に位置する幅広部に、はんだ、または、銀もしくは銅からなる焼結層などによって接合される。

【0125】

半導体パッケージ３００は、半導体装置１００に代えて、半導体装置２００を含んでいてもよい。この場合、半導体パッケージ３００は、２つの端子を含み、パッケージ本体３０１の内部において、半導体装置２００に含まれるアノード（第１電極層２０２）は、ボンディングワイヤなどによって２つの端子の一方に電気的に接続され、カソード（第２電極層２０３）は、２つの端子の他方の、パッケージ本体４０１内に位置する幅広部に、はんだ、または、銀もしくは銅からなる焼結層などによって接合される。

【0126】

以上説明したような半導体パッケージ３００は、半導体装置１００（または半導体装置２００）を含むことにより、一般的な半導体装置を含む場合よりも高い信頼性を有する。また、半導体パッケージ３００は、一般的な半導体装置を含む場合よりもオン抵抗が低減されている。

【0127】

次に、第３実施形態に係る半導体パッケージの他の例が説明される。図１３は、第３実施形態に係る半導体パッケージの他の例を示す図である。図１３に示される半導体パッケージ４００は、いわゆるＤＩＰ（Dual In-line Package）型の半導体パッケージである。半導体パッケージ４００は、パッケージ本体４０１、複数の端子４０２および半導体装置１００を含む。

【0128】

パッケージ本体４０１は、直方体状であり、パッケージ本体４０１からは複数の端子４０２が突出する。また、パッケージ本体４０１は、半導体装置１００を内蔵する。パッケージ本体４０１は、言い換えれば、半導体装置１００を封止する封止体である。パッケージ本体４０１は、たとえば、カーボンおよびガラス繊維などを含むエポキシ樹脂によって形成される。

【0129】

複数の端子４０２は、パッケージ本体４０１の長辺に沿って並んで配置される。複数の端子４０２は、たとえば、アルミニウムによってそれぞれ形成される。複数の端子４０２は、銅などの他の金属材料によってそれぞれ形成されてもよい。

【0130】

パッケージ本体４０１の内部において、半導体装置１００に含まれるゲートパッド（第１電極層１０２ｇ上のめっき層１０５）、ソースパッド（第１電極層１０２ｓ上のめっき層１０５）、および、ドレイン電極（第２電極層１０３）のそれぞれは、ボンディングワイヤなどによって対応する端子４０２に電気的に接続される。半導体パッケージ４００は、複数の半導体装置１００を含んでいてもよい。つまり、パッケージ本体４０１は、複数の半導体装置１００を内蔵してもよい。

【0131】

また、半導体パッケージ４００は、半導体装置１００に代えて、または、半導体装置１００に加えて、半導体装置２００を含んでいてもよい。この場合、パッケージ本体４０１の内部において、半導体装置２００に含まれるアノード（第１電極層２０２）、および、カソード（第２電極層２０３）のそれぞれは、ボンディングワイヤなどによって対応する端子４０２に電気的に接続される。

【0132】

以上説明したような半導体パッケージ４００は、半導体装置１００（または半導体装置２００）を含むことにより、一般的な半導体装置を含む場合よりも高い信頼性を有する。また、半導体パッケージ４００は、一般的な半導体装置を含む場合よりもオン抵抗が低減されている。

【0133】

上述のように半導体パッケージ３００または半導体パッケージ４００に含まれる端子と半導体装置１００（または半導体装置２００）との電気的な接続にはボンディングワイヤが用いられる。ボンディングワイヤがアルミニウムからなるワイヤである場合、図１４に示すように、めっき層１０５上にニッケル層が形成されていることが好ましい。図１４は、めっき層１０５上にニッケル層が形成された構造を有する半導体装置１００の断面図である。

【0134】

図１４では、ボンディングワイヤの一例として、ボンディングワイヤ３０３ｇ、および、ボンディングワイヤ３０３ｓも合わせて図示されている。ニッケル層１０７は、めっき層１０５を形成する金属材料とは異なる金属材料で形成された金属層の一例である。図示されないが、半導体装置２００についても同様に、めっき層２０５上にニッケル層が形成されてもよい。

【0135】

また、図１５に示すように、めっき層１０５は、銅からなる第１めっき層１０５１とニッケルからなる第２めっき層１０５２とから構成されてもよい。図１５は、２層構造のめっき層を含む半導体装置１００の断面図である。これにより、図１４の例のように追加のニッケル層を形成する必要がなくなる。図１５の例では、第２めっき層１０５２の上面とモールド層の上面が面一となる。

【0136】

また、図１４や図１５の例では、アルミニウムからなるボンディングワイヤとの接合部分であるめっき層１０５の最表面にニッケル層が形成されているが、めっき層１０５の最表面には、ニッケル層に代えてその他の層構成が形成されてもよい。たとえば、めっき層１０５の最表面は、ニッケル層上にパラジウム層を形成した２層構造（つまり、ＮｉＰｄ層）であってもよい。

【0137】

また、めっき層１０５の最表面は、このパラジウム層上にさらに他の金属層が形成された３層構造（たとえば、ＮｉＰｄＡｕ層）であってもよい。このようなＮｉＰｄ層およびＮｉＰｄＡｕ層は、ソースパッドとして機能するめっき層１０５にボンディングワイヤが接合される場合に限らず、ソースパッドとして機能するめっき層１０５に外部端子が銀焼結によって接合される場合にも好適である。

【0138】

半導体装置１００（または半導体装置２００）を含む半導体パッケージの形態は、半導体パッケージ３００および半導体パッケージ４００のような形態に制限されない。半導体パッケージとしては、ＳＯＰ（Small Outline Package）、ＱＦＮ（Quad Flat Non Lead Package）、ＤＦＰ（Dual Flat Package）、ＱＦＰ（Quad Flat Package）、ＳＩＰ（Single Inline Package）、または、ＳＯＪ（Small Outline J-leaded Package）が採用されてもよい。また、半導体パッケージとしてこれらに類する種々の半導体パッケージが採用されてもよい。

【0139】

以上説明したように、半導体装置１００は、半導体層１０１、第１電極層１０２、第２電極層１０３、絶縁膜１０４、めっき層１０５およびモールド層１０６を含む。半導体層１０１は、第１主面１０１ａ、および、第１主面１０１ａと背向する第２主面１０１ｂを有する。第１電極層１０２は、第１主面１０１ａに形成されている。第２電極層１０３は、第２主面１０１ｂに形成されている。

【0140】

絶縁膜１０４は、第１電極層１０２の端部を覆っている。めっき層１０５は、第１電極層１０２の端部以外の少なくとも一部を覆っている。モールド層１０６は、絶縁膜１０４を覆っている。半導体層１０１は、第２主面１０１ｂを構成する半導体基板１０１ｃを含み、半導体基板１０１ｃの厚みは、めっき層１０５の厚みよりも薄い。

【0141】

このような半導体装置１００によれば、第１電極層１０２の端部を覆う絶縁膜１０４がさらにモールド層１０６で覆われているので、絶縁膜１０４の劣化を抑制することができる。つまり、半導体装置１００は、信頼性が向上された半導体装置であるといえる。また、半導体装置１００は、半導体基板１０１ｃの厚みがめっき層１０５の厚みよりも薄いことで、オン抵抗が低減されている。

【0142】

たとえば、半導体基板１０１ｃの厚みは、５μｍ以上２０μｍ以下である。このような半導体装置１００は、オン抵抗が大幅に低減される。たとえば、平面視において、モールド層１０６は、半導体層１０１の外周部に沿う環状である。このような半導体装置１００は、半導体層１０１の外周部がモールド層１０６で覆われることで、信頼性がさらに向上される。

【0143】

たとえば、めっき層１０５の表面と、モールド層１０６の表面とは面一である。このような半導体装置１００は、半導体層１０１の第１主面１０１ａ側に樹脂材料１０６ａを塗布または印刷した後、めっき層１０５が露出するまで研削することで製造することができる。

【0144】

たとえば、めっき層１０５とモールド層１０６は、直接接触している。このような半導体装置１００は、めっき層１０５をモールド層１０６の支持体として使用することができる。たとえば、半導体層１０１は、ＳｉＣによって形成される。このような半導体装置１００は、比較的高い絶縁破壊電界強度を得ることができる。

【0145】

たとえば、半導体装置１００は、トランジスタとして機能してもよい。この場合、半導体層１０１は、半導体基板１０１ｃと半導体基板１０１ｃ上のエピタキシャル層１０１ｄとを含んでいてもよい。この場合、第２電極層１０３は、トランジスタのドレイン電極であってもよい。この場合、第１電極層１０２は、トランジスタのソース電極、および、トランジスタのゲート電極を含んでいてもよい。第１電極層１０２において、ゲート電極は、ソース電極から絶縁されている。このような半導体装置１００は、トランジスタとして機能することができる。

【0146】

たとえば、半導体装置２００は、第１電極層２０２をアノード、第２電極層２０３をカソードとするショットキーバリアダイオードとして機能する。このような半導体装置１００は、ショットキーバリアダイオードとして機能することができる。

【0147】

半導体装置１００の製造方法は、第１～第７工程を含む。第１工程では、第１主面１０１ａ、および、第１主面１０１ａと背向する第２主面１０１ｂを有する半導体層１０１であって、第２主面１０１ｂを構成する半導体基板１０１ｃを含む半導体層１０１が用意される。第２工程では、半導体層１０１の第１主面１０１ａに第１電極層１０２が形成される。

【0148】

第３工程では、第１電極層１０２の端部を覆う絶縁膜１０４が形成される。第４工程では、第１電極層１０２の端部以外の少なくとも一部を覆うめっき層１０５が形成される。第５工程では、絶縁膜１０４を覆うモールド層１０６が形成される。第６工程では、半導体基板１０１ｃが、半導体基板１０１ｃの厚みがめっき層１０５の厚みよりも薄くなるまで前記第２主面側から研削される。第７工程では、半導体基板１０１ｃが研削された後の半導体層１０１の第２主面１０１ｂに第２電極層１０３が形成される。

【0149】

この製造方法によれば、信頼性が向上された半導体装置１００を製造することができる。また、半導体装置１００は、半導体基板１０１ｃの厚みがめっき層１０５の厚みよりも薄いことで、オン抵抗が低減されている。

【0150】

上記実施形態では、ゲートパッドとして機能するめっき層１０５とソースパッドとして機能するめっき層１０５が上面に設けられた半導体装置の例（半導体装置１００）が説明された。ここで、半導体装置は、電流センス用のパッドとして機能するめっき層１０５、および、温度センス用のパッドとして機能するめっき層１０５をさらに含んでいてもよい。図１６は、このような構造を有する一変形例に係る半導体装置の平面図である。

【0151】

図１６に示すように、半導体装置１００ａは、ゲートパッド１０５ｇ（ゲートパッドとして機能するめっき層１０５。以下同様）、および、ソースパッド１０５ｓに加えて、電流センス用パッド１０５ｃ（パッド電極）、および、一対の温度センス用パッド１０５ｔ（パッド電極）を含む。

【0152】

半導体装置１００ａは、互いに分離された複数の分離部分を有する第１電極層１０２ｓを含む。電流センス用パッド１０５ｃは、半導体装置１００ａに含まれる第１電極層１０２ｓの一部を分離した部分（分離部分）に接続されるめっき層である。半導体装置１００ａにそれぞれ含まれるソースパッド１０５ｓおよび第２電極層１０３の間に電流が流れているときには、電流センス用パッド１０５ｃおよび第２電極層１０３の間に上記電流よりも小さい電流が流れる。このような電流をモニタすることにより、電流の増加を検知することができる。

【0153】

半導体装置１００ａは、半導体層１０１の第１主面１０１ａに設けられたダイオード（感温ダイオード）を含む。一対の温度センス用パッド１０５ｔの一方は、半導体装置１００ａに含まれるダイオード（感温ダイオード）のアノードに電気的に接続されるめっき層である。一対の温度センス用パッド１０５ｔの他方は、前記ダイオード（感温ダイオード）のカソードに電気的に接続されるめっき層である。一対の温度センス用パッド１０５ｔ間の電圧の大きさによって、半導体装置１００ａの温度を検知することができる。

【0154】

以上説明したように、本発明は、電流センス用パッド１０５ｃ、および、一対の温度センス用パッド１０５ｔを含む半導体装置１００ａとして実現することもできる。本発明は、電流センス用パッド１０５ｃ、および、一対の温度センス用パッド１０５ｔの少なくとも一方を含む半導体装置として実現されてもよい。

【0155】

上記実施形態では、モールド層１０６と半導体層１０１とがダイシングブレードによって同時に切断される例が説明されたが、本発明はこれに限られない。たとえば、２段階のダイシング工程が組み合わされてもよい。図１７Ａ～図１７Ｃは、このような２段階のダイシング工程を有する一変形例に係るダイシング工程を説明するための断面図である。

【0156】

まず、図１７Ａに示されるように第１幅ｗ１を有する第１ダイシングブレードＤＢ１によって、モールド層１０６の全部および半導体層１０１の一部が切断される。その後、図１７Ｂに示されるように、第１ダイシングブレードＤＢ１と同一の回転軸を有し、第１幅ｗ１よりも小さい第２幅ｗ２を有する第２ダイシングブレードＤＢ２によって、半導体基板１０１ｃの全部が切断される。図１７Ｃに示されるように、この方法により個片化された半導体装置１００ｂは、半導体層１０１の側面よりもモールド層１０６の側面が内側に位置し、モールド層１０６および半導体層１０１の境界部の近傍において、段差を有する。

【0157】

ウエハの上下を逆にしてダイシングが行われてもよい。すなわち、半導体基板１０１ｃの裏面（カーボン面）が上側にある状態でダイシングが行われてもよい。ダイシングブレードの回転方向はカーボン面からシリコン面に向かって切断する方向とすることが好ましい。図１８Ａ～図１８Ｃは、このような２段階のダイシング工程を有する他の変形例に係るダイシング工程を説明するための断面図である。

【0158】

まず、図１８Ａに示されるように、第１幅ｗ１を有する第１ダイシングブレードＤＢ１によって、半導体層１０１の全部およびモールド層１０６の一部が切断される。その後、図１８Ｂに示されるように、第１ダイシングブレードＤＢ１と同一の回転軸を有し、第１幅ｗ１よりも小さい第２幅ｗ２を有する第２ダイシングブレードＤＢ２によって、モールド層１０６の全部が切断される。図１８Ｃに示されるように、この方法により個片化された半導体装置１００ｃは、モールド層１０６ｃの側面よりも半導体層１０１の側面が内側に位置し、モールド層１０６および半導体層１０１の境界部の近傍において、段差を有する。

【0159】

図１７Ａ～図１７Ｃに示される２段階のダイシング工程、および、図１８Ａ～図１８Ｃに示される２段階のダイシング工程は、トランジスタとして機能する半導体装置だけでなく、ショットキーバリアダイオードとして機能する半導体装置にも適用可能である。

【0160】

以上、実施形態に係る半導体装置について説明したが、本発明は、上記実施形態に限定されない。たとえば、上記実施形態において説明に用いられた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。

【0161】

また、上記実施形態では、半導体装置に含まれる構成要素の主たる材料が例示されたが、半導体装置に含まれる積層構造の各層には、上記実施形態の積層構造と同様の機能を実現できる範囲で他の材料が含まれてもよい。また、図面においては、各構成要素の角部および辺は直線的に記載されているが、製造上の理由などにより、角部および辺が丸みを帯びたものも本発明に含まれる。また、上記実施形態において説明された導電型を逆転させた構造を有する半導体装置も本発明に含まれる。

【0162】

以上、１つまたは複数の態様に係る半導体装置が、実施形態に基づいて説明されたが、本発明は、これらの実施形態に限定されない。本発明の主旨を逸脱しない限り、当業者が想到し得る各種変形が実施形態に施された形態、および、異なる実施形態における構成要素の組み合わせによって構築される形態も、本発明の範囲内に含まれる。

【0163】

また、上記の各実施形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

【0164】

たとえば、上記実施形態では、ＳｉＣ基板を用いたパワー半導体装置が説明されたが、本発明は、Ｓｉ基板を用いたパワー半導体装置（ＩＧＢＴまたはＭＯＳＦＥＴ）にも適用可能である。本発明は、産業上の利用可能性として半導体装置、および、半導体パッケージ等に適用できる。

【0165】

以下、この明細書および図面から抽出される特徴の例が示される。以下、括弧内の英数字は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。［Ａ１］～［Ａ９］は、オン抵抗が低減された半導体装置、および、半導体装置の製造方法を提供する。

【0166】

［Ａ１］第１主面（１０１ａ、２０１ａ）、及び、前記第１主面（１０１ａ、２０１ａ）と背向する第２主面（１０１ｂ、２０１ｂ）を有する半導体層（１０１、２０１）と、前記第１主面（１０１ａ、２０１ａ）に形成された第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）と、前記第２主面（１０１ｂ、２０１ｂ）に形成された第２電極層（１０３、２０３）と、前記第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）の端部を覆う絶縁膜（１０４、２０４）と、前記第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）の前記端部以外の少なくとも一部を覆うめっき層（１０５、２０５）と、前記絶縁膜（１０４、２０４）を覆うモールド層（１０６、２０６）とを備え、前記半導体層（１０１、２０１）は、前記第２主面（１０１ｂ、２０１ｂ）を構成する半導体基板（１０１ｃ、２０１）を含み、前記半導体基板（１０１ｃ、２０１）の厚みは、前記めっき層（１０５、２０５）の厚みよりも薄い、半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0167】

［Ａ２］前記半導体基板（１０１ｃ、２０１）の厚みは、５μｍ以上４０μｍ以下である、Ａ１に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0168】

［Ａ３］平面視において、前記モールド層（１０６、２０６）は、前記半導体層（１０１、２０１）の外周部に沿う環状である、Ａ１またはＡ２に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0169】

［Ａ４］前記めっき層（１０５、２０５）の表面と、前記モールド層（１０６、２０６）の表面とは面一である、Ａ１～Ａ３のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0170】

［Ａ５］前記めっき層（１０５、２０５）と前記モールド層（１０６、２０６）は、直接接触する、Ａ１～Ａ４のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0171】

［Ａ６］前記半導体層（１０１、２０１）は、ＳｉＣによって形成される、Ａ１～Ａ５のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0172】

［Ａ７］前記半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）は、トランジスタとして機能し、前記半導体層（１０１、２０１）は、前記半導体基板（１０１ｃ、２０１）と前記半導体基板（１０１ｃ、２０１）上のエピタキシャル層（１０１ｄ）とを含み、前記第２電極層（１０３、２０３）は、前記トランジスタのドレイン電極（４０）であり、前記第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）には、前記トランジスタのソース電極（１０２ｓ）、及び、前記ソース電極（１０２ｓ）と絶縁された前記トランジスタのゲート電極（１０２ｇ）が含まれる、Ａ１～Ａ６のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0173】

［Ａ８］前記半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）は、前記第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）をアノード、前記第２電極層（１０３、２０３）をカソードとするショットキーバリアダイオードとして機能する、Ａ１～Ａ７のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0174】

［Ａ９］第１主面（１０１ａ、２０１ａ）、及び、前記第１主面（１０１ａ、２０１ａ）と背向する第２主面（１０１ｂ、２０１ｂ）を有する半導体層（１０１、２０１）であって、前記第２主面（１０１ｂ、２０１ｂ）を構成する半導体基板（１０１ｃ、２０１）を含む半導体層（１０１、２０１）の第１主面（１０１ａ、２０１ａ）に第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）を形成し、前記第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）の端部を覆う絶縁膜（１０４、２０４）を形成し、前記第１電極層（１０２、１０２ｇ、１０２ｓ、２０２）の前記端部以外の少なくとも一部を覆うめっき層（１０５、２０５）を形成し、前記絶縁膜（１０４、２０４）を覆うモールド層（１０６、２０６）を形成し、前記半導体基板（１０１ｃ、２０１）を、前記半導体基板（１０１ｃ、２０１）の厚みが前記めっき層（１０５、２０５）の厚みよりも薄くなるまで前記第２主面（１０１ｂ、２０１ｂ）側から研削し、前記半導体基板（１０１ｃ、２０１）が研削された後の前記半導体層（１０１、２０１）の前記第２主面（１０１ｂ、２０１ｂ）に第２電極層（１０３、２０３）を形成する、半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）の製造方法。

【0175】

以下の［Ｂ１］～［Ｂ２２］は、機械的強度を向上できる半導体装置を提供する。以下の［Ｂ１］～［Ｂ２２］に係る構造は、オン抵抗を削減する上でも有効である。

【0176】

［Ｂ１］第１厚さを有する半導体基板（１０１ｃ、２０１）を含み、主面（１０１ａ、２０１ａ）を有する半導体層（１０１、２０１）と、前記主面（１０１ａ、２０１ａ）の上に配置され、前記第１厚さ未満の第２厚さを有する主面電極（１０２、１０２ｇ、１０２ｓ、２０２）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の上に配置され、前記第１厚さを超える第３厚さを有するパッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）と、を含む、半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0177】

［Ｂ２］前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部を露出させるように前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の周縁部を被覆する樹脂（１０６、２０６）をさらに含み、前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部の上に配置されている、Ｂ１に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0178】

［Ｂ３］前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、前記樹脂（１０６、２０６）に接している、Ｂ２に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0179】

［Ｂ４］前記樹脂（１０６、２０６）は、前記半導体基板（１０１ｃ、２０１）の前記第１厚さを超える第４厚さを有している、Ｂ２またはＢ３に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0180】

［Ｂ５］前記樹脂（１０６、２０６）は、前記主面（１０１ａ、２０１ａ）の周縁部を被覆している、Ｂ２～Ｂ４のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0181】

［Ｂ６］前記樹脂（１０６、２０６）は、平面視において前記主面（１０１ａ、２０１ａ）の内方部を取り囲む環状に形成されている、Ｂ２～Ｂ５のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0182】

［Ｂ７］前記樹脂（１０６、２０６）は、熱硬化性樹脂を含む、Ｂ２～Ｂ６のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0183】

［Ｂ８］前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、電極面を有し、前記樹脂（１０６、２０６）は、前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）の前記電極面に連なる外面を有している、Ｂ２～Ｂ７のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0184】

［Ｂ９］前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）の前記電極面は、研削面からなり、前記樹脂（１０６、２０６）の前記外面は、研削面からなる、Ｂ８に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0185】

［Ｂ１０］前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部を露出させるように前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の周縁部を被覆する絶縁膜（１０４、２０４）をさらに含み、前記樹脂（１０６、２０６）は、前記絶縁膜（１０４、２０４）を被覆している、Ｂ２～Ｂ９のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0186】

［Ｂ１１］前記絶縁膜（１０４、２０４）は、前記第２厚さを超え、前記第１厚さ未満の厚さを有している、Ｂ１０に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0187】

［Ｂ１２］前記絶縁膜（１０４、２０４）は、前記樹脂（１０６、２０６）とは異なる樹脂材料を含む、Ｂ１０またはＢ１１に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0188】

［Ｂ１３］前記絶縁膜（１０４、２０４）は、感光性樹脂を含む、Ｂ１０～Ｂ１２のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0189】

［Ｂ１４］前記樹脂（１０６、２０６）は、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部側において前記絶縁膜（１０４、２０４）を部分的に露出させ、前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部側において前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）、前記絶縁膜（１０４、２０４）および前記樹脂（１０６、２０６）に接している、Ｂ１０～Ｂ１３のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0190】

［Ｂ１５］前記半導体層（１０１、２０１）は、前記半導体基板（１０１ｃ、２０１）の上に積層されたエピタキシャル層（１０１ｄ）を含み、前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、前記半導体基板（１０１ｃ、２０１）および前記エピタキシャル層（１０１ｄ）の総厚さを超える前記第３厚さを有している、Ｂ１～Ｂ１４のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0191】

［Ｂ１６］前記半導体層（１０１、２０１）は、ワイドバンドギャップ半導体を含む、Ｂ１～Ｂ１５のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0192】

［Ｂ１７］前記半導体層（１０１、２０１）は、ＳｉＣを含む、Ｂ１～Ｂ１６のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0193】

［Ｂ１８］第１厚さを有し、主面（１０１ａ、２０１ａ）を含む半導体層（１０１、２０１）と、前記主面（１０１ａ、２０１ａ）の上に配置され、前記第１厚さ未満の第２厚さを有する主面電極（１０２、１０２ｇ、１０２ｓ、２０２）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部を露出させるように前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の周縁部を被覆し、前記第２厚さを超える第３厚さを有する感光性樹脂層（１０４、２０４）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部を露出させるように前記感光性樹脂層（１０４、２０４）を挟んで前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の周縁部を被覆し、前記第３厚さを超える第４厚さを有する熱硬化性樹脂層（１０６、２０６）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部の上に配置され、前記第３厚さを超える第５厚さを有するパッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）と、を含む、半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0194】

［Ｂ１９］前記熱硬化性樹脂層（１０６、２０６）は、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部側において前記感光性樹脂層（１０４、２０４）を部分的に露出させ、前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部側において前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）、前記感光性樹脂層（１０４、２０４）および前記熱硬化性樹脂層（１０６、２０６）に接している、Ｂ１８に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0195】

［Ｂ２０］前記半導体層（１０１、２０１）は、ＳｉＣを含む、Ｂ１８またはＢ１９に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0196】

［Ｂ２１］前記第４厚さは、前記第１厚さを超え、前記第５厚さは、前記第１厚さを超えている、Ｂ１８～Ｂ２０のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0197】

［Ｂ２２］前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、めっき膜からなる、Ｂ１７～Ｂ２０のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0198】

以下の［Ｃ１］～［Ｃ１８］は、機械的強度を向上できる半導体装置を提供する。以下の［Ｃ１］～［Ｃ１８］に係る構造は、オン抵抗を削減する上でも有効である。

【0199】

［Ｃ１］第１厚さを有する半導体基板（１０１ｃ、２０１）を含み、主面（１０１ａ、２０１ａ）を有する半導体層（１０１、２０１）と、前記主面（１０１ａ、２０１ａ）の上に配置され、前記第１厚さ未満の第２厚さを有する主面電極（１０２、１０２ｇ、１０２ｓ、２０２）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部を露出させるように前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の周縁部を被覆し、前記第１厚さを超える第３厚さを有する樹脂（１０６、２０６）と、を含む、半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0200】

［Ｃ２］前記樹脂（１０６、２０６）は、前記主面（１０１ａ、２０１ａ）の周縁部を被覆している、Ｃ１に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0201】

［Ｃ３］前記樹脂（１０６、２０６）は、平面視において前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部を取り囲む環状に形成されている、Ｃ１またはＣ２に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0202】

［Ｃ４］前記樹脂（１０６、２０６）は、熱硬化性樹脂を含む、Ｃ１～Ｃ３のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0203】

［Ｃ５］前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部の上に配置されたパッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）をさらに含む、Ｃ１～Ｃ４のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0204】

［Ｃ６］前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、前記樹脂（１０６、２０６）に接している、Ｃ５に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0205】

［Ｃ７］前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、前記半導体基板（１０１ｃ、２０１）の前記第１厚さを超える第４厚さを有している、Ｃ５またはＣ６に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0206】

［Ｃ８］前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、電極面を有し、前記樹脂（１０６、２０６）は、前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）の前記電極面に連なる外面を有している、Ｃ５～Ｃ７のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0207】

［Ｃ９］前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）の前記電極面は、研削面からなり、前記樹脂（１０６、２０６）の前記外面は、研削面からなる、Ｃ８に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0208】

［Ｃ１０］前記パッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）は、めっき膜からなる、Ｃ５～Ｃ９のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0209】

［Ｃ１１］前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部を露出させるように前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の周縁部を被覆する絶縁膜（１０４、２０４）をさらに含み、前記樹脂（１０６、２０６）は、前記絶縁膜（１０４、２０４）を被覆している、Ｃ１～Ｃ１０のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0210】

［Ｃ１２］前記絶縁膜（１０４、２０４）は、前記第２厚さを超え、前記第１厚さ未満の厚さを有している、Ｃ１１に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0211】

［Ｃ１３］前記絶縁膜（１０４、２０４）は、前記樹脂（１０６、２０６）とは異なる樹脂材料を含む、Ｃ１１またはＣ１２に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0212】

［Ｃ１４］前記絶縁膜（１０４、２０４）は、感光性樹脂を含む、Ｃ１１～Ｃ１３のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0213】

［Ｃ１５］前記樹脂（１０６、２０６）は、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部側において前記絶縁膜（１０４、２０４）を部分的に露出させている、Ｃ１１～Ｃ１４のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0214】

［Ｃ１６］前記半導体層（１０１、２０１）は、前記半導体基板（１０１ｃ、２０１）の上に積層されたエピタキシャル層（１０１ｄ）を含み、前記樹脂（１０６、２０６）は、前記半導体基板（１０１ｃ、２０１）および前記エピタキシャル層（１０１ｄ）の総厚さを超える前記第３厚さを有している、Ｃ１～Ｃ１５のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0215】

［Ｃ１７］前記半導体層（１０１、２０１）は、ワイドバンドギャップ半導体を含む、Ｃ１～Ｃ１６のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0216】

［Ｃ１８］前記半導体層（１０１、２０１）は、ＳｉＣを含む、Ｃ１～Ｃ１７のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0217】

以下の［Ｄ１］～［Ｄ６］は、機械的強度を向上できる半導体装置を提供する。以下の［Ｄ１］～［Ｄ６］に係る構造は、オン抵抗を削減する上でも有効である。

【0218】

［Ｄ１］第１厚さを有し、主面（１０１ａ、２０１ａ）を有する半導体層（１０１、２０１）と、前記主面（１０１ａ、２０１ａ）の上に配置され、前記第１厚さ未満の第２厚さを有する主面電極（１０２、１０２ｇ、１０２ｓ、２０２）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の一部を露出させるように前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）を部分的に被覆し、前記第１厚さを超える第３厚さを有する樹脂（１０６、２０６）と、を含む、半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0219】

［Ｄ２］第１厚さを有し、主面（１０１ａ、２０１ａ）を有する半導体層（１０１、２０１）と、前記主面（１０１ａ、２０１ａ）の上に配置され、前記第１厚さ未満の第２厚さを有する主面電極（１０２、１０２ｇ、１０２ｓ、２０２）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の上に配置され、前記第１厚さを超える第３厚さを有するパッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）と、を含む、半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0220】

［Ｄ３］第１厚さを有し、主面（１０１ａ、２０１ａ）を有する半導体層（１０１、２０１）と、前記主面（１０１ａ、２０１ａ）の上に配置され、前記第１厚さ未満の第２厚さを有する主面電極（１０２、１０２ｇ、１０２ｓ、２０２）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部を露出させるように前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の周縁部を被覆し、前記第１厚さを超える第３厚さを有する樹脂（１０６、２０６）と、前記主面電極（１０２、１０２ｇ、１０２ｓ、２０２）の内方部の上に配置され、前記第１厚さを超える第４厚さを有するパッド電極（１０５、１０５ｃ、１０５ｇ、１０５ｓ、１０５ｔ、２０５）と、を含む、半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0221】

［Ｄ４］前記半導体層（１０１、２０１）は、半導体基板（１０１ｃ、２０１）およびエピタキシャル層（１０１ｄ）を含む積層構造を有している、Ｄ１～Ｄ３のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0222】

［Ｄ５］前記半導体基板（１０１ｃ、２０１）は、前記エピタキシャル層（１０１ｄ）の厚さ未満の厚さを有している、Ｄ４に記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【0223】

［Ｄ６］前記半導体層（１０１、２０１）は、エピタキシャル層（１０１ｄ）からなる単層構造を有している、Ｄ１～Ｄ３のいずれか一つに記載の半導体装置（１００、１００ａ、１００ｂ、１００ｃ、２００）。

【符号の説明】

【0224】

１００ 半導体装置
１００ａ 半導体装置
１００ｂ 半導体装置
１００ｃ 半導体装置
１０１ 半導体層
１０１ａ 第１主面（主面）
１０１ｃ 半導体基板
１０１ｄ エピタキシャル層
１０２ 第１電極層（主面電極）
１０２ｇ 第１電極層（主面電極）
１０２ｓ 第１電極層（主面電極）
１０４ 絶縁膜（感光性樹脂層）
１０５ めっき層（パッド電極）
１０５ｃ 電流センス用パッド（パッド電極）
１０５ｇ ゲートパッド（パッド電極）
１０５ｓ ソースパッド（パッド電極）
１０５ｔ 温度センス用パッド（パッド電極）
１０６ モールド層（熱硬化性樹脂層）
２００ 半導体装置
２０１ 半導体層（半導体基板）
２０１ａ 第１主面（主面）
２０２ 第１電極層（主面電極）
２０４ 絶縁膜（感光性樹脂層）
２０５ めっき層（パッド電極）
２０６ モールド層（熱硬化性樹脂層）

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図6A】

【図6B】

【図6C】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17A】

【図17B】

【図17C】

【図18A】

【図18B】

【図18C】