特許 7657294 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-27

(45)【発行日】2025-04-04

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 89/60 20250101AFI20250328BHJP

【ＦＩ】

H10D89/60

【請求項の数】 9

(21)【出願番号】P 2023516873

(86)(22)【出願日】2021-04-26

(86)【国際出願番号】 JP2021016623

(87)【国際公開番号】W WO2022230018

(87)【国際公開日】2022-11-03

【審査請求日】2023-10-04

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】小島 友和

【審査官】脇水 佳弘

(56)【参考文献】

【文献】国際公開第２０２０／２４１０４６（ＷＯ，Ａ１）

【文献】特開２０１７－１０７５５１（ＪＰ，Ａ）

【文献】国際公開第２０２１／０９５６０２（ＷＯ，Ａ１）

【文献】特開２００８－１４８３７８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｄ ８９／６０

Ｈ１０Ｄ ８９／１０

Ｈ１０Ｄ ８９／００

(57)【特許請求の範囲】

【請求項1】

半導体装置であって、
第１の電源電圧を受ける第１の電源端子と、
前記第１の電源電圧よりも高い第２の電源電圧を受ける第２の電源端子と、
前記半導体装置の外部から電気的にコンタクト可能であり、かつ、前記半導体装置の外部でプルアップまたはプルダウンされる出力端子と、
第１及び第２の出力トランジスタを有する第１の回路とを備え、
前記第１の出力トランジスタは、ゲートに入力された第１の制御電圧に応じた電流を、前記出力端子と接続された出力ノードから前記第１の電源端子へ流すために、前記出力ノードと前記第１の電源端子との間に電気的に接続され、
前記第２の出力トランジスタは、ゲートに入力された第２の制御電圧に応じた電流を前記第２の電源端子から前記出力ノードへ流すために、前記第２の電源端子及び前記出力ノードの間に電気的に接続され、
前記半導体装置は、
前記第１の電源端子に係る前記第１の電源電圧の経路における第１の断線、及び、前記第２の電源端子に係る前記第２の電源電圧の経路における第２の断線の少なくとも一方の断線を検知するための断線検知回路と、
前記第１及び第２の出力トランジスタの少なくとも一方に対応して配置された出力トランジスタ制御回路とを更に備え、
前記第１の出力トランジスタに対応して配置された前記出力トランジスタ制御回路は、前記第１の断線の検知時には、前記第１の制御電圧が前記第１の出力トランジスタのゲートに入力される経路を遮断するとともに、前記第１の出力トランジスタをオフする様に構成され、
前記第２の出力トランジスタに対応して配置された前記出力トランジスタ制御回路は、前記第２の断線の検知時には、前記第２の制御電圧が前記第２の出力トランジスタのゲートに入力される経路を遮断するとともに、前記第２の出力トランジスタをオフする様に構成され、
前記半導体装置は、前記断線検知回路による断線の検知に応答してパワーオフ状態に遷移し、
前記断線検知回路は、前記半導体装置の前記パワーオフ状態において、当該断線検知回路の内部において前記第１の電源端子及び前記第２の電源端子の間を流れる電流を遮断するパワーオフ機構を有する、半導体装置。

【請求項2】

前記半導体装置は、
前記第１の出力トランジスタに対応して配置された前記出力トランジスタ制御回路とともに設けられるプルダウン機構と、前記第２の出力トランジスタに対応して配置された前記出力トランジスタ制御回路とともに設けられるプルアップ機構との少なくとも一方を更に備え、
前記プルダウン機構は、前記断線検知回路が前記第１の断線を検知したときに、当該検知に応じて前記半導体装置が前記パワーオフ状態に遷移したタイミングから遅れて作動して、前記第１の電源端子を、前記半導体装置の外部でプルダウンされた前記出力端子と電気的に接続し、
前記プルアップ機構は、前記断線検知回路が前記第２の断線を検知したときに、当該検知に応じて前記半導体装置が前記パワーオフ状態に遷移したタイミングから遅れて作動して、前記第２の電源端子を、前記半導体装置の外部でプルアップされた前記出力端子と電気的に接続する、請求項１記載の半導体装置。

【請求項3】

前記第１及び第２の電源端子の間に接続された第２の回路を更に含み、
前記第２の回路は、前記半導体装置の前記パワーオフ状態において、当該第２の回路の内部において前記第１の電源端子及び前記第２の電源端子の間を流れる電流を遮断するパワーオフ機構を有する、請求項１又は２に記載の半導体装置。

【請求項4】

前記半導体装置の前記パワーオフ状態において、前記半導体装置の内部で前記第１の電源端子及び前記第２の電源端子の間を流れる合計電流値は、前記第１及び第２の出力トランジスタの各々に形成されるボディダイオードに順方向電圧を生じさせない電流レベルに対応して設定される限界電流値より小さい、請求項１～３のいずれか１項に記載の半導体装置。

【請求項5】

前記第１の電源端子及び前記第２の電源端子の間に接続された、前記断線検知回路及び前記第１の回路を含む回路群のうちの少なくとも一部の回路は、前記パワーオフ機構を有し、
前記パワーオフ機構が設けられる前記少なくとも一部の回路は、前記半導体装置の前記パワーオフ状態における合計電流値が前記限界電流値より低くなるように定められる、請求項４記載の半導体装置。

【請求項6】

前記出力トランジスタ制御回路は、前記第１及び第２の出力トランジスタの各々に対応して配置され、
前記第１の出力トランジスタに対応して配置された前記出力トランジスタ制御回路は、前記第１又は第２の断線の検知時には、前記第１の制御電圧に代えて、前記第１の出力トランジスタをオフする電圧を前記第１の出力トランジスタのゲートに入力する様に構成され、
前記第２の出力トランジスタに対応して配置された前記出力トランジスタ制御回路は、前記第１又は第２の断線の検知時には、前記第２の制御電圧に代えて、前記第２の出力トランジスタをオフする電圧を前記第２の出力トランジスタのゲートに入力する様に構成される、請求項１～５のいずれか１項に記載の半導体装置。

【請求項7】

前記半導体装置の電源投入時において、前記第２の電源端子の電圧が予め定められた電圧レベル以上に立ち上がるまでの間、前記断線検知回路は、前記少なくとも一方の断線の検知動作を待機する、請求項１～６のいずれか１項に記載の半導体装置。

【請求項8】

前記断線検知回路は、第１のバイアス電圧と、前記第１及び第２の電源端子間の電圧差に応じて変化する第２のバイアス電圧との比較に基づいて、前記第１及び第２の断線の少なくとも一方を検知し、
前記第１のバイアス電圧は、前記第１及び第２の電源端子間の前記電圧差の共通の変化量に対して、前記第２のバイアス電圧に生じる電圧変化よりも小さい電圧変化が生じる様に生成される、請求項１～７のいずれか１項に記載の半導体装置。

【請求項9】

前記第１の断線を検知するための前記第１のバイアス電圧は、前記第１及び第２の電源端子間に接続された直列経路に含まれる、前記第１のバイアス電圧が生成されるノードと前記第２の電源端子の間に接続されるダイオードの順方向電圧を用いて生成され、
前記第２の断線を検知するための前記第１のバイアス電圧は、前記第１及び第２の電源端子間に接続された直列経路に含まれる、前記第１のバイアス電圧が生成されるノードと前記第１の電源端子の間に接続されるダイオードの順方向電圧を用いて生成され、
前記第２のバイアス電圧は、前記第１及び第２の電源端子間の前記電圧差の分圧によって生成される、請求項８記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

近年、産業用機器に搭載される、ＬＳＩ（Large Scale Integrated Circuit）及びＩＣ（Integrated Circuit）等の半導体装置において、断線発生時のフェールセーフ機能の充実が求められている。

【0003】

例えば、米国特許第５９４２６７７号（特許文献１）には、ノックセンサの出力信号をＩＣで処理して後段のマイクロプロセッサへ入力するノックセンサシステムにおける、断線時のフェールセーフのための構成が記載される。具体的には、ノックセンサからＩＣの出力信号線の断線を検知するための検知回路の構成と、当該断線検知時には、ＩＣからマイクロプロセッサへの出力電圧を、正常時（断線非発生時）の電圧範囲（０．５～５［Ｖ］）から外れた電圧（０［Ｖ］）に強制的に設定する制御とが記載されている。

【0004】

特許文献１では、ノックセンサの出力信号線の断線時には、後段のＩＣに対して、断線の発生を確実に認識させることが可能である。

【先行技術文献】

【特許文献】

【0005】

【文献】米国特許第５９４２６７７号

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、半導体装置では、特許文献１に記載された信号線の断線に加えて、電源配線及び接地配線に断線が発生する可能性がある。特許文献１の検知回路では、このような電源配線及び接地配線の検知を検知することができず、更に、このような断線に対するフェールセーフ機能も考慮されていない。

【0007】

一方、半導体装置の一般的な構成として、半導体装置外部と電気的にコンタクトするための出力端子が、当該出力端子の電圧を駆動するための出力段のトランジスタを介して電源配線及び接地配線と接続されるケースがある。出力段を構成するトランジスタのバックゲート端子（ボディ）は、通常、電源配線又は接地配線と接続される。

【0008】

当該出力端子は、半導体装置の外部では、プルアップ又はプルダウンされる可能性がある。このため、半導体装置の内部で、電源配線及び接地配線の一方の配線が断線した場合に、断線が発生していない他方の配線と、半導体装置の外部のプルアップ先又はプルダウン先との間に、出力段のトランジスタのボディダイオードのオンによって形成された電流経路によって異常電流が生じる虞がある。

【0009】

本開示はこのような問題点を解決するためになされたものであって、本開示の目的は、電源配線又は接地配線の断線発生時に、異常電流の発生を防止することである。

【課題を解決するための手段】

【0010】

本開示のある局面は、半導体装置を提供する。半導体装置は、第１の電源電圧（ＧＮＤ）を受ける第１の電源端子と、第１の電源電圧よりも高い第２の電源電圧（ＶＣＣ）を受ける第２の電源端子と、半導体装置の外部から電気的にコンタクト可能な出力端子と、第１及び第２の出力トランジスタを有する第１の回路と、断線検知回路と、出力トランジスタ制御回路とを備える。第１の出力トランジスタは、ゲートに入力された第１の制御電圧に応じた電流を、出力端子と接続された出力ノードから第１の電源端子へ流すために、出力ノードと第１の電源端子との間に電気的に接続される。第２の出力トランジスタは、ゲートに入力された第２の制御電圧に応じた電流を第２の電源端子から出力ノードへ流すために、第２の電源端子及び出力ノードの間に電気的に接続される。断線検知回路は、第１の電源端子に関する第１の電源電圧の経路における第１の断線、及び、第２の電源端子に関する第２の電源電圧の経路における第２の断線の少なくとも一方を検知する様に構成される。出力トランジスタ制御回路は、第１及び第２の出力トランジスタの少なくとも一方に対応して配置される。第１の出力トランジスタに対応して配置された出力トランジスタ制御回路は、第１の断線の検知時には、第１の制御電圧が第１の出力トランジスタのゲートに入力される経路を遮断するとともに、第１の出力トランジスタをオフする様に構成される。第２の出力トランジスタに対応して配置された出力トランジスタ制御回路は、第２の断線の検知時には、第２の制御電圧が第２の出力トランジスタのゲートに入力される経路を遮断するとともに、第２の出力トランジスタをオフする様に構成される。更に、半導体装置は、断線検知回路による断線の検知に応答してパワーオフ状態に遷移する。断線検知回路は、半導体装置のパワーオフ状態において、当該断線検知回路の内部において第１の電源端子及び第２の電源端子の間を流れる電流を遮断するパワーオフ機構を有する。

【発明の効果】

【0011】

本開示によれば、半導体装置の外部で出力端子にプルアップ抵抗又はプルダウン抵抗が接続された状態で、第１の電源電圧側の第１の断線又は第２の電源電圧側の第２の断線が発生した場合には、出力トランジスタ制御回路によって第１又は第２の出力トランジスタの強制的にオフするとともに、半導体装置をパワーオフ状態として、第１の電源端子の電圧上昇、又は、第２の電源端子の電圧低下を防止することで、当該プルアップ抵抗及び断線した第１の電源端子の間、又は、当該プルダウン抵抗及び断線した第２の電源端子の間に異常電流が発生することを防止できる。

【図面の簡単な説明】

【0012】

【図1】出力端子がプルダウンされた比較例に係る半導体装置の構成を説明する概略的な回路図である。

【図2】図１に示された半導体装置の接地配線側の断線時の回路図である。

【図3】実施の形態１に係る半導体装置の構成を説明するブロック図である。

【図4】図３に示されたバイアス回路の構成例を説明する回路図である。

【図5】図４に示されたバイアス回路の構成の変形例を説明する回路図である。

【図6】図３に示されたバイアス回路の動作を説明する概念図である。

【図7】図３に示されたコンパレータの構成例を説明する回路図である。

【図8】図３に示された遅延回路の構成例を説明する回路図である。

【図9】実施の形態１に係る半導体装置の動作波形例である。

【図10】図３に示された半導体装置の構成の変形例を説明するブロック図である。

【図11】図１０で追加された回路のパワーオフ機能を説明するブロック図である。

【図12】図３に示された半導体装置の構成の他の変形例を説明するブロック図である。

【図13】ダイオードの電圧電流特性を説明するための概念図である。

【図14】実施の形態１の変形例に係る半導体装置の構成を説明するブロック図である。

【図15】図１４中のパワーオンリセット（ＰＯＲ）回路の構成例を説明する回路図である。

【図16】出力端子がプルアップされた比較例に係る半導体装置の構成を説明する概略的な回路図である。

【図17】図１６に示された半導体装置の接地配線側の断線時の回路図である。

【図18】実施の形態２に係る半導体装置の構成を説明するブロック図である。

【図19】図１８に示されたバイアス回路の構成例を説明する回路図である。

【図20】図１９に示されたバイアス回路の構成の変形例を説明する回路図である。

【図21】図１８に示されたバイアス回路の動作を説明する概念図である。

【図22】図１８に示されたコンパレータの構成例を説明する回路図である。

【図23】図１８に示された遅延回路の構成例を説明する回路図である。

【図24】実施の形態２に係る半導体装置の動作波形例である。

【図25】図１８に示された半導体装置の構成の変形例を説明するブロック図である。

【図26】図２５で追加された回路のパワーオフ機能を説明するブロック図である。

【図27】図１８に示された半導体装置の構成の他の変形例を説明するブロック図である。

【図28】実施の形態２の変形例に係る半導体装置の構成を説明するブロック図である。

【図29】実施の形態３に係る半導体装置の構成を説明するブロック図である。

【図30】実施の形態３の変形例に係る半導体装置の構成を説明するブロック図である。

【図31】本実施の形態に係る半導体装置におけるプルダウン機構の変形例を説明する回路図である。

【図32】本実施の形態に係る半導体装置におけるプルアップ機構の変形例を説明する回路図である。

【発明を実施するための形態】

【0013】

以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。

【0014】

実施の形態１．
実施の形態１では、半導体装置における接地配線に係る断線に対応するための回路構成を説明する。

【0015】

（接地配線に係る断線による異常電流）
まず、図１及び図２を用いて、半導体装置の出力端子が、半導体装置の外部においてプルダウンされている構成下で、半導体装置の内部で接地配線に断線が生じた場合における異常電流について説明する。

【0016】

図１は、比較例に係る半導体装置１００の構成を説明する概略的な回路図である。
図１に示される半導体装置１００は、電源端子１０１と、接地端子１０２と、出力端子１０３と、電源ノードＮＰと、ＧＮＤノードＮＧと、演算増幅回路１５０とを備える。

【0017】

電源端子１０１は、電源電圧ＶＣＣ（例えば、５［Ｖ］）を供給する電源１０と、電源配線によって電気的に接続される。接地端子１０２は、接地電圧ＧＮＤ（０［Ｖ］）を供給する基準電圧ノード１１と電気的に接続される。電源ノードＮＰは、電源端子１０１と接続されており、半導体装置内で電源電圧ＶＣＣを供給する配線（ライン）等を総称するものである。同様に、ＧＮＤノードＮＧは、接地端子１０２と接続されており、半導体装置内で接地電圧ＧＮＤを供給する配線（ライン）等を総称するものである。半導体装置の内部では、断線が発生しない限り、電源端子１０１及び電源ノードＮＰは電気的には等価であり、かつ、接地端子１０２とＧＮＤノードＮＧについても電気的には等価である。以下では、電源ノードＮＰの電圧をＡＶＣＣと表記し、ＧＮＤノードＮＧの電圧をＡＧＮＤと表記する。

【0018】

実施の形態１では、半導体装置の外部で、出力端子１０３に対して、プルアップ抵抗２０１又はプルダウン抵抗２０２が接続されている構成を想定する。上述した様に、実施の形態１では、出力端子１０３は、半導体装置の外部で、プルダウン抵抗２０２を介して基準電圧ノード１１と電気的に接続されているものとする。

【0019】

演算増幅回路１５０は、差動増幅部１６０及び出力段１７０を含む。演算増幅回路１５０は、電源ノードＮＰ及びＧＮＤノードＮＧの間に接続される回路要素の代表例として示されており、後述する異常電流の経路となり得る出力段１７０を有するものである。

【0020】

差動増幅部１６０は、反転入力ノードＮｉ１及び非反転入力ノードＮｉ２と、反転出力ノードＮｏ１及び非反転出力ノードＮｏ２とを有する。反転出力ノードＮｏ１及び非反転出力ノードＮｏ２に発生する電圧差は、反転入力ノードＮｉ１及び非反転入力ノードＮｉ２の間の電圧差を増幅したものとなる。例えば、反転入力ノードＮｉ１及び非反転入力ノードＮｉ２には、逆相のアナログ電圧が入力される。差動増幅部１６０の内部構成には、電界効果トランジスタ（ＭＯＳトランジスタ)を用いた、一般的な差動増幅器の回路構成を任意に適用することができる。

【0021】

出力段１７０は、Ｐ型のトランジスタ（出力トランジスタ）ＭＰＯＵＴと、Ｎ型のトランジスタ（出力トランジスタ）ＭＮＯＵＴとを有する。出力トランジスタＭＰＯＵＴは、電源ノードＮＰと、出力端子１０３と接続された出力ノードＮｏとの間に接続される。出力トランジスタＭＮＯＵＴは、出力ノードＮｏ及びＧＮＤノードＮＧの間に接続される。出力トランジスタＭＰＯＵＴのゲートは、差動増幅部１６０の反転出力ノードＮｏ１（－側）と接続され、出力トランジスタＭＮＯＵＴのゲートは、差動増幅部１６０の非反転出力ノードＮｏ２（＋側）と接続される。

【0022】

差動増幅部１６０の出力電圧、即ち、反転出力ノードＮｏ１（－側）及び非反転出力ノードＮｏ２（＋側）の電圧に応じて出力トランジスタＭＰＯＵＴ，ＭＮＯＵＴが駆動されることにより、演算増幅回路１５０の出力電圧ＶＯＵＴが出力ノードＮｏに発生される。

【0023】

半導体装置１００は、演算増幅回路１５０への入力信号に応じた演算増幅回路１５０の出力電圧ＶＯＵＴを、出力端子１０３から半導体装置１００の外部へ出力する、オペアンプシステムとして動作する。上述の様に、反転入力ノードＮｉ１及び非反転入力ノードＮｉ２に互いに逆相のアナログ電圧が入力された場合には、当該アナログ電圧（－側入力）を接地電圧ＧＮＤ～電源電圧ＶＣＣのレンジに増幅した出力電圧ＶＯＵＴが得られる。

【0024】

以下では、半導体装置に対して、電源電圧ＶＣＣ及び接地電圧ＧＮＤが正常に供給されている状態を「正常時」とも称する。

【0025】

まず、半導体装置１００の正常時の動作を説明する。例えば、差動増幅部１６０の反転入力ノードＮｉ１（－側）及び非反転入力ノードＮｉ２（＋側）には、音声信号、画像信号、又は、センサ入力を増幅した信号（例えば、ホール素子の出力を変換及び増幅した信号）等のアナログ電圧が入力される。或いは、差動増幅部１６０に対しては、演算増幅回路１５０の前段に配置されたＤ／Ａ変換器（図示せず）によって、デジタル信号から変換されたアナログ電圧が入力されてもよい。

【0026】

差動増幅部１６０の反転出力ノードＮｏ１（－側）及び非反転出力ノードＮｏ２（＋側）には、反転入力ノードＮｉ１（－側）及び非反転入力ノードＮｉ２（＋側）への入力電圧に応じた電圧差を有する電圧がそれぞれ生じる。出力ノードＮｏには、反転入力ノードＮｉ１（－側）及び非反転入力ノードＮｉ２（＋側）の電圧に応じて、出力トランジスタＭＮＯＵＴ及びＭＰＯＵＴの電流が変化することにより、入力信号に応じた出力電圧ＶＯＵＴが出力ノードＮｏに生じて、出力端子１０３から出力される。

【0027】

出力電圧ＶＯＵＴは、演算増幅回路１５０の出力電圧に従うため、ＧＮＤ（０［Ｖ］）又はＶＣＣのデジタル出力ではなく、アナログ出力となることを想定している。出力端子１０３からは、入力信号（アナログ電圧、又は、デジタル信号のＤ／Ａ変換電圧）に基づく、ＧＮＤ（０［Ｖ］）＋２０［ｍＶ］程度からＶＣＣ（例えば、５［Ｖ］）－２０［ｍｖ］程度までの範囲の電圧が、直流、又は、交流電圧（サイン波、或いは、パルス波）の態様で出力される。

【0028】

次に、接地電圧ＧＮＤが供給されなくなったときの半導体装置１００の動作について説明する。

【0029】

図２には、図１に示された半導体装置１００の接地配線側の断線が生じたとき（以下、ＧＮＤ断線時とも称する）の回路図が示される。

【0030】

図２に示される様に、基準電圧ノード１１及び接地端子１０２の間に断線が生じると、接地端子１０２が開放されて、ＧＮＤノードＮＧは、ハイインピーダンス（Ｈｉ－Ｚ）状態となる。これにより、半導体装置１００には、電源電圧ＶＣＣのみが与えられる状態となるので、ＧＮＤノードＮＧの電圧ＡＧＮＤは、時間経過とともに徐々に上昇することになり、最終的には、ＶＣＣ（５［Ｖ］）に収束することになる。

【0031】

一方で、出力段１７０を構成する出力トランジスタＭＰＯＵＴ（Ｐ型）及びＭＮＯＵＴには、ボディダイオードＤｐ及びＤｎがそれぞれ形成される。ボディダイオードＤｐは、出力ノードＮｏから電源ノードＮＰへの方向を順方向とする様に形成される。一方で、ボディダイオードＤｎは、ＧＮＤノードＮＧから出力ノードＮｏへの方向を順方向とする様に形成される。正常時には、電源ノードＮＰが電源電圧ＶＣＣに固定され、かつ、ＧＮＤノードＮＧが接地電圧ＧＮＤに固定されるので、ボディダイオードＤｐ及びＤｎの両方は逆バイアスされている。

【0032】

ＧＮＤ断線時には、ＧＮＤノードＮＧの電圧ＡＧＮＤが上昇することにより、出力トランジスタＭＮＯＵＴのボディダイオードＤｎが導通する可能性がある。従って、出力端子１０３に対して、半導体装置１００の外部でプルダウン抵抗２０２が接続される場合には、当該プルダウン抵抗２０２を介して、ＧＮＤノードＮＧ（電圧上昇）－出力トランジスタＭＮＯＵＴのボディダイオードＤｎ－出力ノードＮｏ－プルダウン抵抗２０２－基準電圧ノード１１（ＧＮＤ）の経路により、図中に点線で示す異常電流Ｉａｂｎ１が継続的に発生することが懸念される。

【0033】

このような電流が発生すると、ボディダイオードによる電流がラッチアップを誘発することにより、過大電流を消費するだけでなく、チップの破壊を招く虞もある。又、出力端子１０３の出力電圧ＶＯＵＴが、不安定化する虞もある。

【0034】

（実施の形態１に係るＧＮＤ断線時の異常電流の防止）
図３には、実施の形態１に係る半導体装置１００Ａの構成を説明するブロック図が示される。

【0035】

図３に示される様に、実施の形態１に係る半導体装置１００Ａは、図１に示した半導体装置１００の構成に加えて、ＧＮＤ断線時の異常電流を防止するための構成として、断線検知回路１０５Ｇと、遅延回路１３０Ｇと、出力トランジスタ制御回路１８０Ｐ，１８０Ｎと、プルダウントランジスタＭＮＯＧとを更に備える。

【0036】

出力トランジスタ制御回路１８０Ｐは、Ｐ型のトランジスタＭＰＣ１，ＭＰＣ２を有する。トランジスタＭＰＣ１は、出力トランジスタＭＰＯＵＴのゲートと電源ノードＮＰとの間に接続される。トランジスタＭＰＣ１がオンすると、出力トランジスタＭＰＯＵＴのゲート及びソースが同電位となるので、出力トランジスタＭＰＯＵＴはオフされる。トランジスタＭＰＣ２は、出力トランジスタＭＰＯＵＴのゲートと、反転出力ノードＮｏ１との間に接続される。トランジスタＭＰＣ２がオンすると、出力トランジスタＭＰＯＵＴのゲートには、差動増幅部１６０からの反転出力ノードＮｏ１（－側）への出力電圧が入力される。

【0037】

出力トランジスタ制御回路１８０Ｎは、Ｎ型のトランジスタＭＮＣ１，ＭＭＣ２を有する。トランジスタＭＮＣ１は、出力トランジスタＭＮＯＵＴのゲートとＧＮＤノードＮＧの間に接続される。トランジスタＭＮＣ１がオンすると、出力トランジスタＭＮＯＵＴのゲート及びソースが同電位となるので、出力トランジスタＭＮＯＵＴはオフされる。トランジスタＭＮＣ２は、出力トランジスタＭＮＯＵＴのゲートと、非反転出力ノードＮｏ２との間に接続される。トランジスタＭＮＣ２がオンすると、出力トランジスタＭＮＯＵＴのゲートには、差動増幅部１６０からの非反転出力ノードＮｏ２（＋側）への出力電圧が入力される。

【0038】

プルダウントランジスタＭＮＯＧは、出力端子１０３と接続された出力ノードＮｏと、ＧＮＤノードＮＧとの間に接続される。即ち、プルダウントランジスタＭＮＯＧは、出力トランジスタＭＮＯＵＴと並列に、出力ノードＮｏ及びＧＮＤノードＮＧの間に接続される。

【0039】

尚、本実施の形態において、接地電圧ＧＮＤは「第１の電源電圧」の一実施例に対応し、電源電圧ＶＣＣは「第２の電源電圧」の一実施例に対応し、接地端子１０２は「第１の電源端子」の一実施例に対応し、電源端子１０１は「第２の電源端子」の一実施例に対応する。又、出力トランジスタＭＰＯＵＴ，ＭＮＯＵＴを有する演算増幅回路１５０は、「第１の回路」の一実施例に対応し、接地端子１０２側の出力トランジスタＭＮＯＵＴは「第１の出力トランジスタ」に対応し、電源端子１０１側の出力トランジスタＭＰＯＵＴは「第２の出力トランジスタ」に対応する。又、正常時における、差動増幅部１６０から出力トランジスタＭＮＯＵＴのゲートへの入力電圧（即ち、非反転出力ノードＮｏ２の電圧）は「第１の制御電圧」の一実施例に対応し、差動増幅部１６０から出力トランジスタＭＰＯＵＴのゲートへの入力電圧（即ち、反転出力ノードＮｏ１の電圧）は「第２の制御電圧」の一実施例に対応する。

【0040】

断線検知回路１０５Ｇは、電源ノードＮＰの電圧ＡＶＣＣ及びＧＮＤノードＮＧの電圧ＡＧＮＤに基づき、出力トランジスタ制御回路１８０Ｐ，１８０Ｎの制御信号である断線検知信号ＣＭＰＧ及びＣＭＰＢＧを生成する。

【0041】

以下の説明で明らかになる様に、断線検知信号ＣＭＰＧは、論理ローレベル（以下、単に「Ｌレベル」）に初期化された後、ＧＮＤ断線が発生していない正常時にはＬレベルに維持される。一方で、ＧＮＤ断線が発生すると、断線検知信号ＣＭＰＧはＬレベルからＨレベルに変化する。断線検知信号ＣＭＰＢＧは、断線検知信号ＣＭＰＧの反転信号であり、正常時にはＨレベルに維持される一方で、ＧＮＤ断線が発生すると、Ｌレベルに設定される。

【0042】

断線検知信号ＣＭＰＧは、出力トランジスタ制御回路１８０Ｐ，１８０ＮのトランジスタＭＰＣ２，ＭＮＣ１のゲートに入力される。断線検知信号ＣＭＰＢＧは、出力トランジスタ制御回路１８０Ｐ，１８０ＮのトランジスタＭＰＣ１，ＭＮＣ２のゲートに入力される。従って、出力トランジスタ制御回路１８０Ｐ，１８０Ｎでは、トランジスタＭＰＣ１及びＭＮＣ１のペアと、トランジスタＭＰＣ２及びＭＮＣ２のペアとが、相補的にオンオフされることが理解される。

【0043】

遅延回路１３０Ｇは、予め定められた遅延時間Ｔｄに従って断線検知信号ＣＭＰＧ及びＣＭＰＢＧをそれぞれ遅延させた、遅延信号ＣＭＰＧＤ及びＣＭＰＢＧＤを生成する。遅延信号ＣＭＰＧＤは、プルダウントランジスタＭＮＯＧのゲートに入力される。

【0044】

次に、図３に加えて図４～図８を用いて、断線検知回路１０５Ｇの構成を詳細に説明する。断線検知回路１０５Ｇは、バイアス回路１１０Ｇと、コンパレータ１２０Ｇと、Ｄフリップフロップ１２５Ｇとを含む。バイアス回路１１０Ｇ、コンパレータ１２０Ｇ、及び、Ｄフリップフロップ１２５Ｇの各々には、断線検知信号ＣＭＰＢＧがＥＮ（イネーブル）信号として入力される。バイアス回路１１０Ｇ、コンパレータ１２０Ｇ、及び、Ｄフリップフロップ１２５Ｇの各々は、ＥＮ信号がＨレベルであるときに以下に説明する各回路動作を実行する。一方で、バイアス回路１１０Ｇ、コンパレータ１２０Ｇ、及び、Ｄフリップフロップ１２５Ｇの各々は、ＥＮ信号がＬレベルであるときには、パワーオフ状態となって各回路動作を停止する。パワーオフ状態では、オフ状態のトランジスタで生じる微小なリーク電流を除くと消費電流が発生しない。

【0045】

バイアス回路１１０Ｇは、電圧ＡＶＣＣ及び電圧ＡＧＮＤに基づき、バイアス電圧ＶＩＮＧ，ＶＲＥＦＧを生成する。

【0046】

図４及び図５には、バイアス回路１１０Ｇの構成例及びその変形例が示される。
図４の構成例では、バイアス回路１１０Ｇは、抵抗素子Ｒ０Ｇ，Ｒ１Ｇ，Ｒ２Ｇ，Ｒ３Ｇと、Ｐ型のトランジスタＭＰ１Ｇ，ＭＰ２Ｇと、Ｎ型のトランジスタＭＮ０Ｇと、パワーオフのためのＰ型トランジスタＭＣＰＧとを有する。バイアス回路１１０Ｇにおいて、トランジスタＭＣＰＧは「パワーオフ機構」の一実施例に対応する。

【0047】

トランジスタＭＣＰＧは、電源ノードＮＰ及びノードＮ０Ｇの間に接続される。トランジスタＭＣＰＧのゲートには、ＥＮ信号として入力された断線検知信号ＣＭＰＢＧを反転した信号ＥＮＩＢが入力される。即ち、信号ＥＮＩＢの論理レベルは、断線検知信号ＣＭＰＧと同様である。トランジスタＭＣＰＧは、回路動作時（ＥＮ＝Ｈレベル）にオンする一方で、パワーオフ状態（ＥＮ＝Ｌレベル）ではオフする。以下では、ノードＮ０Ｇが電源ノードＮＰと接続される回路動作時のバイアス回路１１０Ｇの動作を説明する。

【0048】

抵抗素子Ｒ０Ｇ及びＲ１Ｇは、ノードＮ０Ｇと、バイアス電圧ＶＩＮＧが発生されるノードＮ１Ｇの間に直列接続される。抵抗素子Ｒ２Ｇは、ノードＮ１Ｇ及びＧＮＤノードＮＧの間に接続される。従って、バイアス電圧ＶＩＮＧは、電圧ＡＶＣＣ及び電圧ＡＧＮＤの電圧差を分圧したものとなる。

【0049】

トランジスタＭＰ１Ｇ及びＭＰ２Ｇは、ノードＮ０Ｇと、バイアス電圧ＶＲＥＦＧが発生されるノードＮ２Ｇの間に直列接続されて、トランジスタＭＮ０Ｇ及び抵抗素子Ｒ３Ｇとともに電源ノードＮＰ及びＧＮＤノードＮＧの間に直列経路を形成する。トランジスタＭＰ１Ｇ及びＭＰＧ２の各々は、ダイオード接続される。トランジスタＭＮ０Ｇ及び抵抗素子Ｒ３Ｇは、ノードＮ２Ｇ及びＧＮＤノードＮＧの間に直列接続される。トランジスタＭＮ０Ｇは、ゲート・ソース間電圧が０［Ｖ］のときにドレイン電流が流れるようなしきい値電圧Ｖｔを有するように構成される。例えば、トランジスタＭＮ０Ｇは、ネイティブＮＭＯＳトランジスタ（又は、デプレッション型ＮＭＯＳトランジスタ）によって構成することができる。トランジスタＭＮ０Ｇのゲートは、ＧＮＤノードＮＧと接続される。これにより、オン状態のトランジスタＭＮ０Ｇと、抵抗素子Ｒ３Ｇとは、ノードＮ２Ｇ及びＧＮＤノードＮＧの間に接続された定電流源として動作する。

【0050】

図６には、バイアス回路１１０Ｇの動作を説明するために、電圧ＡＧＮＤの変化に対するバイアス電圧ＶＩＮＧ，ＶＲＥＦＧの挙動を概念的に表記したグラフが示される。

【0051】

図６に示される様に、バイアス電圧ＶＩＮＧは、電圧ＡＶＣＣ及び電圧ＡＧＮＤの電圧差に比例する。従って、ＧＮＤ断線が発生すると、電圧ＡＶＣＣが一定である一方で電圧ＡＧＮＤが上昇するのに伴って、バイアス電圧ＶＩＮＧも上昇する。

【0052】

これに対して、ノードＮ２Ｇを含む直列経路では、トランジスタＭＰ１Ｇ及びＭＰ２Ｇは、トランジスタＭＮ０Ｇ及び抵抗素子Ｒ３Ｇによる定電流が通過するダイオードとして作用するので、バイアス電圧ＶＲＥＦＧは、トランジスタＭＰ１Ｇ及びＭＰ２Ｇによるダイオードの順方向電圧を用いて生成される。従って、電圧ＡＶＣＣが変わらなければ、電圧ＡＧＮＤの低下がバイアス電圧ＶＲＥＦＧに与える影響は小さい。このため、バイアス電圧ＶＲＥＦＧは、電圧ＡＧＮＤの変化に対して略一定レベルとなるので、ＧＮＤ断線の発生時に電圧ＡＧＮＤが上昇しても、正常時（ＧＮＤ断線非発生時）からあまり変わらない。この様に、バイアス電圧ＶＲＥＦＧは、バイアス電圧ＶＩＮＧと比較すると、ＧＮＤノードＮＧの電圧変化（上昇）に対する感度が低い。即ち、バイアス電圧ＶＲＥＦＧは「第１のバイアス電圧」の一実施例に対応し、バイアス電圧ＶＩＮＧは「第２のバイアス電圧」の一実施例に対応する。

【0053】

従って、抵抗素子Ｒ０Ｇ～Ｒ２Ｇによる分圧比を適切に設定することにより、正常時（ＧＮＤ断線非発生時）にはＶＩＮＧ＜ＶＲＥＦＧとなる一方で、ＧＮＤ断線による電圧ＡＧＮＤの上昇時には、これと反対に、ＶＩＮＧ＞ＶＲＥＦＧとなることが理解される。この様に、正常時及びＧＮＤ断線時の間で、高低関係が逆転するバイアス電圧ＶＩＮＧ，ＶＲＥＦＧを生成する様に、バイアス回路１１０Ｇは動作する。

【0054】

図４中のバイアス電圧ＶＲＥＦＧを生成するための構成は、図５に示される構成に変形することも可能である。例えば、図５（ａ）に示される様に、ノードＮ０Ｇ及びノードＮ２Ｇの間に接続されたＰ型のトランジスタＭＰ１Ｇ（ダイオード接続）と、ノードＮ２Ｇ及びＧＮＤノードＮＧとの間に接続された抵抗素子Ｒ３Ｇとによって、簡易な構成により同様のバイアス電圧ＶＲＥＦＧを生成することも可能である。

【0055】

或いは、図５（ｂ）に示される様に、ノードＮ０Ｇ及びノードＮ２Ｇの間に接続されたＮ型のトランジスタＭＮ１Ｇ（ダイオード接続）と、ノードＮ２Ｇ及びＧＮＤノードＮＧとの間に接続された抵抗素子Ｒ３Ｇとによって、簡易な構成により同様のバイアス電圧ＶＲＥＦＧを生成することも可能である。

【0056】

尚、図４の構成例によれば、図５（ａ），（ｂ）の変形例と比較して、回路素子は増加する一方で、バイアス電圧ＶＲＥＦＧの電圧ＡＧＮＤの変化に対する非依存性（低感度性）が向上する。

【0057】

バイアス回路１１０Ｇでは、ＥＮ＝Ｌレベルであるパワーオフ状態では、トランジスタＭＣＰＧがオフされることにより、ノードＮ０Ｇは、電源ノードＮＰから切り離される。この結果、バイアス回路１１０Ｇの内部で、電源ノードＮＰ及びＧＮＤノードＮＧの間の電流経路が遮断される。これにより、電源ノードＮＰからＧＮＤノードＮＧに流れる電流（消費電流）がゼロに固定されるので、バイアス回路１１０Ｇのパワーオフ機能が実現される。

【0058】

再び図３を参照して、バイアス回路１１０Ｇが生成するバイアス電圧ＶＩＮＧ及びＶＲＥＦＧは、コンパレータ１２０Ｇの（＋）入力端子及び（－）入力端子にそれぞれ入力される。コンパレータ１２０Ｇは、（－）入力端子及び（＋）入力端子の電圧の比較結果に従った論理レベルを有する出力信号ＶＣＭＰＧを発生する。（＋）入力端子の電圧が、（－）入力端子の電圧よりも低い場合、即ち、ＶＩＮＧ＜ＶＲＥＦＰの場合には、ＶＣＭＰＧ＝Ｌレベルに設定される。従って、ＧＮＤ断線の非発生時（正常時）には、ＶＣＭＰＧ＝Ｌレベルに設定される。

【0059】

これに対して、（＋）入力端子の電圧が、（－）入力端子の電圧よりも高い場合、即ち、ＶＩＮＧ＞ＶＲＥＦＰの場合には、ＶＣＭＰＧ＝Ｈレベルに設定される。従って、ＧＮＤ断線時には、ＶＣＭＰＧ＝Ｈレベルに設定される。

【0060】

図７には、コンパレータ１２０Ｇの構成例を説明する回路図が示される。コンパレータ１２０Ｇについても、上述したＥＮ信号に応じたパワーオフ機能を有している。

【0061】

図７に示される様に、コンパレータ１２０Ｇは、二段増幅器を構成するための、Ｐ型トランジスタＭＰ１０～ＭＰ１３及びＮ型トランジスタＭＮ１０～ＭＮ１４を有する。更に、コンパレータ１２０Ｇは、パワーオフ機能のための、Ｐ型トランジスタＭＣＰ０～ＭＣＰ３及びＮ型トランジスタＭＣＮ０～ＭＣＮ３を更に有する。これらのトランジスタＭＣＰ０～ＭＣＰ３，ＭＣＮ０～ＭＣＮ３によって、コンパレータ１２０Ｇでは、「パワーオフ機構」の一実施例が構成される。

【0062】

トランジスタＭＰ１０及びＭＮ１０は、電源ノードＮＰ及びノードＮ１０の間に直列接続される。トランジスタＭＰ１１及びＭＮ１１は、トランジスタＭＰ１０及びＭＮ１０と並列に、電源ノードＮＰ及びノードＮ１０の間に直列接続される。トランジスタＭＮ１０のゲートは、図３の（＋）入力端子に相当し、バイアス回路１１０Ｇからのバイアス電圧ＶＩＮＧを入力される。トランジスタＭＮ１１のゲートは、図３の（－）入力端子に相当し、バイアス回路１１０Ｇからのバイアス電圧ＶＲＥＦＧを入力される。

【0063】

トランジスタＭＮ１２は、ノードＮ１０及びＧＮＤノードＮＧの間に接続される。トランジスタＭＮ１２は、ゲートに一定のバイアス電圧ＶＢＮを入力されて、定電流源として動作する。

【0064】

トランジスタＭＰ１２及びＭＮ１３は、ノードＮ１１を介して、電源ノードＮＰ及びＧＮＤノードＮＧの間に直列接続される。トランジスタＭＰ１３及びＭＮ１４は、ノードＮ１２を介して、電源ノードＮＰ及びＧＮＤノードＮＧの間に直列接続される。トランジスタＭＰ１１及びＭＰ１２は、ゲートを相互接続されることで、カレントミラーを構成する。同様に、トランジスタＭＰ１０及びＭＰ１３もカレントミラーを構成する。

【0065】

トランジスタＭＮ１３は、ノードＮ１１及びＧＮＤノードＮＧの間に接続され、トランジスタＭＮ１４は、ノードＮ１２及びＧＮＤノードＮＧの間に接続される。トランジスタＭＮ１３及びＭＮ１４は、ゲートを相互接続されることで、カレントミラーを構成する。

【0066】

次に、パワーオフ機能関連のトランジスタの配置を説明すると、Ｐ型のトランジスタＭＣＰ０は、電源ノードＮＰと、Ｐ型のトランジスタＭＰ１０及びＭＰ１３のゲートとの間に接続される。同様に、Ｐ型のトランジスタＭＣＰ２は、電源ノードＮＰと、Ｐ型のトランジスタＭＰ１１及びＭＰ１２のゲートとの間に接続される。トランジスタＭＣＰ０及びＭＣＰ２のゲートには、ＥＮ信号と同じ論理レベルのＥＮＩが入力される。

【0067】

Ｎ型のトランジスタＭＣＮ０は、ＧＮＤノードＮＧと、Ｎ型のトランジスタＭＮ１２のゲートとの間に接続される。Ｎ型のトランジスタＭＣＮ２は、ＧＮＤノードＮＧと、Ｎ型のトランジスタＭＮ１３及びＭＮ１４のゲートとの間に接続される。トランジスタＭＣＮ０及びＭＣＮ２のゲートには、ＥＮ信号と反対の論理レベルのＥＮＩＢが入力される。

【0068】

Ｐ型のトランジスタＭＣＰ１は、トランジスタＭＰ１０及びＭＮ１０の接続点と、トランジスタＭＰ１０及びＭＰ１３のゲートとの間に接続される。同様に、Ｐ型のトランジスタＭＣＰ３は、トランジスタＭＰ１１及びＭＮ１１の接続点と、トランジスタＭＰ１１及びＭＰ１２のゲートとの間に接続される。Ｎ型のトランジスタＭＣＮ１は、トランジスタＭＰ１２及びＭＮ１３の接続点と、トランジスタＭＮ１３及びＭＮ１４のゲートとの間に接続される。トランジスタＭＣＰ１及びＭＣＰ３のゲートには、ＥＮＩＢが入力され、トランジスタＭＣＮ２のゲートには、ＥＮＩＢが入力される。

【0069】

従って、ＥＮ＝Ｈレベル（ＥＮＩ＝Ｈレベル、ＥＮＩＢ＝Ｌレベル）である回路動作時には、トランジスタＭＣＰ０，ＭＣＰ２，ＭＣＮ０，ＭＣＮ２がオフする一方で、トランジスタＭＣＰ１，ＭＣＰ３，ＭＣＮ１はオンする。これにより、Ｐ型トランジスタＭＰ１０～ＭＰ１３及びＮ型トランジスタＭＮ１０～ＭＮ１４による二段増幅器が動作する。

【0070】

二段増幅器の動作時には、トランジスタＭＮ１０の電流と、トランジスタＭＮ１１の電流とは、バイアス電圧ＶＩＮＧ及びＶＲＥＦＧの高低関係に応じて、トランジスタＭＮ１２による定電流を分流したものとなる。このため、トランジスタＭＮ１０及びＭＮ１１のゲート電圧差に応じて、トランジスタＭＰ１０及びＭＮ１０の電流と、トランジスタＭＰ１１及びＭＮ１１の電流との間には、電流差が生じる。

【0071】

トランジスタＭＰ１０及びＭＰ１３、トランジスタＭＰ１１及びＭＰ１２、並びに、トランジスタＭＮ１３及びＭＮ１４のそれぞれがカレントミラーを構成するため、上述した、トランジスタＭＮ１０及びＭＮ１１のゲート電圧差によって生じた、トランジスタＭＮ１０及びＭＮ１１の電流差が増幅されて、ノードＮ１１及びＮ１２に電圧差が生じる。これにより、トランジスタＭＮ１０のゲート電圧（（＋）入力端子の電圧）、及び、トランジスタＭＮ１１のゲート電圧（（－）入力端子の電圧）の差が増幅された電圧差が、ノードＮ１１及びＮ１２の間に生じることになる。

【0072】

ノードＮ１２の電圧は、２段（偶数段）のインバータによって増幅されて、２値の出力信号ＶＣＭＰＧとして、コンパレータ１２０Ｇから出力される。この結果、図７の構成例では、ＶＩＮＧ＜ＶＲＥＦＧの場合には、ＶＣＭＰＧ＝ＡＧＮＤ（Ｌレベル）となる一方で、ＶＩＮＧ＞ＶＲＥＦＧの場合には、ＶＣＭＰＧ＝ＡＶＣＣ（Ｈレベル）となる。

【0073】

ノードＮ１２及びＧＮＤノードＮＧの間には、リセット動作のためのＮ型のトランジスタＭＣＮ３が接続される。トランジスタＭＣＮ３のゲートには、ＲＳＴ信号が入力される。図３に示した様に、ＥＮ信号として入力される断線検知信号ＣＭＰＢＧと論理レベルが反対の断線検知信号ＣＭＰＧをリセット信号ＲＳＴとして用いることができる。或いは、トランジスタＭＣＮ０，ＭＣＮ２と共通に、ＥＭＩＢをトランジスタＭＣＮ３のゲートに入力してもよい。トランジスタＭＣＮ３は、回路動作時（ＥＭ＝Ｈレベル）にはオフされるので、ノードＮ１２には、上述した、バイアス電圧ＶＩＮＧ及びＶＲＥＦＧの電圧差を増幅した電圧が現れる。

【0074】

これに対して、ＥＮ＝Ｌレベル（ＥＮＩ＝Ｌレベル、ＥＮＩＢ＝Ｈレベル）であるパワーオフ時には、トランジスタＭＣＰ０，ＭＣＰ２，ＭＣＮ０，ＭＣＮ２がオンする一方で、トランジスタＭＣＰ１，ＭＣＰ３，ＭＣＮ１はオフする。これにより、Ｐ型トランジスタＭＰ１０～ＭＰ１３のゲートには、電圧ＡＶＣＣが入力されるとともに、Ｎ型トランジスタＭＮ１２～ＭＮ１４のゲートには、電圧ＡＧＮＤが入力される。

【0075】

この結果、Ｐ型トランジスタＭＰ１０～ＭＰ１３及びＮ型トランジスタＭＮ１２～ＭＮ１４がオフされる。これにより、二段増幅器の回路動作が停止されるとともに、コンパレータ１２０Ｇの内部において、電源ノードＮＰ及びＧＮＤノードＮＧの間の電流経路が遮断される。この様に、電源ノードＮＰからＧＮＤノードＮＧに流れる電流（消費電流）がゼロに固定されることにより、コンパレータ１２０Ｇのパワーオフ機能が実現される。図７のパワーオフ機構では、電流遮断のために、回路動作時に常時電流が流れるトランジスタが追加されないので、パワーオフ機能のために回路動作時の消費電力が増加することを防止できる。

【0076】

パワーオフ時（ＥＮＩＢ＝Ｈレベル）には、トランジスタＭＣＮ３がオンされるため、ノードＮ１２がＧＮＤノードＮＧと接続される。この結果、出力信号ＶＣＭＰＧは、Ｌレベルにリセットされる。

【0077】

再び図３を参照して、コンパレータ１２０Ｇの出力信号ＶＣＭＰＧは、Ｄフリップフロップ１２５Ｇに入力される。Ｄフリップフロップ１２５Ｇは、ＥＮ信号＝Ｈレベルのときに動作するとともに、ＥＮ信号＝Ｌレベルのときには停止してパワーオフ状態となる。Ｄフリップフロップ１２５Ｇの出力信号（ＯＵＴ）は、断線検知信号ＣＭＰＧとされる。Ｄフリップフロップ１２５Ｇの反転出力信号（ＯＵＴＢ）は、断線検知信号ＣＭＰＧと反対の論理レベルを有する断線検知信号ＣＭＰＢＧとされる。

【0078】

Ｄフリップフロップ１２５Ｇは、リセット信号ＦＲＳＴの入力に応じて、断線検知信号ＣＭＰＧ＝Ｌレベル（ＣＭＰＢＧ＝Ｈレベル）に初期化する。例えば、半導体装置１００Ａの起動時に、リセット信号ＦＲＳＴを入力することができる。

【0079】

半導体装置１００Ａの起動時に、ＧＮＤ断線が発生していなければ、バイアス回路１１０Ｇにおいて、ＶＩＮＧ＜ＶＲＥＦＧのため、コンパレータ１２０Ｇの出力信号ＶＣＭＰＧ＝Ｌレベルであり、ＧＮＤ断線が発生しない限り、ＶＣＭＰＧ＝Ｌレベルが維持される。

【0080】

従って、Ｄフリップフロップ１２５Ｇでは、上記初期化の後、入力信号（ＩＮ）がＬレベルに維持される間、断線検知信号ＣＭＰＧ＝Ｌレベル（ＣＭＰＢＧ＝Ｈレベル）に維持される。

【0081】

これに対して、ＧＮＤ断線が発生して、バイアス回路１１０ＧにおいてＶＩＮＧ＞ＶＲＥＦＧに変化すると、コンパレータ１２０Ｇの出力信号ＶＣＭＰＧ、即ち、Ｄフリップフロップ１２５Ｇの入力信号（ＩＮ）が、ＬレベルからＨレベルに変化することに応じて、断線検知信号ＣＭＰＧがＬレベルからＨレベルに変化する。反対に、断線検知信号ＣＭＰＢＧは、ＨレベルからＬレベルに変化する。

【0082】

この様に、断線検知回路１０５Ｇは、正常時には、断線検知信号ＣＭＰＧ＝Ｌレベル（ＣＭＰＢＧ＝Ｈレベル）に設定する。又、バイアス回路１１０Ｇ、コンパレータ１２０Ｇ、及び、Ｄフリップフロップ１２５ＧのＥＮ信号はＨレベル（回路動作状態）に設定される。これに対して、断線検知回路１０５Ｇは、ＧＮＤ断線時には、断線検知信号ＣＭＰＧ＝Ｈレベル（ＣＭＰＢＧ＝Ｌレベル）に設定する。又、バイアス回路１１０Ｇ、コンパレータ１２０Ｇ、及び、Ｄフリップフロップ１２５ＧのＥＮ信号はＬレベル（パワーオフ状態）に設定される。

【0083】

遅延回路１３０Ｇは、断線検知回路１０５Ｇからの断線検知信号ＣＭＰＧ及びＣＭＰＢＧをそれぞれ遅延させた、遅延信号ＣＭＰＧＤ及びＣＭＰＢＧＤを発生する。

【0084】

図８には、遅延回路１３０Ｇの構成例が示される。
図８に示される様に、遅延回路１３０Ｇは、直列接続されたＮ個（Ｎ：２以上の偶数）のインバータＩＮＶ１～ＩＮＶＮによって構成することができる。１段目のインバータＩＮＶ１には、Ｄフリップフロップ１２５Ｇからの断線検知信号ＣＭＰＧが入力され、最終段のインバータＩＮＶＮは、断線検知信号ＣＭＰＧの遅延信号ＣＭＰＧＤを出力する。

【0085】

遅延回路１３０Ｇによって付与される遅延時間Ｔｄは、インバータの段数（Ｎ）によって調整することができる。又、最終段の１個前のインバータＩＮＶ（Ｎ－１）から、断線検知信号ＣＭＰＢＧの遅延信号ＣＭＰＢＧＤを出力することも可能である。或いは、遅延時間を正確に揃えるためには、遅延信号ＣＭＰＢＧＤを生成するためのＮ段のインバータを、図８のインバータＩＮＶ１～ＩＮＶＮとは別に設けても良い。

【0086】

次に、図９及び図３を用いて、実施の形態１に係る半導体装置１００ＡのＧＮＤ断線時の動作を説明する。

【0087】

図９に示される様に、時刻ｔ１でＧＮＤ断線が発生する前は、ＡＧＣＣ＝ＶＣＣ、ＡＧＮＤ＝ＧＮＤに安定している。この様な正常時には、バイアス回路１１０ＧにおいてＶＩＮＧ＜ＶＲＥＦＧであるので、断線検知信号ＣＭＰＧ＝Ｌレベルである。このため、図３に示される様に、バイアス回路１１０Ｇ、コンパレータ１２０Ｇ、及び、Ｄフリップフロップ１２５Ｇの各々では、ＥＮ信号（断線検知信号ＣＭＰＢＧ）がＨレベルとされて、回路動作が実行される。

【0088】

又、演算増幅回路１５０では、出力トランジスタ制御回路１８０Ｐ，１８０Ｎにおいて、トランジスタＭＰＣ１，ＭＮＣ１がオフされる一方で、トランジスタＭＰＣ２，ＭＮＣ２がオンされる。これにより、演算増幅回路１５０は、差動増幅部１６０の反転出力ノードＮｏ１（－側）及び非反転出力ノードＮｏ２（＋側）への入力電圧に応じた出力電圧ＶＯＵＴを出力する、通常の回路動作を実行する。

【0089】

図９に示される様に、時刻ｔ１にＧＮＤ断線が発生すると、ＧＮＤノードＮＧの電圧ＡＧＮＤが接地電圧ＧＮＤに固定されなくなり、徐々に上昇する。図９では、表記の都合上、時刻ｔ１から即座にＡＧＮＤが上昇する波形を例示しているが、実際には、ＧＮＤ断線の発生直後には、電圧ＡＧＮＤは接地電圧ＧＮＤであるケースもある。

【0090】

電圧ＡＧＮＤの上昇に応じて、バイアス回路１１０Ｇでは、バイアス電圧ＶＲＥＦＧが変化しない一方で、バイアス電圧ＶＩＮＧが上昇する。これにより、図９の動作例では、時刻ｔ２において、バイアス電圧ＶＩＮＧがバイアス電圧ＶＲＥＦＧよりも高くなる。これに応じて、断線検知信号ＣＭＰＧがＬレベルからＨレベルに変化する。反対に、ＥＮ信号に用いられる断線検知信号ＣＭＰＢＧは、ＨレベルからＬレベルに変化する。これに応じて、半導体装置１００Ａでは、ＧＮＤ断線に対応する制御動作が開始される。

【0091】

再び図３を参照して、演算増幅回路１５０の出力トランジスタ制御回路１８０Ｐ，１８０Ｎでは、正常時とは反対に、トランジスタＭＰＣ２，ＭＮ２がオフされる一方で、トランジスタＭＰＣ１，ＭＮＣ１がオンされる。これにより、出力トランジスタＭＰＯＵＴ及びＭＮＯＵＴの各々は、ゲート及びソースが同電位となるのでターンオフされる。

【0092】

更に、断線検知信号ＣＭＰＧがＨレベル（ＣＭＰＢＧがＬレベル）に変化するのに応じて、半導体装置１００Ａは、パワーオフ状態に遷移する。パワーオフ状態では、ＥＮ＝Ｌレベルに設定されて、図３中のバイアス回路１１０Ｇ、コンパレータ１２０Ｇ、及び、Ｄフリップフロップ１２５Ｇがパワーオフ状態とされて、電源ノードＮＰ及びＧＮＤノードＮＧの間に生じる電流が遮断されることになる。

【0093】

図９に示される様に、この電流遮断効果により、時刻ｔ２以降では、ＧＮＤ断線が生じていても、ＧＮＤノードＮＧに流入する電流が遮断されることで、電圧ＡＧＮＤが低下するとともに、出力電圧ＶＯＵＴも低下する。電圧ＡＧＮＤの上昇が回避されることにより、図２で説明した異常電流Ｉａｂｎ１の発生を防止することができる。

【0094】

時刻ｔ２から遅延回路１３０Ｇによる遅延時間Ｔｄが経過した時刻ｔ３において、遅延回路１３０Ｇが出力する遅延信号ＣＭＰＧＤはＬレベルからＨレベルに変化する。図３に示される様に、時刻ｔ２から遅れた時刻ｔ３では、遅延信号ＣＭＰＧＤがＨレベルに設定されるのに応じて、プルダウントランジスタＭＮＯＧがオンされる。これにより、ＧＮＤ断線が生じたＧＮＤノードＮＧを、出力ノードＮｏ及び出力端子１０３を経由して、半導体装置１００Ａの外部で、基準電圧ノード１１と電気的に接続することができる。即ち、プルダウントランジスタＭＮＯＧによって、「プルダウン機構」の一実施例を構成することができる。

【0095】

この結果、時刻ｔ３以降では、ＧＮＤノードＮＧ及び出力端子１０３がプルダウンされるので、出力端子１０３の電圧を低下させた後に、安定化（ＶＯＵＴ＝ＧＮＤ）することが更に可能になる。又、断線が生じたＧＮＤノードＮＧの電圧ＡＧＮＤを、接地電圧ＧＮＤに固定することにより、時刻ｔ３以降での異常電流Ｉａｂｎ１の発生の防止効果を更に高めることができる。

【0096】

一方で、時刻ｔ３の時点で、出力ノードＮｏ又はＧＮＤノードＮＧに電流が生じていると、プルダウントランジスタＭＮＯＧのオンによって並列接続される出力トランジスタＭＮＯＵＴ及びプルダウントランジスタＭＮＯＧを含む短絡ループ経路に、当該電流が導かれてしまうことになる。

【0097】

従って、時刻ｔ２の時点で半導体装置１００Ａがパワーオフ状態に遷移した後、電流を十分に低下させて略ゼロとしてから、プルダウントランジスタＭＮＯＧをオンすることが必要である。言い換えると、時刻ｔ２～ｔ３の間の遅延時間Ｔｄは、パワーオフ状態としてから電流が十分に低下するまでの所要時間に対応して設定される。例えば、実機試験の結果等に基づいて、遅延時間Ｔｄを予め設定することができる。

【0098】

この結果、実施の形態１に係る半導体装置によれば、図９の時刻ｔ２でのＧＮＤ断線の検知に応答して、出力トランジスタＭＮＯＵＴを強制的にターンオフするとともに、半導体装置１００Ａがパワーオフ状態に遷移して電圧ＡＧＮＤの上昇を回避することで、ＧＮＤ断線に起因する異常電流Ｉａｂｎ１（図２）の発生を防止することができる。

【0099】

更に、出力トランジスタＭＮＯＵＴのターンオフから遅延させて、ＧＮＤノードＮＧに流入する電流が十分低下した後に、プルダウントランジスタＭＮＯＧをオンすることにより、出力端子１０３の電圧を安定化（ＶＯＵＴ＝ＧＮＤ）することができる。

【0100】

以下、半導体装置１００Ａのパワーオフ状態、及び、プルダウントランジスタＭＮＯＧのオン時点における電流条件について、説明を進める。

【0101】

図１０には、半導体装置１００Ａの変形例として、図３の要素の他の回路２００が設けられている構成が示される。

【0102】

図１０の構成例では、図３に示された、断線検知回路１０５Ｇ及び演算増幅回路１５０に加えて、電源ノードＮＰ及びＧＮＤノードＮＧの間に接続された回路２００が更に配置される。回路２００には、バイアス回路１１０Ｇ、コンパレータ１２０Ｇ、及び、Ｄフリップフロップ１２５Ｇと共通のＥＮ信号に応じたパワーオフ機能を有する。

【0103】

図１１には、回路２００のパワーオフ機能を説明するためのブロック図が示される。
図１１に示される様に、図１０に示された回路２００は、電源ノードＮＰ及びＧＮＤノードＮＧの間に接続された、遮断トランジスタ２０５及び回路素子２０６を有する。遮断トランジスタ２０５は、例えば、Ｐ型のトランジスタで構成されて、ゲートにＥＮ信号の反転信号を入力される。

【0104】

遮断トランジスタ２０５は、回路素子２０６と直列接続されており、遮断トランジスタ２０５のオフによって、回路素子２０６を経由した、電源ノードＮＰ及びＧＮＤノードＮＧの間の電流経路が遮断される。

【0105】

断線検知信号ＣＭＰＧがＬレベル（断線検知信号ＣＭＰＢＧがＨレベル）に維持される正常時には、遮断トランジスタ２０５がオンするので、回路素子２０６に電流を供給することにより、回路２００は、所望の回路動作を実行することができる。

【0106】

これに対して、ＧＮＤ断線時には、断線検知信号ＣＭＰＧがＨレベル（断線検知信号ＣＭＰＢＧがＬレベル）に変化するのに応じて、遮断トランジスタ２０５がオフされる。これにより、回路２００はパワーオフ状態となって、回路素子２０６を介して、電源ノードＮＰからＧＮＤノードＮＧに流入する電流を遮断することができる。これにより、回路２００に起因して、ＧＮＤ断線時に、電圧ＡＧＮＤが上昇することを防止できる。即ち、回路２００において、遮断トランジスタ２０５は「パワーオフ機構」の一実施例に対応する。

【0107】

或いは、回路２００においては、図７で説明したコンパレータ１２０Ｇと同様に、電源ノードＮＰ及びＧＮＤノードＮＧの間に接続される各トランジスタについて、断線検知信号ＣＭＰＧ，ＣＭＰＢＧに応じて当該トランジスタのゲートを電源ノードＮＰ又はＧＮＤノードＮＧと接続する機構を設けることで、強制的にオフする構成を追加することで、パワ－オフ機能を実現することも可能である。回路２００は、「第２の回路」の一実施例に対応する。

【0108】

又、図３の構成例では、演算増幅回路１５０について、出力トランジスタＭＰＯＵＴ，ＭＮＯＵＴに対して、断線検知信号ＣＭＰＧ，ＣＭＰＢＧに応じたオフ機能を持たせる一方で、差動増幅部１６０のパワーオフ機能については言及していないが、差動増幅部１６０を構成する図示しない複数のトランジスタを、図７と同様の機構によって断線検知信号ＣＭＰＧ，ＣＭＰＢＧに応じて強制的にオフすることで「パワーオフ機構」を実現することも可能である。

【0109】

尚、半導体装置１００Ａのパワーオフ状態は、全回路に上述のパワーオフ機能を具備されることを必須とするものではない。

【0110】

例えば、図１２に示される様に、半導体装置１００Ａは、図３に示された回路群２００ｘ（１０５Ｇ，１３０Ｇ，１５０）及び、少なくとも１個のパワーオフ機能を有する回路２００（図１１）と、少なくとも１個のパワーオフ機能を有さない回路２１０とを具備する様に構成することができる。

【0111】

回路２１０は、ＥＮ信号として、断線検知信号ＣＭＰＧ，ＣＭＰＢＧの影響を受けない信号ＥＮＣを入力される。或いは、回路２１０には、ＥＮ信号が入力されなくてもよい。従って、回路２１０では、正常時及びＧＮＤ断線時を通じて、回路動作に応じた電流が発生するが、その電流は比較的小さい。

【0112】

例えば、上述の様に、演算増幅回路１５０では、出力トランジスタＭＮＯＵＴ，ＭＰＯＵＴに流れる電流が支配的であるので、差動増幅部１６０にはパワーオフ機能を配置しないとする選択肢も可能である。

【0113】

この様に、ＧＮＤ断線発生時にパワーオフ状態の回路群と、パワーオフ機能を有することなくＧＮＤノードＮＧへ流入する電流を発生する回路群（２０１）とが混在する場合には、ＧＮＤ断線時に、電源ノードＮＰ及びＧＮＤノードＮＧの間に流れる半導体装置１００Ａ、即ち、ＩＣ全体でのトータル電流値Ｉｔｔｌが、出力トランジスタＭＮＯＵＴのボディダイオードＤｎを経由する電流経路が形成されない電流レベルまで低下することで、異常電流Ｉｂｎ１（図２）の発生を防止できる。即ち、半導体装置１００Ａのパワーオフ状態は、当該パワーオフ状態におけるトータル電流値Ｉｔｔｌが、上記電流レベルに対応して設定された限界電流値Ｉｌｍｔより低くなる状態であると定義付けることができる。即ち、トータル電流値Ｉｔｔｌが限界電流値Ｉｌｍｔより低くなる様に、パワーオフ機能を具備する回路を決定することで、半導体装置１００Ａのパワーオフ状態を定義することができる。

【0114】

当該限界電流値Ｉｌｍｔは、例えば、図１３に示される、出力トランジスタのボディダイオードの特性に対応させて予め定めることができる。

【0115】

図１３には、出力トランジスタＭＮＯＵＴのボディダイオードの電圧電流特性が示される。ボディダイオードＤｎの、カソードに対するアノードの電圧Ｖｆと、順方向電流Ｉｆとは、図１３（ａ）に示される様に定義される。

【0116】

図１３（ｂ）に示される、ボディダイオードＤｎの電圧－電流特性（Ｖｆ－Ｉｆ特性）では、Ｉｆ≧Ｉｄの領域において、ボディダイオードＤｎに順方向電圧Ｖｂ（Ｖｂ＞０）が生じること、即ち、ボディダイオードＤｎが導通することが理解される。従って、ＧＮＤ断線発生時には、半導体装置１００Ａ全体でＧＮＤノードＮＧに流入するトータル電流値Ｉｔｔｌは、ボディダイオードＤｎに順方向電圧を生じさせない電流レベルとすることが必要である。言い換えると、トータル電流値Ｉｔｔｌは、上記電流値Ｉｄ、即ち、ボディダイオードＤｎに順方向電圧を生じさせる下限電流値よりも低いことが必要である。

【0117】

従って、ＧＮＤ断線検知に応じて半導体装置１００Ａがパワーオフ状態に遷移したときのトータル電流値Ｉｔｔｌが、上記下限電流値Ｉｄよりも低く設定された限界電流値Ｉｌｍｔよりも低くなるのであれば、半導体装置１００Ａの内部で、電源端子１０１及び接地端子１０２の間に接続された回路群のすべてをパワーオフ状態とする必要はない。言い換えると、半導体装置１００Ａのパワーオフ状態とは、電源ノードＮＰ及びＧＮＤノードＮＧの間に接続された複数の回路のうちの少なくとも一部に対して、トータル電流値Ｉｔｔｌが上記限界電流値Ｉｌｍｔよりも低くなる様に、ＧＮＤ断線の検知に応じたパワーオフ機能を具備させることと等価である。例えば、実施試験による電流値測定等により、半導体装置１００Ａのパワーオフ状態を実現するために、上記回路群のうちのいずれの回路にパワーオフ機能を具備させるべきかを決定することができる。又、遅延回路１３０Ｇによる遅延時間Ｔｄについても、図９の時刻ｔ２においてパワーオフ状態を開始してから、トータル電流値Ｉｔｔｌが本来の限界電流値Ｉｌｍｔよりも低いレベルに整定するまでの所要時間に対応させて予め設定することができる。

【0118】

実施の形態１の変形例．
半導体装置では、電源投入時に電源１０と接続されることで、電源ノードＮＰの電圧ＡＶＣＣが立ち上がる。従って、電源投入時に、電圧ＡＶＣＣが立ち上がるまでの期間において、図６で説明した様な、バイアス電圧ＶＩＮＧ及びＶＲＥＦＧの逆転が発生することで、ＧＮＤ断線を誤検出することが懸念される。実施の形態１の変形例では、電源投入時、即ち、半導体装置１００Ａの起動時に、断線の誤検出を抑制するための構成について説明する。

【0119】

図１４は、実施の形態１の変形例に係る半導体装置１００Ｂの構成を説明するブロック図である。

【0120】

図１４に示される様に、実施の形態１の変形例に係る半導体装置１００Ｂは、実施の形態１で説明した半導体装置１００Ａの構成に加えて、ＰＯＲ（パワーオンリセット）回路１４０を更に備える点で異なる。

【0121】

ＰＯＲ回路１４０は、電源ノードＮＰの電圧ＶＡＣＣに応じたＰＯＲＯＵＴ信号を生成する。ＰＯＲＯＵＴ信号は、電源投入時の初期値がＬレベルであり、電圧ＡＶＣＣが予め定められた電圧以上に上昇すると、ＬレベルからＨレベルに変化する。

【0122】

図１５には、図１４中ＰＯＲ回路１４０の構成例が示される。
図１５に示される様に、ＰＯＲ回路１４０は、抵抗素子Ｒ１０～Ｒ１２と、Ｎ型のトランジスタＭＮＰＯＲとを有する。抵抗素子Ｒ１０及びＲ１１は、電源ノードＮＰ及びＧＮＤノードＮＧの間に、ノードＮｐｉを介して直列接続される。従って、ノードＮｐｉには、電源ノードＮＰの電圧ＡＶＣＣと、ＧＮＤノードＮＧの電圧ＡＧＮＤの電圧差を分圧した電圧が生じる。

【0123】

抵抗素子Ｒ１２は、電源ノードＮＰ及びノードＮｐｏの間に接続され、Ｎ型のトランジスタＭＮＰＯＲは、ノードＮｐｏ及びＧＮＤノードＮＧの間に接続される。トランジスタＭＮＰＯＲのゲートは、ノードＮｐｉと接続される。

【0124】

半導体装置１００Ａの起動直後では、ＡＶＣＣ及びＡＧＮＤは同レベルであり、その後、電圧ＡＶＣＣが電源１０の電源電圧ＶＣＣへ立ち上がるのに応じて、ノードＮｐｉの電圧も上昇する。このため、電圧ＡＶＣＣの立ち上がり前、即ち、ノードＮｐｉの電圧がトランジスタＭＮＰＯＲのしきい値電圧よりも低い期間では、トランジスタＭＮＰＯＲがオフされるので、ノードＮｐｏには電源ノードＮＰの電圧が伝達される。

【0125】

これに対して、電圧ＡＶＣＣが立ち上がって、ノードＮｐｉの電圧が、トランジスタＭＮＰＯＲのしきい値電圧よりも高くなると、トランジスタＭＮＰＯＲがオンされることにより、ノードＮｐｏには、ＧＮＤノードＮＧの電圧が伝達される。

【0126】

ノードＮｐｏの電圧が入力されたインバータの出力が、ＰＯＲＯＵＴ信号として、ＰＯＲ回路１４０から出力される。抵抗素子Ｒ１０及びＲ１１の分圧比を適切化することで、ＰＯＲＯＵＴ信号は、電圧ＡＶＣＣが立ち上がるまではＬレベルに設定される一方で、電圧ＡＶＣＣの立ち上がり後には、Ｈレベルに維持される。

【0127】

尚、ＰＯＲ回路１４０では、抵抗素子Ｒ１０及びＲ１１の電気抵抗値の和を大きくすることで、電源ノードＮＰ及びＧＮＤノードＮＧの間に流れる電流は十分に抑制される。従って、ＰＯＲ回路１４０には、実施の形態１で説明したパワーオフ機能を設けない構成とすることが可能である。

【0128】

再び図１４を参照して、半導体装置１００Ｂでは、バイアス回路１１０Ｇ、コンパレータ１２０Ｇ、及び、Ｄフリップフロップ１２５Ｇに入力されるＥＮ信号は、実施の形態１と同様の断線検知信号ＣＭＰＢＧと、ＰＯＲＯＵＴ信号とのＡＮＤ（論理積）によって生成される。半導体装置１００Ｂにおいても、図１０及び図１１で説明した、ＥＮ信号が入力される回路２００（パワーオフ機能有り）が更に配置されてもよい。

【0129】

従って、実施の形態１の変形例では、ＰＯＲＯＵＴ＝Ｌレベルの期間、即ち、電源投入時に電圧ＡＶＣＣが立ち上がるまでは、ＥＮ信号＝Ｌレベルに維持される。この結果、バイアス回路１１０Ｇ、コンパレータ１２０Ｇ、及び、Ｄフリップフロップ１２５Ｇは動作を開始しない。又、Ｄフリップフロップ１２５Ｇのリセット信号ＲＳＴに、ＰＯＲＯＵＴ信号を適用することができる。

【0130】

この結果、ＰＯＴＯＵＴ＝Ｌレベルの期間、即ち、電源投入時に電圧ＡＶＣＣが立ち上がるまでの期間では、等価的に断線検知回路１０５Ｇの動作を待機させることで、断線検知信号ＣＭＰＧ及びＣＭＰＧＢが、それぞれの初期値であるＬレベル及びＨレベルから変化することを防止できる。

【0131】

電圧ＡＶＣＣの立ち上がり後には、ＰＯＲＯＵＴ信号がＨレベルに維持されるので、ＥＮ信号は、実施の形態１と同様に、ＧＮＤ断線時にＨレベルからＬレベルに変化する断線検知信号ＣＭＰＢＧと同じ論理レベルを有する。従って、半導体装置１００Ｂは、実施の形態１に係る１００Ａと同様に動作することができる。

【0132】

この様に、実施の形態１の変形例に係る半導体装置によれば、実施の形態１での効果に加えて、電源投入時におけるＧＮＤ断線の誤検出を防止することができるので、起動時における動作を安定化することができる。

【0133】

実施の形態２．
実施の形態２では、半導体装置における電源配線に係る断線に対応するための回路構成を説明する。

【0134】

（電源配線に係る断線による異常電流）
まず、図１６及び図１７を用いて、半導体装置の出力端子が、半導体装置の外部においてプルアップされている構成下で、半導体装置の内部で電源配線に断線が生じた場合における異常電流について説明する。

【0135】

図１６には、図１と同様の比較例に係る半導体装置１００の構成を説明する概略的な回路図が示される。

【0136】

半導体装置１００は、図１で説明したのと同様に、電源端子１０１と、接地端子１０２と、出力端子１０３と、電源ノードＮＰと、ＧＮＤノードＮＧと、演算増幅回路１５０とを備える。図１６では、出力端子１０３は、半導体装置の外部で、プルアップ抵抗２０１を介して電源１０と電気的に接続されている点が、図１と異なる。

【0137】

図１７には、図１６に示された半導体装置１００の電源配線側の断線が生じたとき（以下、ＶＣＣ断線時とも称する）の回路図が示される。図１７を用いて、電源電圧ＶＣＣが供給されなくなったときの半導体装置１００の動作について説明する。

【0138】

図１７に示される様に、電源１０及び電源端子１０１の間に断線が生じると、電源端子１０１が開放されて、電源ノードＮＰは、ハイインピーダンス（Ｈｉ－Ｚ）状態となる。これにより、半導体装置１００には、接地電圧ＧＮＤのみが与えられる状態となるので、電源ノードＮＰの電圧ＡＶＣＣは、時間経過とともに徐々に低下することになり、最終的には、ＧＮＤ（０［Ｖ］）に収束することになる。

【0139】

実施の形態１で説明した様に、出力段１７０を構成する出力トランジスタＭＰＯＵＴ（Ｐ型）及びＭＮＯＵＴにそれぞれ形成されるボディダイオードＤｐ及びＤｎは、正常時には、それぞれ逆バイアスされている。

【0140】

しかしながら、ＶＣＣ断線時には、電源ノードＮＰの電圧ＡＶＣＣが低下することにより、出力トランジスタＭＰＯＵＴのボディダイオードＤｐが導通する可能性がある。従って、出力端子１０３に対して、半導体装置１００の外部でプルアップ抵抗２０１が接続される場合には、当該プルアップ抵抗２０１を介して、電源１０（ＶＣＣ）－プルアップ抵抗２０１－出力端子１０３－出力ノードＮｏ－出力トランジスタＭＰＯＵＴのボディダイオードＤｐ－電源ノードＮＰ（電圧低下）の経路により、図中に点線で示す異常電流Ｉａｂｎ２が継続的に発生することが懸念される。

【0141】

（実施の形態２に係るＶＣＣ断線時の異常電流の防止）
図１８には、実施の形態２に係る半導体装置１００Ｃの構成を説明するブロック図が示される。

【0142】

図１８に示される様に、実施の形態２に係る半導体装置１００Ｃは、図１６に示した半導体装置１００の構成に加えて、ＶＣＣ断線時の異常電流を防止するための構成として、断線検知回路１０５Ｖと、遅延回路１３０Ｖと、出力トランジスタ制御回路１８０Ｐ，１８０Ｎと、プルアップトランジスタＭＰＯＶとを更に備える。

【0143】

出力トランジスタ制御回路１８０Ｐ及び１８０Ｎは、図３（半導体装置１００Ａ）と同じ態様で出力トランジスタＭＰＯＵＴ，ＭＮＯＵＴに対して接続される、Ｐ型のトランジスタＭＰＣ１，ＭＰＣ２及びＮ型のトランジスタＭＮＣ１，ＭＭＣ２をそれぞれ有する。

【0144】

プルアップトランジスタＭＰＯＶは、出力端子１０３と接続された出力ノードＮｏと、電源ノードＮＰとの間に接続される。即ち、プルアップトランジスタＭＰＯＶは、出力トランジスタＭＰＯＵＴと並列に、出力ノードＮｏ及び電源ノードＮＰの間に接続される。

【0145】

断線検知回路１０５Ｖは、電源ノードＮＰの電圧ＡＶＣＣ及びＧＮＤノードＮＧの電圧ＡＧＮＤに基づき、断線検知信号ＣＭＰＶ及びＣＭＰＢＶを生成する。以下の説明で明らかになる様に、断線検知信号ＣＭＰＶは、Ｌレベルに初期化された後、ＶＣＣ断線が発生していない正常時にはＬレベルに維持される。一方で、ＶＣＣ断線が発生すると、断線検知信号ＣＭＰＶはＬレベルからＨレベルに変化する。断線検知信号ＣＭＰＢＶは、断線検知信号ＣＭＰＶの反転信号であり、正常時にはＨレベルに維持される一方で、ＶＣＣ断線が発生すると、Ｌレベルに設定される。

【0146】

断線検知信号ＣＭＰＶは、出力トランジスタ制御回路１８０Ｐ，１８０ＮのトランジスタＭＰＣ２，ＭＮＣ１のゲートに入力される。断線検知信号ＣＭＰＢＶは、出力トランジスタ制御回路１８０Ｐ，１８０ＮのトランジスタＭＰＣ１，ＭＮＣ２のゲートに入力される。実施の形態1と同様に、出力トランジスタ制御回路１８０Ｐ，１８０Ｎでは、トランジスタＭＰＣ１及びＭＮＣ１のペアと、トランジスタＭＰＣ２及びＭＮＣ２のペアとが、相補的にオンオフされる。

【0147】

遅延回路１３０Ｖは、予め定められた遅延時間Ｔｄに従って断線検知信号ＣＭＰＶ及びＣＭＰＢＶをそれぞれ遅延させた、遅延信号ＣＭＰＶＤ及びＣＭＰＢＶＤを生成する。遅延信号ＣＭＰＢＶＤは、プルアップトランジスタＭＰＯＶのゲートに入力される。

【0148】

次に、図１８に加えて、図１９～図２３を用いて、断線検知回路１０５Ｖの構成を詳細に説明する。断線検知回路１０５Ｖは、バイアス回路１１０Ｖと、コンパレータ１２０Ｖと、Ｄフリップフロップ１２５Ｖとを含む。バイアス回路１１０Ｖ、コンパレータ１２０Ｖ、及び、Ｄフリップフロップ１２５Ｖの各々には、断線検知信号ＣＭＰＢＶが、ＥＮ信号として入力される。即ち、バイアス回路１１０Ｖ、コンパレータ１２０Ｖ、及び、Ｄフリップフロップ１２５Ｖの各々は、ＥＮ信号がＬレベルであるときには、パワーオフ状態となって各回路動作を停止する。

【0149】

バイアス回路１１０Ｖは、電圧ＡＶＣＣ及び電圧ＡＧＮＤに基づき、バイアス電圧ＶＩＮＶ，ＶＲＥＦＶを生成する。

【0150】

図１９及び図２０には、バイアス回路１１０Ｖの構成例及びその変形例が示される。
図１９の構成例では、バイアス回路１１０Ｖは、抵抗素子Ｒ０Ｖ，Ｒ１Ｖ，Ｒ２Ｖ，Ｒ３Ｖと、Ｐ型のトランジスタＭＰ０Ｖと、Ｎ型のトランジスタＭＮ１Ｖ，ＭＮ２Ｖと、パワーオフのためのＰ型トランジスタＭＣＰＶとを有する。バイアス回路１１０Ｖにおいて、トランジスタＭＣＰＶは「パワーオフ機構」の一実施例に対応する。

【0151】

トランジスタＭＣＰＶは、電源ノードＮＰ及びノードＮ０Ｖの間に接続される。トランジスタＭＣＰＶのゲートには、ＥＮ信号として入力された断線検知信号ＣＭＰＢＶを反転した信号ＥＮＩＢが入力される。即ち、信号ＥＮＩＢの論理レベルは、断線検知信号ＣＭＰＶと同様である。トランジスタＭＣＰＶは、回路動作時（ＥＮ＝Ｈレベル）にオンする一方で、パワーオフ状態（ＥＮ＝Ｌレベル）ではオフする。以下では、ノードＮ０Ｖが電源ノードＮＰと接続される回路動作時のバイアス回路１１０Ｖの動作を説明する。

【0152】

抵抗素子Ｒ０Ｖ及びＲ１Ｖは、ノードＮ０Ｖと、バイアス電圧ＶＩＮＶが発生されるノードＮ１Ｖの間に直列接続される。抵抗素子Ｒ２Ｖは、ノードＮ１Ｖ及びＧＮＤノードＮＧの間に接続される。従って、バイアス電圧ＶＩＮＶは、電圧ＡＶＣＣ及び電圧ＡＧＮＤの電圧差を分圧したものとなる。

【0153】

トランジスタＭＰ０Ｖ及び抵抗素子Ｒ３Ｖは、ノードＮ０Ｖと、バイアス電圧ＶＲＥＦＶが発生されるノードＮ２Ｖとの間に直列接続される。トランジスタＭＰ０Ｖは、ゲート・ソース間電圧が０［Ｖ］のときにドレイン電流が流れるようなしきい値電圧Ｖｔを有するように構成される。例えば、トランジスタＭＰ０Ｖは、ネイティブＰＭＯＳトランジスタ（又は、デプレッション型ＰＭＯＳトランジスタ）によって構成することができる。トランジスタＭＰ０Ｖのゲートは、ノードＮ０Ｖと接続される。これにより、オン状態のトランジスタＭＰ０Ｖと、抵抗素子Ｒ３Ｖは、ノードＮ０Ｖ及びノードＮ２Ｖの間に接続された定電流源として動作する。トランジスタＭＮ１Ｖ及びＭＮ２Ｖは、ノードＮ２Ｖ及びＧＮＤノードＮＧの間に直列接続されて、トランジスタＭＰ０Ｖ及び抵抗素子Ｒ３Ｖとともに電源ノードＮＰ及びＧＮＤノードＮＧの間に直列経路を形成する。トランジスタＭＮ１Ｖ及びＭＮ２Ｖの各々は、ダイオード接続される。

【0154】

図２１には、バイアス回路１１０Ｖの動作を説明するために、電圧ＡＶＣＣの変化に対するバイアス電圧ＶＩＮＶ，ＶＲＥＦＶの挙動を概念的に表記したグラフが示される。

【0155】

図２１に示される様に、バイアス電圧ＶＩＮＶは、電圧ＡＶＣＣ及び電圧ＡＧＮＤの電圧差に比例する。従って、ＶＣＣ断線が発生すると、電圧ＡＧＮＤが一定である一方で電圧ＡＶＣＣが低下するのに伴って、バイアス電圧ＶＩＮＶも低下する。

【0156】

これに対して、ノードＮ２Ｖを含む直列経路では、トランジスタＭＮ１Ｖ及びＭＮ２Ｖは、トランジスタＭＰ０Ｖ及び抵抗素子Ｒ３Ｖによる定電流が通過するダイオードとして作用するので、バイアス電圧ＶＲＥＦＶは、トランジスタＭＮ１Ｖ及びＭＮ２Ｖによるダイオードの順方向電圧を用いて生成される。従って、電圧ＡＧＮＤが変わらなければ、電圧ＡＶＣＣの低下が、バイアス電圧ＶＲＥＦＶに与える影響は小さい。このため、バイアス電圧ＶＲＥＦＶは、電圧ＡＶＣＣの変化に対して略一定レベルとなるので、ＶＣＣ断線の発生時に電圧ＡＶＣＣが低下しても、正常時（ＶＣＣ断線非発生時）からあまり変わらない。この様に、バイアス電圧ＶＲＥＦＶは、バイアス電圧ＶＩＮＶと比較すると、電源ノードＮＰの電圧変化（低下）に対する感度が低い。即ち、バイアス電圧ＶＲＥＦＶは「第１のバイアス電圧」の一実施例に対応し、バイアス電圧ＶＩＮＶは「第２のバイアス電圧」の一実施例に対応する。

【0157】

従って、抵抗素子Ｒ０Ｖ～Ｒ２Ｖによる分圧比を適切に設定することにより、正常時（ＶＣＣ断線非発生時）にはＶＩＮＶ＞ＶＲＥＦＶとなる一方で、ＶＣＣ断線による電圧ＡＶＣＣの低下時には、これと反対に、ＶＩＮＶ＜ＶＲＥＦＶとなることが理解される。この様に、正常時及びＶＣＣ断線時の間で、高低関係が逆転するバイアス電圧ＶＩＮＶ，ＶＲＥＦＶを生成する様に、バイアス回路１１０Ｖは動作する。

【0158】

図１９中のバイアス電圧ＶＲＥＶを生成するための構成は、図２０に示される構成に変形することも可能である。例えば、図２０（ａ）に示される様に、ノードＮ０Ｖ及びノードＮ２Ｖの間に接続された抵抗素子Ｒ３Ｖと、Ｐ型のトランジスタＭＰ１Ｖ（ダイオード接続）とによって、簡易な構成により同様のバイアス電圧ＶＲＥＦＶを生成することも可能である。

【0159】

或いは、図２０（ｂ）に示される様に、ノードＮ０Ｖ及びノードＮ２Ｖの間に接続された抵抗素子Ｒ３Ｖと、ノードＮ２Ｖ及びＧＮＤノードＮＧとの間に接続されたＮ型のトランジスタＭＮ１Ｖ（ダイオード接続）と、によって、簡易な構成により同様のバイアス電圧ＶＲＥＦＶを生成することも可能である。

【0160】

尚、図１９の構成例によれば、図２０（ａ），（ｂ）の変形例と比較して、回路素子は増加する一方で、バイアス電圧ＶＲＥＦＶの電圧ＡＶＣＣの変化に対する非依存性（低感度性）が向上する。

【0161】

バイアス回路１１０Ｖにおいて、ＥＮ＝Ｌレベルであるパワーオフ状態では、トランジスタＭＣＰＶがオフされることによって、ノードＮ０Ｖは、電源ノードＮＰから切り離される。この結果、バイアス回路１１０Ｖの内部で、電源ノードＮＰ及びＧＮＤノードＮＧの間の電流経路が遮断されることにより、バイアス回路１１０Ｖのパワーオフ機能が実現される。

【0162】

再び図１８を参照して、バイアス回路１１０Ｖが生成するバイアス電圧ＶＩＮＶ及びＶＲＥＦＶは、コンパレータ１２０Ｖの（－）入力端子及び（＋）入力端子にそれぞれ入力される。コンパレータ１２０Ｖは、実施の形態１で説明したコンパレータ１２０Ｇと同様の機能を有しており、（－）入力端子及び（＋）入力端子の電圧の比較結果に従った出力信号ＶＣＭＰＶを発生する。従って、ＶＩＮＶ＞ＶＲＥＦＶとなるＶＣＣ断線の非発生時（正常時）には、ＶＣＭＰＶ＝Ｌレベルに設定される。これに対して、ＶＩＮＶ＜ＶＲＥＦＶとなるＶＣＣ断線時には、ＶＣＭＰＶ＝Ｈレベルに設定される。

【0163】

図２２には、コンパレータ１２０Ｖの構成例を説明する回路図が示される。
図２２に示される様に、コンパレータ１２０Ｖは、図７に示されたコンパレータ１２０Ｇと同様の構成を有する。即ち、コンパレータ１２０Ｖは、二段増幅器を構成するための、Ｐ型トランジスタＭＰ１０～ＭＰ１３及びＮ型トランジスタＭＮ１０～ＭＮ１４と、パワーオフ機能のための、Ｐ型トランジスタＭＣＰ０～ＭＣＰ３及びＮ型トランジスタＭＣＮ０～ＭＣＮ３とを有する。

【0164】

これらのトランジスタＭＰ１０～ＭＰ１３，ＭＮ１０～ＭＮ１４、及び、トランジスタＭＣＰ０～ＭＣＰ３，ＭＣＮ０～ＭＣＮ３の配置及び接続態様は図７と同様であるので、詳細な説明は繰り返さない。又、コンパレータ１２０Ｇ（図７）と同様に、ノードＮ１２の電圧は、２段（偶数段）のインバータによって増幅されて、２値の出力信号ＶＣＭＰＶとして、コンパレータ１２０Ｖから出力される。

【0165】

コンパレータ１２０Ｖでは、図１８の（＋）入力端子に相当するトランジスタＭＮ１０のゲートには、バイアス回路１１０Ｖからのバイアス電圧ＶＲＥＦＶが入力される。これに対して、図１８の（－）入力端子に相当するトランジスタＭＮ１１のゲートには、バイアス回路１１０Ｖからのバイアス電圧ＶＩＮＶが入力される。

【0166】

コンパレータ１２０Ｖにおいても、ＥＮ＝Ｈレベル（ＥＮＩ＝Ｈレベル、ＥＮＩＢ＝Ｌレベル）である回路動作時には、トランジスタＭＮ１０のゲート電圧（（＋）入力端子の電圧）、及び、トランジスタＭＮ１１のゲート電圧（（－）入力端子の電圧）の差が増幅された電圧差が、ノードＮ１１及びＮ１２の間に生じることになる。従って、ＶＩＮＶ＞ＶＲＥＦＶの場合には、ＶＣＭＰＶ＝ＡＧＮＤ（Ｌレベル）となる一方で、ＶＩＮＶ＜ＶＲＥＦＶの場合には、ＶＣＭＰＶ＝ＡＶＣＣ（Ｈレベル）となる。

【0167】

これに対して、ＥＮ＝Ｌレベル（ＥＮＩ＝Ｌレベル、ＥＮＩＢ＝Ｈレベル）であるパワーオフ時には、Ｐ型トランジスタＭＰ１０～ＭＰ１３及びＮ型トランジスタＭＮ１２～ＭＮ１４がオフされことにより、二段増幅器の回路動作が停止されるとともに、コンパレータ１２０Ｖの内部において、電源ノードＮＰ及びＧＮＤノードＮＧの間の電流経路が遮断される。これにより、コンパレータ１２０Ｖのパワーオフ機能が実現される。又、コンパレータ１２０Ｖにおいても、パワーオフ時（ＥＮＩＢ＝Ｈレベル）には、トランジスタＭＣＮ３のオンにより、出力信号ＶＣＭＰＶは、Ｌレベルにリセットされる。

【0168】

再び図１８を参照して、コンパレータ１２０Ｖの出力信号ＶＣＭＰＶは、Ｄフリップフロップ１２５Ｖに入力される。Ｄフリップフロップ１２５Ｖは、Ｄフリップフロップ１２５Ｇと同様に、ＥＮ信号＝Ｈレベルのときに動作するとともに、ＥＮ信号＝Ｌレベルのときには停止してパワーオフ状態となる。実施の形態２では、Ｄフリップフロップ１２５Ｖの出力信号（ＯＵＴ）は、断線検知信号ＣＭＰＶとされる。Ｄフリップフロップ１２５Ｖの反転出力信号（ＯＵＴＢ）は、断線検知信号ＣＭＰＶと反対の論理レベルを有する断線検知信号ＣＭＰＢＶとされる。

【0169】

Ｄフリップフロップ１２５Ｖは、実施の形態１と同様のリセット信号ＦＲＳＴの入力に応じて、断線検知信号ＣＭＰＶ＝Ｌレベル（ＣＭＰＢＶ＝Ｈレベル）に初期化する。

【0170】

半導体装置１００Ｃの起動時に、ＶＣＣ断線が発生していなければ、バイアス回路１１０Ｖにおいて、ＶＩＮＶ＞ＶＲＥＦＶのため、コンパレータ１２０Ｖの出力信号ＶＣＭＰＶ＝Ｌレベルであり、ＶＣＣ断線が発生しない限り、ＶＣＭＰＶ＝Ｌレベルが維持される。

【0171】

従って、Ｄフリップフロップ１２５Ｖでは、上記初期化の後、入力信号（ＩＮ）がＬレベルに維持される間、断線検知信号ＣＭＰＶ＝Ｌレベル（ＣＭＰＢＶ＝Ｈレベル）に維持される。

【0172】

これに対して、ＶＣＣ断線が発生して、バイアス回路１１０ＶにおいてＶＩＮＶ＜ＶＲＥＦＶに変化すると、コンパレータ１２０Ｖの出力信号ＶＣＭＰＶ、即ち、Ｄフリップフロップ１２５Ｖの入力信号（ＩＮ）が、ＬレベルからＨレベルに変化することに応じて、断線検知信号ＣＭＰＶがＬレベルからＨレベルに変化する。反対に、断線検知信号ＣＭＰＢＶは、ＨレベルからＬレベルに変化する。

【0173】

この様に、断線検知回路１０５Ｖは、正常時には、断線検知信号ＣＭＰＶ＝Ｌレベル（ＣＭＰＢＶ＝Ｈレベル）に設定する。又、バイアス回路１１０Ｖ、コンパレータ１２０Ｖ、及び、Ｄフリップフロップ１２５ＶのＥＮ信号はＨレベル（回路動作状態）に設定される。これに対して、断線検知回路１０５Ｖは、ＶＣＣ断線時には、断線検知信号ＣＭＰＶ＝Ｈレベル（ＣＭＰＢＶ＝Ｌレベル）に設定する。又、バイアス回路１１０Ｖ、コンパレータ１２０Ｖ、及び、Ｄフリップフロップ１２５ＶのＥＮ信号はＬレベル（パワーオフ状態）に設定される。

【0174】

遅延回路１３０Ｖは、断線検知回路１０５Ｖからの断線検知信号ＣＭＰＶ及びＣＭＰＢＶをそれぞれ遅延させた、遅延信号ＣＭＰＶＤ及びＣＭＰＢＶＤを発生する。

【0175】

図２３には、遅延回路１３０Ｖの構成例が示される。
図２３に示される様に、遅延回路１３０Ｖは、遅延回路１３０Ｇ（図８）と同様に、直列接続されたＮ個（Ｎ：２以上の偶数）のインバータＩＮＶ１～ＩＮＶＮによって構成することができる。遅延回路１３０Ｖでは、１段目のインバータＩＮＶ１には、Ｄフリップフロップ１２５Ｖからの断線検知信号ＣＭＰＶが入力され、最終段のインバータＩＮＶＮは、断線検知信号ＣＭＰＶの遅延信号ＣＭＰＶＤを出力する。

【0176】

遅延回路１３０Ｖによる遅延時間Ｔｄは、遅延回路１３０Ｇと同様に、インバータの段数（Ｎ）によって調整することができる。又、最終段の１個前のインバータＩＮＶ（Ｎ－１）から、断線検知信号ＣＭＰＢＶの遅延信号ＣＭＰＢＶＤを出力することも可能である。或いは、遅延信号ＣＭＰＢＶＤを生成するためのＮ段のインバータを、図２３のインバータＩＮＶ１～ＩＮＶＮとは別に設けても良い。

【0177】

次に、図２４及び図１８を用いて、実施の形態２に係る半導体装置１００ＣのＶＣＣ断線時の動作を説明する。

【0178】

図２４に示される様に、時刻ｔ１でＶＣＣ断線が発生する前は、ＡＶＣＣ＝ＶＣＣ、ＡＧＮＤ＝ＧＮＤに安定している。この様な正常時には、バイアス回路１１０ＶにおいてＶＩＶ＞ＶＲＥＦＶであるので、断線検知信号ＣＭＰＶ＝Ｌレベルである。このため、図３に示される様に、バイアス回路１１０Ｖ、コンパレータ１２０Ｖ、及び、Ｄフリップフロップ１２５Ｖの各々では、ＥＮ信号（断線検知信号ＣＭＰＢＶ）がＨレベルとされて、回路動作が実行される。

【0179】

又、演算増幅回路１５０では、出力トランジスタ制御回路１８０Ｐ，１８０Ｎにおいて、トランジスタＭＰＣ１，ＭＮＣ１がオフされる一方で、トランジスタＭＰＣ２，ＭＮＣ２がオンされるので、通常の回路動作が実行される。

【0180】

図２４に示される様に、時刻ｔ１にＶＣＣ断線が発生すると、電源ノードＮＰの電圧ＡＶＣＣが電源電圧ＶＣＣに固定されなくなり、徐々に低下する。図２４では、表記の都合上、時刻ｔ１から即座にＡＶＣＣが低下する波形を例示しているが、実際には、ＶＣＣ断線の発生直後には、電圧ＡＶＣＣは電源電圧ＶＣＣであるケースもある。

【0181】

電圧ＡＶＣＣの低下に応じて、バイアス回路１１０Ｖでは、バイアス電圧ＶＲＥＦＶが変化しない一方で、バイアス電圧ＶＩＮＶが低下する。これにより、図２４の動作例では、時刻ｔ２において、バイアス電圧ＶＩＮＶがバイアス電圧ＶＲＥＦＶよりも低くなる。これに応じて、断線検知信号ＣＭＰＶがＬレベルからＨレベルに変化する。反対に、ＥＮ信号に用いられる断線検知信号ＣＭＰＢＶは、ＨレベルからＬレベルに変化する。これに応じて、半導体装置１００Ｃでは、ＶＣＣ断線に対応する制御動作が開始される。

【0182】

再び図１８を参照して、演算増幅回路１５０の出力トランジスタ制御回路１８０Ｐ，１８０Ｎでは、正常時とは反対に、トランジスタＭＰＣ２，ＭＮ２がオフされる一方で、トランジスタＭＰＣ１，ＭＮＣ１がオンされる。これにより、出力トランジスタＭＰＯＵＴ及びＭＮＯＵＴの各々は、ゲート及びソースが同電位となるのでターンオフされる。

【0183】

更に、断線検知信号ＣＭＰＶがＨレベル（ＣＭＰＢＶがＬレベル）に変化するのに応じて、半導体装置１００Ｃは、パワーオフ状態に遷移する。パワーオフ状態では、ＥＮ＝Ｌレベルに設定されて、図１８中のバイアス回路１１０Ｖ、コンパレータ１２０Ｖ、及び、Ｄフリップフロップ１２５Ｖがパワーオフ状態とされて、電源ノードＮＰ及びＧＮＤノードＮＧの間に生じる電流が遮断されることになる。

【0184】

図２３に示される様に、この電流遮断効果により、時刻ｔ２以降では、ＶＣＣ断線が生じていても、電源ノードＮＰから流出する電流が遮断されることで、電圧ＡＶＣＣが上昇するとともに、出力電圧ＶＯＵＴも上昇する。電圧ＡＶＣＣの低下が回避されることにより、図１７で説明した異常電流Ｉａｂｎ２の発生を防止することができる。

【0185】

時刻ｔ２から遅延回路１３０Ｖによる遅延時間Ｔｄが経過した時刻ｔ３において、遅延回路１３０Ｖが出力する遅延信号ＣＭＰＢＶＤはＨレベルからＬレベルに変化する。図１８に示される様に、時刻ｔ２から遅れた時刻ｔ３では、遅延信号ＣＭＰＢＶＤがＬレベルに設定されるのに応じて、プルアップトランジスタＭＰＯＶがオンされる。これにより、ＶＣＣ断線が生じた電源ノードＮＰを、出力ノードＮｏ及び出力端子１０３を経由して、半導体装置１００Ｃの外部で、電源１０と電気的に接続することができる。即ち、プルアップトランジスタＭＰＯＶによって、「プルアップ機構」の一実施例を構成することができる。

【0186】

この結果、時刻ｔ３以降では、電源ノードＮＰ及び出力端子１０３がプルアップされるので、出力端子１０３の電圧を上昇させた後に、安定化（ＶＯＵＴ＝ＶＣＣ）することが更に可能になる。又、断線が生じた電源ノードＮＰの電圧ＡＶＣＣを、電源電圧ＶＣＣに固定することにより、時刻ｔ３以降での異常電流Ｉａｂｎ２の発生の防止効果を更に高めることができる。

【0187】

一方で、時刻ｔ３の時点で、出力ノードＮｏ又は電源ノードＮＰに電流が生じていると、プルアップトランジスタＭＰＯＶのオンによって並列接続される出力トランジスタＭＰＯＵＴ及びプルアップトランジスタＭＰＯＶを含む短絡ループ経路に、当該電流が導かれてしまうことになる。

【0188】

従って、時刻ｔ２の時点で半導体装置１００Ｃがパワーオフ状態に遷移した後、電流を十分に低下して略ゼロとしてから、プルアップトランジスタＭＰＯＶをオンすることが必要である。実施の形態１と同様に、遅延時間Ｔｄは、半導体装置１００Ｃがパワーオフ状態に遷移してからトータル電流値Ｉｔｔｌが限界電流値Ｉｌｍｔ以下に低下するまでの所要時間に対応させて、実機試験の結果等に基づいて予め設定することができる。

【0189】

この結果、実施の形態２に係る半導体装置によれば、図２４の時刻ｔ２でのＶＣＣ断線の検知に応答して、出力トランジスタＭＰＯＵＴを強制的にターンオフするとともに、半導体装置１００Ｃがパワーオフ状態に遷移して、電圧ＡＶＣＣの低下を回避することで、ＶＣＣ断線に起因する異常電流Ｉａｂｎ２（図１７）の発生を防止することができる。

【0190】

更に、出力トランジスタＭＰＯＵＴのターンオフから遅延させて、電源ノードＮＰに流れる電流が十分低下した後に、プルアップトランジスタＭＰＯＶをオンすることにより、出力端子１０３の電圧を安定化（ＶＯＵＴ＝ＶＣＣ）することができる。

【0191】

図２５に示される様に、実施の形態２に係る半導体装置１００Ｃにおいても、図１１と同様の回路２００が更に配置されてもよい。図１１で説明した様に、回路２００は、電源ノードＮＰ及びＧＮＤノードＮＧの間に接続されるとともに、バイアス回路１１０Ｖ、コンパレータ１２０Ｖ、及び、Ｄフリップフロップ１２５Ｖと共通のＥＮ信号に応じたパワーオフ機能を有する。

【0192】

図２６に示される様に、図２５に示された回路２００は、電源ノードＮＰ及びＧＮＤノードＮＧの間に接続された、遮断トランジスタ２０５及び回路素子２０６を有する。遮断トランジスタ２０５は、例えば、Ｐ型のトランジスタで構成されて、ゲートにＥＮ信号の反転信号を入力される。実施の形態２では、断線検知信号ＣＭＰＢＶがＥＮ信号として入力される点が、実施の形態１（図１２）と異なる。

【0193】

実施の形態２に係る半導体装置１００Ｃにおいても、遮断トランジスタ２０５のオフによって、回路素子２０６を経由した、電源ノードＮＰ及びＧＮＤノードＮＧの間の電流経路を遮断することができる。即ち、遮断トランジスタ２０５によって、「パワーオフ機構」の一実施例を構成することができる。

【0194】

断線検知信号ＣＭＰＶがＬレベル（断線検知信号ＣＭＰＢＶがＨレベル）に維持される正常時には、遮断トランジスタ２０５がオンするので、回路素子２０６に電流を供給することにより、回路２００は、所望の回路動作を実行することができる。

【0195】

これに対して、ＶＣＣ断線時には、断線検知信号ＣＭＰＶがＨレベル（断線検知信号ＣＭＰＢＶがＬレベル）に変化するのに応じて、遮断トランジスタ２０５がオフされる。これにより、回路２００はパワーオフ状態となって、回路素子２０６を介して、電源ノードＮＰ及びＧＮＤノードＮＧの間に流れる電流をオフすることができる。これにより、回路２００に起因して、ＶＣＣ断線時に電圧ＡＶＣＣが低下することを防止できる。

【0196】

或いは、実施の形態２においても、回路２００において、図７で説明したコンパレータ１２０Ｇと同様に、電源ノードＮＰ及びＧＮＤノードＮＧの間に接続される各トランジスタについて、断線検知信号ＣＭＰＶ，ＣＭＰＢＶに応じて当該トランジスタのゲートを電源ノードＮＰ又はＧＮＤノードＮＧと接続することで強制的にオフする機構を追加することによって、パワ－オフ機能を実現することも可能である。

【0197】

又、半導体装置１００Ｃにおいても、実施の形態１で説明したのと同様に、演算増幅回路１５０の差動増幅部１６０に対して、図７と同様の機構によって断線検知信号ＣＭＰＶ，ＣＭＰＢＶに応じた「パワーオフ機構」を構成することも可能である。

【0198】

半導体装置１００Ｃにおいても、パワーオフ状態は、全回路に上述のパワーオフ機能を具備されることを必須とするものではない。

【0199】

例えば、図２７に示される様に、半導体装置１００Ｃは、図１８に示された回路群２００ｙ（１０５Ｖ，１３０Ｖ，１５０）及び、少なくとも１個のパワーオフ機能を有する回路２００（図２６）と、少なくとも１個のパワーオフ機能を有さない回路２１０とを具備する様に構成することができる。回路２１０では、図１２と同様に、正常時及びＶＣＣ断線時を通じて、回路動作に応じて比較的小さい電流が発生する。

【0200】

この様に、ＶＣＣ断線発生時にパワーオフ状態の回路と、パワーオフ機能を有することなく電源ノードＮＰを流れる電流を発生する回路（２１０）とが混在する場合には、ＶＣＣ断線時に、電源ノードＮＰ及びＧＮＤノードＮＧの間に流れる半導体装置１００Ｃのトータル電流値Ｉｔｔｌが限界電流値Ｉｌｍｔよりも低くなる様に、パワーオフ状態を具備する回路を決定することで、半導体装置１００Ｃのパワーオフ状態を定義することができる。

【0201】

即ち、実施の形態２（ＶＣＣ断線時）においても、実施の形態１（ＧＮＤ断線時）と同様に、ＶＣＣ断線時に半導体装置１００Ｃ全体で電源ノードＮＰに流れるトータル電流値Ｉｔｔｌは、実施の形態１（図１３）で説明した電流値Ｉｄ、即ち、出力トランジスタＭＰＯＵＴのボディダイオードＤｐに順方向電圧が生じる下限電流値よりも低いことが必要である。

【0202】

ＶＣＣ断線検知に応じてパワーオフ状態としたときのトータル電流値Ｉｔｔｌが、上記下限電流値Ｉｄよりも低く設定された限界電流値Ｉｌｍｔよりも低くなるのであれば、半導体装置１００Ｃの内部で、電源端子１０１及び接地端子１０２の間に接続される回路群の全てをＶＣＣ断線時にパワーオフ状態とする必要はない。言い換えると、半導体装置１００Ｃのパワーオフ状態とは、電源ノードＮＰ及びＧＮＤノードＮＧの間に接続された回路群のうちの少なくとも一部に対して、トータル電流値Ｉｔｔｌが限界電流値Ｉｌｍｔよりも低くなる様に、ＶＣＣ断線の検知に応じたパワーオフ機能を具備させることと等価である。実施の形態２においても、実施試験による電流値測定等により、半導体装置１００Ｃのパワーオフ状態を実現するために、上記回路群のうちのいずれの回路にパワーオフ機能を具備させるべきかを決定することができる。

【0203】

実施の形態２の変形例．
実施の形態２の変形例では、電源投入時、即ち、半導体装置１００Ｃの起動時に、断線の誤検出を抑制するための構成について説明する。

【0204】

図２８は、実施の形態２の変形例に係る半導体装置１００Ｄの構成を説明するブロック図である。

【0205】

図２８に示される様に、実施の形態２の変形例に係る半導体装置１００Ｄは、実施の形態２で説明した半導体装置１００Ｃの構成に加えて、ＰＯＲ回路１４０を更に備える点で異なる。

【0206】

ＰＯＲ回路１４０は、図１４及び図１５に示されたのと同様に構成されて、電源ノードＮＰの電圧ＶＡＣＣに応じたＰＯＲＯＵＴ信号を生成する。即ち、ＰＯＲＯＵＴ信号は、電源投入時の初期値がＬレベルであり、電圧ＡＶＣＣが予め定められた電圧以上に上昇すると、ＬレベルからＨレベルに変化する。

【0207】

半導体装置１００Ｄでは、バイアス回路１１０Ｖ、コンパレータ１２０Ｖ、及び、Ｄフリップフロップ１２５Ｖに入力されるＥＮ信号は、実施の形態２と同様の断線検知信号ＣＭＰＢＶと、ＰＯＲＯＵＴ信号とのＡＮＤ（論理積）によって生成される。半導体装置１００Ｄにおいても、図２５及び図２６で説明した、ＥＮ信号が入力される回路２００（パワーオフ機能有り）が更に配置されてもよい。

【0208】

従って、実施の形態２の変形例では、ＰＯＲＯＵＴ＝Ｌレベルの期間、即ち、電源投入時に電圧ＡＶＣＣが立ち上がるまでは、ＥＮ信号＝Ｌレベルに維持される。この結果、バイアス回路１１０Ｖ、コンパレータ１２０Ｖ、及び、Ｄフリップフロップ１２５Ｖは動作を開始しない。又、Ｄフリップフロップ１２５Ｖのリセット信号ＲＳＴに、ＰＯＲＯＵＴ信号を適用することができる。

【0209】

この結果、ＰＯＴＯＵＴ＝Ｌレベルの期間、即ち、電源投入時に電圧ＡＶＣＣが立ち上がるまでの期間では、等価的に断線検知回路１０５Ｖの動作を待機させることで、断線検知信号ＣＭＰＶ及びＣＭＰＢＶが、それぞれの初期値であるＬレベル及びＨレベルから変化することを防止できる。

【0210】

電圧ＡＶＣＣの立ち上がり後には、ＰＯＲＯＵＴ信号がＨレベルに維持されるので、ＥＮ信号は、実施の形態２と同様に、ＶＣＣ断線時にＨレベルからＬレベルに変化する断線検知信号ＣＭＰＢＶと同じ論理レベルを有する。従って、半導体装置１００Ｄは、実施の形態２に係る１００Ｃと同様に動作することができる。

【0211】

この様に、実施の形態２の変形例に係る半導体装置によれば、実施の形態２での効果に加えて、電源投入時におけるＶＣＣ断線の誤検出を防止することができるので、起動時における動作を安定化することができる。

【0212】

実施の形態３．
実施の形態３では、ＧＮＤ断線及びＶＣＣ断線の両方に対処するための半導体装置の構成を説明する。

【0213】

図２９は、実施の形態３に係る半導体装置１００Ｅの構成を説明するブロック図である。

【0214】

図２９に示される様に、実施の形態３に係る半導体装置１００Ｅは、図１の半導体装置１００の構成に加えて、半導体装置１００Ａ（図３）と同様の断線検知回路１０５Ｇ及び遅延回路１３０Ｇと、半導体装置１００Ｃ（図１８）と同様の断線検知回路１０５Ｖ及び遅延回路１３０Ｖと、出力トランジスタ制御回路１８０Ｐ，１８０Ｎと、プルダウントランジスタＭＮＯＧ及びプルアップトランジスタＭＰＯＶの両方とを備える。

【0215】

断線検知回路１０５Ｇは、ＧＮＤ断線を検知するための実施の形態１と同様の断線検知信号ＣＭＰＧ，ＣＭＰＢＧを生成する。遅延回路１３０Ｇは、断線検知信号ＣＭＰＧ，ＣＭＰＢＧに対して遅延時間を付与した、遅延信号ＣＭＰＧＤ，ＣＭＰＢＧＤを生成する。同様に、断線検知回路１０５Ｖは、ＶＣＣ断線を検知するための実施の形態２と同様の断線検知信号ＣＭＰＶ，ＣＭＰＢＶを生成する。遅延回路１３０Ｖは、断線検知信号ＣＭＰＶ，ＣＭＰＢＶに対して遅延時間Ｔｄを付与した遅延信号ＣＭＰＰＶＤ，ＣＭＰＢＶＤを生成する。

【0216】

実施の形態３では、断線検知信号ＣＭＰＶ及びＣＭＰＧのＯＲ（論理和）演算結果による断線検知信号ＣＭＰが更に生成される。断線検知信号ＣＭＰは、初期値がＬレベルであり、ＶＣＣ断線及びＧＮＤ断線の両方とも発生しない間は、Ｌレベルに維持される。一方で、断線検知信号ＣＭＰは、ＶＣＣ断線及びＧＮＤ断線の少なくとも一方が発生すると、ＬレベルからＨレベルに変化する。断線検知信号ＣＭＰＢは、断線検知信号ＣＭＰの反転信号である。即ち、断線検知信号ＣＭＰＢは、正常時にはＨレベルに設定される一方で、ＶＣＣ断線及びＧＮＤ断線の少なくとも一方が発生すると、ＨレベルからＬレベルに変化する。半導体装置１００Ｅでは、断線検知信号ＣＭＰＢが、断線検知回路１０５Ｇ，１０５Ｖ等に対して、ＥＮ信号として入力される。

【0217】

出力トランジスタ制御回路１８０Ｐ及び１８０Ｎは、図３（半導体装置１００Ａ）と同じ態様で出力トランジスタＭＰＯＵＴ，ＭＮＯＵＴに対して接続される、Ｐ型のトランジスタＭＰＣ１，ＭＰＣ２及びＮ型のトランジスタＭＮＣ１，ＭＮＣ２をそれぞれ有する。トランジスタＭＰＣ２，ＭＮＣ１のゲートには、断線検知信号ＣＭＰが入力される。トランジスタＭＰＣ１，ＭＮＣ２のゲートには、断線検知信号ＣＭＰＢが入力される。

【0218】

プルダウントランジスタＭＮＯＧは、図３と同様に、出力ノードＮｏ及びＧＮＤノードＮＧの間に接続されて、遅延信号ＣＭＰＧＤをゲートに受ける。即ち、プルダウントランジスタＭＮＯＧは、ＧＮＤ断線時に、実施の形態１と同様に動作する。

【0219】

プルアップトランジスタＭＰＯＶは、図１８と同様に、出力ノードＮｏ及び電源ノードＮＰの間に接続されて、遅延信号ＣＭＰＢＶＤをゲートに受ける。即ち、プルアップトランジスタＭＰＯＶは、ＶＣＣ断線時に、実施の形態２と同様に動作する。

【0220】

又、半導体装置１００Ｅにおいても、図１１，図１２及び図２５，図２６で説明した、ＥＮ信号に応じた断線検知時のパワーオフ機能を有する回路２００、及び／又は、図１３，図２７で説明した断線検知時のパワーオフ機能を有さない回路２１０を、電源ノードＮＰ及びＧＮＤノードＮＧの間に配置することも可能である。

【0221】

半導体装置１００Ｅでは、ＶＣＣ断線及びＧＮＤ断線のいずれも発生していない正常時（ＣＭＰ＝Ｌ，ＣＭＢＰ＝Ｈ）には、出力トランジスタ制御回路１８０Ｐ，１８０Ｎにおいて、トランジスタＭＰＣ１，ＭＮＣ１がオフされる一方で、トランジスタＭＰＣ２，ＭＮ２がオンされる。これにより、演算増幅回路１５０は、実施の形態１及び２での正常時の動作を実行する。又、ＥＮ＝Ｈレベルに設定されるので、断線検知回路１０５Ｇ，１０５Ｖ及び回路２００は、通常の回路動作を実行する。

【0222】

半導体装置１００Ｅにおいて、ＧＮＤ断線時には、断線検知信号ＣＭＰがＨレベルに設定されることにより、出力トランジスタ制御回路１８０Ｐ，１８０Ｎでは、正常時とは反対に、トランジスタＭＰＣ２，ＭＮ２がオフされる一方で、トランジスタＭＰＣ１，ＭＮＣ１がオンされる。これにより、出力トランジスタＭＰＯＵＴ及びＭＮＯＵＴの各々がターンオフされる。

【0223】

更に、断線検知信号ＣＭＰＢに追随して、各回路のＥＮ信号がＬレベルに設定されることにより、半導体装置１００Ｅがパワーオフ状態に遷移する。その後、プルダウントランジスタＭＮＯＧが、遅延信号ＣＭＰＧＤに応じて実施の形態１と同様に動作することで、出力端子１０３及びＧＮＤノードＮＧがプルダウンされる。この様に、実施の形態１で説明したＧＮＤ断線時の制御動作が、実施の形態３に係る半導体装置１００Ｅでも実行される。

【0224】

半導体装置１００Ｅにおいて、ＶＣＣ断線時には、断線検知信号ＣＭＰがＨレベルに設定されることにより、出力トランジスタ制御回路１８０Ｐ，１８０Ｎでは、ＧＮＤ断線時と同様に、トランジスタＭＰＣ２，ＭＮ２がオフされる一方で、トランジスタＭＰＣ１，ＭＮＣ１がオンされる。これにより、出力トランジスタＭＰＯＵＴ及びＭＮＯＵＴの各々がターンオフされるとともに、各回路のＥＮ信号がＬレベルに設定されることにより、半導体装置１００Ｅがパワーオフ状態に遷移する。その後、プルアップトランジスタＭＰＯＶが、遅延信号ＣＭＰＢＶＤに応じて実施の形態２と同様に動作することで、出力端子１０３及び電源ノードＮＰがプルアップされる。この様に、実施の形態２で説明したＶＣＣ断線時の制御動作が、実施の形態３に係る半導体装置１００Ｅでも実行される。

【0225】

尚、半導体装置１００Ｅにおけるパワーオフ状態についても、実施の形態１又は２での半導体装置１００Ｃ，１００Ｅと同様に、ＥＮ信号がＬレベルに設定されたときの半導体装置１００Ｅのトータル電流値Ｉｔｔｌ（図１２）と、出力トランジスタＭＰＯＵＴ，ＭＮＯＵＴのボディダイオードＤｐ，Ｄｎの特性との関係を用いて定義することができる。

【0226】

この結果、実施の形態３に係る半導体装置１００Ｅによれば、出力端子１０３に対してプルアップ抵抗２０１又はプルダウン抵抗２０２のどちらが接続された場合にも、ＧＮＤ断線時における実施の形態１の制御動作、又は、ＶＣＣ断線時における実施の形態２の制御動作によって、異常電流の発生を防止することができる。

【0227】

実施の形態３の変形例．
図３０は、実施の形態３の変形例に係る半導体装置の構成を説明するブロック図である。

【0228】

図３０は、実施の形態３の変形例に係る半導体装置１００Ｆの構成を説明するブロック図である。

【0229】

図３０に示される様に、実施の形態３の変形例に係る半導体装置１００Ｆは、実施の形態３で説明した半導体装置１００Ｅの構成に加えて、ＰＯＲ回路１４０を更に備える点で異なる。

【0230】

ＰＯＲ回路１４０は、実施の形態１及び２の変形例と同様に構成されて、電源ノードＮＰの電圧ＶＡＣＣに応じたＰＯＲＯＵＴ信号を生成する。即ち、ＰＯＲＯＵＴ信号は、電源投入時の初期値がＬレベルであり、電圧ＡＶＣＣが予め定められた電圧以上に上昇すると、ＬレベルからＨレベルに変化する。

【0231】

半導体装置１００Ｆでは、断線検知回路１０５Ｇ，１０５Ｖ等に入力されるＥＮ信号は、実施の形態３と同様の断線検知信号ＣＭＰＢと、ＰＯＲＯＵＴ信号とのＡＮＤ（論理積）によって生成される。半導体装置１００Ｆにおいても、ＥＮ信号が入力される回路２００（パワーオフ機能有り）が更に配置されてもよい。

【0232】

従って、実施の形態３の変形例では、ＰＯＲＯＵＴ＝Ｌレベルの期間、即ち、電源投入時に電圧ＡＶＣＣが立ち上がるまでは、ＥＮ信号＝Ｌレベルに維持される。この結果、断線検知回路１０５Ｇ，１０５Ｖは動作を開始しないので、電源投入時に電圧ＡＶＣＣが立ち上がるまでの期間では、断線検知信号ＣＭＰＧ，ＣＭＰＶ，ＣＭＰ及び断線検知信号ＣＭＰＢＧ，ＣＭＰＢＶ，ＣＭＰＢが、それぞれの初期値から変化することを防止できる。

【0233】

電圧ＡＶＣＣの立ち上がり後には、ＰＯＲＯＵＴ信号がＨレベルに維持されるので、ＥＮ信号は、実施の形態１又は２と同様に、ＧＮＤ断線又はＶＣＣ断線の発生時にＨレベルからＬレベルに変化する。従って、半導体装置１００Ｆは、実施の形態３に係る１００Ｅと同様に動作することができる。

【0234】

この様に、実施の形態３の変形例に係る半導体装置によれば、実施の形態３での効果に加えて、電源投入時における断線の誤検出を防止することができるので、起動時における動作を安定化することができる。

【0235】

この様に、実施の形態３及びその変形例によれば、半導体装置の外部で出力端子１０３に対してプルアップ抵抗２０１及びプルダウン抵抗２０２のどちらが接続されるかが分からない場合であっても、図２で説明したプルダウン下のＧＮＤ断線時の異常電流、及び、図１７で説明したプルアップ下でのＶＣＣ断線時の異常電流の両方に対処できるように、半導体装置を構成することで汎用性を高めることができる。

【0236】

これに対して、出力端子１０３に対して、プルアップ抵抗２０１が接続される（プルダウン抵抗２０２は接続されない）ことを前提とした回路設計が許容される場合には、実施の形態１又はその変形例に係る半導体装置１００Ａ，１００Ｂを適用することにより、回路素子の削減を図ることができる。同様に、出力端子１０３に対して、プルダウン抵抗２０２が接続される（プルアップ抵抗２０１は接続されない）ことを前提とした路設計が許容される場合には、実施の形態２はその変形例に係る半導体装置１００Ｃ，１００Ｄを適用することにより、回路素子の削減を図ることができる。

【0237】

尚、本実施の形態では、ＧＮＤ断線に対処するための半導体装置１００Ａ，１００Ｂ、及び、ＶＣＣ断線に対処するための半導体装置１００Ｃ，１００Ｄにおいても、出力トランジスタＭＰＯＵＴの出力トランジスタ制御回路１８０Ｐと、出力トランジスタＭＮＯＵＴの出力トランジスタ制御回路１８０Ｎとの両方を配置する構成例を説明した。これにより、断線時及びＧＮＤ断線のいずれにおいても、出力トランジスタＭＰＯＵＴ及びＭＮＯＵＴの両方を強制的にターンオフすることで異常電流の防止効果が高められる。

【0238】

しかしながら、原理的には、ＧＮＤ断線に対しては、出力トランジスタＭＮＯＵＴのターンオフが必須である一方で、出力トランジスタＭＰＯＵＴについてはターンオフしなくても異常電流Ｉａｂｎ１（図２）を防止できる可能性がある。即ち、実施の形態１及びその変形例に係る半導体装置１００Ａ，１００Ｂでは、出力トランジスタ制御回路１８０Ｐの配置を省略することも、原理上は可能である。

【0239】

反対に、ＶＣＣ断線に対しては、出力トランジスタＭＰＯＵＴのターンオフが必須である一方で、出力トランジスタＭＮＯＵＴについてはターンオフしなくても異常電流Ｉａｂｎ２（図１７）を防止できる可能性がある。即ち、実施の形態２及びその変形例に係る半導体装置１００Ｃ，１００Ｄでは、出力トランジスタ制御回路１８０Ｎの配置を省略することも、原理上は可能である。

【0240】

更に、実施の形態１～３及びそれらの変形例では、プルダウントランジスタＭＮＯＧ及びプルアップトランジスタＭＰＯＶによって、「プルダウン機構」及び「プルアップ機構」がそれぞれ構成される例を説明したが、プルダウントランジスタＭＮＯＧ及びプルアップトランジスタＭＰＯＶを配置せずに、「プルダウン機構」及び「プルアップ機構」を構成することも可能である。

【0241】

図３１には、図３に示された半導体装置１００Ａにおける「プルダウン機構」の変形例が示される。

【0242】

図３１の変形例は、図３に示された構成と比較して、出力トランジスタ制御回路１８０Ｎ（図３）に代えて、出力トランジスタ制御回路１８１Ｎが配置される点と、プルダウントランジスタＭＮＯＧ（図３）の配置が省略される点で異なる。

【0243】

出力トランジスタ制御回路１８１Ｎは、Ｎ型のトランジスタＭＮＣ１，ＭＮＣ２に加えて、Ｐ型のトランジスタＭＰＣ３を更に有する点と、トランジスタＭＮＣ１のゲートに、断線検知信号ＣＭＰＧ（図３）に代えて、制御信号ＣＭＰＧＧが入力される点とで、出力トランジスタ制御回路１８０Ｎと異なる。

【0244】

トランジスタＭＰＣ３は、電源ノードＮＰと出力トランジスタＭＮＯＵＴのゲートとの間に接続されるとともに、ゲートには、遅延信号ＣＭＰＢＧＤを入力される。遅延信号ＣＭＰＢＧＤは、遅延信号ＣＭＰＧＤの反転信号であるので、図９において、時刻ｔ３まではＨレベルである一方で、時刻ｔ３以後ではＬレベルに設定される。

【0245】

トランジスタＭＮＣ１のゲートに入力される制御信号ＣＭＰＧＧは、断線検知信号ＣＭＰＧ及び遅延信号ＣＭＰＢＧＤのＡＮＤ（論理積）によって生成される。従って、制御信号ＣＭＰＧＧは、図９の時刻ｔ２～ｔ３間でＨレベルに設定される一方で、その他の期間ではＬレベルに維持される。

【0246】

このため、出力トランジスタ制御回路１８１Ｎは、図９の時刻ｔ２でのＧＮＤ断線の検知に応じて、時刻ｔ２～ｔ３において、トランジスタＭＮＣ１のオンにより、出力トランジスタＭＮＯＵＴをオフする。又、新たに設けられたトランジスタＭＰＣ３は、遅延信号ＣＭＰＢＧＤ（Ｈレベル）により、時刻ｔ３まではオフ状態を維持される。従って、時刻ｔ３までの期間では、出力トランジスタ制御回路１８１Ｎの動作は、出力トランジスタ制御回路１８０Ｎと同じである。

【0247】

時刻ｔ３以降では、出力トランジスタ制御回路１８１Ｎにおいて、トランジスタＭＰＣ３がオンすることで、出力トランジスタＭＮＯＵＴのゲートには、電源ノードＮＰの電圧ＡＶＣＣが入力される。一方で、トランジスタＭＮＣ１がオフされるので、出力トランジスタＭＮＯＵＴは、電圧ＡＶＣＣによって生じたゲート・ソース間電圧によってオンされる。これにより、出力トランジスタＭＮＯＵＴにより、ＧＮＤ断線が生じたＧＮＤノードＮＧを、出力ノードＮｏ及び出力端子１０３を経由して、半導体装置の外部で、基準電圧ノード１１と電気的に接続することができる。即ち、出力トランジスタ制御回路１８１Ｎによって制御される出力トランジスタＭＮＯＵＴを用いて、プルダウントランジスタＭＮＯＧを追加配置することなく、「プルダウン機構」の一実施例を構成することができる。

【0248】

図３２には、図１８に示された半導体装置１００Ｃにおける「プルアップ機構」の変形例が示される。

【0249】

図３２の変形例は、図１８に示された構成と比較して、出力トランジスタ制御回路１８０Ｐ（図１８）に代えて、出力トランジスタ制御回路１８１Ｐが配置される点と、プルアップトランジスタＭＰＯＶ（図１８）の配置が省略される点で異なる。

【0250】

出力トランジスタ制御回路１８１Ｐは、Ｐ型のトランジスタＭＰＣ１，ＭＰＣ２に加えて、Ｎ型のトランジスタＭＮＣ３を更に有する点と、トランジスタＭＰＣ１のゲートに、断線検知信号ＣＭＰＢＶ（図１８）に代えて、制御信号ＣＭＰＶＶが入力される点とで、出力トランジスタ制御回路１８０Ｐと異なる。

【0251】

トランジスタＭＮＣ３は、ＧＮＤノードＮＧと出力トランジスタＭＰＯＵＴのゲートとの間に接続されるとともに、ゲートには、遅延信号ＣＭＰＶＤを入力される。遅延信号ＣＭＰＶＤは、遅延信号ＣＭＰＢＶＤの反転信号であるので、図２４において、時刻ｔ３まではＬレベルである一方で、時刻ｔ３以後ではＨレベルに設定される。

【0252】

トランジスタＭＰＣ１のゲートに入力される制御信号ＣＭＰＶＶは、断線検知信号ＣＭＰＢＶ及び遅延信号ＣＭＰＶＤのＯＲ（論理和）によって生成される。従って、制御信号ＣＭＰＶＶは、図２４の時刻ｔ２～ｔ３間でＬレベルに設定される一方で、その他の期間ではＨレベルに維持される。

【0253】

このため、出力トランジスタ制御回路１８１Ｐは、図２４の時刻ｔ２でのＶＣＣ断線の検知に応じて、時刻ｔ２～ｔ３において、トランジスタＭＰＣ１のオンにより、出力トランジスタＭＰＯＵＴをオフする。又、新たに設けられたトランジスタＭＮＣ３は、遅延信号ＣＭＰＢＶＤ（Ｌレベル）により、時刻ｔ３まではオフ状態を維持される。従って、時刻ｔ３までの期間では、出力トランジスタ制御回路１８１Ｐの動作は、出力トランジスタ制御回路１８０Ｐと同じである。

【0254】

時刻ｔ３以降では、出力トランジスタ制御回路１８１Ｐにおいて、トランジスタＭＮＣ３がオンすることで、出力トランジスタＭＰＯＵＴのゲートには、ＧＮＤノードＮＧの電圧ＡＧＮＤが入力される。一方で、トランジスタＭＰＣ１がオフされるので、出力トランジスタＭＰＯＵＴは、電圧ＡＧＮＤによって生じたゲート・ソース間電圧によってオンされる。これにより、出力トランジスタＭＰＯＵＴにより、ＶＣＣ断線が生じた電源ノードＮＰを、出力ノードＮｏ及び出力端子１０３を経由して、半導体装置の外部で、電源１０と電気的に接続することができる。即ち、出力トランジスタ制御回路１８１Ｐによって制御される出力トランジスタＭＰＯＵＴを用いて、プルアップトランジスタＭＰＯＶを追加配置することなく、「プルアップ機構」の一実施例を構成することができる。

【0255】

又、図１０、図１４、図２５、及び、図２８～図３０の各々においても、配置されている「プルダウン機構」及び「プルアップ機構」の少なくとも一方を、図３１又は図３２の変形例に従って構成することが可能である。

【0256】

尚、本実施の形態では、演算増幅回路１５０の出力段１７０（出力トランジスタＭＰＯＵＴ，ＭＮＯＵＴ）での異常電流への対処を例示したが、本実施の形態は、差動増幅部１６０に限定されない任意の回路ブロックからの出力電圧が出力段１７０に入力される構成に対して適用することが可能である。言い換えると、出力トランジスタＭＰＯＵＴ，ＭＮＯＵＴにゲートに入力される「第１の制御電圧」及び「第２の制御電圧」を発生する、出力段１７０の前段に配置される回路ブロックを特に限定することなく、本実施の形態によるＧＮＤ断線又はＶＣＣ断線に対応するための構成を適用することができる。

【0257】

特に、以上で説明した半導体装置１００Ａ～１００Ｆでは、差動増幅部１６０の出力電圧が出力段１７０に入力されるアナログ出力の構成を例示したが、デジタル出力の半導体装置においても、本実施の形態１～３及びその変形例で説明した構成の適用により、断線発生時における異常電流を防止することが可能である。即ち、出力段１７０の前段には、出力トランジスタＭＰＯＵＴ及びＭＮＯＵＴの各々をオン（電流＞０）又はオフ（電流＝０）するような「第１の制御電圧」及び「第２の制御電圧」を出力する回路ブロックが配置されてもよい。

【0258】

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示による技術的範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0259】

１０ 電源、１１ 基準電圧ノード、１００，１００Ａ～１００Ｆ 半導体装置、１０１ 電源端子、１０２ 接地端子、１０３ 出力端子、１０５Ｇ，１０５Ｖ 断線検知回路、１１０Ｇ，１１０Ｖ バイアス回路、１２０Ｇ，１２０Ｖ コンパレータ、１２５Ｇ，１２５Ｖ フリップフロップ、１３０Ｇ，１３０Ｖ 遅延回路、１５０ 演算増幅回路、１６０ 差動増幅部、１７０ 出力段、１８０Ｎ，１８０Ｐ 出力トランジスタ制御回路、２００ｘ，２００ｙ 回路群、２０１ プルアップ抵抗、２０２ プルダウン抵抗、２０５ 遮断トランジスタ、２０６ 回路素子、ＣＭＰ，ＣＭＰＢ，ＣＭＰＢＧ，ＣＭＰＢＶ，ＣＭＰＧ，ＣＭＰＶ 断線検知信号、ＣＭＰＢＧＤ，ＣＭＰＢＶＤ，ＣＭＰＧＤ，ＣＭＰＶＤ 遅延信号、Ｄｎ，Ｄｐ ボディダイオード、ＧＮＤ 接地電圧、Ｉａｂｎ１，Ｉａｂｎ２ 異常電流、Ｉｔｔｌ トータル電流値（ＩＣ全体）、ＭＮＯＧ プルダウントランジスタ、ＭＮＯＵＴ，ＭＰＯＵＴ 出力トランジスタ、ＭＰＯＶ プルアップトランジスタ、ＮＧ ＧＮＤノード、ＮＰ 電源ノード、Ｎｏ 出力ノード、Ｎｏ１ 反転出力ノード、Ｎｏ２ 非反転出力ノード、Ｔｄ 遅延時間、ＶＩＮＧ，ＶＩＮＶ，ＶＲＥＦＶ，ＶＲＥＶ バイアス電圧、ＶＯＵＴ 出力電圧。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】