特許 7657692 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-28

(45)【発行日】2025-04-07

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H10D 1/47 20250101AFI20250331BHJP

   H10D 89/10 20250101ALI20250331BHJP

   H01L 21/3205 20060101ALI20250331BHJP

   H01L 21/768 20060101ALI20250331BHJP

   H01L 23/522 20060101ALI20250331BHJP

   H01L 23/532 20060101ALI20250331BHJP

【ＦＩ】

H10D1/47 101

H10D89/10 Z

H01L21/88 Z

H01L21/88 M

【請求項の数】 9

(21)【出願番号】P 2021167860

(22)【出願日】2021-10-13

(65)【公開番号】P2023058091

(43)【公開日】2023-04-25

【審査請求日】2024-03-06

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】白石 信仁

【審査官】石川 雄太郎

(56)【参考文献】

【文献】特開２０１７－１４７３８０（ＪＰ，Ａ）

【文献】特開２００４－２８１９６６（ＪＰ，Ａ）

【文献】特開２００８－０４２１０９（ＪＰ，Ａ）

【文献】米国特許出願公開第２００８／００３６０３６（ＵＳ，Ａ１）

【文献】特開２００７－３２４５１７（ＪＰ，Ａ）

【文献】米国特許出願公開第２００７／０２７９２７２（ＵＳ，Ａ１）

【文献】特開２００７－１６５６２２（ＪＰ，Ａ）

【文献】中国特許出願公開第１０７１０４１３４（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／５２２

Ｈ０１Ｌ ２３／５３２

Ｈ１０Ｄ １／４７

Ｈ１０Ｄ ８９／１０

(57)【特許請求の範囲】

【請求項1】

層間絶縁層と、
各々が前記層間絶縁層の上面に接して配置されており、かつ第１方向に互いに間隔を空けて配置されている複数の抵抗層と、
平面視において前記複数の抵抗層と重畳するように、前記複数の抵抗層の上方及び下方の少なくともいずれかに配置されている配線層とを備え、
前記複数の抵抗層は、第１抵抗層と、前記第１抵抗層よりも前記第１方向の幅が狭い第２抵抗層とを含み、
前記第１抵抗層は、平面視において前記配線層と重畳する第１重畳領域を含み、
前記第２抵抗層は、平面視において前記配線層と重畳する第２重畳領域を含み、
前記第２重畳領域の全面積を前記第２抵抗層の前記第１方向の幅で除した値が、前記第１重畳領域の全面積を前記第１抵抗層の前記第１方向の幅で除した値よりも小さく、
前記配線層は、互いに並走する第１配線部と第２配線部とを有し、
前記第１配線部は、前記第１抵抗層及び前記第２抵抗層と平面視において重畳し、
前記第２配線部は、前記第１抵抗層と平面視において重畳し、前記第２抵抗層と平面視において重畳しない、半導体装置。

【請求項2】

平面視において、前記第１抵抗層は、前記第２抵抗層よりも前記複数の抵抗層の平面配置領域の内側に配置されている、請求項１に記載の半導体装置。

【請求項3】

前記第１重畳領域の前記第１方向と直交する第２方向の幅は、前記第２重畳領域の前記第２方向の幅よりも広い、請求項１に記載の半導体装置。

【請求項4】

前記配線層は、前記複数の抵抗層の下方に形成されている、請求項１に記載の半導体装置。

【請求項5】

前記配線層は、前記複数の抵抗層の上方に形成されている、請求項１に記載の半導体装置。

【請求項6】

前記配線層は、前記複数の抵抗層の上方及び下方の双方に形成されている、請求項１に記載の半導体装置。

【請求項7】

前記第１抵抗層及び前記第２抵抗層の各々は、金属を含む材質よりなっている、請求項１に記載の半導体装置。

【請求項8】

前記第１抵抗層及び前記第２抵抗層の各々を構成する材料は、シリコンクロム（ＳｉＣｒ）、炭素が導入されたシリコンクロム（ＳｉＣｒＣ）、ニッケルクロム（ＮｉＣｒ）、窒化チタン（ＴｉＮ）、及び窒化タンタル（ＴａＮ）から成る群から選択される少なくとも１つを含む、請求項７に記載の半導体装置。

【請求項9】

層間絶縁層を形成する工程と、
前記層間絶縁層の上面に接して配置されており、かつ第１方向に互いに間隔を空けて配置されている複数の抵抗層を形成する工程と、
平面視において前記複数の抵抗層と重畳するように、前記複数の抵抗層の上方及び下方の少なくともいずれかに配線層を形成する工程とを備え、
前記複数の抵抗層を形成する工程では、第１抵抗層と、前記第１抵抗層よりも前記第１方向の幅が狭い第２抵抗層とが形成され、
平面視において前記配線層と前記第１抵抗層とが重畳する第１重畳領域の面積の合計値を前記第１抵抗層の前記第１方向の幅で除した値に対して、平面視において前記配線層と前記第２抵抗層とが重畳する第２重畳領域の面積の合計値を前記第２抵抗層の前記第１方向の幅で除した値が小さく、
前記配線層は、互いに並走する第１配線部と第２配線部とを有し、
前記第１配線部は、前記第１抵抗層及び前記第２抵抗層と平面視において重畳し、
前記第２配線部は、前記第１抵抗層と平面視において重畳し、前記第２抵抗層と平面視において重畳しない、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

複数の抵抗素子を備える半導体装置において、配線等のパターンが密に形成されている領域と、当該パターンが疎に形成されている領域とが存在する場合には、パターンが疎に形成された領域の配線の幅がパターンが密に形成された領域の配線の幅よりも細くなる。これは、マイクロローディング効果として知られている。マイクロローディング効果は、各抵抗素子の抵抗値にばらつきを生じさせる。

【0003】

特開平９－３１１４３２号公報（特許文献１）には、回路を構成するパターン（実パターン）が形成されていない外周部に実パターンと同程度のパターン幅を有するダミーパターンが形成されている半導体装置が開示されている。該半導体装置では、ダミーパターンが形成されていない半導体装置と比べて、パターンの疎密の差が低減されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特開平９－３１１４３２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

高精度アナログ回路を備える半導体装置では、当該高精度アナログ回路を構成する複数の抵抗素子の各々の抵抗値のばらつきのさらなる低減が求められている。例えば、デジタルアナログ変換器（ＤＡＣ）を備える半導体装置では、複数の抵抗素子の各々の抵抗値のばらつきが中心値に対して０．２％未満であることが求められている。

【0006】

本発明者らは、上記特許文献１に記載の半導体装置では、ダミーパターンが形成されており回路に使用されない外周部を十分に広く設けなければ、実パターン中の複数の抵抗素子の各々の抵抗値のばらつきがその中心値に対して０．２％よりも大きくなることを確認した。

【0007】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

本開示に係る半導体装置は、層間絶縁層と、各々が前記層間絶縁層の上面に接して配置されている複数の抵抗層と、平面視において複数の抵抗層と重畳するように複数の抵抗層の上方及び下方の少なくともいずれかに配置されている配線層とを備える。複数の抵抗層は、第１抵抗層と、第１抵抗層よりも第１方向の幅が狭い第２抵抗層とを含む。配線層は、平面視において第１抵抗層と重畳する第１重畳領域と、平面視において第２抵抗層と重畳する第２重畳領域とを含む。第２重畳領域の面積の合計値を第２抵抗層の第１方向の幅で除した値が、第１重畳領域の面積の合計値を第１抵抗層の第１方向の幅で除した値よりも小さい。

【発明の効果】

【0009】

本開示によれば、回路に使用されない外周部を削減しながらも、複数の抵抗素子の各々の抵抗値のばらつきが低減されている半導体装置を提供できる。

【図面の簡単な説明】

【0010】

【図1】実施の形態１に係る半導体装置の第１領域及び第２領域を示す平面図である。

【図2】実施の形態１に係る半導体装置の複数の抵抗層及び配線層を示す平面図である。

【図3】図２中の矢印ＩＩＩ－ＩＩＩから視た断面図である。

【図4】図２中の矢印ＩＶ－ＩＶから視た断面図である。

【図5】図２中の矢印Ｖ－Ｖから視た断面図である。

【図6】図２中の矢印ＶＩ－ＶＩから視た断面図である。

【図7】実施の形態１に係る半導体装置の製造方法のフローチャートである。

【図8】実施の形態１に係る半導体装置の製造方法において、第１の工程を説明するための断面図である。

【図9】実施の形態１に係る半導体装置の製造方法において、図８に示される第１の工程後の第２の工程を説明するための断面図である。

【図10】実施の形態１に係る半導体装置の製造方法において、図９に示される第２の工程後の第３の工程を説明するための断面図である。

【図11】実施の形態１に係る半導体装置の製造方法において、図１０に示される第３の工程後の第４の工程を説明するための断面図である。

【図12】実施の形態１に係る半導体装置の製造方法において、図１１に示される第４の工程後の第５の工程を説明するための断面図である。

【図13】比較例１に係る半導体装置の複数の抵抗層及び配線層を示す平面図である。

【図14】比較例１に係る半導体装置において、抵抗層の抵抗値の変動率を説明するための図である。

【図15】互いに並走しておりかつ各々の第２方向Ｙの幅及び各々の第２方向Ｙの間隔が第１方向Ｘにおいて一定である第１配線部及び第２配線部の各々と平面視において重畳する抵抗層の抵抗値が、第１配線部及び第２配線部の第２方向Ｙの間隔に応じて変動することを示すグラフである。

【図16】実施の形態１に係る半導体装置において、抵抗層の抵抗値の変動率を説明するための図である。

【図17】実施の形態２に係る半導体装置の複数の抵抗層及び配線層を示す平面図である。

【図18】図１７中の矢印ＸＶＩＩＩ－ＸＶＩＩＩから視た断面図である。

【図19】図１７中の矢印ＸＩＸ－ＸＩＸから視た断面図である。

【図20】比較例２に係る半導体装置の複数の抵抗層及び配線層を示す平面図である。

【図21】実施の形態３に係る半導体装置の複数の抵抗層及び配線層を示す平面図である。

【図22】図２１中の矢印ＸＸＩＩ－ＸＸＩＩから視た断面図である。

【図23】図２１中の矢印ＸＸＩＩＩ－ＸＸＩＩＩから視た断面図である。

【図24】実施の形態３に係る半導体装置の製造方法のフローチャートである。

【図25】実施の形態４に係る半導体装置の複数の抵抗層及び配線層を示す断面図である。

【発明を実施するための形態】

【0011】

以下、図面を参照して、実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。

【0012】

（実施の形態１）
＜半導体装置の構成＞
実施の形態１に係る半導体装置ＭＣＰ１は、梯子型抵抗回路網を含むデジタルアナログ変換器である。半導体装置ＭＣＰ１には、梯子型抵抗回路網に入力された電圧を分圧するための複数の抵抗素子が形成されている。複数の抵抗素子の各々は、アレイ状に配置されている。

【0013】

図１に示されるように、平面視において、半導体装置ＭＣＰ１は、第１方向Ｘ及び第１方向Ｘと直交する第２方向Ｙに沿って延びている。半導体装置ＭＣＰ１は、第１領域Ｒ１と第２領域Ｒ２とを有している。第１領域Ｒ１は、第１方向Ｘにおいて第２領域Ｒ２よりも内側に配置されている。第１領域Ｒ１は、第１方向Ｘにおいて第２領域Ｒ２と連なっている。第２領域Ｒ２は、例えば、半導体装置ＭＣＰ１において梯子型抵抗回路網を構成する実パターンが形成されている領域の中で、第１方向Ｘの最外周に位置している。半導体装置ＭＣＰ１は、例えばダミーパターンが形成されているダミー領域を有していない。

【0014】

図１及び図２に示されるように、複数の抵抗素子の各々は、第１領域Ｒ１及び第２領域Ｒ２の各々に形成されている。第２領域Ｒ２に形成されている複数の抵抗素子は、第１領域Ｒ１に形成されている複数の抵抗素子と基本的に同等の構造を有している。複数の抵抗素子の各々の抵抗値は、互いに等しい。ここで、複数の抵抗素子の各々の抵抗値が互いに等しいとは、各抵抗素子の抵抗値のばらつきが設計値に対して０．２％以内であることを意味する。第２領域Ｒ２に形成されている複数の抵抗素子の各々の抵抗値は、互いに等しく、かつ第１領域Ｒ１に形成されている複数の抵抗素子の各々の抵抗値と等しい。言い換えると、第１領域Ｒ１に形成されている複数の抵抗素子の各々の抵抗値を基準として、第２領域Ｒ２に形成されている複数の抵抗素子の各々の抵抗値のばらつきは、０．２％以内である。

【0015】

図２～図４に示されるように、半導体装置ＭＣＰ１は、例えば、半導体基板ＳＵＢ、層間絶縁層ＩＮＩ０、配線層ＬＭ１、下層配線層ＬＭ１０、層間絶縁層ＩＮＩ１、複数の抵抗層ＬＲ、層間絶縁層ＩＮＩ２、上層配線層ＬＭ２０、及びパッシベーション膜ＰＶを備えている。配線層ＬＭ１、下層配線層ＬＭ１０、層間絶縁層ＩＮＩ１、複数の抵抗層ＬＲ、層間絶縁層ＩＮＩ２、上層配線層ＬＭ２０、及びパッシベーション膜ＰＶの各々の一部は、第１領域Ｒ１上に形成されている。配線層ＬＭ１、下層配線層ＬＭ１０、層間絶縁層ＩＮＩ１、複数の抵抗層ＬＲ、層間絶縁層ＩＮＩ２、上層配線層ＬＭ２０、及びパッシベーション膜ＰＶの各々の他の一部は、第２領域Ｒ２上に形成されている。

【0016】

層間絶縁層ＩＮＩ０は、半導体基板ＳＵＢの上面上に形成されている。配線層ＬＭ１及び１対の下層配線層ＬＭ１０は、層間絶縁層ＩＮＩ０の上面に接して配置されている。配線層ＬＭ１及び１対の下層配線層ＬＭ１０は、層間絶縁層ＩＮＩ１に埋め込まれている。層間絶縁層ＩＮＩ１は、層間絶縁層ＩＮＩ０の上面に接して配置されている。第１領域Ｒ１及び第２領域Ｒ２の各々上に形成されている層間絶縁層ＩＮＩ１の上面は平坦化されている。複数の抵抗層ＬＲは、層間絶縁層ＩＮＩ１の上面に接して配置されている。抵抗層ＬＲは、層間絶縁層ＩＮＩ２に埋め込まれている。層間絶縁層ＩＮＩ２は、層間絶縁層ＩＮＩ１の上面に接して配置されている。上層配線層ＬＭ２０は、層間絶縁層ＩＮＩ２の上面に接して配置されている。上層配線層ＬＭ２０は、例えばパッシベーション膜ＰＶに埋め込まれている。

【0017】

第１領域Ｒ１及び第２領域Ｒ２の各々において、複数の抵抗素子の各々は、半導体基板ＳＵＢとパッシベーション膜ＰＶとの間に形成されている。複数の抵抗素子の各々は、抵抗層ＬＲと、１対の下層配線層ＬＭ１０と、１対の上層配線層ＬＭ２０と、配線層ＬＭ１とを含む。

【0018】

複数の抵抗層ＬＲの各々は、層間絶縁層ＩＮＩ１の上面に接して配置されている。複数の抵抗素子の各々の抵抗層ＬＲは、第１方向Ｘに互いに間隔を空けて配置されており、かつ第１方向Ｘと直交する第２方向Ｙに沿って延びている。複数の抵抗素子の各々の抵抗層ＬＲは、同一の層に形成されている。異なる観点から言えば、複数の抵抗素子の各々の抵抗層ＬＲは半導体装置の製造方法において同一工程で形成されており、半導体基板ＳＵＢの主面（上面）からの各抵抗層ＬＲの高さは互いに等しい。

【0019】

複数の抵抗層ＬＲの各々の厚みは、例えば１ｎｍ以上２０ｎｍ以下である。好ましくは、複数の抵抗層ＬＲの各々の厚みは、１０ｎｍ以下である。複数の抵抗層ＬＲの各々は、金属を含む材質によりなっている。言い換えると、複数の抵抗層ＬＲの各々は、薄膜金属抵抗である。複数の抵抗層ＬＲの各々を構成する材料は、シリコンクロム（ＳｉＣｒ）、炭素が導入されたシリコンクロム（ＳｉＣｒＣ）、ニッケルクロム（ＮｉＣｒ）、窒化チタン（ＴｉＮ）、及び窒化タンタル（ＴａＮ）から成る群から選択される少なくとも１つを含む。

【0020】

１対の下層配線層ＬＭ１０の各々は、抵抗層ＬＲの第２方向Ｙの両端部の各々とビアＶＡ１を介して電気的に接続されている。１対の上層配線層ＬＭ２０の各々は、１対の下層配線層ＬＭ１０の各々とビアＶＡ２を介して電気的に接続されている。

【0021】

半導体基板ＳＵＢを構成する材料は、任意の半導体材料であればよいが、例えばケイ素（Ｓｉ）を含む。層間絶縁層ＩＮＩ０，ＩＮＩ１，ＩＮＩ２の各々を構成する材料は、電気的絶縁性を有する任意の材料であればよいが、例えば酸化ケイ素（ＳｉＯ₂）又は窒化ケイ素（Ｓｉ₃Ｎ₄）を含む。パッシベーション膜ＰＶを構成する材料は、電気的絶縁性を有する任意の材料であればよいが、例えば窒化ケイ素（Ｓｉ₃Ｎ₄）又はポリイミドを含む。半導体基板ＳＵＢを構成する材料の熱膨張係数は、層間絶縁層ＩＮＩ１を構成する材料の熱膨張係数よりも小さい。下層配線層ＬＭ１０及び上層配線層ＬＭ２０の各々を構成する材料は、導電性を有する任意の材料であればよいが、例えばアルミニウム（Ａｌ）を含む。

【0022】

第１領域Ｒ１に形成されている複数の抵抗素子と第２領域Ｒ２に形成されている複数の抵抗素子とは、各抵抗層ＬＲの第１方向Ｘの幅及び第１方向Ｘの間隔が相違する。

【0023】

図２に示されるように、第１領域Ｒ１に形成されている複数の抵抗素子の各々は、抵抗層として第１抵抗層ＬＲ１を有している。第２領域Ｒ２に形成されている複数の抵抗素子の各々は、抵抗層として第２抵抗層ＬＲ２を有している。複数の第１抵抗層ＬＲ１は、複数の第２抵抗層ＬＲ２よりも第１方向Ｘの内側に配置されている。

【0024】

各第１抵抗層ＬＲ１の第１方向Ｘの幅Ｗ１は、互いに等しい。各第１抵抗層ＬＲ１の第１方向Ｘの間隔Ｄ１は、互いに等しい。各第１抵抗層ＬＲ１の幅Ｗ１及び間隔Ｄ１が等しいとは、隣り合う２つの第１抵抗層ＬＲ１のうち一方の第１抵抗層ＬＲ１の寸法に対する２つの第１抵抗層ＬＲ１の寸法差が０．２％以内であることを意味する。

【0025】

各第２抵抗層ＬＲ２の第１方向Ｘの幅は、第１方向Ｘにおいて外側に向かうにつれて徐々に狭くなっている。つまり、第１方向Ｘにおいて隣り合う２つの第２抵抗層ＬＲ２の各々の第１方向Ｘの幅の差分は、一方の第２抵抗層ＬＲ２の上記幅の０．２％よりも大きい。各第２抵抗層ＬＲ２の第１方向Ｘの間隔は、第１方向Ｘにおいて外側に向かうにつれて徐々に広くなっている。

【0026】

第１方向Ｘにおいて第１抵抗層ＬＲ１と隣り合っている第２抵抗層ＬＲ２１の第１方向Ｘの幅Ｗ２１は、第１抵抗層ＬＲ１の第１方向Ｘの幅Ｗ１よりも狭い。第１方向Ｘにおいて第２抵抗層ＬＲ２１と隣り合っている第２抵抗層ＬＲ２２の第１方向Ｘの幅Ｗ２２は、第２抵抗層ＬＲ２１の第１方向Ｘの幅Ｗ２１よりも狭い。第１方向Ｘにおいて第２抵抗層ＬＲ２２と隣り合っている第２抵抗層ＬＲ２３の第１方向Ｘの幅Ｗ２３は、第２抵抗層ＬＲ２２の第１方向Ｘの幅Ｗ２２よりも狭い。

【0027】

第２抵抗層ＬＲ２１と第２抵抗層ＬＲ２２との間の第１方向Ｘの間隔Ｄ２１は、第１抵抗層ＬＲ１と第２抵抗層ＬＲ２１との間の第１方向Ｘの間隔Ｄ２０よりも広い。第２抵抗層ＬＲ２２と第２抵抗層ＬＲ２３との間の第１方向Ｘの間隔Ｄ２２は、第２抵抗層ＬＲ２１と第２抵抗層ＬＲ２２との間の第１方向Ｘの間隔Ｄ２１よりも広い。なお、間隔Ｄ２０～Ｄ２２及び幅Ｗ２１～Ｗ２３が変動しているとは、比較される２つの第２抵抗層ＬＲ２について、一方の第２抵抗層ＬＲ２の寸法に対する両第２抵抗層ＬＲ２の寸法差が０．１％よりも大きいことを意味する。

【0028】

第１領域Ｒ１では、複数の第１抵抗層ＬＲ１が比較的密に配置されている。第２領域Ｒ２では、複数の第２抵抗層ＬＲ２が比較的疎に配置されている。第２領域Ｒ２の単位面積当たりに複数の第２抵抗層ＬＲ２が占有する面積の合計値は、第１領域Ｒ１の単位面積当たりに複数の第１抵抗層ＬＲ１が占有する面積の合計値よりも小さい。

【0029】

図２～図６に示されるように、配線層ＬＭ１は、平面視において複数の抵抗層ＬＲと重畳するように、複数の抵抗層ＬＲの下方に配置されている。配線層ＬＭ１は、層間絶縁層ＩＮＩ０の上面に接して配置されている。配線層ＬＭ１の厚みは、抵抗層ＬＲの厚みよりも厚い。配線層ＬＭ１は、例えば下層配線層ＬＭ１０と同一の層に形成されている。異なる観点から言えば、配線層ＬＭ１と下層配線層ＬＭ１０とは、半導体装置の製造方法において同一工程で形成されており、半導体基板ＳＵＢの主面（上面）からの高さが互いに等しい。

【0030】

配線層ＬＭ１は、例えば、第１配線部ＬＭ１１、第２配線部ＬＭ１２、第３配線部ＬＭ１３、及び第４配線部ＬＭ１４を含む。第１配線部ＬＭ１１、第２配線部ＬＭ１２、第３配線部ＬＭ１３、及び第４配線部ＬＭ１４の各々は、第１方向Ｘに沿って延びており、かつ第２方向Ｙに間隔を空けて配置されている。言い換えると、第１配線部ＬＭ１１、第２配線部ＬＭ１２、第３配線部ＬＭ１３、及び第４配線部ＬＭ１４の各々は、互いに並走している。第１配線部ＬＭ１１、第２配線部ＬＭ１２、第３配線部ＬＭ１３、及び第４配線部ＬＭ１４の各々の第２方向Ｙの幅Ｗ３は、例えば互いに等しい。

【0031】

第１配線部ＬＭ１１、第３配線部ＬＭ１３、第４配線部ＬＭ１４、及び第２配線部ＬＭ１２は、例えば第２方向Ｙにおいて上記記載順に並んで配置されている。第１配線部ＬＭ１１と第３配線部ＬＭ１３との間の第２方向Ｙの間隔、第３配線部ＬＭ１３と第４配線部ＬＭ１４との間の第２方向Ｙの間隔、及び第４配線部ＬＭ１４と第２配線部ＬＭ１２との間の第２方向Ｙの間隔は、互いに等しい。上記間隔は、例えば上記幅Ｗ３と等しい。

【0032】

配線層ＬＭ１は、例えば、第１配線部ＬＭ１１、第２配線部ＬＭ１２、第３配線部ＬＭ１３、及び第４配線部ＬＭ１４から成る１組の配線パターンを、複数組含む。複数組の配線パターンは、第２方向Ｙに並んで配置されている。配線層ＬＭ１は、例えば２組の上記配線パターンと、１つの第１配線部ＬＭ１１とを含む。

【0033】

第１配線部ＬＭ１１は、複数の第１抵抗層ＬＲ１及び複数の第２抵抗層ＬＲ２１，ＬＲ２２，ＬＲ２３の各々と平面視において重畳している。第１配線部ＬＭ１１は、平面視において複数の第１抵抗層ＬＲ１の各々と重畳する複数の第３重畳領域、平面視において第２抵抗層ＬＲ２１と重畳する第４重畳領域、平面視において第２抵抗層ＬＲ２２と重畳する第５重畳領域、及び平面視において第２抵抗層ＬＲ２３と重畳する第６重畳領域を含む。

【0034】

第２配線部ＬＭ１２は、複数の第１抵抗層ＬＲ１の各々と平面視において重畳している。第２配線部ＬＭ１２は、平面視において複数の第１抵抗層ＬＲ１のいずれかと重畳する複数の第３重畳領域を含む。第２配線部ＬＭ１２は、複数の第２抵抗層ＬＲ２１，ＬＲ２２，ＬＲ２３の各々とは平面視において重畳していない。第２配線部ＬＭ１２は、平面視において複数の第２抵抗層ＬＲ２１，ＬＲ２２，ＬＲ２３の各々と重畳する領域を含まない。

【0035】

第３配線部ＬＭ１３は、複数の第１抵抗層ＬＲ１、第２抵抗層ＬＲ２１、及び第２抵抗層ＬＲ２２の各々と平面視において重畳している。第３配線部ＬＭ１３は、平面視において複数の第１抵抗層ＬＲ１のいずれかと重畳する複数の第３重畳領域、平面視において第２抵抗層ＬＲ２１と重畳する第４重畳領域、及び平面視において第２抵抗層ＬＲ２２と重畳する第５重畳領域を含む。第３配線部ＬＭ１３は、第２抵抗層ＬＲ２３とは平面視において重畳していない。第３配線部ＬＭ１３は、平面視において第２抵抗層ＬＲ２３と重畳する領域を含まない。

【0036】

第４配線部ＬＭ１４は、複数の第１抵抗層ＬＲ１及び第２抵抗層ＬＲ２１の各々と平面視において重畳している。第４配線部ＬＭ１４は、平面視において複数の第１抵抗層ＬＲ１のいずれかと重畳する複数の第３重畳領域と、平面視において第２抵抗層ＬＲ２１と重畳する第４重畳領域とを含む。第４配線部ＬＭ１４は、第２抵抗層ＬＲ２２及び第２抵抗層ＬＲ２３の各々とは平面視において重畳していない。第４配線部ＬＭ１４は、平面視において第２抵抗層ＬＲ２２及び第２抵抗層ＬＲ２３の各々と重畳する領域を含まない。

【0037】

異なる観点から言えば、複数の第１抵抗層ＬＲ１の各々は、平面視において第１配線部ＬＭ１１、第２配線部ＬＭ１２、第３配線部ＬＭ１３、及び第４配線部ＬＭ１４の各々の上記第３重畳領域と重畳する複数の第１重畳領域ＯＶＬ１を有している。１つの第１重畳領域ＯＶＬ１は、平面視において１つの上記第３重畳領域と重畳する。各第１重畳領域ＯＶＬ１の第１方向Ｘの幅は、各第１抵抗層ＬＲ１の第１方向Ｘの幅と等しい。各第１重畳領域ＯＶＬ１の第２方向Ｙの幅は、第１配線部ＬＭ１１、第２配線部ＬＭ１２、第３配線部ＬＭ１３、及び第４配線部ＬＭ１４の各々の第２方向Ｙの幅と等しい。各第１重畳領域ＯＶＬ１の第２方向Ｙの間隔は、第１配線部ＬＭ１１と第３配線部ＬＭ１３との間、第３配線部ＬＭ１３と第４配線部ＬＭ１４との間、第４配線部ＬＭ１４と第２配線部ＬＭ１２との間、及び第２配線部ＬＭ１２と第１配線部ＬＭ１１との間、の各々の第２方向Ｙの間隔と等しい。

【0038】

第２抵抗層ＬＲ２１は、平面視において第１配線部ＬＭ１１、第３配線部ＬＭ１３及び第４配線部ＬＭ１４の各々の上記第４重畳領域と重畳する複数の第２重畳領域ＯＶＬ２１を有している。１つの第２重畳領域ＯＶＬ２１は、平面視において１つの上記第４重畳領域と重畳する。第２抵抗層ＬＲ２１は、平面視において第２配線部ＬＭ１２と重畳する領域を有していない。各第２重畳領域ＯＶＬ２１の第１方向Ｘの幅は、第２抵抗層ＬＲ２１の第１方向Ｘの幅と等しい。各第２重畳領域ＯＶＬ２１の第２方向Ｙの幅は、第１配線部ＬＭ１１、第２配線部ＬＭ１２、及び第３配線部ＬＭ１３の各々の第２方向Ｙの幅と等しい。

【0039】

各第２重畳領域ＯＶＬ２１の第２方向Ｙの間隔の最大値Ｌ１（第２重畳領域ＯＶＬ２１間に位置し平面視において配線層ＬＭ１と重畳していない非重畳領域の第２方向Ｙの最大長さ）は、各第１重畳領域ＯＶＬ１の第２方向Ｙの間隔Ｌ０よりも長い。上記最大値Ｌ１は、第２配線部ＬＭ１２を挟むように配置された第４配線部ＬＭ１４と第１配線部ＬＭ１１との間の第２方向Ｙの距離に等しい。各第２重畳領域ＯＶＬ２１の第２方向Ｙの間隔の最小値は、第１配線部ＬＭ１１と第３配線部ＬＭ１３との間、第３配線部ＬＭ１３と第４配線部ＬＭ１４との間、第４配線部ＬＭ１４と第２配線部ＬＭ１２との間、及び第２配線部ＬＭ１２と第１配線部ＬＭ１１との間、の各々の第２方向Ｙの間隔と等しい。

【0040】

第２抵抗層ＬＲ２２は、平面視において第１配線部ＬＭ１１及び第３配線部ＬＭ１３の各々の上記第５重畳領域と重畳する第２重畳領域ＯＶＬ２２を有している。１つの第２重畳領域ＯＶＬ２２は、平面視において１つの上記第５重畳領域と重畳する。第２抵抗層ＬＲ２２は、平面視において第２配線部ＬＭ１２及び第４配線部ＬＭ１４の各々と重畳する領域を有していない。各第２重畳領域ＯＶＬ２２の第１方向Ｘの幅は、第２抵抗層ＬＲ２２の第１方向Ｘの幅と等しい。各第２重畳領域ＯＶＬ２２の第２方向Ｙの幅は、第１配線部ＬＭ１１及び第２配線部ＬＭ１２の各々の第２方向Ｙの幅と等しい。

【0041】

各第２重畳領域ＯＶＬ２２の第２方向Ｙの間隔の最大値Ｌ２（第２重畳領域ＯＶＬ２２間に位置し平面視において配線層ＬＭ１と重畳していない非重畳領域の第２方向Ｙの最大長さ）は、上記最大値Ｌ１よりも長い。上記最大値Ｌ２は、第２配線部ＬＭ１２及び第４配線部ＬＭ１４を挟むように配置された第３配線部ＬＭ１３と第１配線部ＬＭ１１との間の第２方向Ｙの距離に等しい。各第２重畳領域ＯＶＬ２２の第２方向Ｙの間隔の最小値は、第１配線部ＬＭ１１と第３配線部ＬＭ１３との間、第３配線部ＬＭ１３と第４配線部ＬＭ１４との間、第４配線部ＬＭ１４と第２配線部ＬＭ１２との間、及び第２配線部ＬＭ１２と第１配線部ＬＭ１１との間、の各々の第２方向Ｙの間隔と等しい。

【0042】

第２抵抗層ＬＲ２３は、平面視において第１配線部ＬＭ１１の上記第６重畳領域と重畳する第２重畳領域ＯＶＬ２３を有している。第２抵抗層ＬＲ２３は、平面視において第２配線部ＬＭ１２、第３配線部ＬＭ１３、及び第４配線部ＬＭ１４の各々と重畳する領域を有していない。

【0043】

各第２重畳領域ＯＶＬ２３の第１方向Ｘの幅は、第２抵抗層ＬＲ２３の第１方向Ｘの幅と等しい。各第２重畳領域ＯＶＬ２３の第２方向Ｙの幅は、第１配線部ＬＭ１１の第２方向Ｙの幅Ｗ３と等しい。各第２重畳領域ＯＶＬ２３の第２方向Ｙの間隔の最大値Ｌ３（第２重畳領域ＯＶＬ２３間に位置し平面視において配線層ＬＭ１と重畳していない非重畳領域の第２方向Ｙの最大長さ）は、上記最大値Ｌ２よりも長い。上記最大値Ｌ３は、第２配線部ＬＭ１２、第３配線部、及び第４配線部ＬＭ１４を挟むように配置された第１配線部ＬＭ１１と第１配線部ＬＭ１１との間の第２方向Ｙの距離に等しい。各第２重畳領域ＯＶＬ２３の第２方向Ｙの間隔の最小値は、第１配線部ＬＭ１１と第３配線部ＬＭ１３との間、第３配線部ＬＭ１３と第４配線部ＬＭ１４との間、第４配線部ＬＭ１４と第２配線部ＬＭ１２との間、及び第２配線部ＬＭ１２と第１配線部ＬＭ１１との間、の各々の第２方向Ｙの間隔と等しい。

【0044】

各第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値は、各第１抵抗層ＬＲ１の複数の第１重畳領域ＯＶＬ１の各面積の合計値よりも小さい。各第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値は、当該第２抵抗層ＬＲ２の第１方向Ｘの位置に応じて異なっている。第１方向Ｘにおいて相対的に外側に位置する第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値は、第１方向Ｘにおいて相対的に内側に位置する第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値より小さい。第１方向Ｘの最も外側に配置されている第２抵抗層ＬＲ２上の第２重畳領域の面積の合計値は、各第２抵抗層ＬＲ２上の第２重畳領域の面積の合計値のうち最小である。

【0045】

各第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値を該第２抵抗層ＬＲ２の第１方向Ｘの幅で除した値は、各第１抵抗層ＬＲ１の複数の第１重畳領域ＯＶＬ１の各面積の合計値を該第１抵抗層ＬＲ１の第１方向Ｘの幅で除した値よりも小さい。第１方向Ｘにおいて相対的に外側に位置する第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値を当該第２抵抗層ＬＲ２の第１方向Ｘの幅で除した値は、第１方向Ｘにおいて相対的に内側に位置する第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値を当該第２抵抗層ＬＲ２の第１方向Ｘの幅で除した値より小さい。第１方向Ｘの最も外側に配置されている第２抵抗層ＬＲ２上の第２重畳領域の面積の合計値を当該第２抵抗層ＬＲ２の第１方向Ｘの幅で除した値は、各第２抵抗層ＬＲ２上の第２重畳領域の面積の合計値を当該第２抵抗層ＬＲ２の第１方向Ｘの幅で除した値のうち最小である。

【0046】

各第２抵抗層ＬＲ２の複数の第２重畳領域の各々が単位面積に占める比率（データ率）は、各第１抵抗層ＬＲ１の複数の第１重畳領域ＯＶＬ１の各々が単位面積に占める比率よりも低い。第１方向Ｘにおいて相対的に外側に位置する第２抵抗層ＬＲ２の複数の第２重畳領域の各々が単位面積に占める比率は、第１方向Ｘにおいて相対的に内側に位置する第２抵抗層ＬＲ２の複数の第２重畳領域ＯＶＬ２の各々が単位面積に占める比率よりも低い。第１方向Ｘの最も外側に配置されている第２抵抗層ＬＲ２上の第２重畳領域の各々が単位面積に占める比率は、各第２抵抗層ＬＲ２上の第２重畳領域の各々が単位面積に占める比率のうち最小である。

【0047】

第２抵抗層ＬＲ２１の複数の第２重畳領域ＯＶＬ２１の各面積の合計値（全面積）は、１つの第１抵抗層ＬＲ１の複数の第１重畳領域ＯＶＬ１の各面積の合計値よりも小さい。第２抵抗層ＬＲ２１の複数の第２重畳領域ＯＶＬ２１の面積の合計値を第２抵抗層ＬＲ２１の第１方向Ｘの幅Ｗ２１で除した値（第２の値）は、第１抵抗層ＬＲ１の複数の第１重畳領域ＯＶＬ１の面積の合計値を第１抵抗層ＬＲ１の第１方向Ｘの幅Ｗ１で除した値（第１の値）よりも小さい。

【0048】

第２抵抗層ＬＲ２２の複数の第２重畳領域ＯＶＬ２２の各面積の合計値は、第２抵抗層ＬＲ２１の複数の第２重畳領域ＯＶＬ２１の各面積の合計値よりも小さい。第２抵抗層ＬＲ２２の複数の第２重畳領域ＯＶＬ２２の各面積の合計値を第２抵抗層ＬＲ２２の第１方向Ｘの幅Ｗ２２で除した値（第３の値）は、上記第１の値及び上記第２の値の各々よりも小さい。

【0049】

第２抵抗層ＬＲ２３の複数の第２重畳領域ＯＶＬ２３の各面積の合計値は、第２抵抗層ＬＲ２２の複数の第２重畳領域ＯＶＬ２２の各面積の合計値よりも小さい。第２抵抗層ＬＲ２３の複数の第２重畳領域ＯＶＬ２３の面積の合計値を第２抵抗層ＬＲ２２の第１方向Ｘの幅Ｗ２２で除した値（第４の値）は、上記第１の値、上記第２の値、及び上記第３の値の各々よりも小さい。

【0050】

＜半導体装置の製造方法＞
図７に示されるように、半導体装置ＭＣＰ１の製造方法は、第１に、半導体基板ＳＵＢが準備される（工程（Ｓ１０））。工程（Ｓ１０）では、層間絶縁層ＩＮＩ０が上面上に形成されている半導体基板ＳＵＢが準備される。

【0051】

第２に、半導体基板ＳＵＢ上に配線層ＬＭ１及び下層配線層ＬＭ１０が形成される（工程（Ｓ２０））。工程（Ｓ２０）では、第１に、金属膜が層間絶縁層ＩＮＩ０の上面上に成膜される。第２に、金属膜が写真製版によりパターニングされる。これにより、図８に示されるように、配線層ＬＭ１及び下層配線層ＬＭ１０の各々が金属膜から形成される。なお、図８～図１２では、半導体基板ＳＵＢ及び層間絶縁層ＩＮＩ０の図示が省略されている。

【0052】

第３に、配線層ＬＭ１及び下層配線層ＬＭ１０上に層間絶縁層ＩＮＩ１及びビアＶＡ１が形成される（工程（Ｓ３０））。工程（Ｓ３０）では、第１に、層間絶縁膜が層間絶縁層ＩＮＩ０、配線層ＬＭ１、及び下層配線層ＬＭ１０上に成膜される。第２に、層間絶縁膜に対して平坦化処理が行われる。平坦化処理は、例えば化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）である。第３に、層間絶縁膜内にコンタクトホールが形成される。コンタクトホールは、下層配線層ＬＭ１０の一部を開口するように形成される。第４に、導電膜がコンタクトホールの内部を埋め込むように成膜される。導電膜を構成する材料は、例えばタングステン（Ｗ）を含む。第５に、導電膜の一部及び層間絶縁膜の一部がＣＭＰにより除去される。このようにして、図９に示されるように、層間絶縁層ＩＮＩ１が層間絶縁膜から形成され、かつビアＶＡ１が導電膜から形成される。本工程（Ｓ３０）での配線層ＬＭ１の寸法は、工程（４０）において見込まれる抵抗層ＬＲの寸法ばらつきの推測値に基づいて、設定される。抵抗層ＬＲの寸法ばらつきの推測値は、予備実験等から求められる。

【0053】

第４に、層間絶縁層ＩＮＩ１及びビアＶＡ１上に抵抗層ＬＲが形成される（工程（Ｓ４０））。工程（Ｓ４０）では、第１に、金属抵抗薄膜が層間絶縁層ＩＮＩ１及びビアＶＡ１上に成膜される。第２に、金属抵抗薄膜が写真製版によりパターニングされる。具体的には、光学マスク（レチクル）を用いて感光性薄膜を露光・現像することにより、抵抗層をパターニングするためのマスクパターンを形成する。次に、当該マスクパターンをエッチングマスクとして、マスクパターンの開口部に露出している金属薄膜抵抗が除去される。

【0054】

光学マスクにおいて、複数の抵抗層ＬＲを形成するためのパターンの寸法は互いに等しい。他方、感光性薄膜の厚みは、第１方向Ｘにおいて外側に向かうにつれて厚くなる。この感光性薄膜の厚みが第１方向Ｘにおいて微小に変動することに起因して、マスクパターンの各開口部の面積比率は第１方向Ｘにおいて外側に向かうにつれて低くなる。そのため、第２領域Ｒ２上での抵抗層のエッチング速度が第１領域Ｒ１上での抵抗層のエッチング速度より上昇し、さらに第２領域Ｒ２上での抵抗層のエッチング速度は第１方向Ｘにおいて外側に向かうにつれて上昇する（マイクロローディング効果）。

【0055】

これにより、図１０に示されるように、金属抵抗薄膜から複数の第１抵抗層ＬＲ１及び複数の第２抵抗層ＬＲ２が形成される。上述した各第２抵抗層ＬＲ２の第１方向Ｘの幅及び間隔の変動は、上記マイクロローディング効果により生じている。

【0056】

第５に、抵抗層ＬＲ上に層間絶縁層ＩＮＩ２及びビアＶＡ２が形成される（工程（Ｓ５０））。工程（Ｓ５０）では、第１に、層間絶縁膜が層間絶縁層ＩＮＩ１及び複数の第１抵抗層ＬＲ１及び複数の第２抵抗層ＬＲ２上に成膜される。第２に、層間絶縁膜に対して平坦化処理が行われる。平坦化処理は、例えば化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）である。第３に、層間絶縁膜内にコンタクトホールが形成される。コンタクトホールは、下層配線層ＬＭ１０の他の一部を開口するように形成される。第４に、導電膜がコンタクトホールの内部を埋め込むように成膜される。導電膜を構成する材料は、例えばタングステン（Ｗ）を含む。第５に、導電膜の一部及び層間絶縁膜の一部がＣＭＰにより除去される。このようにして、図１１に示されるように、層間絶縁層ＩＮＩ２が層間絶縁膜から形成され、かつビアＶＡ２が導電膜から形成される。

【0057】

第６に、層間絶縁層ＩＮＩ２及びビアＶＡ２上に上層配線層ＬＭ２０が形成される（工程（Ｓ６０））。工程（Ｓ６０）では、第１に、金属膜が層間絶縁層ＩＮＩ２及びビアＶＡ２の上面上に成膜される。第２に、金属膜が写真製版によりパターニングされる。これにより、上層配線層ＬＭ２０が金属膜から形成される。

【0058】

第７に、上層配線層ＬＭ２０上にパッシベーション膜ＰＶが形成される（工程（Ｓ７０））。工程（Ｓ７０）では、第１に、パッシベーション膜ＰＶが層間絶縁層ＩＮＩ２及び上層配線層ＬＭ２０の上面上に成膜される。このようにして、図１２に示されるように、複数の抵抗素子が半導体基板とパッシベーション膜ＰＶとの間に形成される。

【0059】

＜半導体装置の効果＞
半導体装置ＭＣＰ１の効果を、図１３に示される比較例１に係る半導体装置との対比に基づいて説明する。

【0060】

図１３に示される比較例１に係る半導体装置では、半導体装置ＭＣＰ１と同様に、マイクロローディング効果により各第２抵抗層ＬＲ２の第１方向Ｘの幅は各第１抵抗層ＬＲ１の第１方向Ｘの幅よりも狭く、各第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値が各第１抵抗層ＬＲ１の複数の第１重畳領域ＯＶＬ１の各面積の合計値よりも小さくなる。他方、比較例１に係る半導体装置は、各第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値を該第２抵抗層ＬＲ２の第１方向Ｘの幅で除した値が、各第１抵抗層ＬＲ１の複数の第１重畳領域ＯＶＬ１の各面積の合計値を該第１抵抗層ＬＲ１の第１方向の幅で除した値と等しい点で、半導体装置ＭＣＰ１とは異なる。

【0061】

図１３に示される比較例１では、マイクロローディング効果に起因して、第２抵抗層ＬＲ２の抵抗値は第１抵抗層ＬＲ１の抵抗値よりも高くなり、その上昇率は０．２％よりも大きくなる（図１４参照）。そのため、各抵抗素子の抵抗値の変動率の許容値が０．２％以内である半導体装置では、第１領域を広げて抵抗値の変動率が０．２％以内に収まっている抵抗素子数を確保するとともに第２領域Ｒ２をダミー領域とする必要があり、半導体装置の平面寸法を小さくすることは困難である。

【0062】

本発明者らは、抵抗層と配線層との重畳領域の面積の合計値を該抵抗層の幅で除した値が小さいほど該抵抗層の抵抗値が減少することを実験的に確認した。

【0063】

図１５は、複数の配線層ＬＭ１の第２方向Ｙの間隔のみが互いに異なる抵抗素子１～４を比較したときに、抵抗素子１～４中の１つの抵抗層ＬＲの抵抗値が複数の配線層ＬＭ１の第２方向Ｙの間隔に応じて変動していたことを示すグラフである。図１５の横軸は複数の配線層ＬＭ１の第２方向Ｙの間隔（単位：μｍ）を示し、図１５の縦軸は抵抗素子１の抵抗値を基準としたときの抵抗素子１～４中の抵抗値の変動率（単位％）を示す。各抵抗素子の複数の配線層ＬＭ１の各々の第２方向Ｙの幅は、０．５μｍとした。各抵抗素子の複数の配線層ＬＭ１の各々の第１方向Ｘの長さは５μｍ以上とした。各抵抗素子の抵抗層ＬＲの各々の第１方向Ｘの幅は５μｍ、抵抗層ＬＲの第２方向Ｙの長さは２５μｍとした。抵抗素子１の複数の配線層ＬＭ１の第２方向Ｙの間隔は０．５μｍ、抵抗素子２の上記間隔は１．０μｍ、抵抗素子３の上記間隔は２．０μｍ、抵抗素子４の上記間隔は４．０μｍとした。抵抗素子１のデータ率は５０％、抵抗素子２のデータ率は３３％、抵抗素子３のデータ率は２０％、抵抗素子４のデータ率は１１％とした。抵抗素子１～４では、複数の配線層ＬＭ１の第２方向Ｙの間隔が長いほど、抵抗層ＬＲと配線層ＬＭ１との重畳領域間の距離が長くなり、抵抗層ＬＲと配線層ＬＭ１との重畳領域の面積の合計値を該抵抗層ＬＲの幅で除した値が小さくなる。図１５に示されるように、複数の配線層ＬＭ１の第２方向Ｙの間隔が長くなり、抵抗層ＬＲと配線層ＬＭ１との重畳領域の面積の合計値を該抵抗層ＬＲの幅で除した値が小さくなるほど、抵抗値は減少した。

【0064】

上記結果は、以下のように説明される。薄膜金属抵抗である抵抗層ＬＲの抵抗値は、抵抗層ＬＲに加えられる応力が大きいほど、減少する。抵抗層ＬＲに加えられる応力は、例えば半導体基板ＳＵＢ上に層間絶縁層ＩＮＩ２又はパッシベーション膜ＰＶを成膜する工程等において、半導体基板ＳＵＢと層間絶縁層ＩＮＩ２又はパッシベーション膜ＰＶとの熱膨張係数の差に起因して発生する。平面視において抵抗層ＬＲと重畳するように配置されている配線層ＬＭ１は、層間絶縁層ＩＮＩ１を介して抵抗層ＬＲに加えられる応力を緩衝する。そのため、抵抗層ＬＲと配線層ＬＭ１との重畳領域の面積の合計値を該抵抗層ＬＲの幅で除した値が小さくなるほど、該抵抗層ＬＲに加えられる応力は大きくなり、抵抗層ＬＲの抵抗値が減少しやすくなる。

【0065】

以上に基づいて、半導体装置ＭＣＰ１では、各第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値を該第２抵抗層ＬＲ２の第１方向Ｘの幅で除した値は、各第１抵抗層ＬＲ１の複数の第１重畳領域ＯＶＬ１の各面積の合計値を該第１抵抗層ＬＲ１の第１方向Ｘの幅で除した値よりも小さくされている。これにより、半導体装置ＭＣＰ１では、相対的に幅が狭い第２抵抗層ＬＲ２に加えられる応力は、相対的に幅が広い第１抵抗層ＬＲ１よりも大きくなる。その結果、当該応力に起因した第２抵抗層ＬＲ２の抵抗値の減少率は第１抵抗層ＬＲ１の抵抗値の減少率と比べて大きくなり、第１抵抗層ＬＲ１と第２抵抗層ＬＲ２との間で第１方向Ｘの幅の相違に起因した抵抗値のばらつきが低減され得る。つまり、半導体装置ＭＣＰ１では、回路に使用されない外周部（ダミー領域）を設けることなく、第１領域Ｒ１及び第２領域Ｒ２の各々において抵抗層ＬＲの抵抗値のばらつきが比較例１に係る半導体装置と比べて低減され得る。

【0066】

さらに本発明者らは、複数の配線層ＬＭ１の第２方向Ｙの間隔を数百ｎｍのオーダーで調整する（上記データ率を１０％程度のオーダーで調整する）ことにより、抵抗層ＬＲの抵抗値の減少率を１％程度の範囲内において０．２％程度のオーダーで調整し得ることを確認した（図１５参照）。マイクロローディング効果に起因した抵抗層の抵抗値の上昇率は０．２％以上０．６％以下程度である。つまり、半導体装置ＭＣＰ１では、マイクロローディング効果に起因した抵抗値の上昇率を相殺するように、抵抗層ＬＲの抵抗値の減少率が容易に調整され得る。

【0067】

また、半導体装置ＭＣＰ１では、各抵抗層ＬＲの抵抗値の減少率の調整精度が、各抵抗層ＬＲの第１方向Ｘの幅及び間隔の大きさに依存しない。例えば各抵抗層ＬＲの第１方向Ｘの幅及び間隔が１００ｎｍ未満とされた場合にも、上記データ率を１０％程度のオーダーで調整することは比較的容易である。抵抗素子の微細化が進められているが、半導体装置ＭＣＰ１はさらに微細化された抵抗素子についてもその抵抗値のばらつきを低減し得る。

【0068】

また、半導体装置ＭＣＰ１では、複数の第２抵抗層ＬＲ２の各々が複数の第１抵抗層ＬＲ１の各々よりも外側に配置されており、かつ第１方向Ｘにおいて相対的に外側に位置する第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値は、第１方向Ｘにおいて相対的に内側に位置する第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値より小さい。そのため、図１６の直線Ｃで示されるように、半導体装置ＭＣＰ１では、配線層ＬＭ１による抵抗層ＬＲへの応力を緩衝する効果に起因した抵抗値の減少傾向Ｂが、マイクロローディング効果に起因した抵抗値の上昇傾向Ａをより効果的に打ち消し得る。

【0069】

半導体装置ＭＣＰ１では、配線層ＬＭ１が第１配線部ＬＭ１１、第２配線部ＬＭ１２、第３配線部ＬＭ１３、及び第４配線部ＬＭ１４を有している。半導体装置ＭＣＰ１では、第１重畳領域及び第２重畳領域の各々の面積の合計値は、各配線部の第１方向Ｘの長さ及び第２方向Ｙの間隔によって調整され得る。各配線部の第１方向Ｘの長さについては、各配線部が各第２抵抗層ＬＲ２と重畳するか否かを調整すれば十分であるため、第２抵抗層ＬＲ２の第１方向Ｘの間隔と同程度の数百ｎｍのオーダーで調整すれば足りる。また、上述のように、半導体装置ＭＣＰ１では各配線部の第２方向Ｙの間隔を数百ｎｍのオーダーで調整することにより、各抵抗層の抵抗値を０．１％のオーダーで調整し得る。そのため、半導体装置ＭＣＰ１では、第１領域Ｒ１及び第２領域Ｒ２の各々において抵抗層ＬＲの抵抗値のばらつきが比較的容易に低減され得る。

【0070】

半導体装置ＭＣＰ１では、配線層ＬＭ１が複数の抵抗層ＬＲの下方に形成されている。この場合、配線層ＬＭ１は、下層配線層ＬＭ１０を形成する工程において下層配線層ＬＭ１０と同時に形成され得る。つまり、半導体装置ＭＣＰ１は、下層配線層を備える従来の半導体装置に対して工数の増大を伴うことなく製造され得る。

【0071】

第１抵抗層ＬＲ１及び第２抵抗層ＬＲ２は薄膜金属抵抗であるため、応力が加えられることによりその抵抗値が減少する。第１抵抗層ＬＲ１及び第２抵抗層ＬＲ２の各々を構成する材料は、シリコンクロム（ＳｉＣｒ）、炭素が導入されたシリコンクロム（ＳｉＣｒＣ）、ニッケルクロム（ＮｉＣｒ）、窒化チタン（ＴｉＮ）、及び窒化タンタル（ＴａＮ）から成る群から選択される少なくとも１つを含む。上記材料は、比較的容易に加工され得る。

【0072】

半導体装置ＭＣＰ１の製造方法によれば、各配線部の第１方向Ｘの長さ及び第２方向Ｙの間隔を数百ｎｍのオーダーで調整することにより、半導体装置ＭＣＰ１を容易に製造できる。

【0073】

（実施の形態２）
図１７～図１９に示されるように、実施の形態２に係る半導体装置ＭＣＰ２は、実施の形態１に係る半導体装置ＭＣＰ１と基本的に同様の構成を備えるが、第１重畳領域ＯＶＬ１の第２方向Ｙの幅Ｗ４が第２重畳領域ＯＶＬ２１の第２方向Ｙの幅Ｗ５よりも広い点で、半導体装置ＭＣＰ１とは異なる。以下では、半導体装置ＭＣＰ２が半導体装置ＭＣＰ１とは異なる点を主に説明する。なお、図１８及び図１９では、半導体基板ＳＵＢ及び層間絶縁層ＩＮＩ０の図示が省略されている。

【0074】

配線層ＬＭ１は、例えば複数の第５配線部ＬＭ１５を含む。第５配線部ＬＭ１５の第２方向Ｙの幅は、第１方向Ｘにおいて外側に向かうにつれて段階的に狭くなっている。

【0075】

複数の第５配線部ＬＭ１５の各々は、例えば、第１部分ＬＭ１５１、第２部分ＬＭ１５２、第３部分ＬＭ１５３、および第４部分ＬＭ１５４を有している。第１部分ＬＭ１５１は、平面視において複数の第１抵抗層ＬＲ１と重畳している。第２部分ＬＭ１５２は、平面視において第２抵抗層ＬＲ２１と重畳している。第３部分ＬＭ１５３は、平面視において第２抵抗層ＬＲ２２と重畳している。第４部分ＬＭ１５４は、平面視において第２抵抗層ＬＲ２３と重畳している。複数の第５配線部ＬＭ１５の各々において、第１部分ＬＭ１５１、第２部分ＬＭ１５２、第３部分ＬＭ１５３、および第４部分ＬＭ１５４の各々の第１方向Ｘの幅は、上記記載順に狭くなっている。

【0076】

複数の第１抵抗層ＬＲ１の各々は、平面視において各第５配線部ＬＭ１５の第１部分ＬＭ１５１と重畳する第１重畳領域ＯＶＬ１を含む。第２抵抗層ＬＲ２１は、平面視において各第５配線部ＬＭ１５の第２部分ＬＭ１５２と重畳する複数の第２重畳領域ＯＶＬ２１を含む。第２抵抗層ＬＲ２２は、平面視において第５配線部ＬＭ１５の第３部分ＬＭ１５３と重畳する第２重畳領域ＯＶＬ２２を含む。第２抵抗層ＬＲ２３は、平面視において第５配線部ＬＭ１５の第４部分ＬＭ１５４と重畳する第２重畳領域ＯＶＬ２３を含む。

【0077】

各第１重畳領域ＯＶＬ１の第２方向Ｙの幅Ｗ４は、複数の第５配線部ＬＭ１５の各第１部分ＬＭ１５１の第２方向Ｙの幅と等しい。各第２重畳領域ＯＶＬ２１の第２方向Ｙの幅Ｗ５は、複数の第５配線部ＬＭ１５の各第２部分ＬＭ１５２の第２方向の幅と等しい。各第２重畳領域ＯＶＬ２２の第２方向Ｙの幅Ｗ６は、複数の第５配線部ＬＭ１５の各第２部分ＬＭ１５２の第２方向の幅と等しい。

【0078】

各第２重畳領域ＯＶＬ２１の第２方向Ｙの間隔Ｌ５は、各第１重畳領域ＯＶＬ１の第２方向Ｙの間隔Ｌ４よりも長い。各第２重畳領域ＯＶＬ２２の第２方向Ｙの間隔Ｌ６は、各第２重畳領域ＯＶＬ２１の第２方向Ｙの間隔Ｌ５よりも長い。各第２重畳領域ＯＶＬ２３の第２方向Ｙの間隔Ｌ７は、各第２重畳領域ＯＶＬ２２の第２方向Ｙの間隔Ｌ６よりも長い。

【0079】

複数の第５配線部ＬＭ１５の各第１部分ＬＭ１５１の第１方向Ｘの幅Ｗ４は、例えば互いに等しい。複数の第５配線部ＬＭ１５の各第２部分ＬＭ１５２の第１方向Ｘの幅Ｗ５は、例えば互いに等しい。複数の第５配線部ＬＭ１５の各第３部分ＬＭ１５３の第１方向Ｘの幅Ｗ６は、例えば互いに等しい。複数の第５配線部ＬＭ１５の各第４部分ＬＭ１５４の第１方向Ｘの幅Ｗ７は、例えば互いに等しい。なお、複数の第５配線部ＬＭ１５の各々の上記幅は、互いに異なっていてもよい。

【0080】

半導体装置ＭＣＰ２においても、各第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値を該第２抵抗層ＬＲ２の第１方向Ｘの幅で除した値は、各第１抵抗層ＬＲ１の複数の第１重畳領域ＯＶＬ１の各面積の合計値を該第１抵抗層ＬＲ１の第１方向Ｘの幅で除した値よりも小さい。第１方向Ｘにおいて相対的に外側に位置する第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値を当該第２抵抗層ＬＲ２の第１方向Ｘの幅で除した値は、第１方向Ｘにおいて相対的に内側に位置する第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値を当該第２抵抗層ＬＲ２の第１方向Ｘの幅で除した値より小さい。第１方向Ｘの最も外側に配置されている第２抵抗層ＬＲ２上の第２重畳領域の面積の合計値を当該第２抵抗層ＬＲ２の第１方向Ｘの幅で除した値は、各第２抵抗層ＬＲ２上の第２重畳領域の面積の合計値を当該第２抵抗層ＬＲ２の第１方向Ｘの幅で除した値のうち最小である。

【0081】

半導体装置ＭＣＰ２においても、各第２抵抗層ＬＲ２の複数の第２重畳領域の各々が単位面積に占める比率（データ率）は、各第１抵抗層ＬＲ１の複数の第１重畳領域ＯＶＬ１の各々が単位面積に占める比率よりも低い。第１方向Ｘにおいて相対的に外側に位置する第２抵抗層ＬＲ２の複数の第２重畳領域の各々が単位面積に占める比率は、第１方向Ｘにおいて相対的に内側に位置する第２抵抗層ＬＲ２の複数の第２重畳領域ＯＶＬ２の各々が単位面積に占める比率よりも低い。第１方向Ｘの最も外側に配置されている第２抵抗層ＬＲ２上の第２重畳領域の各々が単位面積に占める比率は、各第２抵抗層ＬＲ２上の第２重畳領域の各々が単位面積に占める比率のうち最小である。

【0082】

そのため、半導体装置ＭＣＰ２においても、半導体装置ＭＣＰ１と同様に、抵抗層ＬＲと配線層ＬＭ１との重畳領域の面積の合計値を該抵抗層ＬＲの幅で除した値が小さくなるほど、該抵抗層ＬＲに加えられる応力は大きくなり、抵抗層ＬＲの抵抗値が減少しやすくなる。つまり、半導体装置ＭＣＰ２においても、半導体装置ＭＣＰ１と同様の効果が奏される。

【0083】

例えば、半導体装置ＭＣＰ２では、回路に使用されないダミー領域を設けることなく、第１領域Ｒ１及び第２領域Ｒ２の各々において抵抗層ＬＲの抵抗値のばらつきが図２０に示される比較例２に係る半導体装置と比べて低減され得る。

【0084】

図２０に示される比較例２に係る半導体装置では、半導体装置ＭＣＰ２と同様に、マイクロローディング効果により各第２抵抗層ＬＲ２の第１方向Ｘの幅は各第１抵抗層ＬＲ１の第１方向Ｘの幅よりも狭く、各第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値が各第１抵抗層ＬＲ１の複数の第１重畳領域ＯＶＬ１の各面積の合計値よりも小さくなる。他方、比較例２に係る半導体装置は、各第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値を該第２抵抗層ＬＲ２の第１方向Ｘの幅で除した値が、各第１抵抗層ＬＲ１の複数の第１重畳領域ＯＶＬ１の各面積の合計値を該第１抵抗層ＬＲ１の第１方向の幅で除した値と等しい点で、半導体装置ＭＣＰ２とは異なる。

【0085】

比較例２においても、マイクロローディング効果に起因して、第２抵抗層ＬＲ２の抵抗値は第１抵抗層ＬＲ１の抵抗値よりも高くなり、その上昇率は０．２％よりも大きくなる。そのため、各抵抗素子の抵抗値の変動率の許容値が０．２％以内である半導体装置では、第１領域を広げて抵抗値の変動率が０．２％以内に収まっている抵抗素子数を確保するとともに第２領域Ｒ２をダミー領域とする必要があり、半導体装置の平面寸法を小さくすることは困難である。

【0086】

これに対し、半導体装置ＭＣＰ２では、半導体装置ＭＣＰ１と同様に、相対的に幅が狭い第２抵抗層ＬＲ２に加えられる応力は、相対的に幅が広い第１抵抗層ＬＲ１よりも大きい。その結果、当該応力に起因した第２抵抗層ＬＲ２の抵抗値の減少率は第１抵抗層ＬＲ１の抵抗値の減少率と比べて大きくなり、第１抵抗層ＬＲ１と第２抵抗層ＬＲ２との間で第１方向Ｘの幅の相違に起因した抵抗値のばらつきが低減され得る。

【0087】

また、半導体装置ＭＣＰ２では、配線層ＬＭ１の第２方向Ｙの幅を調整することで、各抵抗層ＬＲの抵抗値を調整できる。そのため、半導体装置ＭＣＰ２においても、各抵抗層ＬＲの抵抗値は高精度に調整され得る。

【0088】

半導体装置ＭＣＰ２は、半導体装置ＭＣＰ１と同様の方法に製造され得る。
（実施の形態３）
図２１～図２３に示されるように、実施の形態３に係る半導体装置ＭＣＰ３は、実施の形態１に係る半導体装置ＭＣＰ１と基本的に同様の構成を備えるが、配線層ＬＭ１に代えて、複数の抵抗層ＬＲの上方に配置されておりかつ平面視において複数の抵抗層ＬＲと重畳するように設けられている配線層ＬＭ２を備える点で、半導体装置ＭＣＰ１とは異なる。以下では、半導体装置ＭＣＰ３が半導体装置ＭＣＰ１とは異なる点を主に説明する。なお、図２２及び図２４では、半導体基板ＳＵＢ及び層間絶縁層ＩＮＩ０の図示が省略されている。

【0089】

半導体装置ＭＣＰ３の配線層ＬＭ２は、半導体装置ＭＣＰ１の配線層ＬＭ１と基本的に同様の構成を備えており、複数の抵抗層ＬＲの上方に配置されている点でのみ、配線層ＬＭ１とは異なっている。

【0090】

配線層ＬＭ２は、層間絶縁層ＩＮＩ１の上面に接して配置されている。配線層ＬＭ２は、例えば上層配線層ＬＭ２０と同一の層に形成されている。異なる観点から言えば、配線層ＬＭ２と上層配線層ＬＭ２０とは、半導体装置の製造方法において同一工程で形成されており、半導体基板ＳＵＢの主面（上面）からの高さが互いに等しい。

【0091】

半導体装置ＭＣＰ３においても、半導体装置ＭＣＰ１と同様に、抵抗層ＬＲと配線層ＬＭ１との重畳領域の面積の合計値を該抵抗層ＬＲの幅で除した値が小さくなるほど、該抵抗層ＬＲに加えられる応力は大きくなり、抵抗層ＬＲの抵抗値が減少しやすくなる。つまり、半導体装置ＭＣＰ３においても、半導体装置ＭＣＰ１と同様の効果が奏される。

【0092】

図２４に示されるように、半導体装置ＭＣＰ３の製造方法は、配線層ＬＭ１及び下層配線層ＬＭ１０を形成する工程（Ｓ２０）に代えて下層配線層ＬＭ１０を形成する工程（Ｓ２１）を備え、かつ上層配線層ＬＭ２０を形成する工程（Ｓ６０）に代えて配線層ＬＭ２及び上層配線層ＬＭ２０を形成する工程（Ｓ６１）を備える点でのみ、半導体装置ＭＣＰ１の製造方法とは異なる。半導体装置ＭＣＰ３の製造方法によれば、各配線部の第１方向Ｘの長さ及び第２方向Ｙの間隔を数百ｎｍのオーダーで調整することにより、半導体装置ＭＣＰ３を容易に製造できる。

【0093】

なお、半導体装置ＭＣＰ３は、複数の抵抗層ＬＲの上方に配置されている配線層ＬＭ２が平面視において複数の抵抗層ＬＲと重畳するように設けられている点を除き、半導体装置ＭＣＰ２と同様の構成を備えていてもよい。

【0094】

（実施の形態４）
図２５に示されるように、実施の形態４に係る半導体装置ＭＣＰ４は、実施の形態１に係る半導体装置ＭＣＰ１と基本的に同様の構成を備えるが、配線層ＬＭ１に加えて、複数の抵抗層ＬＲの上方に配置されておりかつ平面視において複数の抵抗層ＬＲと重畳するように設けられている配線層ＬＭ２をさらに備える点で、半導体装置ＭＣＰ１とは異なる。

【0095】

第１重畳領域は、平面視において配線層ＬＭ１及び配線層ＬＭ２の少なくともいずれかと重畳する第１抵抗層ＬＲ１の一部領域である。第２重畳領域は、平面視において配線層ＬＭ１及び配線層ＬＭ２の少なくともいずれかと重畳する第２抵抗層ＬＲ２の一部領域である。

【0096】

半導体装置ＭＣＰ４においても、各第２抵抗層ＬＲ２の複数の第２重畳領域の各面積の合計値を該第２抵抗層ＬＲ２の第１方向Ｘの幅で除した値は、各第１抵抗層ＬＲ１の複数の第１重畳領域の各面積の合計値を該第１抵抗層ＬＲ１の第１方向Ｘの幅で除した値よりも小さい。半導体装置ＭＣＰ４においても、半導体装置ＭＣＰ１と同様の効果が奏される。

【0097】

なお、半導体装置ＭＣＰ４は、配線層ＬＭ１に加えて配線層ＬＭ２をさらに備える点を除き、半導体装置ＭＣＰ２と同様の構成を備えていてもよい。

【0098】

＜変形例＞
半導体装置ＭＣＰ１～１０３において、複数の第２抵抗層ＬＲ２は、第２抵抗層ＬＲ２３よりも外側に１つ以上の他の第２抵抗層ＬＲ２をさらに含んでいてもよい。この場合、配線層ＬＭ１は、第１配線部ＬＭ１１、第２配線部ＬＭ１２、第３配線部ＬＭ１３、および第４配線部ＬＭ１４に加えて、平面視において上記他の第２抵抗層ＬＲ２と重畳する領域を有する１つ以上の他の配線部をさらに含んでいてもよい。

【0099】

半導体装置ＭＣＰ１～１０３において、配線層ＬＭ１中の配線部の数は特に制限されない。

【0100】

半導体装置ＭＣＰ１～１０３では、配線層ＬＭ１が第１方向Ｘに連なっているが、これに限られるものではない。配線層ＬＭ１の少なくとも一部は、第１方向Ｘに断続的に形成されていてもよい。この場合、配線層ＬＭ１は、平面視において第１方向Ｘに隣り合う２つの抵抗層ＬＲ間に配置されている一対の端部を有している。

【0101】

半導体装置ＭＣＰ１，１０３では、配線層ＬＭ１が第１方向Ｘの長さが互いに異なる第１配線部ＬＭ１１、第２配線部ＬＭ１２、第３配線部ＬＭ１３、および第４配線部ＬＭ１４を含んでいるが、これに限られるものではない。同様に、半導体装置ＭＣＰ３，１０３では、配線層ＬＭ２が第１方向Ｘの長さが互いに異なる第６配線部ＬＭ２１、第７配線部ＬＭ２２、第８配線部ＬＭ２３、および第９配線部ＬＭ２４を含んでいるが、これに限られるものではない。配線層ＬＭ１及び配線層ＬＭ２の各々は、第１方向Ｘの長さが互いに異なる少なくとも２つの配線部を含んでいればよい。

【0102】

半導体装置ＭＣＰ２，１０３では、複数の第５配線部ＬＭ１５の各々の第２方向Ｙの幅が互いに異なっていてもよい。

【0103】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0104】

ＭＣＰ１，ＭＣＰ２，ＭＣＰ３，ＭＣＰ４ 半導体装置、ＩＮＩ０，ＩＮＩ１，ＩＮＩ２ 層間絶縁層、ＬＭ１，ＬＭ２ 配線層、ＬＭ１０ 下層配線層、ＬＭ１１ 第１配線部、ＬＭ１２ 第２配線部、ＬＭ１３ 第３配線部、ＬＭ１４ 第４配線部、ＬＭ１５ 第５配線部、ＬＭ１５１ 第１部分、ＬＭ１５２ 第２部分、ＬＭ１５３ 第３部分、ＬＭ１５４ 第４部分、ＬＭ２０ 上層配線層、ＬＭ２１ 第６配線部、ＬＭ２２ 第７配線部、ＬＭ２３ 第８配線部、ＬＭ２４ 第９配線部、ＬＲ 抵抗層、ＬＲ１ 第１抵抗層、ＬＲ２，ＬＲ２１，ＬＲ２２，ＬＲ２３ 第２抵抗層、ＯＶＬ１ 第１重畳領域、ＯＶＬ２，ＯＶＬ２１，ＯＶＬ２１，ＯＶＬ２２，ＯＶＬ２３ 第２重畳領域、ＰＶ パッシベーション膜、Ｒ１ 第１領域、Ｒ２ 第２領域、ＳＵＢ 半導体基板、ＶＡ１，ＶＡ２ ビア。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】