特許 7658465 電力増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-03-31

(45)【発行日】2025-04-08

(54)【発明の名称】電力増幅器

(51)【国際特許分類】

   H03F 3/24 20060101AFI20250401BHJP

   H03F 3/68 20060101ALI20250401BHJP

   H03F 3/193 20060101ALI20250401BHJP

   H03F 3/60 20060101ALI20250401BHJP

【ＦＩ】

H03F3/24

H03F3/68 220

H03F3/193

H03F3/60

【請求項の数】 7

(21)【出願番号】P 2023576291

(86)(22)【出願日】2022-01-25

(86)【国際出願番号】 JP2022002698

(87)【国際公開番号】W WO2023144891

(87)【国際公開日】2023-08-03

【審査請求日】2024-02-19

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110003199

【氏名又は名称】弁理士法人高田・高橋国際特許事務所

(72)【発明者】

【氏名】金谷 康

(72)【発明者】

【氏名】山本 和也

【審査官】及川 尚人

(56)【参考文献】

【文献】特開２０１２－１２４５９９（ＪＰ，Ａ）

【文献】特開平０７－２４０３６９（ＪＰ，Ａ）

【文献】国際公開第２０２０／２０２５３２（ＷＯ，Ａ１）

【文献】特開平１１－１５０４３１（ＪＰ，Ａ）

【文献】特開２００５－３４１４４６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｆ １／００－３／７２

(57)【特許請求の範囲】

【請求項1】

トランジスタと、
前記トランジスタのドレインに接続された主線路と、
前記主線路から分岐し、ドレインパッドと接続される分岐線路と、
前記分岐線路上に設けられたドレインバイアス回路と、
を備え、
前記ドレインバイアス回路は、
前記分岐線路に接続された第１シャントキャパシタと、
前記第１シャントキャパシタと前記ドレインパッドとの間で、前記分岐線路に接続された第２シャントキャパシタと、
を有し、
前記第１シャントキャパシタは前記トランジスタの動作周波数で容量性であり、
前記第２シャントキャパシタは前記動作周波数で誘導性であり、
前記動作周波数で、前記第１シャントキャパシタと前記第２シャントキャパシタは共振し、
前記第１シャントキャパシタと前記第２シャントキャパシタの各々は、接地用配線に接続された下地電極と前記下地電極の上に設けられた上地電極とを有し、
前記第１シャントキャパシタの上地電極と、前記第２シャントキャパシタの上地電極は、エアブリッジで接続されていることを特徴とする電力増幅器。

【請求項2】

前記第２シャントキャパシタの上地電極の面積は、前記第１シャントキャパシタの上地電極の面積の１～８倍であることを特徴とする請求項１に記載の電力増幅器。

【請求項3】

前記第２シャントキャパシタの上地電極は平面視で長方形であることを特徴とする請求項１または２に記載の電力増幅器。

【請求項4】

前記第１シャントキャパシタまたは前記第２シャントキャパシタは、接地用配線であるビアホールの上に設けられることを特徴とする請求項１から３の何れか１項に記載の電力増幅器。

【請求項5】

前記第１シャントキャパシタの容量は０．３～０．７ｐＦであることを特徴とする請求項１から４の何れか１項に記載の電力増幅器。

【請求項6】

前記動作周波数はＫａ帯であることを特徴とする請求項１から５の何れか１項に記載の電力増幅器。

【請求項7】

前記主線路からは複数の前記分岐線路が分岐し、
複数の前記分岐線路上に、複数の前記ドレインバイアス回路が設けられることを特徴とする請求項１から６の何れか１項に記載の電力増幅器。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電力増幅器に関する。

【背景技術】

【0002】

特許文献１には、複数の増幅要素を有する電力増幅器が開示されている。複数の増幅要素には、トーナメント型に複数の伝送線路を有するトーナメント型回路が接続される。トーナメント型回路の複数のノードには、複数の差周波短絡回路がシャント接続される。複数の差周波短絡回路はそれぞれ、直列接続されたインダクタとキャパシタを有する。複数の差周波短絡回路の共振周波数は複数の増幅要素から離れるほど小さい。複数のノードのうち同一段の複数のノードには、共振周波数が等しい差周波短絡回路が接続される。

【先行技術文献】

【特許文献】

【0003】

【文献】国際公開２０２０／２０２５３２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

衛星通信用小型地球局に用いられる高周波モジュールは、情報通信の大容量化に伴い、Ｋｕ帯より広い帯域幅を使用できるＫａ帯に移行しつつある。Ｋｕ帯において高周波モジュール送信回路の最終段増幅器には、一般に内部整合型ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が用いられる。しかし、Ｋａ帯において内部整合型ＦＥＴを適用するのは困難である。

【0005】

Ｋｕ帯の内部整合型ＦＥＴでは、一般に半導体トランジスタチップおよび回路基板を接続するワイヤを活用して、整合回路を構成する。一方Ｋａ帯では、Ｋｕ帯より短いワイヤが必要となる。Ｋａ帯に適した短ワイヤでは、一般にチップおよび基板を物理的に接続できない。仮に接続できたとしても、Ｋａ帯ではワイヤ長が短いために製造公差を無視できない。このため、ＲＦ特性がワイヤ長の製造ばらつきに敏感になり、製造歩留が大きく低下するおそれがある。

【0006】

このため、Ｋａ帯の最終段増幅器には、例えばＭＭＩＣ （Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が用いられる。ＭＭＩＣでは、整合回路にワイヤが用いられず、回路パターン全てが半導体チップ上に形成される。

【0007】

また、伝送容量をさらに拡大するために、Ｋｕ帯ではマルチキャリア通信に対するニーズが高まっている。これを受け、高周波モジュール送信回路に用いられる内部整合型ＦＥＴにも、マルチキャリアに対応する仕様が要求されることがある。マルチキャリアに対応する仕様とは、広い離調幅における低歪な特性である。衛星通信用半導体増幅器で課題となる歪は、一般に２つの主信号を入力した際に発生する３次の混変調歪ＩＭＤ３（３ｒｄ Ｉｎｔｅｒｍｏｄｕｌａｔｉｏｎ Ｄｉｓｔｏｒｔｉｏｎ）である。一般に、ＩＭＤ３と主信号との比が－２５ｄＢｃ以下となることが目安とされている。

【0008】

ここで、２つの主信号の周波数の差を離調周波数Δｆという。Ｋｕ帯シングルキャリア通信の離調幅仕様はΔｆ＝１～１０ＭＨｚ程度であるが、マルチキャリア通信では例えばΔｆ＝１～３７５ＭＨｚであり、広離調化が求められる。なお、Δｆの最大値は使用帯域１３．７５～１４．５ＧＨｚの帯域幅の１／２、すなわち（１４．５ＧＨｚ－１３．７５ＧＨｚ）／２＝３７５ＭＨｚである。このようなマルチキャリア化のニーズは、Ｋａ帯にも波及している。Ｋａ帯の使用帯域は２７．５～３０ＧＨｚのため、最大離調幅は、Δｆ＝（３０ＧＨｚ－２７．５ＧＨｚ）／２＝１２５０ＭＨｚである。つまり、Ｋｕ帯でのΔｆの３倍以上の離調幅が要求される。

【0009】

トランジスタから出力側を見たΔｆでのインピーダンスは、ΔｆでのＩＭＤ３と強い相関を有している。このため、ＩＭＤ３を低減するには、トランジスタから出力側を見たΔｆでのインピーダンスを十分に低減させることが有効である。

【0010】

特許文献１では、出力側回路の主線路にワイヤおよび線路を接続している。ワイヤおよび線路で構成される回路の先端には、Δｆを短絡させる容量のコンデンサが接続される。これによりＬＣ共振が得られ、Δｆでのインピーダンスを低減させ、ΔｆでのＩＭＤ３を低減できる。このようなＬＣ共振による差周波短絡回路を複数個設けることで、広離調化を実現できる。しかし、Ｋａ帯のＭＭＩＣにおいて主線路にワイヤを張ると、ワイヤのばらつきがＫａ帯の波長に対して無視できないことが想定される。このため、ＲＦ特性がワイヤ長のばらつきに敏感になり、歩留が大きく低下するおそれがある。

【0011】

これとは異なる差周波短絡手段として、差周波短絡用のコンデンサを主線路に対してドレインバイアス回路経由で接続することが考えられる。この場合、コンデンサは複数種を使用できるものの、インダクタとしてのワイヤは１種しか適用できない。このため、共振点は１つとなり、広離調特性が得られない。

【0012】

インダクタンスによる共振点を多く設けるために、ＭＭＩＣチップ上にインダクタンスとして１／４波長ショートスタブを設けることが考えられる。しかし、Ｋａ帯であってもチップサイズに対して１／４波長線路は大きい。このため、ショートスタブを複数設けるとチップサイズが増大し、製造コストが増加する問題がある。

【0013】

本開示は、小型化が可能な電力増幅器を得ることを目的とする。

【課題を解決するための手段】

【0014】

本開示に係る電力増幅器は、トランジスタと、前記トランジスタのドレインに接続された主線路と、前記主線路から分岐し、ドレインパッドと接続される分岐線路と、前記分岐線路上に設けられたドレインバイアス回路と、を備え、前記ドレインバイアス回路は、前記分岐線路に接続された第１シャントキャパシタと、前記第１シャントキャパシタと前記ドレインパッドとの間で、前記分岐線路に接続された第２シャントキャパシタと、を有し、前記第１シャントキャパシタは前記トランジスタの動作周波数で容量性であり、前記第２シャントキャパシタは前記動作周波数で誘導性であり、前記動作周波数で、前記第１シャントキャパシタと前記第２シャントキャパシタは共振し、前記第１シャントキャパシタと前記第２シャントキャパシタの各々は、接地用配線に接続された下地電極と前記下地電極の上に設けられた上地電極とを有し、前記第１シャントキャパシタの上地電極と、前記第２シャントキャパシタの上地電極は、エアブリッジで接続されている。

【発明の効果】

【0015】

本開示に係る電力増幅器では、第１シャントキャパシタと第２シャントキャパシタが共振する。このため、ドレインバイアス回路にショートスタブを使用する必要が無く、電力増幅器を小型化できる。

【図面の簡単な説明】

【0016】

【図1】実施の形態１に係る電力増幅器のブロック図である。

【図2】実施の形態１に係る電力増幅器の最終段の出力側回路の構成を示す図である。

【図3】実施の形態１に係るキャパシタ回路の構成を示す図である。

【図4】実施の形態１に係るキャパシタ回路のレイアウトを示す図である。

【図5】実施の形態１に係るキャパシタ回路の等価回路図である。

【図6】理想キャパシタを説明する図である。

【図7】理想キャパシタのインピーダンスを示す図である。

【図8】実施の形態１に係る第１シャントキャパシタの等価回路図である。

【図9】実施の形態１に係る第１シャントキャパシタのインピーダンスを示す図である。

【図10】実施の形態１に係る第２シャントキャパシタの等価回路図である。

【図11】実施の形態１に係る第２シャントキャパシタのインピーダンスを示す図である。

【図12】実施の形態１に係る第２シャントキャパシタとエアブリッジの等価回路図である。

【図13】実施の形態１に係る第２シャントキャパシタとエアブリッジのインピーダンスを示す図である。

【図14】実施の形態１に係るキャパシタ回路の等価回路図である。

【図15】実施の形態１に係るキャパシタ回路のインピーダンスを示す図である。

【図16】実施の形態１の変形例に係る電力増幅器の最終段の出力側回路の構成を示す図である。

【図17】比較例に係る電力増幅器の最終段の出力側回路の構成を示す図である。

【図18】ＭＩＭキャパシタの等価回路図である。

【図19】ＭＩＭキャパシタのレイアウトを示す図である。

【図20】図１９に示されるＭＩＭキャパシタと同面積のＭＩＭキャパシタのレイアウトを示す図である。

【図21】図１９に示されるＭＩＭキャパシタのインピーダンスを示す図である。

【図22】図２０に示されるＭＩＭキャパシタのインピーダンスを示す図である。

【図23】キャパシタ回路のインピーダンスのＣ２／Ｃ１依存性を示す図である。

【図24】Ｃ２／Ｃ１＝１５の場合のキャパシタ回路のレイアウトを示す図である。

【図25】Ｃ２／Ｃ１＝６の場合のキャパシタ回路のレイアウトを示す図である。

【図26】比較例に係るキャパシタ回路のレイアウトを示す図である。

【図27】実施の形態１に係る第１シャントキャパシタにエアブリッジを接続した状態を示す断面図である。

【図28】実施の形態１に係る電力増幅器にチップコンデンサを設けた状態を示す図である。

【図29】実施の形態２に係るキャパシタ回路のレイアウトを示す図である。

【図30】比較例に係るキャパシタ回路のレイアウトを示す図である。

【図31】実施の形態２に係るキャパシタ回路のインピーダンスを示す図である。

【図32】比較例に係るキャパシタ回路のインピーダンスを示す図である。

【発明を実施するための形態】

【0017】

各実施の形態に係る電力増幅器について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

【0018】

実施の形態１．
図１は、実施の形態１に係る電力増幅器１００のブロック図である。電力増幅器１００は３段の電力増幅段を備える。なお、電力増幅段は３段に限定されない。入力端子１０と１段目のトランジスタ２１の間には入力整合回路１２が接続される。１段目のトランジスタ２１と２段目のトランジスタ２２の間と、２段目のトランジスタ２２と最終段のトランジスタ２３の間には、それぞれ段間整合回路１３、１４が接続される。最終段のトランジスタ２３と出力端子１８の間には出力整合回路１６が接続される。各段には、ゲートバイアス回路２５およびドレインバイアス回路２６が設けられる。

【0019】

電力増幅器１００の動作周波数はＫａ帯である。電力増幅器１００は、例えば１つのＫａ帯ＭＭＩＣチップから構成される。トランジスタ２１、２２、２３として、例えば高出力増幅器に最適なＧａＮ系トランジスタが用いられる。これに限らず、ＧａＡｓ系、ＩｎＰ系などのトランジスを用いても良い。ＭＭＩＣの基板は例えばＳｉＣから形成される。基板の材料は異なっても良い。

【0020】

図２は、実施の形態１に係る電力増幅器１００の最終段の出力側回路の構成を示す図である。１段目、２段目、最終段入力側回路の図示は省略している。ＭＭＩＣチップ５０は、トランジスタ２３としてトランジスタ２３ａ、２３ｂを備える。トランジスタ２３ａ、２３ｂのゲートは、キャパシタを介して入力端子５１と並列に接続される。トランジスタ２３ａ、２３ｂのドレインには主線路１６ａ、１６ｂの一端が接続される。主線路１６ａ、１６ｂの他端には、主線路１６ｃの一端が接続される。主線路１６ｃの他端には、カップリングキャパシタ１６ｄを介して出力端子５２が接続される。出力整合回路１６は、ＲＦ出力信号を伝送する主線路１６ａ、１６ｂ、１６ｃとカップリングキャパシタ１６ｄから構成される。

【0021】

次に、最終段のドレインバイアス回路２６の構成について説明する。最終段のドレインバイアス回路２６はキャパシタ回路３０である。なお、１段目、２段目のドレインバイアス回路２６は最終段と同じ構成でも良く、異なっても良い。主線路１６ａ、１６ｂからは、分岐線路１７ａ、１７ｂがそれぞれ分岐する。分岐線路１７ａ、１７ｂはそれぞれドレインパッド５４ａ、５４ｂと接続される。ドレインパッド５４ａ、５４ｂは、ＤＣパッドとも呼ばれる。分岐線路１７ａ、１７ｂ上には、キャパシタ回路３０として、それぞれキャパシタ回路３０ａ、３０ｂが設けられる。

【0022】

図３は、実施の形態１に係るキャパシタ回路３０の構成を示す図である。以降ではキャパシタ回路３０ａを例に説明するが、キャパシタ回路３０ｂの構成も同様である。キャパシタ回路３０は、主線路１６ａと接続される端子３１と、ドレインパッド５４ａと接続される端子３２を有する。キャパシタ回路３０は、分岐線路１７ａに接続された第１シャントキャパシタ３４と、第１シャントキャパシタ３４とドレインパッド５４ａとの間で、分岐線路１７ａに接続された第２シャントキャパシタ３５を有する。

【0023】

図４は、実施の形態１に係るキャパシタ回路３０のレイアウトを示す図である。第１シャントキャパシタ３４、第２シャントキャパシタ３５は例えばＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）キャパシタである。第１シャントキャパシタ３４は、接地用配線に接続された下地電極３４ａと、下地電極３４ａの上に設けられた上地電極３４ｂとを有する。第２シャントキャパシタ３５も同様に、下地電極３５ａと、下地電極３５ａの上に設けられた上地電極３５ｂとを有する。また、各ＭＩＭキャパシタにおいて、上地電極と下地電極の間には図示しないＭＩＭ絶縁膜が設けられる。

【0024】

第１シャントキャパシタ３４の上地電極３４ｂはエアブリッジ３３を介して主線路１６ａと接続される。第１シャントキャパシタ３４の下地電極３４ａは、ビアホール用配線３６を介して、接地用配線であるビアホール３７と接続される。上地電極３４ｂはエアブリッジ３３を介して第２シャントキャパシタ３５の上地電極３５ｂと接続される。第２シャントキャパシタ３５の下地電極３５ａは、ビアホール用配線３８を介して、接地用配線であるビアホール３９と接続される。上地電極３５ｂはエアブリッジ３３を介してドレインパッド５４ａに接続される。ビアホール３７、３９は基板裏面に設けられたグランドに接続される。ＤＣバイアスは、ドレインパッド５４ａ、エアブリッジ３３、上地電極３５ｂ、３４ｂを介して、主線路１６ａと接続するトランジスタ２３ａに給電される。

【0025】

ビアホール３７、３９は例えば基板裏面からエッチングにより形成される。ビアホール用配線３６、３８は、エッチングのストッパーとなる。図４において便宜上、ビアホール３７、３９が図示されている。実際にはビアホール３７、３９の上にビアホール用配線３６、３８があるため、ビアホール３７、３９は見えない。

【0026】

図５は、実施の形態１に係るキャパシタ回路３０の等価回路図である。第１シャントキャパシタ３４、第２シャントキャパシタ３５のキャパシタンスをそれぞれＣ１、Ｃ２とする。ＭＩＭキャパシタは寄生インダクタンスを有する。ここでは、上地電極３４ｂ、３５ｂの寄生インダクタンスをＬｍｉｍａ１、Ｌｍｉｍａ２、下地電極３４ａ、３５ａの寄生インダクタンスをＬｍｉｍｂ１、Ｌｍｉｍｂ２、エアブリッジ３３の寄生インダクタンスをＬａｂとする。また、第１シャントキャパシタ３４、第２シャントキャパシタ３５間の接続線路のインダクタンスをＬ１２、ビアホールの寄生インダクタンスをＬｖｈとする。

【0027】

図６は、理想キャパシタを説明する図である。理想キャパシタは寄生成分がない。理想キャパシタの一端は、位相調整線路８２を介して端子８１に接続される。理想キャパシタの他端は接地される。図７は、理想キャパシタのインピーダンスを示す図である。図７において、Ｌ、Ｃ、Ｋｕ、Ｋａ帯の例として、それぞれ１ＧＨｚ、５ＧＨｚ、１４ＧＨｚ、３０ＧＨｚにマーカーが付されている。位相調整線路８２の電気長を０°として、理想キャパシタを端子８１から見たインピーダンスは、１ＧＨｚ、５ＧＨｚ、１４ＧＨｚでは容量性である。一方、Ｋａ帯である３０ＧＨｚでは、インピーダンスは容量性でありながらも、誘導性に近い。なお、スミスチャートの上半分が誘導性であり、下半分が容量性である。

【0028】

図７において１４ＧＨｚでのインピーダンスを誘導性にするためには、位相調整線路８２の電気長を２０°とする必要がある。このとき、ＧａＮ系で一般に用いられるＳｉＣ基板において、基板厚が５０μｍ、特性インピーダンスが５０Ωのマイクロストリップ線路を想定すると、約４８０μｍの線路が必要となる。一方、Ｋａ帯である３０ＧＨｚでのインピーダンスを誘導性にする場合、位相調整線路８２の電気長を約１０°とすれば良い。これは、同様にＳｉＣ基板において、基板厚が５０μｍ、特性インピーダンスが５０Ωのマイクロストリップ線路を想定すると、約１２０μｍの線路に相当する。このように、Ｋａ帯において誘導性を得るために必要な物理長は、Ｋｕ帯と比較すると１／４となる。

【0029】

実際のＭＩＭキャパシタおよびビアホールには寄生インダクタンスが存在する。本実施の形態では、この寄生インダクタンスを活用して第２シャントキャパシタ３５を誘導性にする。ＭＩＭキャパシタの真性キャパシタンスをＣｉｎｔ、ＭＩＭキャパシタおよびビアホールの寄生インダクタンスをＬｅｘｔ、真性キャパシタンスの位相をφＣｉｎｔ、寄生インダクタンスの位相をφＬｅｘｔとする。このとき、φＬｅｘｔ＞１８０°＋φＣｉｎｔ（式（１））を満たすＬｅｘｔにより、誘導性のキャパシタが得られる。

【0030】

図８～１５は、ＭＩＭキャパシタ単体またはキャパシタ回路３０の等価回路とインピーダンスを示す。図９、１１、１３、１５に示されるスミスチャートでは、端子３１から見たＭＩＭキャパシタまたはキャパシタ回路３０のインピーダンスが示されている。図９、１１、１３、１５では、２９ＧＨｚにマーカーが付されている。ＭＩＭキャパシタの他端は、ビアホール経由で基板裏面のグランドに接続されている。ここでは、便宜上ＭＩＭキャパシタおよびビアホールの寄生インダクタンスを、まとめてＬｅｘｔ１、Ｌｅｘｔ２としている。周波数は２９ＧＨｚ、Ｃ１＝０．６３ｐＦ、Ｃ２＝３．８ｐＦ、Ｌｅｘｔ１＝１５ｐＨ、Ｌｅｘｔ２＝２３ｐＨ、Ｌ１２＝１８ｐＨである。

【0031】

図８は、実施の形態１に係る第１シャントキャパシタ３４の等価回路図である。図９は、実施の形態１に係る第１シャントキャパシタ３４のインピーダンスを示す図である。第１シャントキャパシタ３４は、寄生インダクタンスを含め容量性になるような小さいサイズのＭＩＭキャパシタである。

【0032】

図１０は、実施の形態１に係る第２シャントキャパシタ３５の等価回路図である。図１１は、実施の形態１に係る第２シャントキャパシタ３５のインピーダンスを示す図である。図１２は、実施の形態１に係る第２シャントキャパシタ３５とエアブリッジ３３の等価回路図である。図１３は、実施の形態１に係る第２シャントキャパシタ３５とエアブリッジ３３のインピーダンスを示す図である。図１２ではエアブリッジ３３のインダクタンスがＬ１２として示されている。第２シャントキャパシタ３５は、寄生インダクタンスを含めて式（１）を満たして誘導性となるように、大きいサイズのＭＩＭキャパシタにする。

【0033】

図１４は、実施の形態１に係るキャパシタ回路３０の等価回路図である。図１５は、実施の形態１に係るキャパシタ回路３０のインピーダンスを示す図である。容量性の第１シャントキャパシタ３４と、誘導性の第２ソフトウェアをエアブリッジ３３で接続すると、ＬＣ並列共振が発生する。このとき、図１５に示されるようにキャパシタ回路３０は高インピーダンスとなる。インピーダンスが高いため、キャパシタ回路３０が主回路の特性に及ぼす影響を抑制できる。

【0034】

本実施の形態のキャパシタ回路３０において、第１シャントキャパシタ３４はトランジスタ２３ａの動作周波数で容量性であり、第２シャントキャパシタ３５はトランジスタ２３ａの動作周波数で誘導性である。トランジスタ２３ａの動作周波数で、第１シャントキャパシタ３４と第２シャントキャパシタ３５は共振する。このキャパシタ回路３０に、ドレインパッド５４ａを介して差周波短絡用のコンデンサを接続することで、差周波短絡回路を構成できる。本実施の形態では、ドレインバイアス回路として１／４波長ショートスタブを付加する必要がない。このため、電力増幅器１００を小型化できる。また、チップコストを低減できる。

【0035】

図１６は、実施の形態１の変形例に係る電力増幅器１００の最終段の出力側回路の構成を示す図である。ＭＭＩＣチップ２５０は、キャパシタ回路３０ｃ、３０ｄ、ドレインパッド５４ｃ、５４ｄをさらに備える点がＭＭＩＣチップ５０と異なる。主線路１６ａ、１６ｃからは複数の分岐線路が分岐し、複数の分岐線路上に複数のキャパシタ回路３０ａ、３０ｃが設けられる。キャパシタ回路３０ｃ、３０ｄの構成はキャパシタ回路３０ａ、３０ｂと同様である。

【0036】

ドレインパッド５４ａ、５４ｃは、ワイヤ６２を介してチップ外に設けられたチップコンデンサ６５ａ、６５ｃの上部電極に接続される。チップコンデンサ６５ａ、６５ｃは、上下電極構造を有する。チップコンデンサ６５ａ、６５ｃの下部電極はグランドに接続されている。チップコンデンサ６５ａ、６５ｃは、それぞれ差周波短絡用のコンデンサである。さらに、チップコンデンサ６５ａ、６５ｃの上部電極はワイヤ６２を介してチップ外基板６０に設けられたパッド６４に接続される。パッド６４からはトランジスタ２３ａのドレインに供給するＤＣバイアスが供給される。

【0037】

チップコンデンサ６５ａ、ワイヤ６２、ドレインパッド５４ａ、キャパシタ回路３０ａは、差周波短絡回路７０ａを構成する。同様にチップコンデンサ６５ｃ、ワイヤ６２、ドレインパッド５４ｃ、キャパシタ回路３０ｃは、差周波短絡回路７０ｃを構成する。省略されているが、キャパシタ回路３０ｂ、３０ｄに接続されるチップコンデンサおよびチップ外基板の構成は、チップコンデンサ６５ａ、６５ｃおよびチップ外基板６０の構成と同様である。

【0038】

このように、本実施の形態では差周波短絡回路７０ａ、７０ｃを小型化できるため、複数の差周波短絡回路７０ａ、７０ｃを設けることができる。従って、差周波短絡回路７０ａ、７０ｂの数だけ共振点を設けることができ、広離調化が可能となる。図１６では１つのトランジスタ２３ａに２つの差周波短絡回路７０ａ、７０ｂが設けられているが、差周波短絡回路の数は１つ以上であれば良い。

【0039】

なお、図１６においてワイヤ６２を用いているが、キャパシタ回路３０により主信号が短絡されているため、ワイヤ６２は主信号には影響しない。

【0040】

図１７は、比較例に係る電力増幅器の最終段の出力側回路の構成を示す図である。比較例に係るＭＭＩＣチップ８５０はドレインバイアス回路８２６を備える。ドレインバイアス回路８２６は、ドレインパッド５４ａ、ワイヤＬを介して、チップ外基板８６０に設けられたチップコンデンサＣ１１、Ｃ１２に接続される。チップコンデンサＣ１１、Ｃ１２は差周波短絡用のコンデンサである。比較例において、チップコンデンサＣ１１、Ｃ１２は複数種を使用できる。しかし、インダクタとしてのワイヤＬは１種しか適用できない。このため、Ｌ（Ｃ１１＋Ｃ１２）共振のみが得られ、広離調特性が得られない。これに対し本実施の形態では、小型の差周波短絡回路７０ａ、７０ｃを複数設けることで、広離調化が可能となる。

【0041】

次に、誘導性を示しやすいＭＩＭキャパシタと誘導性を示しにくいＭＩＭキャパシタについて説明する。図１８は、ＭＩＭキャパシタの等価回路図である。ＭＩＭキャパシタの等価回路は、真性キャパシタンスＣｉｎｔと、寄生インダクタンスとしての分布定数線路８３ａ、８３ｂで表される。真性キャパシタンスＣｉｎｔは平行平板容量である。このため、真性キャパシタンスＣｉｎｔは、絶縁膜の厚み、絶縁膜の比誘電率および電極サイズで決まる。寄生成分である分布定数線路８３ａ、８３ｂについては、幅はキャパシタ幅と同じであり、長さはキャパシタの長さの１／２として、寄生インダクタンスＬｅｘｔが得られる。

【0042】

ＭＩＭキャパシタの容量値が例えば３．８ｐＦであり大きい場合、キャパシタサイズが大きく、寄生インダクタンスも大きい。このとき、ＭＩＭキャパシタの一辺が１５３μｍの正方形の場合に誘導性が得られる。ここで、ＭＩＭキャパシタの絶縁膜の厚みは３５０ｎｍ、比誘電率は６．４とした。また、分布定数線路８３ａ、８３ｂについて、基板材料がＳｉＣ、基板厚は５０μｍ、配線厚は２μｍとした。このように、容量値が大きければ誘導性が得られやすい。しかし、容量値が小さいと誘導性が得られにくい。

【0043】

容量値が小さいキャパシタを誘導性にするためには、分布定数線路８３ａ、８３ｂのＬ成分を大きくするように、ＭＩＭキャパシタの入力端からビアホールまでの形状が細長いレイアウトが効果的である。図１９は、ＭＩＭキャパシタＣａのレイアウトを示す図である。図２０は、図１９に示されるＭＩＭキャパシタＣａと同面積のＭＩＭキャパシタＣｂのレイアウトを示す図である。ＭＩＭキャパシタＣａは平面視で正方形であり、ＭＩＭキャパシタＣｂは平面視で長方形である。ＭＩＭキャパシタＣａ、Ｃｂの面積は共に約２１００μｍ^２であり、容量値は共に０．３４ｐＦであり小さい。

【0044】

入力端は、ＭＩＭキャパシタＣａ、Ｃｂの上地電極のうちエアブリッジ３３と重なる端部とする。入力端からビアホール３７ａ、３７ｂまでの距離は、ＭＩＭキャパシタＣａではＤａ＝８５μｍ、ＭＩＭキャパシタＣｂではＤｂ＝１２０μｍである。ＭＩＭキャパシタＣｂでは、Ｄｂを長くして寄生インダクタンスを増加させている。

【0045】

図２１は、図１９に示されるＭＩＭキャパシタＣａのインピーダンスを示す図である。図２２は、図２０に示されるＭＩＭキャパシタＣｂのインピーダンスを示す図である。ＭＩＭキャパシタＣａ、Ｃｂは同容量、同面積であるが、Ｋａ帯において正方形のＭＩＭキャパシタＣａは容量性であり、細長い形状のＭＩＭキャパシタＣｂは誘導性である。なお、Ｋｕ帯では、ＭＩＭキャパシタＣａ、Ｃｂは寄生インダクタンスだけでは誘導性を示さず、どちらも容量性である。このように、本実施の形態では、第２シャントキャパシタ３５の上地電極３５ｂを平面視で長方形とすることで、面積を抑制しながら、第２シャントキャパシタ３５を誘導性に設定できる。

【0046】

なお、ビアホール３７ａ、３７ｂも寄生インダクタンスを有している。このため、ＭＩＭキャパシタを誘導性にするために、ビアホール３７ａ、３７ｂのインダクタンスも利用できる。このように、ＭＩＭキャパシタが有する寄生インダクタンスおよびビアホールの寄生インダクタンスを含めて式（１）を満たすように設定する。これにより、Ｋａ帯以上のミリ波帯において、シャントキャパシタで誘導性が得られる。

【0047】

次に、第１シャントキャパシタ３４と第２シャントキャパシタ３５の容量比Ｃ２／Ｃ１を考える。図２３は、キャパシタ回路３０のインピーダンスのＣ２／Ｃ１依存性を示す図である。ここで、Ｃ１は０．６２５ｐＦとした。図２３において、Ｃ２／Ｃ１＝５～８で、１００Ω以上の高インピーダンスが得られる。また、インピーダンスはＣ２／Ｃ１＝６でピークを持つ。このピークの位置はＣ１の値に依存する。例えば、Ｃ１＝０．２８ｐＦの場合、Ｃ２／Ｃ１＝１５でピークを持つ。

【0048】

次に、キャパシタ回路のレイアウトを考える。図２４は、Ｃ２／Ｃ１＝１５の場合のキャパシタ回路３０のレイアウトを示す図である。ここで、Ｃ１＝０．２８ｐＦである。小型化のために、ビアホール３７を１つのみとして、第１シャントキャパシタ３４、第２シャントキャパシタ３５で共通化している。長方形のビアホール用配線３６のうち隣接する辺に第１シャントキャパシタ３４、第２シャントキャパシタ３５が接続されている。矢印８６はミリ波の経路を示す。Ｃ２／Ｃ１＝１５の場合、第２シャントキャパシタ３５のサイズが大き過ぎるため、容量Ｃ２の一部の領域８７はミリ波帯では容量に見えない。容量Ｃ２全てを容量に見えさせるには、ビアホールを追加する必要がある。この場合、第２シャントキャパシタ３５のサイズが大きいことに加え、ビアホールの個数も多くなる。従って、レイアウトサイズが大型化するおそれがある。

【0049】

比較のために、図２５に、Ｃ２／Ｃ１＝６の場合のキャパシタ回路３０のレイアウトを示す。レイアウトはＣ２／Ｃ１＝１５の場合と同様に小型化を目指す配置としている。ここで、第１シャントキャパシタの初期値は０．６２５ｐＦであるが、図２４での第１シャントキャパシタよりサイズが大きく寄生インダクタンスが大きくなるため、Ｃ１＝０．３８ｐＦと初期値より小さくできる。図２５のように、Ｃ２／Ｃ１＝６の例では第２シャントキャパシタの面積が小さく期待した面積分が容量に見える。従って、小型なレイアウトサイズを実現できる。なお、Ｃ２／Ｃ１＝１５において、第２シャントキャパシタ３５のパターン形状をＬ字型にした場合、容量として見える部分が増える。しかし、この場合もＣ２／Ｃ１＝６の場合と比較し、レイアウトサイズは大型化する。Ｋａ帯において、少なくともＣ２／Ｃ１≦８であればチップの大型化を抑制できる。

【0050】

Ｃ１を大きくして図２３のピーク位置をＣ２／Ｃ１が低い方にシフトさせても良い。ただし、Ｃ２／Ｃ１≧１とする。一般に、キャパシタは容量が低いほどトランジスタに近い側に配置した方が、動作を安定性させることができる。不要発振が発生した場合、不要波は周波数が高いほど、他の回路と結合しやすい。このため、周波数が高いほど、トランジスタから近い箇所で不要波を短絡できると良い。不要波を短絡するためのキャパシタの条件は、インピーダンスＺ＝１／（２πｆＣ）≒０である。不要波の周波数が高いほど、短絡するためのキャパシタは小さい。このため、容量が低いキャパシタほどトランジスタに近いことが好ましく、Ｃ２／Ｃ１≧１であると良い。

【0051】

以上から、１≦Ｃ２／Ｃ１≦８であると良い。つまり、第２シャントキャパシタ３５の上地電極３５ｂの面積は、第１シャントキャパシタ３４の上地電極３４ｂの面積の１～８倍であると良い。

【0052】

また、Ｃ１が小さすぎると、Ｃ２／Ｃ１が大きくなり、レイアウトが大型化するおそれがある。具体的には、Ｃ１が０．３ｐＦより小さい場合、Ｃ２／Ｃ１が大きくなり、レイアウトが大型化する。また、Ｃ１が０．７ｐＦより大きいと、寄生インダクタンスにより容量性であるべき第１シャントキャパシタ３４はミリ波帯で誘導性になってしまう。以上から、第１シャントキャパシタ３４の容量は０．３～０．７ｐＦであると良い。

【0053】

図２５に示されるキャパシタ回路３０の縦幅は２００μｍである。図２６は、比較例に係るキャパシタ回路８３０のレイアウトを示す図である。キャパシタ回路８３０では、本実施の形態と同じ機能を１／４波長ショートスタブ８２９、ＭＩＭキャパシタ、ビアホール３７を用いて実現している。比較例に係るキャパシタ回路８３０の縦幅は約１３００μｍである。本実施の形態のキャパシタ回路３０では比較例に対して、大幅な小型化が可能であることが分かる。

【0054】

本実施の形態において、第１シャントキャパシタ３４の上地電極３４ｂまたは第２シャントキャパシタ３５の上地電極３５ｂに接続された配線は、エアブリッジ３３を含む。図２７は、実施の形態１に係る第１シャントキャパシタ３４にエアブリッジ３３を接続した状態を示す断面図である。下地電極３４ａは上地電極３４ｂより大きい。例えばエアブリッジ３３を用いずに、上地電極３４ｂを延長して配線として用いる場合、本来の面積Ｓ１よりも上地電極３４ｂと下地電極３４ａと重なる部分が増えて、寄生容量が大きくなるおそれがある。一方、エアブリッジ３３を用いるとエアブリッジ３３とＭＩＭ絶縁膜３４ｃとの間に、間隔Ｓ２が設けられる。従って、不要な寄生容量の増加を抑制できる。

【0055】

また、下地電極３４ａと接地用配線との接続にはビアホール用配線３６が用いられる。これにより、下地電極３４ａから裏面電極までの距離を最小化できる。従って、不要な寄生インダクタンスを抑制できる。

【0056】

図２８は、実施の形態１に係る電力増幅器１００にチップコンデンサ６５ａを設けた状態を示す図である。電力増幅器１００では、パッケージのベース１０１の上に、ＭＭＩＣチップ５０の基板である半導体基板２０と、チップコンデンサ６５ａ、６５ｃと、チップ外基板６０が搭載されている。ベース１０１はグランド電位である。チップ外基板６０は絶縁体から形成される。チップコンデンサ６５ａ、６５ｃでは、下部電極ｍ１と絶縁体Ｉ１と上部電極ｍ２とが積層している。下部電極ｍ１はベース１０１に接続される。チップコンデンサ６５ａ、６５ｃはベース１０１に実装されるだけでＧＮＤと接続される。従って、電力増幅器１００の構造を簡略化でき、組立を容易にできる。なお、チップコンデンサ６５ａ、６５ｃは俵型のコンデンサ等で置き換えても良い。

【0057】

これまでに示した電力増幅器１００の各部分の構造、レイアウト、数値は一例であり、限定されない。また、シャントキャパシタの容量、形状も上述したものに限定されない。動作周波数において第１シャントキャパシタ３４は容量性であり、第２シャントキャパシタ３５は誘導性であり、第１シャントキャパシタと第２シャントキャパシタは共振すれば良い。また、本実施の形態は、差周波短絡回路を用いる周波数変換器またはドレインバイアス回路を用いるスイッチにも適用できる。

【0058】

上述した変形は、以下の実施の形態に係る電力増幅器について適宜応用することができる。なお、以下の実施の形態に係る電力増幅器については実施の形態１との共通点が多いので、実施の形態１との相違点を中心に説明する。

【0059】

実施の形態２．
図２９は、実施の形態２に係るキャパシタ回路３３０のレイアウトを示す図である。第１シャントキャパシタ３４および第２シャントキャパシタ３５は、ビアホール３７、３９の上に設けられる。他の構成は実施の形態１の構成と同様である。

【0060】

図３０は、比較例に係るキャパシタ回路９３０のレイアウトを示す図である。比較例では、第１シャントキャパシタ３４および第２シャントキャパシタ３５と、ビアホール３７が重ならない。なお、キャパシタ回路９３０では小型化のために、第１シャントキャパシタ３４と第２シャントキャパシタ３５とでビアホール３７を共通化している。

【0061】

キャパシタ回路３３０、９３０の両方で、Ｃ１＝０．４０ｐＦ、Ｃ２＝１．２ｐＦである。キャパシタ回路３３０では、ビアホール３７、３９が第１シャントキャパシタ３４と第２シャントキャパシタ３５の直下にあるため、第１シャントキャパシタ３４と第２シャントキャパシタ３５がビアホール用配線を兼ねることができる。従って、比較例に対してレイアウト面積を約２８％低減できる。

【0062】

図３１は、実施の形態２に係るキャパシタ回路３３０のインピーダンスを示す図である。図３２は、比較例に係るキャパシタ回路９３０のインピーダンスを示す図である。図３１、３２には電磁界解析で求めたインピーダンスが示されている。キャパシタ回路３３０では、小型であるにも関わらず、キャパシタ回路９３０と同等のインピーダンスを実現できる。

【0063】

本実施の形態の変形例として、第１シャントキャパシタ３４または第２シャントキャパシタ３５の一方がビアホールの上に設けられても良い。

【0064】

各実施の形態で説明した技術的特徴は適宜に組み合わせて用いても良い。

【符号の説明】

【0065】

１０ 入力端子、１２ 入力整合回路、１３ 段間整合回路、１６ 出力整合回路、１６ａ、１６ｂ、１６ｃ 主線路、１６ｄ カップリングキャパシタ、１７ａ 分岐線路、１８ 出力端子、２０ 半導体基板、２１、２２、２３、２３ａ、２３ｂ トランジスタ、２５ ゲートバイアス回路、２６ ドレインバイアス回路、３０、３０ａ、３０ｂ、３０ｃ キャパシタ回路、３１、３２ 端子、３３ エアブリッジ、３４ 第１シャントキャパシタ、３４ａ 下地電極、３４ｂ 上地電極、３４ｃ ＭＩＭ絶縁膜、３５ 第２シャントキャパシタ、３５ａ 下地電極、３５ｂ 上地電極、３６ ビアホール用配線、３７、３７ａ ビアホール、３８ ビアホール用配線、３９ ビアホール、５０ ＭＭＩＣチップ、５１ 入力端子、５２ 出力端子、５４ａ、５４ｃ ドレインパッド、６０ チップ外基板、６２ ワイヤ、６４ パッド、６５ａ、６５ｃ チップコンデンサ、７０ａ、７０ｃ 差周波短絡回路、８１ 端子、８２ 位相調整線路、８３ａ、８３ｂ 分布定数線路、１００ 電力増幅器、１０１ ベース、２５０ ＭＭＩＣチップ、３３０ キャパシタ回路、８２６ ドレインバイアス回路、８２９ 波長ショートスタブ、８３０ キャパシタ回路、８５０ ＭＭＩＣチップ、８６０ チップ外基板、９３０ キャパシタ回路、Ｃ１１、Ｃ１２ チップコンデンサ、Ｃａ、Ｃｂ ＭＩＭキャパシタ、Ｉ１ 絶縁体、Ｌ ワイヤ、ｍ１ 下部電極、ｍ２ 上部電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】