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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-03-31
(45)【発行日】2025-04-08
(54)【発明の名称】２ビット磁気抵抗ランダムアクセスメモリセル
(51)【国際特許分類】
H10B 61/00 20230101AFI20250401BHJP
H10N 50/10 20230101ALI20250401BHJP
G11C 11/16 20060101ALI20250401BHJP
【ＦＩ】
H10B61/00
H10N50/10 Z
G11C11/16 100A
【請求項の数】
17
(21)【出願番号】P 2023526627
(86)(22)【出願日】2021-11-10
(65)【公表番号】
(43)【公表日】2023-11-22
(86)【国際出願番号】 IB2021060387
(87)【国際公開番号】W WO2022101790
(87)【国際公開日】2022-05-19
【審査請求日】2024-04-11
(31)【優先権主張番号】17/096,064
(32)【優先日】2020-11-12
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】ヨゲンドラ、カーティック
(72)【発明者】
【氏名】エバーツ、エリック、レイモンド
【審査官】脇水 佳弘
(56)【参考文献】
【文献】米国特許出願公開第２０１９／０３３４０８０（ＵＳ，Ａ１）
【文献】特開２０１３－１２５５６５（ＪＰ，Ａ）
【文献】特開２０１５－０２６３７９（ＪＰ，Ａ）
【文献】国際公開第２０１１／０８７０３８（ＷＯ，Ａ１）
【文献】特開２００７－２５８４６０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ６１／００
Ｈ１０Ｎ ５０／１０
Ｇ１１Ｃ １１／１６
(57)【特許請求の範囲】
【請求項1】
第１の重金属層と、前記第１の重金属層に結合され、第１の面積を有する第１の磁気トンネル接合（ＭＴＪ）と、
前記第１のＭＴＪと直列に接続され、前記第１の面積とは異なる第２の面積を有する第２のＭＴＪであって、当該第１のＭＴＪと参照層を共有する第２のＭＴＪと、
前記第２のＭＴＪに結合された第２の重金属層と、
を含み、
前記第１の重金属層は、第１のトランジスタを介して第１のワード線とビット線とに接続され、
前記第２の重金属層は、第２のトランジスタを介して第２のワード線と前記ビット線とに接続され、
前記第１の重金属層は、第３のトランジスタを介して第３のワード線とソース線とに接続され、
前記第２の重金属層は、前記ソース線に直接接続される、
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル。
【請求項2】
前記第１のＭＴＪは、前記第１の重金属層と直接接触している第１の自由層と、
前記参照層と、
前記第１の自由層と前記参照層との間に配置された第１のトンネル障壁と、
を含む、請求項１に記載のＭＲＡＭセル。
【請求項3】
前記第２のＭＴＪは、前記第２の重金属層と直接接触している第２の自由層と、
前記参照層と、
前記第２の自由層と前記参照層との間に配置された第２のトンネル障壁と、
を含む、請求項２に記載のＭＲＡＭセル。
【請求項4】
前記第１のトンネル障壁はＭｇＯの層である、請求項２に記載のＭＲＡＭセル。
【請求項5】
前記第１の面積は前記第２の面積よりも小さい、請求項１に記載のＭＲＡＭセル。
【請求項6】
共通の前記参照層は前記第２のＭＴＪと同じ面積を有する、請求項５に記載のＭＲＡＭセル。
【請求項7】
前記第１の重金属層および前記第２の重金属層は、スピン軌道トルク特性を示す金属の１つ以上の層を含む、請求項１に記載のＭＲＡＭセル。
【請求項8】
前記第１の重金属層および前記第２の重金属層は、白金、タングステン、タンタル、およびマンガンからなる群から選択される金属の１つ以上の層を含む、請求項１に記載のＭＲＡＭセル。
【請求項9】
前記第１のＭＴＪは、前記第２のＭＴＪの上に積層される、請求項１に記載のＭＲＡＭセル。
【請求項10】
前記ＭＲＡＭセルは、複数の２ビットＭＲＡＭセルを含むメモリアレイの一部である、請求項１に記載のＭＲＡＭセル。
【請求項11】
前記第１の重金属層と前記第２の重金属層はいずれも、白金、タングステン、タンタル、およびマンガンからなる群から選択される金属の１つ以上の層を含み、共通の前記参照層は強磁性金属を含む、請求項１に記載のＭＲＡＭセル。
【請求項12】
第１の重金属層と、前記第１の重金属層に結合され、第１の面積を有する第１の磁気トンネル接合（ＭＴＪ）と、前記第１のＭＴＪと直列に接続され、前記第１の面積とは異なる第２の面積を有する第２のＭＴＪであって、当該第１のＭＴＪと参照層を共有する第２のＭＴＪと、前記第２のＭＴＪに結合された第２の重金属層とを含み、前記第１の重金属層は、第１のトランジスタを介して第１のワード線とビット線とに接続され、前記第２の重金属層は、第２のトランジスタを介して第２のワード線と前記ビット線とに接続され、前記第１の重金属層は、第３のトランジスタを介して第３のワード線とソース線とに接続され、前記第２の重金属層は、前記ソース線に直接接続された磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルをプログラムするための方法であって、当該方法は、前記ＭＲＡＭセルの第１のビットをプログラムするための書き込みコマンドを受信することと、
前記第１のＭＴＪまたは前記第２のＭＴＪのいずれかである特定のＭＴＪに前記第１のビットを記憶することを決定することと、
前記第１、第２、および第３のトランジスタのうちの１つ以上を選択的に活性化して、前記特定のＭＴＪに関連する重金属層に電流を流すことと、
を含む方法。
【請求項13】
前記特定のＭＴＪは前記第１のＭＴＪであり、前記第１、第２、および第３のトランジスタのうちの１つ以上を選択的に活性化することは、前記第１および第３のトランジスタを活性化して、前記第１の重金属層に電流を流すことを含み、
前記第２のトランジスタは活性化されない、
請求項１２に記載の方法。
【請求項14】
前記特定のＭＴＪは前記第２のＭＴＪであり、前記第１、第２、および第３のトランジスタのうちの１つ以上を選択的に活性化することは、前記第２のトランジスタを活性化して、前記第２の重金属層に電流を流すことを含み、
前記第１および第３のトランジスタは活性化されないままである、
請求項１２に記載の方法。
【請求項15】
磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルをプログラムするためのシステムであって、前記ＭＲＡＭセルとプロセッサを含み、
前記ＭＲＡＭセルは、
第１の重金属層と、
前記第１の重金属層に結合され、第１の面積を有する第１の磁気トンネル接合（ＭＴＪ）と、
前記第１のＭＴＪと直列に接続され、前記第１の面積とは異なる第２の面積を有する第２のＭＴＪであって、当該第１のＭＴＪと参照層を共有する第２のＭＴＪと、
前記第２のＭＴＪに結合された第２の重金属層と、
を含み、
前記第１の重金属層は、第１のトランジスタを介して第１のワード線とビット線とに接続され、
前記第２の重金属層は、第２のトランジスタを介して第２のワード線と前記ビット線とに接続され、
前記第１の重金属層は、第３のトランジスタを介して第３のワード線とソース線とに接続され、
前記第２の重金属層は、前記ソース線に直接接続され、
前記プロセッサは、
前記ＭＲＡＭセルの第１のビットをプログラムするための書き込みコマンドを受信することと、
前記第１のＭＴＪまたは前記第２のＭＴＪのいずれかである特定のＭＴＪに前記第１のビットを記憶することを決定することと、
前記第１、第２、および第３のトランジスタのうちの１つ以上を選択的に活性化して、前記特定のＭＴＪに関連する重金属層に電流を流すことと、を含む方法を実行するように構成されている、
システム。
【請求項16】
前記特定のＭＴＪは前記第１のＭＴＪであり、前記第１、第２、および第３のトランジスタのうちの１つ以上を選択的に活性化することは、前記第１および第３のトランジスタを活性化して、前記第１の重金属層に電流を流すことを含み、
前記第２のトランジスタは活性化されない、
請求項１５に記載のシステム。
【請求項17】
前記特定のＭＴＪは前記第２のＭＴＪであり、前記第１、第２、および第３のトランジスタのうちの１つ以上を選択的に活性化することは、前記第２のトランジスタを活性化して、前記第２の重金属層に電流を流すことを含み、
前記第１および第３のトランジスタは活性化されないままである、
請求項１５に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電気、電子、およびコンピュータ分野に関する。具体的には、本開示は、３つのトランジスタを有する２ビット磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル、およびその製造方法に関する。
【背景技術】
【0002】
ＭＲＡＭは、コンピュータや他の電子デバイスにおいてデータを記憶するために使用される不揮発性メモリの一種である。（例えば、キャパシタを使用して）データを電荷または電流の流れとして記憶する従来のリードアクセスメモリ（例えば、ダイナミックリードアクセスメモリ（ＤＲＡＭ））とは異なり、ＭＲＡＭは、磁気記憶素子を使用して磁気ドメインにデータを記憶する。磁気記憶素子は、それぞれが磁化を保持可能であり絶縁層で分離された２枚の強磁性体プレートで形成されている。プレートの磁化を外場の磁化に一致するように変化させ、データを記憶することができる。
【発明の概要】
【0003】
本開示の実施形態は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルを含む。ＭＲＡＭセルは、第１の重金属層と、第１の重金属層に結合された第１の磁気トンネル接合（ＭＴＪ）とを含む。第１のＭＴＪは、第１の面積を有する。ＭＲＡＭセルは、第２のＭＴＪをさらに含む。第２のＭＴＪは、第１のＭＴＪと直列に接続される。第２のＭＴＪは、第１の面積とは異なる第２の面積を有する。第２のＭＴＪは、第１のＭＴＪと参照層を共有する。ＭＲＡＭセルは、第２のＭＴＪに結合される第２の重金属層をさらに含む。
【0004】
本開示のさらなる実施形態は、２ビットＭＲＡＭセルを形成する方法を含む。方法は、第２の重金属層を形成することを含む。方法は、ＭＴＪスタックを形成することをさらに含む。ＭＴＪスタックは、第１の面積を有する第１のＭＴＪと、第１の面積とは異なる第２の面積を有する第２のＭＴＪとを含む。第２のＭＴＪは、第２の重金属層の上に形成される。第１および第２のＭＴＪは、参照層を共有する。方法は、第１のＭＴＪの上に第１の重金属層を形成することをさらに含む。
【0005】
本開示のさらなる実施形態は、２ビットＭＲＡＭセルをプログラムするための方法、システム、およびコンピュータプログラム製品を含む。方法は、２ビットＭＲＡＭセルの第１のビットをプログラムするための書き込みコマンドを受信することを含む。ＭＲＡＭセルは、第１のＭＴＪと第２のＭＴＪとを直列に含む。第１のＭＴＪの面積は、第２のＭＴＪの面積とは異なる。第１のＭＴＪは、第１の重金属層に結合される。第１の重金属層は、第１のトランジスタを用いてビット線に接続される。第１の重金属層は、第２のトランジスタを用いてソース線に接続される。第２のＭＴＪは、第２の重金属層に接続される。第２の重金属層は、第３のトランジスタを用いてビット線に接続される。第２の重金属層は、ソース線に直接接続される。方法は、第１のビットが特定のＭＴＪに記憶されることを決定することをさらに含む。特定のＭＴＪは、第１のＭＴＪまたは第２のＭＴＪのうちのいずれかである。本方法は、第１、第２および第３のトランジスタのうちの１つ以上を選択的に活性化して、特定のＭＴＪに関連する重金属層に電流を流すことをさらに含む。
【0006】
本開示のさらなる実施形態は、２ビットＭＲＡＭセルを読み出すための方法、システム、およびコンピュータプログラム製品を含む。方法は、第１のＭＴＪと第２のＭＴＪとを直列に含む２ビットＭＲＡＭセルを読み出すための読み出しコマンドを受信することを含む。第１のＭＴＪの面積は、第２のＭＴＪの面積と異なる。方法は、ＭＲＡＭセルに流れる電流を駆動することをさらに含む。方法は、ＭＲＡＭセルの抵抗を決定することをさらに含む。方法は、決定した抵抗に基づいて、ＭＲＡＭセルの２ビット値を決定することをさらに含む。
【0007】
上記の要約は、例示される各実施形態または本開示のすべての実装形態を説明することを意図したものではない。
【図面の簡単な説明】
【0008】
本開示に含まれる図面は本明細書に組み込まれ、かつその一部を形成する。これらの図面は、本開示の実施形態を図示し、かつ明細書と共に、本開示の原理を説明する。図面は、典型的な実施形態を例示するに過ぎず、本開示を限定するものではない。
【0009】
【図1】本開示の実施形態に係る２ビット磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルの構成例を示すブロック図である。
【図3】本開示の実施形態に係る、２ビットＭＲＡＭセルで構成されるＭＲＡＭアレイの一部を示す図である。
【図4】本開示の実施形態に係る、２ビットＭＲＡＭセルの第２の構成例のブロック図である。
【図5A】本開示の実施形態に係る、製造プロセスの中間段階における２ビットＭＲＡＭセルの断面図である。
【図6】本開示の実施形態に係る、２ビットＭＲＡＭセルの第１のビットをプログラムするための一例としての方法のフローチャートである。
【図7】本開示の実施形態に係る、２ビットＭＲＡＭセルの第２のビットをプログラムするための一例としての方法のフローチャートである。
【図8】本開示の実施形態に係る、２ビットＭＲＡＭセルに記憶されたデータを読み出すための一例としての方法のフローチャートである。
【図9】本開示の実施形態に係る、本明細書に記載の方法、ツール、モジュール、および関連機能の１つ以上を実装する際に使用可能な一例としてのコンピュータシステムの概略ブロック図である。
【0010】
本明細書に記載する実施形態は様々な変更および代替形態が可能であるが、実施形態の具体的詳細を、図面に例示し、かつ詳細に説明する。ただし、記載される具体的な実施形態は、限定的な意味に解釈すべきではない。むしろ、本発明の主旨および範囲に含まれるすべての変形、均等物、および代替形態を包含することが意図される。
【発明を実施するための形態】
【0011】
本開示の態様は、一般に、電気、電子、およびコンピュータ分野に関し、より具体的には、３つのトランジスタを有する２ビット磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セルおよびその製造方法に関する。本開示は必ずしもこのような用途に限定されるものではないが、本開示の様々な態様は、この文脈における様々な例の説明を通じて理解することができる。
【0012】
本明細書では、関連図面を参照しながら本開示の様々な実施形態について説明する。本開示の範囲から逸脱することなく、他の実施形態も考案可能である。なお、以下の説明および図面においては要素間の様々な接続関係および位置関係（例えば、上、下、隣接など）が規定されている。これらの接続関係もしくは位置関係またはその両方は、別段の記載がない限り、直接的なものでも間接的なものでもよく、本開示はこの点に関して限定的であることを意図していない。したがって、エンティティの結合は直接的または間接的な結合を指すことができ、エンティティ間の位置関係は直接的または間接的な位置関係とすることができる。間接的な位置関係の一例として、本明細書において層「Ｂ」の上（over）に層「Ａ」を形成すると言う場合、層「Ａ」および層「Ｂ」の関連特性および機能が中間層によって実質的に変更されない限り、層「Ａ」と層「Ｂ」との間に１つ以上の中間層（例えば、層「Ｃ」）が存在する状況を含む。
【0013】
特許請求の範囲および本明細書の解釈のために以下の定義および略語を使用するものとする。本明細書で使用する「含む（comprises）」、「含む（comprising）」、「含む（includes）」、「含む（including）」、「有する（has）」、「有する（having）」、「含有する（contains）」、もしくは「含有する（containing）」という用語またはこれらの任意のその他の変形は、非排他的包含を対象とすることが意図されている。例えば、要素の列挙を含む組成物、混合物、プロセス、方法、物、または装置は、必ずしもそれらの要素のみには限定されず、明示的に記載されていないかまたはそのような組成物、混合物、プロセス、方法、物または装置に固有の他の要素を含むことができる。
【0014】
以下の説明において、「上側（upper）」、「下側（lower）」、「右（right）」、「左（left）」、「垂直（vertical）」、「水平（horizontal）」、「上部（top）」、「底部（bottom）」という用語およびこれらの派生語は、記載されている構造体および方法について、図面における向きの通りの関係にあるものとする。「重なっている（overlying）」、「～の上に（atop）」、「～の上に（on top）」、「～の上に位置する（positioned on）」または「～の上に位置する（positioned atop）」という用語は、第１の構造体などの第１の要素が、第２の構造体などの第２の要素の上に存在することを意味する。ここで、第１の要素と第２の要素との間には、境界面構造などの介在要素が存在してもよい。「直接接触（direct contact）」という用語は、第１の構造体などの第１の要素と、第２の構造体などの第２の要素とが、それら２つの要素の境界面に中間の導電層、絶縁層または半導体層が存在せずに接続されることを意味する。なお、例えば「第２の要素に対して選択的な第１の要素」などの、「～に対して選択的（selective to）」という用語は、第１の要素をエッチングすることができ、第２の要素がエッチストップとして機能することができることを意味する。
【0015】
簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）作製に関する従来の技術については、本明細書で詳細に記載する場合もしない場合もある。また、本明細書に記載の様々なタスクおよびプロセス工程は、本明細書で詳細に記載していない追加の工程または機能を有する、より包括的な手順またはプロセスに組み込むことができる。具体的には、半導体デバイスおよび半導体ベースのＩＣの製造における様々な工程は周知であり、したがって、簡潔にするために、本明細書では、多くの従来の工程については、周知のプロセスの詳細を示さずに簡単に言及するにとどめるかまたは完全に省略する。
【0016】
一般に、ＩＣにパッケージ化されるマイクロチップの形成に使用される種々のプロセスは、４つの大まかなカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピング、およびパターン形成／リソグラフィに分類される。
【0017】
堆積は、ウエハ上に材料を成長、塗布、またはその他の方法で転写する任意のプロセスである。利用可能な技術としては、特に、物理気相堆積（ＰＶＤ：physical vapor deposition）、化学気相堆積（ＣＶＤ：chemical vapor deposition）、電気化学堆積（ＥＣＤ：electrochemical deposition）、分子線エピタキシ（ＭＢＥ：molecular beam epitaxy）、および最近では原子層堆積（ＡＬＤ：atomic layer deposition）などがある。別の堆積技術としては、プラズマ化学気相堆積（ＰＥＣＶＤ：plasma enhanced chemical vapor deposition）がある。ＰＥＣＶＤは、プラズマ中のエネルギーを使用してウエハ表面での反応を生じさせるプロセスである。この反応は、従来のＣＶＤではより高い温度が必要となる。ＰＥＣＶＤ堆積時のエネルギーイオン衝撃は、膜の電気的および力学的特性を向上させることもできる。
【0018】
除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例えば、エッチングプロセス（ウェットまたはドライエッチング）、化学機械平坦化（ＣＭＰ：chemical-mechanical planarization）などが挙げられる。除去プロセスの一例は、イオンビームエッチング（ＩＢＥ：ion beam etching）である。一般に、ＩＢＥ（またはミリング）は、遠隔のブロードビームイオン／プラズマ源を利用して、物理的不活性ガス手段もしくは化学反応ガス手段またはその両方によって基板材料を除去するドライプラズマエッチングを指す。他のドライプラズマエッチング技術と同様に、ＩＢＥは、エッチング速度、異方性、選択性、均一性、アスペクト比、および基板損傷の最小化などの利点を有する。ドライ除去プロセスの別の例としては、反応性イオンエッチング（ＲＩＥ：reactive ion etching）が挙げられる。一般に、ＲＩＥは化学反応性プラズマを使用して、ウエハ上に堆積した材料を除去する。ＲＩＥでは、プラズマは、電磁場によって低圧（真空）下で生成される。ＲＩＥプラズマからの高エネルギーイオンが、ウエハ表面を衝撃し、ウエハ表面と反応して材料を除去する。
【0019】
半導体ドーピングは、例えば、一般には、拡散もしくはイオン注入またはその両方によってトランジスタのソースおよびドレインをドープすることによる電気的特性の改変である。これらのドーピングプロセスに続いて、炉アニールまたは高速熱アニール（ＲＴＡ：rapid thermal annealing）が行われる。アニールは、注入されたドーパントを活性化する役割を果たす。導体（例えば、ポリシリコン、アルミニウム、銅など）と絶縁体（例えば、様々な形態の二酸化シリコン、シリコン窒化物など）の両方の膜を使用して、トランジスタとそのコンポーネントを接続および分離する。半導体基板の様々な領域の選択的ドーピングによって、電圧の印加により基板の導電率を変化させることができる。これらの様々なコンポーネントの構造を形成することによって、数百万個のトランジスタを作製し、互いに配線して最新のマイクロエレクトロニクスデバイスの複雑な回路を形成することができる。
【0020】
半導体リソグラフィは、後でパターンを基板に転写するための、半導体基板上での３次元レリーフイメージまたはパターンの形成である。半導体リソグラフィでは、フォトレジストと呼ばれる感光性ポリマーによってパターンが形成される。トランジスタを構成する複雑な構造と、回路の数百万個のトランジスタを接続する多くの配線とを作製するために、リソグラフィ工程とエッチパターン転写工程とが複数回繰り返される。ウエハ上にプリントされる各パターンは、その前に形成されたパターンと位置合わせされ、導体、絶縁体および選択的ドープ領域が徐々に構築されて最終的なデバイスを形成する。
【0021】
次に、本開示の態様により具体的に関連する技術の概要を説明する。一般に、２ビットＭＲＡＭセルは、磁気記憶素子を使用して２つの値（例えば、情報の２ビット）を記憶できる任意の材料または材料の組み合わせを指す。ＭＲＡＭセルの値は、バイナリ（「０１」もしくは「００」）またはアナログ（例えば、０．６５）とすることができる。そして、ＭＲＡＭセルの値は、抵抗ランダムアクセスメモリ（ＲｅＲＡＭやＲＲＡＭ）セルもしくはメモリスタまたはその両方に値が記憶される方法と同様に、セルの電気抵抗に応じてメモリセル内に記憶される。言い換えれば、ＭＲＡＭセル内のプレートの磁化の相対的な向きは、ＭＲＡＭセルの電気抵抗に影響を与えることができる。この電気抵抗は、ＭＲＡＭセルに電流を流すことによって測定することができ、測定された電気抵抗は値に変換することができる。
【0022】
従来の２端子ＭＲＡＭデバイスの欠点の一部として、酸化物の信頼性と高い書き込み電力がある。３端子スピンホール効果（ＳＨＥ：spin hall effect）またはスピン軌道トルク（ＳＯＴ：spin orbit torque）ＭＲＡＭセルは、読み出しおよび書き込み動作用に分離した経路を設けることによって、これらの制限を克服する。しかし、従来のＳＯＴ ＭＲＡＭセルでは、１ビットの情報を記憶するために、磁気トンネル接合（ＭＴＪ：magnetic tunnel junction）に結合された２つのトランジスタが必要となる。このため、ＭＲＡＭデバイスのビット密度が制限される。
【0023】
ＭＲＡＭデバイスの低ビット密度を高める試みは、（１）異なるＭＴＪピラーで重金属を共有すること、および（２）一方がＳＨＥを利用し、他方がスピン伝達トルク（ＳＴＴ：spin-transfer torque）を利用するスタック型ＭＴＪ（stacked MTJs）を使用することのいずれかによって、マルチビットＭＲＡＭセルを形成することに焦点を当ててきた。しかし、これらの解決策はどちらも大きな欠点がある。異なるＭＴＪが重金属構造を共有する場合、各ＭＴＪは独立してプログラムすることができない。一方のＭＴＪをＳＨＥで、他方のＭＴＪをＳＴＴで動作させるスタック型ＭＴＪの場合、トンネル障壁の信頼性や高い書き込みエネルギーなど、ＳＴＴのすべての制約が依然として存在する。
【0024】
本開示の実施形態は、３つのトランジスタを使用し、各ビットに別々の書き込み経路を設ける２ビットＳＯＴ ＭＲＡＭセルを使用することによって、既存の解決手段におけるこれらおよび他の欠点を克服し得る。本明細書に開示する２ビットＳＯＴ ＭＲＡＭセルは、共有参照層（shared reference layer）を有する直列構成にて２つのＭＴＪを使用する。２つの重金属（Ｐｔ、Ｔａ、Ｗなど）は、２つの自由層（面内または面に垂直な強磁性体とすることができる）と接触している。ＭＴＪスタックは、２つの自由層と、共有参照層とを有する。２つの自由層の面積は異なる。この構造では、重金属に電流を流すことにより、ＳＯＴ効果を利用して２つの自由層を独立してプログラムすることができる。本開示の構造は、ＳＴＴベースのＭＲＡＭセルと比較して、速度向上（等エネルギー（iso-energy）の場合）およびエネルギー向上（等速度（iso-speed）の場合）を実現することができる。
【0025】
いくつかの実施形態では、２ビットＳＯＴ ＭＲＡＭセルは、２つの重金属（Ｐｔ、Ｔａ、Ｗなど）と接触する異なる面積の２つの強磁性自由層（ＦＬ１およびＦＬ２）を含む。いくつかの実施形態において、上側自由層は、下側自由層よりも面積が小さい。強磁性体は、面内（in-plane）または面直（perpendicular-to-plane）方向の磁気異方性を有することができる。
【0026】
共通の強磁性参照層が、２つの自由層の間で共有される。参照層（ＲＬ：reference layer）は、トンネル障壁（ＭｇＯなど）によって各自由層から分離される。このようにして、ＭＴＪスタックは、ＦＬ１／ＭｇＯ／ＲＬ／ＭｇＯ／ＦＬ２によって形成される。両端に２つの重金属層が存在するため、一部の実施形態では、スタック全体はＨＭ１／ＦＬ１／ＭｇＯ／ＲＬ／ＭｇＯ／ＦＬ２／ＨＭ２で構成される。
【0027】
２つの自由層は、２つの重金属にそれぞれ「書き込み」電流を流すことにより、独立してプログラムすることができる。すなわち、トランジスタの１つまたは２つを選択的に活性化することによって、電流を１つの重金属層に流すことができ、それによって、電流に基づいて層の磁気配向を独立に設定することができる。これにより、各ビットを個別にＭＲＡＭセルに書き込むことができるようになる。
【0028】
ＭＲＭセルの状態は、ＭＴＪスタックに「読み出し」電流を流し、ＭＴＪスタックの関連する抵抗状態を測定することによって決定される。スタック内の各ＭＴＪは面積／サイズが異なるため、ＭＴＪスタックの全抵抗への影響は異なる。これにより、ＭＴＪスタックは、２つの抵抗状態ではなく、４つの抵抗状態を実効的に有することができる。単純化した例として、第１のＭＴＪは１０または２０キロオームの抵抗を持つようにプログラムされ、第２のＭＴＪは１または５キロオームの抵抗を持つようにプログラムされてもよい。ＭＴＪは直列なので、スタック全体は、２つのＭＴＪスタックの磁気配向に応じて、１１、１５、２１、または２５キロオームのいずれかの抵抗を持つことになる。これらの抵抗値のそれぞれは、２ビットＭＲＡＭセルの状態に変換することができる。例えば、１１キロオームの実効抵抗は、２ビット値の００に対応することができる。同様に、１５、２１、および２５キロオームは、それぞれ、０１、１０、および１１に対応することができる。
【0029】
なお、この単純化した例はプロセスを説明するものであるが、実際には、ＭＴＪを正確な抵抗値にプログラムできない場合がある。そのため、各抵抗状態は、対応する抵抗の範囲を有してもよい。上記の例に従い、ＭＴＪスタックを意図した値の１．５キロオーム以内にプログラムできると仮定すると、２ビット値の００は、［９．５、１２．５］キロオームの範囲の抵抗に関連付けられてもよい。同様に、２ビット値の０１、１０、および１１はそれぞれ、［１３．５、１６．５］キロオーム、［１９．５、２２．５］キロオーム、および［２３．５、２６．５］キロオームの範囲の抵抗に対応してもよい。
【0030】
書き込み経路を分離することにより、ＭＴＪは、従来のスタック型ＭＴＪのように順次書き込むのではなく、独立して書き込むことができる。この結果、ＭＲＡＭセルへの書き込み時の時間を大幅に短縮することができる。ＭＲＡＭセルからの読み出しは、両方のビットを一度に読み出すことを含むため、従来のＭＲＡＭセルと比較した読み出し速度の改善は、書き込み速度の改善ほど大きくないが、それでも読み出し速度は、いくつかの実施形態では、従来のＭＲＡＭの約２倍または３倍になり得る。さらに、書き込み経路を分離し、異なるサイズのＭＴＪを使用することで、トンネル障壁の形成態様に基づいて抵抗状態をより分離できるようになる。
【0031】
本開示のさらなる実施形態は、２ビットＳＯＴ ＭＲＡＭセルを形成する方法を含む。時間制御されたＩＢＥまたはＲＩＥプロセスにより、ハードマスクを使用してＨＭ１、ＦＬ１およびＴＢ１をエッチングする。次に、ＨＭ１、ＦＬ１、およびＴＢ１を、上部電極材料とともに、誘電体材料で封止する。時間制御された（time controlled）ＩＢＥまたはＲＩＥプロセスにより、ＲＬ、ＴＢ２、およびＦＬ２をエッチングする。エッチングは、底部重金属で停止する。誘電体材料（ｌｏｗ－ｋ）を堆積し、ＣＭＰで研磨して、ＨＭ１の上面が露出するようにする。重金属（ＨＭ１）を、ＦＬ１表面と接触するように、パターニングしたＨＭ１の上に堆積させる。
【0032】
本明細書において、「重金属層」などにおける「重金属」とは、自由層の磁化にトルクを誘導することによって、自由層の磁気配向を（例えば、平行から反平行（anti-parallel）に）切り替えるための適切な強さのスピン軌道結合特性（spin-orbit coupling property）を有する任意の金属を指す。これらの金属は、スピンホール金属（Spin Hall metals）やスピン軌道トルク金属（spin orbit torque metals）と呼ばれることもある。
【0033】
なお、上述した利点は一例であり、限定的なものとして解釈すべきではない。本開示の実施形態は、本開示の主旨および範囲内において、上述した利点のすべてまたは一部を含んでもよいし、いずれも含まなくてもよい。
【0034】
次に、各図面を参照すると、図１は、本開示の実施形態に係る２ビット磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）セル１００の構成例を示すブロック図である。ＭＲＡＭセル１００は、ＭＴＪスタック内に２つのＭＴＪ１０２、１０４を含む。第１のＭＴＪ１０２は、第１の自由層（ＦＬ１）１１６と、第１のトンネル障壁（ＴＢ１）１１８と、参照層（ＲＬ）１２０とを含む。第２のＭＴＪ１０４は、第２の自由層（ＦＬ２）１２４と、第２のトンネル障壁（ＴＢ２）１２２と、ＲＬ１２０とを含む。図１に示すように、第１および第２のＭＴＪ１０２、１０４は、ＲＬ１２０を共有する。
【0035】
ＦＬ１（１１６）およびＦＬ２（１２４）は、それぞれＴＢ１（１１８）およびＴＢ２（１２２）によって、ＲＬ１２０から分離されている。各トンネル障壁は、自由層と参照層との間の絶縁体として機能する。ＴＢ１（１１８）およびＴＢ２（１２２）は、任意の適切な材料で形成することができる。例えば、いくつかの実施形態において、ＴＢ１（１１８）およびＴＢ２（１２２）は、エピタキシャル（結晶性）ＭｇＯの層である。他の実施形態において、他の適切な材料（例えば、非晶質酸化アルミニウム）をトンネル障壁の一方または両方として使用することができる。
【0036】
図１に示すように、第１のＭＴＪ１０２は、第２のＭＴＪ１０４よりも面積がかなり小さい。ＭＴＪの抵抗はその面積に比例するので、一方のＭＴＪが他方のＭＴＪよりも小さいＭＴＪスタックを利用することにより、ＭＴＪスタックにおいて４つの固有の抵抗状態が存在するようになる。
【0037】
第１のＭＴＪ１０２は、ＦＬ１（１１６）を介して第１の重金属層（ＨＭ１）１１２に結合される。同様に、第２のＭＴＪ１０４は、ＦＬ２（１２４）を介して第２の重金属層（ＨＭ２）１１４に結合される。ＨＭ１（１１２）およびＨＭ２（１１４）は、スピン軌道トルク相互作用を示す任意の金属または合金の１つ以上の層であってもよい。例えば、ＨＭ１（１１２）およびＨＭ２（１１４）は、白金、タングステン、タンタル、もしくはマンガンまたはその組み合わせのうちの１つ以上であってもよい。いくつかの実施形態では、ＨＭ１（１１２）およびＨＭ２（１１４）は同じ材料であり、他の実施形態では、ＨＭ１（１１２）およびＨＭ２（１１４）は異なる金属である。
【0038】
ＨＭ１（１１２）は、第１のトランジスタＴ１を介してビット線と第１のワード線（ワード線１）とに接続される。また、ＨＭ１（１１２）は、第３のトランジスタＴ３を介してソース線と第３のワード線（ワード線３）とに接続される。同様に、ＨＭ２（１１４）は、第２のトランジスタＴ２を介してビット線と第２のワード線（ワード線２）とに接続される。ＨＭ２（１１４）は、ソース線に直接（すなわち、中間トランジスタを介さずに）接続される。
【0039】
ＦＬ１（１１６）およびＦＬ２（１２４）は、異なる値を記憶するように独立してプログラムすることができる。ＦＬ１（１１６）およびＦＬ２（１２４）の各々は、電流がこの２層間で漏れないように（すなわち、電流がＭＴＪスタックを通過しないように）、異なるタイミングでプログラムする必要がある。
【0040】
ＦＬ１は、単にＨＭ１（１１２）に電流を流すことによってプログラムされる（例えば、書き込まれる）。これは、第２のトランジスタＴ２をオフにしたまま、第１および第３のトランジスタＴ１、Ｔ３をオンにすることによって行われる。このようにトランジスタを活性化することで、スタックを経由することなく、ＨＭ１（１１２）を介してビット線からソース線に電流を流すことができる。ＨＭ１（１１２）を流れる電流は、ＦＬ１（１１６）の磁気配向を設定するので、ＦＬ１（１１６）の抵抗を変更するのに使用することができる。
【0041】
同様に、ＦＬ２は、単にＨＭ２（１１４）に電流を流すことによってプログラムされる（例えば、書き込まれる）。これは、第１のトランジスタＴ１および第３のトランジスタＴ３がオフ状態のときに、第２のトランジスタＴ２をオンにすることによって行われる。このようにトランジスタを活性化することで、スタックを経由することなく、ＨＭ２（１１４）を介してビット線からソース線に電流を流すことができる。ＨＭ２（１１４）を流れる電流は、ＦＬ２（１２４）の磁気配向を設定するので、ＦＬ２（１２４）の抵抗を変更するのに使用することができる。
【0042】
ＭＲＡＭセル１００の状態（すなわち、ビット値）は、ＭＴＪスタックに（すなわち、第１のＭＴＪ１０２および第２のＭＴＪ１０４の両方に）電流を流すことによって読み出すことができる。これは、第２のトランジスタＴ２および第３のトランジスタＴ３がオフ状態のときに、第１のトランジスタＴ１を活性化することによって行われる。図１に示すように、このようにトランジスタを活性化すると、読み出し電流（Ｉｒｅａｄ）１３０が誘導される。読み出し電流１３０は、ビット線から第１のトランジスタＴ１を通過し、ＨＭ１（１１２）に流れ、ＭＴＪスタックを通過し、ＨＭ２（１１４）に流れ、最終的にソース線に到達する。ＭＲＡＭセル１００の抵抗は、読み出し電流１３０を使用して決定することができる。そして、決定された抵抗は、（例えば、図２に示すような真理値表を使用して）２ビット値に変換することができる。
【0043】
ここで図２に、本開示の実施形態に係る、図１のＭＲＡＭセルの２つのＭＴＪの状態と、ＭＲＡＭセルのビット値状態との対応を示す一例としての真理値表２００を示す。図２に示すように、各ＭＴＪは、平行状態（Ｐ）または反平行状態（ＡＰ）にプログラムすることができる。各状態は、ＭＴＪの面積に応じた対応する抵抗値を有することになる。例えば、第１のＭＴＪ１０２は、平行状態のときに第１の抵抗値を有し、反平行状態のときに第２の抵抗値を有する。同様に、第２のＭＴＪ１０４は、平行状態のときに第３の抵抗値を有し、反平行状態のときに第４の抵抗値を有する。
【0044】
各ＭＴＪの相対的なサイズを制御することによって、両状態における各ＭＴＪの抵抗を十分に異ならせることができ、これにより、スタックの実行抵抗から、各ＭＴＪの状態を独立して決定することができる。そして、これをＭＲＡＭセルの状態（すなわち、２ビット値）に変換することができる。図２に示す例では、平行状態は値０に対応し、反平行状態はビット値１に対応する。したがって、両方のＭＴＪが平行状態にある場合は２ビット値００に対応し、両方のＭＴＪが反平行状態にある場合は２ビット値１１に対応する。第１のＭＴＪ１０２が平行状態、第２のＭＴＪ１０４が反平行状態にある場合、ＭＲＡＭセルの２ビット値は０１である。同様に、第１のＭＴＪ１０２が反平行状態にあり、第２のＭＴＪ１０４が平行状態にある場合、ＭＲＡＭセルの２ビット値は１０である。
【0045】
次に、図３は、本開示の実施形態に係る、複数の２ビットＭＲＡＭセルで構成されるＭＲＡＭアレイ３００の一部を示す図である。図３に示すＭＲＡＭアレイ３００の部分は、４つのＭＲＡＭセルを含む。４つのＭＲＡＭセルは、６つのワード線３１０～３２０と、２つのビット線（ビット線１、ビット線２）と、ソース線とに接続される。各ＭＲＡＭセルは、２つの重金属層と、ＭＴＪスタックと、３つのトランジスタとを含む。
【0046】
例えば、第１のＭＲＡＭセルは、第１の重金属層３０２Ａと、第２の重金属層３０４Ａと、第１のＭＴＪスタック３０６Ａとを含む。第１の重金属層３０２Ａは、第１のトランジスタＴ１を介して、第１のビット線と第１のワード線３１０とに接続される。また、第１の重金属層３０２Ａは、第３のトランジスタを介して、ソース線と第３のワード線３１４とに接続される。また、第１の重金属層３０２Ａは、第１のＭＴＪスタック３０６Ａを介して、第２の重金属層３０４Ａに接続される。また、第２の重金属層３０４Ａは、第２のトランジスタＴ２を介して、第１のビット線と第２のワード線３１２とに接続される。
【0047】
同様に、第２のＭＲＡＭセルは、２つの重金属層３０２Ｂ、３０４Ｂと、ＭＴＪスタック３０６Ｂと、３つのトランジスタとを含む。第１のＭＲＡＭセルと同様に、第２のＭＲＡＭセルは、第１、第２、第３のワード線３１０～３１４とソース線とに接続される。しかし、第１のＭＲＡＭセルとは異なり、第２のＭＲＡＭセルは、第２のビット線（ビット線２）に接続される。これにより、第２のＭＲＡＭセルを第１のＭＲＡＭセルとは別個に制御することができる。
【0048】
第３のＭＲＡＭセルは、２つの重金属層３０２Ｃ、３０４Ｃと、ＭＴＪスタック３０６Ｃと、３つのトランジスタとを含む。第１のＭＲＡＭセルと同様に、第３のＭＲＡＭセルは、第１のビット線（ビット線１）とソース線とに接続される。しかし、第１のＭＲＡＭセルとは異なり、第３のＭＲＡＭセルは、第４のワード線３１６と、第５のワード線３１８と、第６のワード線３２０とに接続される。これにより、第３のＭＲＡＭセルを第１および第２のＭＲＡＭセルとは別個に制御することができる。
【0049】
第４のＭＲＡＭセルは、２つの重金属層３０２Ｄ、３０４Ｄと、ＭＴＪスタック３０６Ｄと、３つのトランジスタとを含む。第２のＭＲＡＭセルと同様に、第３のＭＲＡＭセルは、第２のビット線（ビット線２）とソース線とに接続される。しかし、第２のＭＲＡＭセルとは異なり、第３のＭＲＡＭセルは、第４のワード線３１６と、第５のワード線３１８と、第６のワード線３２０とに接続される。これにより、第４のＭＲＡＭセルを第１、第２、および第３のＭＲＡＭセルとは別個に制御することができる。
【0050】
図３では４つのＭＲＡＭセルのみを示しているが、任意の数のＭＲＡＭセルをＭＲＡＭアレイに含めることができる。言い換えれば、図示のＭＲＡＭセルのパターンを、任意の数のワード線もしくはビット線またはその両方に対して拡張して、単一のアレイにおいてはるかに多くのＭＲＡＭセルを収容することができる。ＭＲＡＭセルの総数（およびその配置）は、プロセッサがサポートする個別に制御可能な要素の数など、プロセッサの他の側面によって制限される場合がある。
【0051】
次に、図４は、本開示の実施形態に係る、２ビットＭＲＡＭセル４００の第２の構成例を示すブロック図である。図４に示すＭＲＡＭセル４００は、ＭＴＪスタックの形状が異なることを除いて、図１に示したＭＲＡＭセル１００と実質的に同様であってもよい。したがって、第１の重金属層４１２は、図１に示した第１の重金属層１１２と実質的に同様、または同じであってもよい。同様に、第２の重金属層４１４は、図１に示した第２の重金属層１１４と実質的に同様、または同じであってもよい。
【0052】
図１に示した第１のＭＴＪ１０２と同様に、図４における第１のＭＴＪ４０２は、第１の自由層４１６と、第１のトンネル障壁４１８と、参照層４２０とを含んでもよい。第１の自由層４１６、第１のトンネル障壁４１８、および参照層４２０は、形状が異なることを除いて、図１を参照して説明した第１の自由層１１６、第１のトンネル障壁１１８、および参照層１２０と実質的に同様、または同じであってもよい。同様に、第２のＭＴＪ４０４は、第２の自由層４２４と、第２のトンネル障壁４２２と、参照層４２０とを含んでもよい。第２の自由層４２４および第２のトンネル障壁４２２は、形状が異なることを除いて、図１を参照して説明した第２の自由層１２４および第２のトンネル障壁１２２と実質的に同様、または同じであってもよい。
【0053】
第１のＭＴＪ４０２および第２のＭＴＪ４０４が異なる面積を有するので、ＭＲＡＭセル４００は、ＭＲＡＭセル１００が４つの実効抵抗状態を有するのと同じ理由で、４つの実効抵抗状態を有することになる。さらに、ＭＲＡＭセル４００の動作は、ＭＲＡＭセル１００の動作と同じである。例えば、ＭＲＡＭセル４００の２ビット値の読み出しは、第２のトランジスタＴ２および第３のトランジスタＴ３がオフ状態のときに第１のトランジスタＴ１を活性化することによって行うことができる。このように、図４に示すＭＴＪスタックの台形／ピラミッド形状を、図１に示したＭＴＪスタックの形状の代替として使用してもよい。これは、製造の容易性、ＭＴＪスタックの総面積、または当業者によって認識される他の考慮事項を理由として採用してもよい。
【0054】
なお、図１および図４に示した形状／構成は、２ビットＭＲＡＭセルの作成に使用可能な形状の一例に過ぎない。当業者であれば認識できるように、多数の他の適切な形状が存在し、本開示は、これらの例示的な実施形態に限定されるものではない。
【0055】
いくつかの実施形態において、重金属層は、（図４に示すように）各セルに対してローカルであってもよい。ただし、いくつかの他の実施形態において、重金属層は、同じ行の複数のＭＲＡＭセル間で共有されてもよい。これらの実施形態は複雑さが増す可能性があり、追加の書き込みサイクルを必要とする。
【0056】
次に、図５Ａは、本開示の実施形態に係る、製造プロセスの中間段階における２ビットＭＲＡＭセル５００の断面図である。図５Ａは、最初の材料スタックの形成後であって、最初のエッチング工程の前のＭＲＡＭセル５００を示している。ＭＲＡＭセル５００は、基板５０２上に１つ以上の誘電体層５０４、５０６、５０８を含んでいる。これらをまとめて誘電体層５５０と呼ぶ。
【0057】
誘電体層５５０の上には、任意の適切な作製プロセスによって形成された重金属層５１０が設けられている。重金属層５１０は、誘電体層上に重金属（例えば、Ｐｌ）を堆積させるための任意の適切な作製プロセスによって誘電体層５５０上に形成されてもよい。重金属層５１０の上に自由層５１２が形成される。自由層５１２は、任意の適切な強磁性材料であってもよい。
【0058】
任意の適切な作製プロセスによって、自由層５１２の上にトンネル障壁５１４が形成される。トンネル障壁５１４は、例えば、ＭｇＯであってもよい。トンネル障壁５１４は、自由層５１２上でのＭｇＯのエピタキシャル成長または材料堆積によって形成されてもよい。
【0059】
任意の適切な作製プロセスによって、トンネル障壁５１４の上に参照層５１６が形成される。そして、任意の適切な作製プロセスによって、参照層５１６の上に第２のトンネル障壁層５１８が形成されてもよい。第２のトンネル障壁層５１８は、第１のトンネル障壁層５１４と実質的に同様、または同じであってもよい。
【0060】
任意の適切な作製プロセスによって、トンネル障壁５１８の上に自由層５２０が形成される。自由層５２０は、任意の適切な強磁性材料であってもよい。いくつかの実施形態では、自由層５２０は、自由層５１２と同じ材料である。ただし、他の実施形態では、２つの自由層５１２、５２０は異なる材料である。
【0061】
任意の適切な作製プロセスによって、自由層５２０の上に重金属層５２２が形成される。重金属層５２２は、任意の適切な重金属（例えば、スピン軌道トルク特性を示す任意の金属）であってもよい。重金属層５２２は、重金属層５１０と実質的に同様、または同じであってもよい。
【0062】
任意の適切な作製プロセスによって、重金属層５２２の上に上部電極５２４が形成される。上部電極５２４は、Ｃｕなどの任意の適切な電極材料で形成されてもよい。上部電極５２４の上に誘電体ハードマスク５２６が形成される。誘電体ハードマスク５２６は、当業者にとって既知であるように、任意の適切な材料で形成されてもよい。誘電体ハードマスク５２６の上に光学平坦化層（ＯＰＬ）５２８が形成される。
【0063】
ＯＰＬ５２８の上にシリコン反射防止コーティング（ＳｉＡＲＣ）５３０が形成される。最後に、ＳｉＡＲＣ５３０の上にレジスト５３２が形成される。
【0064】
次に、図５Ｂを参照すると、ハードマスクエッチングプロセスが実行されて、誘電体ハードマスク５２６および上部電極５２４の一部が除去される。ハードマスクエッチングプロセスでは、重金属層５２２の上部までエッチングする。誘電体ハードマスク５２６および上部電極５２４の残りの部分の面積は、作製プロセスの終了時におけるＭＲＡＭセル５００の第１のＭＴＪの面積に基づく。
【0065】
次に、図５Ｃを参照すると、重金属層５２２、自由層５２０、およびトンネル障壁５１８の時間制御されたエッチングが実行される。いくつかの実施形態では、時間制御されたエッチングは、イオンビームエッチングプロセスを利用する。他の実施形態では、ＲＩＥによって、重金属層５２２、自由層５２０、およびトンネル障壁５１８がエッチングされる。
【0066】
次に、図５Ｄを参照すると、エッチングされた重金属層５２２、自由層５２０、およびトンネル障壁５１８の誘電体封止（dielectric encapsulation）が実行される。誘電体封止は、エッチングされた重金属層５２２、自由層５２０、およびトンネル障壁５１８の側辺に沿って誘電体（例えば、ｌｏｗ－ｋ）材料５３４を形成することを含む。
【0067】
次に、図５Ｅを参照すると、参照層５１６、トンネル障壁５１４、および自由層５１２がエッチングされる。時間制御されたイオンビームエッチングまたはＲＩＥによって、参照層５１６、トンネル障壁５１４、および自由層５１２をエッチングしてもよい。封止された上部層は、これらのエッチングされた層の側辺が誘電体封止層５３４と実質的に同一平面上となるように、エッチングのハードマスクとして機能することができる。エッチングは、重金属層５１０の上面まで行われてもよい。
【0068】
次に、図５Ｆを参照すると、誘電体堆積と、重金属層５２２の上部を露出させるための残りの上部電極材料のＣＭＰとが実行される。誘電体堆積は、重金属層５１０の露出した部分の上に低誘電体材料５３６を堆積させることを含む。いくつかの実施形態では、この工程の前に、スタック全体に対する第２の誘電体封止を行うことができる。
【0069】
次に、図５Ｇを参照すると、重金属層５３８が、パターニングされた重金属層５２２、誘電体封止層５３４、および堆積した低誘電体層５３６に接触するように、構造物の上に堆積される。得られたＭＲＡＭセル５００におけるＨＭ１（５２２）およびＨＭ２（５１０）は、配線工程（ＢＥＯＬ：back end of line）において２つの金属層に位置することができ、互いに直交して延びることになる。ただし、この図では説明のために、これらを平行として示している。
【0070】
次に、図６は、本開示の実施形態に係る、２ビットＭＲＡＭセルの第１のビットをプログラムするための一例としての方法６００のフローチャートである。方法６００は、プロセッサ上で実行されるハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組み合わせによって実行されてもよい。例えば、方法６００は、（例えば、プロセッサ内の）メモリコントローラによって実行されてもよい。図１、図２、および図６を参照すると、方法６００はまず動作６０２にて、メモリコントローラが、２ビットＭＲＡＭセル１００の第１のビットをプログラムするための書き込みコマンドを受信する。
【0071】
図６で説明する例では、第１のビットは、第１のＭＴＪ１０２に記憶される。書き込みコマンドはまた、第１のビットの値（たとえば、０または１）を示す。書き込みコマンドを受信したことに応じて、メモリコントローラは、当該値を第１のＭＴＪ１０２にプログラムするのに必要な関連する電流を決定する。関連する電流は、第１のＭＴＪ１０２が平行状態（例えば、図２に示す例では０に関連付けられる）または反平行状態（例えば、図２に示す例では１に関連付けられる）のどちらに設定されるかに依存する。適切な状態を第１のＭＴＪ１０２にプログラムするのに必要な電流に基づき、電圧がビット線に駆動される。電圧は、高電圧であってもよいし、低電圧であってもよい。
【0072】
ビット線を適切な電圧に充電した後、動作６０４にて、第１のトランジスタＴ１および第３のトランジスタＴ３が活性化される。これは、第１のワード線と第３のワード線の電圧を高くすることによって行われる。第２のトランジスタＴ２はオフに維持される。これにより、第１の重金属層１１２に電流が流れ、それにより、第１のＭＴＪ１０２が書き込みコマンドに含まれる値を記憶するようにプログラムされる。書き込みコマンドに基づいてＭＲＡＭセル１００の第１のＭＴＪ１０２をプログラミングした後、方法６００は終了する。
【0073】
次に、図７は、本開示の実施形態に係る、２ビットＭＲＡＭセルの第２のビットをプログラムするための一例としての方法７００のフローチャートである。方法７００は、プロセッサ上で実行されるハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組み合わせによって実行されてもよい。例えば、方法７００は、（例えば、プロセッサ内の）メモリコントローラによって実行されてもよい。図１、図２、および図７を参照すると、方法７００はまず動作７０２にて、メモリコントローラが、２ビットＭＲＡＭセル１００の第２のビットをプログラムするための書き込みコマンドを受信する。
【0074】
図７で説明する例では、第２のビットは、第２のＭＴＪ１０４に記憶される。書き込みコマンドはまた、第２のビットの値（たとえば、０または１）を示す。書き込みコマンドを受信したことに応じて、メモリコントローラは、当該値を第２のＭＴＪ１０４にプログラムするのに必要な関連する電流を決定する。関連する電流は、第２のＭＴＪ１０４が平行状態（例えば、図２に示す例では０に関連付けられる）または反平行状態（例えば、図２に示す例では１に関連付けられる）のどちらに設定されるかに依存する。適切な状態を第２のＭＴＪ１０４にプログラムするのに必要な電流に基づき、電圧がビット線に駆動される。電圧は、高電圧であってもよいし、低電圧であってもよい。
【0075】
ビット線を適切な電圧に充電した後、動作７０４にて、第２のトランジスタＴ２が活性化される。これは、第２のワード線の電圧を高くすることによって行われる。第１のトランジスタＴ１および第３のトランジスタＴ３はオフに維持される。これにより、第２の重金属層１１４に電流が流れ、それにより、第２のＭＴＪ１０４が書き込みコマンドに含まれる値を記憶するようプログラムされる。書き込みコマンドに基づいてＭＲＡＭセル１００の第２のＭＴＪ１０４をプログラミングした後、方法７００は終了する。
【0076】
次に、図８は、本開示の実施形態に係る、２ビットＭＲＡＭセルに記憶されたデータを読み出すための一例としての方法８００のフローチャートである。方法８００は、プロセッサ上で実行されるハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組み合わせによって実行されてもよい。例えば、方法８００は、（例えば、プロセッサ内の）メモリコントローラによって実行されてもよい。図１、図２、および図８を参照すると、方法８００はまず動作８０２にて、メモリコントローラが、２ビットＭＲＡＭセル１００を読み出すための読み出しコマンドを受信する。
【0077】
動作８０４にて、第１のトランジスタＴ１が活性化される。これは、第１のワード線の電圧を高くすることによって行われてもよい。一方、第２のトランジスタＴ２および第３のトランジスタＴ３は、読み出しプロセス中はオフに維持される。第１のトランジスタＴ１の活性化（他の２つのトランジスタはオフ状態）によって、読み出し電流がトランジスタＴ１、第１の重金属層１１２、ＭＴＪ１０２、１０４、および第２の重金属層１１４を流れる。
【0078】
動作８０６にて、ＭＴＪスタックの抵抗が決定される。抵抗は、読み出し電流を測定し、測定した電流にオームの法則を適用し、ビット線の既知のプリチャージ電圧を使用することによって、決定してもよい。
【0079】
動作８０８にて、算出したＭＴＪスタックの抵抗に基づいて、ＭＲＡＭセルのビット値が決定される。第１のＭＴＪおよび第２のＭＴＪは異なる面積を有し、各ＭＴＪは、平行配向であるか反平行配向であるかに基づいて２つの抵抗状態を有するので、ＭＲＡＭセルは全体として、実効的に４つの抵抗状態を有する。４つの抵抗状態の各々は、（例えば、図２に示すように）２ビット値に対応する。従って、算出したＭＲＡＭセルの抵抗を４つの抵抗状態と比較して、ＭＲＡＭセルの２ビット値を決定することができる。ＭＲＡＭセルの２ビット値を決定した後、メモリコントローラは、当該２ビット値を読み出し要求の発信者に返すことができる。そして、方法８００は終了してもよい。
【0080】
次に、図９は、本開示の実施形態に係る、本明細書に記載の方法、ツール、モジュール、およびいずれかの関連する機能のうちの１つ以上を（例えば、コンピュータの１つ以上のプロセッサ回路またはコンピュータプロセッサを用いて）実装する際に使用可能な一例としてのコンピュータシステム９０１の概略ブロック図である。いくつかの実施形態において、コンピュータシステム９０１の主要なコンポーネントは、１つ以上のＣＰＵ９０２、メモリサブシステム９０４、端末インタフェース９１２、ストレージインタフェース９１６、Ｉ／Ｏ（入力／出力）デバイスインタフェース９１４、およびネットワークインタフェース９１８を含むことができる。これらはすべて、メモリバス９０３、Ｉ／Ｏバス９０８、およびＩ／Ｏバスインタフェースユニット９１０を介したコンポーネント間の通信を行うために直接または間接的に通信可能に結合することができる。
【0081】
コンピュータシステム９０１は、１つ以上の汎用プログラマブル中央処理装置（ＣＰＵ）９０２Ａ、９０２Ｂ、９０２Ｃ、および９０２Ｄ（ここではＣＰＵ９０２と総称する）を含むことができる。いくつかの実施形態において、コンピュータシステム９０１は、比較的大型のシステムでよく見られるように複数のプロセッサを含んでもよいが、他の実施形態ではそれに代えて、コンピュータシステム９０１は単一のＣＰＵを用いたシステムであってもよい。各ＣＰＵ９０２は、メモリサブシステム９０４に記憶された命令を実行することができる。また、各ＣＰＵ９０２は、１つ以上のレベルのオンボードキャッシュを含むことができる。
【0082】
システムメモリ９０４は、ランダムアクセスメモリ（ＲＡＭ）９２２やキャッシュメモリ９２４などの揮発性メモリとしてのコンピュータシステム読取可能媒体を含むことができる。コンピュータシステム９０１は、他の取り外し可能／取り外し不可能な揮発性／不揮発性のコンピュータシステム記憶媒体をさらに含むことができる。あくまでも例示として、ストレージシステム９２６は、「ハードドライブ」などの取り外し不可能な不揮発性の磁気媒体への読み書きのために設けることができる。図示は省略するが、取り外し可能な不揮発性磁気ディスク（例えば、フロッピーディスク）への読み書きのための磁気ディスクドライブ、および取り外し可能な不揮発性光学ディスク（ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭや他の光学媒体など）への読み書きのための光学ディスクドライブを設けることができる。さらに、メモリ９０４は、フラッシュメモリ（例えば、フラッシュメモリスティックドライブまたはフラッシュドライブ）を含むことができる。メモリデバイスは、１つ以上のデータ媒体インタフェースによってメモリバス９０３に接続することができる。メモリ９０４は、各種の実施形態の機能を実行するように構成されたプログラムモジュールのセット（例えば、少なくとも１つ）を有する少なくとも１つのプログラム製品を含むことができる。
【0083】
各々が少なくとも１セットのプログラムモジュール９３０を有する１つ以上のプログラム／ユーティリティ９２８は、メモリ９０４に記憶することができる。プログラム／ユーティリティ９２８は、ハイパーバイザー（仮想マシンモニタとも呼ばれる）、１つ以上のオペレーティングシステム、１つ以上のアプリケーションプログラム、他のプログラムモジュール、およびプログラムデータを含むことができる。オペレーティングシステム、１つ以上のアプリケーションプログラム、他のプログラムモジュール、およびプログラムデータの各々、またはこれらの何らかの組み合わせは、ネットワーク環境の実装形態を含むことができる。プログラムモジュール９３０は一般に、各種の実施形態の機能または方法を実行する。
【0084】
メモリバス９０３は、図９では、ＣＰＵ９０２、メモリサブシステム９０４、およびＩ／Ｏバスインタフェース９１０間の直接的な通信経路を提供する単一のバス構造として図示されているが、メモリバス９０３は、いくつかの実施形態において、複数の異なるバスまたは通信経路を含むことができる。これらのバスまたは通信経路は、階層的なスター型もしくはウェブ型構成のポイントツーポイントリンク、複数の階層的バス、並列および冗長経路、またはいずれかの他の適切な種類の構成など、各種形態のうちのいずれかで配置することができる。さらに、Ｉ／Ｏバスインタフェース９１０およびＩ／Ｏバス９０８は、それぞれ単一のユニットとして図示されているが、コンピュータシステム９０１は、いくつかの実施形態において、複数のＩ／Ｏバスインタフェースユニット９１０、複数のＩ／Ｏバス９０８、またはその両方を含むことができる。さらに、複数のＩ／Ｏインタフェースユニットが図示されており、これらが、各種のＩ／Ｏデバイスにつながる各種の通信経路からＩ／Ｏバス９０８を分離しているが、他の実施形態において、Ｉ／Ｏデバイスの一部または全部が、１つ以上のシステムＩ／Ｏバスに直接接続されてもよい。
【0085】
いくつかの実施形態において、コンピュータシステム９０１は、マルチユーザメインフレームコンピュータシステム、シングルユーザシステム、または、直接のユーザインタフェースをほとんどもしくは全く有さないが、他のコンピュータシステム（クライアント）から要求を受け取るサーバコンピュータもしくは類似の装置とすることができる。さらに、いくつかの実施形態において、コンピュータシステム９０１は、デスクトップコンピュータ、ポータブルコンピュータ、ラップトップもしくはノートブックコンピュータ、タブレットコンピュータ、ポケットコンピュータ、電話、スマートフォン、ネットワークスイッチもしくはルータ、または任意の他の適切な種類の電子デバイスとして実現することができる。
【0086】
なお、図９は、一例としてのコンピュータシステム９０１における代表的な主要コンポーネントを図示することを意図している。いくつかの実施形態において、個々のコンポーネントは、図９に示したものよりも複雑であってもよいし、単純であってもよい。また、図９に示したもの以外のコンポーネントが存在してもよいし、図９に示したものに加えて他のコンポーネントが存在してもよい。そのようなコンポーネントの数、種類、および構成は異なってもよい。さらに、モジュールは、一実施形態に従って例示的に列挙および記載されたものであり、特定のモジュールが必要であることや、他の可能性のあるモジュール（または特定のモジュールに適用される機能／目的）を排除することを示すものではない。
【0087】
本発明は、任意の可能な技術詳細レベルで統合されたシステム、方法もしくはコンピュータプログラム製品またはそれらの組み合わせとすることができる。コンピュータプログラム製品は、プロセッサに本発明の態様を実行させるためのコンピュータ可読プログラム命令を記憶したコンピュータ可読記憶媒体を含んでもよい。
【0088】
コンピュータ可読記憶媒体は、命令実行デバイスによって使用される命令を保持し、記憶することができる有形のデバイスとすることができる。コンピュータ可読記憶媒体は、一例として、電子ストレージデバイス、磁気ストレージデバイス、光ストレージデバイス、電磁ストレージデバイス、半導体ストレージデバイスまたはこれらの適切な組み合わせであってもよい。コンピュータ可読記憶媒体のより具体的な一例としては、ポータブルコンピュータディスケット、ハードディスク、ＲＡＭ、ＲＯＭ、ＥＰＲＯＭ（またはフラッシュメモリ）、ＳＲＡＭ、ＣＤ－ＲＯＭ、ＤＶＤ、メモリスティック、フロッピーディスク、パンチカードまたは溝内の隆起構造などに命令を記録した機械的に符号化されたデバイス、およびこれらの適切な組み合せが挙げられる。本明細書で使用されるコンピュータ可読記憶媒体は、電波もしくは他の自由に伝播する電磁波、導波管もしくは他の伝送媒体を介して伝播する電磁波（例えば、光ファイバケーブルを通過する光パルス）、またはワイヤを介して送信される電気信号のような、一過性の信号それ自体として解釈されるべきではない。
【0089】
本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティングデバイス／処理デバイスへダウンロード可能である。あるいは、ネットワーク（例えばインターネット、ＬＡＮ、ＷＡＮもしくはワイヤレスネットワークまたはこれらの組み合わせ）を介して、外部コンピュータまたは外部ストレージデバイスへダウンロード可能である。ネットワークは、銅製伝送ケーブル、光伝送ファイバ、ワイヤレス伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイコンピュータもしくはエッジサーバまたはこれらの組み合わせを備えることができる。各コンピューティングデバイス／処理デバイス内のネットワークアダプタカードまたはネットワークインタフェースは、ネットワークからコンピュータ可読プログラム命令を受信し、当該コンピュータ可読プログラム命令を、各々のコンピューティングデバイス／処理デバイスにおけるコンピュータ可読記憶媒体に記憶するために転送する。
【0090】
本発明の動作を実施するためのコンピュータ可読プログラム命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路用構成データ、または、スモールトークやＣ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語や類似のプログラミング言語などの手続き型プログラミング言語を含む、１つ以上のプログラミング言語の任意の組み合わせで記述されたソースコードもしくはオブジェクトコードのいずれかとすることができる。コンピュータ可読プログラム命令は、スタンドアロン型ソフトウェアパッケージとして完全にユーザのコンピュータ上で、または部分的にユーザのコンピュータ上で実行可能である。あるいは、部分的にユーザのコンピュータ上でかつ部分的にリモートコンピュータ上で、または、完全にリモートコンピュータもしくはサーバ上で実行可能である。後者の場合、リモートコンピュータは、ＬＡＮやＷＡＮを含む任意の種類のネットワークを介してユーザのコンピュータに接続してもよいし、外部コンピュータに（例えば、インターネットサービスプロバイダを使用してインターネットを介して）接続してもよい。いくつかの実施形態において、例えばプログラマブル論理回路、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラマブル論理アレイ（ＰＬＡ）を含む電子回路は、本発明の態様を実行する目的で当該電子回路をカスタマイズするために、コンピュータ可読プログラム命令の状態情報を利用することによって、コンピュータ可読プログラム命令を実行することができる。
【0091】
本発明の態様は、本明細書において、本発明の実施形態に係る方法、装置（システム）、およびコンピュータプログラム製品のフローチャートもしくはブロック図またはその両方を参照して説明されている。フローチャートもしくはブロック図またはその両方における各ブロック、および、フローチャートもしくはブロック図またはその両方における複数のブロックの組み合わせは、コンピュータ可読プログラム命令によって実行可能である。
【0092】
これらのコンピュータ可読プログラム命令は、機械を生産するために、コンピュータまたは他のプログラマブルデータ処理装置のプロセッサに提供することができる。これにより、このようなコンピュータまたは他のプログラマブルデータ処理装置のプロセッサを介して実行されるこれらの命令が、フローチャートもしくはブロック図またはその両方における１つ以上のブロックにて特定される機能／動作を実行するための手段を創出する。これらのコンピュータ可読プログラム命令はさらに、コンピュータ、プログラマブルデータ処理装置もしくは他のデバイスまたはこれらの組み合わせに対して特定の態様で機能するよう命令可能なコンピュータ可読記憶媒体に記憶することができる。これにより、命令が記憶された当該コンピュータ可読記憶媒体は、フローチャートもしくはブロック図またはその両方における１つ以上のブロックにて特定される機能／動作の態様を実行するための命令を含む製品を構成する。
【0093】
また、コンピュータ可読プログラム命令を、コンピュータ、他のプログラマブル装置、または他のデバイスにロードし、一連の動作ステップを当該コンピュータ、他のプログラマブル装置、または他のデバイス上で実行させることにより、コンピュータ実行プロセスを生成してもよい。これにより、当該コンピュータ、他のプログラマブル装置、または他のデバイス上で実行される命令が、フローチャートもしくはブロック図またはその両方における１つ以上のブロックにて特定される機能／動作を実行する。
【0094】
図面におけるフローチャートおよびブロック図は、本発明の種々の実施形態に係るシステム、方法およびコンピュータプログラム製品の可能な実装形態のアーキテクチャ、機能性、および動作を示している。この点に関して、フローチャートまたはブロック図における各ブロックは、特定の論理機能を実行するための１つ以上の実行可能な命令を含む、命令のモジュール、セグメント、または部分を表すことができる。他の一部の実装形態において、ブロック内に示した機能は、各図に示す順序とは異なる順序で実行されてもよい。例えば、関係する機能に応じて、連続して示される２つのブロックが、実際には、１つの工程として達成されてもよいし、同時もしくは略同時に実行されてもよいし、部分的もしくは全体的に時間的に重複した態様で実行されてもよいし、ブロックが場合により逆順で実行されてもよい。なお、ブロック図もしくはフローチャートまたはその両方における各ブロック、および、ブロック図もしくはフローチャートまたはその両方における複数のブロックの組み合わせは、特定の機能もしくは動作を行う、または専用ハードウェアとコンピュータ命令との組み合わせを実行する、専用ハードウェアベースのシステムによって実行可能である。
【0095】
本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、種々の実施形態を限定することを意図するものではない。本明細書において、単数形「ある（ａ）」、「ある（ａｎ）」および「その（ｔｈｅ）」は、文脈上そうではないことが明らかでない限り、複数形も含むことを意図している。さらに、本明細書において、「含む（includes）」もしくは「含んでいる（including）」またはその両方の用語は、記載された特徴、整数、ステップ、操作、要素、もしくは構成要素またはその組み合わせが存在することを規定するが、１つ以上の他の特徴、整数、ステップ、操作、要素、構成要素、もしくはそれらのグループまたはその組み合わせが存在すること、または追加されることを排除しない。各種の実施形態の例示的な実施形態についての上述の詳細な説明において、添付図面（同様の符号は同様の要素を表す）を参照した。添付図面は本明細書の一部を構成するものであり、各種の実施形態を実施可能な特定の実施形態例を例示している。これらの実施形態は、当業者が実施形態を実施できるように十分詳細に説明されたが、他の実施形態を用いてもよく、各種の実施形態の範囲から逸脱することなく、論理的、機械的、電気的、および他の形式の変更が行われてもよい。上述の説明において、各種の実施形態の完全な理解に供するために、多数の具体的な詳細を示した。ただし、各種の実施形態は、これらの具体的な詳細を有さずに実施してもよい。他の例では、本実施形態が不明瞭になることを避けるために、周知の回路、構造、および技術については詳細な説明を省略している。
【0096】
本明細書において、項目に関して「ある数の（a number of）」という場合、１つ以上の項目を意味する。例えば、「ある数の異なる種類のネットワーク」は、１つ以上の異なる種類のネットワークである。
【0097】
異なる参照番号が、共通の番号とそれに続く異なる文字（例えば、１００ａ、１００ｂ、１００ｃ）、または共通の番号とそれに続く句読点とそれに続く異なる番号（例えば、１００－１、１００－２、もしくは１００．１、１００．２）で構成される場合、これらの文字または後続番号を含まずに参照符号のみ（例えば、１００）を用いた場合、要素グループ全体、当該グループ内のいずれかのサブセット、または当該グループ内の例示的な標本を指す場合がある。
【0098】
さらに、項目のリストと共に「少なくとも１つの（at least one of）」という表現が使用される場合、リストされた１つ以上の項目の異なる組み合わせが使用可能であることを意味し、リスト内の各項目が１つのみ必要であってもよい。言い換えれば、「少なくとも１つの」は、リスト内の項目を任意の組み合わせおよび任意の数で使用可能であり、リスト内のすべての項目が必要なわけではないことを意味する。項目は、特定の対象、物、またはカテゴリとすることができる。
【0099】
例えば、「項目Ａ、項目Ｂ、または項目Ｃのうちの少なくとも１つ」は、限定するものではないが、「項目Ａ」、「項目Ａと項目Ｂ」、または、「項目Ｂ」を含むことができる。この例ではさらに、「項目Ａと項目Ｂと項目Ｃ」、または、「項目Ｂと項目Ｃ」を含むことができる。もちろん、これらの項目のあらゆる組み合わせが存在する。いくつか例示すると、「少なくとも１つの」は、例えば、限定するものではないが、「２個の項目Ａと１個の項目Ｂと１０個の項目Ｃ」、「４個の項目Ｂと７個の項目Ｃ」、または、他の適切な組み合わせとすることができる。
【0100】
上述の説明において、各種の実施形態を参照した。ただし、本開示は、具体的に説明された実施形態に限定されない。異なる実施形態に関連しているか否かにかかわらず、記載された特徴および要素の任意の組み合わせが、本開示を実装および実施する上で考えられる。記載した実施形態の範囲および主旨から逸脱しない範囲で、多くの修正、変更、および変形が当業者にとって明らかな場合がある。さらに、本開示の実施形態は、他の可能な解決手段または先行技術に対して利点を達成することができるが、特定の利点が所与の実施形態によって達成されるか否かは、本開示を限定するものではない。したがって、記載した態様、特徴、実施形態、および利点はあくまでも例示であり、特許請求の範囲に明示的に記載されている場合を除き、添付の特許請求の範囲の要素または限定事項とは見なされない。さらに、以下の特許請求の範囲は、本発明の真の主旨および範囲に属するすべてのかかる変更および変形を包含するものと解釈されることが意図される。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図6】
【図7】
【図8】
【図9】