特許 7659538 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-04-01

(45)【発行日】2025-04-09

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/60 20060101AFI20250402BHJP

   H01L 23/12 20060101ALI20250402BHJP

   H01L 23/50 20060101ALI20250402BHJP

【ＦＩ】

H01L21/60 311Q

H01L23/12 Q

H01L23/50 K

【請求項の数】 16

(21)【出願番号】P 2022505107

(86)(22)【出願日】2021-02-17

(86)【国際出願番号】 JP2021005922

(87)【国際公開番号】W WO2021177034

(87)【国際公開日】2021-09-10

【審査請求日】2023-09-29

(31)【優先権主張番号】P 2020035735

(32)【優先日】2020-03-03

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100135389

【弁理士】

【氏名又は名称】臼井 尚

(74)【代理人】

【識別番号】100200609

【弁理士】

【氏名又は名称】齊藤 智和

(72)【発明者】

【氏名】藤井 賢治

(72)【発明者】

【氏名】二井 瑛典

【審査官】安田 雅彦

(56)【参考文献】

【文献】特開平１１－３４０３５２（ＪＰ，Ａ）

【文献】特開平１０－０１２６２０（ＪＰ，Ａ）

【文献】特開２００６－３２４３２０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／００９７２８６（ＵＳ，Ａ１）

【文献】特開２００３－０３７１２９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０２６２９５４（ＵＳ，Ａ１）

【文献】特開２００３－２９７８６８（ＪＰ，Ａ）

【文献】特開２００５－１２３２４７（ＪＰ，Ａ）

【文献】特開平０５－０６２９７７（ＪＰ，Ａ）

【文献】特開２０１０－０９８０９８（ＪＰ，Ａ）

【文献】特開平０６－０３７０９３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／６０－２１／６０７

Ｈ０１Ｌ ２３／１２－２３／１５

Ｈ０１Ｌ ２３／４８－２３／５０

(57)【特許請求の範囲】

【請求項1】

厚さ方向において互いに反対側を向く主面および裏面を有する導電部材と、
本体層と、前記本体層の前記厚さ方向において前記主面に対向する側から前記主面に向けて突出する複数の電極と、を有する半導体素子と、
前記主面と、前記複数の電極と、を接合する接合層と、備え、
前記複数の電極の各々は、前記本体層に接する基部と、前記基部から突出し、かつ前記接合層に接する柱状部と、を有し、
前記複数の電極は、第１電極と、前記厚さ方向に視て前記第１電極よりも前記本体層の周縁の近くに位置する第２電極と、を含み、
前記厚さ方向に視て、前記第２電極の前記柱状部の面積は、前記第１電極の前記柱状部の面積よりも大であり、
前記導電部材は、複数の第１リードと、複数の第２リードと、を含み、
前記複数の第１リードは、前記厚さ方向に対して直交する第１方向に延び、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されており、
前記複数の第２リードは、前記複数の第１リードから前記第２方向に離れており、
前記本体層は、半導体基板と、前記半導体基板において前記厚さ方向の前記主面に対向する側に積層された半導体層と、を有し、
前記半導体層には、スイッチング回路と、前記スイッチング回路に導通する制御回路と、が構成されており、
前記複数の電極のいずれかは、前記スイッチング回路に導通し、かつ前記複数の第１リードのいずれかの前記主面に接合されており、
前記複数の電極のいずれかは、前記制御回路に導通し、かつ前記複数の第２リードのいずれかの前記主面に接合されている、半導体装置。

【請求項2】

前記第２電極の前記柱状部の高さは、前記第１電極の前記柱状部の高さよりも大である、請求項１に記載の半導体装置。

【請求項3】

前記第２電極の前記柱状部の高さは、前記第１電極の前記柱状部の高さの１１０％以上１２０％以下である、請求項２に記載の半導体装置。

【請求項4】

前記複数の電極の各々の前記柱状部は、前記主面に対向する先端面と、前記先端面につながり、かつ前記厚さ方向に対して直交する方向を向く側面と、を有し、
前記接合層は、前記先端面および前記側面に接している、請求項１ないし３のいずれかに記載の半導体装置。

【請求項5】

前記半導体素子は、前記本体層において前記厚さ方向の前記主面に対向する側を覆う表面保護膜を有し、
前記複数の電極の各々の前記先端面は、前記厚さ方向において前記主面と前記表面保護膜との間に位置する、請求項４に記載の半導体装置。

【請求項6】

前記複数の電極の各々において、前記基部および前記柱状部は、前記表面保護膜に接している、請求項５に記載の半導体装置。

【請求項7】

前記複数の電極の少なくともいずれかにおいて、前記柱状部は、前記表面保護膜から離れている、請求項５に記載の半導体装置。

【請求項8】

前記第２電極の前記柱状部は、前記表面保護膜から離れている、請求項７に記載の半導体装置。

【請求項9】

前記複数の電極の各々の前記柱状部には、前記先端面から前記本体層に向けて凹む凹部が形成されており、
前記接合層は、前記凹部に接している、請求項４ないし８のいずれかに記載の半導体装置。

【請求項10】

前記複数の電極の各々の前記先端面は、前記主面に向けて膨出する凸状である、請求項４ないし８のいずれかに記載の半導体装置。

【請求項11】

前記第２電極の前記柱状部は、前記先端面と前記側面との境界をなし、かつ前記柱状部の外方に向けて凸状に膨出する湾曲面を有する、請求項４ないし１０のいずれかに記載の半導体装置。

【請求項12】

前記複数の第１リード、および前記複数の第２リードのそれぞれ一部ずつと、前記半導体素子と、を覆う封止樹脂をさらに備え、
前記封止樹脂は、前記厚さ方向において前記裏面と同じ側を向く底面と、前記底面につながり、かつ前記第１方向において互いに離れて位置する一対の第１側面と、を有し、
前記複数の第１リードの各々は、前記第１方向に延びる主部と、前記主部の前記第１方向の両端につながる一対の側部と、を含み、
前記一対の側部の各々は、前記主面および前記裏面につながり、かつ前記第１方向を向く第１端面を有し、
前記底面から、前記複数の第１リードの各々の前記裏面が露出しており、
前記一対の第１側面の各々から、前記一対の側部のいずれかの前記第１端面が前記一対の第１側面のいずれかと面一となるように露出しており、
前記複数の第１リードの各々において、前記第１端面の前記第２方向の寸法は、前記主部の前記裏面の前記第２方向の寸法よりも小である、請求項１ないし１１のいずれかに記載の半導体装置。

【請求項13】

前記複数の第１リードの少なくともいずれかにおいて、前記一対の側部の各々には、前記主面から前記裏面に至り、かつ前記第２方向の両側から当該側部の内方に向けて凹むくびれ部が形成されている、請求項１２に記載の半導体装置。

【請求項14】

前記複数の第１リードの少なくともいずれかにおいて、前記一対の側部の各々には、前記主面から前記裏面に至り、かつ前記第１端面から前記第１方向に凹むとともに、前記第１端面を２つの領域に分断する切込部が形成されている、請求項１３に記載の半導体装置。

【請求項15】

前記複数の第２リードの各々は、前記主面および前記裏面につながり、かつ前記第２方向を向く第２端面を有し、
前記封止樹脂は、前記底面、および前記一対の第１側面につながり、かつ前記第２方向において互いに離れた一対の第２側面を有し、
前記底面から、前記複数の第２リードの各々の前記裏面が露出しており、
前記一対の第２側面のいずれかから、前記複数の第２リードの各々の前記第２端面が前記一対の第２側面のいずれかと面一となるように露出している、請求項１２ないし１４のいずれかに記載の半導体装置。

【請求項16】

前記複数の第１リードのうち、前記複数の第２リードから最も離れた第１リードは、前記第２方向において前記複数の第２リードから離れる側に前記主部から突出する複数の突出部を含み、
前記複数の突出部の各々は、前記主面および前記裏面につながり、かつ前記第２方向を 向く副端面を有し、
前記一対の第２側面のいずれかから、前記複数の突出部の各々の前記副端面が前記一対の第２側面のいずれかと面一となるように露出している、請求項１５に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体素子を備える半導体装置に関する。

【背景技術】

【0002】

従来、半導体素子がフリップ実装により導電部材（リードなど）に接合された半導体装置が広く知られている。特許文献１には、そのような半導体装置の一例が開示されている。

【0003】

当該半導体装置においては、導電部材（特許文献１では引き出し配線）に半導体素子（特許文献１では半導体チップ）の複数の電極が接合層（特許文献１では導体バンプ）により接合されている。半導体素子の複数の電極は、導電部材に対向している。

【0004】

当該半導体装置の製造時において、半導体素子をフリップチップ実装により導電部材に接合させる際は、まず、半導体素子の複数の電極を、接合層を介して導電部材に仮付けさせる。次いで、接合層をリフローにより溶融させる。この際、リフローにより半導体素子熱応力が発生する。これにより、半導体素子がその厚さ方向に反り上がることがある。この反り上がりが顕著となると、当該厚さ方向に沿って視て半導体素子の周縁から比較的近くに位置する複数の電極の各々において、接合層に対する当該電極の接触面積がより小さくなる。このような状態となると、当該電極が接合される導電部材に対する当該電極の導通状態が悪化することが懸念される。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１８－８５５２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本開示は上記事情に鑑み、装置の製造時において、フリップチップ実装される半導体素子の厚さ方向の反りを低減することが可能な半導体装置を提供することをその一の課題とする。

【課題を解決するための手段】

【0007】

本開示によって提供される半導体装置は、厚さ方向において互いに反対側を向く主面および裏面を有する導電部材と；本体層と、前記本体層の前記厚さ方向において前記主面に対向する側から前記主面に向けて突出する複数の電極とを有する半導体素子と；前記主面と、前記複数の電極とを接合する接合層と、を備える。前記複数の電極の各々は、前記本体層に接する基部と、前記基部から突出し、かつ前記接合層に接する柱状部とを有しする。前記複数の電極は、第１電極と、前記厚さ方向に沿って視て前記第１電極よりも前記本体層の周縁の近くに位置する第２電極とを含む。前記厚さ方向に沿って視て、前記第２電極の前記柱状部の面積は、前記第１電極の前記柱状部の面積よりも大である。

【0008】

好ましくは、前記第２電極の前記柱状部の高さは、前記第１電極の前記柱状部の高さよりも大である。

【0009】

好ましくは、前記第２電極の前記柱状部の高さは、前記第１電極の前記柱状部の高さの１１０％以上１２０％以下である。

【0010】

好ましくは、前記複数の電極の各々の前記柱状部は、前記主面に対向する先端面と、前記先端面につながり、かつ前記厚さ方向に対して直交する方向を向く側面と、を有し、前記接合層は、前記先端面および前記側面に接している。

【0011】

好ましくは、前記半導体素子は、前記本体層において前記厚さ方向の前記主面に対向する側を覆う表面保護膜を有し、前記複数の電極の各々の前記先端面は、前記厚さ方向において前記主面と前記表面保護膜との間に位置する。

【0012】

好ましくは、前記複数の電極の各々において、前記基部および前記柱状部は、前記表面保護膜に接している。

【0013】

好ましくは、前記複数の電極の少なくともいずれかにおいて、前記柱状部は、前記表面保護膜から離れて位置する。

【0014】

好ましくは、前記第２電極の前記柱状部は、前記表面保護膜から離れて位置する。

【0015】

好ましくは、前記複数の電極の各々の前記柱状部には、前記先端面から前記本体層に向けて凹む凹部が形成され、前記接合層は、前記凹部に接している。

【0016】

好ましくは、前記複数の電極の各々の前記先端面は、前記主面に向けて膨出する凸状である。

【0017】

好ましくは、前記第２電極の前記柱状部は、前記先端面と前記側面との境界をなし、かつ前記柱状部の外方に向けて凸状に膨出する湾曲面を有する。

【0018】

好ましくは、前記導電部材は、複数の第１リードと、複数の第２リードと、を含み、前記複数の第１リードは、前記厚さ方向に対して直交する第１方向に延び、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列され、前記複数の第２リードは、前記複数の第１リードから前記第２方向に離れて位置し、前記本体層は、半導体基板と、前記半導体基板において前記厚さ方向の前記主面に対向する側に積層された半導体層と、を有し、前記半導体層には、スイッチング回路と、前記スイッチング回路に導通する制御回路と、が構成され、前記複数の電極のいずれかは、前記スイッチング回路に導通し、かつ前記複数の第１リードのいずれかの前記主面に接合され、前記複数の電極のいずれかは、前記制御回路に導通し、かつ前記複数の第２リードのいずれかの前記主面に接合されている。

【0019】

好ましくは、前記複数の第１リード、および前記複数の第２リードのそれぞれ一部ずつと、前記半導体素子と、を覆う封止樹脂をさらに備え、前記封止樹脂は、前記厚さ方向において前記裏面と同じ側を向く底面と、前記底面につながり、かつ前記第１方向において互いに離れて位置する一対の第１側面と、を有し、前記複数の第１リードの各々は、前記第１方向に延びる主部と、前記主部の前記第１方向の両端につながる一対の側部と、を含み、前記一対の側部の各々は、前記主面および前記裏面につながり、かつ前記第１方向を向く第１端面を有し、前記底面から、前記複数の第１リードの各々の前記裏面が露出し、前記一対の第１側面の各々から、前記一対の側部のいずれかの前記第１端面が当該第１側面と面一となるように露出し、前記複数の第１リードの各々において、前記第１端面の前記第２方向の寸法は、前記主部の前記裏面の前記第２方向の寸法よりも小である。

【0020】

好ましくは、前記複数の第１リードの少なくともいずれかにおいて、前記一対の側部の各々には、前記主面から前記裏面に至り、かつ前記第２方向の両側から当該側部の内方に向けて凹むくびれ部が形成されている。

【0021】

好ましくは、前記複数の第１リードの少なくともいずれかにおいて、前記一対の側部の各々には、前記主面から前記裏面に至り、かつ前記第１端面から前記第１方向に凹むとともに、前記第１端面を２つの領域に分断する切込部が形成されている。

【0022】

好ましくは、前記複数の第２リードの各々は、前記主面および前記裏面につながり、かつ前記第２方向を向く第２端面を有し、前記封止樹脂は、前記底面、および前記一対の第１側面につながり、かつ前記第２方向において互いに離れて位置する一対の第２側面を有し、前記底面から、前記複数の第２リードの各々の前記裏面が露出し、前記一対の第２側面のいずれかから、前記複数の第２リードの各々の前記第２端面が当該第２側面と面一となるように露出している。

【0023】

好ましくは、前記複数の第１リードのうち、前記複数の第２リードから最も離れて位置する当該第１リードは、前記第２方向のうち前記複数の第２リードから離れる側に前記主部から突出する複数の突出部を含み、前記複数の突出部の各々は、前記主面および前記裏面につながり、かつ前記第２方向を向く副端面を有し、前記一対の第２側面のいずれかから、前記複数の突出部の各々の前記副端面が当該第２側面と面一となるように露出している。

【発明の効果】

【0024】

本開示にかかる半導体装置によれば、当該装置の製造時において、フリップチップ実装される半導体素子の厚さ方向の反りを低減することが可能となる。

【0025】

本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。

【図面の簡単な説明】

【0026】

【図1】本開示の第１実施形態にかかる半導体装置の斜視図である。

【図2】図１に示す半導体装置の平面図であり、封止樹脂を透過している。

【図3】図２に対応する半導体装置の平面図であり、図２に対して半導体素子の一部をさらに透過している。

【図4】図１に示す半導体装置の底面図である。

【図5】図１に示す半導体装置の正面図である。

【図6】図１に示す半導体装置の背面図である。

【図7】図１に示す半導体装置の右側面図である。

【図8】図１に示す半導体装置の左側面図である。

【図9】図３の部分拡大図である。

【図10】図３の部分拡大図である。

【図11】図３のＸＩ－ＸＩ線に沿う断面図である。

【図12】図３のＸＩＩ－ＸＩＩ線に沿う断面図である。

【図13】図３のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。

【図14】図３のＸＩＶ－ＸＩＶ線に沿う断面図である。

【図15】図１１の部分拡大図であり、第１電極と、その近傍とを示している。

【図16】図１１の部分拡大図であり、第２電極と、その近傍とを示している。

【図17】本開示の第２実施形態にかかる半導体装置の部分拡大断面図であり、第１電極と、その近傍とを示している。

【図18】図１７に示す半導体装置の部分拡大断面図であり、第２電極と、その近傍とを示している。

【図19】本開示の第３実施形態にかかる半導体装置の部分拡大断面図であり、第２電極と、その近傍とを示している。

【発明を実施するための形態】

【0027】

本開示を実施するための形態について、添付図面に基づいて説明する。

【0028】

〔第１実施形態〕
図１～図１６に基づき、本開示の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、導電部材１０、半導体素子２０、接合層３０および封止樹脂４０を備える。図１に示すように、半導体装置Ａ１０のパッケージ形式は、ＱＦＮ（Quad For Non-Lead Package）である。半導体素子２０は、フリップチップ型のＬＳＩである。半導体素子２０には、その内部にスイッチング回路２１２Ａおよび制御回路２１２Ｂ（それぞれ詳細は後述）が構成されている。半導体装置Ａ１０においては、スイッチング回路２１２Ａにより直流電力（電圧）が交流電力（電圧）に変換される。半導体装置Ａ１０は、たとえばＤＣ／ＤＣコンバータの回路を構成する一要素に用いられる。ここで、図２は、理解の便宜上、封止樹脂４０を透過している。図３は、理解の便宜上、図２に対して半導体素子２０（後述する複数の電極２２の柱状部２２２を除く。）を透過している。これらの図において、透過した半導体素子２０および封止樹脂４０を、それぞれ想像線（二点鎖線）で示している。

【0029】

半導体装置Ａ１０の説明においては、導電部材１０の厚さ方向ｚを「厚さ方向ｚ」と呼ぶ。厚さ方向ｚに対して直交する方向を「第１方向ｘ」と呼ぶ。厚さ方向ｚおよび第１方向ｘの双方に対して直交する方向を「第２方向ｙ」と呼ぶ。図１および図２に示すように、半導体装置Ａ１０は、厚さ方向ｚに沿って視て正方形状である。また、半導体装置Ａ１０の説明においては、便宜上、第２方向ｙにおいて複数の第２リード１２（詳細は後述）が位置する側を「第２方向ｙの一方側」と呼ぶ。第２方向ｙにおいて複数の第１リード１１（詳細は後述）が位置する側を「第２方向ｙの他方側」と呼ぶ。

【0030】

導電部材１０は、図２に示すように、半導体素子２０を支持するとともに、半導体装置Ａ１０を配線基板に実装するための端子をなしている。図１１～図１４に示すように、導電部材１０は、その一部が封止樹脂４０に覆われている。導電部材１０は、厚さ方向ｚにおいて互いに反対側を向く主面１０１および裏面１０２を有する。主面１０１は、厚さ方向ｚの一方側を向き、かつ半導体素子２０に対向している。半導体素子２０は、主面１０１に支持されている。主面１０１は、封止樹脂４０に覆われている。裏面１０２は、厚さ方向ｚの他方側を向く。導電部材１０は、単一のリードフレームから構成される。当該リードフレームは、たとえば、銅（Ｃｕ）または銅合金を含む材料からなる。導電部材１０は、複数の第１リード１１、複数の第２リード１２および一対の第３リード１３を含む。

【0031】

複数の第１リード１１は、図３および図４に示すように、厚さ方向ｚに沿って視て第２方向ｙに延びる帯状である。複数の第１リード１１は、第２方向ｙに沿って配列されている。半導体装置Ａ１０が示す例においては、複数の第１リード１１は、第１入力端子１１Ａ、第２入力端子１１Ｂおよび出力端子１１Ｃの３つの端子により構成される。複数の第１リード１１は、第２方向ｙの一方側から他方側に向けて第１入力端子１１Ａ、出力端子１１Ｃ、第２入力端子１１Ｂの順に配列されている。第１入力端子１１Ａおよび第２入力端子１１Ｂは、半導体装置Ａ１０において電力変換対象となる直流電力（電圧）が入力される。第１入力端子１１Ａは、正極（Ｐ端子）である。第２入力端子１１Ｂは、負極（Ｎ端子）である。出力端子１１Ｃは、半導体素子２０に構成されたスイッチング回路２１２Ａにより電力変換された交流電力（電圧）が出力される。

【0032】

図３に示すように、第１入力端子１１Ａは、第２方向ｙにおいて複数の第２リード１２と出力端子１１Ｃとの間に位置する。出力端子１１Ｃは、第２方向ｙにおいて第１入力端子１１Ａと第２入力端子１１Ｂとの間に位置する。第１入力端子１１Ａおよび出力端子１１Ｃの各々は、主部１１１および一対の側部１１２を含む。図３および図４に示すように、主部１１１は、第１方向ｘに延びている。複数の第１リード１１において、半導体素子２０は、主部１１１の主面１０１に支持されている。一対の側部１１２は、主部１１１の第１方向ｘの両端につながっている。図３、図４、図１２および図１３に示すように、一対の側部１１２の各々は、第１端面１１２Ａを有する。第１端面１１２Ａは、第１リード１１の主面１０１および裏面１０２の双方につながり、かつ第１方向ｘを向く。第１端面１１２Ａは、封止樹脂４０から露出している。

【0033】

図９に示すように、第１入力端子１１Ａおよび出力端子１１Ｃの一対の側部１１２の各々には、くびれ部１１２Ｂが形成されている。くびれ部１１２Ｂは、第１リード１１の主面１０１から裏面１０２に至り、かつ第２方向ｙの両側から側部１１２の内方に向けて凹んでいる。くびれ部１１２Ｂは、封止樹脂４０に接している。くびれ部１１２Ｂにより、第１入力端子１１Ａおよび出力端子１１Ｃにおいて、一対の第１端面１１２Ａの各々の第２方向ｙの寸法ｂは、主部１１１の裏面１０２の第２方向ｙの寸法Ｂよりも小となる。

【0034】

図３に示すように、第２入力端子１１Ｂは、出力端子１１Ｃよりも第２方向ｙの他方側に位置する。このため、第２入力端子１１Ｂは、複数の第１リード１１のうち第２方向ｙの他方側に位置する。第２入力端子１１Ｂは、主部１１１、一対の側部１１２および複数の突出部１１３を含む。複数の突出部１１３は、主部１１１の第２方向ｙの他方側から突出している。隣り合う２つの突出部１１３の間には、封止樹脂４０が充填されている。図１２に示すように、複数の突出部１１３の各々は、副端面１１３Ａを有する。副端面１１３Ａは、第２入力端子１１Ｂの主面１０１および裏面１０２の双方につながり、かつ第２方向ｙの他方側を向く。副端面１１３Ａは、封止樹脂４０から露出している。図７に示すように、複数の副端面１１３Ａは、第１方向ｘに沿って所定の間隔で配列されている。

【0035】

図１０に示すように、第２入力端子１１Ｂの一対の側部１１２の各々には、切込部１１２Ｃが形成されている。切込部１１２Ｃは、第２入力端子１１Ｂの主面１０１から裏面１０２に至り、かつ第１端面１１２Ａから第１方向ｘに凹んでいる。これにより、第１端面１１２Ａは、第２方向ｙにおいて互いに離間した２つの領域に分断されている。切込部１１２Ｃによっても、第２入力端子１１Ｂにおいて、一対の第１端面１１２Ａの各々の第２方向ｙの寸法ｂは、主部１１１の裏面１０２の第２方向ｙの寸法Ｂよりも小となる。なお、ここでの寸法ｂは、第１端面１１２Ａの一方の領域の第２方向ｙの寸法ｂ１と、第１端面１１２Ａの他方の領域の第２方向ｙの寸法ｂ２とを足し合わせたもの（ｂ＝ｂ１＋ｂ２）である。切込部１１２Ｃには、封止樹脂４０が充填されている。

【0036】

図３および図４に示すように、複数の第１リード１１の各々において、主面１０１の面積は、裏面１０２の面積よりも大である。半導体装置Ａ１０が示す例においては、第１入力端子１１Ａおよび出力端子１１Ｃの各々の裏面１０２の面積は、ともに等しい。第２入力端子１１Ｂの裏面１０２の面積は、第１入力端子１１Ａおよび出力端子１１Ｃの各々の裏面１０２の面積よりも大である。

【0037】

第１入力端子１１Ａ、第２入力端子１１Ｂおよび出力端子１１Ｃの各々において、半導体素子２０が支持される主部１１１の主面１０１には、たとえば銀（Ａｇ）めっきを施してもよい。さらに、第１入力端子１１Ａ、第２入力端子１１Ｂおよび出力端子１１Ｃの各々において、封止樹脂４０から露出する裏面１０２、一対の第１端面１１２Ａおよび複数の副端面１１３Ａには、たとえば錫（Ｓｎ）めっきを施してもよい。なお、錫めっきに替 えて、たとえばニッケル（Ｎｉ）、パラジウム（Ｐｄ）、金（Ａｕ）の順に積層された複数の金属めっきを採用してもよい。

【0038】

複数の第２リード１２は、図３に示すように、複数の第１リード１１よりも第２方向ｙの一方側に位置する。複数の第２リード１２のいずれか一つは、半導体素子２０に構成された制御回路２１２Ｂの接地端子である。その他の複数の第２リード１２の各々には、制御回路２１２Ｂを駆動させるための電力（電圧）、または制御回路２１２Ｂに伝達するための電気信号が入力される。図３、図４および図１１に示すように、複数の第２リード１２の各々は、第２端面１２１を有する。第２端面１２１は、第２リード１２の主面１０１および裏面１０２の双方につながり、かつ第２方向ｙの一方側を向く。第２端面１２１は、封止樹脂４０から露出している。図８に示すように、複数の第２端面１２１は、第１方向ｘに沿って所定の間隔で配列されている。

【0039】

図３および図４に示すように、複数の第２リード１２の各々において、主面１０１の面積は、裏面１０２の面積よりも大である。なお、複数の第２リード１２の裏面１０２の面積は、いずれも等しい。半導体素子２０が支持される複数の第２リード１２の裏面１０２には、たとえば銀めっきを施してもよい。さらに、封止樹脂４０から露出する複数の第２リード１２の裏面１０２および第２端面１２１には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえばニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。

【0040】

一対の第３リード１３は、図３に示すように、第２方向ｙにおいて第１リード１１（第１入力端子１１Ａ）と、複数の第２リード１２との間に位置する。一対の第３リード１３は、第１方向ｘにおいて互いに離間している。一対の第３リード１３の各々には、半導体素子２０に構成された制御回路２１２Ｂに伝達するための電気信号などが入力される。図３、図４および図１４に示すように、一対の第３リード１３の各々は、第３端面１３１を有する。第３端面１３１は、主面１０１および裏面１０２の双方につながり、かつ第１方向ｘを向く。第３端面１３１は、封止樹脂４０から露出している。第３端面１３１は、複数の第１リード１１の第１端面１１２Ａとともに、第２方向ｙに沿って配列されている。

【0041】

図３および図４に示すように、一対の第３リード１３の各々において、主面１０１の面積は、裏面１０２の面積よりも大である。半導体素子２０が支持される一対の第３リード１３の主面１０１には、たとえば銀めっきを施してもよい。さらに、封止樹脂４０から露出する一対の第３リード１３の裏面１０２および第３端面１３１には、たとえば錫めっきを施してもよい。なお、錫めっきに替えて、たとえば、ニッケル、パラジウム、金の順に積層された複数の金属めっきを採用してもよい。

【0042】

半導体素子２０は、図１１～図１４に示すように、フリップチップ接合により導電部材１０（複数の第１リード１１、複数の第２リード１２および一対の第３リード１３）に接合され、かつこれらに支持されている。半導体素子２０は、封止樹脂４０に覆われている。図１２～図１８に示すように、半導体素子２０は、本体層２１、複数の電極２２、および表面保護膜２３を有する。

【0043】

本体層２１は、半導体素子２０の主要部をなす。図１５および図１６に示すように、本体層２１は、半導体基板２１１、半導体層２１２およびパッシベーション膜２１３を有する。本体層２１の厚さ（厚さ方向ｚの寸法）は、１００μｍ以上３００μｍ以下である。

【0044】

図１５および図１６に示すように、半導体基板２１１は、その下方において半導体層２１２、パッシベーション膜２１３、複数の電極２２、および表面保護膜２３を支持している。半導体基板２１１は、たとえば、ケイ素（Ｓｉ）または炭化ケイ素（ＳｉＣ）を主成 分とする材料からなる。

【0045】

図１１～図１４に示すように、半導体層２１２は、半導体基板２１１の導電部材１０の主面１０１に対向する側に積層されている。半導体層２１２は、ドープされる元素量の相違に基づく複数種類のｐ型半導体およびｎ型半導体を含む。半導体層２１２には、スイッチング回路２１２Ａと、スイッチング回路２１２Ａに導通する制御回路２１２Ｂとが構成されている。スイッチング回路２１２Ａは、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）などである。半導体装置Ａ１０が示す例においては、スイッチング回路２１２Ａは、高電圧領域（上アーム回路）と低電圧領域（下アーム回路）との２つの領域に区分されている。各々の領域は、１つのｎチャンネル型のＭＯＳＦＥＴにより構成されている。制御回路２１２Ｂは、スイッチング回路２１２Ａを駆動させるためのゲートドライバや、スイッチング回路２１２Ａの高電圧領域に対応するブートストラップ回路などが構成されるとともに、スイッチング回路２１２Ａを正常に駆動させるための制御を行う。なお、半導体層２１２には、配線層（図示略）が構成されている。当該配線層により、スイッチング回路２１２Ａと制御回路２１２Ｂとは、相互に導通している。

【0046】

図１５および図１６に示すように、パッシベーション膜２１３は、半導体層２１２の下面を覆っている。パッシベーション膜２１３は、電気絶縁性を有する。パッシベーション膜２１３は、たとえば、半導体層２１２の下面に接する酸化ケイ素膜（ＳｉＯ₂）と、当該酸化ケイ素膜に積層された窒化ケイ素膜（Ｓｉ₃Ｎ₄）とにより構成される。パッシベーション膜２１３には、厚さ方向ｚに貫通する複数の開口２１３Ａが設けられている。

【0047】

図１１～図１４に示すように、複数の電極２２は、本体層２１の厚さ方向ｚにおいて導電部材１０の主面１０１に対向する側から、導電部材１０の主面１０１に向けて突出している。なお、複数の電極２２の上端は、本体層２１の半導体層２１２に接している。複数の電極２２は、導電部材１０の主面１０１に接合されている。複数の電極２２は、複数の第１電極２２Ａ、および複数の第２電極２２Ｂを含む。図２および図３に示すように、厚さ方向ｚに沿って視て、複数の第２電極２２Ｂの各々は、複数の第１電極２２Ａのいずれよりも半導体素子２０の周縁の近くに位置する。複数の電極２２のいずれかは、半導体層２１２のスイッチング回路２１２Ａに導通し、かつ複数の第１リード１１のいずれかの主面１０１に接合されている。複数の電極２２のいずれかは、半導体層２１２の制御回路２１２Ｂに導通し、かつ複数の第２リード１２のいずれかの主面１０１に接合されている。さらに、複数の第２電極２２Ｂのうち一対の当該第２電極２２Ｂは、制御回路２１２Ｂに導通し、かつ一対の第３リード１３の主面１０１に対して個別に接合されている。

【0048】

図１５および図１６に示すように、複数の電極２２の各々は、基部２２１および柱状部２２２を有する。基部２２１は、本体層２１の半導体層２１２に接している。これにより、基部２２１は、半導体層２１２のスイッチング回路２１２Ａ、および半導体層２１２の制御回路２１２Ｂのいずれかに導通している。基部２２１は、その組成にアルミニウム（Ａｌ）または銅を含む。その他の基部２２１の構成として、半導体層２１２から下方に向けて銅、ニッケル、パラジウムの順に積層された複数の金属層でもよい。基部２２１は、本体層２１のパッシベーション膜２１３に接している。基部２２１の一部は、パッシベーション膜２１３の開口２１３Ａから露出している。柱状部２２２は、開口２１３Ａから露出する基部２２１の部分から導電部材１０の主面１０１に向けて突出している。柱状部２２２は、たとえば円柱状である。柱状部２２２は、その組成に銅を含む。柱状部２２２は、先端面２２２Ａおよび側面２２２Ｂを有する。先端面２２２Ａは、導電部材１０の主面１０１に対向している。側面２２２Ｂは、先端面２２２Ａにつながり、かつ厚さ方向ｚに対して直交する方向を向く。半導体装置Ａ１０においては、柱状部２２２には、先端面２２２Ａから本体層２１に向けて凹む凹部２２２Ｃが形成されている。複数の電極２２は、 電解めっきにより形成される。

【0049】

図３に示すように、厚さ方向ｚに沿って視て、複数の第２電極２２Ｂの各々の柱状部２２２の面積は、複数の第１電極２２Ａの各々の柱状部２２２の面積よりも大である。図１５および図１６に示すように、複数の第２電極２２Ｂの各々の柱状部２２２の高さｈ２は、複数の第１電極２２Ａの各々の柱状部２２２の高さｈ１よりも大である。ここで、複数の電極２２の各々において、高さｈ１，ｈ２は、先端面２２２Ａから、柱状部２２２と基部２２１との境界までに至る厚さ方向ｚの距離である。複数の第２電極２２Ｂの各々の柱状部２２２の高さｈ２は、複数の第１電極２２Ａの各々の柱状部２２２の高さｈ１の１１０％以上１２０％である。

【0050】

図１６に示すように、複数の第２電極２２Ｂの各々の柱状部２２２は、先端面２２２Ａと側面２２２Ｂとの境界をなす湾曲面２２２Ｄを有する。湾曲面２２２Ｄは、柱状部２２２の外方に向けて凸状に膨出している。

【0051】

図１５および図１６に示すように、表面保護膜２３は、本体層２１の導電部材１０の主面１０１に対向する側、すなわち本体層２１のパッシベーション膜２１３を覆っている。複数の電極２２の各々において、柱状部２２２の先端面２２２Ａは、厚さ方向ｚにおいて導電部材１０の主面１０１と表面保護膜２３との間に位置する。半導体装置Ａ１０においては、表面保護膜２３は、複数の電極２２の基部２２１および柱状部２２２の双方に接している。表面保護膜２３は、電気絶縁性を有する。表面保護膜２３は、たとえばポリイミドを含む材料からなる。

【0052】

接合層３０は、図１５および図１６に示すように、導電部材１０の主面１０１と、複数の電極２２との双方に接している。接合層３０は、導電性を有する。これにより、複数の電極２２の各々は、導電部材１０との導通がなされた状態で導電部材１０の主面１０１に接合されている。接合層３０は、たとえば、その組成に錫および銀を含む鉛フリーハンダである。複数の電極２２の各々において、接合層３０は、柱状部２２２の先端面２２２Ａおよび側面２２２Ｂの双方に接している。半導体装置Ａ１０においては、接合層３０は、さらに柱状部２２２の凹部２２２Ｃにも接している。

【0053】

封止樹脂４０は、図５～図８に示すように、頂面４１、底面４２、一対の第１側面４３１および一対の第２側面４３２を有する。封止樹脂４０は、たとえば、黒色のエポキシ樹脂を含む材料からなる。

【0054】

図１１～図１４に示すように、頂面４１は、厚さ方向ｚにおいて導電部材１０の主面１０１と同じ側を向く。図５～図８に示すように、底面４２は、頂面４１とは反対側を向く。図４に示すように、底面４２から、複数の第１リード１１の裏面１０２、複数の第２リード１２の裏面１０２、および一対の第３リード１３の裏面１０２が露出している。

【0055】

図７および図８に示すように、一対の第１側面４３１は、頂面４１および底面４２の双方につながり、かつ第１方向ｘを向く。一対の第１側面４３１は、第２方向ｙにおいて互いに離間している。図１２～図１４に示すように、一対の第１側面４３１の各々から、複数の第１リード１１の第１端面１１２Ａと、第３リード１３の第３端面１３１とが、第１側面４３１と面一となるように露出している。

【0056】

図５および図６に示すように、一対の第２側面４３２は、頂面４１、底面４２および一対の第１側面４３１のいずれにもつながり、かつ第２方向ｙを向く。一対の第２側面４３２は、第１方向ｘにおいて互いに離間している。図１１に示すように、第２方向ｙの一方側に位置する第２側面４３２から、複数の第２リード１２の第２端面１２１が、第２側面 ４３２と面一となるように露出している。第２方向ｙの他方側に位置する第２側面４３２から、第２入力端子１１Ｂ（第１リード１１）の複数の副端面１１３Ａが、第２側面４３２と面一となるように露出している。

【0057】

次に、半導体装置Ａ１０の作用効果について説明する。

【0058】

半導体装置Ａ１０は、主面１０１を有する導電部材１０と、複数の電極２２を有する半導体素子２０と、主面１０１と複数の電極２２とを接合する接合層３０とを備える。複数の電極２２の各々は、本体層２１の主面１０１に対向する側に接する基部２２１と、基部２２１から主面１０１に向けて突出し、かつ接合層３０に接する柱状部２２２とを有する。これにより、半導体素子２０はフリップチップ接合により導電部材１０に接合されている。

【0059】

さらに、複数の電極２２は、第１電極２２Ａと、厚さ方向ｚに沿って視て第１電極２２Ａよりも半導体素子２０の本体層２１の周縁の近くに位置する第２電極２２Ｂとを含む。厚さ方向ｚに沿って視て、第２電極２２Ｂの柱状部２２２の面積は、第１電極２２Ａの柱状部２２２の面積よりも大である。これにより、接合層３０に対する第２電極２２Ｂの柱状部２２２の接触面積が増加するため、接合層３０に対する当該柱状部２２２の接合強度が増加する。このため、導電部材１０に対して半導体素子２０をフリップチップ実装する際、リフローにより本体層２１に作用する熱応力に起因して本体層２１が厚さ方向ｚに反り上がろうとすると、第２電極２２Ｂに作用するとともに、当該反り上がりに抵抗する抗力が、より大となる。したがって、半導体装置Ａ１０によれば、当該装置の製造時において、フリップチップ実装される半導体素子２０の厚さ方向ｚの反りを低減することが可能となる。

【0060】

第２電極２２Ｂの柱状部２２２の高さｈ２は、第１電極２２Ａの柱状部２２２の高さｈ１よりも大である。これにより、導電部材１０に対して半導体素子２０をフリップチップ実装する際、本体層２１に厚さ方向ｚの反りが生じた場合であっても、接合層３０に対する第２電極２２Ｂの柱状部２２２の貫入量が一定量以上確保されたものとなる。これは、リフローにより接合層３０が溶融するため、半導体素子２０が自重により導電部材１０に向けて接合層３０に沈み込むことに起因して発生する。この場合において、第２電極２２Ｂの柱状部２２２の高さｈ２は、第１電極２２Ａの柱状部２２２の高さｈ１の１１０％以上１２０％以下であることが、本作用を発揮する上で好ましい。したがって、半導体装置Ａ１０の製造時において、半導体素子２０の厚さ方向ｚの反りが生じた場合であっても、導電部材１０に対する第２電極２２Ｂの導通状態の悪化を防止することができる。

【0061】

第２電極２２Ｂの柱状部２２２は、先端面２２２Ａと側面２２２Ｂとの境界をなす湾曲面２２２Ｄを有する。湾曲面２２２Ｄは、柱状部２２２の外方に向けて凸状に膨出している。導電部材１０に対して半導体素子２０をフリップチップ実装する際、本体層２１に厚さ方向ｚの反りが生じようとすると、接合層３０と第２電極２２Ｂとの界面に応力が伝達される。そこで、本構成をとることにより、第２電極２２Ｂの柱状部２２２における当該応力の集中を低減することができる。

【0062】

半導体装置Ａ１０においては、複数の電極２２の各々の柱状部２２２には、先端面２２２Ａから本体層２１に向けて凹む凹部２２２Ｃが形成されている。凹部２２２Ｃは、接合層３０に接している。これにより、接合層３０には、柱状部２２２に対する投錨効果（アンカー効果）が発生する。このため、柱状部２２２と接合層３０との接合強度の向上を図ることができる。

【0063】

半導体素子２０の本体層２１の半導体層２１２には、スイッチング回路２１２Ａが構成 されている。スイッチング回路２１２Ａには、複数の電極２２の少なくともいずれかが導通している。一方、導電部材１０に含まれ、かつ複数の電極２２の少なくともいずれかが接合される複数の第１リード１１の裏面１０２は、封止樹脂４０の底面４２から露出している。これにより、半導体装置Ａ１０の使用の際、スイッチング回路２１２Ａの駆動により半導体素子２０から発生した熱を、効率よく外部に放熱させることができる。

【0064】

複数の電極２２の各々は、先述のとおり基部２２１および柱状部２２２を有する。柱状部２２２の構成材料は、銅を含む。柱状部２２２は、ボンディングワイヤよりも長さが小であり、かつ横断面積が大である。このため、第１リード１１と基部２２１とをボンディングワイヤにより接続させた場合と比較して、第１リード１１とスイッチング回路２１２Ａとの間における寄生抵抗を低減させることができる。寄生抵抗が低減されると、スイッチング回路２１２Ａにおけるオン抵抗およびノイズが低減されるという効果が得られる。

【0065】

複数の第１リード１１の各々は、第１方向ｘに延びる主部１１１と、主部１１１の第１方向ｘの両端につながる一対の側部１１２を有する。一対の側部１１２の各々は、第１方向ｘを向き、かつ封止樹脂４０の第１側面４３１から露出する第１端面１１２Ａを有する。一対の第１端面１１２Ａの各々は、第１側面４３１と面一である。第２方向ｙにおいて、一対の第１端面１１２Ａの各々の寸法ｂは、主部１１１の裏面１０２の寸法Ｂよりも小である。これにより、一対の第１端面１１２Ａの各々の面積を、従来のＱＦＮの半導体装置におけるこれらの面積よりも小とすることができる。このため、半導体装置Ａ１０の製造において、ブレードダイシングによる個片化を行った際、一対の第１端面１１２Ａにおける金属バリの発生が抑制される。金属バリの発生が抑制されると、配線基板に対する半導体装置Ａ１０の実装性の向上を図ることができる。

【0066】

図９に示すように、複数の第１リード１１（第１入力端子１１Ａおよび出力端子１１Ｃ）の一対の側部１１２の各々には、くびれ部１１２Ｂが形成されている。これにより、第２方向ｙにおいて、一対の第１端面１１２Ａの各々の寸法ｂを、第１リード１１の主部１１１の裏面１０２の寸法Ｂよりも小とすることができる。また、くびれ部１１２Ｂは、第１方向ｘにおいて封止樹脂４０に接している。これにより、複数の第１リード１１が封止樹脂４０の一対の第１側面４３１から抜け出すことを防止できる。

【0067】

図１０に示すように、第１リード１１（第２入力端子１１Ｂ）の一対の側部１１２の各々には、切込部１１２Ｃが形成されている。これによっても、第２方向ｙにおいて、一対の第１端面１１２Ａの各々の寸法ｂを、第１リード１１の主部１１１の裏面１０２の寸法Ｂよりも小とすることができる。切込部１１２Ｃには、封止樹脂４０が充填されている。これにより、第１リード１１は、第１方向ｘにおいて封止樹脂４０に接する構成となる。したがって、第１リード１１が封止樹脂４０の一対の第１側面４３１から抜け出すことを防止できる。

【0068】

第２入力端子１１Ｂは、主部１１１の第２方向ｙの他方側から突出する複数の突出部１１３を含む。複数の突出部１１３の各々は、第２方向ｙを向く副端面１１３Ａを有する。複数の副端面１１３Ａは、第２方向ｙの他方側に位置する封止樹脂４０の第２側面４３２から露出している。これにより、第２入力端子１１Ｂは、第２方向ｙの他方側において封止樹脂４０に接する構成となる。したがって、第２入力端子１１Ｂが第２方向ｙの他方側に位置する第２側面４３２から抜け出すことを防止できる。

【0069】

複数の第１リード１１の各々において、主面１０１の面積は、裏面１０２の面積よりも大である。これにより、複数の第１リード１１は、厚さ方向ｚの裏面１０２が向く側において封止樹脂４０に接する構成となる。したがって、複数の第１リード１１が封止樹脂４０の底面４２から抜け出すことを防止できる。さらに、複数の電極２２の少なくともいず れかが接合される複数の第１リード１１の各々の主面１０１の面積を、より広く確保することができる。これにより、複数の第１リード１１に接合される複数の電極２２の個数を、より増加させることが可能である。

【0070】

導電部材１０は、複数の電極２２の少なくともいずれかが接合される複数の第２リード１２をさらに含む。複数の第２リード１２の各々において、主面１０１の面積は、裏面１０２の面積よりも大である。したがって、先述した第１リード１１の主面１０１および裏面１０２の関係と同様に、複数の第２リード１２が封止樹脂４０の底面４２から抜け出すことを防止できる。さらに、複数の電極２２の少なくともいずれかが接合される複数の第２リード１２の各々の面積を、より確保することができる。これにより、複数の第２リード１２に接合される複数の電極２２の個数を、より増加させることが可能である。

【0071】

〔第２実施形態〕
図１７および図１８に基づき、本開示の第２実施形態にかかる半導体装置Ａ２０について説明する。これらの図において、先述した半導体装置Ａ１０の同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１７の断面位置は、図１５の断面位置と同一である。図１８の断面位置は、図１６の断面位置と同一である。

【0072】

半導体装置Ａ２０は、半導体素子２０の複数の電極２２の構成が、先述した半導体装置Ａ１０における構成と異なる。

【0073】

図１７および図１８に示すように、複数の電極２２（複数の第１電極２２Ａおよび複数の第２電極２２Ｂ）の各々において、柱状部２２２の先端面２２２Ａは、導電部材１０の主面１０１に向けて膨出する凸状である。

【0074】

次に、半導体装置Ａ２０の作用効果について説明する。

【0075】

半導体装置Ａ２０は、半導体装置Ａ１０は、主面１０１を有する導電部材１０と、複数の電極２２を有する半導体素子２０と、主面１０１と複数の電極２２とを接合する接合層３０とを備える。複数の電極２２の各々は、本体層２１の主面１０１に対向する側に接する基部２２１と、基部２２１から主面１０１に向けて突出し、かつ接合層３０に接する柱状部２２２とを有する。さらに、複数の電極２２は、第１電極２２Ａと、厚さ方向ｚに沿って視て第１電極２２Ａよりも半導体素子２０の本体層２１の周縁の近くに位置する第２電極２２Ｂとを含む。厚さ方向ｚに沿って視て、第２電極２２Ｂの柱状部２２２の面積は、第１電極２２Ａの柱状部２２２の面積よりも大である。したがって、半導体装置Ａ２０によっても、当該装置の製造時において、フリップチップ実装される半導体素子２０の厚さ方向ｚの反りを低減することが可能となる。

【0076】

半導体装置Ａ２０では、複数の電極２２の各々において、柱状部２２２の先端面２２２Ａは、導電部材１０の主面１０１に向けて膨出する凸状である。これにより、半導体素子２０をフリップチップ接合により導電部材１０に接合させる際、主面１０１と柱状部２２２との間に介在する接合層３０が厚さ方向ｚに対して直交する方向に押し広げられる。押し広げられた接合層３０は、柱状部２２２の側面２２２Ｂに接触する。このため、側面２２２Ｂに対する接合層３０の接触面積がより増加するため、接合層３０に対する当該柱状部２２２の接合強度を、より増加させることができる。

【0077】

〔第３実施形態〕
図１９に基づき、本開示の第３実施形態にかかる半導体装置Ａ３０について説明する。これらの図において、先述した半導体装置Ａ１０の同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１９の断面位置は、図１６の断面位置と同一である。

【0078】

半導体装置Ａ３０は、半導体素子２０の複数の電極２２および表面保護膜２３の構成が、先述した半導体装置Ａ１０における構成と異なる。

【0079】

図１９に示すように、複数の電極２２のうち複数の第２電極２２Ｂの各々において、柱状部２２２の先端面２２２Ａは、導電部材１０の主面１０１に対して平行である。

【0080】

図１９に示すように、表面保護膜２３は、複数の第２電極２２Ｂの各々の柱状部２２２から離れて位置する。表面保護膜２３には、厚さ方向ｚに貫通する複数の開口２３１が設けられている。複数の開口２３１の各々から、複数の第２電極２２Ｂのいずれかの柱状部２２２が露出している。これにより、複数の第２電極２２Ｂの形成の際、複数の第２電極２２Ｂの各々の柱状部２２２の体積を、先述した半導体装置Ａ１０および半導体装置Ａ２０の各々における複数の第２電極２２Ｂの各々の柱状部２２２の体積よりも大にすることができる。

【0081】

次に、半導体装置Ａ３０の作用効果について説明する。

【0082】

半導体装置Ａ３０は、主面１０１を有する導電部材１０と、複数の電極２２を有する半導体素子２０と、主面１０１と複数の電極２２とを接合する接合層３０とを備える。複数の電極２２の各々は、本体層２１の主面１０１に対向する側に接する基部２２１と、基部２２１から主面１０１に向けて突出し、かつ接合層３０に接する柱状部２２２とを有する。さらに、複数の電極２２は、第１電極２２Ａと、厚さ方向ｚに沿って視て第１電極２２Ａよりも半導体素子２０の本体層２１の周縁の近くに位置する第２電極２２Ｂとを含む。厚さ方向ｚに沿って視て、第２電極２２Ｂの柱状部２２２の面積は、第１電極２２Ａの柱状部２２２の面積よりも大である。したがって、半導体装置Ａ３０によっても、当該装置の製造時において、フリップチップ実装される半導体素子２０の厚さ方向ｚの反りを低減することが可能となる。

【0083】

半導体装置Ａ３０においては、半導体素子２０の表面保護膜２３は、第２電極２２Ｂの柱状部２２２から離れて位置する。これにより、第２電極２２Ｂの形成の際、第２電極２２Ｂの柱状部２２２の体積を、先述した半導体装置Ａ１０および半導体装置Ａ２０の各々における第２電極２２Ｂの柱状部２２２の体積よりも大にすることができる。このことは、厚さ方向ｚに沿って視て、第２電極２２Ｂの柱状部２２２の面積を、第１電極２２Ａの柱状部２２２の面積よりも大とすることを、より確実に行うことができる。

【0084】

半導体装置Ａ１０～半導体装置Ａ３０においては、導電部材１０は、同一のリードフレームから構成された複数のリード（複数の第１リード１１、複数の第２リード１２、および一対の第３リード１３）を対象としている。その他の導電部材１０の構成として、絶縁基板と、当該絶縁基板の上に配置され、かつ互いに離間した複数の領域を有する導電層とを備えるものでもよい。

【0085】

本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。

【符号の説明】

【0086】

Ａ１０，Ａ２０，Ａ３０：半導体装置
１０：導電部材
１０１：主面
１０２：裏面
１１：第１リード
１１Ａ：第１入力端子
１１Ｂ：第２入力端子
１１Ｃ：出力端子
１１１：主部
１１２：側部
１１２Ａ：第１端面
１１２Ｂ：くびれ部
１１２Ｃ：切込部
１１３：突出部
１１３Ａ：副端面
１２：第２リード
１２１：第２端面
１３：第３リード
１３１：第３端面
２０：半導体素子
２１：本体層
２１１：半導体基板
２１２：半導体層
２１２Ａ：スイッチング回路
２１２Ｂ：制御回路
２１３：パッシベーション膜
２１３Ａ：開口
２２：電極
２２Ａ：第１電極
２２Ｂ：第２電極
２２１：基部
２２２：柱状部
２２２Ａ：先端面
２２２Ｂ：側面
２２２Ｃ：凹部
２２２Ｄ：湾曲面
２３：表面保護膜
２３１：開口
３０：接合層
４０：封止樹脂
４１：頂面
４２：底面
４３１：第１側面
４３２：第２側面
Ｂ：寸法
ｂ，ｂ１，ｂ２：寸法
ｈ１，ｈ２：高さ
ｚ：厚さ方向
ｘ：第１方向
ｙ：第２方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】