特許 7659629 ＥＳＤ保護素子を有するシリコン基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-04-01

(45)【発行日】2025-04-09

(54)【発明の名称】ＥＳＤ保護素子を有するシリコン基板

(51)【国際特許分類】

   H01L 23/12 20060101AFI20250402BHJP

   H01L 23/14 20060101ALI20250402BHJP

   H01L 23/60 20060101ALI20250402BHJP

   H01L 23/00 20060101ALI20250402BHJP

   H10D 84/80 20250101ALI20250402BHJP

   H10D 89/60 20250101ALI20250402BHJP

【ＦＩ】

H01L23/12 501P

H01L23/14 S

H01L23/56 B

H01L23/12 B

H01L23/12 E

H01L23/00 B

H01L23/00 C

H10D84/80 101A

H10D84/80 102Z

H10D89/60

【請求項の数】 16

(21)【出願番号】P 2023528627

(86)(22)【出願日】2021-11-15

(65)【公表番号】

(43)【公表日】2023-11-24

(86)【国際出願番号】 EP2021081681

(87)【国際公開番号】W WO2022101473

(87)【国際公開日】2022-05-19

【審査請求日】2023-07-04

(31)【優先権主張番号】102020130194.4

(32)【優先日】2020-11-16

(33)【優先権主張国・地域又は機関】DE

(73)【特許権者】

【識別番号】300002160

【氏名又は名称】ティーディーケイ・エレクトロニクス・アクチェンゲゼルシャフト

【氏名又は名称原語表記】ＴＤＫ ＥＬＥＣＴＲＯＮＩＣＳ ＡＧ

【住所又は居所原語表記】Ｒｏｓｅｎｈｅｉｍｅｒ Ｓｔｒａｓｓｅ １４１ｅ， ８１６７１ Ｍｕｅｎｃｈｅｎ， Ｇｅｒｍａｎｙ

(74)【代理人】

【識別番号】110002664

【氏名又は名称】弁理士法人相原国際知財事務所

(72)【発明者】

【氏名】ファイヒティンガー， トーマス

(72)【発明者】

【氏名】エントラー， シュテファン

【審査官】齊藤 健一

(56)【参考文献】

【文献】特開２００９－２７７８９５（ＪＰ，Ａ）

【文献】特開２０１４－５３４９７（ＪＰ，Ａ）

【文献】国際公開第２０１２／０８６５１７（ＷＯ，Ａ１）

【文献】特開平８－１４８６５２（ＪＰ，Ａ）

【文献】特開平１１－１６３２７７（ＪＰ，Ａ）

【文献】特開２０１３－２０６９８６（ＪＰ，Ａ）

【文献】特表２０１９－５０８８８４（ＪＰ，Ａ）

【文献】米国特許出願公開第２００８／０２９６６９７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１１／０１２１４２５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１１／００８９５４２（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１４／００３５１１４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／００４８４９７（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２３／００

Ｈ０１Ｌ ２３／１２―２３／１４

Ｈ０１Ｌ ２３／５５２

Ｈ０１Ｌ ２３／５８

Ｈ０１Ｌ ２３／６０

Ｈ１０Ｄ ８４／８０

Ｈ１０Ｄ ８９／６０

(57)【特許請求の範囲】

【請求項1】

シリコン基板（１）であって、第１の表面（１１）上の集積回路と、前記第１の表面（１１）とは反対側の第２の表面（１２）と、第１のビア（３）と、ＥＳＤ保護素子（２）と、を備え、
前記ＥＳＤ保護素子（２）は、完全に前記シリコン基板に一体化されており、
前記ＥＳＤ保護素子（２）は、空間的に前記第１のビア（３）から隔てられており、
前記ＥＳＤ保護素子（２）は、第１の再配線（４）によって前記ビアに接続されており、
前記ＥＳＤ保護素子（２）は、サプレッサーダイオード、トランジスタ及びサイリスタを含む群から選択された少なくとも１つの構成要素を含み、
前記ＥＳＤ保護素子（２）は、更にＥＭＩ保護構造を有し、前記ＥＭＩ保護構造は、前記ＥＳＤ保護素子と共に前記シリコン基板内に埋め込まれている、シリコン基板（１）。

【請求項2】

前記ＥＳＤ保護素子（２）は、システムレベルでのＥＳＤ保護を保証する、請求項１に記載のシリコン基板（１）。

【請求項3】

前記ＥＳＤ保護素子は、多数の電子構成要素又は集積回路のためのシステムレベルでの入力信号対出力信号保護を保証する、請求項１又は２に記載のシリコン基板（１）。

【請求項4】

幾つかの電子構成要素又は集積回路は、システムレベルでのＥＳＤ保護に加えて、それぞれオンチップ構造内に配置された個々のＥＳＤ保護を有する、請求項２又は３に記載のシリコン基板（１）。

【請求項5】

前記ＥＭＩ保護構造は、コイル構造、薄膜抵抗、及び／又は、キャパシタンスによって形成される、請求項１から４のいずれか１項に記載のシリコン基板（１）。

【請求項6】

前記ＥＳＤ保護素子（２）は、サイリスタと、前記サイリスタの一部ではないダイオード構造との組み合わせから成る、埋め込み構造を有する、請求項１から５のいずれか１項に記載のシリコン基板（１）。

【請求項7】

前記ＥＳＤ保護素子（２）は、前記シリコン基板（１）の前記第１の表面（１１）上に形成された第１のパッシベーション層（５）と接触している、請求項１から６のいずれか１項に記載のシリコン基板（１）。

【請求項8】

少なくとも１つの付加的な再配線（７）を備え、
前記付加的な再配線（７）は、前記第１のビア（３）を電気的にＵＢＭ接触パッド（６１）に接続し、
前記付加的な再配線（７）は、適合素子を含み、
前記適合素子は、キャパシタンス、インダクタンス又は遅延素子を含む、請求項１から７のいずれか１項に記載のシリコン基板（１）。

【請求項9】

第２のビア（３１）が、前記第１の表面（１１）から前記第２の表面（１２）まで前記シリコン基板を貫通し、
前記ＥＳＤ保護素子（２）は、空間的に前記第２のビア（３１）から隔てられており、
前記ＥＳＤ保護素子（２）は、第２の再配線（４１）を介して前記第２のビア（３１）に接続されており、
そのように結合された前記ＥＳＤ保護素子（２）、前記第１のビア（３１）、前記第１の再配線（４）、前記第２のビア（３１）及び前記第２の再配線（４１）は、共にＥＳＤ回路を形成する、請求項１から８のいずれか１項に記載のシリコン基板（１）。

【請求項10】

複数のＥＳＤ回路を備える、請求項９に記載のシリコン基板（１）。

【請求項11】

前記第１のビアは、絶縁層（３０）によって前記シリコン基板から絶縁されている、請求項１から１０のいずれか１項に記載のシリコン基板（１）。

【請求項12】

前記電子構成要素又は集積回路は、ＭＥＭＳマイクロフォンを含む、請求項３または４に記載のシリコン基板（１）。

【請求項13】

シリコン基板（１）内のＥＳＤ保護素子（２）を製造するための方法であって、
前記シリコン基板（１）内の前記ＥＳＤ保護素子（２）の埋め込み構造が、ＣＭＯＳプロセスによって製造され、前記ＥＳＤ保護素子（２）の埋め込み構造は、ＥＭＩ保護構造を含み、
前記ＥＳＤ保護素子（２）の前記埋め込み構造は、サプレッサーダイオード、トランジスタ及びサイリスタから成る群から選択された少なくとも１つを備え、
第１のＵＢＭ接触パッド（６，６１）が、前記シリコン基板（１）の第１の表面（１１）上に生成され、
前記シリコン基板（１）の第１の表面（１１）と第２の表面（１２）との間のビア（３，３１）のための開口が、レーザ又は深掘り反応性イオンエッチングによって生成され、
前記開口は、前記ＥＳＤ保護素子（２）の前記埋め込み構造から空間的に分離されており、
前記開口の内壁は不動態化され、
ビア（３，３１）が、不動態化された前記開口を第１の金属で充填することによって生成され、
第２の金属から成る再配線（４，４１）が、前記ビア（３，３１）と前記ＥＳＤ保護素子（２）の前記埋め込み構造との間に生成される、方法。

【請求項14】

前記第１の金属はＣｕであり、
前記ビア（３，３１）が、電気的なプロセスによって前記開口を充填することによって生成され、
前記第２の金属はＣｕ又はＡｌである、請求項１３に記載のシリコン基板（１）内のＥＳＤ保護素子（２）を製造するための方法。

【請求項15】

前記第１の表面（１１）上及び前記第２の表面（１２）上にパッシベーション層（５，５’）が生成される、請求項１３又は１４に記載のシリコン基板（１）内のＥＳＤ保護素子（２）を製造するための方法。

【請求項16】

第１の表面（１１）上の集積回路と、前記第１の表面（１１）とは反対側の第２の表面（１２）と、第１のビア（３）と、ＥＳＤ保護素子（２）と、を備えるシリコン基板（１）であって、
前記ＥＳＤ保護素子（２）は、完全に前記シリコン基板に一体化されており、
前記ＥＳＤ保護素子（２）は、空間的に前記第１のビア（３）から隔てられており、
前記ＥＳＤ保護素子（２）は、第１の再配線（４）によって前記ビアに接続されており、
前記ＥＳＤ保護素子（２）は、サプレッサーダイオード、トランジスタ及びサイリスタを含む群から選択された少なくとも１つの構成要素を含み、
前記ＥＳＤ保護素子（２）は、システムレベルでのＥＳＤ保護を保証する、シリコン基板（１）。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＥＳＤ保護素子を有するシリコン基板に関する。

【背景技術】

【0002】

電子ＳＩＰ（「System in a Package」）モジュールにおいて、又は、例えばＭＥＭＳマイクロフォン若しくはモバイル用途に適した他のモジュールにおいては、特定用途向け集積回路（「Application Specific Integrated Circuits」；ＡＳＩＣ）が使用される。これらの集積回路は、通常、オンチップＥＳＤ保護構造（過電圧保護構造）によって保護される。本願において、オンチップＥＳＤ保護構造は、通常は基板上に実装され得る集積回路のチップの直接的な部分であるＥＳＤ保護構造を意味すると理解される。このようなオンチップＥＳＤ保護構造の一例が図７に示されており、これは、本発明の先行技術を表す。図７に示されているように、ＡＳＩＣ５０は基板１’の上に配置されることができ、当該基板１’自体も回路基板５２の上に配置されている。オンチップＥＳＤ保護構造（２’）は、利用可能なチップ領域又は基板領域の３分の１より多くを占めることができる。これは、現在及び将来の用途が、その横方向のサイズにおいてますます小型化されなければならないという要件に反する。

【0003】

これまでのところ、ＥＳＤ保護構造が他の構造から明確に分離され、そのサイズの点で基板に柔軟に一体化され得るコンセプトは、知られていない。ＥＳＤ構造が基板内にある従来のシステムは、その適用の可能性において著しく制限されており、以下に記載されるように、本発明によって克服される様々な欠点を有する。

【0004】

特許文献１には、シリコン基板を貫通するビア（「シリコン貫通ビア」）におけるＥＳＤ保護としてのダイオード構造が記載される。ダイオードは、ビアの直近におけるシリコン基板の適切なドーピングによって得られる。

【0005】

しかしながら、この直接的な結合は、例えばトランジスタ又はサイリスタをも含み得る、より複雑なＥＳＤ保護構造が基板内に実装されることを可能としない。

【0006】

特許文献２には、回路基板（「Printed Circuit Board」、ＰＣＢ）上の中間部品（「Interposer」）内に配置されたＥＳＤ保護素子の更なる構成が記載されている。ここでは、ＥＳＤ保護素子が、中間部品の内部のビアを介して接続され得ることが記載されている。

【0007】

特許文献３には、シリコン太陽電池のための単純なＥＳＤ保護構造が示されており、これは、単純なダイオードシステムをベースとしており、再配線に類似の構造を介して基板内のビアに接続され得る。

【0008】

特許文献４には、この場合トランジスタ及び単純なダイオードをも含み得るＥＳＤ保護構造が、シリコン基板内の界面の近くに実装され得ることが記載されている。

【0009】

シリコン基板内にビアが実装されると、通常、シリコン基板内に生成される開口部の側壁は、不動態化される。特許文献５には、そのような不動態化が生成され得る可能性が記載されている。

【0010】

特許文献６は、ごく一般的にのみ、過電圧保護構造（ＥＳＤ保護構造）がセラミック基板、特にバリスタ基板に一体化され得ることを開示している。

【0011】

特許文献７は、ＥＳＤ保護が統合された積層構造を開示している。

【0012】

特許文献８は、ＥＳＤ保護素子として、サイリスタを有する集積回路を開示している。

【0013】

特許文献９は、その内部でフィードスルー及びｐｎダイオードが実装され得る発光素子を開示している。

【先行技術文献】

【特許文献】

【0014】

【文献】米国特許第８１６４１１３号明細書

【文献】米国特許第９４１２７０８号明細書

【文献】米国特許出願公開第２０１５／００４８４９７号明細書

【文献】米国特許出願公開第２００８／０２９６６９７号明細書

【文献】米国特許出願公開第２０２０／０１６１２４４号明細書

【文献】独国特許出願公開第１０２０１８１１８０１６号明細書

【文献】米国特許出願公開第２０１１／００７９９１２号明細書

【文献】国際公開第２０１７／０９１１５５号

【文献】米国特許出願公開第２０１３／０２４０９２２号明細書

【発明の概要】

【0015】

本発明の第１の態様によれば、シリコン基板が提供される。シリコン基板の第１の表面上には、集積回路が配置されている。基板は更に、第１のビア及びＥＳＤ保護素子を含む。この場合、好ましくは、第１のビアは、第１の表面から第２の表面までシリコン基板を貫通する。その場合、第２の表面は、第１の表面の反対側にある。更に、ＥＳＤ保護素子は、シリコン基板に一体化されている。即ち、ＥＳＤ保護素子は、シリコン基板内に埋没しており、すなわち完全に基板の容積内にある。更に、ＥＳＤ保護素子は、第１のビアから空間的に隔てられている。隔たりは、好ましくは、シリコン基板が延びる方向、すなわち、例えば第１の表面に対して平行な方向に沿っている。更に、ＥＳＤ保護素子は、第１の再配線によってビアに接続される。更に、ＥＳＤ保護素子は、サプレッサーダイオード、トランジスタ及びサイリスタから成る群から選択された少なくとも１つを備える。

【0016】

シリコン基板は、例えばアモルファス・シリコン又は多結晶シリコンのようなシリコンから成る、任意のタイプの基板であり得る。しかしながら、好ましくは、シリコン基板は、例えば単結晶シリコンウエハのようなウエハである。

【0017】

本発明の第１の態様によるこの設計は、例えば特定用途向けの集積回路（ＡＳＩＣ）のような集積回路素子にカスタマイズして適合され得る、オフチップＥＳＤ構造を提供することを可能にする。この場合、これらの集積回路素子は、好ましくは、シリコン基板の第１の表面の上又はその上方にある。オフチップＥＳＤ構造は、オンチップＥＳＤ構造とは対照的に、保護されるべきチップ自体の上にあるのではなく、それとは別にシリコン基板内に埋め込まれている。それにより、本発明に従って必要とされるように、チップサイズを縮小することが可能になる。なぜなら、オフチップ設計におけるＥＳＤ保護は、チップの一部である必要がないからである。

【0018】

特に、ＥＳＤ保護素子は、システムレベルでのＥＳＤ保護（システムレベルＥＳＤ保護）であることができ、または、ＥＳＤ保護素子は、システムレベルでのＥＳＤ保護を保証することができる。これは、単一の回路又は回路の一部だけではなく、全ての集積回路が共に保護されることを意味する。システムレベルでのＥＳＤ保護は、例えば、入力信号対出力信号保護、すなわち、入力信号導線と出力信号導線との間に取り付けられた全ての電子構成要素又は集積回路を過電圧に対して系統的に保護するＥＳＤ保護であり得る。

【0019】

ＥＳＤ保護素子によって提供されるシステムレベルでのＥＳＤ保護に加えて、更なるＥＳＤ保護構造が、特定用途向けの集積回路に実装され得る。これらの更なるＥＳＤ保護構造は、ここでは、例えばオンチップ保護構造であり得る。ここで、特定用途向けの集積回路において、ＥＳＤ保護素子と更なるＥＳＤ保護構造との間のカスタマイズされた調整を提供することが有利であり、本発明により可能になる。したがって、本発明の更なる態様は、本発明によるオフチップＥＳＤ保護素子とオンチップ保護素子とのカスタマイズされた調整を可能にすることにある。

【0020】

ＥＳＤ保護素子のビアからの隔たり及び再配線を介した接続は、非常に有利である。なぜなら、それにより、ＥＳＤ保護構造のインピーダンス及びＥＳＤ保護素子の開始時間の両方が影響を受ける可能性があり、したがって、それぞれの用途に対してカスタマイズして調整され得るからである。

【0021】

更なる態様として、ＥＳＤ保護素子は、更にＥＭＩ保護構造（電磁干渉保護構造）を備えることができる。その場合、電磁干渉保護（ＥＭＩ保護）を、直接的にＥＳＤ保護と共に実装することが有利である。特に、高周波データ導線の場合、ＥＳＤ保護要件と、結果として生じるキャパシタンス及びインダクタンス又は寄生キャパシタンスと、の両方を、並行してカスタマイズして調整することができる。

【0022】

その場合、ＥＭＩ保護構造は、コイル構造、薄膜抵抗及び／又はキャパシタンスによって形成される。すなわち、コイル構造、薄膜抵抗若しくはキャパシタンス、あるいは、そのような構成要素の任意の組み合わせのいずれかが、使用され得る。

【0023】

これらの構成要素の選択は、それぞれの用途に対してカスタマイズして行われる。

【0024】

更なる態様によれば、シリコン基板は、サイリスタとダイオード構造から成る組み合わせを含む、シリコン基板内に埋め込まれた構造から構築されたＥＳＤ保護素子を含むことができる。この場合、ダイオード構造は、ダイオード機能を有する半導体構造であり得る。ダイオード構造は、ここではサイリスタ構造の一部ではない。

【0025】

オンチップＥＳＤ保護デバイスにおいて、サイリスタとダイオード構造から成る組み合わせは、既に慣用されている。本発明によれば、これらの構成要素は、シリコン基板内に埋没されるか又はシリコン基板に一体化されることができ、それにより、オフチップＥＳＤ保護が提供され得る。

【0026】

好ましくは、また、シリコン基板の第１の表面上に、パッシベーション層が形成されている。更に、ＥＳＤ保護素子が、その上にパッシベーション層がある第１の表面と直接接触していることが有利である。すなわち、ＥＳＤ保護素子は、好ましくは、この第１の表面上でパッシベーション層と直接的に接触している。

【0027】

更なる態様によれば、シリコン基板は、少なくとも１つの付加的な再配線を備えることができる。この場合、付加的な再配線は、第１のビアをＵＢＭ（Under-Bump-Metallisierung）接触パッドに、電気的に接続することができる。例えば、そのような場合、再配線は、前述したパッシベーション層内で延びることができる。そして、好ましくは、ＵＢＭ接触パッドは、例えばはんだバンプを介して更なる電子素子に接触するのに適した態様で、パッシベーション層の表面上に又は表面内に配置されている。この場合、付加的な再配線（７）が適合素子を含み得ることが特に好ましい。これらの適合素子は、キャパシタンス、インダクタンス、又は遅延素子を含む。したがって、これらは、一体化されたＥＳＤ保護素子のインピーダンスを、このように接続されたＵＢＭ接触パッドに接続されたＡＳＩＣのような付加的な電子部品に整合させることに寄与し得る。更に、開始時間は、ＥＳＤ事象の際に適合され得る。

【0028】

この任意の付加的な再配線は、好ましくは、第１の再配線とは異なっている。

【0029】

更なる態様によれば、シリコン基板は、付加的に、当該シリコン基板を第１の表面から第２の表面まで貫通する第２のビアを含む。更に、このシリコン基板では、ＥＳＤ保護素子は、第１のビアからと同様に第２のビアからも、空間的に隔てられている。更に、ＥＳＤ保護素子は、この場合、第２の再配線を介して第２のビアに接続されている。ここに記載した、ＥＳＤ保護素子、第１及び第２のビア、並びに、第１及び第２の再配線から成る接続を、ここ及び以下では、ＥＳＤ回路と呼ぶ。

【0030】

例えば、ＥＳＤ回路は対称であることができ、すなわち、ＥＳＤ保護素子は、２つの再配線とビアとの間に対称的に配置され得る。第１及び第２の再配線、又は、第１及び第２のビアは、互いに非常に類似しているか、又は、同一であり得る。

【0031】

更なる態様によれば、上述したＥＳＤ回路の複数を上述したように備えるシリコン基板が提示される。この場合、複数のＥＳＤ回路が、共通のシリコン基板内に、互いに隣接して形成される。すなわち、それぞれ第１及び第２の再配線によって第１及び第２のビアに接続された複数のＥＳＤ保護素子が、シリコン基板内に含まれ得る。

【0032】

更なる態様によれば、上述したシリコン基板は、ＭＥＭＳマイクロフォン（Micromechanical System Microphone）のために使用され得る。すなわち、ＭＥＭＳマイクロフォンは、上述したようにシリコン基板上に構築され得る。

【0033】

本発明の更なる態様によれば、先述したように、シリコン基板内にＥＳＤ保護素子を製造するための方法が提示される。

【0034】

この場合、先ず、ＣＭＯＳ（「Complementary Metal-Oxide-Semiconductor」）プロセスを用いて、シリコン基板内にＥＳＤ保護素子の埋め込み構造が製造される。ＥＳＤ保護素子の埋め込み構造は、サプレッサーダイオード、トランジスタ及びサイリスタから成る群から選択された少なくとも１つを備える。ＥＳＤ保護素子構造が形成された後、第１の接触パッドが、シリコン基板の表面のうちの１つの上に生成される。

【0035】

続いて、シリコン基板の第１の表面と第２の表面との間のビアのための開口が、シリコン基板内に生成される。開口は、レーザ又は深掘り反応性イオンエッチング（deep reactive ion etching、ＤＲＩＥ）によって生成され得る。開口は、特にＥＳＤ保護素子の埋め込み構造から空間的に隔てられるように形成される。その場合、隔たりは、シリコン基板が延びる方向に配向されている。

【0036】

続いて、開口の内壁が不動態化される。次いで、ビアを生成するために、開口が第１の金属で充填される。更に、ＥＳＤ保護素子のビアと集積回路との間に、第２の金属から成る再配線が生成される。すなわち、再配線は、ビアをＥＳＤ保護素子に電気的に接続する。

【0037】

ここに記載された方法では、上述したようなＥＳＤ保護素子、又は、上述した基板が、製作され得る。

【0038】

これは、製造方法の後のステップにおいて、例えばＡＳＩＣのような集積回路が、シリコン基板の第１の表面上に生成又は配置され得ることを意味する。

【0039】

これらの集積回路は、例えば、上記の例によれば、例えば制御電子機器のようなＭＥＭＳマイクロフォンの一部であることができる。

【0040】

シリコン基板内にＥＳＤ保護素子を製造するための方法の更なる態様によれば、第１の金属は銅（Ｃｕ）であり得る。この場合、ビアは、開口を電気的なプロセスによって充填することによって行われ得る。

【0041】

更に、再配線は、アルミニウム（Ａｌ）又はＣｕから成ることができる。

【0042】

更に、開口の内壁の不動態化は、ビアを形成する前に、すなわち、例えば原子層堆積（ＡＬＤプロセス）によって、又は、プラズマエッチングプロセス（連続ドライエッチング及び不動態化）によって、第１の金属を充填する前に、不動態化され得る。プラズマエッチングプロセスによるこの不動態化は、ＤＲＩＥエッチング中に行われ得る。したがって、プラズマエッチングプロセスは、ＤＲＩＥプロセスの一部であり得る。

【0043】

本方法の更なる態様によれば、更なるステップにおいて、好ましくは例えばＡＳＩＣのような集積回路が第１の表面の上又は上方に生成される前に、パッシベーションが、第１の表面上及び第２の表面上にも生成され得る。

【0044】

ここで提供されるパッシベーションは、基板について上述したパッシベーションに対応する。それは、例えば、酸化ケイ素、好ましくはポリマーベースのパッシベーション層を、含むか又はそれから成ることができる。

【0045】

対応するパッシベーション層の中又は上には、ＵＢＭ接触パッドが実装されており、それは、第１の表面の上方の集積回路の素子と、接触することができる。より薄いパッシベーション層の場合、ＵＢＭ接触パッドは、パッシベーション層を貫いて厚さ方向に延び、したがって、ビアとの直接的な電気的接触を可能にすることができる。しかしながら、ＵＢＭ接触パッドは、ビアと間接的に接触することもできる。厚いパッシベーション層の場合、上述したように、ビアに間接的に接続されたＵＢＭ接触パッドへの付加的な再配線が、製造され得る。

【0046】

以下において、本発明が、例示的な実施形態に基づいて、詳細に説明される。これらの例示的な実施形態は、以下の図面に示されており、これらの図面は、縮尺どおりではない。したがって、寸法並びに相対的及び絶対的な大きさを、図面から読み取ることはできない。本発明は、また、以下の記述に限定されない。

【図面の簡単な説明】

【0047】

【図1】シリコン基板の第１の実施例を、概略的な断面図で示している。

【図2】シリコン基板の第２の実施例を、概略的な断面図で示している。

【図3】シリコン基板の第３の実施例を、概略的な断面図で示している。

【図4】シリコン基板の第４の実施例を、概略的な断面図で示している。

【図5】ＭＥＭＳマイクロフォンを、概略的な断面図で示している。

【図6】回路基板上の本発明による基板上のＡＳＩＣの概略的な断面図を示す。

【図7】回路基板上の、本発明の前の先行技術による基板上のＡＳＩＣの概略的な断面図を示す。

【発明を実施するための形態】

【0048】

図１には、本発明によるシリコン基板１の第１の実施例が、概略的な断面図で示されている。

【0049】

ここで、シリコン基板１は、シリコンウエハである。しかしながら、基本的に、シリコン基板１としては、シリコンから成る他の任意の基板のいずれも適している。シリコン基板１は、第１の表面１１と、これとは反対側の第２の表面１２とを有する。好ましくは、第２の表面１２は、第１の表面に対して平行に配向されている。ここで、シリコン基板１が延びる方向は、第１の表面１１に対して平行な方向である。

【0050】

シリコン基板１には、ＥＳＤ保護素子２が埋め込まれている。ＥＳＤ保護素子２は、本実施例では、シリコン基板１の第１の表面１１に直接的に接触している。更に、ＥＳＤ保護素子２は、完全にシリコン基板内に埋め込まれている。

【0051】

ＥＳＤ保護素子２は、第１のビア３から隔てられている。すなわち、ＥＳＤ保護素子２と第１のビア３は、シリコン基板１が延びる方向において、通常、０よりも大きい距離を有している、すなわち空間的に互いに分離されているか又は隔てられている。

【0052】

ＥＳＤ保護素子２の具体的な構造も、目的用途に依存し、これに合わせてカスタマイズされ得る。特に、低い制限電圧が達成されるべきである。ＥＳＤ保護素子２の埋め込み構造は、シリコン基板内に埋め込まれた少なくとも１つのＴＶＳダイオード（サプレッサーダイオード）である。それに加えて又は代替的に、トランジスタ又はサイリスタが使用され得る。多くの用途では、ＥＳＤ保護素子２の埋め込み構造として、サイリスタとダイオード構造の組み合わせから成る集積回路が、好ましい。用途に応じて、延在方向の平面内におけるＥＳＤ保護素子２の広がりは、５０μｍ×５０μｍ～３００μｍ×３００μｍであることができ、形状は、ここでは長方形であり得るが、これに限定されない。基板は、延在方向の平面内において、円形であってもよい。サイズは、保護する必要があるＥＳＤ事象の電圧に依存する。８ｋＶ～３０ｋＶの電圧ピークに対する通常のＥＳＤ保護のために、延在方向において１００μｍ×１００μｍ～２００μｍ×２００μｍのＥＳＤ保護素子２の広がりが好ましく、ここでも形状は限定されない。

【0053】

更に、ＥＳＤ保護素子２には、電磁干渉保護構造（ＥＭＩ保護構造）も設けられ得る。そのようなものとして、コイル構造、薄膜抵抗及び／又はキャパシタンスが寄与し得る。しかしながら、特に、キャパシタンスは、ＥＳＤ保護素子の埋め込み構造によって既に、本来的に導入されている。したがって、これらは用途に適合されなければならない。これは、特に高周波データ導線の場合に、重要な役割を演じる。

【0054】

第１ビア３は、ＴＳＶ（Through Silicon Via）であり、第１の表面１１と第２の表面１２との間で延びる。好ましくは、第１のビア３は、例えば銅のような導電性の金属（第１の金属）から成る。

【0055】

図１に示されているように、第１のビア３は円錐形であることができ、例えば第１の表面１１の側においてより厚く、第２の表面１２の側においてより薄くすることができる。代替的に、円錐形状は逆の方向に延びることもでき、すなわち、第１の表面１１の側でより薄く、第２の表面１２の側でより厚くすることができる。更に、厚さは、ほぼ均一であり得る。基本的に、形状は、以下でも説明するように、使用される製造方法に依存し得る。例えば、第１の表面の側からのレーザによって、図１による円錐形状が達成され得る。第２の表面の側からのレーザによって、それとは逆の円錐形状が達成され得る。ＤＲＩＥプロセスが使用される場合、結果として第１のビア３のための形状が得られ、当該形状は、ほぼ円筒形であるが、例えばＤＲＩＥに典型的な窪みを有し得る。

【0056】

第１のビア３の導電性金属間の界面は、好ましくは、絶縁層３０で不動態化され、すなわち電気的に絶縁されている。絶縁層３０は、通常、第１のビア３とシリコン基板１との間の界面全体に沿って形成されている。

【0057】

ＥＳＤ保護素子２と第１のビア３との間の電気的又は電子的な接続は、第１の再配線４を介して行われる。これは、例えば、第１の表面１１に沿って延びることができる。この場合、第１の再配線４は、第１の表面３内に僅かに埋め込まれ得るか、又はその上を延び得る。第１の再配線４は、例えばアルミニウム又は銅のような任意の導電性の金属（第２の金属）から成ることができる。

【0058】

ＥＳＤ保護素子２と第１のビア３との間の上述した距離との組み合わせで、回路のインピーダンス及びＥＳＤ保護の応答時間は、第１の再配線４を介して影響を受け得る。

【0059】

第１の表面１１上及び第２の表面１２上には、それぞれ第１のパッシベーション５又は第２のパッシベーション５’が、すなわち、それぞれ１つの電気絶縁性でほぼ不活性な層が、配置されている。これは、基本的に、これらの条件を満たす任意の材料から作製され得る。本実施例では、それは、ポリマーパッシベーション層から成る。

【0060】

更に、第１の表面１１上及び第２の表面１２上には、ＵＢＭ接触パッド６及び６’が取り付けられている。これらは、第１のビア３の直上及び直下に配置されており、例えば、第１のビア３又は第１の再配線４と同じ材料から成り得る。しかしながら、ＵＢＭ接触パッド６及び６’は、更に、アルミニウム、チタン、銅、ニッケル、パラジウム、銀、金又はスズを含む以下の金属から成るか又はそれらを含み得る。例えば、これらの金属のうちの１つは、ＵＢＭ接触パッド６又は６’の主体積を形成することができ、他の金属のうちの１つ又は複数は、薄層としてＵＢＭ接触パッド６又は６’の表面を形成することができる。接触パッド６及び６’は、それぞれ、上部パッシベーション層５又は下部パッシベーション層５’を通じて延びる。それらは、例えば、はんだ付けを介して第１の表面の上方に集積回路を取り付けるための、又は、例えば入力信号のための外部接触を保証するための、接触面として寄与する。すなわち、用途において、例えばＡＳＩＣのような集積回路が、シリコン基板の直上に又はその上方にある場合、これらは、はんだバンプを介して、ＵＢＭ接触面６に、したがって再配線３に、電気的に接続され得る。

【0061】

第１のビア３と、それに接続されたＵＢＭ接触パッド６及び６’とは、例えば、ＡＳＩＣのような接続された電子部品の信号導線を形成することができる。

【0062】

接地としては、任意にシリコン基板に取り付けられた別の第２のＵＢＭ接触パッド６２が寄与し得る。これは、ＵＢＭ接触パッド６と同様に製造されることができ、任意の方法で接地線に接続される。

【0063】

構成要素は、基本的に、任意の適切な方法によって製造される。好ましくは、この場合、以下の方法が用いられる。シリコン基板１が、キャリア箔上に準備される。ＥＭＩ保護構造を含むＥＳＤ保護素子２の埋め込み構造が、ＣＭＯＳプロセスによってシリコン基板内に導入され得る。次に、パッシベーション層５が、第１の再配線７と共に第１の表面１１上に生成され得る。続いて、シリコン基板１の第１の表面１１上の、例えばＣｕから成るＵＢＭ接触パッド６及び第２のＵＢＭ接触パッド６２が、フォトリソグラフィプロセスによって生成される。続いて、シリコン基板１の第１の表面１１と第２の表面１２との間の第１のビア３のための開口が、レーザ又はＤＲＩＥによって生成される。第２の表面の側からレーザ照射される場合、第１のビア３は、図１とは逆の円錐形状を有することができる。開口の内壁は、ＡＬＤプロセス又はプラズマエッチングプロセスのいずれかによって不動態化され、それにより、第１の再配線３の絶縁層３０が生成される。プラズマエッチングプロセスは、ＤＲＩＥプロセスの一部であり得る。続いて、開口は、電気的なプロセスによって、第１の金属、すなわちビア３の金属で充填される。続いて、シリコン基板は、第２の表面の側から薄く研磨され、続いて、第２のパッシベーション層５’が塗布され得る。更に、フォトリソグラフィ構造化の助けを借りて、第２の表面１２上のＵＢＭ接触パッド６’が形成される。これはまた、電気化学析出によって、金層又はニッケル層を備えることができる。ここで、シリコン基板１は、例えばプラズマソーイングプロセスを用いて、正しい形状及びサイズに切断され得る。このようにして処理されたシリコン基板は、キャリア箔から剥離され得る。

【0064】

図２は、シリコン基板１の第２の実施例を、概略的な断面図で示している。

【0065】

シリコン基板１は、図１に関連して説明したシリコン基板１にほぼ対応する。製造も同様に行うことができる。なお、第１のビア３の絶縁層は、明示はしていないが、形成されることが好ましい。

【0066】

図１に示された構成要素に加えて、第２の実施形態のシリコン基板１は、第２のビア３１を有する。これは、好ましくは、第１のビア３と同様に製造される。この第２のビア３１には、第１のビア３の接触パッド６及び６’と同様に、第１の表面１１上又は第２の表面１２上に接触パッド６１及び６１’も配置されている。特に、第２のビア３１の接触パッド６１は、図１に示された接触パッド６２に置換することができる。

【0067】

ＥＳＤ保護素子２は、第１のビア３からと同様に、第２のビア３１からも隔てられている。

【0068】

第２のビア３１は、第２の再配線４１を介して、ＥＳＤ保護素子２に接続されている。第２の再配線４１は、好ましくは、第１の再配線４に相応して製造されている。

【0069】

１つの用途では、好ましくは、第１のビア３又は第２のビア３１のいずれかは、例えば入力信号又は出力信号のための信号導線である。他方のビアは、好ましくは、接地される。そのようにして、信号導線は、ＥＳＤ保護素子を介してこの接地ビアから保護され得る。

【0070】

ＥＳＤ保護素子２、第１のビア３、第１の再配線４、第２のビア３１及び第２の再配線４１から成る組み合わせは、ＥＳＤ回路として定義される。

【0071】

図２に示されたシリコン基板１は、インターポーザとも呼ばれる中間部品として適しており、その表面上には、例えばＡＳＩＣが配置され得る。

【0072】

図３は、シリコン基板１の第３の実施例を、概略的な断面図で示している。シリコン基板１の第３の実施例は、図２について定義されたように、２つのＥＳＤ回路を含む。これらは、共通のシリコン基板１に一体化されている。したがって、構造は、ほぼ対応し得る。しかしながら、基本的には、特に２つのＥＳＤ保護素子２は異なり得る。なぜなら、それらは、異なるＥＳＤ保護要件を有する異なる電子構成要素を保護するからである。

【0073】

しかしながら、そのような設計では、個々の構成要素のＥＳＤ保護も、２つのＥＳＤ保護素子２のうちの一方によって行われることができ、システムレベルでのＥＳＤ保護は、他方のＥＳＤ保護素子２によって行われることができる。

【0074】

同様に、１つの基板内に任意の数のＥＳＤ保護素子２を実装すること、すなわち、１つの基板内に多数のＥＳＤ回路を集積することが、可能である。

【0075】

図４は、シリコン基板１の第４の実施例を示している。この場合、シリコン基板１の内部の全ての構造は、図３に示されているように、モジュールの第１の実施例の構造に対応する。

【0076】

しかしながら、図３に示された第１のモジュールとは異なり、第２のモジュールでは、付加的な再配線７又は７’が、第１のパッシベーション層５又は第２のパッシベーション層５’に埋め込まれている。

【0077】

第１のパッシベーション層５内の付加的な再配線７は、２つの第２のビア３１のうちのそれぞれ１つを、第１のパッシベーション層５の外面（上面）にあるＵＢＭ接触パッド６１に接続する。

【0078】

付加的な再配線７の一方又は両方、特に接地された付加的な再配線７は、適合素子を含み得る。これらは、キャパシタンス、インダクタンス又は遅延素子を含み得る。すなわち、例えばコイル又はコンデンサは、付加的な再配線７の一部であり得る。遅延は、特に付加的な再配線７の長さによって決定される。すなわち、遅延素子は、付加的な再配線７の線長を増加させ、したがって、場合によってはあり得るＥＳＤパルスを遅延させることができる素子であり得る。

【0079】

基板の下面の第２のパッシベーション層５’では、付加的な再配線７’が、第２のビア３１のうちの１つを、前述の例におけるＵＢＭ接触パッドと同様に他の第２のビア３１に直接的に配置されたＵＢＭ接触パッド６１’に、接続する。

【0080】

第２のパッシベーション層５’内の更なる再配線７’は、第１のビア３のうちの１つを更なるＵＢＭ接触パッド６’に接続する。

【0081】

前の例と同様に、例えば第１の又は第２のビアのいずれかを接地することができ、２つの他方がそれぞれ信号導線を形成するか又は信号導線に接続されることができる。

【0082】

図５は、本発明の可能な適用例としてのＭＥＭＳマイクロフォン１００を示す。

【0083】

ＭＥＭＳマイクロフォン１００は、基板１０１を備える。基板１０１は、先に示された図１～５に関して説明されたように、シリコン基板１に対応することができ、又は、シリコン基板１は、基板１０１の一部である。すなわち、ここでシリコン基板１としてマークされた領域に、例えば図２に関して記載されたように、例えば１つ又は複数のＥＳＤ回路が存在する。

【0084】

ＥＳＤ回路に含まれる１つ又は複数のＥＳＤ保護素子は、構成要素を保護し、及び／又は、基板１０１の上に又は基板１０１の上方に配置されたＭＥＭＳマイクロフォン１００のＡＳＩＣ１０２のためのシステムレベルでＥＳＤ保護を保証する。

【0085】

ＡＳＩＣ１０２は、例えば、前述の例で説明したように、はんだバンプを介して、ＵＢＭ接触パッド（図示せず）又はそれに接続されたビアに、電子的に接続され得る。

【0086】

ＭＥＭＳマイクロフォンの更なる構成要素は、例えば、基板１０１内の音開口１０３、膜１０４、背面プレート（静電コンデンサプレート）１０５、及び、ＭＥＭＳマイクロフォンの背部容積を形成する後方チャンバ１０６を含む。

【0087】

好ましくは、構成要素の上に、ポリマーフィルムから成るラッピング１０７が装着されている。ラッピング１０７は、図１に関して説明したパッシベーション層とは異なる。ＭＥＭＳ構成要素は、例えば、金属カバー１０８によって閉鎖され得る。

【0088】

本発明による基板１の更なる用途が、図６に示されている。

【0089】

図６は、その上に複数の電子構成要素５３が配置された、回路基板（Printed Circuit Board、ＰＣＢ）５２を示す。

【0090】

更に、回路基板５２の上には、ここではインターポーザとしての機能の、本発明によるシリコン基板１が装着されている。シリコン基板１は、図示されているように、図３のものに対応し得るが、代替的に、ここに記載された他の実施形態にも対応し得る。

【0091】

特に、複数のＥＳＤ保護素子２がシリコン基板１に一体化されている。

【0092】

シリコン基板１の上には、ＡＳＩＣ５０が装着されている。このＡＳＩＣ５０は、例えば、それ自体の付加的なＥＳＤ保護構造５１を有する。これらは、好ましくは、ＡＳＩＣの１つ又は複数の構成要素の個々の保護構造である。

【0093】

そのようにして、ＥＳＤ保護素子１のうちの１つは、これに適合する方法で、システムレベルでのＥＳＤ保護を提供することができる。

【0094】

様々な構成要素間の接続は、ＵＢＭ接触パッド上に装着されたはんだバンプ３２によって、行われ得る。

【0095】

図７は、本発明の前の先行技術による回路基板５２上のＥＳＤ保護構成を示す。

【0096】

本発明によらないＥＳＤ保護素子２’は、ここでは、本発明によらない基板１’上にオンボード構成で配置されている。したがって、ＥＳＤ保護素子２’は、保護すべき構造（ＡＳＩＣ５０）に加えて、付加的な空間を要求する。

【0097】

図６における本発明による図示との比較から明らかになるように、これは、回路基板上の構成要素の数、すなわち集積密度を低減する。換言すれば、本発明によって、より高い集積密度が可能となる。

【符号の説明】

【0098】

１ シリコン基板
１’ 本発明によらない基板
２ ＥＳＤ保護素子
２’ 本発明によらないオンボードＥＳＤ保護素子
３ 第１のビア
４ 第１の再配線
５ 第１のパッシベーション層
５’ 第２のパッシベーション層
６，６’ 第１のビアのＵＢＭ接触パッド
７，７’ 付加的な再配線
１１ 第１の表面
１２ 第２の表面
３０ 第１の再配線の絶縁層
３１ 第２のビア
３２ はんだバンプ
４１ 第２の再配線
５０ ＡＳＩＣ
５１ ＡＳＩＣのＥＳＤ保護構造
５２ 回路基板
６１，６１’ 第２のビアのＵＢＭ接触パッド
６２ 第２のＵＢＭ接触パッド
１００ ＭＥＭＳマイクロフォン
１０１ ＭＥＭＳマイクロフォンの基板
１０２ ＭＥＭＳマイクロフォンのＡＳＩＣ
１０３ 音開口
１０４ 膜
１０５ 背面プレート
１０６ 後方チャンバ
１０７ ラッピング
１０８ 金属カバー

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】