特許 7659708 半導体素子の製造方法及び半導体素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2025-04-01

(45)【発行日】2025-04-09

(54)【発明の名称】半導体素子の製造方法及び半導体素子

(51)【国際特許分類】

   H10B 43/27 20230101AFI20250402BHJP

   H10B 41/27 20230101ALI20250402BHJP

   H10D 30/01 20250101ALI20250402BHJP

   H10D 30/68 20250101ALI20250402BHJP

   H10D 30/69 20250101ALI20250402BHJP

   H10D 64/62 20250101ALI20250402BHJP

   H01L 21/20 20060101ALI20250402BHJP

【ＦＩ】

H10B43/27

H10B41/27

H10D30/01 206G

H10D30/01 501

H10D30/68

H10D30/69

H10D64/62 S

H01L21/20

【請求項の数】 21

(21)【出願番号】P 2024554238

(86)(22)【出願日】2024-04-08

(86)【国際出願番号】 JP2024014280

【審査請求日】2024-09-11

(31)【優先権主張番号】P 2023115732

(32)【優先日】2023-07-14

(33)【優先権主張国・地域又は機関】JP

【早期審査対象出願】

(73)【特許権者】

【識別番号】000227294

【氏名又は名称】キヤノンアネルバ株式会社

(74)【代理人】

【識別番号】110003281

【氏名又は名称】弁理士法人大塚国際特許事務所

(72)【発明者】

【氏名】松井 尚子

(72)【発明者】

【氏名】吉田 悠人

(72)【発明者】

【氏名】入澤 寿和

【審査官】小山 満

(56)【参考文献】

【文献】特開２０１９－１６５１７８（ＪＰ，Ａ）

【文献】特開２０１７－１７４８６０（ＪＰ，Ａ）

【文献】特開２００２－３３４８３８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０２９５９５６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１７／０２７１５８４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００２／０１３７２６７（ＵＳ，Ａ１）

【文献】特開２０１８－１５７０６９（ＪＰ，Ａ）

【文献】特開２００７－２５１０３０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／００８３２３８（ＵＳ，Ａ１）

【文献】特開２０１４－１７９４６５（ＪＰ，Ａ）

【文献】韓国公開特許第１０－２００５－００５１４４６（ＫＲ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ１０Ｂ ４１／２７

Ｈ１０Ｄ ３０／０１

Ｈ１０Ｄ ３０／６８

Ｈ１０Ｄ ３０／６９

Ｈ１０Ｄ ６４／６２

Ｈ０１Ｌ ２１／２０

(57)【特許請求の範囲】

【請求項1】

アモルファスシリコンを単結晶シリコンに変換する変換工程を含む、半導体素子の製造方法において、前記変換工程は、
加熱を伴う処理により、前記アモルファスシリコンを覆うように第１材料を含む第１膜を形成することにより、前記アモルファスシリコンに接するシリサイドを形成する第１工程と、
前記第１工程後、加熱を伴う処理により、前記シリサイドを覆うように第２材料を含む第２膜を形成することにより、前記シリサイドに接するように、Ｓｉ、前記第１材料および前記第２材料で構成される化合物を形成する第２工程と、
前記第２工程後に残っている前記シリサイドを、熱処理により、前記化合物に変化させる第３工程と、
前記第３工程後に残っている前記アモルファスシリコンの少なくとも一部を、熱処理により、単結晶シリコンに変化させる第４工程と、を含み、
前記第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料であり、
前記第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料である、
ことを特徴とする半導体素子の製造方法。

【請求項2】

前記第４工程を経て、前記アモルファスシリコン、前記化合物および前記単結晶シリコンの積層構造が形成される、
ことを特徴とする請求項１に記載の半導体素子の製造方法。

【請求項3】

前記第４工程は、ＭＩＬＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）プロセスを含む、
ことを特徴とする請求項２に記載の半導体素子の製造方法。

【請求項4】

前記第２工程で形成する前記第２膜の厚さは、前記第１工程で形成される前記第１膜の厚さより大きく、前記第１工程で形成される前記第１膜の厚さの４倍より小さい、
ことを特徴とする、請求項１乃至３のいずれか１項に記載の半導体素子の製造方法。

【請求項5】

前記第２材料は、Ａｌである、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子の製造方法。

【請求項6】

前記第１材料は、Ｎｉである、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子の製造方法。

【請求項7】

前記第１材料は、Ｎｉであり、前記第２材料は、Ａｌである、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子の製造方法。

【請求項8】

前記第１工程では、加熱を伴う処理により、前記アモルファスシリコンの他、絶縁膜を覆うように前記第１材料を含む前記第１膜を形成することにより、前記アモルファスシリコンに接する前記シリサイドの他、前記絶縁膜に接する第１材料膜が形成される、
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子の製造方法。

【請求項9】

前記変換工程は、前記第１工程と前記第２工程との間に、前記絶縁膜に接する前記第１材料膜を除去する工程を更に含む、
ことを特徴とする請求項８に記載の半導体素子の製造方法。

【請求項10】

前記第２工程では、加熱を伴う処理により、前記シリサイドの他、前記絶縁膜を覆うように前記第１材料を含む前記第２膜を形成することにより、前記シリサイドに接する前記化合物の他、前記絶縁膜に接する第２材料膜が形成される、
ことを特徴とする請求項９に記載の半導体素子の製造方法。

【請求項11】

前記変換工程は、前記第２工程と前記第３工程との間に、前記絶縁膜に接する前記第２材料膜を除去する工程を更に含む、
ことを特徴とする請求項１０に記載の半導体素子の製造方法。

【請求項12】

前記第２工程では、加熱を伴う処理により、前記シリサイドおよび前記第１材料膜を覆うように第２材料を含む前記第２膜を形成することにより、前記シリサイドに接する前記化合物の他、前記絶縁膜に接する、前記第１材料および前記第２材料の第２化合物が得られる、
ことを特徴とする請求項８に記載の半導体素子の製造方法。

【請求項13】

前記変換工程は、前記第２工程と前記第３工程との間に、前記絶縁膜に接する前記第２化合物を除去する工程を含む、
ことを特徴とする請求項１２に記載の半導体素子の製造方法。

【請求項14】

前記変換工程は、前記第３工程の後に、前記絶縁膜に接する前記第２化合物を除去する工程を更に含む、
ことを特徴とする請求項１２に記載の半導体素子の製造方法。

【請求項15】

アモルファスシリコンを単結晶シリコンに変換する変換工程を含む、半導体素子の製造方法において、前記変換工程は、
前記アモルファスシリコンを覆うように第１材料を含む第１膜を形成する第１工程と、
前記第１工程後、前記第１膜を覆うように第２材料を含む第２膜を形成する第２工程と、
前記第２工程後、熱処理により、Ｓｉ、前記第１材料および前記第２材料を含む化合物を形成する第３工程と、
前記第３工程後に残っている前記アモルファスシリコンの少なくとも一部を、熱処理により、単結晶シリコンに変化させる第４工程と、を含み、
前記第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料であり、
前記第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料である、
ことを特徴とする半導体素子の製造方法。

【請求項16】

前記第４工程を経て、前記アモルファスシリコン、前記化合物および前記単結晶シリコンの積層構造が形成される、
ことを特徴とする請求項１５に記載の半導体素子の製造方法。

【請求項17】

前記第４工程は、ＭＩＬＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）プロセスを含む、
ことを特徴とする請求項１６に記載の半導体素子の製造方法。

【請求項18】

前記第２工程で形成する前記第２膜の厚さは、前記第１工程で形成される前記第１膜の厚さより大きく、前記第１工程で形成される前記第１膜の厚さの４倍より小さい、
ことを特徴とする、請求項１５乃至１７のいずれか１項に記載の半導体素子の製造方法。

【請求項19】

前記第２材料は、Ａｌである、
ことを特徴とする請求項１５乃至１７のいずれか１項に記載の半導体素子の製造方法。

【請求項20】

前記第１材料は、Ｎｉである、
ことを特徴とする請求項１５乃至１７のいずれか１項に記載の半導体素子の製造方法。

【請求項21】

前記第１材料は、Ｎｉであり、前記第２材料は、Ａｌである、
ことを特徴とする請求項１５乃至１７のいずれか１項に記載の半導体素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体素子の製造方法および半導体素子に関する。

【背景技術】

【0002】

半導体素子（例えば、薄膜トランジスター、半導体記憶装置）に対して、チャネル抵抗の増大等による性能劣化を解決する方法の１つとして、チャネル内のアモルファスシリコンまたは多結晶シリコンを単結晶化する方法がある。単結晶化の方法として、Ｎｉシリサイドを結晶化の成長端とするＭＩＬＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ（金属誘導側面結晶化））プロセスがある。ＭＩＬＣプロセスの例として特許文献１に示す「金属誘導側面結晶化方法を用いた薄膜トランジスター及びその製造方法」について、図１から図３を用いて説明する。図１から図３において、２００は絶縁基板、２１０はバッファー層、２２０は活性層、２２１、２２５はソース／ドレーン領域、２２３はチャネル領域、２３０はゲート絶縁膜、２４０はゲート電極、２５０は層間絶縁膜、２５１、２５５はコンタクトホール、２６０は結晶化誘導金属膜を示す。

【0003】

図１に示されるように、ゲート電極２４０を備える絶縁基板２００上に層間絶縁膜２５０を蒸着し、ソース／ドレーン領域２２１、２２５の一部分を露出させるコンタクトホール２５１、２５５を形成する。次に、絶縁基板２００上にスパッタリングなどの方法でＮｉなどの結晶化誘導金属膜２６０を蒸着する。

【0004】

次に、図２に示されるように、炉内で熱処理を行うことにより、活性層２２０の非晶質シリコン膜を結晶化して、多結晶シリコン膜に変化させる（５５０℃で３μｍ／ｈｒの速度で結晶化）。この際、コンタクトホール２５１、２５５内の結晶化誘導金属膜２６０の下にある下部領域２２１ａ、２２５ａの非晶質シリコンは、金属誘導結晶化（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ：ＭＩＣ）法により結晶化され、それ以外の領域２２１ｂ、２２５ｂの非晶質シリコンは、ＭＩＬＣ法により結晶化される。

【0005】

次に、図３に示されるように、結晶化誘導金属膜２６０を除去し、ソース／ドレーン電極２７１、２７５を形成することによって薄膜トランジスターが得られる。

【0006】

特許文献２には、読み出し速度、書き込み速度、消去速度などの動作速度の向上を図りつつ、動作制御および回路レイアウト設計の緩和を図るため、半導体基板、第１層、第２導電層、メモリ膜および半導体層を備え、半導体層に接するＮｉ、Ｃｏ、Ａｌ、またはＰｄを含む金属層を具備する不揮発性半導体記憶装置が開示されている。また、特許文献２には、「金属層７０がシリサイドを形成しない材料、例えばＡｌで構成される場合、アニール後、半導体ピラーＳＰにおける下端部近傍がＡｌとの合金を含んでもよく、半導体ピラーＳＰにおける上端部近傍がＡｌとの合金を含んでもよい。また、半導体ピラーＳＰにおける上端部および下端部近傍に限らず、半導体ピラーＳＰがＡｌとの合金を含んでもよい。」との開示がある。

【0007】

特許文献３には、処理能力を向上するため、第１配線層と第２配線層とメモリピラーとを備える半導体記憶装置が開示されている。また、特許文献３には、ＮｉＳｉ_２は、その格子定数がＳｉの格子定数と０．３％程度のミスマッチしかないため、ＭＩＬＣによる単結晶シリコンの形成に適している。ＭＩＬＣ法によって半導体ピラー（例えば、シリコン、シリコンゲルマニウム、ゲルマニウム）を結晶化させる金属材料としては、例えば、Ｎｉ、Ｃｏ、Ａｌ、またはＰｄが挙げられることが開示されている。

【0008】

非特許文献１は、Ｓｉの格子定数、ＮｉＳｉ_２の格子定数、ＮｉＳｉ_２－ＸＡｌ_Ｘの格子定数に関するものである。図４の横軸はＮｉＳｉ_２－ＸＡｌ_Ｘに対するＡｌの比率Ｘ、ａはＳｉの格子定数、図４の縦軸は格子定数を示す。図４から、ＮｉＳｉ_２の格子定数は５．４０６、Ｓｉの格子定数は５．４３１であり、Ａｌの比率Ｘ＝０．２４のとき、ＮｉＳｉ_２－ＸＡｌ_Ｘ＝５．４３１となり、Ｓｉの格子定数と一致することが分かる。なお、非特許文献１における格子定数の単位はオングストロームであり、本明細書においても、格子定数の単位はオングストロームであるものとして説明する。

【先行技術文献】

【特許文献】

【0009】

【文献】特開２００５－１５９３０７号公報

【文献】特開２０１４－１７５３４８号公報

【文献】特開２０１９－１６５１７８号公報

【非特許文献】

【0010】

【文献】Ｋｌａｕｓ ｅｔ ａｌｌ 「Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ８３， ４９７（２００３）」Ｐ４９７－４９９

【発明の概要】

【発明が解決しようとする課題】

【0011】

本発明は、単結晶シリコンの格子定数により近い格子定数を有するシリサイドによってアモルファスシリコンを単結晶シリコンに変換する技術を提供する。

【課題を解決するための手段】

【0012】

本発明の第１側面は、アモルファスシリコンを単結晶シリコンに変換する変換工程を含む、半導体素子の製造方法に係り、前記製造方法において、前記変換工程は、熱を伴う処理により、前記アモルファスシリコンを覆うように第１材料を含む第１膜を形成することにより、前記アモルファスシリコンに接するシリサイド膜を形成する第１工程と、前記第１工程後、加熱を伴う処理により、前記シリサイド膜を覆うように第２材料を含む第２膜を形成することにより、前記シリサイド膜に接するように、Ｓｉ、前記第１材料および前記第２材料で構成される化合物を形成する第２工程と、前記第２工程後に残っている前記シリサイド膜を、熱処理により、前記化合物に変化させる第３工程と、を含み、前記第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料であり、前記第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料である。

【0013】

本発明の第２側面は、アモルファスシリコンを単結晶シリコンに変換する変換工程を含む、半導体素子の製造方法に係り、前記製造方法において、前記変換工程は、前記アモルファスシリコンを覆うように第１材料を含む第１膜を形成する第１工程と、前記第１工程後、前記第１膜を覆うように第２材料を含む第２膜を形成する第２工程と、前記第２工程後、熱処理により、Ｓｉ、前記第１材料および前記第２材料を含む化合物を形成する第３工程と、を含み、前記第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料であり、前記第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料である。

【0014】

本発明の第３側面は、アモルファスシリコン、化合物および単結晶シリコンの積層構造を含む半導体素子に係り、前記半導体素子において、前記化合物は、Ｓｉ、第１材料および第２材料の化合物であり、前記第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料であり、前記第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料である。

【図面の簡単な説明】

【0015】

【図1】特許文献１記載の薄膜トランジスターの製造方法を説明するための工程断面図である。

【図2】特許文献１記載の薄膜トランジスターの製造方法を説明するための工程断面図である。

【図3】特許文献１記載の薄膜トランジスターの製造方法を説明するための工程断面図である。

【図4】非特許文献１に記載のＳｉの格子定数、ＮｉＳｉ_２の格子定数、ＮｉＳｉ_２－ＸＡｌ_Ｘの格子定数の関係を示す図である。

【図5A】第１実施形態の半導体素子の製造方法を示す工程図である。

【図5B】第１実施形態の半導体素子の製造方法を示す工程図である。

【図5C】第１実施形態の半導体素子の製造方法を示す工程図である。

【図6A】第２実施形態の半導体素子の製造方法を示す工程図である。

【図6B】第２実施形態の半導体素子の製造方法を示す工程図である。

【図6C】第２実施形態の半導体素子の製造方法を示す工程図である。

【図7A】第３実施形態の半導体素子の製造方法を示す工程図である。

【図7B】第３実施形態の半導体素子の製造方法を示す工程図である。

【図7C】第３実施形態の半導体素子の製造方法を示す工程図である。

【図8A】第１実施形態の半導体素子の製造方法を示す工程図である。

【図8B】第１実施形態の半導体素子の製造方法を示す工程図である。

【図8C】第１実施形態の半導体素子の製造方法を示す工程図である。

【図9】第４実施形態の半導体素子の製造方法を示す工程図である。

【図10】第４実施形態の半導体素子の製造方法を示す工程図である。

【図11】第４実施形態の半導体素子の製造方法を示す工程図である。

【図12】第４実施形態の半導体素子の製造方法を示す工程図である。

【図13】第４実施形態の半導体素子の製造方法を示す工程図である。

【図14】第４実施形態の半導体素子の製造方法を示す工程図である。

【図15】第４実施形態の半導体素子の製造方法を示す工程図である。

【図16】第４実施形態の半導体素子の製造方法を示す工程図である。

【図17】第４実施形態の半導体素子の製造方法を示す工程図である。

【図18A】第５実施形態の半導体素子の製造方法を示す工程図である。

【図18B】第５実施形態の半導体素子の製造方法を示す工程図である。

【発明を実施するための形態】

【0016】

以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。

【0017】

図５Ａから図５Ｃは、アモルファスシリコン１を単結晶シリコン１０に変換する変換工程を含む、半導体素子の製造方法の第１実施形態を模式的に示す図である。本発明者は、アモルファスシリコン上にＡｌ膜及びＮｉ膜を順に成膜して得られた構造体を加熱する実験の結果から、Ａｌ膜がＮｉ膜のシリサイド化を阻害することを発見した。また、本発明者は、アモルファスシリコン上にＮｉＡｌ膜を成膜して得られた構造体を加熱する実験の結果から、ＡｌがＮｉシリサイド内に含まれず、ＡｌがＮｉＡｌ膜の表面側に押し出されてしまうことを発見した。また、本発明者は、アモルファスシリコン上に加熱を伴う工程によってＮｉ膜を形成することによりアモルファスシリコンに接するＮｉシリサイド膜を形成した後、Ｎｉシリサイド膜上に加熱を伴う処理によりＡｌ膜を形成することにより、Ｎｉシリサイド膜にＡｌが拡散し、ＮｉＡｌＳｉが形成されるという現象を発見した。ＮｉＡｌＳｉは、単結晶シリコンに近い格子定数を有するので、ＮｉＡｌＳｉとアモルファスシリコンとを接触させて熱処理を行うことによって容易に単結晶シリコンを得ることができる。以下の実施形態は、以上の知見に基づくものである。

【0018】

第１実施形態の半導体素子の製造方法は、アモルファスシリコン１を単結晶シリコン１０に変換する変換工程を含みうる。アモルファスシリコン１は、基板の一部を構成しうる。変換工程は、
加熱を伴う熱処理により、アモルファスシリコン１を覆うように第１材料としてのＮｉ（ニッケル）を含む第１膜３を形成することにより、アモルファスシリコン１に接するシリサイド４としてのＮｉシリサイドを形成する第１工程Ｓ１と、
第１工程Ｓ１の後、加熱を伴う処理により、シリサイド４を覆うように第２材料としてのＡｌ（アルミニウム）を含む第２膜６を形成することにより、シリサイド４に接するように、Ｓｉ（シリコン）、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物７としてのＮｉＡｌＳｉを形成する第２工程Ｓ２と、
第２工程Ｓ２の後に残っているシリサイド４を、熱処理により、Ｓｉ、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物９としてのＮｉＡｌＳｉ膜に変化させる第３工程Ｓ３と、を含みうる。

【0019】

これにより、アモルファスシリコン１に接するように化合物９としてのＮｉＡｌＳｉが配置された構造体を作成することができる。

【0020】

図５Ａには、第１工程Ｓ１において、加熱を伴う熱処理により、アモルファスシリコン１を覆うように第１材料としてのＮｉを含む第１膜３が形成された段階の構造体１０１と、シリサイド４としてのＮｉシリサイドが形成された構造体１０２とが示されている。図５Ｂには、加熱を伴う処理により、シリサイド４を覆うように第２材料としてのＡｌを含む第２膜６が形成された段階の構造体１０４と、シリサイド４に接するように、Ｓｉ、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物７としてのＮｉＡｌＳｉが形成された段階の構造体１０５が示されている。図５Ｃには、第２工程Ｓ２の後に残っているシリサイド４を有する構造体１０６と、熱処理によりシリサイド４が化合物９に変化した後の構造体１０７とが示されている。

【0021】

ここで、第１材料としては、Ｎｉに代えて、Ｐｄ（パラジウム）、Ｔｉ（チタン）、Ｃｕ（銅）、Ｐｔ（白金）、Ｃｏ（コバルト）、Ｍｏ（モリブデン）、Ｍｇ（マグネシウム）、Ｗ（タングステン）、Ｃｒ（クロム）およびＭｎ（マンガン）を使用してもよい。つまり、第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料でありうる。

【0022】

第２材料としては、Ａｌに換えて、Ａｕ（金）、Ｓｂ（アンチモン）、Ｉｎ（インジウム）、Ａｇ（銀）又はＧａ（ガリウム）を使用してもよい。つまり、第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料でありうる。

【0023】

Ｓｉ、第１材料および第２材料で構成される化合物は、例えば、ＮｉＡｌＳｉの他、ＮｉＡｕＳｉ、ＮｉＳｂＳｉ、ＮｉＩｎＳｉ、ＮｉＡｇＳｉ又はＮｉＧａＳｉが好適である。

【0024】

アモルファスシリコン１を単結晶シリコン１０に変換する変換工程は、更に、第３工程Ｓ３の後に残っているアモルファスシリコン１の少なくとも一部を、熱処理により、単結晶シリコン１０に変化させる第４工程Ｓ４を含みうる。図５Ｃには、第３工程Ｓ３の後に残っているアモルファスシリコン１の少なくとも一部が熱処理により、単結晶シリコン１０に変化した後の構造体１０８が示されている。第４工程は、ＭＩＬＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）プロセスを含みうる。

【0025】

第１工程が実施される基板は、アモルファスシリコン１の他、絶縁膜２（例えば、ＳｉＯ_２：二酸化シリコン）を有しうる。アモルファスシリコン１と絶縁膜２とは互いに接触して、あるいは、互いに近接して配置されうる。第１工程Ｓ１では、加熱を伴う処理により、アモルファスシリコン１の他、絶縁膜２を覆うように第１材料（例えば、Ｎｉ）を含む第１膜３を形成することにより、アモルファスシリコン１に接するシリサイド４の他、絶縁膜２に接する第１材料膜３’が形成されてもよい。図５Ａには、第１材料膜３’を有する構造体１０２が示されている。

【0026】

この場合、変換工程は、第１工程Ｓ１と第２工程Ｓ２との間に、絶縁膜２に接する第１材料膜３’を化学エッチング等によって除去する工程を更に含みうる。図５Ａには、第１材料膜３’が除去された構造体１０３が示されている。第１材料膜３’を除去することにより、シリサイド４が横方向に成長して他のシリサイド４と会合し電気的にショートすることを防止することができる。絶縁膜２に接する第１材料膜３’が除去された場合、第２工程Ｓ２では、シリサイド４に接するように、Ｓｉ、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物７としてのＮｉＡｌＳｉを形成するときに、絶縁膜２を覆う部分には、第２膜６の一部である第２材料膜８が残る。第２材料膜８は、第２工程Ｓ２の後（例えば、第２工程Ｓ２と第３工程Ｓ３との間）に除去されうる。

【0027】

第２工程Ｓ２で形成する第２膜６の厚さ（Ｎｉシリサイド４を覆う部分における第２膜６の厚さ）Ｔ_２は、第１工程Ｓ１で形成される第１膜３の厚さＴ_１より大きく、第１工程Ｓ１で形成される第１膜３の厚さＴ_１の４倍より小さいことが好ましい。つまり、０＜Ｔ_２＜４Ｔ_１を満たすことが好ましい。

【0028】

Ｔ_２＝０は、図４の横軸であるＸの値が０であることに相当する。この場合、ＮｉＳｉ_２－０Ａｌ_０（つまり、ＮｉＳｉ_２）の格子定数は、５．４０６である。Ｔ_２＝４Ｔ_１は、図４の横軸であるＸの値が０．５４であることに相当する。Ｘの値が０．５４である場合、ＮｉＳｉ_１．４６Ａｌ_０．５４の格子定数は５．４５４である。

【0029】

０＜Ｔ_２＜４Ｔ_１を満たす場合、ＮｉＳｉ_２－ｘＡｌ_ｘの格子定数は、以下で示される。

【0030】

５．４０６＜ＮｉＳｉ_２－ｘＡｌ_ｘの格子定数＜５．４５４
よって、ＮｉＳｉ_２の格子定数（５．４０６）に比べて、Ｓｉの格子定数＝５．４３０に近いため、ＭＩＬＣプロセスによる単結晶シリコンの形成に適していることが分かる。

【0031】

これにより、例えば、薄膜トランジスター、半導体記憶装置（例えば、３Ｄ ＮＡＮＤメモリ）等の半導体素子における課題であるチャネル抵抗が低減されうる。

【0032】

図６Ａ乃至図６Ｃは、アモルファスシリコン１を単結晶シリコン１０に変換する変換工程を含む、半導体素子の製造方法の第２実施形態を模式的に示す図である。第２実施形態として言及しない事項は、第１実施形態に従いうる。図６Ａは第１工程Ｓ１を模式的に示し、図６Ｂは第２工程Ｓ２を模式的に示し、図６Ｃは第３工程Ｓ３および第４工程Ｓ４を模式的に示している。

【0033】

第２実施形態では、第１工程Ｓ１と第２工程Ｓ２との間において、絶縁膜２に接触している第１材料膜３’を除去しない。よって、第２工程Ｓ２では、加熱を伴う処理によりシリサイド４および第１材料膜３’を覆うように第２材料としてのＡｌを含む第２膜６を形成することにより、シリサイド４に接する化合物７の他、絶縁膜２に接するように、第１材料および第２材料の第２化合物１１が得られる。

【0034】

第２実施形態では、変換工程は、第２工程Ｓ２と第３工程Ｓ３との間に、絶縁膜２に接する第２化合物１１を除去する工程を含みうる。第２化合物１１を除去することにより、シリサイド４が横方向に成長して他のシリサイド４と会合し電気的にショートすることを防止することができる。図６Ｂには、第２化合物１１が除去された構造体１０６が示されている。

【0035】

図７Ａから図７Ｃは、アモルファスシリコンを単結晶シリコンに変換する変換工程を含む、半導体素子の製造方法の第３実施形態を模式的に示す図である。第３実施形態として言及しない事項は、第１実施形態に従いうる。図７Ａは第１工程Ｓ１を模式的に示し、図７Ｂは第２工程Ｓ２を模式的に示し、図７Ｃは第３工程Ｓ３および第４工程Ｓ４を模式的に示している。

【0036】

第３実施形態では、第１工程Ｓ１と第２工程Ｓ２との間において、絶縁膜２に接触している第１材料膜３’を除去しない。よって、第２工程Ｓ２では、加熱を伴う処理によりシリサイド４および第１材料膜３’を覆うように第２材料としてのＡｌを含む第２膜６を形成することにより、シリサイド４に接する化合物７の他、絶縁膜２に接するように、第１材料および第２材料の第２化合物１１が得られる。また、第２実施形態では、第２工程Ｓ２と第３工程Ｓ３との間において、絶縁膜２に接する第２化合物１１を除去しない。

【0037】

第３実施形態では、変換工程は、第３工程Ｓ３の後、より具体的には、第３工程Ｓ３と第４工程Ｓ４との間に、絶縁膜２に接する第２化合物１１を除去する工程を含みうる。第２化合物１１を除去することにより、シリサイド４が横方向に成長して他のシリサイド４と会合し電気的にショートすることを防止することができる。図７Ｃには、第２化合物１１が除去された構造体１０７が示されている。

【0038】

第１乃至第３実施形態では、参照する図面において、アモルファスシリコン１の上に第１膜および第２膜が形成されることが示されているが、これは図示された姿勢において、アモルファスシリコン１の上に第１膜および第２膜が形成されることを示しているに過ぎない。アモルファスシリコン１の上に第１膜および第２膜が形成されることは、膜形成装置内において、アモルファスシリコン１の上方に第１膜および第２膜が形成されることに発明を限定するものではない。アモルファスシリコン１の上に第１膜および第２膜が形成されることは、例えば、図８Ａ～図８Ｃに例示されるように、膜形成装置内において、アモルファスシリコン１の下方に第１膜および第２膜が形成されることも包含する。

【0039】

次に、図９乃至図１７を参照しながら半導体素子の製造方法の第４実施形態を説明する。第４実施形態は、半導体素子の一例として半導体記憶装置を製造する方法を提供する。ここでは、ＮＡＮＤストリングを有する半導体記憶装置を製造する例を説明する。ＮＡＮＤストリングは、直列に接続された複数の薄膜トランジスターを含む。

【0040】

図９乃至図１７において、１００は半導体基板、１１１、１１４、１１６、１３６は絶縁膜、１１２、１１３は配線層、１１５はゲート電極層、１１９はトンネル絶縁膜、１２０は電荷蓄積層、１２１はブロック絶縁膜、１３５はアモルファスシリコン、１２３はコア層、１２４Ａ、１２４Ｂ、１４１はシリサイド層、１２５はキャップ層、１３６は導電層、ＧＰは空隙、ＭＰはメモリピラー、ＳＬＴはスリットを示す。

【0041】

図９に示された状態において、空隙ＧＰは、スリットＳＬＴを介して外部空間に連通している。また、アモルファスシリコン１３５は、前述のアモルファスシリコン１に対応し、単結晶化の対象である。アモルファスシリコン１３５は、空隙ＧＰに対して露出している。この状態で図１０、図１１に示される第１工程において、加熱を伴う熱処理により、アモルファスシリコン１３５を覆うように第１材料としてのＮｉを含む第１膜３を形成することにより、アモルファスシリコン１３５に接するシリサイド４としてのＮｉシリサイドを形成する。このとき、アモルファスシリコン１３５に接するシリサイド４の他、絶縁膜に接する第１材料膜３’が形成されうる。第１材料膜３’は、その後に除去されうる。

【0042】

次いで、図１２、図１３に示される第２工程において、加熱を伴う処理により、シリサイド４を覆うように第２材料としてのＡｌを含む第２膜６を形成することにより、シリサイド４に接するように、Ｓｉ、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物７としてのＮｉＡｌＳｉを形成する。このとき、絶縁膜１３６等を覆う部分には、第２膜６の一部である第２材料膜８が残る。

【0043】

次いで、図１４に示される任意の工程において、絶縁膜の上の第２材料膜８が除去される。次いで、図１５に示される第３工程において、第２工程の後に残っているシリサイド膜４を、熱処理により、Ｓｉ、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物９としてのＮｉＡｌＳｉ膜に変化させる。

【0044】

次いで、図１６、図１７に示される第４工程において、第３工程の後に残っているアモルファスシリコン１３５の少なくとも一部を、熱処理により、単結晶シリコン１０に変化させる。
第４実施形態は、半導体記憶装置（例えば、３Ｄ ＮＡＮＤメモリ）の課題であるチャネル抵抗の低減に有利である。

【0045】

図１８Ａ、図１８Ｂは、アモルファスシリコンを単結晶シリコンに変換する変換工程を含む、半導体素子の製造方法の第５実施形態を模式的に示す図である。第５実施形態として言及しない事項は、第１乃至第３実施形態に従いうる。また、第５実施形態は、第４実施形態に適用可能である。

【0046】

半導体素子の製造方法の第５実施形態は、アモルファスシリコン１を単結晶シリコン１０に変換する変換工程を含みうる。アモルファスシリコン１は、基板の一部を構成しうる。変換工程は、アモルファスシリコン１を覆うように第１材料としてのＮｉを含む第１膜３を形成する第１工程Ｓ１’と、第１工程Ｓ１’の後、第１膜３を覆うように第２材料としてのＡｌを含む第２膜６を形成する第２工程Ｓ２と’、第２工程Ｓ２’の後、熱処理により、Ｓｉ、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物９としてのＮｉＡｌＳｉ膜に変化させる第３工程Ｓ３’と、を含みうる。

【0047】

これにより、アモルファスシリコン１に接するように化合物９としてのＮｉＡｌＳｉが配置された構造体を作成することができる。

【0048】

ここで、第１材料としては、Ｎｉに代えて、Ｐｄ（パラジウム）、Ｔｉ（チタン）、Ｃｕ（銅）、Ｐｔ（白金）、Ｃｏ（コバルト）、Ｍｏ（モリブデン）、Ｍｇ（マグネシウム）、Ｗ（タングステン）、Ｃｒ（クロム）およびＭｎ（マンガン）を使用してもよい。つまり、第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料でありうる。

【0049】

第２材料としては、Ａｌに換えて、Ａｕ（金）、Ｓｂ（アンチモン）、Ｉｎ（インジウム）、Ａｇ（銀）又はＧａ（ガリウム）を使用してもよい。つまり、第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料でありうる。

【0050】

Ｓｉ（シリコン）、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物は、例えば、ＮｉＡｌＳｉの他、ＮｉＡｕＳｉ、ＮｉＳｂＳｉ、ＮｉＩｎＳｉ、ＮｉＡｇＳｉ又はＮｉＧａＳｉが好適である。

【0051】

アモルファスシリコン１を単結晶シリコン１０に変換する変換工程は、更に、第３工程Ｓ３’の後に残っているアモルファスシリコン１の少なくとも一部を、熱処理により、単結晶シリコン１０に変化させる第４工程Ｓ４’を含みうる。また、変換工程は、第３工程Ｓ３’と第４工程Ｓ４’との間に、絶縁膜２に接する第２化合物１１を除去する工程を含んでもよい。

【0052】

第４工程Ｓ４’を経て、アモルファスシリコン１、化合物９および単結晶シリコン１０の積層構造が形成される。第４工程Ｓ４’は、ＭＩＬＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｌａｔｅｒａｌ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）プロセスを含みうる。第２工程Ｓ２’で形成する第２膜６の厚さは、第１工程Ｓ１’で形成される第１膜３の厚さより大きく、第１工程Ｓ１’で形成される第１膜３の厚さの４倍より小さいことが好ましい。

【0053】

発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。

【符号の説明】

【0054】

１:アモルファスシリコン、２：絶縁膜、３：第１膜（例えばＮｉ膜）、３’：第１材料膜（例えばＮｉ膜）、４：シリサイド（例えばＮｉシリサイド）、６：第２膜（例えばＡｌ膜）、７：化合物（例えばＮｉＡｌＳｉ）、８：第２材料膜（例えばＡｌ膜）、９：化合物（例えばＮｉＡｌＳｉ）、１０：単結晶シリコン、１１：第２化合物（例えばＮｉＡｌ）

【要約】

半導体素子の製造方法は、アモルファスシリコンを単結晶シリコンに変換する変換工程を含む。前記変換工程は、熱を伴う処理により、前記アモルファスシリコンを覆うように第１材料を含む第１膜を形成することにより、前記アモルファスシリコンに接するシリサイド膜を形成する第１工程と、前記第１工程後、加熱を伴う処理により、前記シリサイド膜を覆うように第２材料を含む第２膜を形成することにより、前記シリサイド膜に接するように、Ｓｉ、前記第１材料および前記第２材料で構成される化合物を形成する第２工程と、前記第２工程後に残っている前記シリサイド膜を、熱処理により、前記化合物に変化させる第３工程と、を含み、前記第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料であり、前記第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料である。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図6C】

【図7A】

【図7B】

【図7C】

【図8A】

【図8B】

【図8C】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18A】

【図18B】