特許 7659919 積層メモリ及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-04-02

(45)【発行日】2025-04-10

(54)【発明の名称】積層メモリ及びその製造方法

(51)【国際特許分類】

   G11C 29/00 20060101AFI20250403BHJP

   G11C 5/04 20060101ALI20250403BHJP

【ＦＩ】

G11C29/00 412

G11C29/00 462

G11C5/04 220

【請求項の数】 11

(21)【出願番号】P 2023539576

(86)(22)【出願日】2021-08-06

(86)【国際出願番号】 JP2021029421

(87)【国際公開番号】W WO2023013065

(87)【国際公開日】2023-02-09

【審査請求日】2024-01-15

(73)【特許権者】

【識別番号】515225518

【氏名又は名称】ウルトラメモリ株式会社

(74)【代理人】

【識別番号】100106002

【弁理士】

【氏名又は名称】正林 真之

(74)【代理人】

【識別番号】100120891

【弁理士】

【氏名又は名称】林 一好

(74)【代理人】

【識別番号】100190621

【弁理士】

【氏名又は名称】崎間 伸洋

(72)【発明者】

【氏名】山田 康利

(72)【発明者】

【氏名】小川 尚記

(72)【発明者】

【氏名】元山 裕二

【審査官】豊田 真弓

(56)【参考文献】

【文献】特表２０１２－５０５４９１（ＪＰ，Ａ）

【文献】特開２０１４－０７１９３２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０１８０８４０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／００５５８９５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００７／００４７３４３（ＵＳ，Ａ１）

【文献】米国特許第０５４３０６７９（ＵＳ，Ａ）

【文献】米国特許出願公開第２００９／０２０４８４７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１３／０２２３１７１（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ２９／００

Ｇ１１Ｃ ５／０４

(57)【特許請求の範囲】

【請求項1】

複数のメモリチップを積層した積層メモリであって、
前記メモリチップは、
複数のメモリセルを含み、データを格納可能なメモリ部であって、データのリードライトにおいてメインで用いられる正規メモリブロックと前記正規メモリブロックの不良メモリセルを代替する予備メモリブロックとを有するメモリ部と、
積層された２以上の前記メモリチップに関して、前記正規メモリブロックを前記予備メモリブロックで代替する対象となる前記メモリチップを識別するスライスアドレスを代替元スライスアドレスとして格納するとともに、代替する対象となるメモリアドレスを代替元メモリアドレスとして格納するアドレス格納部と、
アクセス要求先の前記スライスアドレス及び前記メモリアドレスを示す要求アドレスと、前記代替元スライスアドレス及び前記代替元メモリアドレスと、を比較する比較部と、
比較結果に基づいて、実際にアクセスする前記メモリ部を特定するとともに、アクセスタイミングを生成する特定部と、
生成されたアクセスタイミングと他のメモリチップから送信されるアクセスタイミングとのいずかを選択して、選択されたアクセスタイミングで前記メモリ部へのアクセスを制御するタイミング制御部と、
特定された前記メモリ部に対して選択されたアクセスタイミングでリードライトを実行する実行部と、
を備える積層メモリ。

【請求項2】

複数のメモリチップを積層した積層メモリであって、
前記複数のメモリチップのうちの１つは、外部との間で入出力信号を送受信可能な入出力回路を備え、リードライトのタイミングを示すアクセスタイミングを前記複数のメモリチップのうちの他のメモリチップに送信するマスタースライスであり、
前記複数のメモリチップのうちの他のメモリチップのそれぞれは、
複数のメモリセルを含み、データを格納可能なメモリ部と、
前記メモリ部へのアクセスタイミングを生成する特定部と、
前記特定部で生成されたアクセスタイミングと前記マスタースライスから送信されるアクセスタイミングとのいずれかを選択するタイミング制御部と、
選択されたアクセスタイミングで前記メモリ部へのリードライトデータの送受信、及び前記マスタースライスの前記入出力回路へのリードライトデータの送受信を実行する実行部と、
を備える積層メモリ。

【請求項3】

複数のメモリチップを積層した積層メモリであって、
前記メモリチップのそれぞれは、
複数のメモリセルを含み、データを格納可能なメモリ部であって、データのリードライトにおいてメインで用いられる正規メモリブロックと前記正規メモリブロックの不良メモリセルを代替する予備メモリブロックとを有するメモリ部と、
積層された全部の前記メモリチップに関して、前記正規メモリブロックを前記予備メモリブロックで代替する対象となる前記メモリチップを識別するスライスアドレスを代替元スライスアドレスとして格納するとともに、代替する対象となるメモリアドレスを代替元メモリアドレスとして格納するアドレス格納部と、
アクセス要求先の前記スライスアドレス及び前記メモリアドレスを示す要求アドレスと、前記代替元スライスアドレス及び前記代替元メモリアドレスと、を比較する比較部と、
比較結果に基づいて、実際にアクセスする前記メモリ部を特定する特定部と、
特定された前記メモリ部に対してリードライトを実行する実行部と、
を備える積層メモリ。

【請求項4】

前記タイミング制御部は、他の前記メモリチップから出力されるアクセス先のスライスアドレスに基づいて、アクセス先スライスを特定する請求項１に記載の積層メモリ。

【請求項5】

前記タイミング制御部は、他の前記メモリチップによって生成されたタイミングを外部からの実行タイミングの指示として取得する請求項１に記載の積層メモリ。

【請求項6】

前記比較部は、自身の前記メモリチップの前記正規メモリブロック又は前記予備メモリブロックを用いるか否かを示す信号を比較結果として出力する請求項１又は３に記載の積層メモリ。

【請求項7】

前記メモリチップは、自身の前記メモリチップを識別するスライスアドレスである個別スライスアドレスをチップ識別情報として格納するチップ識別情報格納部をさらに備え、
前記比較部は、
前記個別スライスアドレスが前記要求アドレスに含まれるスライスアドレスに合致するか否かを比較するチップ比較部と、
前記要求アドレスが前記代替元スライスアドレス及び前記代替元メモリアドレスと合致するか否かを比較するアドレス比較部と、
を備え、
前記特定部は、比較結果に基づいて、実際にアクセスする前記メモリ部を特定する請求項１又は３に記載の積層メモリ。

【請求項8】

前記正規メモリブロック及び前記予備メモリブロックは、自身の不良メモリセルを置換可能な冗長メモリセルを有する請求項１又は３に記載の積層メモリ。

【請求項9】

請求項１又は３に記載の積層メモリの製造方法であって、
複数の前記メモリチップを含む半導体ウエハを積層する積層工程と、
積層された前記半導体ウエハに含まれる前記正規メモリブロックの不良メモリセルを前記予備メモリブロックのメモリセルで置換する置換工程と、
前記置換工程の後に、積層された前記メモリチップを個片化する個片化工程と、
を備える積層メモリの製造方法。

【請求項10】

前記積層工程の前に、積層される全ての前記半導体ウエハのうち、積層される他の前記メモリチップにアクセス要求及びタイミング信号を送出可能なマスターチップを構成する前記半導体ウエハについて、配線層を用いて決定する配線層形成工程をさらに備える請求項９に記載の積層メモリの製造方法。

【請求項11】

前記積層工程の後、置換工程の前に、積層される全ての前記半導体ウエハのうち、積層される他の前記メモリチップに命令信号及びタイミング信号を送出可能なマスターチップを構成する前記半導体ウエハを決定するマスターチップ決定工程をさらに備える請求項９に記載の積層メモリの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層メモリ及びその製造方法に関する。

【背景技術】

【0002】

従来より、記憶装置としてＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリ（ＲＡＭ）が知られている。ＤＲＡＭには、演算装置（以下、論理チップという）の高性能化やデータ量の増大に耐えうる大容量化が求められている。そこで、メモリ（メモリセルアレイ、メモリチップ）の微細化及びセルの平面的な増設による大容量化が図られてきた。一方で、微細化によるノイズへの惰弱性や、ダイ面積の増加等により、この種の大容量化は限界に達してきている。

【0003】

そこで、昨今では、平面的なメモリを複数積層して３次元化（３Ｄ化）して大容量化を実現する技術が開発されている。そして、複数積層されたモジュールを電気的に接続する半導体モジュールが提案されている（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【文献】特表２０１２－５０５４９１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１の半導体モジュールは、欠陥の無いセル、欠陥セル、及び予備セルを有する複数のダイを備える。また、特許文献１の半導体モジュールでは、複数のダイの１つがインターフェースダイとして機能する。インターフェースダイには、Ｉ／Ｏ回路、インターフェースＩ／Ｏ回路等のコンポーネントが含まれる。また、インターフェースダイには、全てのダイに関するアクセス対象のアドレスと、欠陥セルのアドレスとを比較する比較回路を有する。

【0006】

一方、特許文献１では、インターフェースダイにおいて全てのダイの制御が実施される。そのため、インターフェースダイから各ダイへの信号線の数（ＴＳＶ又はマイクロバンプの数）が増加する。そのため、半導体モジュールの歩留まりが低下する。また、引用文献１では、各ダイで比較回路を有する半導体モジュールも開示されているが、インターフェースダイにおいて、いずれのダイにアクセスされているかについての情報を有していない。そのため、各ダイのＩ／Ｏの動作タイミングをどのように制御するのかについては開示されていない。

【0007】

本発明は、上記のような課題に鑑みてなされたものであり、歩留まりを改善するとともに、好適な動作タイミングの制御が可能な積層メモリ及びその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明は、複数のメモリチップを積層した積層メモリであって、前記メモリチップは、複数のメモリセルを含み、データを格納可能なメモリ部であって、データのリードライトにおいてメインで用いられる正規メモリブロックと前記正規メモリブロックの不良メモリセルを代替する予備メモリブロックとを有するメモリ部と、積層された２以上の前記メモリチップに関して、前記正規メモリブロックを前記予備メモリブロックで代替する対象となる前記メモリチップを識別するスライスアドレスを代替元スライスアドレスとして格納するとともに、代替する対象となるメモリアドレスを代替元メモリアドレスとして格納するアドレス格納部と、アクセス要求先の前記スライスアドレス及び前記メモリアドレスを示す要求アドレスと、前記代替元スライスアドレス及び前記代替元メモリアドレスと、を比較する比較部と、比較結果に基づいて、実際にアクセスする前記メモリ部を特定するとともに、アクセスタイミングを生成する特定部と、生成されたアクセスタイミングと他のメモリチップから送信されるアクセスタイミングとのいずかを選択して、選択されたアクセスタイミングで前記メモリ部へのアクセスを制御するタイミング制御部と、特定された前記メモリ部に対して選択されたアクセスタイミングでリードライトを実行する実行部と、を備える積層メモリに関する。

【0009】

また、本発明は、複数のメモリチップを積層した積層メモリであって、前記メモリチップのそれぞれは、複数のメモリセルを含み、データを格納可能なメモリ部と、前記メモリ部へのアクセスタイミングを生成する特定部と、生成された前記アクセスタイミングと他のメモリチップから送信されるアクセスタイミングとのいずれかを選択して、選択されたアクセスタイミングでアクセスを制御するタイミング制御部と、選択されたアクセスタイミングでリードライトを実行する実行部と、を備える積層メモリに関する。

【0010】

また、本発明は、複数のメモリチップを積層した積層メモリであって、前記メモリチップのそれぞれは、複数のメモリセルを含み、データを格納可能なメモリ部であって、データのリードライトにおいてメインで用いられる正規メモリブロックと前記正規メモリブロックの不良メモリセルを代替する予備メモリブロックとを有するメモリ部と、積層された全部の前記メモリチップに関して、前記正規メモリブロックを前記予備メモリブロックで代替する対象となる前記メモリチップを識別するスライスアドレスを代替元スライスアドレスとして格納するとともに、代替する対象となるメモリアドレスを代替元メモリアドレスとして格納するアドレス格納部と、アクセス要求先の前記スライスアドレス及び前記メモリアドレスを示す要求アドレスと前記代替元スライスアドレス及び前記代替元メモリアドレスとを比較する比較部と、比較結果に基づいて、実際にアクセスする前記メモリ部を特定する特定部と、特定された前記メモリ部に対してリードライトを実行する実行部と、を備える積層メモリに関する。

【0011】

また、前記タイミング制御部は、他の前記メモリチップから出力されるアクセス先のスライスアドレスに基づいて、アクセス先スライスを特定するのが好ましい。

【0012】

また、前記タイミング制御部は、他の前記メモリチップによって生成されたタイミングを外部からの実行タイミングの指示として取得するのが好ましい。

【0013】

また、前記比較部は、自身の前記メモリチップの前記正規メモリブロック又は前記予備メモリブロックを用いるか否かを示す信号を比較結果として出力するのが好ましい。

【0014】

また、前記メモリチップは、自身の前記メモリチップを識別するスライスアドレスである個別スライスアドレスをチップ識別情報として格納するチップ識別情報格納部をさらに備え、前記比較部は、前記個別スライスアドレスが前記要求アドレスに含まれるスライスアドレスに合致するか否かを比較するチップ比較部と、前記要求アドレスが前記代替元アドレスと合致するか否かを比較するアドレス比較部と、を備え、前記特定部は、比較結果に基づいて、前記アクセス先アドレスを特定するのが好ましい。

【0015】

また、前記正規メモリブロック及び前記予備メモリブロックは、自身の不良メモリセルを置換可能な冗長メモリセルを有するのが好ましい。

【0016】

また、本発明は、上記の積層メモリの製造方法であって、複数の前記メモリチップを含む半導体ウエハを積層する積層工程と、積層された前記半導体ウエハに含まれる前記正規メモリブロックの不良メモリセルを前記予備メモリブロックのメモリセルで置換する置換工程と、前記置換工程の後に、積層された前記メモリチップを個片化する個片化工程と、を備える積層メモリの製造方法に関する。

【0017】

また、積層メモリの製造方法は、前記積層工程の前に、積層される全ての前記半導体ウエハのうち、積層される他の前記メモリチップにアクセス要求及びタイミング信号を送出可能なマスターチップを構成する前記半導体ウエハについて、配線層を用いて決定する配線層形成工程をさらに備えるのが好ましい。

【0018】

また、積層メモリの製造方法は、前記積層工程の後、置換工程の前に、積層される全ての前記半導体ウエハのうち、積層される他の前記メモリチップに命令信号及びタイミング信号を送出可能なマスターチップを構成する前記半導体ウエハを決定するマスターチップ決定工程をさらに備えるのが好ましい。

【発明の効果】

【0019】

本発明によれば、歩留まりを改善するとともに、好適な動作タイミングの制御が可能な積層メモリ及びその製造方法を提供することができる。

【図面の簡単な説明】

【0020】

【図1】本発明の一実施形態に係る積層メモリの構成を示すブロック図である。

【図2】一実施形態の積層メモリの正規メモリブロック及び予備メモリブロックのメモリセルを示す概略図である。

【図3】一実施形態の積層メモリのアドレス比較部を示す回路構成図である。

【図4】図３の要素であるヒューズ比較部を示す回路構成図である。

【図5】一実施形態の積層メモリのマスターチップにおけるリードライトスライスアドレス生成回路を示す回路図である。

【図6】一実施形態の積層メモリの製造の流れを示すフローチャートである。

【発明を実施するための形態】

【0021】

以下、本発明の一実施形態に係る積層メモリ１及びその製造方法について、図１から図６を参照して説明する。
本実施形態に係る積層メモリ１は、例えば、複数のメモリチップを積層して構成される。積層メモリ１は、図１に示すように、ｎ枚（ｎは２以上の自然数）のメモリチップを積層して構成される。また、本実施形態において、メモリチップのうちの１つは、外部との間で入出力信号ＤＱを送受信可能な入出力回路を備えたマスタースライス１０として動作する。また、マスタースライス１０は、比較部５０で選択されるメモリ部２０が存在するスライスアドレスを他のメモリチップに送信可能に動作する。また、マスタースライス１０は、リードライトのタイミングを示すタイミング信号を他のメモリチップに送信可能に動作する。また、他のメモリチップは、マスタースライス１０から送信されるスライスアドレス及びタイミング信号を受信可能なスレーブスライス１１として動作する。

【0022】

本実施形態において、メモリチップのそれぞれは、メモリチップの主メモリ領域（正規メモリブロック２１）に不良メモリセルがある場合に、これを代替して用いることができる予備メモリ領域（予備メモリブロック）を有している。特に、本実施形態において、メモリチップのそれぞれは、メモリチップの正規メモリブロック２１における不良メモリセルについて、自身のメモリチップの予備メモリブロック２２又は他のメモリチップの予備メモリブロック２２を用いて代替する。メモリチップのそれぞれは、アクセス先のアドレスの入力に応じて、正規メモリブロック２１を用いるか、自身又は他のメモリチップの予備メモリブロック２２を用いるかを選択する。メモリチップのそれぞれは、自身の正規メモリブロック２１又は予備メモリブロック２２の選択に応じて、アクセスを実行する。これにより、メモリチップのそれぞれがアクセス先のアドレスをマスタースライス１０によらずに個別に判断する。

【0023】

なお、マスタースライス１０の構成は、外部との間で通信可能な外部端子（Ｃ： Ｃｏｍｍａｎｄ， Ａ： Ａｄｄｒｅｓｓ， ＳＡ： Ｓｌｉｃｅ Ａｄｄｒｅｓｓの入力回路）を有する点でスレーブスライス１１と異なる。また、マスタースライス１０の構成は、アクセス先のスライスアドレス（リードライド対象の半導体チップのスライスアドレス）及びタイミング信号をスレーブスライス１１に送信可能な点でスレーブスライス１１と異なる。以下の構成の説明において、マスタースライス１０及びスレーブスライス１１に共通の構成については、スレーブスライス１１の構成として説明される。また、以下の実施形態において、積層メモリ１は、８枚のメモリチップを積層した場合を例に説明される。スレーブスライス１１の構成のうち、マスタースライス１０の特有の構成については、別途説明する。

【0024】

次に、本実施形態に係る積層メモリ１のメモリチップの構造について説明する。
メモリチップは、図１に示すように、メモリ部２０と、アドレス格納部３０と、チップ識別情報格納部４０と、比較部５０と、特定部６０と、タイミング制御部８０と、実行部７０と、を備える。

【0025】

メモリ部２０は、例えば、メモリセルによって構成されるメモリブロックである。すなわち、メモリ部２０は、データを格納可能な構成である。メモリ部２０は、正規メモリブロック２１と、予備メモリブロック２２と、を備える。

【0026】

正規メモリブロック２１は、データのリードライトにおいてメインで用いられるメモリ領域である。したがって、正規メモリブロック２１は、メモリチップにおいて、最も大きな記憶容量を有する。本実施形態において、正規メモリブロック２１は、図２に示すように、正規メモリセル領域と、冗長メモリセル領域と、を有する。正規メモリセル領域は、通常のリードライトに用いられる領域である。冗長メモリセル領域は、正規メモリセル領域の不良メモリセルを置換可能な領域である。すなわち、正規メモリブロック２１は、自身の不良メモリセルを置換可能な冗長メモリセルを有する。正規メモリブロック２１は、例えば、冗長メモリセル領域で正規メモリセル領域の不良メモリセルを置換できない場合、以下の予備メモリブロック２２を用いて置換され得る。

【0027】

予備メモリブロック２２は、正規メモリブロック２１の不良メモリセルを代替するメモリ領域である。したがって、予備メモリブロック２２は、正規メモリブロック２１に比べて少ない記憶容量を有する。本実施形態において、予備メモリブロック２２は、例えば、正規メモリブロック２１のメモリ領域のうち、一定の割合のメモリ領域を代替可能に構成される。予備メモリブロック２２は、例えば、正規メモリブロック２１のメモリ領域のうち、不良メモリセルを含む１／１６の容量のメモリ領域を代替可能に構成される。予備メモリブロック２２は、正規メモリブロック２１と同様に、冗長メモリセルを有する。予備メモリブロック２２は、例えば、正規メモリブロック２１の不良メモリセル領域について、自身の予備メモリセル領域を用いて代替する。予備メモリブロック２２は、自身の予備メモリセル領域に不良メモリセルが存在する場合、自身の冗長メモリセル領域を用いて不良メモリセルを代替する。

【0028】

アドレス格納部３０は、例えば、ヒューズ素子を含む。アドレス格納部３０は、積層された全部のメモリチップに関して、正規メモリブロック２１を予備メモリブロック２２で代替する対象となるメモリチップを識別するスライスアドレスを代替元スライスアドレスとして格納するとともに、代替する対象となるメモリアドレスとを代替元アドレスとして格納する。図３にこれらの格納された情報をスライス１救済情報、乃至スライス８救済情報として示す。また、アドレス格納部３０は、それぞれのスライスに関して、自身のスライスが代替する代替元のメモリチップを識別するスライスアドレスを代替元スライスアドレスとして格納する。具体的には、それぞれのスライスに関して、アドレス格納部３０は、自身のスライスが代替する不良メモリセルを含む領域の代替元の正規メモリブロック２１を備えるメモリチップを識別するスライスアドレスを代替元スライスアドレスとして格納する。また、それぞれのスライスに関して、アドレス格納部３０は、自身のスライスが代替する不良メモリセルを含む領域の代替元の正規メモリブロック２１へのアクセス先アドレスを代替元メモリアドレスとして格納する。図３にこれらの格納された情報を自スライス救済情報として示す。

【0029】

本実施形態において、アドレス格納部３０は、例えば、代替元の不良メモリセルを含む領域を示す不良アドレスとして、８ビットのアドレスを格納する。図３にこれを救済情報として示す。アドレス格納部３０は、例えば、アドレス格納部３０に格納されているアドレスの有効又は無効を示す１ビットと、代替対象のメモリチップを特定するアドレス（以下、不良スライスアドレスともいう）に対応するアドレスを示す３ビットと、代替対象のメモリ領域を特定するメモリアドレス（以下、不良メモリアドレスともいう）を示す４ビットと、によって構成されるアドレスを格納する。アドレス格納部３０は、例えば、不良メモリセルの上位４ビットのアドレスを代替するメモリ領域を特定するアドレスとして格納する。これにより、アドレス格納部３０は、正規メモリブロック２１の不良メモリセルを含む１／１６の領域に対応するアドレスを格納する。各スライスのアドレス格納部３０は全てのスライスの救済情報６４ビット（８スライス×８ビット）及び自身のスライスが代替する代替元の救済情報である自スライス救済情報８ビットの合計７２ビットのアドレスを格納する。

【0030】

チップ識別情報格納部４０は、例えば、ヒューズ素子を含む。チップ識別情報格納部４０は、メモリチップを識別するチップ識別情報を格納する。チップ識別情報格納部４０は、例えば、自身のメモリチップを識別するスライスアドレスである個別スライスアドレスをチップ識別情報として格納する。

【0031】

比較部５０は、例えば、電子回路である。比較部５０は、アクセス要求先のスライスアドレス及びメモリアドレスを示す要求アドレスと、代替元アドレスと、を比較する。比較部５０は、アクセス先のメモリチップの情報（以下、スライスアドレスＳＡともいう）及びメモリアドレス（以下、メモリアドレスＡともいう）を取得する。比較部５０は、例えば、外部から要求されるアクセス対象のスライスアドレスＳＡ及びメモリアドレスＡを取得する。また、比較部５０は、取得したスライスアドレスＳＡと、チップ識別情報に含まれる自身のスライスアドレスとを比較する。そして、比較部５０は、アクセス先のメモリアドレスＡと代替元メモリアドレスとを比較する。これにより、比較部５０は、自身のメモリチップの正規メモリブロック２１又は予備メモリブロック２２を用いるか否かを示す信号を比較結果として出力する。具体的には、比較部５０は、例えば、比較結果として、自身又は他のメモリチップの正規メモリブロック２１にアクセスするか否かと、自身又は他のメモリチップの予備メモリブロック２２にアクセスするか否かを出力する。比較部５０は、チップ比較部５２と、アドレス比較部５１と、を備える。

【0032】

チップ比較部５２は、チップ識別情報格納部４０からチップ識別情報に含まれる自身のスライスアドレスを取得する。チップ比較部５２は、取得した自身のメモリチップを識別するスライスアドレスと、アクセス先として要求されたメモリチップのスライスアドレスＳＡとを比較する。チップ比較部５２は、比較の結果、自身のメモリチップにアクセスするか否かを出力する。チップ比較部５２は、スライスアドレスＳＡと、アクセス先のメモリチップの情報とが同じ場合、自身のメモリチップへのアクセスであることを示す比較結果ＯＳＨ（Ｏｗｎ Ｓｌｉｃｅ Ｈｉｔ）信号を出力する。一方、チップ比較部５２は、チップ識別情報格納部に格納されている自身のスライスアドレスと、アクセス先として要求されたメモリチップのスライスアドレスＳＡとが異なる場合、自身のメモリチップへのアクセスでないので比較結果ＯＳＨ信号を出力しない。

【0033】

アドレス比較部５１は、外部から取得したアクセス先のメモリチップのアドレスＡ及びスライスアドレスＳＡと、アドレス格納部３０から取得した自身のスライスが代替する代替元アドレス及び他のスライスが代替する代替元アドレスとを比較する。本実施形態において、アドレス比較部５１は、外部から取得したアクセス先のアドレスＡの上位４ビットと、代替元メモリアドレスとを比較する。また、アドレス比較部５１は、スライスアドレスＡと、代替元スライスアドレスと、を比較する。アドレス比較部５１は、比較結果として、自身のメモリチップの予備メモリブロック２２を使用するか否か（以下、Ｏｗｎ Ｒｅｄｕｎｄａｎｃｙ Ｈｉｔ（ＯＲＨ信号）ともいう）と、自身のメモリチップの正規メモリブロック２１を使用するか否か（Ａｎｙ Ｒｅｄｕｎｄａｎｃｙ Ｈｉｔ（ＡＲＨ信号））と、を出力する。

【0034】

アドレス比較部５１は、一例として、図３に示すように、複数の比較回路を備える。比較回路は、メモリチップの数に応じて設けられる。本実施形態において、アドレス比較部５１は、８積層のメモリチップに合わせて、ＯＲＨ出力用の１つの比較回路と、ＡＲＨ出力用の８つの比較回路と、を用いて構成される。具体的には、アドレス比較部５１は、自身のメモリチップの予備メモリブロック２２を使用するか否かを比較する第１比較回路と、８つのメモリチップの予備メモリブロック２２のいずれかを使用するか否かを比較する第２から第９比較回路を有する。アドレス比較部５１は、第１比較回路の結果をＯＲＨ信号として出力する。また、アドレス比較部５１は、ゲート回路を用いて、第２比較回路から第９比較回路の出力結果の論理和をＡＲＨ信号として出力する。

【0035】

第１比較回路５１１は、自身のメモリチップの予備メモリブロック２２を使用するか否かを比較結果として出力する。第１比較回路５１１は、要求アドレスを取得するとともに、アドレス格納部３０から自身のスライスが代替する代替元ヒューズアドレスを取得する。第１比較回路５１１は、要求アドレスと、代替元ヒューズアドレスとを比較して、自身のメモリチップの予備メモリブロック２２を使用するか否かを比較結果ＯＲＨ信号として出力する。具体的には、要求メモリアドレスが代替元スライスアドレス及び代替元メモリアドレスにヒットする場合に、第１比較回路５１１は、自身の予備メモリブロック２２を使用するＯＲＨ信号（Ｈｉｇｈ信号）を比較結果として出力する。

【0036】

第２比較回路５１２から第９比較回路５１９は、自身のメモリチップを含め、積層メモリ１に設けられる予備メモリブロック２２が用いられるか否かを比較結果として出力する。本実施形態において、第２比較回路５１２から第９比較回路５１９のそれぞれは、８積層のメモリチップのうち、いずれかのメモリチップの予備メモリブロック２２を用いるか否かを比較結果として出力する。第２比較回路５１２から第９比較回路５１９のそれぞれは、８つのメモリチップのそれぞれに対応して、設けられる。第２比較回路５１２から第９比較回路５１９は、例えば、順に積層される、１番目のメモリチップ（マスタースライス１０）、２番目のメモリチップ（スレーブスライス１１）、・・・８番目のメモリチップ（スレーブスライス１１）のいずれかで予備メモリブロック２２が用いられるか否かを比較結果として出力する。第２比較回路５１２から第９比較回路５１９は、要求アドレスと、８つのメモリチップのそれぞれが代替する代替元スライスアドレスと、代替元メモリアドレスとが一致するか否かを比較する。それぞれのチップのアドレス格納部３０に格納されているヒューズ情報は、第１比較回路５１１に対応するビット０から７は、それぞれのチップが代替する代替元アドレスで８つのメモリチップのそれぞれで固有の値となる。一方、第２比較回路５１２から第９比較回路５１９に対応するビット８から７１は８つのメモリチップ全て同じ値となる。

【0037】

例えば、第２比較回路５１２は、要求アドレスと、スライス１が代替する代替元スライスアドレスと、代替元メモリアドレスとが一致するか否かを比較する。第２比較回路５１２は、代替元メモリアドレス及び代替元スライスアドレスが要求アドレスと全て一致した場合に、Ｈｉｇｈを示す信号ＨＩＴ１を比較結果として出力する。第３比較回路から第９比較回路５１９は、要求アドレスと、スライス２から８が代替する代替元アドレス及び代替元スライスアドレスの比較に基づいて、Ｈｉｇｈ又はＬｏｗを比較結果として出力する。すなわち、積層メモリ１の予備メモリブロック２２のいずれかが用いられる場合、第２比較回路５１２から第９比較回路５１９のいずれかは、Ｈｉｇｈ信号を出力する。その結果、第２比較回路５１２から第９比較回路５１９は、ＡＲＨ信号としてＨｉｇｈ信号を出力する。一方で、積層メモリ１の予備メモリブロック２２が用いられない場合、第２比較回路５１２から第９比較回路５１９は、いずれもＬｏｗ信号を出力する。その結果、第２比較回路５１２から第９比較回路５１９は、ＡＲＨ信号としてＬｏｗ信号を出力する。換言すると、第２比較回路５１２～第９比較回路５１９は、要求アドレスに対してＡＲＨ信号としてＨｉｇｈ信号が出力された場合は、積層メモリ１の予備メモリブロック２２のいずれかが用いられるため、８つのメモリチップ全てで正規メモリブロック２１が使用されないことを示す。一方、ＡＲＨ信号としてＬｏｗ信号が出力された場合は、積層メモリ１の正規メモリブロック２１のいずれかが使用されることを示す。

【0038】

第１比較回路５１１から第９比較回路５１９のそれぞれは、図４に示すように、ＸＮＯＲゲートと、ＮＡＮＤゲートと、ＮＯＲゲートと、ＮＯＴゲートとの組み合わせにより構成される。アドレス比較部５１は、自身のメモリチップの代替ブロックを選択する信号（図３のＯＲＨ信号）と、自信の正規ブロックを使用するか否かを示す信号（図３のＡＲＨ信号）と、マスタースライス１０のみにおいては、予備ブロックが使用される場合は代替先のスライスアドレス、予備ブロックが使用されない場合は要求されたスライスアドレスＳＡ（図５のＲＷＳＡ＜２：０＞）のそれぞれを出力する。アドレス比較部５１は、自身の予備メモリブロック２２における代替がある場合に、有効（図４のＨＩＴ０が値１）を出力する。そして、第１のアドレス比較回路は、図３に示すように、自らのメモリチップの予備メモリブロック２２を選択する信号（ＯＲＨ信号）を出力する。また、第２から第９比較回路５１２から５１９は、いずれかのメモリチップの予備メモリブロック２２が選択されたことを示す信号（ＡＲＨ信号）を出力する。ここで、Ｆｕｓｅ＜７＞は、対応するスライスで予備ブロックが使用されない場合はＬｏｗ、使用される場合はＨｉｇｈとなるイネーブル情報を示す。

【0039】

マスタースライス１０において、比較回路は、図５に示すように、実際にリードライトするメモリチップを特定するチップ特定回路を有する。チップ特定回路は、ＨＩＴ１からＨＩＴ８に基づいてＨＩＴ１を除いた残りの信号をエンコードすることで、実際にリードライトを実行するメモリチップを特定する。チップ比較回路は、ＮＯＲゲートと、ＮＡＮＤゲート、及びマルチプレクサを用いて構成される。チップ比較回路は、いずれかのメモリチップの予備メモリブロック２２が選択されたことを示す信号（ＡＲＨ）がＨｉｇｈである場合に、外部からアクセス要求されたチップアドレスに代えて実際にアクセスする個別スライスアドレスを特定する。また、チップ比較回路は、いずれかのメモリチップの予備メモリブロック２２を選択する信号（ＡＲＨ）がＬｏｗである場合に、外部からアクセス要求されたスライスアドレスＳＡを出力する。

【0040】

特定部６０は、例えば、電子回路である。特定部６０は、比較結果に基づいて、実際にアクセスするメモリ部２０を特定する。また、特定部６０は、特定したメモリ部２０に対するアクセスタイミングを生成する。また、特定部６０は、生成したアクセスタイミングをタイミング制御部８０に送る（ＲＷＳＣ：R/W Slave Control）。特定部６０は、出力されるＯＲＨ信号、ＡＲＨ信号、ＡＳＨ信号、コマンド、及びアクセス要求先のメモリアドレスに基づいて、アクセス先のメモリ部２０を特定する。特定部６０の動作は、以下のように分類することができる。

【0041】

（ｉ） ＯＲＨ＝Ｈｉｇｈの場合
ＯＲＨ信号がＨｉｇｈの場合、特定部６０は、自身のメモリチップの予備メモリブロック２２をアクセス先のメモリ部２０として特定する。特定部６０は、ＯＳＨ信号の出力結果にかかわらず、自身のメモリチップの予備メモリブロック２２をアクセス先のメモリ部２０として特定する。

【0042】

（ｉｉ） ＯＲＨ（自身のメモリチップの予備メモリブロック２２の使用）＝Ｌｏｗ、ＡＲＨ（他のメモリチップの予備メモリブロック２２の使用）＝Ｈｉｇｈの場合
ＯＲＨ信号がＬｏｗで、ＡＲＨ信号がＨｉｇｈの場合、特定部６０は、自身のメモリチップの予備メモリブロック２２を使わず、他のメモリチップの予備メモリブロック２２が使われると特定する。この場合、特定部６０は、自身のメモリチップにはアクセスが無いと特定する。特定部６０は、ＯＳＨ信号の出力結果にかかわらず、自身のメモリチップのメモリ部２０を用いないと特定する。

【0043】

（ｉｉｉ） ＯＲＨ＝ＬＯＷ、ＡＲＨ＝Ｌｏｗ、ＯＳＨ（自身のメモリチップの使用）＝Ｈｉｇｈの場合
ＯＲＨ信号がＬｏｗ、ＡＲＨ信号がＬｏｗ、及びＯＳＨ信号がＨｉｇｈの場合、特定部６０は、自身のメモリチップの正規メモリブロック２１をアクセス先のメモリ部２０として特定する。特定部６０は、要求アドレスに含まれるメモリアドレスをアクセス先のメモリアドレスとして特定する。

【0044】

（ｉｖ） ＯＲＨ＝Ｌｏｗ、ＡＲＨ＝Ｌｏｗ、ＯＳＨ＝Ｌｏｗの場合
ＯＲＨ信号がＬｏｗ、ＡＲＨ信号がＬｏｗ、及びＯＳＨ信号がＬｏｗの場合、特定部６０は、自身のメモリチップのメモリ部２０を使わず、他のメモリチップの正規メモリブロック２１が使われると特定する。この場合、特定部６０は、自身のメモリチップにはアクセスが無いと特定する。

【0045】

マスタースライス１０において、特定部６０は、スレーブスライス１１に対してもアクセスタイミングを送信可能に構成される（ＲＷＭＣ：Ｒ／Ｗ Ｍａｓｔｅｒ Ｃｏｎｔｒｏｌ）。特定部６０は、マスタースライス１０のタイミング制御部８０に対してアクセスタイミングを送信可能に構成される。また、特定部６０は、外部からのリードライト命令に従って、メモリ部２０へのリードライトを実行する。

【0046】

実行部７０は、例えば、電子回路である。実行部７０は、特定されたアクセス先アドレスに対してリードライトデータの送受信を実行する。また、実行部７０は、マスタースライス１０の入出力回路との間のリードライトデータの送受信を実行する。実行部７０は、例えば、特定部６０によって特定されたアクセス先メモリブロック情報を取得して、取得したアクセス先メモリブロックにアクセスする。また、実行部７０は、マスタースライス１０の入出力回路とリードライトデータを送受信可能に構成される（ＲＷＢＳ：Ｒ/Ｗ Ｂｕｓ）。

【0047】

タイミング制御部８０は、例えば、電子回路である。タイミング制御部８０は、タイミング信号ＲＷＣ（Ｒ／Ｗ Ｃｏｎｔｒｏｌ）を出力して実行部７０の実行タイミングを制御する。タイミング制御部８０は、他のメモリチップによって生成されたタイミングを外部からの実行タイミングとして取得する。タイミング制御部８０は、例えば、マスタースライス１０から出力されるリードライト命令（図１のＲ／Ｗ Ｍａｓｔｅｒ Ｃｏｎｔｒｏｌ：ＲＷＭＣ）を外部からの実行タイミングとして取得する。また、タイミング制御部８０は、例えば、特定部６０から出力される、各スライス固有のアクセスタイミング（図１のＲ／Ｗ Ｓｌａｖｅ Ｃｏｎｔｒｏｌ：ＲＷＳＣ）を受信する。タイミング制御部８０は、外部からの実行タイミングの指示信号ＲＷＭＣ又は自身の特定部６０から出力された実行タイミングの指示信号ＲＷＳＣのうち、予め定められた（予め選択された）タイミングで実行部７０にリードライトデータの送受信を実行させる。すなわち、タイミング制御部８０は、アクセス先アドレスの特定の後、予め定められた側の信号を受信したタイミングでリードライトを実行するようにタイミングを制御する。タイミング制御部８０は、例えば、遅い側の信号の受信タイミングでリードライトデータの送受信を実行するようにタイミングを制御する。また、タイミング制御部８０は、図５に示すように、マスタースライス１０の特定部６０から出力される、アクセス先のスライスアドレスに基づいて、実行部７０によるリードライトデータの送受信を制御する。

【0048】

マスタースライス１０において、実行部７０は入出力回路に接続される（ＲＷＢＳ：Ｒ／Ｗ Ｂｕｓ）。また、タイミング制御部８０は、実行部７０と接続される（ＲＷＣ：Ｒ／Ｗ Ｃｏｎｔｒｏｌ）。入出力回路は、外部と送受信可能に接続される（ＤＱ）。

【0049】

次に、本実施形態の積層メモリ１の動作について、図６のフローチャートを参照して説明する。
まず、比較部５０は、要求アドレスを取得する（ステップＳ１）。次いで、比較部５０は、ヒューズアドレスを取得する（ステップＳ２）。次いで、比較部５０は、要求アドレスとヒューズアドレスを比較する（ステップＳ３）。

【0050】

特定部６０は、比較結果に基づいて、自身のスライスへのアクセスか否かを判断する（ステップＳ４）。自身のスライスへのアクセスである場合（ステップＳ４：ＹＥＳ）、処理は、ステップＳ５に進む。一方。自身のスライスアドレスへのアクセスではない場合（ステップＳ４：ＮＯ）、処理は、ステップＳ８に進む。

【0051】

ステップＳ５において、特定部６０は、正規メモリブロックのメモリアドレス、又は予備メモリブロックのメモリアドレスを特定する。次いで、タイミング制御部８０は、特定されたメモリアドレスへのアクセスタイミングを制御する（ステップＳ６）。次いで、実行部７０は、制御されたアクセスタイミングで特定されたメモリアドレスへのリードライトデータの送受信、及びマスタースライス１０の入出力回路との間のリードライトデータの送受信を実行する（ステップＳ７）。これにより、本フローによる処理は、終了する。

【0052】

ステップＳ８において、他のメモリチップにおいてリードライトが実行される。これにより、本フローによる処理は、終了する。

【0053】

次に、積層メモリ１の製造方法について説明する。
積層メモリ１は、ウエハの状態で簡易試験が実施されることにより、積層メモリ１に用いられるウエハが決定される。その後、マスターチップとスライスアドレス特定のために各ウエハ上に配線パターンが形成されるか、ヒューズ素子などによるプログラムが実行される。その後、スライス内における正規ブロック及び予備ブロックの救済判定が実施される。さらに救済が必要な場合、スライス間での救済判定が実施される。
具体的には、積層メモリ１の製造方法は、ウエハ試験工程と、配線層形成工程又はヒューズ等を用いたプログラム工程と、積層工程と、置換工程と、個片化工程と、を備える。

【0054】

ウエハ試験工程において、単層ウエハ状態で簡易的に試験が実施される。ウエハ試験工程において、例えば、大電流不良確認等の試験が実施される。ウエハ試験工程において、不良率の高いウエハは除去される。

【0055】

配線層形成工程、又はプログラム工程において、積層される全ての半導体ウエハのうち、積層される他のメモリチップにアクセス要求及びタイミング信号を送出可能なマスターチップを構成する半導体ウエハを決定する。配線層形成工程、又はプログラム工程において、構成する半導体ウエハのうち、配線マスク層をマスターチップ用に異ならせることにより、マスターチップとするウエハを決定する。また、配線層形成工程、又はプログラム工程において、積層される全ての半導体ウエハについてスライスアドレスを決定する。

【0056】

積層工程において、複数のメモリチップを含む半導体ウエハが積層される。積層工程において、例えば、マスターチップを含むウエハと、スレーブチップを含むウエハとが積層される。

【0057】

置換工程において、積層された半導体ウエハに含まれる正規メモリブロック２１の不良メモリセルが予備メモリブロック２２のメモリセルで置換される。置換工程において、ウエハテストが実行され、チップ内における正規メモリブロック２１の不良メモリセルが検出される。置換工程において、不良メモリセルは、例えば、同じチップ内の予備メモリセルに置換される。また、置換工程において、同じチップ内の予備メモリセルに置換が不能である場合、不良メモリセルは、積層される他のメモリチップの予備メモリに置換される。そして、置換工程において、積層されるチップ全てのアドレス格納部３０に代替元アドレスが格納される。

【0058】

個片化固定は、置換工程の後に実施される。個片化工程において、積層されたメモリチップが個片化される。個片化工程において、個片化された積層メモリ１のテストが実施される。個片化工程において、正規メモリブロック２１に不良メモリセルが検出された場合、積層チップにおける予備メモリセルに置換可能か否かが判断される。個片化工程において、置換可能である場合、アドレス格納部３０は、代替元アドレスを格納する。一方、個片化工程において、置換不能である場合、積層メモリ１を不良とする。個片化工程において、不良メモリセルが検出されない場合及び置換可能である場合、積層メモリ１は良品と判断される。

【0059】

以上の一実施形態に係る積層メモリ１及びその製造方法によれば、以下の効果を奏する。

【0060】

（１） 複数のメモリチップを積層した積層メモリ１であって、メモリチップは、複数のメモリセルを含み、データを格納可能なメモリ部２０であって、データのリードライトにおいてメインで用いられる正規メモリブロック２１と正規メモリブロック２１の不良メモリセルを代替する予備メモリブロック２２とを有するメモリ部２０と、積層された２以上のメモリチップに関して、正規メモリブロック２１を予備メモリブロック２２で代替する対象となるメモリチップを識別するスライスアドレスを代替元スライスアドレスとして格納するとともに、代替する対象となるメモリアドレスを代替元メモリアドレスとして格納するアドレス格納部３０と、アクセス要求先のスライスアドレス及びメモリアドレスを示す要求アドレスと、代替元スライスアドレス及び代替元メモリアドレスと、を比較する比較部５０と、比較結果に基づいて、実際にアクセスするメモリ部２０を特定するとともに、アクセスタイミングを生成する特定部６０と、生成されたアクセスタイミングと他のメモリチップから送信されるアクセスタイミングとのいずかを選択して、選択されたアクセスタイミングでメモリ部２０へのアクセスを制御するタイミング制御部８０と、特定されたメモリ部２０に対して選択されたアクセスタイミングでリードライトを実行する実行部７０と、を備える。これにより、歩留まりを改善することができる。また、アクセスタイミングを選択することにより、好適な動作タイミングの制御をすることができる。

【0061】

（２）複数のメモリチップを積層した積層メモリ１であって、メモリチップのそれぞれは、複数のメモリセルを含み、データを格納可能なメモリ部２０と、メモリ部２０へのアクセスタイミングを生成する特定部６０と、生成されたアクセスタイミングと他のメモリチップから送信されるアクセスタイミングとのいずれかを選択して、選択されたアクセスタイミングでアクセスを制御するタイミング制御部８０と、選択されたアクセスタイミングでリードライトを実行する実行部７０と、を備える。これにより、メモリチップの読み出し及び書き込みに適したタイミングを選択することができる。したがって、柔軟性を向上することができる。

【0062】

（３）複数のメモリチップを積層した積層メモリ１であって、メモリチップのそれぞれは、複数のメモリセルを含み、データを格納可能なメモリ部２０であって、データのリードライトにおいてメインで用いられる正規メモリブロック２１と正規メモリブロック２１の不良メモリセルを代替する予備メモリブロック２２とを有するメモリ部２０と、積層された全部のメモリチップに関して、正規メモリブロック２１を予備メモリブロック２２で代替する対象となるメモリチップを識別するスライスアドレスを代替元スライスアドレスとして格納するとともに、代替する対象となるメモリアドレスを代替元メモリアドレスとして格納するアドレス格納部３０と、アクセス要求先のスライスアドレス及びメモリアドレスを示す要求アドレスと、代替元スライスアドレス及び代替元メモリアドレスと、を比較する比較部５０と、比較結果に基づいて、実際にアクセスするメモリ部２０を特定する特定部６０と、特定されたメモリ部２０に対してリードライトを実行する実行部７０と、を備える。これにより、正規メモリブロック２１の不良メモリセルを複数のメモリチップのいずれかの予備メモリブロック２２に置換することができる。したがって、積層メモリ１の歩留まりを向上することができる。

【0063】

（４）タイミング制御部８０は、他のメモリチップから出力されるアクセス先のスライスアドレスに基づいて、アクセス先スライスを特定する。これにより、他のメモリブロックからの指令に基づいても容易にアクセス先スライスを特定することができる。

【0064】

（５）タイミング制御部８０は、他のメモリチップによって生成されたタイミングを外部からの実行タイミングの指示として取得する。これにより、メモリの特性に応じてメモリへのアクセスの柔軟性を向上することができる。

【0065】

（６）比較部５０は、自身のメモリチップの正規メモリブロック２１又は予備メモリブロック２２を用いるか否かを示す信号を比較結果として出力する。これにより、メモリチップのそれぞれでメモリ部２０を用いるか否かを判断することができる。したがって、メモリチップ間の通信路の数を減らすことができる。

【0066】

メモリチップは、自身のメモリチップを識別するスライスアドレスである個別スライスアドレスをチップ識別情報として格納するチップ識別情報格納部４０をさらに備え、比較部５０は、個別スライスアドレスが要求アドレスに含まれるスライスアドレスに合致するか否かを比較するチップ比較部５２と、要求アドレスが代替元アドレスと合致するか否かを比較するアドレス比較部５１と、を備え、特定部６０は、比較結果に基づいて、アクセス先アドレスを特定する。これにより、自身のメモリチップへのアクセスであるか否かを容易に判断することができる。

【0067】

正規メモリブロック２１及び予備メモリブロック２２は、自身の不良メモリセルを置換可能な冗長メモリセルを有する。これにより、不良メモリセルの数が少ない場合には、予備メモリブロック２２を用いる前に冗長メモリブロックを用いることができる。したがって、積層メモリ１の歩留まりをさらに向上することができる。

【0068】

以上、本発明の積層メモリ１及びその製造方法の好ましい一実施形態につき説明したが、本発明は、上述の実施形態に制限されるものではなく、適宜変更が可能である。

【0069】

例えば、上記実施形態において、配線層形成工程において、マスターチップとスレーブチップとを決定したが、これに制限されない。配線マスク形成工程に変えて、積層工程の後、置換工程の前に、積層される全ての半導体ウエハのうち、積層される他のメモリチップに命令信号及びタイミング信号を送出可能なマスターチップを構成する半導体ウエハを決定するマスターチップ決定工程を備えてもよい。

【0070】

また、上記実施形態において、他のウェハチップは、例えば、マスターチップである。マスターチップは、スレーブチップからタイミング及びアクセス先アドレスを取得せずに、自身の特定部６０及びタイミング制御部８０で生成されたアクセス先アドレス及びタイミングでアクセスを制御してもよい。

【符号の説明】

【0071】

１ 積層メモリ
２０ メモリ部
２１ 正規メモリブロック
２２ 予備メモリブロック
３０ アドレス格納部
４０ チップ識別情報格納部
５０ 比較部
５１ アドレス比較部
５２ チップ比較部
６０ 特定部
７０ 実行部
８０ タイミング制御部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】