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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-04-02
(45)【発行日】2025-04-10
(54)【発明の名称】フラッシュメモリ
(51)【国際特許分類】
H10B 43/30 20230101AFI20250403BHJP
H10D 30/69 20250101ALI20250403BHJP
【ＦＩ】
H10B43/30
H10D30/69
【請求項の数】
11
(21)【出願番号】P 2023021320
(22)【出願日】2023-02-15
(65)【公開番号】P2024115608
(43)【公開日】2024-08-27
【審査請求日】2023-02-15
【前置審査】
(73)【特許権者】
【識別番号】511062254
【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション
(74)【代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】白田 理一郎
【審査官】宮本 博司
(56)【参考文献】
【文献】特開２００７－１０３６４０（ＪＰ，Ａ）
【文献】特開２００９－０２６４５８（ＪＰ，Ａ）
【文献】特開２０１３－０６９３６４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／３０
Ｈ１０Ｄ ３０／６９
(57)【特許請求の範囲】
【請求項1】
ソース線とビット線との間に電気的に並列に接続された複数のメモリセルを含むメモリセルアレイを備えたＡＮＤ型のフラッシュメモリであって、基板内に列方向に形成された複数の細長い拡散領域と、
対向する拡散領域の間に形成された複数のゲートと、
行方向のビット線側選択トランジスタの各ゲートに接続された第１の選択線と、
行方向のソース線側選択トランジスタの各ゲートに接続された第２の選択線と、
行方向のメモリセルの各ゲートにそれぞれ接続された複数のワード線とを有し、
ビット線側選択トランジスタ、ソース線側選択トランジスタおよび複数のメモリセルの各々は、対向する前記拡散領域の間にチャンネル領域を有し、かつそれぞれ行方向に沿うチャンネル面積を有し、
前記拡散領域は、ビット線側選択トランジスタの拡散領域を当該ビット線側選択トランジスタに隣接するメモリセルの拡散領域から電気的に分離する第１の分離領域と、ソース線側選択トランジスタの拡散領域を当該ソース線側選択トランジスタに隣接するメモリセルの拡散領域から電気的に分離する第２の分離領域とを含み、前記第１および第２の分離領域は、他の拡散領域と異なる導電型を有する、フラッシュメモリ。
【請求項2】
ビット線側選択トランジスタとソース線側選択トランジスタの拡散領域は、複数のメモリセルの拡散領域から分離される、請求項１に記載のフラッシュメモリ。
【請求項3】
フラッシュメモリはさらに、前記拡散領域に沿うように前記基板上に形成された複数のビット線および複数のソース線を含み、ビット線は、コンタクトを介してビット線側選択トランジスタの拡散領域に電気的に接続され、ソース線は、コンタクトを介してソース線側選択トランジスタの拡散領域に電気的に接続される、請求項１に記載のフラッシュメモリ。
【請求項4】
前記拡散領域は、金属シリサイド領域を含む、請求項１に記載のフラッシュメモリ。
【請求項5】
一方の対向する拡散領域と、当該一方の対向する拡散領域に隣接する他方の対向する拡散領域との間には、素子分離領域が形成される、請求項１に記載のフラッシュメモリ。
【請求項6】
メモリセルは、ゲートと基板との間に、電荷蓄積層を含む少なくとも３層以上の積層絶縁体を含む、請求項１に記載のフラッシュメモリ。
【請求項7】
前記積層絶縁体は、メモリセル毎に分離される、請求項６に記載のフラッシュメモリ。
【請求項8】
選択メモリセルのゲートにプログラム電圧が印加されたとき、前記電荷蓄積層は、チャンネルからＦＮトンネリングされた電荷を蓄積する、請求項６に記載のフラッシュメモリ。
【請求項9】
ウエル領域に消去電圧が印加されたとき、前記電荷蓄積層は、蓄積した電荷をトンネリングによりチャンネルに放出する、請求項６に記載のフラッシュメモリ。
【請求項10】
フラッシュメモリはさらに、前記拡散領域に沿うように前記基板上に形成された複数のビット線を含み、ビット線は、コンタクトを介してビット線側選択トランジスタの拡散領域に電気的に接続され、ソース線はワード線と平行に配置され、コンタクトを介してソース線側選択トランジスタの拡散領域に電気的に接続される、請求項１に記載のフラッシュメモリ。
【請求項11】
メモリセルアレイは、行列方向に配置された複数のブロックを含み、前記ソース線は、行方向の複数のブロックに共通に接続される、請求項１０に記載のフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＡＮＤ型のメモリセルアレイ構造を有するフラッシュメモリに関する。
【背景技術】
【0002】
図１（Ａ）に従来のＮＯＲ型フラッシュメモリの等価回路を示す。同図に示すように、各メモリセルのソース／ドレインがビット線ＢＬとソース線ＳＬ（仮想接地）との間に接続され、ゲートがワード線ＷＬに接続され、個々のメモリセルの読出しやプログラムを行うことができる。プログラム動作では、例えば、選択メモリセルのビット線ＢＬに５Ｖ、ソース線ＳＬに０Ｖ、ワード線ＷＬに１２Ｖを印加し、非選択メモリセルのビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬに０Ｖを印加する。
【0003】
ＮＯＲ型フラッシュメモリでは、メモリセルのゲート長を１００ｎｍ未満にスケーリングすることができないため、メモリセルのスケーリングに制限がある。ゲート長をスケーリングできない理由の１つは、プログラミング中のパンチスルーの問題である。ビット線ＢＬに大きな電圧を印加するため、ゲート長をスケーリングに従って１００ｎｍより小さくすると、メモリセルのソース／ドレイン間でパンチスルーが生じ、ビット線ＢＬからソース線ＳＬへの電流の漏れを抑えることが難しくなる。また、ゲート長をスケーリングできない場合、読み出し動作時に読み出し電流を得るべくチャンネル幅もスケーリングすることができない。それ故、ＮＯＲ型フラッシュメモリのメモリセルサイズは、概ね限界にきている。
【0004】
図１（Ｂ）は、ＡＮＤ型フラッシュメモリの等価回路を示す図である（非特許文献１）。ＡＮＤ型フラッシュメモリでは、ローカルビット線ＬＢＬとローカルソース線ＬＳＬとの間に複数のメモリセルを並列に接続し、メモリセルの各ゲートがワード線ＷＬに接続される。ローカルビット線ＬＢＬは、ビット線側の選択トランジスタを介してビット線ＢＬに接続され、ローカルソース線ＬＳＬは、ソース線側の選択トランジスタを介してソース線ＳＬに接続される。メモリセルを選択するとき、選択制御線ＳＧ１によりビット線側の選択トランジスタがオンされ、選択制御線ＳＧ２によりソース線側の選択トランジスタがオンされる。
【0005】
プログラム動作では、例えば、選択メモリセルのローカルビット線ＬＢＬに４．５Ｖ、ローカルソース線ＬＳＬをフローティング、ワード線ＷＬに-９．５Ｖを印加し、非選択メモリセルのローカルビット線ＬＢＬに０Ｖ、ローカルソース線ＬＳＬをフローティング、ワード線に３Ｖを印加する。
【先行技術文献】
【非特許文献】
【0006】
【文献】“A Shallow-Trench-Isolation Flash Memory Technology with a Source-Bias Programming Method” Masataka Kato, Tetsuo Adachi, and Toshihiro Tanaka, 1996 IEDM, p177-180.
【発明の概要】
【発明が解決しようとする課題】
【0007】
上記した従来のＡＮＤ型フラッシュメモリでは、プログラム動作時、ローカルソース線ＬＳＬをフローティングとし、ドレインと浮遊ゲート間の電位差によりフローティングゲートＦＧからドレインへ電子を排除する。その際ゲート長を微細化するとソースとドレイン間のパンチスルーにより、ソース電位が上がりソースと浮遊ゲート間容量によりフローリングゲートＦＧの電位が上がってしまう。それによりフローティングゲートＦＧからドレイン経由でローカルビット線ＬＢＬへ電子を排除しにくくなる。そのため、セルサイズを微細化することが難しいという課題があった。
【0008】
本発明は、従来の課題を解決し、メモリセルサイズの微細化を図り、高集積化が可能なＡＮＤ型のフラッシュメモリを提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明のＡＮＤ型のフラッシュメモリは、ソース線とビット線との間に電気的に並列に接続された複数のメモリセルを含むメモリセルアレイを備えたものであって、基板内に列方向に形成された複数の細長い拡散領域と、対向する拡散領域の間に形成された複数のゲートと、行方向のビット線側選択トランジスタの各ゲートに接続された第１の選択線と、行方向のソース線側選択トランジスタの各ゲートに接続された第２の選択線と、行方向のメモリセルの各ゲートにそれぞれ接続された複数のワード線とを有し、ビット線側選択トランジスタ、ソース線側選択トランジスタおよび複数のメモリセルは、それぞれ行方向に沿うチャンネル面積を有する。
【0010】
ある態様では、ビット線側選択トランジスタとソース線側選択トランジスタの拡散領域は、複数のメモリセルの拡散領域から分離される。ある態様では、前記拡散領域は、ビット線側選択トランジスタの拡散領域を当該ビット線側選択トランジスタに隣接するメモリセルの拡散領域から電気的に分離する第１の分離領域と、ソース線側選択トランジスタの拡散領域を当該ソース線側選択トランジスタに隣接するメモリセルの拡散領域から電気的に分離する第２の分離領域とを含む。ある態様では、前記第１および第２の分離領域は、他の拡散領域と異なる導電型を有する。ある態様では、フラッシュメモリはさらに、前記拡散領域に沿うように前記基板上に形成された複数のビット線および複数のソース線を含み、ビット線は、コンタクトを介してビット線側選択トランジスタの拡散領域に電気的に接続され、ソース線は、コンタクトを介してソース線側選択トランジスタの拡散領域に電気的に接続される。ある態様では、前記拡散領域は、金属シリサイド領域を含む。ある態様では、一方の対向する拡散領域と、当該一方の対向する拡散領域に隣接する他方の対向する拡散領域との間には、素子分離領域が形成される。ある態様では、メモリセルは、ゲートと基板との間に、電荷蓄積層を含む少なくとも３層以上の積層絶縁体を含む。ある態様では、前記積層絶縁体は、メモリセル毎に分離される。ある態様では、選択メモリセルのゲートにプログラム電圧が印加されたとき、前記電荷蓄積層は、チャンネルからＦＮトンネリングされた電荷を蓄積する。ある態様では、ウエル領域に消去電圧が印加されたとき、前記電荷蓄積層は、蓄積した電荷をトンネリングによりチャンネルに放出する。
【発明の効果】
【0011】
本発明によれば、ＡＮＤ型のメモリセルアレイにおいて、ビット線側選択トランジスタ、ソース線側選択トランジスタおよび複数のメモリセルがそれぞれ行方向に沿うチャンネル面積を有するように構成したので、メモリセルアレイの設計を容易にし、かつメモリセルアレイの高集積化を図ることができる。また、金属シリサイド領域により拡散領域の抵抗を減少させることで、ビット線側選択トランジスタとソース線側選択トランジスタとの間に並列接続されるメモリセルの数を増加させることでき、メモリセルアレイの高集積化を図ることができる。さらに、メモリセルが電荷蓄積層を含む少なくとも３層以上の積層絶縁体を持つように構成したので、従来のＡＮＤ型フラッシュメモリと比較してメモリセルの微細化が可能となり、かつ製造工程の簡略化を図ることができる。
【図面の簡単な説明】
【0012】
【図2A】本発明の実施例に係るＡＮＤ型フラッシュメモリの基板の概略断面図である。
【図2B】本発明の実施例に係るＡＮＤ型フラッシュメモリのメモリセルアレイ部分の概略平面図である。
【図3】本発明の実施例に係るＡＮＤ型フラッシュメモリの製造工程を示す平面図であって、メモリセルアレイ部分の概略平面図である。
【図6】Ｎ型不純物拡散層を形成した後のメモリセルアレイ部分の概略平面図である。
【図8】マスク材Ｍ２を除去した後のメモリセルアレイ部の概略平面図である。
【図11】金属材料を基板全面に形成した後のメモリセルアレイ部分の概略平面図である。
【図13A】選択制御線ＳＧＤ／ＳＧＳと拡散領域との関係を模式的に示す概略平面図である。
【図15A】本実施例のＡＮＤ型フラッシュメモリの２つのブロックを含むメモリセルアレイの等価回路である。
【図15B】本実施例のＡＮＤ型フラッシュメモリの各部に印加される動作バイアスの設定例を示す表である。
【図16】本実施例のＡＮＤ型フラッシュメモリの読出し動作時の電流パスを示す図である。
【図17】本実施例のＡＮＤ型フラッシュメモリのメモリセルのしきい値分布を説明する図である。
【図18】本発明の実施例に係るＡＮＤ型フラッシュメモリの電気的な構成を示すブロック図である。
【図20】本発明の別の実施例に係るＡＮＤ型フラッシュメモリの２つのブロックを含むメモリセルアレイの等価回路である。
【図21】本発明の別の実施例に係るＡＮＤ型フラッシュメモリの各部に印加される動作バイアスの設定例を示す表である。
【発明を実施するための形態】
【0013】
本発明は、ＭＯＮＯＳタイプまたはＳＯＮＯＳタイプのＡＮＤ型のメモリセルアレイ構造を有するフラッシュメモリに関し、ＦＮトンネリングによりチャンネルからシリコン窒化膜（ＳｉＮ）に電荷をトラップさせ、あるいはシリコン窒化膜から電荷をチャンネルに放出させる構成を用いる。これにより、メモリセルのドレインからソースへのパンチスルーの問題を解消し、かつドレインからゲートへのオーバーラップ領域を最小限に抑え、メモリセルの微細化および製造工程の簡易化を図ることができる。
【0014】
本実施形態のＡＮＤ型フラッシュメモリは、次のような特徴を有する。ＡＮＤ型フラッシュメモリは、図１５Ａの等価回路に示すように、メモリセルアレイの両端にブロック動作用の２つの選択ゲート（ビット線側選択トランジスタとソース線側選択トランジスタ）を有する。
１．２つの選択ゲートは、メモリセルと同様に、選択制御線ＳＧＤ、ＳＧＳの行方向に沿ったチャンネル面積を持つ新しい構造を有する。
２．メモリセルアレイ内に形成される拡散領域を、選択ゲートに接続された拡散領域から分離するために、拡散領域を物理的に２つの部分に分割した新しい構造を有する。
３．拡散領域の抵抗を減らすために拡散領域をサリサイド化し、２つの選択ゲート間に並列接続されるメモリセル数を３２個以上に増やすことができ、セルサイズを縮小することができる。
１．２つの選択ゲートは、メモリセルと同様に、選択制御線ＳＧＤ、ＳＧＳの行方向に沿ったチャンネル面積を持つ新しい構造を有する。
２．メモリセルアレイ内に形成される拡散領域を、選択ゲートに接続された拡散領域から分離するために、拡散領域を物理的に２つの部分に分割した新しい構造を有する。
３．拡散領域の抵抗を減らすために拡散領域をサリサイド化し、２つの選択ゲート間に並列接続されるメモリセル数を３２個以上に増やすことができ、セルサイズを縮小することができる。
【実施例】
【0015】
次に、本発明の実施例について図面を参照して詳細に説明する。なお、図面は、必ずしも実際のデバイスのサイズを正確に示したものではなく、発明の理解を容易にするために誇張した部分を含むことに留意すべきである。
【0016】
本実施例のＡＮＤ型フラッシュメモリの等価回路は、図１（Ｂ）に示すＡＮＤ型フラッシュメモリと同じであるが、メモリセルアレイの構造、メモリセルの構造、読出し／プログラム／消去は従来と相違する。
【0017】
図２Ａは、本発明の実施例に係るＡＮＤ型フラッシュメモリのウエル構造を示す概略断面図である。本実施例のフラッシュメモリ１００は、Ｐ型のシリコン基板１０を含み、シリコン基板１０には、ｎウエル１２と、ｎウエル１２内にｐウエル１４とが形成される。ｐウエル１４は、メモリセルを形成するための領域を提供し、他のＰ型シリコン領域は、周辺回路を形成するための領域を形成する。なお、Ｎ型のシリコン基板を用いることも可能であり、その場合、２つのウエルの順序が逆になる。ｎウエル１２とｐウエル１４は電気的に接続されており、２つのウエル１２、１４には、消去中に高電圧が印加される。また、図１５Ｂのバイアステーブルに示すように、他の動作では２つのウエル１２、１４が接地され、Ｐ型シリコン基板１０は常に接地されたままである。
【0018】
図２Ｂは、本発明の実施例に係るＡＮＤ型フラッシュメモリのメモリセルアレイの一部の上面図である。メモリセルアレイを構成する基板上には、細長い複数のビット線ＢＬの各々と複数のソース線ＳＬの各々とが交互になるように列方向に配置され、その下方に、行方向に延在する細長い複数のワード線ＷＬ０、ＷＬ１、・・・、ＷＬｎ－１、選択制御線ＳＧＤ、ＳＧＳが形成される。複数のワード線ＷＬ０～ＷＬｎ－１は、選択制御線ＳＧＤと選択制御線ＳＧＳの間に配置される。
【0019】
ソース線ＳＬおよびビット線ＢＬは、例えば、金属層から構成され、ソース線ＳＬは、ソース線側の選択トランジスタの一方の拡散領域（または、金属シリサイド領域）に電気的に接続されるコンタクトＳＬ＿ＣＴを有し、ビット線ＢＬは、ビット線側の選択トランジスタの一方の拡散領域（または、金属シリサイド領域）に電気的に接続されるコンタクトＢＬ＿ＣＴを有する。図の例は、ソース線のコンタクトＳＬ＿ＣＴとビット線のコンタクトＢＬ＿ＣＴとを千鳥状に配置しているが、これに限らず、図１６のように配置させてもよい。
【0020】
選択制御線ＳＧＤ／ＳＧＳ、ワード線ＷＬは、例えば、導電性のポリシリコン層から構成される。行方向のソース線側選択トランジスタの各ゲートは、対応する選択制御線ＳＧＳに共通に接続され、ビット線側選択トランジスタの各ゲートは、対応する選択制御線ＳＧＤに共通に接続される。また、行方向のメモリセルの各ゲートは、対応するワード線ＷＬに共通に接続される。
【0021】
図２Ｂの破線で示す矩形状のエリアは、１つのメモリセルＭＣを示し、他の矩形状のエリアは、ソース線側選択トランジスタＳＥＬ＿ＳＬ、ビット線側選択トランジスタＳＥＬ＿ＢＬを示している。ソース線側選択トランジスタＳＥＬ＿ＳＬとビット線側選択トランジスタＳＥＬ＿ＢＬは、メモリセルＭＣと同様に行方向に沿うチャンネル面積、言い換えれば、行方向に沿うソース／ドレインを有する。
【0022】
次に、本実施例のＡＮＤ型フラッシュメモリの製造方法を参照しながら詳細を説明する。図３は、メモリセルアレイの一部の上面図である。同図には、基板上に形成された列方向の複数のゲート材２０と、ゲート材２０の側面に形成された側壁ＳＷとが示されている。また、空白部分は、基板内に形成されたトレンチ３０または素子分離領域６０である。
【0023】
図４は、図３のＡ－Ａ線断面図である。シリコン基板１０にｎウエル１２、ｐウエル１４を形成した後、シリコン基板表面にボロンなどのＰ型不純物を注入し、Ｐ型注入層４０を形成する。Ｐ型注入層４０は、メモリセルＭＣ、ビット線側選択トランジスタＳＥＬ＿ＢＬ、ソース線側選択トランジスタＳＥＬ＿ＳＬのしきい値Ｖｔの調整を可能にする。また、後述するように、Ｐ型注入層４０は、ビット線側選択トランジスタＳＥＬ＿ＢＬとソース線側選択トランジスタＳＥＬ＿ＳＬの拡散領域を、メモリセルＭＣの拡散領域から電気的に分離させる。
【0024】
次に、ゲート絶縁膜として、少なくとも３層以上の絶縁膜を積層した積層絶縁体５０をデポジットする。積層絶縁体５０は、絶縁膜によって挟まれた電荷蓄積層（例えば、ＳｉＮ)を含み、例えば、ＯＮＯ構造（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）から構成される。電荷蓄積層は、例えば、プログラム時にチャンネルからＦＮトンネリングされた電子を蓄積する。
【0025】
次いで、ポリシリコン等のゲート材２０とマスク材Ｍ１（例えば、レジスト、シリコン酸化膜、シリコン窒化膜など）を蒸着した後、図３に示すように、マスク材Ｍ１とゲート材２０と積層絶縁体５０とを縦縞状にパターニングする。このとき、Ｐ型注入層４０は、エッチングされずに残存する。
【0026】
次に、基板全面に側壁材をデポジットし、ゲート材２０とマスク材Ｍ１の側面に側壁材が残るように側壁材を異方性エッチングし、側壁ＳＷを形成する。次に、側壁ＳＷとマスク材Ｍ１とをマスクとして用い、シリコン基板表面をエッチングし、図４に示すように素子分離用の溝（トレンチ）３０を形成する。側壁ＳＷおよび積層絶縁体５０の直下には、Ｐ型注入層４０が残存する。次に、基板全面に層間絶縁膜（例えば、シリコン酸化膜など）６０をデポジットし、その後、層間絶縁膜６０を平坦化（例えば、ＣＭＰ）を行い、マスク材Ｍ１の頂部を露出させる。トレンチ３０に形成された層間絶縁膜６０は、素子分離領域となる。
【0027】
層間絶縁膜６０の平坦化後、図５に示すようにシリコン表面およびＰ型注入層４０が露出するまで、層間絶縁膜６０と側壁ＳＷをエッチングする。これにより、側壁ＳＷによって覆われていた領域、すなわちＰ型注入層４０の一部が露出される。次に、図５に示すように、基板全面にマスク材Ｍ２（例えば、レジスト、シリコン酸化膜、シリコン窒化膜など）をデポジットする。
【0028】
次に、図６に示すようにマスク材Ｍ２を部分的にエッチングし、矩形ＭＲの領域にマスク材Ｍ２を残す。図７は、マスク材Ｍ２をエッチングした後の図６のＡ－Ａ線断面である。マスク材Ｍ２のエッチング後に、マスク材Ｍ２をマスクに用いて高濃度のＮ型不純物（例えば、リンやヒ素）をイオン注入する。これにより、層間絶縁膜６０とマスク材Ｍ１、Ｍ２によって覆された領域を除くシリコン基板表面にＮ型の拡散領域７０を形成する。Ｎ型の拡散領域７０は、メモリセル、ビット線側選択トランジスタ、ソース線側選択トランジスタのソース／ドレインを提供する。
【0029】
マスク材Ｍ２によって覆われた領域は、Ｐ型注入層４０であるため、Ｎ型の拡散領域７０は、Ｐ型注入層４０によって物理的に分離される。つまり、マスク材Ｍ２は、ビット線側選択トランジスタおよびソース線側選択トランジスタのＮ型の拡散領域７０を、メモリセルのＮ型の拡散領域７０から分離するための領域を規定する。
【0030】
好ましい態様では、Ｎ型の拡散領域７０を形成した後、基板全面に高融点金属（例えば、コバルトやニッケルなど）をデポジットし、次いで熱処理を行い、Ｎ型の拡散領域７０の表面に金属シリサイド領域（例えば、ＣｏＳｉ２やＮｉＳｉ）を形成する。Ｎ型の拡散領域７０の表面をシリサイド化することでＮ型の拡散物領域７０の抵抗が低減される。その後、未反応の高融点金属をエッチングにより除去する。ここで留意すべきは、金属シリサイド領域を、シリコン基板表面に露出したＮ型の拡散領域７０に自己整合的に形成するサリサイドプロセスを用いていることである。
【0031】
Ｎ型の拡散領域７０に金属シリサイド領域を形成した後、マスク材Ｍ２を除去する。このときの上面図を図８に示す。マスク材Ｍ２によって覆われていた領域は、Ｐ型注入層４０であり、Ｎ型の拡散領域７０は、中間のＰ型注入層４０によって電気的に隔離される。図９は、図８のＡ－Ａ線断面図である。
【0032】
次に、図１０に示すように、基板全面に層間絶縁膜６２（例えば、シリコン酸化膜など）をデポジットし、ゲート材２０が露出するまで層間絶縁膜６２を平坦化する。次に、図１１に示すように、基板全面に金属材料８０をデポジットする。図１２は、図１１のＡ－Ａ線断面図である。金属材料８０は、ゲート材２０と電気的に接続される。
【0033】
次に、金属材料８０、ゲート材２０および積層絶縁体５０を同時にエッチングし、図１３に示すように、選択制御線ＳＧＤ／ＳＧＳ、ワード線ＷＬ０～ＷＬｎ－１、ビット線側選択トランジスタ、ソース線側選択トランジスタ、メモリセルを形成する。図１３（Ａ）は、メモリセルアレイ部の上面図であり、図１３（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）は、図１３（Ａ）のＢ－Ｂ線、Ｃ－Ｃ線、Ｄ－Ｄ線、Ａ－Ａ線断面図である。また、図１３Ａは、選択制御線ＳＧＤ／ＳＧＳおよびワード線ＷＬ０～ＷＬｎ－１が、Ｎ型の拡散領域７０およびＰ型注入層４０にオーバーラップするときの位置関係を模式的に示している。
【0034】
図１３（Ｅ）に示すように、パターニングされたゲート材２０がトランジスタのゲート、積層絶縁体５０がゲート絶縁膜、Ｎ型の拡散領域７０がソース／ドレイン、積層絶縁体５０の直下のシリコン領域がチャンネルとなる。また、パターニングされた金属材料８０が選択制御線ＳＧＤ／ＳＧＳ、ワード線ＷＬとなる。選択制御線ＳＧＤ／ＳＧＳは、ビット線側選択トランジスタとソース線側選択トランジスタのゲート材２０に電気的に接続され、選択制御線ＳＧＤと選択制御線ＳＧＳとの間に配置されたワード線ＷＬ０～ＷＬｎ－１がメモリセルのゲート材２０に電気的に接続される。
【0035】
図１３（Ｃ）には、Ｎ＋の拡散領域７０が示され、図１３（Ｄ）には、行方向のメモリセルを隔離する、列方向に延在する素子分離領域６０が示されている。図１３（Ｅ）には、行方向の２つのメモリセルが示されている。また、図１３Ａに示すうに、ビット線側選択トランジスタの一方のＮ型の拡散領域７０は、メモリセルの一方のＮ型の拡散領域７０からＰ型注入層４０によって分離され、ソース線側選択トランジスタの他方のＮ型の拡散領域７０は、メモリセルの他方のＮ型の拡散領域７０からＰ型注入層４０によって分離される。
【0036】
次に、複数のワード線間のそれぞれの空間、およびワード線と選択制御線ＳＧＤ／ＳＧＳとの間の空間を層間絶縁膜で充填し、次いで、図１４に示すように、メモリセルアレイの端部に、Ｎ型の拡散領域７０に電気的に接続されるソース線のコンタクトＳＬ＿ＣＴおよびビット線のコンタクトＣＴ＿ＢＬを有するソース線ＳＬおよびビット線ＢＬが形成される。こうして、図２Ｂに示すメモリセルアレイが形成される。
【0037】
本実施例のＡＮＤ型フラッシュメモリでは、従来のＡＮＤ型フラッシュメモリとは異なり、行方向に延在する選択制御線ＳＧＤ／ＳＧＳとワード線ＷＬの形成を同時に行うことができる。また、従来のように、電荷蓄積層にフローティングゲート（ＦＧ）を使用せず、電荷蓄積層として誘電体（ＳｉＮ：窒化ケイ素層）を使用するため、メモリセルを製造するための工程をより簡易にすることが可能である。
【0038】
また、ビット線側選択トランジスタおよびソース線側選択トランジスタを、メモリセルと同様に、対向するＮ型の拡散領域７０間に行方向（水平方向）に形成することで、トランジスタのレイアウト効率を改善し、メモリセルアレイの高集積化を図ることができる。さらに、Ｎ型の拡散領域７０にシリサイド領域を形成することで、Ｎ型の拡散領域７０の抵抗を低減させることができ、これにより、並列接続されるメモリセルの数を増加させることができる。さらに、電荷蓄積層を含む絶縁体層５０は、メモリセル間で分離されるため、１つのメモリセルから隣接するメモリセルへの電荷の拡散が回避され、データ保持が向上する。
【0039】
次に、本実施例のＡＮＤ型フラッシュメモリの等価回路および動作について説明する。本実施例のＡＮＤ型フラッシュメモリは、電荷蓄積層（例えばＳｉＮ）とチャンネルとの間の電子トンネリングを利用する独自のものである。図１５Ａは、２つのブロックを含むメモリセルアレイの等価回路を例示し、例えば、ブロックｉでは、ビット線側選択トランジスタとソース線側選択トランジスタとの間に、並列に接続されたｎ個のメモリセルが並列に接続され、ブロックｉの上端の選択トランジスタの各ゲートに選択制御線ＳＧＳが共通に接続され、下端の選択トランジスタの各ゲートに選択制御線ＳＧＤが共通に接続され、行方向のメモリセルの各ゲートにＷＬ０、ＷＬ１、・・・、ＷＬｎ－１が共通に接続される。
【0040】
１つのブロックは、セルアレイの消去の単位である。１つのＡＮＤ型アレイは、ゲートのセット（ＳＧＳ、ＳＧＤおよびＷＬ０～ＷＬｎ－１）と１セットのソース線ＳＬおよびビット線ＢＬで構成され、１つのブロックは、複数セットのソース線ＳＬとビット線ＢＬとを有する。
【0041】
メモリセルアレイの動作バイアスの設定を図１５Ｂの表に示す。読出し／書込み（プログラム）／消去の動作は、選択されたブロックにおいて実行される。「ＣＧ」は、ワード線ＷＬと同義であり、コトンロールゲートである。ここでは、選択ブロックのＣＧ１に接続されたメモリセルが選択されるものと仮定する。２次元ＮＡＮＤ型フラッシュメモリと同様に、読出しおよびプログラムはワード線単位（ページ単位）で行うことが可能であり、消去はブロック単位で行うことが可能である。図１５Ｂは、読出し時、プログラム時、消去時に、選択ブロックと非選択ブロックの各部に印加する電圧を示している。
【0042】
［読出し動作］
メモリセル当たりシングルビットの場合、選択メモリセルのＣＧ１に約４Ｖが印加され、ビット線ＢＬに約０．６Ｖ、ソース線ＳＬが読み出し用に接地される。非選択のメモリセルのＣＧには、－０．６～０Ｖが印加される。選択制御線ＳＧＳ／ＳＧＤには、選択トランジスタのしきい値Ｖｔよりも高い電圧が印加される。例えば、選択ブロックのＣＧ１に接続されたメモリセルのしきい値Ｖｔが、ＣＧ１に印加された電圧より低い場合、セル電流はビット線ＢＬからソース線ＳＬに流れる。他方、ＣＧ１に接続されたメモリセルのしきい値Ｖｔが、ＣＧ１に印加された電圧よりも高い場合、ビット線ＢＬからソース線ＳＬに電流は流れない。メモリセルのデータを正しく読み取るには、非選択メモリセルのしきい値Ｖｔが、非選択のメモリセルのＣＧバイアスよりも高くなければならない。
メモリセル当たりシングルビットの場合、選択メモリセルのＣＧ１に約４Ｖが印加され、ビット線ＢＬに約０．６Ｖ、ソース線ＳＬが読み出し用に接地される。非選択のメモリセルのＣＧには、－０．６～０Ｖが印加される。選択制御線ＳＧＳ／ＳＧＤには、選択トランジスタのしきい値Ｖｔよりも高い電圧が印加される。例えば、選択ブロックのＣＧ１に接続されたメモリセルのしきい値Ｖｔが、ＣＧ１に印加された電圧より低い場合、セル電流はビット線ＢＬからソース線ＳＬに流れる。他方、ＣＧ１に接続されたメモリセルのしきい値Ｖｔが、ＣＧ１に印加された電圧よりも高い場合、ビット線ＢＬからソース線ＳＬに電流は流れない。メモリセルのデータを正しく読み取るには、非選択メモリセルのしきい値Ｖｔが、非選択のメモリセルのＣＧバイアスよりも高くなければならない。
【0043】
図１６に、読出し動作時におけるビット線ＢＬからソース線ＳＬへの電流パスを例示する。ビット線側選択トランジスタのソースとドレインは、ソース線ＳＬとビット線ＢＬに沿ったＮ＋拡散領域７０によって形成され、チャンネルは、選択制御線ＳＧＤの下方のソースとドレインの間に形成される。読出しのために、ソース線側選択トランジスタおよびビット線側選択トランジスタのしきい値Ｖｔよりも高い電圧が選択制御線ＳＧＳ、ＳＧＤに印加され、ソース線側選択トランジスタおよびビット線側選択トランジスタがオンする。
【0044】
ビット線ＢＬに印加された電流は、コンタクトＢＬ＿ＣＴを介してビット線ＢＬに沿って形成されたＮ＋拡散領域７０を流れる。Ｎ＋拡散領域７０を流れる電流は、領域ＱにおいてＰ型注入層４０によって分離されるため、メモリセルのＮ＋拡散領域７０には流れない。次いで、Ｎ＋拡散領域７０を流れる電流は、オンしたビット線側選択トランジスタのチャネルを流れ(図１６の“１”)、次いで、ソースＳＬに沿って形成されたＮ＋拡散領域７０を通過する(図１６の“２”)。
【0045】
読出しのための選択メモリセルがワード線ＷＬ１にあり、かつ、ワード線ＷＬ１の電圧ＶＷＬ１がメモリセルのしきい値Ｖｔよりも高い場合、電流は、ワード線ＷＬ１の下のチャンネルを通過することができる（図１６の“３”）。もし、ワード線の電圧ＶＷＬ１がメモリセルのしきい値Ｖｔより低ければ、電流は流れない。
【0046】
ワード線ＷＬ１のチャンネルを流れた電流は、ビット線ＢＬに沿って形成されたＮ＋拡散領域７０を流れる（図１６の“４”）。最後に、電流は、オンしたソース線側選択トランジスタのチャンネルを通り（図１６の“５”）、Ｎ＋拡散領域７０およびコンタクトＳＬ＿ＣＴを介してソース線ＳＬに流れる経路となる。ここでも、領域Ｑにおける隣接する２つのＮ＋拡散領域７０の間の電流経路は、Ｐ型注入層４０のストッパーによって阻止される。
【0047】
他のメモリセル（ワード線ＷＬ０、ワード線２～ＷＬｎ－１）からのリーク経路を回避するため、これらのメモリセルのしきい値Ｖｔは、これらのワード線のバイアス（－０．６～０Ｖ）よりも高くなければならない。つまり、図１７に示されるように、メモリセルのしきい値ＶｔはＶunselectedより高く設定される必要が有る。尚、読み出しの際にソース線ＳＬを約０．２Ｖと正にすると基板バイアス効果によりメモリセルのしきい値が上がる。又それ故、図１７に示すように、“１”を記憶するメモリセル（消去状態のメモリセル）のしきい値分布と“０”を記憶するメモリセル（プログラム状態のメモリセル）のしきい値分布との間に、読出しのための選択ワード線に印加する電圧Ｖｒｅａｄが存在するようにしなければならない。図１５Ｂの表では、選択ワード線に印加する電圧Ｖｒｅａｄは、～４Ｖであり、非選択ワード線に印加する電圧Ｖunselected－WLは、－０．６から０Ｖである。但し、この値は一例であり、変更することが可能である。さらに、非選択ブロックのリーク電流を抑制するため、非選択ブロックの選択制御線ＳＧＳ／ＳＧＤは接地される。
【0048】
［プログラム動作］
プログラミングでは、選択されたＣＧ１に高電圧（例えば、８～１４Ｖ）が印加され、非選択のＣＧに中間電圧（例えば、５～７Ｖ）が印加される。「０」プログラミングの場合（電荷蓄積層に電子を注入する場合）、ビットＢＬには０Ｖが印加され、ソース線ＳＬにもビット線ＢＬと同じ電圧が印加される。「１」プログラミングの場合（電荷蓄積層に電子を注入しない、プログラム禁止の場合）、ビット線ＢＬには、正の電圧（例えば、～１．６Ｖ）が印加され、ソース線ＳＬにもビット線ＢＬと同じ電圧が印加される。
プログラミングでは、選択されたＣＧ１に高電圧（例えば、８～１４Ｖ）が印加され、非選択のＣＧに中間電圧（例えば、５～７Ｖ）が印加される。「０」プログラミングの場合（電荷蓄積層に電子を注入する場合）、ビットＢＬには０Ｖが印加され、ソース線ＳＬにもビット線ＢＬと同じ電圧が印加される。「１」プログラミングの場合（電荷蓄積層に電子を注入しない、プログラム禁止の場合）、ビット線ＢＬには、正の電圧（例えば、～１．６Ｖ）が印加され、ソース線ＳＬにもビット線ＢＬと同じ電圧が印加される。
【0049】
「０」プログラムでは、選択制御線ＳＧＤには、選択トランジスタのしきい値Ｖｔ（例えば、～１Ｖ）よりも高い電圧（～１．５Ｖ）が印加され、選択トランジスタをオンさせ、ビット線ＢＬをＮ＋拡散領域７０に電気的に接続する。選択制御線ＳＧＳにも選択トランジスタのしきい値Ｖｔ（例えば、～１Ｖ）よりも高い電圧（～１．５Ｖ）が印加される。これにより、選択メモリセルの電荷蓄積層には、チャンネルからトンネリングされた電子が注入され、電子が電荷蓄積層に蓄積される。非選択メモリセルのゲートには、チャンネルからのトンネリングには十分ではない中間電圧が印加されるため、「０」プログラムはされない。
【0050】
「１」プログラムでは、ビット線に正の電圧が印加されているため、選択制御線ＳＧＤに高い電圧が与えられても選択トランジスタがオフし、Ｎ＋拡散領域７０がフローティング状態になる。また、ソース線も正の電圧が印加されているため、選択トランジスタがオフとなる。それによりＣＧ１に高電圧が印加され、他のＣＧにＣＧ１と０Ｖの中間の電位が印可されると、拡散領域およびチャンネルの電位がカップリングによりセルフブーストされ、チャンネルと電荷蓄積層との間の電位差はトンネリングに十分な大きさにならない。このため、選択メモリセルや非選択メモリセルにプログラムは行われない。
【0051】
また、非選択ブロックの選択制御線ＳＧＳ、ＳＧＤには０Ｖが印加され、選択トランジスタをオフさせ、ソース線ＳＬ／ビット線ＢＬからメモリセルのＮ＋拡散領域７０が分離される。
【0052】
ある実施態様では、積層絶縁体５０は少なくとも３層の絶縁層を含む。１つ目は、シリコン表面に面した下部絶縁層（例えば、酸化物層）であり、２つ目は、データ識別のために電荷を蓄えているＳｉＮ層であり、３つ目は、ゲート／ワード線ＷＬに面した上部絶縁層（例えば、酸化物層）である。下部絶縁層の有効な酸化物の厚さは、上部絶縁層の有効酸化物の厚さよりも薄い。逆の場合も可能であるが、この場合、プログラミング時と消去時のＳｉＮ層への電荷の流れが異なる。下部絶縁層の実効酸化物の膜厚が薄い場合、プログラミングおよび消去中に電荷がシリコン表面とＳｉＮ層との間を流れる。他方、両者の絶縁層体の厚さが逆の場合、プログラミングおよび消去中に電荷がＳｉＮとゲート／ワード線ＷＬと間を流れる。
【0053】
ここでは、代表的な例として最初のケース（下部絶縁層の厚さが上部絶縁層の厚さよりも薄い）を説明する。ビット線ＢＬが接地されると、ＣＧ１に接続されたメモリセルセルは、「０」プログラムされる（チャンネルからＳｉＮ層への電子注入）。ビット線ＢＬとソース線に正の電圧（～１．６Ｖ）を印加すると、ソース線側とビット線側の２つのＮ＋拡散領域７０がビット線ＢＬとソース線ＳＬから分離される。このため、拡散領域７０とチャネルの領域の両方が、ＣＧ１および他のＣＧに高電圧と中間電圧を印加することによって自己ブーストされ、拡散領域７０とＣＧ１との電圧差が小さくなり、ＣＧ１に接続されたメモリセルでは、基板からＳｉＮ層への電子注入が生じない。
【0054】
［消去動作］
消去の場合、選択したブロックのメモリセルが同時に消去される。基板内に形成されたｎウエルとｐウエルの２つのウエルが電気的に接続され、消去中、ｐウエルに高電圧（例えば、８～１４Ｖ）が印加され、選択したブロック内の全てのＣＧが接地され、ビット線ＢＬとソース線ＳＬがフローティングにされる。そして、電子がＳｉＮ層からｐウエルにトンネルされるか、正孔がｐウエルからメモリセルのＳｉＮ層に注入され、電子と再結合される。これにより、メモリセルのしきい値Ｖｔが、読出し動作時に選択したＣＧに印加された読出し電圧よりも低下する。一方、選択されていないブロックでは、すべてのＣＧがフローティングである。ｐウエルに高電圧が印加されると、フローティングのＣＧが自己ブーストされ、選択されていないブロックでは消去が生じない。なお、消去は、ブロック単位で行うことが好ましいが、ワード線単位で行うことも可能である。
消去の場合、選択したブロックのメモリセルが同時に消去される。基板内に形成されたｎウエルとｐウエルの２つのウエルが電気的に接続され、消去中、ｐウエルに高電圧（例えば、８～１４Ｖ）が印加され、選択したブロック内の全てのＣＧが接地され、ビット線ＢＬとソース線ＳＬがフローティングにされる。そして、電子がＳｉＮ層からｐウエルにトンネルされるか、正孔がｐウエルからメモリセルのＳｉＮ層に注入され、電子と再結合される。これにより、メモリセルのしきい値Ｖｔが、読出し動作時に選択したＣＧに印加された読出し電圧よりも低下する。一方、選択されていないブロックでは、すべてのＣＧがフローティングである。ｐウエルに高電圧が印加されると、フローティングのＣＧが自己ブーストされ、選択されていないブロックでは消去が生じない。なお、消去は、ブロック単位で行うことが好ましいが、ワード線単位で行うことも可能である。
【0055】
図１８は、本実施例のＡＮＤ型フラッシュメモリの主要な電気的構成を示すブロック図である。同図に示すように、フラッシュメモリ１００は、ＡＮＤ型のメモリセルアレイ構造を有するメモリセルアレイ１１０、外部から入力されたアドレス等を保持するアドレスバッファ１２０、行アドレスに基づきワード線等を選択し、選択したワード線等を駆動する行選択・駆動回路１３０、列アドレスに基づきビット線やソース線等を選択する列選択回路１４０、外部のホスト装置等との間でデータやコマンド等の送受を行う入出力回路１５０、読出し動作時に選択メモリセルから読み出されたデータをセンスしたり、プログラム動作時に選択メモリセルに書込むためのバイアス電圧をビット線等に印加したり、消去動作時にＰウエル等に消去電圧等を印加する読み書き制御部１６０などを含んで構成される。各部は、アドレス、データ、制御信号等を送受可能な内部バス等によって接続され、また、ここには図示しないが、各種のバイアス電圧を生成するための電圧生成回路等が含まれている。
【0056】
行選択・駆動回路１３０は、行アドレスに基づきワード線ＷＬを選択し、選択ワード線ＷＬおよび非選択ワード線を動作に応じた電圧で駆動する。行選択・駆動回路１３０は、ワード線ＷＬ（ＣＧ）、選択制御線（ＳＧ）に図８Ｂに示すような電圧を印加する。列選択回路１４０は、列アドレスに基づきビット線ＢＬおよびソース線ＳＬを選択し、選択したビット線ＢＬおよびソース線ＳＬに動作に応じた電圧を印加し、あるいはフローティング状態にする。
【0057】
読み書き制御部１６０は、外部のホスト装置から受け取ったコマンドに応じて読出し、プログラム、消去などの動作を制御する。読み書き制御部１６０は、センスアンプや書込みアンプなどを含み、センスアンプは、読出し動作時に選択メモリセルに接続されたビット線ＢＬとソース線ＳＬに流れる電流や電圧をセンスし、書込みアンプは、読出し動作時に選択ビット線に読出し電圧を印加したり、プログラム動作時に選択ビット線や非選択ビット線に電圧を印加し、さらに消去動作時にビット線やソース線をフローティング状態にする。
【0058】
次に、本発明の別の実施例に係るＡＮＤ型フラッシュメモリについて説明する。先の実施例では、メモリセルアレイ上に形成されるビット線とソース線とがそれぞれ平行になるようにレイアウトしたが、本実施例では、ビット線とソース線とが互いに直交するようにレイアウトする。
【0059】
図１９（Ａ）は、本実施例に係るＡＮＤ型フラッシュメモリのメモリセルアレイの概略平面図、図１９（Ｂ）は、図１９（Ａ）のＡ－Ａ線断面図である。図示するように、共通ソース線ＳＬは、ワード線ＷＬおよび選択制御線ＳＧＳ／ＳＧＤとともに行方向に延在し、共通ソース線ＳＬと直交するようにビット線ＢＬが列方向に延在する。
【0060】
ある態様では、ワード線ＷＬおよび選択制御線ＳＧＳ／ＳＧＤが第１レベルの金属配線によって形成され、共通ソース線ＳＬが第１レベルよりも上層の第２レベルの金属配線によって形成される。これにより、共通ソース線ＳＬは、行方向の複数のブロックのソース線側選択トランジスタの拡散領域（または、金属シリサイド領域）にコンタクトＳＬ＿ＣＴを介して共通に接続される。
【0061】
ビット線ＢＬとソース線ＳＬを形成するまでのプロセス工程は、先の実施例と同一である。なお、共通ソース線ＳＬの上層にビット線ＢＬを形成したが、この関係は反対でもよく、ビット線ＢＬの上層に共通ソース線ＳＬを形成するようにしてもよい。
【0062】
図２０は、本実施例に係るＡＮＤ型フラッシュメモリの２つのブロックを含むメモリセルアレイの等価回路である。先の実施例の等価回路（図１５Ａ）と相違する点は、共通ソース線ＳＬが、ワード線ＷＬと平行に延在し、行方向の複数のブロックに共通に接続されることである。
【0063】
図２１は、本実施例に係るＡＮＤ型フラッシュメモリの各部に印加される動作バイアスの設定例を示す表である。先の実施例の動作バイアス（図１５Ｂ）と相違する点は、書込み時の選択制御線ＳＧＳと共通ソース線ＳＬの電位である。すなわち、選択制御線ＳＧＳを０Ｖにし、選択制御線ＳＧＳに繋がるソース線側選択トランジスタをオフにする。また、ソース線ＳＬの電位を０．５～１Ｖとし、これにより、「１」プログラム時にチャンネル部のセルフブーストされた電位がソース線ＳＬに抜けることを防止する。
【0064】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【0065】
１０：Ｐ型シリコン基板 １２：ｎウエル
１４：ｐウエル ２０：ゲート材
３０：素子分離領域 ４０：Ｐ型注入層
５０：積層絶縁体 ６０：層間絶縁膜（素子分離領域）
７０：Ｎ型の拡散領域 ８０：金属材料
１４：ｐウエル ２０：ゲート材
３０：素子分離領域 ４０：Ｐ型注入層
５０：積層絶縁体 ６０：層間絶縁膜（素子分離領域）
７０：Ｎ型の拡散領域 ８０：金属材料
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図13A】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】