特許 7663208 クロック発生回路、処理方法、およびプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2025-04-08

(45)【発行日】2025-04-16

(54)【発明の名称】クロック発生回路、処理方法、およびプログラム

(51)【国際特許分類】

   H04L 7/033 20060101AFI20250409BHJP

【ＦＩ】

H04L7/033 700

【請求項の数】 5

(21)【出願番号】P 2023217039

(22)【出願日】2023-12-22

【審査請求日】2023-12-22

(73)【特許権者】

【識別番号】000227205

【氏名又は名称】ＮＥＣプラットフォームズ株式会社

(74)【代理人】

【識別番号】100149548

【弁理士】

【氏名又は名称】松沼 泰史

(74)【代理人】

【識別番号】100181135

【弁理士】

【氏名又は名称】橋本 隆史

(72)【発明者】

【氏名】根立 貴章

【審査官】北村 智彦

(56)【参考文献】

【文献】特開２０１３－０４６２７１（ＪＰ，Ａ）

【文献】特開２０１４－１７１０３９（ＪＰ，Ａ）

【文献】特開２０１５－１９１２５５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ７／０３３

ＩＥＥＥ Ｘｐｌｏｒｅ

(57)【特許請求の範囲】

【請求項1】

第１クロックと、
前記第１クロックと逆相である第２クロックと
が入力されるクロック発生回路であって、
前記第１クロックおよび前記第２クロックに応じて動作する装置の初期化時に、
前記第１クロックおよび前記第２クロックを第１周波数とした場合に、
前記第１クロックと前記第２クロックとの位相差として、
クロックデータリカバリ回路により実現可能な位相の最小調整量のｊ倍の位相差に相当する第１位相差を検出し、
前記第１クロックおよび前記第２クロックを前記第１周波数のｋ分の１の周波数とした場合に、
前記第１クロックと前記第２クロックとの位相差として、
前記位相の最小調整量の（ｊ／ｋ）倍の位相差に相当する第２位相差を検出する
検出手段と、
前記第１位相差を検出したタイミングにおける、前記第１周波数での前記第１クロックと前記第２クロックとを入力差動信号とした場合の出力信号である第１電圧の大きさの信号と
前記第２位相差を検出したタイミングにおける前記第１周波数のｋ分の１の周波数での前記第１クロックと前記第２クロックとを入力差動信号とした場合の出力信号である第２電圧の大きさの信号と
を出力する
出力手段と、
前記第１電圧の大きさの信号と前記第２電圧の大きさの信号とを比較する
比較手段と、
前記比較手段による比較結果に基づいて、
前記第１位相差および前記第２位相差を調整する回路である補正回路に、
前記第１位相差および前記第２位相差を制御させる制御信号を送信する
送信手段と、
を備えるクロック発生回路。

【請求項2】

前記ｊは、２であり、
前記ｋは、２である、
請求項１に記載のクロック発生回路。

【請求項3】

第１クロックと、
前記第１クロックと逆相である第２クロックと
が入力されるクロック発生回路が実行する処理方法であって、
前記第１クロックおよび前記第２クロックに応じて動作する装置の初期化時に、
前記第１クロックおよび前記第２クロックを第１周波数とした場合に、
前記第１クロックと前記第２クロックとの位相差として、
クロックデータリカバリ回路により実現可能な位相の最小調整量のｊ倍の位相差に相当する第１位相差を検出する
ことと、
前記第１クロックおよび前記第２クロックを前記第１周波数のｋ分の１の周波数とした場合に、
前記第１クロックと前記第２クロックとの位相差として、
前記位相の最小調整量の（ｊ／ｋ）倍の位相差に相当する第２位相差を検出する
ことと、
前記第１位相差を検出したタイミングにおける前記第１周波数での前記第１クロックと前記第２クロックとを入力差動信号とした場合の出力信号である第１電圧の大きさの信号と
前記第２位相差を検出したタイミングにおける前記第１周波数のｋ分の１の周波数での前記第１クロックと前記第２クロックとを入力差動信号とした場合の出力信号である第２電圧の大きさの信号と
を出力する
ことと、
前記第１電圧の大きさの信号レベルと前記第２電圧の大きさの信号とを比較する
ことと、
比較結果に基づいて、
前記第１位相差および前記第２位相差を調整する回路である補正回路に、
前記第１位相差および前記第２位相差を制御させる制御信号を送信する
ことと、
を含む処理方法。

【請求項4】

前記ｊは、２であり、
前記ｋは、２である、
請求項３に記載の処理方法。

【請求項5】

クロック発生回路のコンピュータに、請求項３または４に記載の処理方法を実行させるプログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、クロック発生回路、処理方法、およびプログラムに関する。

【背景技術】

【0002】

デジタルのデータを処理する装置では、クロックを基準とするタイミングでデータ処理が行われることがある。特許文献１には、関連する技術として、クロックの位相を調整する回路に関する技術が開示されている。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１４－１１６６８０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、特許文献１に記載の技術に関連する回路では、適切な位相に調整されたクロックを生成することのできる技術が求められている。

【0005】

本開示の各態様は、上記の課題を解決することのできるクロック発生回路、処理方法、およびプログラムを提供することを目的としている。

【課題を解決するための手段】

【0006】

本開示の一態様によれば、クロック発生回路は、第１クロックと、前記第１クロックと逆相である第２クロックとが入力されるクロック発生回路であって、前記第１クロックおよび前記第２クロックに応じて動作する装置の初期化時に、前記第１クロックおよび前記第２クロックを第１周波数とした場合に、前記第１クロックと前記第２クロックとの位相差として、クロックデータリカバリ回路により実現可能な位相の最小調整量のｊ倍の位相差に相当する第１位相差を検出し、前記第１クロックおよび前記第２クロックを前記第１周波数のｋ分の１の周波数とした場合に、前記第１クロックと前記第２クロックとの位相差として、前記位相の最小調整量の（ｊ／ｋ）倍の位相差に相当する第２位相差を検出する検出手段と、前記第１位相差を検出したタイミングにおける、前記第１周波数での前記第１クロックと前記第２クロックとを入力差動信号とした場合の出力信号である第１電圧の大きさの信号と前記第２位相差を検出したタイミングにおける前記第１周波数のｋ分の１の周波数での前記第１クロックと前記第２クロックとを入力差動信号とした場合の出力信号である第２電圧の大きさの信号とを出力する出力手段と、前記第１電圧の大きさの信号と前記第２電圧の大きさの信号とを比較する比較手段と、前記比較手段による比較結果に基づいて、前記第１位相差および前記第２位相差を調整する回路である補正回路に、前記第１位相差および前記第２位相差を制御させる制御信号を送信する送信手段と、を備える。

【0007】

本開示の別の態様によれば、処理方法は、第１クロックと、前記第１クロックと逆相である第２クロックとが入力されるクロック発生回路が実行する処理方法であって、前記第１クロックおよび前記第２クロックに応じて動作する装置の初期化時に、前記第１クロックおよび前記第２クロックを第１周波数とした場合に、前記第１クロックと前記第２クロックとの位相差として、クロックデータリカバリ回路により実現可能な位相の最小調整量のｊ倍の位相差に相当する第１位相差を検出することと、前記第１クロックおよび前記第２クロックを前記第１周波数のｋ分の１の周波数とした場合に、前記第１クロックと前記第２クロックとの位相差として、前記位相の最小調整量の（ｊ／ｋ）倍の位相差に相当する第２位相差を検出することと、前記第１位相差を検出したタイミングにおける前記第１周波数での前記第１クロックと前記第２クロックとを入力差動信号とした場合の出力信号である第１電圧の大きさの信号と前記第２位相差を検出したタイミングにおける前記第１周波数のｋ分の１の周波数での前記第１クロックと前記第２クロックとを入力差動信号とした場合の出力信号である第２電圧の大きさの信号とを出力することと、前記第１電圧の大きさの信号レベルと前記第２電圧の大きさの信号とを比較することと、比較結果に基づいて、前記第１位相差および前記第２位相差を調整する回路である補正回路に、前記第１位相差および前記第２位相差を制御させる制御信号を送信することと、を含む。

【0008】

本開示の別の態様によれば、プログラムは、クロック発生回路のコンピュータに、上記の処理方法を実行させる。

【発明の効果】

【0009】

本開示の各態様によれば、適切な位相に調整されたクロックを生成することができる。

【図面の簡単な説明】

【0010】

【図1】本開示のいくつかの実施形態にかかる受信回路の構成の一例を示す図である。

【図2】本開示のいくつかの実施形態におけるクロックＩＮ０００、ＩＮ０９０、ＩＮ１８０、およびＩＮ２７０の一例を示す図である。

【図3】本開示のいくつかの実施形態における位相切替時の各調整コードの一例を示す図である。

【図4】本開示のいくつかの実施形態にかかる多相クロック発生回路の構成の一例を示す図である。

【図5】本開示のいくつかの実施形態にかかる４相／８相変換部が出力するクロックの位相関係のイメージの一例を示す図である。

【図6】本開示のいくつかの実施形態にかかるＰＩ回路の構成の一例を示す図である。

【図7】本開示のいくつかの実施形態にかかる８相出力切替部が出力するクロックの一例を示す図である。

【図8】本開示のいくつかの実施形態にかかる受信回路の処理フローの第１の例を示す図である。

【図9】本開示のいくつかの実施形態にかかる受信回路の処理フローの第２の例を示す図である。

【図10】本開示のいくつかの実施形態にかかる８相出力切替部により生成されたクロックの一例を示す図である。

【図11】本開示のいくつかの実施形態にかかるＰＩ回路により補間して重ね書きした波形の一部を示す図である。

【図12】本開示のいくつかの実施形態におけるクロックの補正を説明するための第１の図である。

【図13】本開示のいくつかの実施形態におけるクロックの補正を説明するための第２の図である。

【図14】本開示のいくつかの実施形態にかかる４相／８相変換部の構成の一例を示す図である。

【図15】本開示のいくつかの実施形態にかかるクロック発生回路の構成の一例を示す図である。

【図16】本開示のいくつかの実施形態にかかるクロック発生回路の処理フローの一例を示す図である。

【図17】少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。

【発明を実施するための形態】

【0011】

以下、図面を参照しながら実施形態について詳しく説明する。
＜実施形態＞
（受信回路の構成）
本開示の一実施形態による図１の受信回路１について図面を参照して説明する。受信回路１において、後述する多相クロック発生回路２０は、クロックの速度を低速時（例えば、通常クロックの２分の１の速度で動作）に切り替えられた場合に発生するクロックデータリカバリ（ＣＤＲ）回路による遅延調整の１ＳＴＥＰの遅延量のずれ幅（ばらつき幅）を、受信回路１の電源投入後に実施される受信回路１（クロックに応じて動作する装置の一例）の初期化時に検出し、補正する。

【0012】

図１は、本開示のいくつかの実施形態にかかる受信回路１の構成の一例を示す図である。受信回路１は、図１に示すように、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）１０、多相クロック発生回路２０、サンプリングラッチ３０、Ｄｅｍｕｘ４０、および位相検出回路５０を備える。なお、受信回路１では、多相クロック発生回路２０および位相検出回路５０により、クロックデータリカバリ（ＣＤＲ）回路が構成される。

【0013】

ＰＬＬ１０は、入力差動クロックＩＮ０００／ＩＮ１８０、およびＩＮ０９０／ＩＮ２７０を出力する。クロックＩＮ１８０は、クロックＩＮ０００に対して１８０°つまり位相反転したクロックである。クロックＩＮ０００とクロックＩＮ１８０とで差動クロックのペアである入力差動クロックＩＮ０００／ＩＮ１８０を示す。クロックＩＮ０９０は、クロックＩＮ０００の立ち上がりに対して９０°位相が遅れた波形である。クロックＩＮ２７０は、クロックＩＮ０９０に対して１８０°つまり位相反転したクロックである。クロックＩＮ０９０とクロックＩＮ２７０とで差動クロックのペアである入力差動クロックＩＮ０９０／ＩＮ２７０を示す。図２は、本開示のいくつかの実施形態におけるクロックＩＮ０００、ＩＮ０９０、ＩＮ１８０、およびＩＮ２７０の一例を示す図である。クロックＩＮ０００、ＩＮ０９０、ＩＮ１８０、およびＩＮ２７０は、図２に示すように、クロックＩＮ０００を基準に、クロックＩＮ０９０、ＩＮ１８０、ＩＮ２７０の順に、９０°、１８０°、２７０°位相が遅れた波形となる。

【0014】

サンプリングラッチ３０、Ｄｅｍｕｘ４０、および位相検出回路５０により、クロックデータリカバリの機能であるデータとクロックの位相関係を検出する。この位相検出による結果でサンプリングクロックの位相を遅らせるのか、進ませるのかが位相検出回路５０で決定される。図３は、本開示のいくつかの実施形態における位相切替時の各調整コードの一例を示す図である。位相検出回路５０は、クロックの位相を遅らせる場合には、例えば、図３に示す制御コード対応表でステップをプラス方向（表の下方向）に制御し、遅らせる場合には、例えば、図３に示す制御コード対応表でステップをマイナス方向（表の上方向）に制御する。その結果、位相検出回路５０は、図１の８相クロック出力（図３の出力）がデータに対して１ステッププラスに遅延させるか、１ステップマイナスに遅延させるかを制御することになる。なお、ＰＬＬ１０は、クロック発生源である。

【0015】

図４は、本開示のいくつかの実施形態にかかる多相クロック発生回路２０の構成の一例を示す図である。多相クロック発生回路２０は、図４に示すように、入力パス切替部２０１、４相／８相変換部２０２、８相出力切替部２０３、制御切替部２０４、および位相差検出部２０５を備える。

【0016】

入力パス切替部２０１は、位相差検出を実施（有効に）する際に入力するクロック信号のパスを切り替える。入力パス切替部２０１は、通常、入力パス切替信号によりＬｏｗ（論理０）側を選択する。また、入力パス切替部２０１は、クロック位相差検出を実施する場合、入力パス切替信号をＨｉｇｈ（論理１）側に切り替える。

【0017】

４相／８相変換部２０２は、図４に示すように、バッファ２０２ａ、２０２ｂを備える。４相／８相変換部２０２は、前段の入力パス切替部２０１の出力である４相クロックを入力クロックとして受ける。

【0018】

バッファ２０２ａは、例えば、ＣＭＬ（Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇｉｃ）バッファである。バッファ２０２ａは、４相から８相を生成するため、入力差動クロックＩＮ０００／ＩＮ１８０、入力差動クロックＩＮ０９０／ＩＮ２７０のそれぞれを４５°遅延させる。この遅延量は、バッファ２０２ａごとの製造ばらつきにより変動する。その結果、クロックデータリカバリ（ＣＤＲ）回路としては、このバッファ２０２ａごとのばらつきによるクロックジッタの影響を受けやすい回路となり、複数の周波数（伝送速度）に対応したクロックデータリカバリ（ＣＤＲ）回路を構成するためには、それぞれで最適化をする必要がある。バッファ２０２ｂは、バッファ２０２ａが出力した差動信号を受け、所望の差動信号を８相出力切替部２０３に出力する。

【0019】

図５は、本開示のいくつかの実施形態にかかる４相／８相変換部２０２が出力するクロックの位相関係のイメージの一例を示す図である。入力差動クロックＩＮ０００対応するクロックをクロックｃｌｋ０００ｉ、入力差動クロックＩＮ０９０対応するクロックをクロックｃｌｋ０９０ｉ、入力差動クロックＩＮ１８０対応するクロックをクロックｃｌｋ１８０ｉ、入力差動クロックＩＮ２７０対応するクロックをクロックｃｌｋ２７０ｉとすると、４相／８相変換部２０２は、図５に示すように、クロックｃｌｋ０００ｉ、ｃｌｋ０４５ｉ、ｃｌｋ０９０ｉ、ｃｌｋ１３５ｉ、ｃｌｋ１８０ｉ、ｃｌｋ２２５ｉ、ｃｌｋ２７０ｉ、およびｃｌｋ３１５ｉの８相のクロックを出力する。なお、図５に示すように、クロックｃｌｋ０００ｉを基準に、クロックｃｌｋ０４５ｉ、ｃｌｋ０９０ｉ、ｃｌｋ１３５ｉ、ｃｌｋ１８０ｉ、ｃｌｋ２２５ｉ、ｃｌｋ２７０ｉ、ｃｌｋ３１５ｉの順に、４５°、９０°、１３５°、１８０°、２２５°、２７０°、３１５°位相が遅れた波形となる。

【0020】

なお、図４に示す出力特性制御信号により、バッファ２０２ａ、２０２ｂのスルーレート（Ｓｌｅｗ Ｒａｔｅ）の制御が可能となる。

【0021】

図６は、本開示のいくつかの実施形態にかかるＰＩ回路２０３ｂの構成の一例を示す図である。ＰＩ回路２０３ｂは、第１～第４のＭＯＳトランジスタＭ１～Ｍ４、第１、第２の抵抗Ｒ１、Ｒ２、第１、第２の電流源Ｉａ、Ｉｂを備える。第１と第３のＭＯＳトランジスタＭ１、Ｍ３は、互いのソースが共通に接続されて、抵抗Ｒ１を介して電源電位ＶＤＤに接続される。第２と第４のＭＯＳトランジスタＭ２、Ｍ４は、互いのソースが共通に接続されて、抵抗Ｒ２を介して電源電位ＶＤＤに接続される。第１と第２のＭＯＳトランジスタＭ１、Ｍ２は、互いのドレインが共通に接続されて、電流源Ｉａに接続される。第３と第４のＭＯＳトランジスタＭ３、Ｍ４は、互いのドレインが共通に接続されて、電流源Ｉｂに接続される。

【0022】

また、第１のＭＯＳトランジスタＭ１のゲートは入力端子Ａに接続される。第２のＭＯＳトランジスタＭ２のゲートは入力端子ＡＢに接続される。第３のＭＯＳトランジスタＭ３のゲートは入力端子Ｂに接続される。第４のＭＯＳトランジスタＭ４のゲートは入力端子ＢＢに接続される。また、電流源Ｉａには制御端子を通じて制御ビットＳＢが印可され、電流源Ｉｂには制御端子を通じて制御ビットＳＡが印可される。そして、第２と第４のＭＯＳトランジスタＭ２、Ｍ４の共通接続されたソースと抵抗Ｒ２との間に出力端子ＯＵＴが接続され、第１と第３のＭＯＳトランジスタＭ１、Ｍ３の共通接続されたソースと抵抗Ｒ１との間に出力端子ＯＵＴＢが接続される。

【0023】

８相出力切替部２０３は、前段部２０３ａ、および後段部２０３ｂ（すなわち、上述のＰＩ回路２０３ｂ）を備える。８相出力切替部２０３は、４相／８相変換部２０２の出力を入力クロックとする。

【0024】

前段部２０３ａは、ＳＥＬＣ［７：０］の制御信号の１と０とを切り替えることによりクロックのパスを切り替える。後段部２０３ｂは、ＳＥＬＰ１［１５：０］、ＳＥＬＰ２［１５：０］の１と０との制御を切り替えることにより、１ＳＴＥＰ刻みのサンプリングクロックを出力する。図７は、本開示のいくつかの実施形態にかかる８相出力切替部２０３が出力するクロックの一例を示す図であり、代表の８クロックのうちの３つのクロックを示している。図７の（ａ）の部分は、入力クロックを示している。図７の（ｃ）の部分は、出力クロックを示している。図７の（ｂ）の部分は、制御信号が１コード変化する度にクロックの位相が１ＳＴＥＰ変化する様子を示している。出力クロックは、８クロックだけであるため、各クロックの位相は４５°に保たれる。よって、図７の（ｃ）の部分に示す出力クロックの制御コードが１ＳＴＥＰプラスに遅延させる制御コードである場合、８相クロック全体が１ＳＴＥＰ遅延することになる。

【0025】

制御切替部２０４は、ＣＤＲ回路の位相検出回路５０からの位相切替信号により、２つのグループの位相制御信号を切り替える。１つ目のグループの位相制御信号は、位相制御信号（Ａｕｔｏ）である。位相制御信号（Ａｕｔｏ）は、ＳＥＬＣ＊、ＳＥＬＰ＊である。通常動作時は、制御切替部２０４の位相制御信号をＬｏｗ（論理０）に設定（固定）する。これにより、位相制御信号（Ａｕｔｏ）が伝播する８相出力切替部２０３へのパスが選択される。

【0026】

２つ目のグループの位相制御信号は、位相制御信号（Ｍａｎｕａｌ）である。制御切替部２０４は、制御切替信号をＨｉｇｈ（論理１）にする。これにより、位相制御信号（Ｍａｎｕａｌ）が伝播する８相出力切替部２０３へのパスが選択される。

【0027】

位相差検出部２０５は、８相出力切替部２０３が出力するＯＵＴ０４５とＯＵＴ１３５のクロックを入力として入力の差分の遅延量を検出する。そして、位相差検出部２０５は、出力として位相差を電圧のレベルを出力する。例えば、位相差検出部２０５の内部の回路は、一般的なＰＬＬなどに使用される位相検出回路である。

【0028】

なお、本開示の一実施形態による受信回路１が行う処理は、上述の処理に限定されない。例えば、受信回路１は、以下で説明する処理を行うものであってもよい。

【0029】

（受信回路が行う処理）
次に、本開示の一実施形態による受信回路１が行う処理について説明する。図８は、本開示のいくつかの実施形態にかかる受信回路１の処理フローの第１の例を示す図である。図９は、本開示のいくつかの実施形態にかかる受信回路１の処理フローの第２の例を示す図である。まず、図８を参照して、通常動作時の多相クロック発生回路２０全体の動作について説明する。

【0030】

なお、通常動作時の多相クロック発生回路２０全体の動作前に、次に示すような設定が行われているものとする。

【0031】

通常動作時は、入力パス切替信号はＬｏｗ（論理０）が選択される。これにより、入力パス切替部２０１がＩＮ０９０／ＩＮ２７０を次段の４相／８相変換部２０２に出力するように設定がされているものとする。また、通常動作では、制御切替信号としてＬｏｗ（０）が選択される。これにより、位相検出回路５０が出力する位相制御信号（Ａｕｔｏ）が選択されるように設定がされているものとする。また、４相／８相変換部２０２が、ＣＭＬバッファの遅延を利用して、４相のクロックについて０°～９０°の間の位相を調整するように設定がされているものとする。

【0032】

入力パス切替部２０１は、ＰＬＬ１０が出力する位相ずれの関係にある図２に示すＩＮ０００、ＩＮ１８０、ＩＮ０９０、ＩＮ２７０の４相のクロックを受ける（ステップＳ１）。設定に従い、入力パス切替部２０１は、ＩＮ０９０／ＩＮ２７０を次段の４相／８相変換部２０２に出力する（ステップＳ２）。

【0033】

設定に従い、４相／８相変換部２０２は、ＣＭＬバッファの遅延を利用して、４相のクロックについて０°～９０°の間の位相を調整する（ステップＳ３）。例えば、４相／８相変換部２０２は、図５に示すように、各クロック間で４５°の位相がずれた８相のクロックを生成する。そして、４相／８相変換部２０２は、生成した８相のクロックを次段の８相出力切替部２０３に出力する。

【0034】

８相出力切替部２０３は、４相／８相変換部２０２が出力する図５に示す８相のクロックによりデータをサンプリングする（ステップＳ４）。８相出力切替部２０３は、ＳＥＬＣ［７：０］、ＳＥＬＰ１［１５：０］、ＳＥＬＰ２［１５：０］による制御の下、８相のクロックの位相を最適化する（ステップＳ５）。

【0035】

設定に従い、位相検出回路５０が出力する位相制御信号（Ａｕｔｏ）が選択される。具体的には、例えば、８相出力切替部２０３の制御コードは、図３に示す制御コードである。８相出力切替部２０３は、図３に示すコードに従い、ＳＥＬＣ［７：０］、ＳＥＬＰ１［１５：０］、ＳＥＬＰ２［１５：０］に応じて最適なクロックを生成する。

【0036】

図７の（ｃ）の部分に、出力クロックＯＵＴ００、ＯＵＴ０４５、ＯＵＴ０９０の例が示されている。なお、図７の（ｃ）の部分に示す出力クロックＯＵＴ００、ＯＵＴ０４５、ＯＵＴ０９０は、内部の制御コードとしてそれぞれＳＥＬＣ［７：０］＝００００００１１、ＳＥＬＰ１［１５：０］＝ＳＥＬＰ２［１５：０］＝００００００００１１１１１１１１が選択された場合の例である。

【0037】

なお、この場合の８相出力切替部２０３の入力クロックの一部は、図７の（ａ）の部分に示すクロックｃｌｋ０００ｉ、ｃｌｋ０４５ｉ、ｃｌｋ０９０ｉである。また、図７の（ｂ）の部分に示す波形が、ＳＥＬＰ＊［１５：０］の１６段階を２ＳＴＥＰ毎に切り替えた場合に、ＰＩ回路２０３ｂが波形を補間した合成波形のイメージ図である。つまり、図７の（ｂ）の部分に示す波形は、１ＳＴＥＰ飛ばしで表示した場合の波形であり、１６の波形のうち８の波形のみが表示され、さらに、ＰＩ回路２０３ｂが補間した８の波形が表示される。より具体的には、ＰＩ回路２０３ｂが図７の（ａ）の部分に示すクロックｃｌｋ０００ｉとｃｌｋ０４５ｉの１６ＳＴＥＰ分の波形を補間し、クロックｃｌｋ０４５ｉとｃｌｋ０９０ｉの１６ＳＴＥＰ分の波形を補間し、クロックｃｌｋ０９０ｉと次のクロックｃｌｋ１３５ｉに補間した波形を重ね書きしたものが図７の（ｂ）の部分に示す波形である。さらに図７の（ｃ）の部分に示す波形は、８相出力切替部２０３から出力された最適なクロックのイメージ図である。ただし、図７の（ｃ）の部分に示す波形では、ＯＵＴ１３５以降の波形を省略している。

【0038】

図１０は、本開示のいくつかの実施形態にかかる８相出力切替部２０３により生成されたクロックの一例を示す図である。結果として、８相出力切替部２０３は、図１０に示すように、データの変化点のエッジとデータの中心に最適に調整されたクロックを生成する。そして、このように８相出力切替部２０３が生成したクロックは、サンプリングラッチのクロックとして使用される。

【0039】

ここで、図７の（ｂ）の部分に示したＰＩ回路２０３ｂにより補間して重ね書きした波形の詳細について考える。図１１は、本開示のいくつかの実施形態にかかるＰＩ回路２０３ｂにより補間して重ね書きした波形の一部を示す図である。図７の（ｂ）の部分に示したＰＩ回路２０３ｂにより補間して重ね書きした波形は、図１１に示すように、１ＳＴＥＰの間隔で中心付近の遅延量が大きく、不均一な遅延量になる場合がある。これは、ＰＩ回路２０３ｂによるそれぞれの位相補間が、４５°の位相差の波形で合成した位相補間であり、１ＳＴＥＰの位相差の最大は、ＳＥＬＰ＊［１５：０］により中間を選択した波形によるためである。つまり、１ＳＴＥＰは、各クロック間の補正により作っており、４５°の位相を１６分割しているが、０－１５の各ＳＴＥＰの位相差を同一の遅延差とすることは困難である場合がある。なお、１ＳＴＥＰの間隔で中心付近の遅延量が大きく、不均一な遅延量になる傾向は、クロックの波形の立ち上がりが早いほど、また、クロックの周波数が遅いほど顕著になる。結果として、サンプリングクロックの最適ポイントが変動し、クロックジッタになり、受信回路１の性能（例えば、伝送エラーレートの悪化（伝送エラー））に影響する場合がある。そのため、ＰＩ回路２０３ｂは、極力均一なＳＴＥＰになるようにクロックを補正する（すなわち、クロックの位相を補間する）ことが望ましい。

【0040】

次に、図９に示す本開示のいくつかの実施形態にかかる受信回路１の処理フローの第２の例について説明する。ＰＩ回路２０３ｂが極力均一なＳＴＥＰになるようにクロックを補正する方法の例としては、次に示す方法が挙げられる。多相クロック発生回路２０において、入力パス切替部２０１の入力パス切替信号をＨｉｇｈ（論理１）にすることにより、ＩＮ０００、ＩＮ１８０のクロックのみを使用する（ステップＳ１１）。また、制御切替部２０４は、ＳＥＬＣ［７：０］、ＳＥＬＰ１［１５：０］、ＳＥＬＰ２［１５：０］が自由に切り替えられるように制御切替信号をＨｉｇｈ（論理１）にすることにより、位相検出回路５０の制御コードをフィードバックから切り離す（ステップＳ１２）。図１２は、本開示のいくつかの実施形態におけるクロックの補正を説明するための第１の図である。図１３は、本開示のいくつかの実施形態におけるクロックの補正を説明するための第２の図である。ここでは、ｊＳＴＥＰ（または任意のＳＴＥＰ位置、ＳＴＥＰ数）（例えば、１ＳＴＥＰ）の位相を検出してクロックを補正する方法について説明する。

【0041】

図１２の（ａ）の部分に示す図は、位相検出回路５０のフィードバックから切り離した状態を示す図である。なお、制御コードＳＥＬＣ［７：０］＝００００００１１であるものとする。位相差検出部２０５は、位相検出を実施する場合、入力パス切替部２０１を”１”に切り替える。そのため、ＳＥＬＰ１ ［１５：０］とＳＥＬＰ２［１５：０］が同一の値の場合には、８相出力切替部２０３は、クロックＯＵＴ０４５ＡとクロックＯＵＴ０４５Ｂ、クロックＯＵＴ２２５ＡとクロックＯＵＴ２２５Ｂに同一の位相のクロックを出力する。８相出力切替部２０３は、ＳＥＬＰ１を固定したままＳＥＬＰ２を変更すると位相差が発生したクロックを出力する。例えば、制御コードＳＬＥＰ１［０００００００００１１１１１１１］、ＳＥＬＰ２［０００００００１１１１１１１１１］を選択した場合、位相差検出部２０５は、図１２の（ａ）の部分に示すクロックＯＵＴ０４５ＡとＯＵＴ０４５Ｂとに、図１２の（ｂ）の部分に示すｊＳＴＥＰ分（例えば、２ＳＴＥＰ分）の位相差ΔＴを検出した電圧レベルを出力する（ステップＳ１３）。

【0042】

次に、ＰＬＬ１０のクロックの周波数をｋ分の１（例えば、２分の１）にし、更にＳＥＬＰ２［１５：０］のみをＳＥＬＰ２［００００００００１１１１１１１１］を選択することにより、位相差検出部２０５は、図１３の（ａ）の部分に示すクロックＯＵＴ０４５Ａ’とＯＵＴ０４５Ｂ’とに、（ｊ／ｋ）ＳＴＥＰ分（例えば、１ＳＴＥＰ分）の位相差ΔＴ’を検出した電圧レベルを出力する（ステップＳ１４）。クロックの周波数（速度）をｋ分の１（例えば、２分の１）、ＳＬＥＰ２［１５：０］のＳＴＥＰを（ｊ／ｋ）ＳＴＥＰ分（例えば、１ＳＴＥＰ分）としたため、ΔＴ＝ΔＴ’となり、理想的にはレベル出力が一致する（実際には近い値になる）。クロックの周波数が遅い場合は、遅延量のばらつきが顕著となる。そのため、位相差検出部２０５は、位相差ΔＴ’がＳＴＥＰのばらつきが小さい位相差ΔＴとなるように、ＰＬＬ１０のクロックを通常クロックにした場合の（ｊ／ｋ）ＳＴＥＰ分（例えば、２ＳＴＥＰ分）の位相差ΔＴの出力レベルを基準とし、クロックの周波数をｋ分の１（例えば、２分の１）にした場合の（ｊ／ｋ）ＳＴＥＰ（例えば、１ＳＴＥＰ）の位相差ΔＴ’の電圧レベルと比較しながら、図４に示す出力特性制御信号にフィードバックする。位相差検出部２０５によるこの処理により、（ｊ／ｋ）ＳＴＥＰ分（例えば、１ＳＴＥＰ分）の位相差を最適に調整することが可能となる（すなわち、（ｊ／ｋ）ＳＴＥＰ（例えば、１ＳＴＥＰ）ごとの遅延量が同一遅延となり、位相差のばらつきが揃うことにより、遅延量を積算したときの直線性が改善される）（ステップＳ１５）。図３に示す出力特性信号は、バッファ２０２ａ、２０２ｂのＣＭＬバッファの出力信号の立ち上がり／立ち下がりの制御を示している。位相差検出部２０５は、出力特性信号により、バッファ２０２ａ、２０２ｂのＣＭＬバッファの出力信号をなまらせる制御を行うことで、８相出力切替部２０３の入力波形を変更する。なお、遅延量のばらつきとは、位相補間で作られる設計上の（ｊ／ｋ）ＳＴＥＰ（例えば、１ＳＴＥＰ）の遅延と実際の（ｊ／ｋ）ＳＴＥＰ（例えば、１ＳＴＥＰ）の遅延との差のことである。

【0043】

図１４は、本開示のいくつかの実施形態にかかる４相／８相変換部２０２の構成の一例を示す図である。図１４に示す４相／８相変換部２０２は、０°～４５°の位相補間がスルーレートだけでは調整できない場合の４相／８相変換部の構成を示している。図１４に示す４相／８相変換部２０２は、スルーレートを制御するだけではなく、４５°の位相切替も周波数毎に変更することで、位相補間についてより広範囲な精度の高い調整を可能にする。

【0044】

以上、本開示の一実施形態にかかる受信回路１について説明した。受信回路１の多相クロック発生回路２０（クロック発生回路の一例）において、位相差検出部２０５（検出手段の一例）は、受信回路１（クロックに応じて動作する装置の一例）の初期化時に、通常周波数でｊステップ分の第１位相差と、前記通常周波数のｋ分の１の周波数で（ｊ／ｋ）ステップ分の第２位相差とを検出する（例えば、ｊ、ｋのそれぞれは２であり、通常周波数で２ステップ分の第１位相差と、前記通常周波数の２分の１の周波数で１ステップ分の第２位相差とを検出する）。位相差検出部２０５（変換手段の一例、比較手段の一例、送信手段の一例）は、前記第１位相差と前記第２位相差のそれぞれをアナログの電圧値に変換し、変換後の２つの電圧値を比較して誤差が最小となる値で出力特性制御信号を４相／８相変換部２０２（補正回路の一例）に送信する。

【0045】

ここで、ＰＩ（Ｐｈａｓｅ Ｉｎｔｅｒｐｏｌａｔｏｒ）回路を用いた一般的な多相クロック発生回路について説明する。一般的な多相クロック発生回路は、位相（遅延）の異なるクロック波形を互いに合成することで中間的な位相を補間して生成し、データをサンプリングするための最適な位相を持つクロック波形を作り出す。例えば、ＰＩ回路により作成するデジタル回路構成のサンプリングクロックの位相は、３６０°の位相切り替えが可能である。そのため、入力の位相を３６０分割できる回路であれば、１°ずつずれた位相を作成することができる（１８０分割できる回路の場合には、２°ずつずれた位相を作成することができる）。

【0046】

しかしながら、４５°（または９０°）の位相のずれた波形を合成している場合には、周波数毎に最適化する必要があり、動作速度を変更する場合には、後段に分周回路等を搭載する、または、速度に合わせて制御する必要がある。一般的に、ＰＩ回路を用いた多相クロック発生回路の欠点の１つとして、単純に動作速度を下げてしまうと、合成した波形が最適な遅延からずれた位相が発生し、不均一なＳＴＥＰ（遅延幅）となる。そして、設計によっては、波形に歪みが発生し、信号の伝送エラーの原因や設計時の仕様の制約となる場合がある。そのため、周波数に応じて、クロックを最適にする設計が必要である。一例として、位相差が大きい場合（例えば４５°）、スルーレートを制御する機構により波形をなまらせることで位相をリニアにする、または、周波数に合わせた４５°の位相の遅延を追加することでクロックの位相を調整する方法がある。ただし、スルーレートを制御する機能の追加だけでは波形歪みが発生し、クロックの位相調整に限界があるため、４５°の位相を発生させる回路を追加することが望ましい。しかしながら、４５°の位相を遅延バッファで作成するためＬＳＩプロセスのばらつきに応じて、さらに精度よく設計する必要がある。

【0047】

このような一般的な多相クロック発生回路に対して、この受信回路１における多相クロック発生回路２０により、適切な位相に調整されたクロックを生成することができる。

【0048】

＜他の実施形態＞
本開示の一実施形態にかかる多相クロック発生回路２０は、４相入力、８相出力変換の多相クロック発生回路であるものとして説明した。しかしながら、本開示の他の実施形態にかかる多相クロック発生回路２０は、４相入力、４相出力、または４相入力、１６相出力などの多相クロック回路で本開示の一実施形態にかかる多相クロック発生回路２０と同様な機能を実現するものであってもよい。

【0049】

また、本開示の一実施形態にかかる受信回路１では、１つの多相クロック発生回路２０に、１つのＰＬＬ１０が接続されるものとして説明した。しかしながら、本開示の他の実施形態にかかる受信回路１は、複数の多相クロック発生回路２０を備え、それら複数の多相クロック発生回路２０が１つのＰＬＬ１０を共有するものであってもよい。こうすることにより。実装面積の大きいＰＬＬ１０を削減することができ、全体の実装面積を削減することが可能となる。

【0050】

また、本開示の他の実施形態では、位相差検出部２０５を複数に増やしてもよい。

【0051】

図１５は、本開示のいくつかの実施形態にかかるクロック発生回路３００の構成の一例を示す図である。クロック発生回路３００は、図１５に示すように、検出手段３０１、変換手段３０２、比較手段３０３、および送信手段３０４を備える。

【0052】

検出手段３０１は、受信回路１の初期化時に、通常周波数でｊステップ分の第１位相差と、前記通常周波数のｋ分の１の周波数で（ｊ／ｋ）ステップ分の第２位相差とを検出する。変換手段３０２は、前記第１位相差と前記第２位相差のそれぞれをアナログの電圧値に変換する。比較手段３０３は、前記変換手段３０２による変換後の２つの電圧値を比較する。送信手段３０４は、前記比較手段３０３による比較結果である誤差が最小となる値で補正回路に送信する。

【0053】

検出手段３０１、変換手段３０２、比較手段３０３、および送信手段３０４は、例えば、図４などに例示されている位相差検出部２０５が有する機能を用いて実現することができる。

【0054】

図１６は、本開示のいくつかの実施形態にかかるクロック発生回路３００の処理フローの一例を示す図である。次に、本開示の実施形態にかかるクロック発生回路３００が行う処理について図１６を参照して説明する。

【0055】

検出手段３０１は、受信回路１の初期化時に、通常周波数でｊステップ分の第１位相差と、前記通常周波数のｋ分の１の周波数で（ｊ／ｋ）ステップ分の第２位相差とを検出する（ステップＳ１０１）。変換手段３０２は、前記第１位相差と前記第２位相差のそれぞれをアナログの電圧値に変換する（ステップＳ１０２）。比較手段３０３は、前記変換手段３０２による変換後の２つの電圧値を比較する（ステップＳ１０３）。送信手段３０４は、前記比較手段３０３による比較結果である誤差が最小となる値で補正回路に送信する（ステップＳ１０４）。

【0056】

以上、本開示の実施形態にかかるクロック発生回路３００について説明した。このクロック発生回路３００により、適切な位相に調整されたクロックを生成することができる。

【0057】

なお、本開示の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。

【0058】

本開示の実施形態について説明したが、上述の受信回路１、多相クロック発生回路２０、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。

【0059】

図１７は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。コンピュータ５は、図１７に示すように、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）６、メインメモリ７、ストレージ８、インターフェース９を備える。

【0060】

例えば、上述の受信回路１、多相クロック発生回路２０、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。

【0061】

ストレージ８の例としては、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ－ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。

【0062】

また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。

【0063】

本開示のいくつかの実施形態を説明したが、これらの実施形態は、例であり、開示の範囲を限定しない。これらの実施形態は、開示の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。

【0064】

なお、上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。

【0065】

（付記１）
クロックに応じて動作する装置の初期化時に、通常周波数でｊステップ分の第１位相差と、前記通常周波数のｋ分の１の周波数で（ｊ／ｋ）ステップ分の第２位相差とを検出する検出手段と、
前記第１位相差と前記第２位相差のそれぞれをアナログの電圧値に変換する変換手段と、
前記変換手段による変換後の２つの電圧値を比較する比較手段と、
前記比較手段による比較結果である誤差が最小となる値で出力特性制御信号を補正回路に送信する送信手段と、
を備えるクロック発生回路。

【0066】

（付記２）
前記ｊは、２であり、
前記ｋは、２である、
付記１に記載のクロック発生回路。

【0067】

（付記３）
前記クロックの速度が低速に切り替えられた場合に、
前記検出手段は、前記第１位相差と、前記第２位相差とを検出し、
前記送信手段は、前記出力特性制御信号を前記補正回路に送信する、
付記１または付記２に記載のクロック発生回路。

【0068】

（付記４）
前記クロックの速度が低速に切り替えられた場合とは、前記クロックの速度が２分の１の速度に切り替えられた場合のことである、
付記３に記載のクロック発生回路。

【0069】

（付記５）
クロックに応じて動作する装置の初期化時に、通常周波数でｊステップ分の第１位相差と、前記通常周波数のｋ分の１の周波数で（ｊ／ｋ）ステップ分の第２位相差とを検出することと、
前記第１位相差と前記第２位相差のそれぞれをアナログの電圧値に変換することと、
変換後の２つの電圧値を比較することと、
比較結果である誤差が最小となる値で出力特性制御信号を補正回路に送信することと、
を含む処理方法。

【0070】

（付記６）
前記ｊは、２であり、
前記ｋは、２である、
付記５に記載の処理方法。

【0071】

（付記７）
前記クロックの速度が低速に切り替えられた場合に、
前記第１位相差と、前記第２位相差とを検出することと、
前記出力特性制御信号を前記補正回路に送信することと、
を含む付記５または付記６に記載の処理方法。

【0072】

（付記８）
前記クロックの速度が低速に切り替えられた場合とは、前記クロックの速度が２分の１の速度に切り替えられた場合のことである、
付記７に記載の処理方法。

【0073】

（付記９）
クロックに応じて動作する装置の初期化時に、通常周波数でｊステップ分の第１位相差と、前記通常周波数のｋ分の１の周波数で（ｊ／ｋ）ステップ分の第２位相差とを検出することと、
前記第１位相差と前記第２位相差のそれぞれをアナログの電圧値に変換し、変換後の２つの電圧値を比較して誤差が最小となる値で出力特性制御信号を補正回路に送信することと、
をコンピュータに実行させるプログラム。

【0074】

（付記１０）
前記ｊは、２であり、
前記ｋは、２である、
付記９に記載のプログラム。

【0075】

（付記１１）
前記クロックの速度が低速に切り替えられた場合に、
前記第１位相差と、前記第２位相差とを検出することと、
前記出力特性制御信号を前記補正回路に送信することと、
をコンピュータに実行させる付記９または付記１０に記載のプログラム。

【0076】

（付記１２）
前記クロックの速度が低速に切り替えられた場合とは、前記クロックの速度が２分の１の速度に切り替えられた場合のことである、
付記１１に記載のプログラム。

【符号の説明】

【0077】

１・・・受信回路
５・・・コンピュータ
６・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０・・・ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）
２０・・・多相クロック発生回路
３０・・・サンプリングラッチ
４０・・・Ｄｅｍｕｘ
５０・・・位相検出回路
２０１・・・入力パス切替部
２０２・・・４相／８相変換部
２０２ａ、２０２ｂ・・・バッファ
２０３・・・８相出力切替部
２０３ａ・・・前段部
２０３ｂ・・・後段部（ＰＩ（Ｐｈａｓｅ Ｉｎｔｅｒｐｏｌａｔｉｏｎ）回路）
２０４・・・制御切替部
２０５・・・位相差検出部

【要約】

【課題】適切な位相に調整されたクロックを生成することのできるクロック発生回路を提供する。
【解決手段】クロック発生回路は、クロックに応じて動作する装置の初期化時に、通常周波数でｊステップ分の第１位相差と、前記通常周波数のｋ分の１の周波数で（ｊ／ｋ）ステップ分の第２位相差とを検出する検出手段と、前記第１位相差と前記第２位相差のそれぞれをアナログの電圧値に変換する変換手段と、前記変換手段による変換後の２つの電圧値を比較する比較手段と、前記比較手段による比較結果である誤差が最小となる値で出力特性制御信号を補正回路に送信する送信手段と、を備える。
【選択図】図１５

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】