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特許7663478差動増幅器、半導体装置、およびオフセットキャンセル方法

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-04-08

(45)【発行日】2025-04-16

(54)【発明の名称】差動増幅器、半導体装置、およびオフセットキャンセル方法

(51)【国際特許分類】

H03F 3/34 20060101AFI20250409BHJP

H03F 3/45 20060101ALI20250409BHJP

G11C 7/06 20060101ALI20250409BHJP

【ＦＩ】

H03F3/34 220

H03F3/45 210

G11C7/06 110

【請求項の数】 11

(21)【出願番号】P 2021181109

(22)【出願日】2021-11-05

(65)【公開番号】P2023069328

(43)【公開日】2023-05-18

【審査請求日】2024-03-05

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】武田晃一

(72)【発明者】

【氏名】下井貴裕

(72)【発明者】

【氏名】中野全也

(72)【発明者】

【氏名】三谷秀徳

(72)【発明者】

【氏名】金田義宣

【審査官】東昌秋

(56)【参考文献】

【文献】特開昭５５－７２８６３（ＪＰ，Ａ）

【文献】特開２００５－１０２１０８（ＪＰ，Ａ）

【文献】特開２０２０－１１３３４７（ＪＰ，Ａ）

【文献】特表２０１７－５１１９４９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｆ１／００－３／７２

Ｇ１１Ｃ７／０６

(57)【特許請求の範囲】

【請求項1】

差動増幅器であって、
供給可能な電流が第１の電流である第１の電源に接続された電流源と、
前記電流源に接続され、入力端子対に入力された信号を増幅して出力信号対を出力する能動素子対と、
電源電圧が前記第１の電源とは異なる第２の電源に接続され、前記出力信号対を出力端子対に出力するための負荷素子対と、
外部入力端子対と前記入力端子対との間に挿入される容量素子対と、
前記出力端子対と前記入力端子対との間で対応する端子同士を短絡させることにより、前記入力端子対のオフセット電圧が入力電圧に換算された電圧を前記容量素子対に生じさせるように前記容量素子対を充電するオフセットキャンセル動作を行うスイッチング素子対と、
前記オフセットキャンセル動作を行う際に、前記電流源の供給可能な電流を前記第１の電流よりも大きい第２の電流となるように制御する電流制御回路と、
前記第２の電源に接続されており、前記オフセットキャンセル動作を開始する前に、前記入力端子対を前記第２の電源の電位に初期化する初期化回路と、
当該差動増幅器の状態が、スタンバイ状態、オフセットキャンセル動作状態、センス動作状態、前記スタンバイ状態の順に切り替わるように、当該差動増幅器を構成する回路または素子を制御する状態制御回路と、を備え、
前記初期化回路は、前記スタンバイ状態の期間中に前記入力端子対を前記第２の電源の電位に初期化し、前記スタンバイ状態とは異なる状態の期間では、前記入力端子対と切り離され、
前記電流制御回路は、前記オフセットキャンセル動作状態の期間では、前記電流源が供給可能な電流を前記第２の電流となるように制御し、前記センス動作状態の期間では、前記電流源の供給可能な電流を前記第１の電流となるように制御する、
差動増幅器。

【請求項2】

差動増幅器であって、
供給可能な電流が第１の電流である第１の電源に接続された電流源と、
前記電流源に接続され、入力端子対に入力された信号を増幅して出力信号対を出力する能動素子対と、
電源電圧が前記第１の電源とは異なる第２の電源に接続され、前記出力信号対を出力端子対に出力するための負荷素子対と、
外部入力端子対と前記入力端子対との間に挿入される容量素子対と、
前記出力端子対と前記入力端子対との間で対応する端子同士を短絡させることにより、前記入力端子対のオフセット電圧が入力電圧に換算された電圧を前記容量素子対に生じさせるように前記容量素子対を充電するオフセットキャンセル動作を行うスイッチング素子対と、
前記オフセットキャンセル動作を行う際に、前記電流源の供給可能な電流を前記第１の電流よりも大きい第２の電流となるように制御する電流制御回路と、
前記第２の電源に接続されており、前記オフセットキャンセル動作を開始する前に、前記入力端子対を前記第２の電源の電位に初期化する初期化回路と、
当該差動増幅器の状態が、スタンバイ状態、オフセットキャンセル動作状態、センス動作状態、前記スタンバイ状態の順に切り替わるように、当該差動増幅器を構成する回路または素子を制御する状態制御回路と、
前記オフセットキャンセル動作状態の期間に、前記負荷素子対に流れる電流の総和を、前記第１の電流の５０％～１５０％の電流となるように制御する負荷制御回路と、を備える、
差動増幅器。

【請求項3】

供給可能な電流が第１の電流である第１の電源に接続された電流源と、
前記電流源に接続され、入力端子対に入力された信号を増幅して出力信号対を出力する能動素子対と、
電源電圧が前記第１の電源とは異なる第２の電源に接続され、前記出力信号対を出力端子対に出力するための負荷素子対と、
外部入力端子対と前記入力端子対との間に挿入される容量素子対と、
前記出力端子対と前記入力端子対との間で対応する端子同士を短絡させることにより、前記入力端子対のオフセット電圧が入力電圧に換算された電圧を前記容量素子対に生じさせるように前記容量素子対を充電するオフセットキャンセル動作を行うスイッチング素子対と、
前記オフセットキャンセル動作を行う際に、前記電流源の供給可能な電流を前記第１の電流よりも大きい第２の電流となるように制御する電流制御回路と、
電流が流れる素子対と、
前記オフセットキャンセル動作を行う際に、前記負荷素子対が、前記素子対とともにカレントミラー回路を構成するよう、前記負荷素子対の接続先を切り替える負荷制御回路と、を備える、
差動増幅器。

【請求項4】

供給可能な電流が第１の電流である第１の電源に接続された電流源と、
前記電流源に接続され、入力端子対に入力された信号を増幅して出力信号対を出力する能動素子対と、
電源電圧が前記第１の電源とは異なる第２の電源に接続され、前記出力信号対を出力端子対に出力するための負荷素子対と、
外部入力端子対と前記入力端子対との間に挿入される容量素子対と、
前記出力端子対と前記入力端子対との間で対応する端子同士を短絡させることにより、前記入力端子対のオフセット電圧が入力電圧に換算された電圧を前記容量素子対に生じさせるように前記容量素子対を充電するオフセットキャンセル動作を行うスイッチング素子対と、
前記オフセットキャンセル動作を行う際に、前記電流源の供給可能な電流を前記第１の電流よりも大きい第２の電流となるように制御する電流制御回路と、
前記外部入力端子対に第５の電源を接続させ、前記外部入力端子対を前記第５の電源の電位にプリチャージするプリチャージ回路と、を備え、
前記プリチャージ回路によりプリチャージ動作が行われている期間に、前記オフセットキャンセル動作を行わせ、
次に、前記オフセットキャンセル動作を停止させ、
前記オフセットキャンセル動作の停止以降に、前記プリチャージ動作を停止させて前記外部入力端子対のディスチャージ動作を開始させ、
前記出力信号対に基づく出力の読出し動作の開始を可能にする、
差動増幅器。

【請求項5】

供給可能な電流が第１の電流である第１の電源に接続された電流源と、
前記電流源に接続され、入力端子対に入力された信号を増幅して出力信号対を出力する能動素子対と、
電源電圧が前記第１の電源とは異なる第２の電源に接続され、前記出力信号対を出力端子対に出力するための負荷素子対と、
外部入力端子対と前記入力端子対との間に挿入される容量素子対と、
前記出力端子対と前記入力端子対との間で対応する端子同士を短絡させることにより、前記入力端子対のオフセット電圧が入力電圧に換算された電圧を前記容量素子対に生じさせるように前記容量素子対を充電するオフセットキャンセル動作を行うスイッチング素子対と、
前記オフセットキャンセル動作を行う際に、前記電流源の供給可能な電流を前記第１の電流よりも大きい第２の電流となるように制御する電流制御回路と、
前記外部入力端子対に第５の電源を接続させ、前記外部入力端子対を前記第５の電源の電位にプリチャージするプリチャージ回路と、を備え、
前記プリチャージ回路によりプリチャージ動作が行われている期間に、前記オフセットキャンセル動作を行わせ、
前記オフセットキャンセル動作の期間中に、前記プリチャージ動作を停止させて前記外部入力端子対のディスチャージ動作を開始させ、
前記ディスチャージ動作の開始後に、前記オフセットキャンセル動作を停止させ、
前記出力信号対に基づく出力の読出し動作の開始を可能にする、
差動増幅器。

【請求項6】

請求項５に記載の差動増幅器において、
前記プリチャージ回路は、
前記容量素子対と前記外部入力端子対との間に接続された第２のスイッチング素子対と、
前記容量素子対と前記第２のスイッチング素子対との接続点対と前記第５の電源との間に接続された第３のスイッチング素子対と、
前記第２のスイッチング素子対と前記外部入力端子対との接続点対と第６の電源との間に接続された第４のスイッチング素子対と、を備え、
前記第２のスイッチング素子対が不活性化され、前記第３および第４のスイッチング素子対が活性化された状態から、第４のスイッチング素子対が不活性化された状態に移行させることにより、前記プリチャージ動作を停止させ、前記ディスチャージ動作を開始させる、
差動増幅器。

【請求項7】

請求項３に記載の差動増幅器において、
前記電流制御回路は、前記オフセットキャンセル動作を行う際に、電流供給の経路が前記第１の電源とは異なる第３の電源を前記電流源に接続する、
差動増幅器。

【請求項8】

請求項３に記載の差動増幅器において、
前記外部入力端子対に、電源電圧が前記第１の電源より高い第４の電源を接続させ、前記外部入力端子対を前記第４の電源の電位にプリチャージするプリチャージ回路を備える、
差動増幅器。

【請求項9】

請求項３に記載の差動増幅器において、
前記第２の電源の電源電圧は、当該差動増幅器の接地電圧である、
差動増幅器。

【請求項10】

複数のメモリセルと、
複数の前記メモリセルの中から１つを選択する選択回路と、
参照信号を生成して参照信号線に出力する参照信号生成器と、
請求項１から請求項９のいずれか１項に記載の差動増幅器と、を備え、
前記差動増幅器の前記外部入力端子対の一方の端子に、前記選択回路により選択された前記メモリセルのビット線が接続され、前記外部入力端子対の他方の端子に、前記参照信号線が接続される、
半導体装置。

【請求項11】

差動増幅器の入力端子対のオフセット電圧をキャンセルするオフセットキャンセル方法であって、
前記差動増幅器は、
供給可能な電流が第１の電流である第１の電源に接続された電流源と、
前記電流源に接続され、入力端子対に入力された信号を増幅して出力信号対を出力する能動素子対と、
電源電圧が前記第１の電源とは異なる第２の電源に接続され、前記出力信号対を出力端子対に出力するための負荷素子対と、
外部入力端子対と前記入力端子対との間に挿入される容量素子対と、
電流が流れる素子対と、
負荷制御回路と、を備え、
前記差動増幅器は、前記出力端子対と前記入力端子対との間で対応する端子同士を短絡させることにより、前記入力端子対のオフセット電圧が入力電圧に換算された電圧を前記容量素子対に生じさせるように前記容量素子対を充電するオフセットキャンセル動作を行うステップと、
前記差動増幅器は、前記オフセットキャンセル動作を行う際に、前記電流源の供給可能な電流を第１の電流よりも大きい第２の電流となるように制御するステップと、
前記負荷制御回路は、前記オフセットキャンセル動作を行う際に、前記負荷素子対が、前記素子対とともにカレントミラー回路を構成するよう、前記負荷素子対の接続先を切り替えるステップと、を備える、
オフセットキャンセル方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、差動増幅器、半導体装置、およびオフセットキャンセル方法に関する。

【背景技術】

【0002】

半導体装置におけるメモリからのデータ読出しは、メモリセルに保持されたデータを基準電位からの微弱な電位差に変換させ、この電位差を差動増幅器（センスアンプ）によって差動増幅することにより行われる。一方、差動増幅器はオフセット電圧が発生しないように対称性を考慮して設計されるが、差動増幅器を構成するペアトランジスタの特性は製造上のばらつきがあり、差動増幅器の入力端子対にオフセット電圧が僅かながら存在する。このオフセット電圧の存在は、差動増幅器への上記電位差の正確な入力を妨げ、データの読み出し誤りにつながるため、オフセット電圧による影響は極力抑える必要がある。

【0003】

差動増幅器のオフセット電圧による影響を抑える手段として、例えば、特許文献１に記載されたデジタル式オフセットキャンセル機構が知られている。このデジタル式オフセットキャンセル機構は、オフセット電圧の検出結果をラッチ回路に保持させ、ラッチ回路の動作により補償用の定電流源をオンオフさせてオフセットを補償する機構である。

【先行技術文献】

【特許文献】

【0004】

【文献】特開２０１４－０８６１１１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記のデジタル式オフセットキャンセル機構では、オフセット電圧の補償精度を上げるのに、ラッチ回路および定電流源の数を増やす必要がある。この場合、ラッチ回路等の数に応じて回路面積が増大するだけでなく、製品出荷時にオフセット電圧の補償に要する時間が長くなりテストコストが増大する。そのため、市場におけるデータ読出しの更なる高速化への要求に応えることが難しくなってきている。

【0006】

上記事情により、差動増幅器のオフセット電圧の影響を抑制しつつ、データ読出しの高速化を図ることができる技術が望まれている。

【課題を解決するための手段】

【0007】

一実施形態による差動増幅器は、供給可能な電流が第１の電流である第１の電源に接続された電流源と、前記電流源に接続され、入力端子対に入力された信号を増幅して出力信号対を出力する能動素子対と、電源電圧が前記第１の電源とは異なる第２の電源に接続され、前記出力信号対を出力端子対に出力するための負荷素子対と、外部入力端子対と前記入力端子対との間に挿入される容量素子対と、前記出力端子対と前記入力端子対との間で対応する端子同士を短絡させることにより、前記入力端子対のオフセット電圧が入力電圧に換算された電圧を前記容量素子対に生じさせるように前記容量素子対を充電するオフセットキャンセル動作を行うスイッチング素子対と、前記オフセットキャンセル動作を行う際に、前記電流源の供給可能な電流を前記第１の電流よりも大きい第２の電流となるように制御する電流制御回路と、を備える。

【発明の効果】

【0008】

一実施形態によれば、差動増幅器のオフセット電圧の影響を抑制しつつ、データ読出しの高速化を図ることができる。

【図面の簡単な説明】

【0009】

【図1】半導体記憶装置の構成を模式的に示す図である。

【図2】基準技術によるセンスアンプの構成を示す図である。

【図3】基準技術によるセンスアンプにおけるタイミングチャートである。

【図4】実施形態１によるセンスアンプの構成を示す図である。

【図5】実施形態１によるセンスアンプにおけるタイミングチャートである。

【図6】オフセットキャンセル動作を説明するための図である。

【図7】プリチャージ動作を説明するための図である。

【図8】センス動作を説明するための図である。

【図9】実施形態２によるセンスアンプの構成を示す図である。

【図10】実施形態２によるセンスアンプにおけるタイミングチャートである。

【図11】実施形態３によるセンスアンプの構成を示す図である。

【図12】ディスチャージ時間とセンスアンプ入力電圧差との関係を示す図である。

【図13】センスアンプの動作時間を示す図である。

【発明を実施するための形態】

【0010】

これより、実施形態について説明する。なお、以下で説明する各実施形態は、本願発明を実現するための一例であり、本願発明の技術範囲を限定するものではない。また、以下の各実施形態において、同一の機能を有する構成要素には同一の符号を付し、その繰り返しの説明は、特に必要な場合を除き省略する。

【0011】

本願の適用範囲は、特定の半導体装置に限定されるものではなく、センスアンプ（差動増幅器）を用いてデータの読出しを行う種々の半導体装置に適用可能である。ここでは、一例として本願が半導体記憶装置に適用された場合について説明する。

【0012】

〈半導体記憶装置の構成〉
半導記憶装置の構成について説明する。

【0013】

図１は、半導体記憶装置の構成を模式的に示す図である。図１に示すように、半導体記憶装置１は、メモリアレイ２、複数のアンプブロック３、アドレスデコーダ４、ワード線ドライバ５、およびタイミングコントローラ６を備えている。

【0014】

メモリアレイ２は、多数のメモリセルＭＣ１１～ＭＣｎｍが２次元マトリクス状に配置されたメモリセル群である。１列に配置された複数のメモリセルに対して、１つのビット線対が接続されている。また、１行に配置された複数のメモリセルに対して、１つのワード線が接続されている。データを読み出すメモリセルは、そのメモリセルのビット線対が選択され、そのメモリセルのワード線が選択されることにより特定される。メモリアレイ２は、複数のメモリブロックに分けて管理される。メモリブロックは、一定数列に配置されている複数のメモリセルの集まりである。

【0015】

アンプブロック３は、複数あり、１つのアンプブロック３が１つのメモリブロックを担当する。各アンプブロック３は、それぞれ、カラムデコーダ７、センスアンプ８、および参照信号生成器９を有している。

【0016】

アドレスデコーダ４は、カラムデコーダ７およびワード線ドライバ５と接続されており、データの読出しを行う目的のメモリセルを選択するために、カラムデコーダ７とワード線ドライバ５とを制御する。

【0017】

カラムデコーダ７は、複数のビット線と接続されている。カラムデコーダ７は、アドレスデコーダ４からの制御を受けて、複数のビット線の中から目的のメモリセルに接続されたビット線を選択する。

【0018】

ワード線ドライバ５は、複数のワード線と接続されている。ワード線ドライバ５は、アドレスデコーダ４からの制御を受けて、複数のワード線の中から目的のメモリセルに接続されたワード線を選択する。ワード線ドライバ５は、目的のメモリセルからデータを読み出す際に、選択されているワード線をアクティブにし、カラムデコーダ７により選択された、目的のメモリセルのビット線を、センスアンプ８のデータ入力経路ＤＩＮ１に接続する。

【0019】

参照信号生成器９は、参照信号線ＲＥＦを有しており、参照信号線ＲＥＦに参照電圧Ｖｒｅｆを出力している。参照電圧Ｖｒｅｆは、目的のメモリセルに記憶されているデータを読み出す際に、目的のメモリセルのビット線ＢＬから読み取られた電流信号と比較する参照用電流信号を生成するために用いられる。参照信号線ＲＥＦは、センスアンプ８のデータ入力経路ＤＩＮ２に接続される。

【0020】

タイミングコントローラ６は、センスアンプ８と接続されている。タイミングコントローラ６は、センスアンプ８を動作させるための信号群ＭＳｒをセンスアンプ８に出力する。タイミングコントローラ６は、信号群ＭＳｒを構成する各信号を、「Ｈ（ハイ）」レベル、「Ｌ（ロー）」レベル、あるいは、「Ｈ」と「Ｌ」との間のレベルに相当する電圧で出力し、これらの出力の切替えタイミングを制御する。

【0021】

センスアンプ８は、差動増幅回路（図１では図示なし）を内蔵している。センスアンプ８は、カラムデコーダ（カラムセレクタともいう）７と接続されており、また参照信号生成器９と接続されている。カラムデコーダ７によって選択された目的のメモリセルに接続されているビット線ＢＬが、差動増幅回路のデータ入力経路ＤＩＮ１と接続される。また、参照信号生成器９の参照信号線ＲＥＦが、差動増幅回路のデータ入力経路ＤＩＮ２と接続される。センスアンプ８は、タイミングコントローラ６とも接続されている。センスアンプ８は、タイミングコントローラ６からセンスアンプ８を動作させるために必要な信号群ＭＳｒについて、その信号をどのタイミングでどのレベルにするかの制御を受ける。

【0022】

（基準技術）
基準技術によるセンスアンプについて説明する。この基準技術によるセンスアンプは、後述する各実施形態の構成に対する基準（ベース）ないし比較例となるセンスアンプである。

【0023】

〈基準技術によるセンスアンプの構成〉
図２は、基準技術によるセンスアンプの構成を示す図である。図２に示すセンスアンプ８Ａは、ＣＭＯＳカレントミラー形差動センスアンプである。また、センスアンプ８Ａは、オフセット電圧を補償する電圧が保持される容量素子、すなわちキャパシタが入力段に設けられたセンスアンプの一例である。なお、オフセット電圧は、センスアンプの入力段に接続されたペアトランジスタの特性の違いに起因して生じる電圧である。本実施形態において、オフセット電圧は、ペアトランジスタの一方が「オン」するのに必要なゲートのしきい値電圧と、同ペアトランジスタの他方が「オン」するのに必要なゲートのしきい値電圧との差分の電圧をいう。

【0024】

図２に示すように、センスアンプ８Ａは、ＰＭＯＳトランジスタ１１～１６、ＮＭＯＳトランジスタ１７～１８、キャパシタ１９，２０、スイッチ２１～２２、差動アンプ２３を含む。センスアンプ８Ａには、電源ＶＤＤ１が接続される。図２では、特徴的な電流の流れを破線の矢印で示している。

【0025】

なお、本明細書中においては、電源ＶＤＤｎ（ｎ＝整数）は、電圧がＶＤＤｎである電源を示し、電源ＶＣＣｎ（ｎ＝整数）は、電圧がＶＣＣｎである電源を示す。また、各実施形態において、電圧ＶＤＤｎ＝電圧ＶＤＤとし、電圧ＶＣＣｎ＝電圧ＶＣＣとする。電源ＶＳＳは、電源電圧が電源ＶＤＤｎより低く、例えばセンスアンプの接地電圧である。

【0026】

ＰＭＯＳトランジスタ１１，１３、およびＮＭＯＳトランジスタ１７は、電源ＶＤＤ１の経路と電源ＶＳＳの経路との間に、直列に接続されている。また、ＰＭＯＳトランジスタ１２，１４、およびＮＭＯＳトランジスタ１８は、電源ＶＤＤ１の経路と電源ＶＳＳの経路との間に、直列に接続されている。電源ＶＳＳの電源電圧は、一般的に電源ＶＤＤ１の電源電圧より低く、例えば、センスアンプ８Ａの接地電圧である。

【0027】

なお、ＰＭＯＳトランジスタ１１，１２は、センスアンプ８ＡのＰチャネル側のペアトランジスタを形成し、ＮＭＯＳトランジスタ１７，１８は、センスアンプ８ＡのＮチャネル側のペアトランジスタを形成する。

【0028】

ＰＭＯＳトランジスタ１３のゲートとＰＭＯＳトランジスタ１４のゲートとは、ともに信号ＳＡＥＮを受ける。信号ＳＡＥＮが「Ｈ」レベルである場合、ＰＭＯＳトランジスタ１３，１４は「オフ」になり、ＰＭＯＳトランジスタ１３，１４より動作電圧的に上方（以下、単に「上方」ということがある）の回路とＰＭＯＳトランジスタ１３，１４より動作電圧的に下方（以下、単に「下方」ということがある）の回路とが切り離される。すなわち、これらの回路による差動増幅器としての動作は停止する。逆に、信号ＳＡＥＮが「Ｌ」レベルである場合、ＰＭＯＳトランジスタ１３，１４は「オン」になり、ＰＭＯＳトランジスタ１３，１４より上方の回路とＰＭＯＳトランジスタ１３，１４より下方の回路とが接続される。すなわち、これらの回路は差動増幅器として機能する。

【0029】

ＮＭＯＳトランジスタ１７のゲートとＮＭＯＳトランジスタ１８のゲートとは共通のノードにて接続されている。ここでは、この接続点をノードＮＧ０とする。ＮＭＯＳトランジスタ１７のゲートとソースとは接続されている。これにより、ＮＭＯＳトランジスタ１７，１８は、カレントミラーの構成を形成する。

【0030】

ＰＭＯＳトランジスタ１１，１２のソース同士は共通のノードにて接続されている。この接続点をノードＣＯＭとする。ノードＣＯＭには、テール電流源ＴＣＳを介して、電源ＶＤＤ１の経路が接続されている。テール電流源ＴＣＳは、流せる電流量に制限があり、最大の電流はテール電流Ｉｂｉａｓである。

【0031】

キャパシタ１９は、ビット線ＢＬが接続されているデータ入力経路ＤＩＮ１と、ＰＭＯＳトランジスタ１１のゲートとの間に接続されている。ＰＭＯＳトランジスタ１５は、電源ＶＤＤ２（本願における「第５の電源」の一例）の経路と、ビット線ＢＬに接続されるデータ入力経路ＤＩＮ１との間に接続され、そのゲートは信号ＯＣＥＮを受ける。キャパシタ２０は、参照信号線ＲＥＦが接続されているデータ入力経路ＤＩＮ２と、ＰＭＯＳトランジスタ１２のゲートとの間に接続されている。ＰＭＯＳトランジスタ１６は、電源ＶＤＤ２の経路と、参照信号線ＲＥＦに接続されるデータ入力経路ＤＩＮ２との間に接続され、そのゲートは信号ＯＣＥＮを受ける。

【0032】

ノードＯＴ１は、ＰＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１７とを接続するノードである。ノードＯＴ２は、ＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１８とを接続するノードである。

【0033】

スイッチ２１は、ＰＭＯＳトランジスタ１１のゲートに接続されているノードＰＧ１とノードＯＴ１との間に接続され、そのイネーブル端子は、信号ＯＳＥＮを受ける。スイッチ２２は、ＰＭＯＳトランジスタ１２のゲートに接続されているノードＰＧ２とノードＯＴ２との間に接続され、そのイネーブル端子は、信号ＯＳＥＮを受ける。スイッチ２１、２２は、そのイネーブル端子が受ける信号ＯＳＥＮが「Ｌ」レベルの場合に「オン」すなわち導通する。

【0034】

差動アンプ２３の一方の入力端子は、ＰＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１７との間のノードＯＴ１に接続されている。差動アンプ２３の他方の入力端子は、ＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１８との間のノードＯＴ２に接続されている。差動アンプ２３のイネーブル端子は、信号ＳＡＥ２を受ける。差動アンプ２３は、そのイネーブル端子が受ける信号ＳＡＥ２が「Ｈ」レベルの場合に出力端子ＯＵＴに出力信号を出力する。

【0035】

ＰＭＯＳトランジスタ１５は、電源ＶＤＤ２の経路とデータ入力経路ＤＩＮ１との間に接続され、そのゲートは信号ＯＣＥＮを受ける。同様に、ＰＭＯＳトランジスタ１６は、電源ＶＤＤ２の経路とデータ入力経路ＤＩＮ２との間に接続され、そのゲートは信号ＯＣＥＮを受ける。信号ＯＣＥＮが「Ｌ」レベルになると、ＰＭＯＳトランジスタ１５，１６が「オン」し、データ入力経路ＤＩＮ１，ＤＩＮ２が、電源ＶＤＤ２の電位にプリチャージされ、初期化される。

【0036】

〈基準技術によるセンスアンプの動作〉
基準技術によるセンスアンプ８Ａの動作について説明する。

【0037】

図３は、基準技術によるセンスアンプにおけるタイミングチャートである。タイミングチャートは、センスアンプが受ける主な信号のレベルの時間変化と、センスアンプにおける主な端子、ノード、もしくは経路の電位の時間変化とを表している。

【0038】

基準技術によるセンスアンプ８Ａの動作は、オフセットキャンセル動作と、プリチャージ動作と、センス動作とに分けることができる。センス動作には、ディスチャージ動作の一部または全部が含まれる。センスアンプ８Ａの動作期間は、オフセットキャンセル動作期間Ｐｈａｓｅ－ＯＣと、プリチャージ動作期間Ｐｈａｓｅ－ＰＣと、センス動作期間Ｐｈａｓｅ－ＳＡと、に分けることができる。ただし、オフセットキャンセル動作とプリチャージ動作とは、一部または全部が並行して行われる。そのため、オフセットキャンセル動作期間Ｐｈａｓｅ－ＯＣと、プリチャージ動作期間Ｐｈａｓｅ－ＰＣとは、一部または全部が重複する。また、センスアンプ８Ａの状態は、スタンバイ状態と、オフセットキャンセル動作状態と、プリチャージ動作状態と、センス動作状態とに分けることができる。

【0039】

オフセットキャンセル動作は、センスアンプ８Ａのセンス動作時にセンスアンプ８Ａのオフセット電圧がキャンセルされるように、事前に準備をする動作である。具体的には、センスアンプ８Ａのオフセット電圧をデータ入力経路ＤＩＮ１，ＤＩＮ２の入力電圧に換算した電圧が、電圧差としてキャパシタ１９，２０に蓄積されるように、キャパシタ１９，２０を充電する動作である。プリチャージ動作とは、センス動作を行う前の準備動作であり、データ入力経路ＤＩＮ１，ＤＩＮ２が所定の電圧になるように、データ入力経路ＤＩＮ１，ＤＩＮ２に接続されるビット線ＢＬ，参照信号線ＲＥＦに電荷を充電する動作である。また、センス動作とは、データ入力経路ＤＩＮ１，ＤＩＮ２に入力された微弱な信号を互いに比較してその差異を増幅し、アナログ回路で読出し可能なデータ値として出力する動作である。

【0040】

まず、オフセットキャンセル動作期間Ｐｈａｓｅ－ＯＣにおけるオフセット動作について説明する。

【0041】

図３に示すように、時刻ｔ１は、センスアンプ８Ａがオフセット動作に入る前のスタンバイ状態にある時刻である。時刻ｔ１において、信号ＳＡＥＮ，信号ＯＣＥＮは、それぞれ「Ｈ」レベルにある。また、信号ＳＡＥ２は「Ｌ」レベルにある。

【0042】

時刻ｔ１において、信号ＳＡＥＮは「Ｈ」レベルであるから、ＰＭＯＳトランジスタ１３，１４のゲートの電位は「Ｈ」レベルであり、ＰＭＯＳトランジスタ１３，１４は「オフ」である。これにより、ＰＭＯＳトランジスタ１３，１４より下方の回路が上方の回路から切り離され、不要な電流消費を削減することができる。また、信号ＯＣＥＮは「Ｈ」レベルであるから、スイッチ２１，２２は「オフ」である。したがって、ノードＰＧ１，ＰＧ２は、フローティングの状態である。また、ＰＭＯＳトランジスタ１５，１６は「オフ」であり、データ入力経路ＤＩＮ１，ＤＩＮ２を電源ＶＤＤ１にプリチャージする動作はまだ行われない。

【0043】

時刻ｔ２において、信号ＳＡＥＮ，信号ＯＣＥＮは、それぞれ「Ｈ」レベルから「Ｌ」レベルに切り替わり、信号ＳＡＥ２は「Ｌ」レベルを維持する。センスアンプ８Ａは、この時刻ｔ２のタイミングで、オフセットキャンセル動作およびプリチャージ動作に入る。

【0044】

時刻ｔ２において、信号ＳＡＥＮは「Ｌ」レベルであるから、ＰＭＯＳトランジスタ１３，１４のゲートの電位は「Ｌ」レベルになり、ＰＭＯＳトランジスタ１３，１４は「オン」になる。これにより、ＰＭＯＳトランジスタ１３，１４より上方の回路と下方の回路とが接続される。

【0045】

電源ＶＤＤ１の経路から、ＰＭＯＳトランジスタ１１，１２の共通のソース源であるノードＣＯＭへの電流の供給は可能な状態にある。また、信号ＯＣＥＮは「Ｌ」レベルであるから、スイッチ２１，２２は「オン」となる。すなわち、ノードＣＯＭから、ＰＭＯＳトランジスタ１１、ＰＭＯＳトランジスタ１３、ノードＯＴ１、スイッチ２１、ノードＰＧ１を経由してキャパシタ１９に電流が流れ、キャパシタ１９への充電が開始される。また、ノードＣＯＭから、ＰＭＯＳトランジスタ１２、ＰＭＯＳトランジスタ１４、ノードＯＴ２、スイッチ２２、ノードＰＧ２を経由してキャパシタ２０に電流が流れ、キャパシタ２０への充電が開始される。すなわち、オフセットキャンセル動作が開始される。

【0046】

ＮＭＯＳトランジスタ１７，１８は、カレントミラー構成を形成する。ＮＭＯＳトランジスタ１７，１８は、データ入力経路ＤＩＮ１，ＤＩＮ２の入力信号対が差動増幅された出力信号対が、ノードＯＴ１，ＯＴ２に現れるようにするための負荷素子対として機能する。

【0047】

これにより、キャパシタ１９，２０は、センスアンプ８Ａのオフセット電圧をデータ入力経路ＤＩＮ１，ＤＩＮ２への入力電圧に換算した電圧Ｖｏｓが、キャパシタ１９の端子間電圧とキャパシタ２０の端子間電圧との差圧として現れるように充電される。その際、ノードＣＯＭへの電流供給のパスは、電源ＶＤＤ１からのパスだけである。電源ＶＤＤ１からのテール電流源ＴＣＳが供給できる電流量は、一般的に小さく、本実施形態では、最大でテール電流Ｉｂｉａｓ×１００％に制限される。これに伴い、キャパシタ１９，２０への充電電流も制限され、オフセットキャンセル動作に要するオフセットキャンセル時間ｔＯＣは比較的長くなる傾向にある。

【0048】

また、時刻ｔ２において、信号ＯＣＥＮは「Ｌ」レベルであるから、ＰＭＯＳトランジスタ１５，１６は「オン」となり、電源ＶＤＤ２から、データ入力経路ＤＩＮ１，ＤＩＮ２（外部入力端子対であるビット線ＢＬ，参照信号線ＲＥＦ）へのプリチャージ動作が開始される。データ入力経路ＤＩＮ１，ＤＩＮ２の電位は、時刻ｔ２から徐々に上昇し、データ入力経路ＤＩＮ１，ＤＩＮ２へのプリチャージに要するプリチャージ時間ｔＰＣ経過後である時刻ｔ３において、電源ＶＤＤ２の電源電圧ＶＤＤに到達する。

【0049】

したがって、オフセットキャンセル動作期間Ｐｈａｓｅ－ＯＣにおいて、オフセットキャンセル動作だけでなく、並行して、データ入力経路ＤＩＮ１，ＤＩＮ２のプリチャージ動作も行われる。

【0050】

時刻ｔ４は、オフセットキャンセル動作が完了する時刻である。なお、時刻ｔ４は、例えば、キャパシタ１９，２０の容量、ノードＣＯＭから供給される電流量、導通経路の抵抗成分などにより、おおまかに見積もることができる。

【0051】

次に、センス動作期間Ｐｈａｓｅ－ＳＡにおけるセンス動作ついて説明する。時刻ｔ５は、時刻ｔ４から所定の微小時間が経過した後の時間として設定される。時刻ｔ５において、信号ＯＣＥＮは「Ｌ」レベルから「Ｈ」レベルに切り替わり、信号ＳＡＥＮは「Ｌ」レベルを維持する。これにより、センスアンプ８Ａは、オフセットキャンセル動作からセンス動作に切り替わる。

【0052】

時刻ｔ５において、信号ＯＣＥＮが「Ｈ」レベルになることで、ＰＭＯＳトランジスタ１５，１６が「オフ」になる。これにより、電源ＶＤＤ２からのパス、すなわちデータ入力経路ＤＩＮ１，ＤＩＮ２へのプリチャージに用いられるパスが遮断される。また、時刻ｔ５において、信号ＯＣＥＮは「Ｈ」レベルであるから、スイッチ２１，２２も「オフ」になる。これにより、電源ＶＤＤ１からキャパシタ１９，２０に充電される経路が遮断される。

【0053】

センス動作が始まると、データ入力経路ＤＩＮ１，ＤＩＮ２にプリチャージされた電荷は、読み出しデータに応じて徐々にディスチャージされ、データ入力経路ＤＩＮ１，ＤＩＮ２の電位は、それとともに低下していく。また、ノードＰＧ１，ＰＧ２の電位もキャパシタ１９，２０とのカップリングの影響により低下する。

【0054】

時刻ｔ６は、時刻ｔ５から、差動アンプ２３の出力端子ＯＵＴに正確な信号が出力されるのに必要と考えられるディスチャージ時間ｔＤＣが経過した時刻に設定される。時刻ｔ６において、信号ＳＡＥ２は「Ｌ」レベルから「Ｈ」レベルに切り替わり、信号ＯＣＥＮは「Ｈ」レベルを維持する。これにより、差動アンプ２３は活性化される。その結果、差動アンプ２３は、データ入力経路ＤＩＮ１，ＤＩＮ２の電位差を差動増幅して得られた電圧を出力端子ＯＵＴに出力する。すなわち、差動アンプ２３の出力端子ＯＵＴには、選択されたアドレスのメモリセルのデータに対応する電位が現れる。

【0055】

時刻ｔ７は、時刻ｔ６から、出力端子ＯＵＴの出力の確定に必要とされる所定の微小時間が経過した時刻として設定される。時刻ｔ７において、信号ＳＡＥＮは「Ｌ」レベルから「Ｈ」レベルに切り替わり、信号ＳＡＥ２は「Ｈ」レベルから「Ｌ」レベルに切り替わる。これにより、ＰＭＯＳトランジスタ１３，１４のゲート電位は「Ｈ」レベルになり、ＰＭＯＳトランジスタ１３，１４は「オフ」となる。また、差動アンプ２３のイネーブル端子の電位は「Ｌ」レベルになり、差動アンプ２３は不活性化される。このとき、差動アンプ２３の出力端子ＯＵＴには、正確な信号が出力された状態になり、出力端子ＯＵＴの信号の読出し、すなわち、選択されたメモリセルのデータの読出しが可能になる。センスアンプ８Ａは、時刻ｔ７以降、再びスタンバイ状態となり、次のデータの読出し動作に備える。

【0056】

時刻ｔ８は、時刻ｔ７から一定時間経過後の時刻である。時刻ｔ８において、データ入力経路ＤＩＮ１，ＤＩＮ２、ノードＰＧ１，ＰＧ２はリセットされている。

【0057】

このようなセンスアンプ８Ａによれば、キャパシタ１９，２０には、センスアンプ８Ａのオフセット電圧が入力電圧に換算された電圧Ｖｏｓが差圧として現れるように、電源ＶＤＤ１からのテール電流源ＴＣＳによりテール電流Ｉｂｉａｓで充電される。その後、キャパシタ１９，２０によりセンスアンプ８Ａのオフセット電圧がキャンセルされた状態において、データ入力経路ＤＩＮ１，ＤＩＮ２に入力された、ビット線ＢＬの信号と参照信号線ＲＥＦの信号との差動増幅がなされ、センス動作が実現される。

【0058】

また、センスアンプのオフセット電圧を補償するために、充電電圧が連続的に可変であるキャパシタ１９，２０が設けられているので、オフセットキャンセルの精度は高い。また、上記センス動作により、ビット線ＢＬの信号と参照信号線ＲＥＦの信号との差動増幅信号がノードＯＴ１，ＯＴ２に現れ、ノードＯＴ１，ＯＴ２の信号は、差動アンプ２３でさらに差動増幅され出力される。そのため、データ入力経路ＤＩＮ１，ＤＩＮ２に入力された信号の比較分解能は高い。

【0059】

しかしながら、電源ＶＤＤ１から供給される電流量は、一般的に動作電流の問題や増幅感度の観点から大きくすることが難しく、テール電流Ｉｂｉａｓの電流量は制限される。そのため、キャパシタ１９，２０が充電されるまでの時間であるオフセットキャンセル時間ｔＯＣは、比較的長くなる傾向があり、データの読出しに時間を要することになる。

【0060】

（実施形態１）
実施形態１によるセンスアンプについて説明する。実施形態１によるセンスアンプは、基準技術によるセンスアンプの改良例である。上述したように、基準技術では、オフセットキャンセルの精度が高く、データ入力経路ＤＩＮ１，ＤＩＮ２に入力された信号の比較分解能が高いなどの利点がある。一方で、基準技術の構成では、電源ＶＤＤ１の経路から供給される電流量は、一般的に大きくすることができず、テール電流Ｉｂｉａｓの電流量は制限される。そのため、キャパシタ１９，２０が充電されるまでの時間であるオフセットキャンセル時間ｔＯＣは、比較的長くなる傾向があり、データの読出しに時間を要することになる。そこで、本発明者らは、かかる事情に鑑みて以下に説明するセンスアンプの構成を創作した。実施形態１によるセンスアンプは、キャパシタへの充電能力を向上させ、オフセットキャンセル時間ｔＯＣがプリチャージ時間ｔＰＣ以下になるようオフセットキャンセル時間ｔＯＣを短縮化し、センスアンプの全体的な動作時間の短縮化を実現できるように構成されている。

【0061】

〈実施形態１によるセンスアンプの構成〉
図４は、実施形態１によるセンスアンプの構成を示す図である。実施形態１によるセンスアンプは、本願における次の「差動増幅器」の一例である。

【0062】

当該差動増幅器は、供給可能な電流が第１の電流（Ｉｂｉａｓ）である第１の電源（ＶＤＤ１）に接続された電流源(ＣＳ)と、上記電流源に接続され、入力端子対（ＰＧ１，ＰＧ２）に入力された信号を増幅して出力信号対を出力する能動素子対（ＰＭＯＳトランジスタ１１，１２）と、電源電圧が上記第１の電源とは異なる第２の電源（ＶＳＳ）に接続され、上記出力信号対を出力端子対（ＯＴ１，ＯＴ２）に出力するための負荷素子対（ＮＭＯＳトランジスタ１７，１８）と、外部入力端子対（ＤＩＮ１，ＤＩＮ２）と上記入力端子対との間に挿入される容量素子対（キャパシタ１９，２０）と、上記出力端子対と上記入力端子対との間で対応する端子同士を短絡させることにより、上記入力端子対のオフセット電圧が入力電圧に換算された電圧（Ｖｏｓ）を上記容量素子対に生じさせるように上記容量素子対を充電するオフセットキャンセル動作を行うスイッチング素子対（スイッチ２１，２２）と、上記オフセットキャンセル動作を行う際に、上記電流源から供給可能な電流を上記第１の電流よりも大きい第２の電流（ＶＤＤ１の供給可能電流＋ＶＤＤ３の供給可能電流）となるように制御する電流制御回路(ＰＭＯＳトランジスタ３８)と、を備える差動増幅器である。

【0063】

また、当該差動増幅器は、上記外部入力端子対に第５の電源（ＶＤＤ２）を接続させ、上記外部入力端子対を上記第５の電源の電位にプリチャージするプリチャージ回路（ＰＭＯＳトランジスタ１５，１６）を備え、上記プリチャージ回路によりプリチャージ動作が行われている（ＰＭＯＳトランジスタ１５，１６がオン）期間に、上記オフセットキャンセル動作を行わせ（ＰＭＯＳトランジスタ３８、スイッチ２１，２２、ＮＭＯＳトランジスタ３６をオン）、次に、上記オフセットキャンセル動作を停止（ＰＭＯＳトランジスタ３８、スイッチ２１，２２、ＰＭＯＳトランジスタ１５，１６、ＮＭＯＳトランジスタ３６をオフ）させ、上記オフセットキャンセル動作の停止以降に、上記プリチャージ動作を停止させて（ＰＭＯＳトランジスタ１５，１６をオフ）、上記外部入力端子対のディスチャージ動作を開始させ、上記出力信号対に基づく出力の読出し動作の開始を可能にする、差動増幅器である。

【0064】

図４に示すセンスアンプ８Ｂは、基準技術によるセンスアンプ８Ａと比較して、キャパシタ１９，２０が充電されるまでの時間であるオフセットキャンセル時間ｔＯＣが短縮化されるように構成されたセンスアンプである。センスアンプ８Ｂは、センスアンプ８Ａと比較して、ＮＭＯＳトランジスタ３１～３６と、ＰＭＯＳトランジスタ３８，３９と、電源ＶＤＤ３（本願における「第３の電源」の一例）と、インバータ（反転論理回路）２５とをさらに含んでいる。なお、図４では、センスアンプ８Ｂの構成図上に、特徴的な電流の流れを破線の矢印で示している。

【0065】

ＮＭＯＳトランジスタ３１は、ノードＰＧ１と電源ＶＳＳの経路との間に接続され、そのゲートは信号ＳＡＥＮを受ける。ＮＭＯＳトランジスタ３２は、ノードＰＧ２と電源ＶＳＳの経路との間に接続され、そのゲートは信号ＳＡＥＮを受ける。信号ＳＡＥＮが「Ｈ」レベルである場合には、ＮＭＯＳトランジスタ３１，３２（本願における「初期化回路」の一例）は「オン」すなわち導通し、ノードＰＧ１，ＰＧ２の電位は、電源ＶＳＳ（本願における「第２の電源」の一例）の電位のレベルになり、初期化される。なお、電源ＶＳＳの電源電圧は、一般的に、電源ＶＤＤ１の電源電圧より低く、例えば、センスアンプ８Ｂの接地電圧である。

【0066】

ＰＭＯＳトランジスタ３７は、電源ＶＤＤ１（本願における「第１の電源」の一例）の経路と電流源ＣＳ（本願における「電流源」の一例）となるノードＣＯＭとの間に接続され、そのゲートは信号ＢＩＡＳを受ける。信号ＢＩＡＳが「Ｌ」レベルである場合には、ＰＭＯＳトランジスタ３７は「オン」すなわち導通し、電源ＶＤＤ１がノードＣＯＭと接続された状態となる。ＰＭＯＳトランジスタ３８は、電源ＶＤＤ１とは異なる電源ＶＤＤ３とノードＣＯＭとの間に接続され、そのゲートは信号ＯＣＥＮを受ける。信号ＯＣＥＮが「Ｌ」レベルである場合には、ＰＭＯＳトランジスタ３８は「オン」すなわち導通し、電源ＶＤＤ３がノードＣＯＭと接続される。つまり、信号ＢＩＡＳが「Ｌ」レベルであり、信号ＯＣＥＮが「Ｌ」レベルである場合には、ノードＣＯＭへの電流供給のパスは、電源ＶＤＤ１からのパスだけでなく、電源ＶＤＤ３からのパスも加わる。

【0067】

なお、本実施形態では、電源ＶＤＤ１の経路からの電流は、信号ＢＩＡＳを「Ｈ」レベルと「Ｌ」レベルとの間の電位に設定することで、最大でテール電流Ｉｂｉａｓ×１００％に制限される。一方、電源ＶＤＤ３は、電源ＶＤＤ１よりも大きな電流を流すことができる。電源ＶＤＤ３は、例えば、電源ＶＤＤ１と同じ電源電圧であり、さらにテール電流Ｉｂｉａｓ×３００％以上の電流を流すことができる。

【0068】

ＰＭＯＳトランジスタ３９と、ＮＭＯＳトランジスタ３３，３４の並列回路（本願における「電流が流れる素子対」の一例）とが、電源ＶＤＤ１の経路と電源ＶＳＳの経路との間に、直列に接続されている。ＰＭＯＳトランジスタ３９のゲートは、信号ＢＩＡＳを受ける。ＮＭＯＳトランジスタ３３，３４のゲートは、ＰＭＯＳトランジスタ３９と、ＮＭＯＳトランジスタ３３，３４の並列回路との接続点であるノードＡＢ１に接続されている。

【0069】

信号ＢＩＡＳが「Ｈ」レベルから「Ｈ」と「Ｌ」との間のレベルに切り替わった場合、ＰＭＯＳトランジスタ３９と、ＮＭＯＳトランジスタ３３，３４の並列回路とが「オン」になる。これにより、電源ＶＤＤ１から、ＰＭＯＳトランジスタ３９とＮＭＯＳトランジスタ３３，３４の並列回路とに電流が流れ始め、ノードＡＢ１は、飽和したテール電流Ｉｂｉａｓが流れるような一定の電位を維持することになる。

【0070】

信号ＢＩＡＳが「Ｈ」と「Ｌ」との間のレベルから「Ｈ」レベルに切り替わった場合、ＰＭＯＳトランジスタ３９と、ＮＭＯＳトランジスタ３３，３４の並列回路とが「オフ」になる。これにより、ＰＭＯＳトランジスタ３９と、ＮＭＯＳトランジスタ３３，３４の並列回路とに流れる電流は減少し、最終的にはゼロとなる。

【0071】

ＮＭＯＳトランジスタ１７のゲートとＮＭＯＳトランジスタ１８のゲートとの接続点はノードＮＧ０である。ＮＭＯＳトランジスタ３５は、ノードＯＴ１とノードＮＧ０との間に接続され、そのゲートは信号ＳＡＥ１を受ける。ＮＭＯＳトランジスタ３６は、ノードＮＧ０とノードＡＢ１との間に接続され、そのゲートは、信号ＳＡＥ１がインバータ２５によって反転された信号を受ける。信号ＳＡＥ１が「Ｈ」レベルになると、ＮＭＯＳトランジスタ３５は「オン」になり、ＮＭＯＳトランジスタ３６は「オフ」になるので、ノードＮＧ０とノードＯＴ１とが接続される。これにより、ＮチャネルのペアトランジスタであるＮＭＯＳトランジスタ１７，１８は、カレントミラー回路を形成する。

【0072】

一方、信号ＳＡＥ１が「Ｌ」レベルになると、ＮＭＯＳトランジスタ３５は「オフ」になり、ＮＭＯＳトランジスタ３６は「オン」になるので、ノードＮＧ０とノードＡＢ１とが接続される。これにより、ＮＭＯＳトランジスタ１７，１８は、ＮＭＯＳトランジスタ３３，３４の並列回路とともにカレントミラー回路を構成する。

【0073】

このように、ＮＭＯＳトランジスタ３５，３６、およびインバータ２５は、負荷素子対であるＮＭＯＳトランジスタ１７，１８のゲートの接続先を必要に応じて切り換えことにより、ＮＭＯＳトランジスタ１７，１８のカレントミラー回路の構成を切り換える負荷制御回路（本願における「負荷制御回路」の一例）を構成する。

【0074】

〈実施形態１によるセンスアンプの動作〉
実施形態１によるセンスアンプ８Ｂの動作について説明する。
図５は、実施形態１によるセンスアンプにおけるタイミングチャートである。

【0075】

実施形態１によるセンスアンプ８Ｂの動作は、オフセットキャンセル動作と、プリチャージ動作と、センス動作とに分けることができる。センス動作には、ディスチャージ動作の一部または全部が含まれる。センスアンプ８Ｂの動作期間は、オフセットキャンセル動作期間Ｐｈａｓｅ－ＯＣと、プリチャージ動作期間Ｐｈａｓｅ－ＰＣと、センス動作期間Ｐｈａｓｅ－ＳＡと、に分けることができる。ただし、オフセットキャンセル動作とプリチャージ動作とは、一部または全部が並行して行われる。そのため、オフセットキャンセル動作期間Ｐｈａｓｅ－ＯＣと、プリチャージ動作期間Ｐｈａｓｅ－ＰＣとは、一部または全部が重複する。

【0076】

また、センスアンプ８Ｂの状態は、スタンバイ状態と、オフセットキャンセル動作状態と、プリチャージ動作状態と、センス動作状態とに分けることができる。また、センスアンプ８Ｂの状態は、スタンバイ状態、オフセットキャンセル動作状態（プリチャージ動作状態）、センス動作状態、スタンバイ状態の順に切り替わる。これらの状態の切替えは、タイミングコントローラ（本願における「状態制御回路」の一例）６から出力される各信号の「Ｈ」「Ｌ」の切替えタイミングにより制御される。

【0077】

オフセットキャンセル動作は、センスアンプ８Ｂのセンス動作時にセンスアンプ８Ｂのオフセット電圧がキャンセルされるように、事前に準備をする動作である。具体的には、センスアンプ８Ｂのオフセット電圧をデータ入力経路ＤＩＮ１，ＤＩＮ２の入力電圧に換算した電圧が、電圧差としてキャパシタ１９，２０に蓄積されるように、キャパシタ１９，２０を充電する動作である。プリチャージ動作とは、センス動作を行う前の準備動作であり、データ入力経路ＤＩＮ１，ＤＩＮ２が所定の電圧になるように、これら経路に電荷を充電する動作である。また、センス動作とは、データ入力経路ＤＩＮ１，ＤＩＮ２に入力された微弱な信号を互いに比較してその差異を増幅し、アナログ回路で読出し可能なデータ値として出力する動作である。

【0078】

まず、オフセットキャンセル動作期間Ｐｈａｓｅ－ＯＣにおけるオフセットキャンセル動作について説明する。

【0079】

図５に示すように、時刻ｔ１は、オフセットキャンセル動作に入る前のスタンバイ状態の時間である。時刻ｔ１において、信号ＳＡＥＮ，信号ＯＣＥＮは、それぞれ「Ｈ」レベルにあり、信号ＳＡＥ１，信号ＳＡＥ２は、それぞれ「Ｌ」レベルにある。なお、信号ＢＩＡＳは、データ読出しを繰り返す期間中において、「Ｈ」と「Ｌ」との間のレベルを維持する。

【0080】

時刻ｔ１において、信号ＳＡＥＮは「Ｈ」レベルであるから、ＰＭＯＳトランジスタ１３，１４のゲートの電位は「Ｈ」レベルであり、ＰＭＯＳトランジスタ１３，１４は「オフ」である。ＰＭＯＳトランジスタ１３，１４が「オフ」であり導通しない場合、ＰＭＯＳトランジスタ１３，１４より下方の回路が切り離され、不要な電流消費を削減することができる。また、信号ＳＡＥＮは「Ｈ」レベルであるから、ＮＭＯＳトランジスタ３１，３２のゲートの電位は「Ｈ」レベルであり、ＮＭＯＳトランジスタ３１，３２は「オン」である。また、信号ＯＣＥＮは「Ｈ」レベルであるから、スイッチ２１，２２は「オフ」である。したがって、ノードＰＧ１，ＰＧ２の電位は、電源ＶＳＳの電位のレベルであり、初期化された状態にある。また、信号ＯＣＥＮは「Ｈ」レベルであるから、ＰＭＯＳトランジスタ１５，１６は「オフ」であり、データ入力経路ＤＩＮ１，ＤＩＮ２を電源ＶＤＤ２の電源電圧ＶＤＤにプリチャージする動作は行われない。

【0081】

ここでノードＰＧ１，ＰＧ２の電位は、電源ＶＳＳの電位のレベルに初期化されている。そのため、ＰＭＯＳトランジスタ１１，１２は「オン」しており、このあとのオフセットキャンセル動作に移行した際、ＰＭＯＳトランジスタ１１，１２を介した電流の流れを妨げない効果がある。

【0082】

時刻ｔ２において、信号ＳＡＥ１，信号ＳＡＥ２は、それぞれ「Ｌ」レベルを維持するが、信号ＳＡＥＮ，信号ＯＣＥＮは、それぞれ「Ｈ」レベルから「Ｌ」レベルに切り替わる。これにより、センスアンプ８Ｂは、オフセットキャンセル動作およびプリチャージ動作に入る。

【0083】

図６は、オフセットキャンセル動作を説明するための図である。なお、図６では、センスアンプ８Ｂの構成図上に、特徴的な電流の流れを破線の矢印で示している。時刻ｔ２において信号ＳＡＥＮは「Ｌ」レベルであるから、ＮＭＯＳトランジスタ３１，３２のゲートの電位は「Ｌ」レベルになり、ＮＭＯＳトランジスタ３１，３２は「オフ」になる。ＰＭＯＳトランジスタ１３，１４のゲートの電位は「Ｌ」レベルになり、ＰＭＯＳトランジスタ１３，１４は「オン」になる。信号ＳＡＥ１は「Ｌ」レベルであるから、ＮＭＯＳトランジスタ３５は、そのゲートの電位が「Ｌ」レベルであり、「オフ」となる。一方、ＮＭＯＳトランジスタ３６は、そのゲートの電位が「Ｈ」レベルであり、「オン」となる。つまり、ノードＮＧ０は、ノードＡＢ１と接続された状態になる。

【0084】

また、信号ＢＩＡＳは「Ｈ」と「Ｌ」との間のレベルであるから、ＰＭＯＳトランジスタ３９と、ＮＭＯＳトランジスタ３３，３４の並列回路とは「オン」となる。電源ＶＤＤ１から電流が流れ始めて、時刻ｔＡの時点で、ノードＡＢ１すなわちノードＮＧ０は、飽和した電流Ｉｂｉａｓが流れるような一定の電位を維持することになる。

【0085】

さらに、信号ＯＣＥＮは「Ｌ」レベルであるから、スイッチ２１，２２は「オン」となる。すなわち、ＰＭＯＳトランジスタ１１，１２の共通のソース源であるノードＣＯＭからＰＭＯＳトランジスタ１１、スイッチ２１を経由してノードＰＧ１に電流が流れ、キャパシタ１９が充電される。また、ノードＣＯＭからＰＭＯＳトランジスタ１２、スイッチ２２を経由してノードＰＧ２に電流が流れ、キャパシタ２０が充電される。

【0086】

上記の如くキャパシタ１９，２０が充電されると、キャパシタ１９，２０は、センスアンプ８Ｂのオフセット電圧を入力電圧に換算した電圧Ｖｏｓが、キャパシタ１９の端子間電圧とキャパシタ２０の端子間電圧との差圧として現れるように充電される。その際、ノードＣＯＭへの電流供給のパスは、電源ＶＤＤ１からＰＭＯＳトランジスタ３７を通るパスだけでなく、電源ＶＤＤ３からＰＭＯＳトランジスタ３８を通るパスも加わる。よって、キャパシタ１９，２０への充電電流は大きくなり、より高速に充電が行われ、オフセットキャンセルに要するオフセットキャンセル時間ｔＯＣの短縮化が可能になる。

【0087】

またこの際、ノードＰＧ１，ＰＧ２の電位は、電源ＶＳＳの電位のレベルに初期化されている。そのため、このあとのオフセットキャンセル動作に移行した際、ＰＭＯＳトランジスタ１１，１２を介した電流の流れを妨げない効果がある。つまり、この動作は、オフセットキャンセル時間ｔＯＣのさらなる短縮化に貢献する。

【0088】

また、ＮＭＯＳトランジスタ１７，１８は、ＮＭＯＳトランジスタ３３，３４の並列回路とともにカレントミラー回路を構成する。この構成は、オフセットキャンセル動作期間の後のセンス動作期間におけるＮＭＯＳトランジスタ１７，１８の動作点を合わせる働きがある。また、ＮＭＯＳトランジスタ１７，１８に流れる電流の総和は、電源ＶＤＤ１からのテール電流Ｉｂｉａｓと同等（例えば、Ｉｂｉａｓの５０％～１５０％）になるように設定する。

【0089】

このような設定とすることにより、時刻ｔ３のオフセットキャンセル動作完了状態時にＰＭＯＳトランジスタ１１，１２に流れる電流と、センス動作状態時にＰＭＯＳトランジスタ１１，１２に流れる電流とを同等に制御することができる。オフセットキャンセル動作完了状態時にＰＭＯＳトランジスタ１１，１２に流れる電流と、センス動作状態時にＰＭＯＳトランジスタ１１，１２に流れる電流とを同等に制御することにより、オフセットキャンセルを高精度に行うことが可能になる。

【0090】

なお、このカレントミラーにおけるミラー比は、ＮＭＯＳトランジスタ１７，１８に、テール電流Ｉｂｉａｓの５０％の電流がそれぞれ流れるように設定される。本実施形態では、ＮＭＯＳトランジスタ１７，１８に、テール電流Ｉｂｉａｓの５０％の電流がそれぞれ流れるように、これらペアトランジスタのトランジスタサイズがそれぞれ設定される。

【0091】

図７は、プリチャージ動作を説明するための図である。なお、図７では、センスアンプ８Ｂの構成図上に、特徴的な電流の流れを破線の矢印で示している。

【0092】

ＰＭＯＳトランジスタ１５，１６は、「オン」となり、電源ＶＤＤ１からデータ入力経路ＤＩＮ１，ＤＩＮ２にプリチャージが行われ、データ入力経路ＤＩＮ１，ＤＩＮ２の電位は、時刻ｔ２から徐々に上昇し、プリチャージ時間ｔＰＣ経過後である時刻ｔ３に、電源ＶＤＤ２の電源電圧ＶＤＤに到達する。

【0093】

したがって、オフセットキャンセル動作期間において、オフセットキャンセル動作だけでなく、並行して、データ入力経路ＤＩＮ１，ＤＩＮ２のプリチャージ動作と、センス動作期間でのＮＭＯＳトランジスタ１７，１８の動作点を合わせる動作も行われる。また、オフセットキャンセル動作によるキャパシタ１９，２０に流れる電流は、キャパシタ１９，２０を介して、データ入力経路ＤＩＮ１，ＤＩＮ２にも流れる。そのため、オフセットキャンセル動作は、プリチャージ動作をサポートすることになり、プリチャージに要するプリチャージ時間ｔＰＣはさらに短縮化される。このように、センスアンプ８Ｂによれば、非常に効率的な動作が行われる。

【0094】

次に、センス動作期間Ｐｈａｓｅ－ＳＡにおけるセンス動作について説明する。図５に示すように、時刻ｔ４において、信号ＯＣＥＮ，信号ＳＡＥ１は、それぞれ「Ｌ」レベルから「Ｈ」レベルに切り替わり、信号ＳＡＥＮ，信号ＳＡＥ２は、それぞれ「Ｌ」レベルを維持し、信号ＢＩＡＳは「Ｈ」と「Ｌ」との間のレベルを維持する。これら信号のレベルにより、センスアンプ８Ｂは、オフセットキャンセル動作からセンス動作に切り替わる。

【0095】

なお、時刻ｔ４のタイミングは、時刻ｔ２から、データ入力経路ＤＩＮ１（ビット線ＢＬ），ＤＩＮ２（参照信号線ＲＥＦ）へのプリチャージが完了するのに要するプリチャージ時間ｔＰＣが経過した時刻に設定される。また、オフセットキャンセルに要する時間、すなわちキャパシタ１９，２０の充電が完了するまでに要するオフセットキャンセル時間ｔＯＣは、ＰＭＯＳトランジスタ３８を介したパスによる電流量を調整することにより、プリチャージに要するプリチャージ時間ｔＰＣ以下に小さくすること（ｔＯＣ≦ｔＰＣ）が可能である。そのため、オフセットキャンセル動作を開始してからセンス動作に入るまでの時間は、プリチャージ時間ｔＰＣが支配的となる。

【0096】

図８は、センス動作を説明するための図である。なお、図８では、センスアンプ８Ｂの構成図上に、活性化されている素子にはマル印（○）を、不活性化されている素子にはバツ印（×）を付加し、特徴的な電流の流れを破線の矢印で示している。

【0097】

時刻ｔ４（時刻ｔ５）において、信号ＯＣＥＮが「Ｈ」レベルになることで、図８に示すように、ＰＭＯＳトランジスタ１５，１６が「オフ」になり、電源ＶＤＤ２からデータ入力経路ＤＩＮ１，ＤＩＮ２へのパスが遮断される。また、ＰＭＯＳトランジスタ３８が「オフ」になり、電源ＶＤＤ３から電流供給源であるノードＣＯＭへのパスが遮断される。これにより、電流源ＣＳとなるノードＣＯＭへの電流供給は、電源ＶＤＤ１からＰＭＯＳトランジスタ３７を通るテール電流源ＴＣＳによるテール電流Ｉｂｉａｓのみとなる。また、スイッチ２１，２２も「オフ」になる。このような接続構成により、電源ＶＤＤ３からキャパシタ１９，２０に電荷が充電される経路が遮断される。

【0098】

また、信号ＳＡＥ１が「Ｈ」レベルになることで、ＮＭＯＳトランジスタ３５が「オン」になり、ＮＭＯＳトランジスタ３６が「オフ」になるので、Ｎチャネル側のペアトランジスタであるＮＭＯＳトランジスタ１７，１８は、ノードＯＴ１をゲート電位とするカレントミラー構成を形成する。上記の接続構成により、センスアンプ８Ｂは、差動型センスアンプであるセンスアンプ８Ａと同等の回路構成となる。このような接続構成により、既にオフセットキャンセル動作期間Ｐｈａｓｅ－ＯＣでの電圧Ｖｏｓが付加されている状態でのセンス動作が可能になる。つまり、センスアンプ８Ｂでは、オフセットキャンセル効果を確保しつつ、高精度なセンス動作が可能になる。

【0099】

センス動作が始まると、データ入力経路ＤＩＮ１，ＤＩＮ２にプリチャージされた電荷は、読み出しデータに応じて徐々にディスチャージされ、データ入力経路ＤＩＮ１，ＤＩＮ２の電位は、それとともに低下していく。また、ノードＰＧ１，ＰＧ２の電位もキャパシタ１９，２０とのカップリング影響により低下する。

【0100】

図５に示すように、時刻ｔ６は、時刻ｔ４からデータ入力経路ＤＩＮ１，ＤＩＮ２のディスチャージ時間ｔＤＣの経過後の時間である。時刻ｔ６では、信号ＳＡＥ２が「Ｌ」レベルから「Ｈ」レベルに切り替わり、信号ＳＡＥＮ，信号ＢＩＡＳは「Ｌ」レベルを維持し、信号ＯＣＥＮ，信号ＳＡＥ１は「Ｈ」レベルを維持する。このような信号のレベルにより、差動アンプ２３のイネーブル端子は「Ｌ」レベルになり、差動アンプ２３は活性化される。その結果、差動アンプ２３は、データ入力経路ＤＩＮ１，ＤＩＮ２の電位差を差動増幅して得られた電圧を出力端子ＯＵＴに出力する。すなわち、差動アンプ２３の出力端子ＯＵＴには、選択されたアドレスのメモリのデータに対応する電位が現れる。

【0101】

時刻ｔ７は、時刻ｔ６から、差動アンプ２３の出力が安定するまでに必要と考えられる時間が経過した時刻に設定される。時刻ｔ７では、信号ＳＡＥＮ，信号ＢＩＡＳは「Ｌ」レベルから「Ｈ」レベルに切り替わり、信号ＯＣＥＮは「Ｈ」レベルを維持し、信号ＳＡＥ１，信号ＳＡＥ２は、「Ｈ」レベルから「Ｌ」レベルに切り替わる。これにより、センス動作は終了する。差動アンプ２３の出力端子ＯＵＴには、選択されたアドレスのメモリセルのデータに対応する電位が確定して現れている。その後は、差動アンプ２３の出力端子ＯＵＴに接続されたデバイスにおいて、データ読出しが行われる。センスアンプ８Ａは、時刻ｔ７以降、再びスタンバイ状態となり、次のデータの読出し動作に備える。

【0102】

【0103】

このようなセンスアンプ８Ｂによれば、キャパシタ１９，２０には、センスアンプ８Ａのオフセット電圧が入力電圧に換算された電圧Ｖｏｓが差圧として現れるように、電流供給源であるノードＣＯＭから電流が流れて充電される。このとき、ノードＣＯＭには、電源ＶＤＤ１からのパスだけでなく、電源ＶＤＤ３からのパスからも電流が供給される。すなわち、ノードＣＯＭからキャパシタ１９，２０へ供給可能な電流量が、電源ＶＤＤ１の供給可能なテール電流Ｉｂｉａｓより大きくすることができる。このような供給電流の増加により、キャパシタ１９，２０をより高速に充電することができ、オフセットキャンセル時間ｔＯＣを大幅に短縮することが可能になる。なお、電源ＶＤＤ３の供給可能な電流量は、電源ＶＤＤ１の供給可能な電流より大きい方が好ましい。

【0104】

データ入力経路ＤＩＮ１，ＤＩＮ２にプリチャージされた電荷は、読み出しデータに応じて徐々にディスチャージされ、データ入力経路ＤＩＮ１，ＤＩＮ２の電位は、それとともに低下していく。また、ノードＰＧ１，ＰＧ２の電位もキャパシタ１９，２０とのカップリングの影響により低下する。

【0105】

【0106】

このように、実施形態１によるセンスアンプ８Ｂは、オフセットキャンセル機構により、センスアンプのオフセット電圧による影響を抑制しつつ、オフセットキャンセル時間ｔＯＣの短縮化、さらにはプリチャージ時間ｔＰＣの短縮化が可能になり、データ読出しの高速化を図ることができる。

【0107】

（実施形態２）
実施形態２によるセンスアンプについて説明する。実施形態２によるセンスアンプは、実施形態１によるセンスアンプの改良例である。実施形態２によるセンスアンプは、オフセットキャンセル時間ｔＯＣがプリチャージ時間ｔＰＣより長くなる場合に好適な構成を有している。具体的には、実施形態２によるセンスアンプは、オフセットキャンセル動作完了前に、プリチャージ動作を停止させてディスチャージ動作を開始させ、センスアンプの全体的な動作時間の短縮化を実現できるように構成されている。

【0108】

〈実施形態２によるセンスアンプの構成〉
図９は、実施形態２によるセンスアンプの構成を示す図である。実施形態２によるセンスアンプは、本願における次の「差動増幅器」の一例である。

【0109】

【0110】

また、当該差動増幅器は、上記外部入力端子対に第５の電源（ＶＤＤ２）を接続させ、上記外部入力端子対を上記第５の電源の電位にプリチャージするプリチャージ回路（ＰＭＯＳトランジスタ１５，１６，４１～４４）を備え、上記プリチャージ回路によりプリチャージ動作が行われている（ＰＭＯＳトランジスタ１５，１６，４３，４４がオン、ＰＭＯＳトランジスタ４１，４２がオフ）期間に、上記オフセットキャンセル動作を行わせ（ＰＭＯＳトランジスタ３８、スイッチ２１，２２、ＮＭＯＳトランジスタ３６をオン、ＮＭＯＳトランジスタ３５をオフ）、上記オフセットキャンセル動作の期間中に、上記プリチャージ動作を停止（ＰＭＯＳトランジスタ４３，４４をオフ）させて上記外部入力端子対のディスチャージ動作を開始させ、上記ディスチャージ動作の開始後に、上記オフセットキャンセル動作を停止(ＰＭＯＳトランジスタ３８、スイッチ２１，２２、ＰＭＯＳトランジスタ１５，１６、ＮＭＯＳトランジスタ３６をオフ、ＰＭＯＳトランジスタ４１,４２、ＮＭＯＳトランジスタ３５をオン）させ、上記出力信号対に基づく出力の読出し動作の開始を可能にする、差動増幅器である。

【0111】

また、上記プリチャージ回路は、上記容量素子対と上記外部入力端子対との間に接続された第２のスイッチング素子対（ＰＭＯＳトランジスタ４１，４２）と、上記容量素子対と上記第２のスイッチング素子対との接続点対と上記第５の電源との間に接続された第３のスイッチング素子対（ＰＭＯＳトランジスタ１５，１６）と、上記第２のスイッチング素子対と上記外部入力端子対との接続点対と第６の電源との間に接続された第４のスイッチング素子対（ＰＭＯＳトランジスタ４３，４４）と、を備え、上記第２のスイッチング素子対が不活性化され、上記第３および第４のスイッチング素子対が活性化された状態から、上記第４のスイッチング素子対が不活性化された状態に移行させることにより、上記プリチャージ動作を停止させ、前記ディスチャージ動作を開始させる。

【0112】

図９に示すセンスアンプ８Ｃは、実施形態１によるセンスアンプ８Ｂと比較して、オフセットキャンセル動作の一部を、ディスチャージ動作と並行して行えるように構成されたセンスアンプである。このような構成により、ＰＭＯＳトランジスタ３７を通るパスからの電流Ｉｂｉａｓが大きくできず、オフセットキャンセルがプリチャージより遅く完了することが想定される場合であっても、センスアンプの動作時間全体の短縮化が図れる。センスアンプ８Ｃは、センスアンプ８Ｂと比較して、ＰＭＯＳトランジスタ４１～４４と、電源ＶＤＤ４（本願における「第６の電源」の一例）とをさらに含んでいる。

【0113】

ＰＭＯＳトランジスタ４１は、データ入力経路ＤＩＮ１とキャパシタ１９との間に接続されており、そのゲートは信号ＯＣＥＮの反転信号ＯＣＥを受ける。ＰＭＯＳトランジスタ４２は、データ入力経路ＤＩＮ２とキャパシタ２０との間に接続されており、そのゲートは信号ＯＣＥＮの反転信号ＯＣＥを受ける。ノードＮ１は、ＰＭＯＳトランジスタ１５とキャパシタ１９との接続点である。ノードＮ２は、ＰＭＯＳトランジスタ１６とキャパシタ２０との接続点である。ＰＭＯＳトランジスタ４３は、電源ＶＤＤ４とノードＤＩＮ１との間に接続されており、そのゲートは信号ＰＣＥＮを受ける。ＰＭＯＳトランジスタ４４は、電源ＶＤＤとノードＤＩＮ２との間に接続されており、そのゲートは信号ＰＣＥＮを受ける。

【0114】

信号ＯＣＥＮと信号ＰＣＥＮとがともに「Ｌ」レベルである場合、キャパシタ１９，２０への充電動作であるオフセットキャンセル動作と、ビット線ＢＬ側経路および参照信号線ＲＥＦ側経路のプリチャージ動作とが並行して行われる。

【0115】

プリチャージが完了すると考えられるタイミングで、信号ＯＣＥＮは「Ｌ」レベルを維持したまま、信号ＰＣＥＮを「Ｈ」レベルへ切り替える。すると、ＰＭＯＳトランジスタ４３，４４が「オフ」になり、プリチャージ動作は停止し、ビット線ＢＬ側経路および参照信号線ＲＥＦ側経路のディスチャージ動作が開始される。その後、オフセットキャンセルも完了したと考えられるタイミングで、信号ＯＣＥＮを「Ｈ」レベルに切り替える。これにより、ＰＭＯＳトランジスタ１５，１６も「オフ」し、オフセットキャンセル動作も停止する。

【0116】

〈実施形態２によるセンスアンプの動作〉
実施形態２によるセンスアンプ８Ｃの動作について説明する。

【0117】

図１０は、実施形態２によるセンスアンプにおけるタイミングチャートである。実施形態２によるセンスアンプ８Ｃの動作は、オフセットキャンセル動作と、プリチャージ動作と、センス動作とに分けることができる。センス動作には、ディスチャージ動作の一部または全部が含まれる。センスアンプ８Ｃの動作期間は、オフセットキャンセル動作期間Ｐｈａｓｅ－ＯＣと、プリチャージ動作期間Ｐｈａｓｅ－ＰＣと、センス動作期間Ｐｈａｓｅ－ＳＡと、に分けることができる。ただし、オフセットキャンセル動作とプリチャージ動作とは、一部または全部が並行して行われる。そのため、オフセットキャンセル動作期間Ｐｈａｓｅ－ＯＣと、プリチャージ動作期間Ｐｈａｓｅ－ＰＣとは、一部または全部が重複する。また、センスアンプ８Ｃの状態は、スタンバイ状態と、オフセットキャンセル動作状態と、プリチャージ動作状態と、センス動作状態とに分けることができる。

【0118】

オフセットキャンセル動作は、センスアンプ８Ｃのセンス動作時にセンスアンプ８Ｃのオフセット電圧がキャンセルされるように、事前に準備をする動作である。具体的には、センスアンプ８Ｃのオフセット電圧をデータ入力経路ＤＩＮ１，ＤＩＮ２の入力電圧に換算した電圧が、電圧差としてキャパシタ１９，２０に蓄積されるように、キャパシタ１９，２０を充電する動作である。プリチャージ動作とは、センス動作を行う前の準備動作であり、データ入力経路ＤＩＮ１，ＤＩＮ２が所定の電圧になるように、これら経路に電荷を充電する動作である。また、センス動作とは、データ入力経路ＤＩＮ１，ＤＩＮ２に入力された微弱な信号を互いに比較してその差異を増幅し、アナログ回路で読出し可能なデータ値として出力する動作である。

【0119】

まず、オフセットキャンセル動作期間Ｐｈａｓｅ－ＯＣにおけるオフセットキャンセル動作について説明する。

【0120】

図１０に示すように、時刻ｔ１において、信号ＳＡＥＮ，信号ＯＣＥＮ，信号ＰＣＥＮは、それぞれ「Ｈ」レベルにあり、信号ＳＡＥ１，信号ＳＡＥ２は、それぞれ「Ｌ」レベルにある。なお、信号ＢＩＡＳは、データ読出しを繰り返す期間中において、「Ｈ」と「Ｌ」との間のレベルを維持する。

【0121】

時刻ｔ１において、信号ＳＡＥＮは「Ｈ」レベルであるから、ＰＭＯＳトランジスタ１３，１４のゲートの電位は「Ｈ」レベルであり、ＰＭＯＳトランジスタ１３，１４は「オフ」である。これにより、ＰＭＯＳトランジスタ１３，１４より下方の回路が切り離され、不要な電流消費を削減することができる。

【0122】

また、信号ＳＡＥＮは「Ｈ」レベルであるから、ＮＭＯＳトランジスタ３１，３２のゲートの電位は「Ｈ」レベルであり、ＮＭＯＳトランジスタ３１，３２は「オン」である。また、信号ＯＣＥＮは「Ｈ」レベルであるから、スイッチ２１，２２は「オフ」である。したがって、ノードＰＧ１，ＰＧ２の電位は、電源ＶＳＳの電位のレベルであり、初期化された状態にある。

【0123】

また、信号ＯＣＥＮ、信号ＰＣＥＮは「Ｈ」レベルであるから、ＰＭＯＳトランジスタ１５，１６、４３，４４は「オフ」であり、データ入力経路ＤＩＮ１，ＤＩＮ２を電源ＶＤＤ２，ＶＤＤ４からプリチャージする動作は行われない。

【0124】

時刻ｔ２において、信号ＳＡＥ１，信号ＳＡＥ２は、それぞれ「Ｌ」レベルを維持するが、信号ＳＡＥＮ，信号ＯＣＥＮ，信号ＰＣＥＮは、それぞれ「Ｈ」レベルから「Ｌ」レベルに切り替わる。これにより、センスアンプ８Ｃは、オフセットキャンセル動作およびプリチャージ動作に入る。

【0125】

時刻ｔ２において、信号ＳＡＥＮは「Ｌ」レベルであるから、ＮＭＯＳトランジスタ３１，３２のゲートの電位は「Ｌ」レベルになり、ＮＭＯＳトランジスタ３１，３２は「オフ」になる。ＰＭＯＳトランジスタ１３，１４のゲートの電位は「Ｌ」レベルになり、ＰＭＯＳトランジスタ１３，１４は「オン」になる。信号ＳＡＥ１は「Ｌ」レベルであるから、ＮＭＯＳトランジスタ３５は、そのゲートの電位が「Ｌ」レベルであり、「オフ」となる。一方、ＮＭＯＳトランジスタ３６は、そのゲートの電位が「Ｈ」レベルであり、「オン」となる。つまり、ノードＮＧ０は、ノードＡＢ１と接続された状態になる。

【0126】

また、信号ＢＩＡＳは「Ｈ」と「Ｌ」との間のレベルであるから、ＰＭＯＳトランジスタ３９と、ＮＭＯＳトランジスタ３３，３４の並列回路とは「オン」となり、電源ＶＤＤ１の経路から電流が流れ始めて徐々に増大し、最終的に飽和したテール電流Ｉｂｉａｓが流れる。それとともに、ノードＡＢ１すなわちノードＮＧ０は、電源ＶＤＤ１の電位から徐々に低下し、時刻ｔＡの時点で、ある一定の電位となり、その後その電位を維持する。

【0127】

さらに、信号ＯＣＥＮ，信号ＰＣＥＮは、それぞれ「Ｌ」レベルであるから、スイッチ２１，２２は「オン」となる。すなわち、ＰＭＯＳトランジスタ１１，１２の共通のソース源であるノードＣＯＭからＰＭＯＳトランジスタ１１、スイッチ２１を経由してノードＰＧ１に電流が流れ、キャパシタ１９が充電される。また、ノードＣＯＭからＰＭＯＳトランジスタ１２、スイッチ２２を経由してノードＰＧ２に電流が流れ、キャパシタ２０が充電される。

【0128】

これにより、キャパシタ１９，２０は、センスアンプ８Ｃのオフセット電圧を入力電圧に換算した電圧Ｖｏｓが、キャパシタ１９の端子間電圧とキャパシタ２０の端子間電圧との差圧として現れるように充電される。その際、電流源ＣＳとなるノードＣＯＭへの電流供給のパスは、電源ＶＤＤ１からＰＭＯＳトランジスタ３７を通るパスだけでなく、電源ＶＤＤ３からＰＭＯＳトランジスタ３８を通るパスも加わる。よって、キャパシタ１９，２０への充電電流は大きくなり、より高速に充電が行われ、オフセットキャンセルに要するオフセットキャンセル時間ｔＯＣの短縮化が可能になる。

【0129】

また、ＮＭＯＳトランジスタ１７，１８は、ＮＭＯＳトランジスタ３３，３４の並列回路とともにカレントミラー回路を構成成する。これは、オフセットキャンセル動作期間の後のセンス動作期間におけるＮＭＯＳトランジスタ１７，１８の動作点を合わせる働きがある。

【0130】

また、ＮＭＯＳトランジスタ１７，１８に流れる電流の総和は、電源ＶＤＤ１からのテール電流源ＴＣＳによるテール電流Ｉｂｉａｓと同程度、例えば、Ｉｂｉａｓの５０％～１５０％になるように設定する。ＮＭＯＳトランジスタ１７，１８に流れる電流の総和は、より好適には、テール電流Ｉｂｉａｓ×１００％に設定される場合である。これにより、ＰＭＯＳトランジスタ１１，１２に流れる電流を、オフセットキャンセル動作状態時とセンス動作状態時とで同程度に制御することができ、オフセットキャンセルを高精度に行うことが可能になる。

【0131】

なお、このカレントミラーにおけるミラー比は、ＮＭＯＳトランジスタ１７，１８に、テール電流Ｉｂｉａｓの５０％の電流がそれぞれ流れるように設定されるとよい。本実施形態では、ＮＭＯＳトランジスタ１７，１８に、テール電流Ｉｂｉａｓの５０％の電流がそれぞれ流れるように、これらペアトランジスタのトランジスタサイズがそれぞれ設定される。

【0132】

信号ＯＣＥＮ，信号ＰＣＥＮは「Ｌ」レベルであるから、ＰＭＯＳトランジスタ１５，１６，４３，４４は「オン」となり、ＰＭＯＳトランジスタ４１，４２は「オフ」となる。これにより、電源ＶＤＤ２，ＶＤＤ４からデータ入力経路ＤＩＮ１，ＤＩＮ２にプリチャージが行われ、データ入力経路ＤＩＮ１，ＤＩＮ２の電位は、時刻ｔ２から徐々に上昇し、プリチャージ時間ｔＰＣ経過後の時刻ｔ３に電源電圧ＶＤＤに到達する。

【0133】

また、オフセットキャンセル動作期間において、オフセットキャンセル動作だけでなく、並行して、データ入力経路ＤＩＮ１，ＤＩＮ２のプリチャージ動作と、センス動作期間でのＮＭＯＳトランジスタ１７，１８の動作点を合わせる動作も行われる。

【0134】

ところで、本実施形態では、オフセットキャンセル動作に用いる電源ＶＤＤ１，ＶＤＤ３からの供給可能な電流が充分に大きくできない場合を想定している。この場合、オフセットキャンセル動作が完了するまでに要する時間の短縮化に制限が掛かる。そのため、図１０に示すように、プリチャージ動作が完了する時刻ｔ４よりも、オフセットキャンセル動作（キャパシタ１９，２０の充電）が完了する時刻ｔ３の方が遅くなることが想定される。

【0135】

そこで、プリチャージ動作が完了すると考えられる時刻ｔ４において、信号ＰＣＥＮを「Ｌ」から「Ｈ」レベルに切り替える。信号ＰＣＥＮが「Ｈ」レベルになると、ＰＭＯＳトランジスタ４３，４４が「オフ」となる。すなわち、キャパシタ１９，２０からデータ入力経路ＤＩＮ１，ＤＩＮ２への経路が遮断された状態で、データ入力経路ＤＩＮ１，ＤＩＮ２へのプリチャージ動作が停止する。

【0136】

しかしながら、信号ＯＣＥＮは「Ｌ」レベルのままなので、キャパシタ１９，２０の入力端子であるノードＮ１，Ｎ２の電位は、電源ＶＤＤ２の電源電圧ＶＤＤに維持される。また、ＰＭＯＳトランジスタ３８も「オン」している。これにより、電源ＶＤＤ１，ＶＤＤ３からキャパシタ１９，２０に充電電流が流れ、オフセットキャンセル動作は継続される。一方、データ入力経路ＤＩＮ１，ＤＩＮ２については、プリチャージ動作が停止してからディスチャージ動作が開始される。つまり、プリチャージ動作の期間を短縮化するとともに、オフセットキャンセル動作が完了する前にディスチャージ動作を開始させる。すなわち、オフセットキャンセル動作の完了を待たず、ディスチャージ動作をオフセットキャンセル動作と並行して行う。

【0137】

このような動作により、電源ＶＤＤ１または電源ＶＤＤ３からの供給可能な電流が充分に取れず、オフセットキャンセル動作に要する時間の十分な短縮化が難しい場合であっても、センスアンプ８Ｃの全体的な動作時間の短縮化が可能になる。

【0138】

時刻ｔ５は、時刻ｔ３から一定時間経過後の時刻として設定される。時刻ｔ５において、信号ＯＣＥＮは「Ｈ」レベルになり、ＰＭＯＳトランジスタ１５，１６が「オフ」になり、ＰＭＯＳトランジスタ４１，４２は「オン」になり、スイッチ２１，２２は「オフ」になる。また、時刻ｔ５において、信号ＳＡＥ１は「Ｌ」から「Ｈ」レベルになり、ＮＭＯＳトランジスタ３５は「オン」になり、ＮＭＯＳトランジスタ３６は「オフ」になる。これにより、負荷素子対であるＮＭＯＳトランジスタ１７，１８は、ゲートが互いに接続されて、カレントミラー回路を構成する。また、ＮＭＯＳトランジスタ１７，１８のゲートは、ノードＡＢ１から切り離される。この接続状態が形成されると、センスアンプ８Ｃの動作状態はセンス動作状態となり、センス動作を開始する。

【0139】

なお、これ以降のセンス動作期間Ｐｈａｓｅ－ＳＡにおけるセンス動作ついては、センスアンプ８Ｂと同様であるため、説明を省略する。

【0140】

このようなセンスアンプ８Ｃによれば、キャパシタ１９，２０には、センスアンプ８Ｃのオフセット電圧が入力電圧に換算された電圧Ｖｏｓが差圧として現れるように、電流供給源であるノードＣＯＭから電流が流れて充電される。このとき、ノードＣＯＭには、電源ＶＤＤ１からのパスだけでなく、電源ＶＤＤ３からのパスからも電流が供給される。すなわち、ノードＣＯＭからキャパシタ１９，２０へ供給可能な電流量が、電源ＶＤＤ１の供給可能な電流より大きくすることができる。

【0141】

これにより、キャパシタ１９，２０をより高速に充電することができ、オフセットキャンセル時間ｔＯＣを大幅に短縮することが可能になる。なお、電源ＶＤＤ３の供給可能な電流量は、電源ＶＤＤ１の供給可能な電流より大きい方が好ましい。

【0142】

また、データ入力経路ＤＩＮ１，ＤＩＮ２にプリチャージされた電荷は、読み出しデータに応じて徐々にディスチャージされ、データ入力経路ＤＩＮ１，ＤＩＮ２の電位は、それとともに低下していく。ノードＰＧ１，ＰＧ２の電位もキャパシタ１９，２０とのカップリングの影響により低下する。

【0143】

【0144】

また、オフセットキャンセル時間ｔＯＣがプリチャージ時間ｔＰＣより長くなる場合であっても、オフセットキャンセル動作を待つことなくディスチャージ動作を開始させることができ、センスアンプ８Ｃの全体的な動作時間の短縮化を実現できる。

【0145】

このように、実施形態２によるセンスアンプ８Ｃは、オフセットキャンセル機構により、センスアンプのオフセット電圧による影響を抑制しつつ、オフセットキャンセル時間ｔＯＣの短縮化、さらにはプリチャージ時間ｔＰＣの短縮化が可能になり、データ読出しの高速化を図ることができる。

【0146】

（実施形態３）
実施形態３によるセンスアンプについて説明する。実施形態３によるセンスアンプは、上記の２実施形態のセンスアンプと比較してさらに改良された例である。

【0147】

〈実施形態３によるセンスアンプの構成および動作〉
図１１は、実施形態３によるセンスアンプの構成を示す図である。なお、図１１は、一例として、実施形態１に実施形態３の改良技術を適用した例である。

【0148】

図１１に示すように、キャパシタ１９，２０は、データ入力経路ＤＩＮ１－ノードＰＧ１間、データ入力経路ＤＩＮ２－ノードＰＧ２間でのデカップリングとしても機能する。そのため、データ入力経路ＤＩＮ１，ＤＩＮ２のプリチャージに用いる電源と、センス動作を行う回路の電源とで、異なる電圧を用いることが可能になる。

【0149】

そこで、図１１に示すように、実施形態３によるセンスアンプ８Ｄは、上記の各基準技術～実施形態２によるセンスアンプ８Ａ～８Ｃと比較して、データ入力経路ＤＩＮ１，ＤＩＮ２のプリチャージに用いる電源を、電源電圧がＶＤＤ２より高い電源ＶＣＣ１（本願における「第４の電源」の一例）に変更した構成を有する。例えば、電源ＶＤＤ２の電源電圧は１［Ｖ］であり、電源ＶＣＣ１の電源電圧は、１．５［Ｖ］である。

【0150】

上記構成のセンスアンプ８Ｄによれば、プリチャージに用いる電源を、より高い電圧の電源とすることで、データ入力経路ＤＩＮ１，ＤＩＮ２をプリチャージする際の電流を増大させることができ、プリチャージ時間ｔＰＣをさらに短縮できる。

【0151】

〈ディスチャージ時間とセンスアンプの入力電圧差との関係〉
図１２は、ディスチャージ時間とセンスアンプ入力電圧差との関係を示す図である。図１２では、横軸はデータ入力経路ＤＩＮ１，ＤＩＮ２のディスチャージ時間ｔＤＣを示しており、縦軸はセンスアンプの入力電圧差を示している。

【0152】

また次式（１）は、データ入力経路ＤＩＮ１，ＤＩＮ２のディスチャージ時間ｔＤＣを算出する計算式である。

【0153】

ｔＤＣ＝（Ｃ／ΔＩ０）×（ΔＶ０＋Ｖｏｓ） …（１）
ΔＶ０：センス動作に必要な最小入力差分電圧（Ｖｏｓ＝０Ｖの場合）
Ｖｏｓ：センスアンプ固有のオフセット電圧（入力電圧に換算した電圧）
Ｃ：ビット線などのディスチャージの際の寄生容量
ΔＩ０：メモリセル電流Ｉｃｅｌｌと参照電流Ｉｒｅｆとの差電流

【0154】

図１２および上記式から理解されるように、電圧Ｖｏｓが電圧Ｖｏｓ（ａ）である場合には、センス動作に必要なセンスアンプの入力電圧差（データ入力経路ＤＩＮ１，ＤＩＮ２の電圧差）は、ΔＶ０＋ΔＶｏｓ（ａ）となる。そして、センスアンプの入力電圧差が、ΔＶ０＋ΔＶｏｓ（ａ）になるために必要なディスチャージ時間ｔＤＣ（ａ）は、（Ｃ／ΔＩ０）×（ΔＶ０＋Ｖｏｓ（ａ））となる。一方、電圧Ｖｏｓが、電圧Ｖｏｓ（ａ）より小さい電圧Ｖｏｓ（ｂ）である場合には、センス動作に必要なセンスアンプの入力電圧差（データ入力経路ＤＩＮ１，ＤＩＮ２の電圧差）は、ΔＶ０＋ΔＶｏｓ（ｂ）となる。そして、センスアンプの入力電圧差が、ΔＶ０＋ΔＶｏｓ（ｂ）になるために必要なディスチャージ時間ｔＤＣ（ｂ）は、（Ｃ／ΔＩ０）×（ΔＶ０＋Ｖｏｓ（ｂ））となる。

【0155】

上記より、電圧Ｖｏｓが小さいほど、センス動作に必要となるディスチャージ時間ｔＤＣは短くできる。すなわち、オフセットキャンセルの精度が向上し、オフセット改善量が大きくなると、メモリセル電流Ｉｃｅｌｌによるディスチャージ時間ｔＤＣが短縮化され、ディスチャージ時間ｔＤＣの改善量が大きくなることが分かる。

【0156】

〈各実施形態によるセンスアンプの動作時間短縮化の効果〉
実施形態１，２のセンスアンプ８Ｂ，８Ｃは、オフセットキャンセル機構を有しているだけでなく、オフセットキャンセルのためにキャパシタ１９，２０に供給可能な電流量を増大させる機構を有している。そのため、センスアンプ８Ｂ，８Ｃは、ディスチャージ時間ｔＤＣの短縮化が可能になることに加え、センスアンプ８Ａと比較して、オフセットキャンセル時間ｔＯＣの短縮化が可能になる。

【0157】

また、実施形態１，２のセンスアンプ８Ｂ，８Ｃでは、プリチャージ動作とオフセットキャンセル動作とが並行して行われ、かつ、オフセットキャンセル動作におけるキャパシタへの充電に、より大きな電流が供給される。そのため、センスアンプ８Ｂ，８Ｃでは、データ入力経路ＤＩＮ１，ＤＩＮ２のプリチャージのために供給される電流のパスは、ＰＭＯＳトランジスタ１５，１６を通るパスだけでなく、キャパシタ１９，２０を介したパスも加えられ、プリチャージ時間ｔＰＣの更なる短縮化が可能になる。

【0158】

また、実施形態３のセンスアンプ８Ｄでは、データ入力経路ＤＩＮ１，ＤＩＮ２のプリチャージに用いる電源を、電源電圧が電圧ＶＤＤより大きい電圧ＶＣＣである電源ＶＣＣ１とする構成を有している。そのため、センスアンプ８Ｄでは、プリチャージ動作において流れる電流量をさらに増大させることができ、プリチャージ時間ｔＰＣのさらなる短縮化が可能になる。

【0159】

〈基準技術および各実施形態によるセンスアンプの全体的な動作時間〉
図１３は、センスアンプの動作時間を示す図である。図１３に示す棒グラフは、横軸にセンスアンプの動作に掛かる動作時間を示しており、縦軸にセンスアンプの種類を示している。センスアンプの動作時間は、プリチャージ時間ｔＰＣ、オフセットキャンセル時間ｔＯＣ、ディスチャージ時間ｔＤＣを含んでおり、並行して行うことができる動作に対応する時間を表すブロック（枠）は、縦に並列に記載されている。

【0160】

図１３において、上から１段目のグラフは、オフセットキャンセル機能がないセンスアンプの場合に対応している。上から２番目のグラフは、基準技術によるオフセットキャンセル機構付きのセンスアンプ８Ａの場合に対応している。上から３段目のグラフは、実施形態１によるセンスアンプの場合に対応している。また、上から４段目のグラフは、実施形態２によるセンスアンプの場合に対応している。

【0161】

オフセットキャンセル機構がないセンスアンプの場合、オフセット電圧の影響を抑制することができず、上述したようにディスチャージ時間ｔＤＣは比較的長くなる。

【0162】

次に、基準技術によるセンスアンプ８Ａの場合、オフセットキャンセル機構を有するため、オフセット電圧の影響を抑制することができ、ディスチャージ時間ｔＤＣは短縮化される。一方、キャパシタ１９，２０に充電する電流が、電源ＶＤＤ１からのテール電流Ｉｂｉａｓに制限されるため、オフセットキャンセル時間ｔＯＣが、プリチャージ時間ｔＰＣより相対的に長くなる。そのため、センスアンプの全体的な動作時間は、さらなる短縮化の余地がある。

【0163】

次いで、実施形態１によるセンスアンプ８Ｂの場合、オフセットキャンセル機構を有するため、センスアンプ８Ａと同様に、ディスチャージ時間ｔＤＣは短縮化される。また、キャパシタ１９，２０に充電する電流が、電源ＶＤＤ１からのテール電流Ｉｂｉａｓだけでなく、電源ＶＤＤ３からの電流も加わるため、オフセットキャンセル時間ｔＯＣが短縮化され、プリチャージ時間ｔＰＣと同等またはそれより短くなる。そのため、センスアンプの全体的な動作時間は、大幅に短縮されている。

【0164】

次いで、実施形態２によるセンスアンプ８Ｃの場合、オフセットキャンセル機構を有するため、センスアンプ８Ａと同様に、ディスチャージ時間ｔＤＣは短縮化される。一方、キャパシタ１９，２０に充電する電流が、十分確保できない場合、プリチャージの電流をより大きくし、プリチャージ時間ｔＰＣを短縮化する。それとともに、ディスチャージ動作をオフセット動作完了前に開始させ、一部並行して実行することで、オフセットキャンセル時間ｔＯＣが長くなる分をカバーする。これにより、センスアンプの全体的な動作時間は、センスアンプ８Ｂの場合とほぼ同等とすることが可能になる。

【0165】

（実施形態４）
上記各センスアンプを備えた半導体装置もまた、本願の一実施形態である。具体的には、例えば、複数のメモリセル（メモリアレイ２のメモリセルＭＣｎｍ）と、複数の上記メモリセルの中から１つを選択する選択回路（アドレスデコーダ４）と、参照信号を生成して参照信号線（ＲＥＦ）に出力する参照信号生成器９と、上記差動増幅器（センスアンプ８Ａ～８Ｄ）のいずれか一つとを備え、上記差動増幅器の上記外部入力端子対（ＤＩＮ１，ＤＩＮ２）の一方の端子に、上記選択回路により選択された上記メモリセルのビット線（ＢＬ）が接続され、上記外部入力端子対の他方の端子に、上記参照信号線（ＲＥＦ）が接続される、半導体装置である。
（実施形態５）
センスアンプのオフセットキャンセル方法もまた、本願の一実施形態である。具体的には、例えば、センスアンプ（差動増幅器）の入力端子対のオフセット電圧をキャンセルするオフセットキャンセル方法であって、上記センスアンプ（差動増幅器）は、供給可能な電流が第１の電流である第１の電源に接続された電流源と、上記電流源に接続され、入力端子対に入力された信号を増幅して出力信号対を出力する能動素子対と、電源電圧が上記第１の電源とは異なる第２の電源に接続され、上記出力信号対を出力端子対に出力するための負荷素子対と、外部入力端子対と上記入力端子対との間に挿入される容量素子対と、を備え、上記出力端子対と上記入力端子対との間で対応する端子同士を短絡させることにより、上記入力端子対のオフセット電圧が入力電圧に換算された電圧を上記容量素子対に生じさせるように上記容量素子対を充電するオフセットキャンセル動作を行うステップと、上記オフセットキャンセル動作を行う際に、上記電流源の供給可能な電流を第１の電流よりも大きい第２の電流となるように制御するステップと、を備える、オフセットキャンセル方法である。

【0166】

以上、本発明の各種実施形態について説明したが、本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。また、上記した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。これらは全て本発明の範疇に属するものである。さらに文中や図中に含まれる数値等もあくまで一例であり、異なるものを用いても本発明の効果を損なうものではない。

【符号の説明】

【0167】

１…半導体記憶装置（半導体装置）
２…メモリアレイ（複数のメモリセル）
３…アンプブロック
４…アドレスデコーダ（選択回路）
５…ワード線ドライバ
６…タイミングコントローラ
７…カラムデコーダ
８，８Ａ，８Ｂ，８Ｃ，８Ｄ…センスアンプ（差動増幅器）
９…参照信号生成器
１１～１６，３７～３９，４１～４４…ＰＭＯＳトランジスタ
１７，１８，３１～３６…ＮＭＯＳトランジスタ
１９，２０…キャパシタ
２１，２２…スイッチ
２３…差動アンプ
２５…インバータ
ＰＧ１，ＰＧ２…入力端子対
ＤＩＮ１，ＤＩＮ２…データ入力経路
ＶＤＤ１…電源（第１の電源）
ＶＤＤ２…電源（第５の電源）
ＶＤＤ３…電源（第３の電源）
ＶＤＤ４…電源（第６の電源）
ＶＣＣ１…電源（第４の電源）
ＶＳＳ…電源（第２の電源）
ＢＬ…ビット線
ＲＥＦ…参照信号線

【図1】