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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-04-14
(45)【発行日】2025-04-22
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H10D 30/66 20250101AFI20250415BHJP
H01L 21/60 20060101ALI20250415BHJP
H10D 12/00 20250101ALI20250415BHJP
【ＦＩ】
H10D30/66 103Q
H01L21/60 301A
H10D12/00 101Z
H10D30/66 201A
【請求項の数】
11
(21)【出願番号】P 2020209222
(22)【出願日】2020-12-17
(65)【公開番号】P2021111780
(43)【公開日】2021-08-02
【審査請求日】2023-11-13
(31)【優先権主張番号】P 2020003198
(32)【優先日】2020-01-10
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100099759
【弁理士】
【氏名又は名称】青木 篤
(74)【代理人】
【識別番号】100123582
【弁理士】
【氏名又は名称】三橋 真二
(74)【代理人】
【識別番号】100114018
【弁理士】
【氏名又は名称】南山 知広
(74)【代理人】
【識別番号】100180806
【弁理士】
【氏名又は名称】三浦 剛
(74)【代理人】
【識別番号】100135976
【弁理士】
【氏名又は名称】宮本 哲夫
(72)【発明者】
【氏名】西村 武義
【審査官】西村 治郎
(56)【参考文献】
【文献】特開２０１２－１０９４５５（ＪＰ，Ａ）
【文献】特開２０１５－１８５５７０（ＪＰ，Ａ）
【文献】特開２０１９－１３５７６１（ＪＰ，Ａ）
【文献】特開２００４－０５５５８９（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｄ ３０／６６
Ｈ１０Ｄ １２／００
Ｈ０１Ｌ ２１／６０
(57)【特許請求の範囲】
【請求項1】
それぞれがゲート電極及びゲート酸化膜を含み且つ第１の方向に沿って配列される複数のトレンチ、並びに第１主面及び第２主面を有する表面電極層を備えた半導体素子であって、前記第１主面が表面として露出している半導体素子と、複数の第１接続部で前記第１主面と電気的に接続し、且つ、前記第１主面上に第１の方向に配置される第１ワイヤと、
第２接続部で前記第１主面と電気的に接続し、前記第１主面上に前記第１の方向に交差する第２の方向に配置される第２ワイヤと、を備え、
前記第２ワイヤの断面積と同じ断面積を有する円の直径である第２円換算直径は、前記第１ワイヤの断面積と同じ断面積を有する円の直径である第１円換算直径より大きい半導体装置。
【請求項2】
前記第１円換算直径は、前記表面電極層の厚さの４倍以上、５０倍以下である請求項１に記載の半導体装置。
【請求項3】
前記第１ワイヤと前記第２ワイヤとは接している請求項１又は２に記載の半導体装置。
【請求項4】
前記半導体素子は、オン抵抗Ｒｃを有し、前記第１ワイヤの前記第１接続部と前記第２ワイヤの前記第２接続部とは距離Ｓだけ離間しており、
前記第１ワイヤが前記第１主面と電気的に接続する前記第１接続部を距離Ｓで囲む領域の前記表面電極層の部分のシート抵抗Ｒｓと、オン抵抗Ｒｃとは、０≦Ｒｓ／Ｒｃ≦０．２の関係を満たす請求項１～３の何れか一項に記載の半導体装置。
【請求項5】
前記複数の第１接続部で前記第１主面のみと電気的に接続した複数の前記第１ワイヤを備え、一方が複数の前記第２接続部で前記第１主面と電気的に接続し、他方が外部端子に電気的に接続する複数の前記第２ワイヤを備える請求項１～４の何れか一項に記載の半導体装置。
【請求項6】
前記第１ワイヤは、前記表面電極層のシート抵抗よりも低いシート抵抗を有する請求項１～５の何れか一項に記載の半導体装置。
【請求項7】
それぞれがゲート電極及びゲート酸化膜を含み且つ第１の方向に沿って配列される複数のトレンチ、並びに第１主面及び第２主面を有する表面電極層を含み、且つ、前記第１主面が表面として露出している半導体素子を備えた半導体装置の製造方法であって、前記第１主面上に、複数の第１接続部で前記第１主面と電気的に接続するように、導電性を有する第１ワイヤを、第１の方向に伸びるように配置する第１工程と、
前記第１主面上に、第２接続部で前記第１主面と電気的に接続するように、導電性を有し、前記第１ワイヤよりも太い第２ワイヤを、前記第１の方向と交差する第２の方向に伸びるように配置する第２工程と、
を含む半導体装置の製造方法。
【請求項8】
前記第１工程後に前記第２工程を行う請求項７に記載の半導体装置の製造方法。
【請求項9】
前記第２工程は、前記第２ワイヤを、前記第１ワイヤと接するように、前記第１主面上に配置することを含む請求項７又は８に記載の半導体装置の製造方法。
【請求項10】
前記第１工程は、前記複数の第１接続部で前記第１主面のみに電気的に接続した前記第１ワイヤを複数形成し、前記第２工程は、一方が複数の前記第２接続部で前記第１主面と電気的に接続し、他方が外部端子に電気的に接続する前記第２ワイヤを複数形成する請求項７又は８に記載の半導体装置の製造方法。
【請求項11】
前記第１ワイヤは、前記表面電極層のシート抵抗よりも低いシート抵抗を有する請求項７～１０の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、半導体装置に搭載された半導体素子の表面電極層を流れる電流の経路の抵抗値を低減する技術が提案されている（例えば、特許文献１参照）。半導体素子の表面電極層を流れる電流の経路の抵抗値が小さい程、半導体装置の動作時の電力の損失を低減することができる。
【0003】
半導体装置は、半導体素子と、半導体素子の表面に配置される表面電極層と、表面電極層に接続して半導体素子を外部に電気的に接続するボンディングワイヤとを有する。そして、半導体装置のオン抵抗を構成する要素として、半導体素子の抵抗と、表面電極層の抵抗と、ボンディングワイヤの抵抗が挙げられる。
【0004】
半導体素子の抵抗を低減するために、微細化構造、トレンチゲート構造およびスーパジャンクション構造などが提案されている。これらを用いることにより、半導体素子の抵抗は、１／２以下に低減可能である。
【0005】
半導体素子の抵抗が低減することにより、表面電極層の抵抗、および、ボンディングワイヤの抵抗が相対的に大きくなっている。
【0006】
表面電極層の抵抗を低減する技術として、表面電極層の厚さを増大することがある。しかし、表面電極層の厚さは、半導体装置の仕様および製造工程の工程能力により制約を受けるので、表面電極層の厚さだけを増大することは困難である。
【0007】
また、ボンディングワイヤの抵抗を低減する技術として、ボンディングワイヤの数を増加すること、または、ボンディングワイヤの径を増加することがある。しかし、ボンディングワイヤの数を増加すること、または、ボンディングワイヤの径を増加することは、ボンディングワイヤが接続される回路基板の配線パターンまたはリードフレーム等の外部端子の構造を変更することが必要となる。さらに、ボンディングワイヤの数を増加すること、または、ボンディングワイヤの径を増加することは、半導体素子の面積を変更することも必要となる。
【先行技術文献】
【特許文献】
【0008】
【文献】特開２０１１－１８８４１号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
【0010】
半導体装置１００は、半導体素子１１０と、ボンディングワイヤ１３３と、ボンディングワイヤ１３６と、半導体素子１１０の裏面電極層がはんだ層、または銀ペースト等の導電性接着材を介して搭載された回路基板またはリードフレーム（図示せず）と、回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）を有する。
半導体素子１１０は、下面にドレイン電極層１１９（裏面電極層）と、上面にソース電極層１２０およびゲート電極層１２１とを有する。
半導体素子１１０は、ドレイン層１１１と、ドリフト層１１２と、ドリフト層１１２の上面からドレイン層１１１に向う方向を深さ方向とする複数のトレンチ１５０を有する。トレンチ１５０には、ゲート絶縁膜１１５と、トレンチ１５０の内部にゲート絶縁膜１１５を介して埋め込まれるゲート電極１１４が設けられる。隣り合うトレンチ１５０の間には、トレンチ１５０の底面より浅いｐベース領域１１３が設けられる。ｐベース領域１１３の表面層には、ソース領域１１６がゲート絶縁膜１１５を介してゲート電極１１４に接するように設けられる。また、隣り合うソース領域１１６の間には、ｐ＋＋コンタクト領域１１７が設けられる。
接続部１３４は、ボンディングワイヤ１３３がソース電極層１２０に接合している（接している）部分を示す。また、接続部１３７は、ボンディングワイヤ１３６がゲート電極層１２１に接合している（接している）部分を示す。ソース電極層１２０は、表面電極層に相当する。
ボンディングワイヤ１３３の一方は、接続部１３４において、ソース電極層１２０と電気的に接続する。ボンディングワイヤ１３３の他方は、半導体素子１１０が搭載される回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）に接合され、配線パターンまたはリードフレーム等の外部端子がソース電極層１２０と電気的に接続する。
ゲート電極層１２１は、配線層（図示せず）を介してゲート電極１１４と電気的に接続する。ゲート電極１１４およびゲート絶縁膜１１５の上部は層間絶縁膜１１８で覆われる。
ボンディングワイヤ１３６の一方は、接続部１３７において、ゲート電極層１２１と電気的に接続する。ボンディングワイヤ１３６の他方は、半導体素子１１０が搭載される回路基板の他の配線パターンまたはリードフレーム等の他の外部端子（図示せず）と接合され、回路基板の他の配線パターンまたはリードフレーム等の他の外部端子がゲート電極層１２１と電気的に接続する。
半導体素子１１０は、下面にドレイン電極層１１９（裏面電極層）と、上面にソース電極層１２０およびゲート電極層１２１とを有する。
半導体素子１１０は、ドレイン層１１１と、ドリフト層１１２と、ドリフト層１１２の上面からドレイン層１１１に向う方向を深さ方向とする複数のトレンチ１５０を有する。トレンチ１５０には、ゲート絶縁膜１１５と、トレンチ１５０の内部にゲート絶縁膜１１５を介して埋め込まれるゲート電極１１４が設けられる。隣り合うトレンチ１５０の間には、トレンチ１５０の底面より浅いｐベース領域１１３が設けられる。ｐベース領域１１３の表面層には、ソース領域１１６がゲート絶縁膜１１５を介してゲート電極１１４に接するように設けられる。また、隣り合うソース領域１１６の間には、ｐ＋＋コンタクト領域１１７が設けられる。
接続部１３４は、ボンディングワイヤ１３３がソース電極層１２０に接合している（接している）部分を示す。また、接続部１３７は、ボンディングワイヤ１３６がゲート電極層１２１に接合している（接している）部分を示す。ソース電極層１２０は、表面電極層に相当する。
ボンディングワイヤ１３３の一方は、接続部１３４において、ソース電極層１２０と電気的に接続する。ボンディングワイヤ１３３の他方は、半導体素子１１０が搭載される回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）に接合され、配線パターンまたはリードフレーム等の外部端子がソース電極層１２０と電気的に接続する。
ゲート電極層１２１は、配線層（図示せず）を介してゲート電極１１４と電気的に接続する。ゲート電極１１４およびゲート絶縁膜１１５の上部は層間絶縁膜１１８で覆われる。
ボンディングワイヤ１３６の一方は、接続部１３７において、ゲート電極層１２１と電気的に接続する。ボンディングワイヤ１３６の他方は、半導体素子１１０が搭載される回路基板の他の配線パターンまたはリードフレーム等の他の外部端子（図示せず）と接合され、回路基板の他の配線パターンまたはリードフレーム等の他の外部端子がゲート電極層１２１と電気的に接続する。
【0011】
半導体素子１１０は、複数のセルを有する。図２に示すＣ１、Ｃ２、Ｃ３、Ｃ４は、半導体素子１１０の一部のセルを示す。セルは、隣り合うトレンチ１５０の幅方向の中心間を指す。例えば、トレンチ１５０ａの幅方向の中心とトレンチ１５０ａと隣り合うトレンチ１５０ｂの幅方向の中心との間をセルＣ１とし、トレンチ１５０ｂの幅方向の中心とトレンチ１５０ｂと隣り合うトレンチ１５０ｃの幅方向の中心との間をセルＣ２とする。
図２に示す各セルＣ１、Ｃ２、Ｃ３、Ｃ４は同じ構造を有しているが、ボンディングワイヤ１３３に対するセルＣ４の位置は、セルＣ１の位置よりも離れている。図２に示す例では、ボンディングワイヤ１３３の接続部１３４の端部１３４ａとセルＣ４との間の距離は、ボンディングワイヤ１３３の接続部１３４の端部１３４ａとセルＣ１との間の距離の４倍である。
図２に示す各セルＣ１、Ｃ２、Ｃ３、Ｃ４は同じ構造を有しているが、ボンディングワイヤ１３３に対するセルＣ４の位置は、セルＣ１の位置よりも離れている。図２に示す例では、ボンディングワイヤ１３３の接続部１３４の端部１３４ａとセルＣ４との間の距離は、ボンディングワイヤ１３３の接続部１３４の端部１３４ａとセルＣ１との間の距離の４倍である。
【0012】
半導体装置１００の動作時には、各セルＣ１、Ｃ２、Ｃ３、Ｃ４において、ボンディングワイヤ１３６およびゲート電極層１２１を介してゲート電極１１４に対してしきい値以上の電圧が印加されることにより、ドレイン電極層１１９からソース領域１１６に電流が流れ、ソース領域１１６からソース電極層１２０を介してボンディングワイヤ１３３まで電流が流れる。
【0013】
ここで、セルＣ１とセルＣ４を例に説明をする。セルＣ１、セルＣ４では、ドレイン電極層１１９からソース領域１１６に電流が流れる経路における抵抗ｒ０は同じである。
【0014】
一方、セルＣ４のソース領域１１６からボンディングワイヤ１３３の接続部１３４の端部１３４ａまで電流が流れるソース電極層１２０内の経路長は、セルＣ１のソース領域１１６からボンディングワイヤ１３３の接続部１３４の端部１３４ａまで電流が流れる経路長の４倍となっている。
【0015】
したがって、セルＣ４のソース領域１１６からソース電極層１２０を介してボンディングワイヤ１３３の接続部１３４の端部１３４ａまで電流が流れる経路の抵抗は、セルＣ１のソース領域１１６からソース電極層１２０を介してボンディングワイヤ１３３の接続部１３４の端部１３４ａまで電流が流れる経路の抵抗ｒｓの４倍（４×ｒｓ）となる。
【0016】
このように、各セルＣ１、Ｃ２、Ｃ３、Ｃ４とボンディングワイヤ１３３との間の抵抗は、各セルＣ１、Ｃ２、Ｃ３、Ｃ４とボンディングワイヤ１３３の接続部１３４の端部１３４ａとの間の距離に応じて異なる。
【0017】
ソース電極層１２０の厚さは、数μｍ程度あるので、ソース電極層１２０のシート抵抗は小さくはない。各セルＣ１、Ｃ２、Ｃ３、Ｃ４とボンディングワイヤ１３３の接続部１３４の端部１３４ａとの間のソース電極層１２０の距離に応じて、ソース電極層１２０のシート抵抗が増大する。そのため、ソース電極層１２０のシート抵抗の増大によって、半導体素子１１０の表面電極層の抵抗が大きくなるため、半導体装置１００のオン抵抗の低減を妨げる原因となっている。
【0018】
ところで、ボンディングワイヤの代わりに、銅クリップを用いることが提案されている。図３は、銅クリップを用いた従来例の半導体装置を示す図である。
【0019】
半導体装置１００は、半導体素子１１０と、はんだ層１５２と、銅クリップ１６０と、回路基板またはリードフレーム（図示せず）とを有する。
半導体素子１１０は、下面にドレイン電極層１１９と、上面にソース電極層１２０と、ゲート電極層１２１とを有する。さらに、ソース電極層１２０の上面には、メッキ層１５１が設けられる。ゲート電極層１２１の上面にも、図示しない他のメッキ層と、他のはんだ層と、他の銅クリップとが設けられる。
半導体素子１１０は、ドレイン層１１１と、ドリフト層１１２と、ドリフト層１１２の上面からドレイン層１１１に向う方向を深さ方向とする複数のトレンチ１５０を有する。トレンチ１５０には、ゲート絶縁膜１１５と、トレンチ１５０の内部にゲート絶縁膜１１５を介して埋め込まれるゲート電極１１４が設けられる。隣り合うトレンチ１５０の間には、トレンチ１５０の底面より浅いｐベース領域１１３が設けられる。ｐベース領域１１３の表面層には、ソース領域１１６がゲート絶縁膜１１５を介してゲート電極１１４に接するように設けられる。ゲート電極１１４およびゲート絶縁膜１１５の上部は層間絶縁膜１１８で覆われる。
また、隣り合うソース領域１１６の間には、ｐ＋＋コンタクト領域１１７が設けられる。ここで、半導体素子１１０の表面電極層は、ソース電極層１２０、およびメッキ電極層１５１を指す。
銅クリップ１６０は、表面電極層であるソース電極層１２０およびメッキ電極層１５１と、半導体素子１１０が搭載される回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）とを、はんだ層１５２を介して電気的に接続する。
半導体素子１１０は、下面にドレイン電極層１１９と、上面にソース電極層１２０と、ゲート電極層１２１とを有する。さらに、ソース電極層１２０の上面には、メッキ層１５１が設けられる。ゲート電極層１２１の上面にも、図示しない他のメッキ層と、他のはんだ層と、他の銅クリップとが設けられる。
半導体素子１１０は、ドレイン層１１１と、ドリフト層１１２と、ドリフト層１１２の上面からドレイン層１１１に向う方向を深さ方向とする複数のトレンチ１５０を有する。トレンチ１５０には、ゲート絶縁膜１１５と、トレンチ１５０の内部にゲート絶縁膜１１５を介して埋め込まれるゲート電極１１４が設けられる。隣り合うトレンチ１５０の間には、トレンチ１５０の底面より浅いｐベース領域１１３が設けられる。ｐベース領域１１３の表面層には、ソース領域１１６がゲート絶縁膜１１５を介してゲート電極１１４に接するように設けられる。ゲート電極１１４およびゲート絶縁膜１１５の上部は層間絶縁膜１１８で覆われる。
また、隣り合うソース領域１１６の間には、ｐ＋＋コンタクト領域１１７が設けられる。ここで、半導体素子１１０の表面電極層は、ソース電極層１２０、およびメッキ電極層１５１を指す。
銅クリップ１６０は、表面電極層であるソース電極層１２０およびメッキ電極層１５１と、半導体素子１１０が搭載される回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）とを、はんだ層１５２を介して電気的に接続する。
【0020】
半導体素子１１０は、複数のセルを有する。図３に示すＣ１、Ｃ２、Ｃ３、Ｃ４は、半導体素子１１０の一部のセルを示す。セルは、隣り合うトレンチ１５０の幅方向の中心間を指す。例えば、トレンチ１５０ａの幅方向の中心とトレンチ１５０ａと隣り合うトレンチ１５０ｂの幅方向の中心との間をセルＣ１とし、トレンチ１５０ｂの幅方向の中心とトレンチ１５０ｂと隣り合うトレンチ１５０ｃの幅方向の中心との間をセルＣ２とする。
半導体装置１００の動作時には、各セルＣ１、Ｃ２、Ｃ３、Ｃ４において、ゲート電極１１４に対してしきい値以上の電圧が印加されることにより、ドレイン電極層１１９からソース領域１１６に電流が流れ、ソース領域１１６からソース電極層１２０、メッキ電極層１５１およびはんだ層１５２を介して銅クリップ１６０まで電流が流れる。
半導体装置１００の動作時には、各セルＣ１、Ｃ２、Ｃ３、Ｃ４において、ゲート電極１１４に対してしきい値以上の電圧が印加されることにより、ドレイン電極層１１９からソース領域１１６に電流が流れ、ソース領域１１６からソース電極層１２０、メッキ電極層１５１およびはんだ層１５２を介して銅クリップ１６０まで電流が流れる。
【0021】
銅クリップ１６０は、はんだ層１５２を介して、ソース電極層１２０面状に電気的に接続している。そのため、セルＣ４のソース領域１１６から表面電極層であるソース電極層１２０がはんだ層１５２を介して銅クリップ１６０まで電流が流れる経路長は、セルＣ１の経路長と同じである。
【0022】
すなわち、セルＣ１およびセルＣ４のソース領域１１６から銅クリップ１６０まで電流が流れる経路の抵抗は、ソース電極層１２０の抵抗成分ｒ１と、メッキ電極層１５１の抵抗成分ｒ２と、はんだ層１５２の抵抗成分ｒ３との和である。
【0023】
しかし、メッキ電極層１５１およびはんだ層１５２の抵抗が大きいので、ソース電極層１２０、メッキ電極層１５１、およびはんだ層１５２に電流が流れる経路の抵抗が、図２に示す表面電極層がソース電極層１２０のみの場合より２桁程度高くなる。したがって、銅クリップ１６０を有する半導体装置１００のオン抵抗は、ボンディングワイヤを用いる場合より高くなる。
【0024】
このように、ボンディングワイヤの代わりに、銅クリップを用いて半導体素子１１０の表面電極に相当するソース電極層１２０およびメッキ電極層１５１と、はんだ層１５２の抵抗を低減して半導体装置のオン抵抗を低減することは困難である。
【0025】
本明細書では、半導体素子の表面電極層の電流が流れる経路の抵抗を低減して低いオン抵抗を有する半導体装置、および、半導体素子の表面電極層の電流が流れる経路の抵抗を低減して低いオン抵抗を有する半導体装置の製造方法を提案することを課題とする。
【課題を解決するための手段】
【0026】
本明細書に開示する半導体装置によれば、第１主面及び第２主面を有する表面電極層を備えた半導体素子であって、第１主面が表面として露出している半導体素子と、複数の第１接続部で第１主面と電気的に接続し、且つ、第１主面上に第１の方向に配置される第１ワイヤと、第２接続部で第１主面と電気的に接続し、第１主面上に第２の方向に配置される第２ワイヤと、を備え、第２ワイヤの断面積と同じ断面積を有する円の直径である第２円換算直径は、第１ワイヤの断面積と同じ断面積を有する円の直径である第１円換算直径より大きい。
【0027】
この半導体装置では、第１円換算直径は、表面電極層の厚さの４倍以上、５０倍以下であってもよい。
【0028】
また、この半導体装置では、第１の方向と、第２の方向とは交差していてもよい。
【0029】
また、この半導体装置では、第１の方向と、第２の方向とは平行であってもよい。
【0030】
また、この半導体装置では、第１ワイヤと第２ワイヤとは接していてもよい。
【0031】
さらに、この半導体装置では、半導体素子は、オン抵抗Ｒｃを有し、第１ワイヤの第１接続部と第２ワイヤの第２接続部とは距離Ｓだけ離間しており、第１ワイヤが第１主面と電気的に接続する第１接続部を距離Ｓで囲む領域の表面電極層の部分のシート抵抗Ｒｓと、オン抵抗Ｒｃとは、０≦Ｒｓ／Ｒｃ≦０．２の関係を満たしていてもよい。
【0032】
また、本明細書に開示する半導体装置の製造方法によれば、第１主面及び第２主面を有する表面電極層を含み、且つ、第１主面が表面として露出している半導体素子を備えた半導体装置の製造方法であって、第１主面上に、複数の第１接続部で第１主面と電気的に接続するように、導電性を有する第１ワイヤを、第１の方向に伸びるように配置する第１工程と、第１主面上に、第２接続部で第１主面と電気的に接続するように、導電性を有し、第１ワイヤよりも太い第２ワイヤを、第２の方向に伸びるように配置する第２工程と、を含む。
【0033】
この半導体装置の製造方法では、第１工程後に第２工程を行ってもよい。
【0034】
また、この半導体装置の製造方法では、第２工程は、第２の方向と第１の方向とが交差するように、第２ワイヤを第１主面上に配置することを含んでもよい。
【0035】
また、この半導体装置の製造方法では、第２工程は、第２の方向と第１の方向とが平行になるように、第２ワイヤを第１主面上に配置することを含んでもよい。
【0036】
さらに、この半導体装置の製造方法では、第２工程は、第２ワイヤを、第１ワイヤと接するように、第１主面上に配置することを含んでもよい。
【発明の効果】
【0037】
上述した本明細書に開示する半導体装置によれば、半導体素子の表面電極層に流れる電流の経路の抵抗を低減して、半導体装置のオン抵抗を低減する。
【0038】
また、上述した本明細書に開示する半導体装置の製造方法によれば、半導体素子の表面電極層に流れる電流の経路の抵抗を低減して、低いオン抵抗を有する半導体装置が得られる。
【図面の簡単な説明】
【0039】
【図1】従来例の半導体装置を示す平面図である。
【図3】従来例の他の半導体装置を示す断面図である。
【図4】本発明に係る第１実施形態の半導体装置を示す平面図である。
【図7】（Ａ）～（Ｄ）は、実験例を示す図である。
【図8】オン抵抗Ｒｏｎとソースワイヤの数との関係を示す図である。
【図9】オン抵抗Ｒｏｎとソースワイヤの間隔との関係を示す図である。
【図10】本発明に係る第１実施形態の半導体装置の変型例を示す図である。
【図11】本発明に係る第２実施形態の半導体装置を示す平面図である。
【図12】装置本体のオン抵抗Ｒｃに対するソース電極層の抵抗Ｒｓの比Ｒｓ／Ｒｃと、距離Ｘとの関係を説明する図（その１）である。
【図13】装置本体のオン抵抗Ｒｃに対するソース電極層の抵抗Ｒｓの比Ｒｓ／Ｒｃと、距離Ｘとの関係を説明する図（その２）である。
【図14】（Ａ）および（Ｂ）は、装置本体のオン抵抗Ｒｃに対するソース電極層の抵抗Ｒｓの比Ｒｓ／Ｒｃと、距離Ｘとの関係を説明する図（その３）である。
【図15】本発明に係る第２実施形態の半導体装置の変型例を示す図である。
【図16】本発明に係る第３実施形態の半導体装置を示す平面図である。
【図17】本発明に係る第３実施形態の半導体装置の変型例を示す図である。
【図18】本発明に係る半導体装置の製造方法の一実施形態の工程（その１）を説明する図である。
【図19】本本発明に係る半導体装置の製造方法の一実施形態の工程（その２）を説明する図である。
【図20】本発明に係る半導体装置の製造方法の一実施形態の工程（その３）を説明する図である。
【発明を実施するための形態】
【0040】
以下、本明細書で開示する半導体装置の一実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【0041】
本明細書においては、ｎを付した層又は領域では、電子が多数キャリアであることを意味し、ｐを付した層又は領域では、正孔が多数キャリアであることを意味する。また、ｎ又はｐに付す＋は、それが付されていない層又は領域よりも不純物濃度が高いことを意味し、ｎ又はｐに付す－は、それが付されていない層や領域よりも不純物濃度が低いことを意味する。
【0042】
【0043】
半導体装置１は、半導体素子１０と、第１ワイヤ３０と、第２ワイヤ３３と、第３ワイヤ３６と、半導体素子１０の裏面電極層（ドレイン電極層１９）がはんだ層、または銀ペースト等の導電性接着材を介して搭載された回路基板またはリードフレーム（図示せず）とを備える。図４に示すように、半導体素子１０は、平面視で矩形の形状を有する。
また、図５に示すように、半導体素子１０は、複数のセルを有する。図５に示すＣ１、Ｃ２は、半導体素子１０の一部のセルを示す。セルは、隣り合うトレンチ５０の幅方向の中心間を指す。例えば、トレンチ５０ａの幅方向の中心とトレンチ５０ａと隣り合うトレンチ５０ｂの幅方向の中心との間をセルＣ１とし、トレンチ５０ｂの幅方向の中心とトレンチ５０ｂと隣り合うトレンチ５０ｃの幅方向の中心との間をセルＣ２とする。
また、図５に示すように、半導体素子１０は、複数のセルを有する。図５に示すＣ１、Ｃ２は、半導体素子１０の一部のセルを示す。セルは、隣り合うトレンチ５０の幅方向の中心間を指す。例えば、トレンチ５０ａの幅方向の中心とトレンチ５０ａと隣り合うトレンチ５０ｂの幅方向の中心との間をセルＣ１とし、トレンチ５０ｂの幅方向の中心とトレンチ５０ｂと隣り合うトレンチ５０ｃの幅方向の中心との間をセルＣ２とする。
【0044】
本実施形態の半導体素子１０は、下面にドレイン電極層１９（裏面電極層）と、上面にソース電極層２０およびゲート電極層２１とを有する。半導体素子１０の外周には、耐圧構造領域２２を備える。
【0045】
ドレイン電極層１９は、半導体素子１０の裏面側の全体を覆うように配置される。ｎ＋ドレイン層１１は、ドレイン電極層１９上に配置される。ｎ－ドリフト層１２は、ｎ＋ドレイン層１１上に配置される。
【0046】
半導体素子１０は、ｎ－ドリフト層１２の上面からｎ＋ドレイン層１１に向う方向を深さ方向とする、所定の間隔で設けられる複数のトレンチ５０を有する。トレンチ５０には、ゲート絶縁膜１５と、トレンチ５０の内部にゲート絶縁膜１５を介して埋め込まれるゲート電極１４が設けられる。
隣り合うトレンチ５０の間のｎ－ドリフト層１２の表面層には、トレンチ５０の底面より深さ方向において浅いｐベース領域１３が設けられる。
ｐベース領域１３の表面層には、ｎ＋ソース領域１６がゲート絶縁膜１５を介してゲート電極１４に接するように設けられる。ｎ＋ソース領域１６は、ゲート電極１４およびゲート絶縁膜１５含むトレンチを挟むように配置される。
また、隣り合うｎ＋ソース領域１６の間には、ｐ＋＋コンタクト領域１７を有してもよい。
隣り合うトレンチ５０の間のｎ－ドリフト層１２の表面層には、トレンチ５０の底面より深さ方向において浅いｐベース領域１３が設けられる。
ｐベース領域１３の表面層には、ｎ＋ソース領域１６がゲート絶縁膜１５を介してゲート電極１４に接するように設けられる。ｎ＋ソース領域１６は、ゲート電極１４およびゲート絶縁膜１５含むトレンチを挟むように配置される。
また、隣り合うｎ＋ソース領域１６の間には、ｐ＋＋コンタクト領域１７を有してもよい。
【0047】
ゲート電極１４は、図示しない配線層を介して、ゲート電極層２１と電気的に接続する。層間絶縁膜１８は、ゲート電極１４とソース電極層２０との間に配置され、ゲート電極１４とゲート絶縁膜１５の上部を覆う。
【0048】
ｎ＋ドレイン層１１と、ｎ－ドリフト層１２と、ｐベース領域１３と、ｎ＋ソース領域１６と、ｐ＋＋コンタクト領域１７は、シリコン基板に対して、ｐ型の極性を与える不純物（例えばホウ素またはアルミニウム）、およびｎ型の極性を与える不純物（例えばりん、ヒ素、又はアンチモン）が添加された層を積層するか、または、それぞれの不純物をシリコン基板に注入するか、または、それぞれの不純物が添加された半導体層をシリコン基板上に積層することで形成される。
【0049】
ソース電極層２０は、表面電極層の一例であり、半導体素子１０の表面に配置される。ソース電極層２０は、一例として、平面視で内方に凹んだ凹部を有し、この凹部内にゲート電極層２１が配置される。ソース電極層２０およびゲート電極層２１は、アルミニウム、アルミニウム合金、銅、銅合金、その他の導電性を有する金属、またはこれらを積層して形成されてもよい。半導体素子１０の外周には、耐圧構造領域２２が配置される。
【0050】
半導体素子１０は、複数のセルを有する。図５に示すセルＣ１、セルＣ２は、半導体素子１０の一部のセルを示す。セルは、隣り合うトレンチ５０の幅方向の中心間を指す。トレンチ５０の幅方向とは、ｎ－ドリフト層１２の上面からｎ＋ドレイン層１１に向うトレンチ５０の深さ方向と直交する方向を示す。例えば、トレンチ５０ａの幅方向の中心とトレンチ５０ａと隣り合うトレンチ５０ｂの幅方向の中心との間をセルＣ１とし、トレンチ５０ｂの幅方向の中心とトレンチ５０ｂと隣り合うトレンチ５０ｃの幅方向の中心との間をセルＣ２とする。
【0051】
半導体装置１を構成する要素の中で、第１ワイヤ３０、第２ワイヤ３３、第３ワイヤ３６、半導体素子１０を搭載する回路基板またはリードフレーム（図示せず）と、回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）と、半導体素子１０のドレイン電極層１９（裏面電極層）を回路基板またはリードフレームに搭載するために用いるはんだ層または銀ペースト等の導電性接着材（図示せず）は、半導体素子１０に含まれない。
【0052】
ソース電極層２０は、第１主面２０ａおよび第２主面２０ｂを有する。第２主面２０ｂは、各セルＣ１、Ｃ２と電気的に接続する。ソース電極層２０では、第１主面２０ａが半導体素子１０の上面として外部へ露出している。第１主面２０ａは、半導体素子１０の表面として外部に露出している。
【0053】
第１ワイヤ３０は、導電性を有し、複数の接続部３１でソース電極層２０の第１主面２０ａと電気的に接続する。第１ワイヤ３０は、第１主面２０ａ上に所定の方向に配置される。第１主面２０ａ上には、複数の第１ワイヤ３０が配置される。
第１ワイヤ３０は、ソース電極層２０の第１主面２０ａのみに電気的に接続され、回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）とは接続されない。
第１ワイヤ３０は、ソース電極層２０の第１主面２０ａのみに電気的に接続され、回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）とは接続されない。
【0054】
接続部３１は、第１ワイヤ３０とソース電極層２０の第１主面２０ａとが接合された部分を示す。１本の第１ワイヤ３０は、複数の接続部３１を有し、ソース電極層２０の第１主面２０ａの複数の箇所で電気的に接続する。複数の接続部３１は、例えばワイヤボンディングのように超音波を用いて、第１ワイヤ３０の複数の箇所とソース電極層２０の第１主面２０ａとを接合することにより形成される。隣り合う２つの接続部３１の間の第１ワイヤ３０の部分は、第１主面２０ａに接していない。
隣り合う接続部３１は、第１ワイヤ３０でつながっている。隣り合う接続部３１が第１ワイヤ３０でつながっていない場合は、第１ワイヤ３０がソース電極層２０の第１主面２０ａに接続している接続部３１の部分のソース電極層２０のシート抵抗は低減するが、隣り合う接続部３１の間の部分のソース電極層２０のシート抵抗は、接続部３１の部分のソース電極層２０のシート抵抗より高くなる。よって、後述する第２ワイヤ３３から離れた接続部３１では、この接続部３１と第１ワイヤ３３との間のソース電極層２０の抵抗が高くなり、半導体装置１のオン抵抗が高くなる。
そこで、隣り合う接続部３１を第１ワイヤ３０でつなげることで、第２ワイヤ３３から離れた接続部３１と第２ワイヤ３３との間のソース電極層２０の抵抗を低減することができる。
これにより、ソース電極層２０の厚さを厚くしてソース電極層２０に流れる電流の経路の抵抗を小さくすることと同様な効果を得ることができる。
また、隣り合う接続部３１の間隔は狭い程、よりソース電極層２０に流れる電流の経路の抵抗を小さくすることができる。
なお、第１ワイヤ３０の２つの接続部３１の間はソース電極層２０の第１主面２０ａに接していてもよい。
第１ワイヤ３０とソース電極層２０の第１主面２０ａとが接合される接続部３１の面積（ソース電極層２０の第１主面２０ａと第１ワイヤ３０との接合面積）が大きいほど、ソース電極層２０に流れる電流の経路の抵抗は小さくなる。
そのため、１つの接続部３１の面積を大きくするか、複数の接続部３１を設けて第１ワイヤ３０と第１主面２０ａとの接合面積を大きくする。これにより、ソース電極層２０に流れる電流の経路の抵抗が小さくなり、半導体装置１のオン抵抗を低減することができる。
隣り合う接続部３１は、第１ワイヤ３０でつながっている。隣り合う接続部３１が第１ワイヤ３０でつながっていない場合は、第１ワイヤ３０がソース電極層２０の第１主面２０ａに接続している接続部３１の部分のソース電極層２０のシート抵抗は低減するが、隣り合う接続部３１の間の部分のソース電極層２０のシート抵抗は、接続部３１の部分のソース電極層２０のシート抵抗より高くなる。よって、後述する第２ワイヤ３３から離れた接続部３１では、この接続部３１と第１ワイヤ３３との間のソース電極層２０の抵抗が高くなり、半導体装置１のオン抵抗が高くなる。
そこで、隣り合う接続部３１を第１ワイヤ３０でつなげることで、第２ワイヤ３３から離れた接続部３１と第２ワイヤ３３との間のソース電極層２０の抵抗を低減することができる。
これにより、ソース電極層２０の厚さを厚くしてソース電極層２０に流れる電流の経路の抵抗を小さくすることと同様な効果を得ることができる。
また、隣り合う接続部３１の間隔は狭い程、よりソース電極層２０に流れる電流の経路の抵抗を小さくすることができる。
なお、第１ワイヤ３０の２つの接続部３１の間はソース電極層２０の第１主面２０ａに接していてもよい。
第１ワイヤ３０とソース電極層２０の第１主面２０ａとが接合される接続部３１の面積（ソース電極層２０の第１主面２０ａと第１ワイヤ３０との接合面積）が大きいほど、ソース電極層２０に流れる電流の経路の抵抗は小さくなる。
そのため、１つの接続部３１の面積を大きくするか、複数の接続部３１を設けて第１ワイヤ３０と第１主面２０ａとの接合面積を大きくする。これにより、ソース電極層２０に流れる電流の経路の抵抗が小さくなり、半導体装置１のオン抵抗を低減することができる。
【0055】
第１ワイヤ３０は、接続部３１の周囲に接続周辺部３２を有する。接続周辺部３２は、１本の第１ワイヤ３０に設けられた複数の接続部３１が並んでいる方向（第１ワイヤ３０が伸びる方向）に設けられる。
接続周辺部３２は、例えば、ワイヤボンディングのように超音波を用いて接続部３１を形成した場合、接続部３１が形成される時の第１ワイヤ３０における押しつぶされる箇所と押しつぶされない箇所の境目の部分を示す。
なお、複数の接続部３１が並んでいる方向に直交する方向には、接続周辺部３２は設けなくてよい。例えば、ワイヤボンディングのように超音波を用いて接続部３１を形成した場合、複数の接続部３１が並んでいる方向に直交する方向では、第１ワイヤ３０の接続部３１の上部が超音波によって全て押しつぶされることがあるためである。
図４に示すように、第１ワイヤ３０の端部３０ａは、後述する第２ワイヤ３３の側面３３ｂに接していてもよい。第１ワイヤ３０の端部３０ａが第２ワイヤ３３の側面３３ｂに接することで、第１ワイヤ３０と第２ワイヤ３３が電気的に接続する。これにより、ソース電極層２０に流れる電流経路の抵抗をさらに小さくすることができ、半導体装置１のオン抵抗を低減することができる。
なお、第２ワイヤ３３の側面３３ｂは、接続部３４の側面を示す。
接続周辺部３２は、例えば、ワイヤボンディングのように超音波を用いて接続部３１を形成した場合、接続部３１が形成される時の第１ワイヤ３０における押しつぶされる箇所と押しつぶされない箇所の境目の部分を示す。
なお、複数の接続部３１が並んでいる方向に直交する方向には、接続周辺部３２は設けなくてよい。例えば、ワイヤボンディングのように超音波を用いて接続部３１を形成した場合、複数の接続部３１が並んでいる方向に直交する方向では、第１ワイヤ３０の接続部３１の上部が超音波によって全て押しつぶされることがあるためである。
図４に示すように、第１ワイヤ３０の端部３０ａは、後述する第２ワイヤ３３の側面３３ｂに接していてもよい。第１ワイヤ３０の端部３０ａが第２ワイヤ３３の側面３３ｂに接することで、第１ワイヤ３０と第２ワイヤ３３が電気的に接続する。これにより、ソース電極層２０に流れる電流経路の抵抗をさらに小さくすることができ、半導体装置１のオン抵抗を低減することができる。
なお、第２ワイヤ３３の側面３３ｂは、接続部３４の側面を示す。
【0056】
半導体素子１０のソース電極層２０の第１主面２０ａ上には、複数の第１ワイヤ３０が接続されている。複数の第１ワイヤ３０は、それぞれ複数の接続部３１を有し、ソース電極層２０の第１主面２０ａに電気的に接続されている。
第１ワイヤ３０自体の抵抗は小さい方がよい。また、第１ワイヤ３０の径が大きい程、第１ワイヤ３０の抵抗は低くなる。第１ワイヤ３０を形成する材料となるワイヤの断面の形状は、通常、円形であり、断面積は長手方向において略一定である。第１ワイヤ３０を形成する材料として、一定の直径を有し円形の断面形状を有する、導電性を有するワイヤが用いられる。
なお、第１ワイヤ３０を形成する材料のワイヤとして、リボンタイプのワイヤを用いる場合には、ワイヤの断面の形状は、円形以外の形状となる。また、断面が円形のワイヤを材料として用いていても、第１ワイヤ３０の接続部３１は、例えばワイヤボンディングのように超音波を用いて形成されるので、第１ワイヤ３０の複数の接続部３１が並んでいる方向に直交する方向の接続部３１の断面の形状は円形ではなくなる。
そこで、第１ワイヤ３０の太さと、ソース電極層２０の厚さとの関係を規定する場合、円換算直径を用いる。第１ワイヤ３０の円換算直径とは、第１ワイヤの断面の太さを、第１ワイヤ３０の断面積と同じ断面積を有する、断面形状が円形のワイヤの直径に換算したものである。例えば、第１ワイヤ３０の接続部３１の断面積と同じ断面積である円形のワイヤの直径に換算したものを円換算直径としてもよい。
第１ワイヤ３０の円換算直径は、ソース電極層２０の厚さの４倍以上であればよく、８倍以上でもよい。
ソース電極層２０の厚さは、ｎ＋ソース領域１６の上面からソース電極層２０の上面（第１主面２０ａ）までの厚さを示す。
第１ワイヤ３０の断面の円換算直径がソース電極層２０の厚さの４倍以上であることにより、ソース電極層２０に接続部３１で電気的に接続された第１ワイヤ３０の抵抗を十分に低くすることができる。
また、１本の第１ワイヤ３０が複数の接続部３１を有することにより、第１ワイヤ３０とソース電極層２０の第１主面２０ａとが接合される面積（接合面積）が大きくなる。第１ワイヤ３０とソース電極層２０の第１主面２０ａとが接合される面積（接合面積）が大きいほど、第１ワイヤ３０とソース電極層２０との間の抵抗を低くすることができる。また、半導体素子１０は、複数の接続部３１を有する第１ワイヤ３０を複数備えることにより、さらに第１ワイヤ３０とソース電極層２０との間の抵抗を低くすることができる。
第１ワイヤ３０の断面の円換算直径の上限値は、ソース電極層２０の厚さの３０倍以下、または５０倍以下であればよい。
なお、図５や後述する断面図などでは、半導体素子１０の構造をわかりやすくするために、ソース電極層２０の厚さが実際よりも厚く示されている。
第１ワイヤ３０の断面の形状は、材料となるワイヤの断面の形状に応じたものとなる。接続部３１は、第１ワイヤ３０がどのような断面形状、例えば円形や長方形等であっても、第１ワイヤ３０とソース電極層２０の第１主面２０ａとを、例えばワイヤボンディングのように超音波を用いて接合するため、複数の接続部３１が並んでいる方向に直交する方向において、ワイヤが押しつぶされた断面形状となる。
第１ワイヤ３０自体の抵抗は小さい方がよい。また、第１ワイヤ３０の径が大きい程、第１ワイヤ３０の抵抗は低くなる。第１ワイヤ３０を形成する材料となるワイヤの断面の形状は、通常、円形であり、断面積は長手方向において略一定である。第１ワイヤ３０を形成する材料として、一定の直径を有し円形の断面形状を有する、導電性を有するワイヤが用いられる。
なお、第１ワイヤ３０を形成する材料のワイヤとして、リボンタイプのワイヤを用いる場合には、ワイヤの断面の形状は、円形以外の形状となる。また、断面が円形のワイヤを材料として用いていても、第１ワイヤ３０の接続部３１は、例えばワイヤボンディングのように超音波を用いて形成されるので、第１ワイヤ３０の複数の接続部３１が並んでいる方向に直交する方向の接続部３１の断面の形状は円形ではなくなる。
そこで、第１ワイヤ３０の太さと、ソース電極層２０の厚さとの関係を規定する場合、円換算直径を用いる。第１ワイヤ３０の円換算直径とは、第１ワイヤの断面の太さを、第１ワイヤ３０の断面積と同じ断面積を有する、断面形状が円形のワイヤの直径に換算したものである。例えば、第１ワイヤ３０の接続部３１の断面積と同じ断面積である円形のワイヤの直径に換算したものを円換算直径としてもよい。
第１ワイヤ３０の円換算直径は、ソース電極層２０の厚さの４倍以上であればよく、８倍以上でもよい。
ソース電極層２０の厚さは、ｎ＋ソース領域１６の上面からソース電極層２０の上面（第１主面２０ａ）までの厚さを示す。
第１ワイヤ３０の断面の円換算直径がソース電極層２０の厚さの４倍以上であることにより、ソース電極層２０に接続部３１で電気的に接続された第１ワイヤ３０の抵抗を十分に低くすることができる。
また、１本の第１ワイヤ３０が複数の接続部３１を有することにより、第１ワイヤ３０とソース電極層２０の第１主面２０ａとが接合される面積（接合面積）が大きくなる。第１ワイヤ３０とソース電極層２０の第１主面２０ａとが接合される面積（接合面積）が大きいほど、第１ワイヤ３０とソース電極層２０との間の抵抗を低くすることができる。また、半導体素子１０は、複数の接続部３１を有する第１ワイヤ３０を複数備えることにより、さらに第１ワイヤ３０とソース電極層２０との間の抵抗を低くすることができる。
第１ワイヤ３０の断面の円換算直径の上限値は、ソース電極層２０の厚さの３０倍以下、または５０倍以下であればよい。
なお、図５や後述する断面図などでは、半導体素子１０の構造をわかりやすくするために、ソース電極層２０の厚さが実際よりも厚く示されている。
第１ワイヤ３０の断面の形状は、材料となるワイヤの断面の形状に応じたものとなる。接続部３１は、第１ワイヤ３０がどのような断面形状、例えば円形や長方形等であっても、第１ワイヤ３０とソース電極層２０の第１主面２０ａとを、例えばワイヤボンディングのように超音波を用いて接合するため、複数の接続部３１が並んでいる方向に直交する方向において、ワイヤが押しつぶされた断面形状となる。
【0057】
第１ワイヤ３０が有する接続部３１の数が多いことにより、第１ワイヤ３０とソース電極層２０の第１主面２０ａとが接合される面積が大きくなる。接合される面積が大きくなることは、第１ワイヤ３０とソース電極層２０の第１主面２０ａとが大きな面積で電気的に接続されることになる。これにより、第１ワイヤ３０とソース電極層２０の第１主面２０ａとの間の抵抗を低くすることができる。例えば、２つの接続部３１を有する第１ワイヤ３０は、ソース電極層２０の第１主面２０ａの２つの部分を電気的に接続する。また、３つの接続部３１を有する第１ワイヤ３０は、ソース電極層２０の第１主面２０ａの３つの部分を電気的に接続する。さらに、４つ以上の接続部３１を有する第１ワイヤ３０は、ソース電極層２０の第１主面２０ａの４つ以上の部分を電気的に接続する。１本の第１ワイヤ３０に対して、複数の接続部３１を設けることは、第１ワイヤ３０とソース電極層２０の第１主面２０ａとが電気的に接続する面積が大きくなる。
【0058】
また、一つの接続部３１の面積が大きいことにより、第１ワイヤ３０とソース電極層２０との間の抵抗を低減することができる。接続部３１の面積と、第１ワイヤ３０の円換算直径との関係は、（接続部３１の面積）＞π×（（第１ワイヤ３０の円換算直径）／２）×１．２）２であるとよい。また、接続部３１の面積と、ソース電極層２０の厚さとの関係は、（接続部３１の面積）＞（（３６００／（ソース電極層２０の厚さ））であってもよい。また、接続部３１の形状は、１本の第１ワイヤ３０に複数の接続部３１が並んでいる方向に直交する方向において、幅が広いことにより、第１ワイヤ３０とソース電極層２０との間の抵抗をより低減することができる。
【0059】
第１ワイヤ３０は、例えば、アルミニウム、アルミニウム合金、銅、または銅合金で形成されてもよい。第１ワイヤ３０の断面の円換算直径は、１０μｍ以上２００μｍ以下でよく、１０μｍ以上８０μｍ以下でもよい。円換算直径が１０μｍ以上であることにより、第１ワイヤ３０の抵抗を低くすることができる。また、円換算直径が２００μｍ以下であることにより、後述する第２ワイヤ３３をソース電極層２０の第１主面２０ａ上に配置する工程が容易になる。
第１ワイヤ３０とソース電極層２０の第１主面２０ａとが接合される接続部３１の面積（接合面積）が大きいほど、ソース電極層２０に流れる電流の経路の抵抗は小さくなる。そのため、１つの接続部３１の面積を大きくするか、接続部３１を複数設けて接続部３１の合計面積を大きくする。これにより、ソース電極層２０に流れる電流の経路の抵抗が小さくなることで、半導体装置１のオン抵抗を低減することができる。
さらに、第１ワイヤ３０の円換算直径（第１ワイヤ３０が円形であればその直径）を大きくすることで、よりソース電極層２０に流れる電流の経路の抵抗が小さくすることができ、半導体装置１のオン抵抗を低減することができる。
第１ワイヤ３０とソース電極層２０の第１主面２０ａとが接合される接続部３１の面積（接合面積）が大きいほど、ソース電極層２０に流れる電流の経路の抵抗は小さくなる。そのため、１つの接続部３１の面積を大きくするか、接続部３１を複数設けて接続部３１の合計面積を大きくする。これにより、ソース電極層２０に流れる電流の経路の抵抗が小さくなることで、半導体装置１のオン抵抗を低減することができる。
さらに、第１ワイヤ３０の円換算直径（第１ワイヤ３０が円形であればその直径）を大きくすることで、よりソース電極層２０に流れる電流の経路の抵抗が小さくすることができ、半導体装置１のオン抵抗を低減することができる。
【0060】
第２ワイヤ３３は、導電性を有する。第２ワイヤ３３は、ソース電極層２０の第１主面２０ａ上に第１ワイヤ３０の複数の接続部３１が並んでいる方向（第１ワイヤ３０が伸びる方向）と交差する方向に配置されてもよい。
図４に示す平面図では、第２ワイヤ３３は、第１ワイヤ３０が伸びる方向と直交する方向に伸びるようにソース電極層２０の第１主面２０ａ上に配置されている。
第２ワイヤ３３の円換算直径は、第１ワイヤ３０の円換算直径よりも大きい。
よって、第２ワイヤ３３の接続部３４の断面の円換算直径は、第１ワイヤ３０の接続部３１の断面の円換算直径よりも大きい。ここで、第１ワイヤ３０の接続部３１の断面は、第１ワイヤ３０が伸びる方向に直交する方向の断面を示す。第２ワイヤ３３の接続部３４の断面は、第２ワイヤ３３が伸びる方向に直交する方向の断面を示す。
第２ワイヤ３３は、ソース電極層２０の第１主面２０ａ上には、複数配置されてもよい。第２ワイヤ３３は、ソース電極層２０の第１主面２０ａと電気的に接続する複数の接続部３４を有してもよい。接続部３４は、第２ワイヤ３３とソース電極層２０とが接合された部分を示す。
第２ワイヤ３３の一方はソース電極層２０と電気的に接続され、他方は回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）と電気的に接続するボンディングワイヤである。
第２ワイヤ３３は、第１ワイヤ３０よりソース電極層２０の第１主面２０ａに接続される本数が少なくてよい。また、第２ワイヤ３３の接続部３４の数は、第１ワイヤ３０の接続部３１より少なくてよい。
第１ワイヤ３０の円換算直径は第２ワイヤ３３の円換算直径より小さくなる。なお、円換算直径は、第１ワイヤ３０および第２ワイヤ３３が円形である場合はその直径に相当する。これにより、第１ワイヤ３０をソース電極層２０の第１主面２０ａに接続して（接合して）接続部３１を形成する。また、第１ワイヤ３０の円換算直径が第２ワイヤ３３の円換算直径より小さいことは、接続部３１の形成後に第１ワイヤ３０を切断する際に半導体素子１０に生じるダメージを小さくすることができる。
図４に示す平面図では、第２ワイヤ３３は、第１ワイヤ３０が伸びる方向と直交する方向に伸びるようにソース電極層２０の第１主面２０ａ上に配置されている。
第２ワイヤ３３の円換算直径は、第１ワイヤ３０の円換算直径よりも大きい。
よって、第２ワイヤ３３の接続部３４の断面の円換算直径は、第１ワイヤ３０の接続部３１の断面の円換算直径よりも大きい。ここで、第１ワイヤ３０の接続部３１の断面は、第１ワイヤ３０が伸びる方向に直交する方向の断面を示す。第２ワイヤ３３の接続部３４の断面は、第２ワイヤ３３が伸びる方向に直交する方向の断面を示す。
第２ワイヤ３３は、ソース電極層２０の第１主面２０ａ上には、複数配置されてもよい。第２ワイヤ３３は、ソース電極層２０の第１主面２０ａと電気的に接続する複数の接続部３４を有してもよい。接続部３４は、第２ワイヤ３３とソース電極層２０とが接合された部分を示す。
第２ワイヤ３３の一方はソース電極層２０と電気的に接続され、他方は回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）と電気的に接続するボンディングワイヤである。
第２ワイヤ３３は、第１ワイヤ３０よりソース電極層２０の第１主面２０ａに接続される本数が少なくてよい。また、第２ワイヤ３３の接続部３４の数は、第１ワイヤ３０の接続部３１より少なくてよい。
第１ワイヤ３０の円換算直径は第２ワイヤ３３の円換算直径より小さくなる。なお、円換算直径は、第１ワイヤ３０および第２ワイヤ３３が円形である場合はその直径に相当する。これにより、第１ワイヤ３０をソース電極層２０の第１主面２０ａに接続して（接合して）接続部３１を形成する。また、第１ワイヤ３０の円換算直径が第２ワイヤ３３の円換算直径より小さいことは、接続部３１の形成後に第１ワイヤ３０を切断する際に半導体素子１０に生じるダメージを小さくすることができる。
【0061】
複数の接続部３４は、第２ワイヤ３３がソース電極層２０の第１主面２０ａ上に配置されて、第２ワイヤ３３の複数の箇所を、例えばワイヤボンディングのように超音波を用いて、ソース電極層２０の第１主面２０ａと電気的に接続して形成される。第２ワイヤ３３が有する接続部３４の数は、１以上であればよい。１本の第２ワイヤ３３内で、隣り合う２つの接続部３４の間の第２ワイヤ３３の部分は、ソース電極層２０の第１主面２０ａと接していない。
【0062】
第２ワイヤ３３も、第１ワイヤ３０と同様に、接続部３４の周囲に接続周辺部３５を有する。図６に示すように、接続周辺部３５は、１本の第２ワイヤ３３に設けられた複数の接続部３４が並んでいる方向（第２ワイヤ３０が伸びる方向）に設けられる。
接続周辺部３５は、第２ワイヤ３３の接続部３４の上部において、例えば、ワイヤボンディングのように超音波を用いて接続部３４を形成した場合、第２ワイヤ３３における押しつぶされる箇所と押しつぶされない箇所の境目の部分を示す。
なお、複数の接続部３４が並んでいる方向に直交する方向には、接続周辺部３５は設けなくてよい。例えば、ワイヤボンディングのように超音波を用いて接続部３４を形成した場合、複数の接続部３４が並んでいる方向に直交する方向では、第２ワイヤ３３の接続部３４の上部が超音波によって全て押しつぶされることがあるためである。
接続周辺部３５は、第２ワイヤ３３の接続部３４の上部において、例えば、ワイヤボンディングのように超音波を用いて接続部３４を形成した場合、第２ワイヤ３３における押しつぶされる箇所と押しつぶされない箇所の境目の部分を示す。
なお、複数の接続部３４が並んでいる方向に直交する方向には、接続周辺部３５は設けなくてよい。例えば、ワイヤボンディングのように超音波を用いて接続部３４を形成した場合、複数の接続部３４が並んでいる方向に直交する方向では、第２ワイヤ３３の接続部３４の上部が超音波によって全て押しつぶされることがあるためである。
【0063】
図４に示す第１ワイヤ３０は、第１ワイヤ３０が伸びる方向の両端に端部３０ａを有する。第１ワイヤ３０は、第１ワイヤ３０が伸びる方向に沿って、対向する一対の側面３０ｂを有する。図４に示す第２ワイヤ３３は、第２ワイヤ３３が伸びる方向に一方の端部３３ａを有する。第２ワイヤ３３は、第２ワイヤ３３が伸びる方向に沿って、対向する一対の側面３３ｂを有する。図４に示すように、第２ワイヤ３３の端部３３ａは、第１ワイヤ３０の側面３０ｂに接していてもよい。
第２ワイヤ３３の端部３３ａが第１ワイヤ３０の側面３０ｂに接することで、第１ワイヤ３０と第２ワイヤ３３が電気的に接続する。これにより、ソース電極層２０に流れる電流経路の抵抗をさらに小さくすることができ、半導体装置１のオン抵抗を低減することができる。
第２ワイヤ３３の端部３３ａが第１ワイヤ３０の側面３０ｂに接することで、第１ワイヤ３０と第２ワイヤ３３が電気的に接続する。これにより、ソース電極層２０に流れる電流経路の抵抗をさらに小さくすることができ、半導体装置１のオン抵抗を低減することができる。
【0064】
第２ワイヤ３３は、例えば、アルミニウム、アルミニウム合金、銅、または銅合金で形成されてもよい。第２ワイヤ３３の断面の円換算直径は、１５０μｍ以上５００μｍ以下でよく、２００μｍ以上５００μｍ以下でもよい。円換算直径が１５０μｍ以上であることにより、外部の端子からソース電極層２０に対して十分な電力を供給できる。また、円換算直径が５００μｍ以下であることにより、第２ワイヤ３３が扱いやすくなる。よって、第２ワイヤ３３をソース電極層２０の第１主面２０ａ上に配置する工程が容易となる。さらに、円換算直径が５００μｍ以上になるとワイヤボンディング時に発生するダメージが大きくなり、ソース電極層２０の厚さを厚くする必要がある。また、回路基板の配線パターンまたはリードフレーム等の外部端子のワイヤを接続する箇所を大きくする必要がある。
【0065】
第３ワイヤ３６は、導電性を有し、第２ワイヤ３３が伸びる方向と平行に伸びるようにゲート電極層２１上に配置される。第３ワイヤ３６は、ゲート電極層２１と電気的に接続する接続部３７を有する。接続部３７は、第３ワイヤ３６とゲート電極層２１とが接合された部分を示す。
第３ワイヤ３６の一方はゲート電極層２１と電気的に接続され、第３ワイヤ３６の他方は回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）と電気的に接続するボンディングワイヤである。第３ワイヤ３６は、例えば、アルミニウム、アルミニウム合金、銅、銅合金、または金で形成されてもよい。
第３ワイヤ３６の一方はゲート電極層２１と電気的に接続され、第３ワイヤ３６の他方は回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）と電気的に接続するボンディングワイヤである。第３ワイヤ３６は、例えば、アルミニウム、アルミニウム合金、銅、銅合金、または金で形成されてもよい。
【0066】
図５の半導体素子１０は、同じ構造を有する複数のセルを備えている。ここでは、第２ワイヤ３３の接続部３４の端部３４ａとの距離が異なる２つのセルＣ１とセルＣ２に注目して以下の説明を行う。セルＣ１とセルＣ２は同じ構造を有しているが、第２ワイヤ３３の接続部３４の端部３４ａに対するセルＣ２の位置は、セルＣ１の位置よりも離れている。なお、半導体素子１０の複数セルは、全てが同じ構造を有していなくてもよい。第２ワイヤ３３の接続部３４の端部３４ａは、図５に示す第２ワイヤ３３が伸びる方向に直交する方向の断面図において、ソース電極層２０と第２ワイヤ３３とが接合する部分の端部を示す。
【0067】
半導体装置１の動作時には、セルＣ１とセルＣ２において、第３ワイヤ３６およびゲート電極層２１を介してゲート電極１４にしきい値以上の電圧が印加されることにより、ドレイン電極層１９からｎ＋ソース領域１６に電流が流れる。
セルＣ２において、電流が流れる経路は、ｎ＋ソース領域１６からソース電極層２０を介して第２ワイヤ３３の接続部３４の端部３４ａまで流れる第１経路Ｌ１と、ｎ＋ソース領域１６からソース電極層２０、接続部３１から第１ワイヤ３０、第１ワイヤ３０の接続部３１からソース電極２０を介して第２ワイヤ３３の接続部３４の端部３４ａまで流れる第２経路Ｌ２とを有する。
第１ワイヤ３０の端部３０ａと第２ワイヤ３３の側面３３ｂが電気的に接続している場合は、ｎ＋ソース領域１６からソース電極層２０、接続部３１から第１ワイヤ３０、第１ワイヤ３０の端部３０ａから第２ワイヤ３３の側面３３ｂを介して第２ワイヤ３３の接続部３４の端部３４ａまで流れる第３経路Ｌ３をさらに有する。
第１ワイヤ３０の接続部３１は、ソース電極層の第１主面２０ａと電気的に接続しているので、第２経路Ｌ２および第３経路Ｌ３における第１ワイヤ３０の抵抗は、電流がソース電極層２０を通ってセルＣ２から第２ワイヤ３３の接続部３４の端部３４ａまで流れる第１経路Ｌ１のシート抵抗よりも小さい。そのため、セルＣ２において、電流は、第１ワイヤ３０の端部３０ａと第２ワイヤ３３の側面３３ｂが電気的に接続していない場合は、主に第２経路Ｌ２を通って、ｎ＋ソース領域１６から第２ワイヤ３３まで流れる電流が大きくなる。また、第１ワイヤ３０の端部３０ａと第２ワイヤ３３の側面３３ｂが電気的に接続している場合は、主に第３経路を通って、ｎ＋ソース領域１６から第２ワイヤ３３まで流れる電流が大きくなる。
セルＣ２において、電流が流れる経路は、ｎ＋ソース領域１６からソース電極層２０を介して第２ワイヤ３３の接続部３４の端部３４ａまで流れる第１経路Ｌ１と、ｎ＋ソース領域１６からソース電極層２０、接続部３１から第１ワイヤ３０、第１ワイヤ３０の接続部３１からソース電極２０を介して第２ワイヤ３３の接続部３４の端部３４ａまで流れる第２経路Ｌ２とを有する。
第１ワイヤ３０の端部３０ａと第２ワイヤ３３の側面３３ｂが電気的に接続している場合は、ｎ＋ソース領域１６からソース電極層２０、接続部３１から第１ワイヤ３０、第１ワイヤ３０の端部３０ａから第２ワイヤ３３の側面３３ｂを介して第２ワイヤ３３の接続部３４の端部３４ａまで流れる第３経路Ｌ３をさらに有する。
第１ワイヤ３０の接続部３１は、ソース電極層の第１主面２０ａと電気的に接続しているので、第２経路Ｌ２および第３経路Ｌ３における第１ワイヤ３０の抵抗は、電流がソース電極層２０を通ってセルＣ２から第２ワイヤ３３の接続部３４の端部３４ａまで流れる第１経路Ｌ１のシート抵抗よりも小さい。そのため、セルＣ２において、電流は、第１ワイヤ３０の端部３０ａと第２ワイヤ３３の側面３３ｂが電気的に接続していない場合は、主に第２経路Ｌ２を通って、ｎ＋ソース領域１６から第２ワイヤ３３まで流れる電流が大きくなる。また、第１ワイヤ３０の端部３０ａと第２ワイヤ３３の側面３３ｂが電気的に接続している場合は、主に第３経路を通って、ｎ＋ソース領域１６から第２ワイヤ３３まで流れる電流が大きくなる。
【0068】
セルＣ１とセルＣ２では、ドレイン電極層１９からｎ＋ソース領域１６に電流が流れる経路の抵抗ｒ０、およびソース電極層２０の厚さ方向の抵抗をｒ１は同じである。第２経路Ｌ２および第３経路Ｌ３における第１ワイヤ３０の抵抗は、第１ワイヤ３０とソース電極層２０の第１主面２０ａとが接続する接続部３１の面積が大きいほど低くすることができる。これにより、半導体素子１０は、複数の接続部３１を有する複数の第１ワイヤ３０をソース電極層２０の第１主面２０ａ上に備えることで、ソース電極層２０の厚さを厚くしてソース電極層２０の抵抗を低減した場合と同様な効果を得ることができる。
【0069】
さらに、複数の接続部３１を有する第１ワイヤ３０が、第２ワイヤ３３が伸びる方向と直交する方向に配置されることで、第１ワイヤ３０とソース電極層２０の第１主面２０ａが接続される接続部３１をより多く配置することができる。これにより、第１ワイヤ３０とソース電極層２０の第１主面２０ａとの接合面積をより大きくすることができる。
また、複数の接続部３１を有する第１ワイヤ３０が、第２ワイヤ３３が伸びる方向と直交する方向に配置されることで、複数の第１ワイヤ３０の端部３０ａと第２ワイヤ３３の側面３３ｂとが電気的に接続して複数の第３経路Ｌ３を設けることができる。
したがって、複数の接続部３１を有する第１ワイヤ３０が、第２ワイヤ３３が伸びる方向と直交する方向に配置されることで、さらに第１ワイヤ３０とソース電極層２０との間の抵抗を小さくすることができ、ソース電極層２０の厚さを実質的に厚くした場合と同じ効果が得られやすくなる。これにより、半導体装置１の構造または製造工程を変えることなく、半導体装置１のオン抵抗を低減できる。
また、複数の接続部３１を有する第１ワイヤ３０が、第２ワイヤ３３が伸びる方向と直交する方向に配置されることで、複数の第１ワイヤ３０の端部３０ａと第２ワイヤ３３の側面３３ｂとが電気的に接続して複数の第３経路Ｌ３を設けることができる。
したがって、複数の接続部３１を有する第１ワイヤ３０が、第２ワイヤ３３が伸びる方向と直交する方向に配置されることで、さらに第１ワイヤ３０とソース電極層２０との間の抵抗を小さくすることができ、ソース電極層２０の厚さを実質的に厚くした場合と同じ効果が得られやすくなる。これにより、半導体装置１の構造または製造工程を変えることなく、半導体装置１のオン抵抗を低減できる。
【0070】
次に、半導体素子１０のオン抵抗が、上述した第１ワイヤ３０、および第２ワイヤ３３の本数と接続部の数に応じて低減することを示す。
図７には、ソース電極層２０上に接続された第２ワイヤ３３に相当するソースワイヤ４０の実験例を示す。図８には、半導体素子１０のオン抵抗Ｒｏｎとソースワイヤ４０の数との関係を示す。図９には、オン抵抗Ｒｏｎと、ソースワイヤの間隔との関係を示す。
図７には、ソース電極層２０上に接続された第２ワイヤ３３に相当するソースワイヤ４０の実験例を示す。図８には、半導体素子１０のオン抵抗Ｒｏｎとソースワイヤ４０の数との関係を示す。図９には、オン抵抗Ｒｏｎと、ソースワイヤの間隔との関係を示す。
【0071】
図７（Ａ）に示すように、半導体素子１０のソース電極層２０上に、ソースワイヤ４０ａの一方が接続され、ゲート電極層２１上に、ゲートワイヤ４１の一方が接続される。ソースワイヤ４０ａの他方はソースプローブ端子（図示せず）に接続され、ゲートワイヤ４１の他方はゲートプローブ端子（図示せず）に接続される。そして、半導体素子１０のドレイン電極層１９を測定用のダイパッド（図示せず）に電気的に接続するように搭載し、半導体素子１０を動作させてオン抵抗を測定する。
【0072】
また、図７（Ｂ）に示すように、半導体素子１０のソース電極層２０上に、ソースワイヤ４０ａおよびソースワイヤ４０ｂの一方が間隔をあけて接続される。ソースワイヤ４０ａおよびソースワイヤ４０ｂの他方はソースプローブ端子（図示せず）に接続され、ソースワイヤ４０ａおよびソースワイヤ４０ｂは同電位となる。
ゲート電極層２１上に、ゲートワイヤ４１の一方が接続される。ゲートワイヤ４１の他方はゲートプローブ端子（図示せず）に接続される。
半導体素子１０のドレイン電極層１９を測定用ダイパッド（図示せず）に電気的に接続するように搭載し、半導体素子１０を動作させてオン抵抗を測定する。
ゲート電極層２１上に、ゲートワイヤ４１の一方が接続される。ゲートワイヤ４１の他方はゲートプローブ端子（図示せず）に接続される。
半導体素子１０のドレイン電極層１９を測定用ダイパッド（図示せず）に電気的に接続するように搭載し、半導体素子１０を動作させてオン抵抗を測定する。
【0073】
また、図７（Ｃ）に示すように、半導体素子１０のソース電極層２０上に、ソースワイヤ４０ａと、ソースワイヤ４０ｂと、ソースワイヤ４０ｃの一方が同じ間隔をあけて接続される。ソースワイヤ４０ａと、ソースワイヤ４０ｂと、およびソースワイヤ４０ｃの他方は、ソースプローブ端子（図示せず）に接続され、ソースワイヤ４０ａと、ソースワイヤ４０ｂと、ソースワイヤ４０ｃは同電位となる。
ゲート電極層２１上に、ゲートワイヤ４１の一方が接続される。ゲートワイヤ４１の他方はゲートプローブ端子（図示せず）に接続される。
半導体素子１０のドレイン電極層１９を測定用ダイパッド（図示せず）に電気的に接続するように搭載し、半導体素子１０を動作させてオン抵抗を測定する。
ゲート電極層２１上に、ゲートワイヤ４１の一方が接続される。ゲートワイヤ４１の他方はゲートプローブ端子（図示せず）に接続される。
半導体素子１０のドレイン電極層１９を測定用ダイパッド（図示せず）に電気的に接続するように搭載し、半導体素子１０を動作させてオン抵抗を測定する。
【0074】
また、図７（Ｄ）に示すように、半導体素子１０のソース電極層２０上に、ソースワイヤ４０ａと、ソースワイヤ４０ｂと、ソースワイヤ４０ｃと、ソースワイヤ４０ｄの一方が同じ間隔をあけて接続される。ソースワイヤ４０ａと、ソースワイヤ４０ｂと、およびソースワイヤ４０ｃと、ソースワイヤ４０ｄの他方は、ソースプローブ端子（図示せず）に接続され、ソースワイヤ４０ａと、ソースワイヤ４０ｂと、ソースワイヤ４０ｃと、ソースワイヤ４０ｄは同電位となる。
ゲート電極層２１上に、ゲートワイヤ４１の一方が接続される。ゲートワイヤ４１の他方はゲートプローブ端子（図示せず）に接続される。
半導体素子１０のドレイン電極層１９を測定用ダイパッド（図示せず）に電気的に接続するように搭載し、半導体素子１０を動作させてオン抵抗を測定する。
ゲート電極層２１上に、ゲートワイヤ４１の一方が接続される。ゲートワイヤ４１の他方はゲートプローブ端子（図示せず）に接続される。
半導体素子１０のドレイン電極層１９を測定用ダイパッド（図示せず）に電気的に接続するように搭載し、半導体素子１０を動作させてオン抵抗を測定する。
【0075】
図８は、オン抵抗Ｒｏｎと、ソースワイヤ４０の数との関係を示す。縦軸のオン抵抗Ｒｏｎは、図７で測定されたオン抵抗からソースワイヤ４０の抵抗および半導体素子１０が搭載された測定用ダイパッドの抵抗などを減算して、半導体素子１０のオン抵抗だけを求めた値を示す。図８に示すように、ソース電極層２０の第１主面２０ａに接続されるソースワイヤの数が増加するのと共に、オン抵抗Ｒｏｎが低減することが確認された。各ソースワイヤは同じ電位であるので、ソースワイヤの数が増加することは、第２ワイヤ３３の接続部３４の数を増加させたことに対応する。ソースワイヤ４０の数が増加することは、ソース電極層２０と第２ワイヤ３３とが電気的に接続する面積の増加に対応する。
この結果は、第１ワイヤ３０に置き換えることができる。よって、ソース電極層２０と第１ワイヤ３０とが電気的に接続する面積が増加することで、半導体素子１０のオン抵抗の低減を図ることができる。
また、ソース電極層２０と第１ワイヤ３０とが電気的に接続する面積が増加することと同時に第１ワイヤ３０および第２ワイヤ３３の間の距離も短くなる。これによって、抵抗が大きいソース電極層２０を流れる電流の経路が短くなり、半導体素子１０のオン抵抗を低減することができる。
この結果は、第１ワイヤ３０に置き換えることができる。よって、ソース電極層２０と第１ワイヤ３０とが電気的に接続する面積が増加することで、半導体素子１０のオン抵抗の低減を図ることができる。
また、ソース電極層２０と第１ワイヤ３０とが電気的に接続する面積が増加することと同時に第１ワイヤ３０および第２ワイヤ３３の間の距離も短くなる。これによって、抵抗が大きいソース電極層２０を流れる電流の経路が短くなり、半導体素子１０のオン抵抗を低減することができる。
【0076】
図９は、オン抵抗Ｒｏｎと、ソースワイヤ４０の間隔との関係を示す。なお、ソースワイヤ４０の数が１つの時（図７（Ａ）参照）は、ソースワイヤ４０ａとソース電極層２０の端との間の距離を、ソースワイヤ４０ａの間隔とした。縦軸のオン抵抗Ｒｏｎは、図７で測定されたオン抵抗からソースワイヤ４０の抵抗および半導体素子１０が搭載された測定用ダイパッドの抵抗などを減算して、半導体素子１０のオン抵抗だけを求めた値を示す。図９に示すように、ソースワイヤ４０の間隔が低減する（狭くなる）ほど、半導体素子１０のオン抵抗Ｒｏｎが低減することが確認された。
この結果は、第１ワイヤ３０に置き換えることができる。よって、ソース電極層２０に電気的に接続された第１ワイヤ３０の接続部３１の間隔が低減する（間隔が狭くなる）ほど、半導体素子１０のオン抵抗の低減を図ることができる。また、ソース電極層２０に電気的に接続された複数の第１ワイヤ３０の間隔が低減する（間隔が狭くなる）ほど、半導体素子１０のオン抵抗の低減を図ることができる。
この結果は、第１ワイヤ３０に置き換えることができる。よって、ソース電極層２０に電気的に接続された第１ワイヤ３０の接続部３１の間隔が低減する（間隔が狭くなる）ほど、半導体素子１０のオン抵抗の低減を図ることができる。また、ソース電極層２０に電気的に接続された複数の第１ワイヤ３０の間隔が低減する（間隔が狭くなる）ほど、半導体素子１０のオン抵抗の低減を図ることができる。
【0077】
上述した本実施形態の半導体装置によれば、低いオン抵抗を有するという効果が奏される。
【0078】
図１０は、第１実施形態の半導体装置の変型例を示す図である。本変型例の半導体装置１では、第１ワイヤ３０が伸びる方向と、第２ワイヤ３３が伸びる方向とが平行になっている。第１ワイヤ３０の接続部３１の側面３０ｂは、第２ワイヤ３３の接続部３４の側面３３ｂと接し、電気的に接続している。複数の接続部３１を有する第１ワイヤ３０は、第１ワイヤ３０が伸びる方向において、第２ワイヤ３３と電気的に接続する。よって、第１ワイヤ３０の複数の接続部３１と第２ワイヤ３３とが、ソース電極層２０の第１主面２０ａ上で電気的に接続する。
【0079】
次に、上述した半導体装置の他の実施形態を、図１１～図１７を用いて説明する。他の実施形態について特に説明しない点については、上述の第１実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。
【0080】
図１１は、本発明に係る第２実施形態の半導体装置を示す平面図である。
【0081】
本実施形態の半導体装置１では、第１ワイヤ３０は、第２ワイヤ３３と物理的に接していない（接続していない）点が第１実施形態と異なる。
図１１に示す第１ワイヤ３０は、第１ワイヤ３０が伸びる方向の両端に端部３０ａ、３０ａを有する。第１ワイヤ３０における端部３０ａに最も近い接続部３１は、第１ワイヤ３０が伸びる方向において対向する２つの端部３１ａ、３１ｃを有する。端部３１ａは、第１ワイヤ３０の外方（端部３０ａ側）に位置し、端部３１ｃは内方に位置する。また、第１ワイヤ３０が有する複数の接続部３１の中で、端部３０ａに最も近い接続部３１よりも内方に位置する接続部３１は、第１ワイヤ３０が伸びる方向において対向する一対の端部３１ｃ、３１ｃを有する。第１ワイヤ３０の接続部３１は、第１ワイヤ３０が伸びる方向に直交する方向において対向する２つの端部３１ｂ、３１ｂを有する。第１ワイヤ３０は、第１ワイヤ３０が伸びる方向に沿って、対向する一対の側面３０ｂを有する。
図１１に示す第２ワイヤ３３は、第２ワイヤ３３が伸びる方向において、一方の端部３３ａを有する。第２ワイヤ３３における端部３３ａに最も近い位置にある接続部３４は、第２ワイヤ３３が伸びる方向において対向する２つの端部３４ｂ、３４ｃを有する。端部３４ｂは、第２ワイヤ３３の外方に位置し、端部３４ｃは内方に位置する。また、第２ワイヤ３３が有する複数の接続部３４の中で、端部３３ａに最も近い接続部３４よりも内方に位置する接続部３４は、第２ワイヤ３３が伸びる方向において対向する一対の端部３４ｃ、３４ｃを有する。第２ワイヤ３３は、第２ワイヤ３３が伸びる方向に沿って、対向する一対の側面３３ｂを有する。第２ワイヤ３３の接続部３４は、第２ワイヤ３３が伸びる方向に直交する方向において対向する一対の端部３４ａ、３４ａを有する。
第１ワイヤ３０の接続部３１の側面３０ｂと、第２ワイヤ３３の端部３３ａとは、離間している。
第１ワイヤ３０の端部３０ａと第２ワイヤ３３の接続部３４の側面３３ｂとは、距離Ｓ１だけ離間している。
また、第１ワイヤ３０の端部３０ａに最も近い位置に設けられた接続部３１の端部３１ａと第２ワイヤ３３の接続部３４の端部３４ａとの間は、距離Ｓ３だけ離間している。
距離Ｓ１および距離Ｓ３が短いほど、第２ワイヤ３３と第１ワイヤ３０との間のソース電極層２０の部分の抵抗は小さくすることができる。
図１１に示す第１ワイヤ３０は、第１ワイヤ３０が伸びる方向の両端に端部３０ａ、３０ａを有する。第１ワイヤ３０における端部３０ａに最も近い接続部３１は、第１ワイヤ３０が伸びる方向において対向する２つの端部３１ａ、３１ｃを有する。端部３１ａは、第１ワイヤ３０の外方（端部３０ａ側）に位置し、端部３１ｃは内方に位置する。また、第１ワイヤ３０が有する複数の接続部３１の中で、端部３０ａに最も近い接続部３１よりも内方に位置する接続部３１は、第１ワイヤ３０が伸びる方向において対向する一対の端部３１ｃ、３１ｃを有する。第１ワイヤ３０の接続部３１は、第１ワイヤ３０が伸びる方向に直交する方向において対向する２つの端部３１ｂ、３１ｂを有する。第１ワイヤ３０は、第１ワイヤ３０が伸びる方向に沿って、対向する一対の側面３０ｂを有する。
図１１に示す第２ワイヤ３３は、第２ワイヤ３３が伸びる方向において、一方の端部３３ａを有する。第２ワイヤ３３における端部３３ａに最も近い位置にある接続部３４は、第２ワイヤ３３が伸びる方向において対向する２つの端部３４ｂ、３４ｃを有する。端部３４ｂは、第２ワイヤ３３の外方に位置し、端部３４ｃは内方に位置する。また、第２ワイヤ３３が有する複数の接続部３４の中で、端部３３ａに最も近い接続部３４よりも内方に位置する接続部３４は、第２ワイヤ３３が伸びる方向において対向する一対の端部３４ｃ、３４ｃを有する。第２ワイヤ３３は、第２ワイヤ３３が伸びる方向に沿って、対向する一対の側面３３ｂを有する。第２ワイヤ３３の接続部３４は、第２ワイヤ３３が伸びる方向に直交する方向において対向する一対の端部３４ａ、３４ａを有する。
第１ワイヤ３０の接続部３１の側面３０ｂと、第２ワイヤ３３の端部３３ａとは、離間している。
第１ワイヤ３０の端部３０ａと第２ワイヤ３３の接続部３４の側面３３ｂとは、距離Ｓ１だけ離間している。
また、第１ワイヤ３０の端部３０ａに最も近い位置に設けられた接続部３１の端部３１ａと第２ワイヤ３３の接続部３４の端部３４ａとの間は、距離Ｓ３だけ離間している。
距離Ｓ１および距離Ｓ３が短いほど、第２ワイヤ３３と第１ワイヤ３０との間のソース電極層２０の部分の抵抗は小さくすることができる。
【0082】
図１１に示す例を用いて、半導体素子１０のオン抵抗とソース電極層２０の抵抗（シート抵抗）について説明する。
図１１では、第２ワイヤ３３の接続部３４のすべてがソース電極層２０の第１主面２０ａと電気的に接続しており、第１ワイヤ３０の接続部３１の全てがソース電極層２０の第１主面２０ａと電気的に接続している。
ここで、半導体素子１０のオン抵抗をＲｃとする。第１ワイヤ３０がソース電極層２０の第１主面２０ａと電気的に接続する接続部３１を、この接続部３１の端部３１ａと、この端部３１ａと対向する第２ワイヤ３３の接続部３４の端部３４ａまでの距離Ｓ３で囲む領域２０ｃの抵抗（シート抵抗）をＲｓとする。
半導体素子１０のオン抵抗Ｒｃと第１ワイヤ３０の接続部３１を囲む領域２０ｃの抵抗Ｒｓは、０≦Ｒｓ／Ｒｃ≦０．２の関係を満たせばよい。
図１１では、第２ワイヤ３３の接続部３４のすべてがソース電極層２０の第１主面２０ａと電気的に接続しており、第１ワイヤ３０の接続部３１の全てがソース電極層２０の第１主面２０ａと電気的に接続している。
ここで、半導体素子１０のオン抵抗をＲｃとする。第１ワイヤ３０がソース電極層２０の第１主面２０ａと電気的に接続する接続部３１を、この接続部３１の端部３１ａと、この端部３１ａと対向する第２ワイヤ３３の接続部３４の端部３４ａまでの距離Ｓ３で囲む領域２０ｃの抵抗（シート抵抗）をＲｓとする。
半導体素子１０のオン抵抗Ｒｃと第１ワイヤ３０の接続部３１を囲む領域２０ｃの抵抗Ｒｓは、０≦Ｒｓ／Ｒｃ≦０．２の関係を満たせばよい。
【0083】
上述した関係について、図１２～図１４を参照しながら、以下に説明する。なお、図１２～図１４は、第１ワイヤ３０が第２ワイヤ３３と同様にソース端子（不図示）に接続している場合とする。
図１２及び図１３のそれぞれは、第１ワイヤ３０がソース電極層２０の第１主面２０ａと電気的に接続する接続部３１の形状が異なる形態を示す。図１４（Ａ）および図１４（Ｂ）は、図１２及び図１３に示す接続部３１の形態のそれぞれに対して、半導体素子１０のオン抵抗Ｒｃに対するソース電極層２０の抵抗Ｒｓの比Ｒｓ／Ｒｃと、距離Ｘとの関係を示す。
図１２及び図１３のそれぞれは、第１ワイヤ３０がソース電極層２０の第１主面２０ａと電気的に接続する接続部３１の形状が異なる形態を示す。図１４（Ａ）および図１４（Ｂ）は、図１２及び図１３に示す接続部３１の形態のそれぞれに対して、半導体素子１０のオン抵抗Ｒｃに対するソース電極層２０の抵抗Ｒｓの比Ｒｓ／Ｒｃと、距離Ｘとの関係を示す。
【0084】
図１２に示す形態では、複数の第１ワイヤ３０がソース電極層２０の対向する端部間に跨るように配置されている。第１ワイヤ３０とソース電極層２０の第１主面２０ａが、第１ワイヤ３０の接続部３１で電気的に接続している。
図１２では、説明をわかりやすくするために第１ワイヤ３０が有する接続部３１は１つとし、接続周辺部３２の記載を省略した。また、隣り合う第１ワイヤ３０との間に設けられる第２ワイヤ３３の記載は省略し、隣り合う第１ワイヤ３０の間隔は等間隔とした。
第１ワイヤ３０の円換算直径をａとする。この円換算直径は、例えば、第１ワイヤ３０の断面形状が円形の場合はワイヤの直径とし、断面形状がリボンワイヤ等の四角形の場合はソース電極層２０の第１主面２０ａに接続する面の幅としてもよい。
ソース電極層２０の対向する端部間の接続部３１の長さをＬとする。隣り合う第１ワイヤ３０において、第１ワイヤ３０が伸びる方向と直交する方向における接続部３１の端部３１ｂの間の距離の１／２を距離Ｘとする。
半導体素子１０の単位面積あたりのオン抵抗ＲｏｎＡをαとする。領域２０ｃと接続部３１を含む領域のオン抵抗Ｒｃ（接続部３１の端部３１ｂの間の距離の１／２の距離Ｘまでの半導体素子１０のオン抵抗Ｒｃ）は、下記式（１）で表される。
図１２では、説明をわかりやすくするために第１ワイヤ３０が有する接続部３１は１つとし、接続周辺部３２の記載を省略した。また、隣り合う第１ワイヤ３０との間に設けられる第２ワイヤ３３の記載は省略し、隣り合う第１ワイヤ３０の間隔は等間隔とした。
第１ワイヤ３０の円換算直径をａとする。この円換算直径は、例えば、第１ワイヤ３０の断面形状が円形の場合はワイヤの直径とし、断面形状がリボンワイヤ等の四角形の場合はソース電極層２０の第１主面２０ａに接続する面の幅としてもよい。
ソース電極層２０の対向する端部間の接続部３１の長さをＬとする。隣り合う第１ワイヤ３０において、第１ワイヤ３０が伸びる方向と直交する方向における接続部３１の端部３１ｂの間の距離の１／２を距離Ｘとする。
半導体素子１０の単位面積あたりのオン抵抗ＲｏｎＡをαとする。領域２０ｃと接続部３１を含む領域のオン抵抗Ｒｃ（接続部３１の端部３１ｂの間の距離の１／２の距離Ｘまでの半導体素子１０のオン抵抗Ｒｃ）は、下記式（１）で表される。
【0085】
Ｒｃ＝α／（（ｋ１×ａ＋２Ｘ）×Ｌ） （１）
【0086】
ここで、ｋ１は、第１ワイヤ３０の接続部３１を形成する条件に基づいて決定されるパラメータである。
（ｋ１×ａ）は、第１ワイヤ２０の円換算直径ａに依存する接続部３１の面積の幅を示す。したがって、オン抵抗Ｒｃは、図１２の破線で示される領域２０ｃと接続部３１からなる領域のオン抵抗である。
（ｋ１×ａ）は、第１ワイヤ２０の円換算直径ａに依存する接続部３１の面積の幅を示す。したがって、オン抵抗Ｒｃは、図１２の破線で示される領域２０ｃと接続部３１からなる領域のオン抵抗である。
【0087】
また、接続部３１を取り囲む領域２０ｃにおけるソース電極層２０の第１ワイヤ３０の長手方向に直交する方向の断面積をｓ’とし、ソース電極層２０の抵抗率をρとする。
ソース電極層２０の厚さｔは、ｎ＋ソース領域１６の上面からソース電極層２０の上面（第１主面２０ａ）までの厚さとする。
第１ワイヤ３０の接続部３１の端部３１ｂから距離Ｘだけ離れたソース電極層２０の領域２０ｃの抵抗Ｒｓは下記式（２）で表される。
なお、抵抗Ｒｓは、図１２中に点線で示された領域２０ｃから接続部３１を除いた部分の抵抗である。
ソース電極層２０の厚さｔは、ｎ＋ソース領域１６の上面からソース電極層２０の上面（第１主面２０ａ）までの厚さとする。
第１ワイヤ３０の接続部３１の端部３１ｂから距離Ｘだけ離れたソース電極層２０の領域２０ｃの抵抗Ｒｓは下記式（２）で表される。
なお、抵抗Ｒｓは、図１２中に点線で示された領域２０ｃから接続部３１を除いた部分の抵抗である。
【0088】
Ｒｓ＝ρ×Ｘ／ｓ’＝ρ×Ｘ／（２×Ｌ×ｔ） （２）
【0089】
したがって、抵抗Ｒｓは、第１ワイヤ３０の長手方向に直交する方向（図１２中の横方向）における領域２０ｃの抵抗である。
図１４（Ａ）は、第１ワイヤ３０の接続部３１や第２ワイヤ３３の接続部３４の間隔が例えば２００μｍ以下のように狭く、且つ、接続部３１および接続部３４の面積（ソース電極層２０と第１ワイヤ３０および第２ワイヤ３３とが接合する接合面積）が大きい場合の半導体素子１０のオン抵抗Ｒｃに対するソース電極層２０の抵抗Ｒｓの比Ｒｓ／Ｒｃと、距離Ｘとの関係を示す図である。比Ｒｓ／Ｒｃは、距離Ｘの増加と共に増大する。比Ｒｓ／Ｒｃがゼロ（０＝Ｒｓ／Ｒｃ）は、隣り合う第１ワイヤ３０の間に第２ワイヤ３３が接続され、第１ワイヤ３０と第２ワイヤ３３とが接し電気的に接続している状態を示している。
図１４（Ａ）は、第１ワイヤ３０の接続部３１や第２ワイヤ３３の接続部３４の間隔が例えば２００μｍ以下のように狭く、且つ、接続部３１および接続部３４の面積（ソース電極層２０と第１ワイヤ３０および第２ワイヤ３３とが接合する接合面積）が大きい場合の半導体素子１０のオン抵抗Ｒｃに対するソース電極層２０の抵抗Ｒｓの比Ｒｓ／Ｒｃと、距離Ｘとの関係を示す図である。比Ｒｓ／Ｒｃは、距離Ｘの増加と共に増大する。比Ｒｓ／Ｒｃがゼロ（０＝Ｒｓ／Ｒｃ）は、隣り合う第１ワイヤ３０の間に第２ワイヤ３３が接続され、第１ワイヤ３０と第２ワイヤ３３とが接し電気的に接続している状態を示している。
【0090】
図１３に示す形態では、複数の第１ワイヤ３０がソース電極層２０の第１主面２０ａに配置されている。第１ワイヤ３０とソース電極層２０の第１主面２０ａが第１ワイヤ３０の接続部３１で電気的に接続している。
図１３では、説明をわかりやすくするために第１ワイヤ３０が有する接続部３１は１つとし、接続周辺部３２の記載を省略した。また、隣り合う第１ワイヤ３０との間に設けられる第２ワイヤ３３の記載は省略し、隣り合う第１ワイヤ３０の間隔は等間隔とした。
図１３に示す第１ワイヤ３０では、図１２に示す第１ワイヤ３０よりも、接続部３１がソース電極層２０の第１主面２０ａに接続する面積が小さい。
第１ワイヤ３０の円換算直径をａとする。この円換算直径は、例えば、第１ワイヤ３０の断面形状が円形の場合はワイヤの直径、断面形状がリボンワイヤ等の四角形の場合はソース電極層２０の第１主面２０ａに接続する面の幅としてもよい。
隣り合う第１ワイヤ３０において、第１ワイヤ３０が伸びる方向に直交する方向における接続部３１の端部３１ｂの間の距離の１／２を距離Ｘとする。
半導体素子１０の単位面積あたりのオン抵抗ＲｏｎＡをαとすると、領域２０ｃと接続部３１のオン抵抗Ｒｃ（接続部３１の端部３１ｂの間の距離の１／２の距離Ｘまでの半導体素子１０のオン抵抗Ｒｃ）は、下記式（３）で表される。
図１３では、説明をわかりやすくするために第１ワイヤ３０が有する接続部３１は１つとし、接続周辺部３２の記載を省略した。また、隣り合う第１ワイヤ３０との間に設けられる第２ワイヤ３３の記載は省略し、隣り合う第１ワイヤ３０の間隔は等間隔とした。
図１３に示す第１ワイヤ３０では、図１２に示す第１ワイヤ３０よりも、接続部３１がソース電極層２０の第１主面２０ａに接続する面積が小さい。
第１ワイヤ３０の円換算直径をａとする。この円換算直径は、例えば、第１ワイヤ３０の断面形状が円形の場合はワイヤの直径、断面形状がリボンワイヤ等の四角形の場合はソース電極層２０の第１主面２０ａに接続する面の幅としてもよい。
隣り合う第１ワイヤ３０において、第１ワイヤ３０が伸びる方向に直交する方向における接続部３１の端部３１ｂの間の距離の１／２を距離Ｘとする。
半導体素子１０の単位面積あたりのオン抵抗ＲｏｎＡをαとすると、領域２０ｃと接続部３１のオン抵抗Ｒｃ（接続部３１の端部３１ｂの間の距離の１／２の距離Ｘまでの半導体素子１０のオン抵抗Ｒｃ）は、下記式（３）で表される。
【0091】
Ｒｃ＝α／（（ｋ１×ａ＋２Ｘ）（Ｌ＋２Ｘ））＝α／（ｋ２×ａ２＋ｋ３×ａ×Ｘ＋４Ｘ２） （３）
【0092】
ここで、ｋ２およびｋ３は、第１ワイヤ３０の接続部３１を形成する条件に基づいて決定されるパラメータである。
なお、接続部３１の長さＬはｋｙ×ａ（Ｋｙは接続部３１の形成条件に応じた定数）とし、ｋｙをｋ２およびｋ３とする。
オン抵抗Ｒｃは、図１３の破線で示される接続部３１および領域２０ｃからなる領域のオン抵抗である。
なお、接続部３１の長さＬはｋｙ×ａ（Ｋｙは接続部３１の形成条件に応じた定数）とし、ｋｙをｋ２およびｋ３とする。
オン抵抗Ｒｃは、図１３の破線で示される接続部３１および領域２０ｃからなる領域のオン抵抗である。
【0093】
また、接続部３１を取り囲む領域２０ｃにおけるソース電極層２０の第１ワイヤ３０の長手方向に直交する方向の断面積をｓ’とし、ソース電極層２０の抵抗率をρとする。
ソース電極層２０の厚さｔは、ｎ＋ソース領域１６の上面からソース電極層２０の上面（第１主面２０ａ）までの厚さとする。
第１ワイヤ３０の接続部３１の端部３１ｂから距離Ｘだけ外方に離れた領域２０ｃの抵抗Ｒｓは、下記の式（４）で表される。抵抗Ｒｓは、図１３中に点線で示された領域２０ｃから接続部３１を除いた部分の抵抗である。
ソース電極層２０の厚さｔは、ｎ＋ソース領域１６の上面からソース電極層２０の上面（第１主面２０ａ）までの厚さとする。
第１ワイヤ３０の接続部３１の端部３１ｂから距離Ｘだけ外方に離れた領域２０ｃの抵抗Ｒｓは、下記の式（４）で表される。抵抗Ｒｓは、図１３中に点線で示された領域２０ｃから接続部３１を除いた部分の抵抗である。
【0094】
Ｒｓ＝ρ×Ｘ／ｓ’＝ρ×Ｘ／（２（（ｋ１×ａ＋２Ｘ）＋（Ｌ＋２Ｘ））×ｔ）＝ρ×Ｘ／（２（ｋ４×ａ＋Ｘ）×ｔ） （４）
【0095】
ここで、ｋ４は、第１ワイヤ３０の接続部３１を形成する条件に基づいて決定されるパラメータである。したがって、抵抗Ｒｓは、接続部３１を取り囲む領域２０ｃの第１ワイヤ３０の長手方向に直交する方向の抵抗である。
【0096】
図１４（Ｂ）は、第１ワイヤ３０の接続部３１や第２ワイヤ３３の接続部３４の間隔が例えば２００μｍより広く、且つ、接続部３１および接続部３４の面積（ソース電極層２０と第１ワイヤ３０および第２ワイヤ３３とが接合する接合面積）が小さい場合の半導体素子１０のオン抵抗Ｒｃに対するソース電極層２０の抵抗Ｒｓの比Ｒｓ／Ｒｃと、距離Ｘとの関係を示す図である。
【0097】
図１４（Ａ）および図１４（Ｂ）を参照すると、比Ｒｓ／Ｒｃは、０．２（２０％に対応）以下、特に０．１（１０％に対応）以下である場合、第２ワイヤ３３が、第１ワイヤ３０の複数の接続部３１を介して、ソース電極層２０の第１主面２０ａの広い領域と小さな抵抗で電気的に接続される。比Ｒｓ／Ｒｃが０．２以下となるのは、図１４（Ａ）に示す例では、距離Ｘが約１４０μｍ以下の時であり、図１４（Ｂ）に示す例では、距離Ｘが約２５０μｍ以下の時である。
なお、図１４（Ａ）と図１４（Ｂ）とを比べると、比Ｒｓ／Ｒｃが同じになる距離Ｘの値が図１４（Ｂ）の方が大きくなっている。これは、図１４（Ｂ）では、接続部３１および接続部３４の面積（ソース電極層２０と第１ワイヤ３０および第２ワイヤ３３とが接合する接合面積）が小さく、Ｒｃの値が大きくなるためである。よって、半導体素子１０のオン抵抗は図１４（Ｂ）の場合の方が高くなる。
なお、図１４（Ａ）と図１４（Ｂ）とを比べると、比Ｒｓ／Ｒｃが同じになる距離Ｘの値が図１４（Ｂ）の方が大きくなっている。これは、図１４（Ｂ）では、接続部３１および接続部３４の面積（ソース電極層２０と第１ワイヤ３０および第２ワイヤ３３とが接合する接合面積）が小さく、Ｒｃの値が大きくなるためである。よって、半導体素子１０のオン抵抗は図１４（Ｂ）の場合の方が高くなる。
【0098】
図１２に示す隣り合う第１ワイヤ３３の接続部３１の端部３１ｂの間隔は、距離Ｘの２倍に相当し、隣り合う接続部３１の端部３１ｂの間隔は２８０μｍ以下であるとよい。
【0099】
また、図１１に示す複数の接続部３１を有する１本の第１ワイヤ３０において、隣り合う２つの接続部３１の端部３１ｃの間隔Ｓ２は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下であればよい。
間隔２Ｓは、狭い方が、ソース電極層２０に流れる電流の経路の抵抗をより小さくすることができる。例えば、間隔Ｓ２は２００μｍ以下（距離Ｘは１００μｍ以下）であるとよい。
第１ワイヤ３０の隣り合う２つの接続部３１の間の部分は、ソース電極層２０の第１主面２０ａと接続していないが、第１ワイヤ３０を介して、第２ワイヤ３３と良好な電気的接続が得られる。
これにより、第１ワイヤ３０とソース電極層２０との間の抵抗を低くすることができる。
図１２および図１３では、第２ワイヤ３３の記載を省略したが、上述した第１ワイヤ３０および接続部３１に関する説明は、第２ワイヤ３３および接続部３４に対しても適宜適用される。以上が、０≦Ｒｓ／Ｒｃ≦０．２の関係についての説明である。次に、この関係と、図１１に示す半導体装置１との関係を、以下に説明する。
第１ワイヤ３０の接続部３１の端部３１ｂと、この端部３１ｂと対向する、第２ワイヤ３３の接続部３４の端部３４ｂとの間隔は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とする。
第１ワイヤ３０の接続部３１の端部３１ａと、この端部３１ａと対向する、第２ワイヤ３３の接続部３４の端部３４ａとの間隔は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とする。
また、複数の接続部３４を有する１本の第２ワイヤ３４において、隣り合う接続部３４の２つの対向する端部３４ｃの間隔は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。これにより、第１ワイヤ３０および第２ワイヤ３３とソース電極層２０との間の抵抗を低くすることができる。
間隔２Ｓは、狭い方が、ソース電極層２０に流れる電流の経路の抵抗をより小さくすることができる。例えば、間隔Ｓ２は２００μｍ以下（距離Ｘは１００μｍ以下）であるとよい。
第１ワイヤ３０の隣り合う２つの接続部３１の間の部分は、ソース電極層２０の第１主面２０ａと接続していないが、第１ワイヤ３０を介して、第２ワイヤ３３と良好な電気的接続が得られる。
これにより、第１ワイヤ３０とソース電極層２０との間の抵抗を低くすることができる。
図１２および図１３では、第２ワイヤ３３の記載を省略したが、上述した第１ワイヤ３０および接続部３１に関する説明は、第２ワイヤ３３および接続部３４に対しても適宜適用される。以上が、０≦Ｒｓ／Ｒｃ≦０．２の関係についての説明である。次に、この関係と、図１１に示す半導体装置１との関係を、以下に説明する。
第１ワイヤ３０の接続部３１の端部３１ｂと、この端部３１ｂと対向する、第２ワイヤ３３の接続部３４の端部３４ｂとの間隔は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とする。
第１ワイヤ３０の接続部３１の端部３１ａと、この端部３１ａと対向する、第２ワイヤ３３の接続部３４の端部３４ａとの間隔は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とする。
また、複数の接続部３４を有する１本の第２ワイヤ３４において、隣り合う接続部３４の２つの対向する端部３４ｃの間隔は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。これにより、第１ワイヤ３０および第２ワイヤ３３とソース電極層２０との間の抵抗を低くすることができる。
【0100】
上述した本実施形態の半導体装置によれば、第１ワイヤ３３とソース電極層２０との間の抵抗を低くすることができる半導体素子を半導体装置に搭載することで低いオン抵抗を有することができる。
【0101】
図１５は、第２実施形態の半導体装置の変型例を示す図である。本変型例の半導体装置１の半導体素子１０では、第１ワイヤ３０が伸びる方向と、第２ワイヤ３３が伸びる方向は平行である。第１ワイヤ３０と第２ワイヤ３３とは離間している。第１ワイヤ３０の接続部３１の端部３１ｂと、この端部３１ｂと対向する、第２ワイヤ３３の接続部３４の端部３４ａとの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
また、第１ワイヤ３０の隣り合う接続部３１の２つの対向する端部３１ｃの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
また、第１ワイヤ３０の隣り合う接続部３１の２つの対向する端部３１ｃの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
【0102】
図１６は、本明細書に開示する半導体装置の第３実施形態を示す平面図である。本実施形態の半導体装置１の半導体素子１０では、第１ワイヤ３０が伸びる方向は、第２ワイヤ３３が伸びる方向に対して直交している。また、本実施形態の半導体装置１の半導体素子１０は、第２ワイヤ３３と物理的に接している第１ワイヤ３０と、第２ワイヤ３３と物理的に接していない第１ワイヤ３０とを有する。
第１ワイヤ３０の接続部３１の側面３０ｂと第２ワイヤ３３の端部３３ａが物理的に接続している。また、第１ワイヤ３０の端部３０ａと第２ワイヤ３３の接続部３４の側面３３ｂが物理的に接続している。
なお、図１６では、隣り合う第２ワイヤ３３の接続部３４の間に設けられた第１ワイヤ３０の２つの端部３０ａのそれぞれが、第２ワイヤ３３の接続部３４の側面３３ｂに物理的に接続しているが、第１ワイヤ３０の２つの端部３０ａの中のいずれか一方の端部３０ａが、第２ワイヤ３３の接続部３４の側面３３ｂに物理的に接続していてもよい。
第１ワイヤ３０と第２ワイヤ３３が物理的に接続する箇所において、第１ワイヤ３０の接続部３１の端部３１ｂと第２ワイヤ３３の接続部３３の端部３４ｂとの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
第２ワイヤ３３と第１ワイヤ３０が物理的に接続する箇所において、第１ワイヤ３０の接続部３１の端部３１ａと第２ワイヤ３３の端部３４ａとの間の距離も同様に、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
また、第２ワイヤ３３と第１ワイヤ３０が物理的に接続するかまたは接続しないに関わらず、隣り合う第１ワイヤ３０の接続部３１の端部３１ｂとの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
さらに、１本の第１ワイヤ３０の隣り合う接続部３１の対向する端部３１ｃの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
第１ワイヤ３０の接続部３１の側面３０ｂと第２ワイヤ３３の端部３３ａが物理的に接続している。また、第１ワイヤ３０の端部３０ａと第２ワイヤ３３の接続部３４の側面３３ｂが物理的に接続している。
なお、図１６では、隣り合う第２ワイヤ３３の接続部３４の間に設けられた第１ワイヤ３０の２つの端部３０ａのそれぞれが、第２ワイヤ３３の接続部３４の側面３３ｂに物理的に接続しているが、第１ワイヤ３０の２つの端部３０ａの中のいずれか一方の端部３０ａが、第２ワイヤ３３の接続部３４の側面３３ｂに物理的に接続していてもよい。
第１ワイヤ３０と第２ワイヤ３３が物理的に接続する箇所において、第１ワイヤ３０の接続部３１の端部３１ｂと第２ワイヤ３３の接続部３３の端部３４ｂとの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
第２ワイヤ３３と第１ワイヤ３０が物理的に接続する箇所において、第１ワイヤ３０の接続部３１の端部３１ａと第２ワイヤ３３の端部３４ａとの間の距離も同様に、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
また、第２ワイヤ３３と第１ワイヤ３０が物理的に接続するかまたは接続しないに関わらず、隣り合う第１ワイヤ３０の接続部３１の端部３１ｂとの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
さらに、１本の第１ワイヤ３０の隣り合う接続部３１の対向する端部３１ｃの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
【0103】
図１７は、第３実施形態の半導体装置の変型例を示す図である。本変型例の半導体装置１では、第１ワイヤ３０が伸びる方向と、第２ワイヤ３３が伸びる方向とは平行である。また、本変型例の半導体装置１は、第２ワイヤ３３と物理的に接している第１ワイヤ３０と、第２ワイヤ３３と物理的に接していない第１ワイヤ３０とを有する。
第１ワイヤ３０の接続部３１の側面３０ｂと第２ワイヤ３３の接続部３４の側面３３ｂが物理的に接しており、電気的に接続している。
第１ワイヤ３０と第２ワイヤ３３が物理的に接続する箇所において、第１ワイヤ３０の接続部３１の端部３１ｂと第２ワイヤ３３の接続部３３の端部３４ａとの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
また、隣り合う第１ワイヤ３０の接続部３１の端部３１ｂとの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
さらに、１本の第１ワイヤ３０の隣り合う接続部３１の対向する端部３１ｃとの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
第１ワイヤ３０の接続部３１の側面３０ｂと第２ワイヤ３３の接続部３４の側面３３ｂが物理的に接しており、電気的に接続している。
第１ワイヤ３０と第２ワイヤ３３が物理的に接続する箇所において、第１ワイヤ３０の接続部３１の端部３１ｂと第２ワイヤ３３の接続部３３の端部３４ａとの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
また、隣り合う第１ワイヤ３０の接続部３１の端部３１ｂとの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
さらに、１本の第１ワイヤ３０の隣り合う接続部３１の対向する端部３１ｃとの間の距離は、０≦Ｒｓ／Ｒｃ≦０．２を満たし、且つ、比Ｒｓ／Ｒｃが０．２以下となるように決定される距離Ｘの２倍以下とするとよい。
【0104】
【0105】
まず、図１８に示すように、半導体素子１０のソース電極層２０の第１主面２０ａ上に導電性を有する第１ワイヤ３０が、複数の接続部３１でソース電極層２０の第１主面２０ａと電気的に接続し、所定の方向に伸びるように配置される。
具体的には、長尺状のワイヤの端部がソース電極層２０の第１主面２０ａに配置され、例えばワイヤボンディングのように超音波を用いて、ソース電極層２０の第１主面２０ａと接合することにより接続部３１が形成される。
ワイヤを所定の方向に移動させて、ソース電極層２０と第１主面２０ａとの接合を繰り返し行い、複数の接続部３１を形成する。
ソース電極層２０と第１主面２０ａに接続されたワイヤが所定の長さになったとき、接続部３１の近傍で長尺状のワイヤが切断され、第１ワイヤ３０が形成される。
また、導電性を有する第３ワイヤ３６が、接続部３７でゲート電極層２１と電気的に接続するように、ゲート電極層２１上に配置される。なお、第３ワイヤ３６の他方は、半導体素子１０が搭載される回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）に電気的に接続される。
具体的には、長尺状のワイヤの端部がソース電極層２０の第１主面２０ａに配置され、例えばワイヤボンディングのように超音波を用いて、ソース電極層２０の第１主面２０ａと接合することにより接続部３１が形成される。
ワイヤを所定の方向に移動させて、ソース電極層２０と第１主面２０ａとの接合を繰り返し行い、複数の接続部３１を形成する。
ソース電極層２０と第１主面２０ａに接続されたワイヤが所定の長さになったとき、接続部３１の近傍で長尺状のワイヤが切断され、第１ワイヤ３０が形成される。
また、導電性を有する第３ワイヤ３６が、接続部３７でゲート電極層２１と電気的に接続するように、ゲート電極層２１上に配置される。なお、第３ワイヤ３６の他方は、半導体素子１０が搭載される回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）に電気的に接続される。
【0106】
次に、図１９に示すように、導電性を有し、第１ワイヤ３０よりも円換算直径が大きい第２ワイヤ３３が、ソース電極層２０の第１主面２０ａ上に、第１ワイヤ３０が伸びる方向と交差する方向に配置される。
図１９に示す例では、第２ワイヤ３３は、第１ワイヤ３０が伸びる方向と直交する方向に配置される。なお、第２ワイヤ３３の点線部は、第２ワイヤ３３が伸びる方向（移動させる方向）を示す。
図１９に示す例では、第２ワイヤ３３は、第１ワイヤ３０が伸びる方向と直交する方向に配置される。なお、第２ワイヤ３３の点線部は、第２ワイヤ３３が伸びる方向（移動させる方向）を示す。
【0107】
次に、図２０に示すように、第２ワイヤ３３が、例えばワイヤボンディングのように超音波を用いて、ソース電極層２０の第１主面２０ａと接合することにより接続部３４が形成する。
さらに、第２ワイヤ３３を第２ワイヤ３３が伸びる方向に移動させ、ソース電極層２０の第１主面２０ａ上に配置する。第２ワイヤ３３とソース電極層２０の第１主面２０ａとの間を接合して接続部３４を形成する。第２ワイヤ３３を所定の方向に移動させて、ソース電極層２０と第１主面２０ａとの接合を繰り返し行い、複数の接続部３４を形成する。
なお、第２ワイヤ３３の他方は、半導体素子１０が搭載される回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）に電気的に接続される。これにより、第１ワイヤ３０の端部３０ａと第２ワイヤ３３の接続部３４の側面３３ｂとが物理的に接して、電気的にも接続される。第１ワイヤ３０がソース電極層２０の第１主面２０ａに接続された後に、第１ワイヤ３０より円換算直径が大きい第２ワイヤ３３がソース電極層２０の第１主面２０ａに接続されることで、図４～図６に示す半導体装置１が得られる。
さらに、第２ワイヤ３３を第２ワイヤ３３が伸びる方向に移動させ、ソース電極層２０の第１主面２０ａ上に配置する。第２ワイヤ３３とソース電極層２０の第１主面２０ａとの間を接合して接続部３４を形成する。第２ワイヤ３３を所定の方向に移動させて、ソース電極層２０と第１主面２０ａとの接合を繰り返し行い、複数の接続部３４を形成する。
なお、第２ワイヤ３３の他方は、半導体素子１０が搭載される回路基板の配線パターンまたはリードフレーム等の外部端子（図示せず）に電気的に接続される。これにより、第１ワイヤ３０の端部３０ａと第２ワイヤ３３の接続部３４の側面３３ｂとが物理的に接して、電気的にも接続される。第１ワイヤ３０がソース電極層２０の第１主面２０ａに接続された後に、第１ワイヤ３０より円換算直径が大きい第２ワイヤ３３がソース電極層２０の第１主面２０ａに接続されることで、図４～図６に示す半導体装置１が得られる。
【0108】
本発明では、上述した実施形態の半導体装置および半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。
【0109】
例えば、上述した実施形態では、第１ワイヤと第２ワイヤとが接している場合、第１ワイヤの端部と第２ワイヤの接続部の側面、第１ワイヤの接続部の側面と第２ワイヤの端部、または第１ワイヤの接続部の側面と第２ワイヤの接続部の側面とが接していたが、第１ワイヤと第２ワイヤとは、各ワイヤの端部、および各接続部の側面以外の部位で接していてもよい。例えば、第２ワイヤを、第１ワイヤの上をまたぐように配置して、第１ワイヤと第２ワイヤと接してもよい。
【0110】
また、上述した実施形態では、第１ワイヤと第２ワイヤとは、直交する角度で交差するように配置されていたが、第１ワイヤと第２ワイヤとは、直交する角度と異なる角度で交差するように配置されていてもよい。
上述した実施形態では、第１ワイヤ、第２ワイヤ、および第３ワイヤが伸びる方向と半導体素子のゲート電極層およびソース電極層の位置が規定されているが、これに限らず第１ワイヤ、第２ワイヤ、および第３ワイヤが接続される方向と半導体素子のゲート電極層およびソース電極層の位置は、半導体素子が搭載される半導体装置の回路基板の配線パターンまたはリードフレーム等の外部端子によって異なってもよい。
上述した実施形態では、第１ワイヤ、第２ワイヤ、および第３ワイヤが伸びる方向と半導体素子のゲート電極層およびソース電極層の位置が規定されているが、これに限らず第１ワイヤ、第２ワイヤ、および第３ワイヤが接続される方向と半導体素子のゲート電極層およびソース電極層の位置は、半導体素子が搭載される半導体装置の回路基板の配線パターンまたはリードフレーム等の外部端子によって異なってもよい。
【0111】
上述した実施の形態では、半導体素子がＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の場合を示しているが、これに限らずＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、または逆導通型ＩＧＢＴ（ＲＣ－ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）でもよい。
【符号の説明】
【0112】
１ 半導体装置
１０ 半導体素子
１１ ｎ＋ドレイン層
１２ ｎ－ドリフト層
１３ ｐベース領域
１４ ゲート電極
１５ ゲート絶縁膜
１６ ｎ＋ソース領域
１７ ｐ＋＋コンタクト領域
１８ 層間絶縁膜
１９ ドレイン電極層
２０ ソース電極層（表面電極層）
２０ａ 第１主面
２０ｂ 第２主面
２１ ゲート電極層
２２ 耐圧構造領域
３０ 第１ワイヤ
３０ａ 端部
３０ｂ 側面
３１ 接続部
３１ａ 端部
３１ｂ 端部
３１ｃ 端部
３２ 接続周辺部
３３ 第２ワイヤ
３３ａ 端部
３３ｂ 側面
３４ 接続部
３４ａ 端部
３４ｂ 端部
３４ｃ 端部
３５ 接続周辺部
３６ 第３ワイヤ
３７ 接続部
４０、４０ａ～４０ｄ ソースワイヤ
４１ ゲートワイヤ
５０、５０ａ～５０ｃ トレンチ
１０ 半導体素子
１１ ｎ＋ドレイン層
１２ ｎ－ドリフト層
１３ ｐベース領域
１４ ゲート電極
１５ ゲート絶縁膜
１６ ｎ＋ソース領域
１７ ｐ＋＋コンタクト領域
１８ 層間絶縁膜
１９ ドレイン電極層
２０ ソース電極層（表面電極層）
２０ａ 第１主面
２０ｂ 第２主面
２１ ゲート電極層
２２ 耐圧構造領域
３０ 第１ワイヤ
３０ａ 端部
３０ｂ 側面
３１ 接続部
３１ａ 端部
３１ｂ 端部
３１ｃ 端部
３２ 接続周辺部
３３ 第２ワイヤ
３３ａ 端部
３３ｂ 側面
３４ 接続部
３４ａ 端部
３４ｂ 端部
３４ｃ 端部
３５ 接続周辺部
３６ 第３ワイヤ
３７ 接続部
４０、４０ａ～４０ｄ ソースワイヤ
４１ ゲートワイヤ
５０、５０ａ～５０ｃ トレンチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】