(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-04-14
(45)【発行日】2025-04-22
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H10D 30/66 20250101AFI20250415BHJP
H01L 21/60 20060101ALI20250415BHJP
H10D 12/00 20250101ALI20250415BHJP
【FI】
H10D30/66 103Q
H01L21/60 301A
H10D12/00 101Z
H10D30/66 201A
(21)【出願番号】P 2020209222
(22)【出願日】2020-12-17
【審査請求日】2023-11-13
(31)【優先権主張番号】P 2020003198
(32)【優先日】2020-01-10
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100099759
【氏名又は名称】青木 篤
(74)【代理人】
【識別番号】100123582
【氏名又は名称】三橋 真二
(74)【代理人】
【識別番号】100114018
【氏名又は名称】南山 知広
(74)【代理人】
【識別番号】100180806
【氏名又は名称】三浦 剛
(74)【代理人】
【識別番号】100135976
【氏名又は名称】宮本 哲夫
(72)【発明者】
【氏名】西村 武義
【審査官】西村 治郎
(56)【参考文献】
【文献】特開2012-109455(JP,A)
【文献】特開2015-185570(JP,A)
【文献】特開2019-135761(JP,A)
【文献】特開2004-055589(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H10D 30/66
H10D 12/00
H01L 21/60
(57)【特許請求の範囲】
【請求項1】
それぞれがゲート電極及びゲート酸化膜を含み且つ第1の方向に沿って配列される複数のトレンチ、並びに第1主面及び第2主面を有する表面電極層を備えた半導体素子であって、前記第1主面が表面として露出している半導体素子と、
複数の第1接続部で前記第1主面と電気的に接続し、且つ、前記第1主面上に第1の方向に配置される第1ワイヤと、
第2接続部で前記第1主面と電気的に接続し、前記第1主面上に
前記第1の方向に交差する第2の方向に配置される第2ワイヤと、を備え、
前記第2ワイヤの断面積と同じ断面積を有する円の直径である第2円換算直径は、前記第1ワイヤの断面積と同じ断面積を有する円の直径である第1円換算直径より大きい半導体装置。
【請求項2】
前記第1円換算直径は、前記表面電極層の厚さの4倍以上、50倍以下である請求項1に記載の半導体装置。
【請求項3】
前記第1ワイヤと前記第2ワイヤとは接している請求項1
又は2に記載の半導体装置。
【請求項4】
前記半導体素子は、オン抵抗Rcを有し、
前記第1ワイヤの前記第1接続部と前記第2ワイヤの前記第2接続部とは距離Sだけ離間しており、
前記第1ワイヤが前記第1主面と電気的に接続する前記第1接続部を距離Sで囲む領域の前記表面電極層の部分のシート抵抗Rsと、オン抵抗Rcとは、0≦Rs/Rc≦0.2の関係を満たす請求項1~
3の何れか一項に記載の半導体装置。
【請求項5】
前記複数の第1接続部で前記第1主面のみと電気的に接続した複数の前記第1ワイヤを備え、
一方が複数の前記第2接続部で前記第1主面と電気的に接続し、他方が外部端子に電気的に接続する複数の前記第2ワイヤを備える請求項1~
4の何れか一項に記載の半導体装置。
【請求項6】
前記第1ワイヤは、前記表面電極層のシート抵抗よりも低いシート抵抗を有する請求項1~
5の何れか一項に記載の半導体装置。
【請求項7】
それぞれがゲート電極及びゲート酸化膜を含み且つ第1の方向に沿って配列される複数のトレンチ、並びに第1主面及び第2主面を有する表面電極層を含み、且つ、前記第1主面が表面として露出している半導体素子を備えた半導体装置の製造方法であって、
前記第1主面上に、複数の第1接続部で前記第1主面と電気的に接続するように、導電性を有する第1ワイヤを、第1の方向に伸びるように配置する第1工程と、
前記第1主面上に、第2接続部で前記第1主面と電気的に接続するように、導電性を有し、前記第1ワイヤよりも太い第2ワイヤを、
前記第1の方向と交差する第2の方向に伸びるように配置する第2工程と、
を含む半導体装置の製造方法。
【請求項8】
前記第1工程後に前記第2工程を行う請求項
7に記載の半導体装置の製造方法。
【請求項9】
前記第2工程は、前記第2ワイヤを、前記第1ワイヤと接するように、前記第1主面上に配置することを含む請求項
7又は8に記載の半導体装置の製造方法。
【請求項10】
前記第1工程は、前記複数の第1接続部で前記第1主面のみに電気的に接続した前記第1ワイヤを複数形成し、
前記第2工程は、一方が複数の前記第2接続部で前記第1主面と電気的に接続し、他方が外部端子に電気的に接続する前記第2ワイヤを複数形成する請求項
7又は8に記載の半導体装置の製造方法。
【請求項11】
前記第1ワイヤは、前記表面電極層のシート抵抗よりも低いシート抵抗を有する請求項
7~10の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、半導体装置に搭載された半導体素子の表面電極層を流れる電流の経路の抵抗値を低減する技術が提案されている(例えば、特許文献1参照)。半導体素子の表面電極層を流れる電流の経路の抵抗値が小さい程、半導体装置の動作時の電力の損失を低減することができる。
【0003】
半導体装置は、半導体素子と、半導体素子の表面に配置される表面電極層と、表面電極層に接続して半導体素子を外部に電気的に接続するボンディングワイヤとを有する。そして、半導体装置のオン抵抗を構成する要素として、半導体素子の抵抗と、表面電極層の抵抗と、ボンディングワイヤの抵抗が挙げられる。
【0004】
半導体素子の抵抗を低減するために、微細化構造、トレンチゲート構造およびスーパジャンクション構造などが提案されている。これらを用いることにより、半導体素子の抵抗は、1/2以下に低減可能である。
【0005】
半導体素子の抵抗が低減することにより、表面電極層の抵抗、および、ボンディングワイヤの抵抗が相対的に大きくなっている。
【0006】
表面電極層の抵抗を低減する技術として、表面電極層の厚さを増大することがある。しかし、表面電極層の厚さは、半導体装置の仕様および製造工程の工程能力により制約を受けるので、表面電極層の厚さだけを増大することは困難である。
【0007】
また、ボンディングワイヤの抵抗を低減する技術として、ボンディングワイヤの数を増加すること、または、ボンディングワイヤの径を増加することがある。しかし、ボンディングワイヤの数を増加すること、または、ボンディングワイヤの径を増加することは、ボンディングワイヤが接続される回路基板の配線パターンまたはリードフレーム等の外部端子の構造を変更することが必要となる。さらに、ボンディングワイヤの数を増加すること、または、ボンディングワイヤの径を増加することは、半導体素子の面積を変更することも必要となる。
【先行技術文献】
【特許文献】
【0008】
【発明の概要】
【発明が解決しようとする課題】
【0009】
図1は、ボンディングワイヤを含む従来例の半導体装置を示す図である。
図2は、
図1のZ-Z線断面図である。
【0010】
半導体装置100は、半導体素子110と、ボンディングワイヤ133と、ボンディングワイヤ136と、半導体素子110の裏面電極層がはんだ層、または銀ペースト等の導電性接着材を介して搭載された回路基板またはリードフレーム(図示せず)と、回路基板の配線パターンまたはリードフレーム等の外部端子(図示せず)を有する。
半導体素子110は、下面にドレイン電極層119(裏面電極層)と、上面にソース電極層120およびゲート電極層121とを有する。
半導体素子110は、ドレイン層111と、ドリフト層112と、ドリフト層112の上面からドレイン層111に向う方向を深さ方向とする複数のトレンチ150を有する。トレンチ150には、ゲート絶縁膜115と、トレンチ150の内部にゲート絶縁膜115を介して埋め込まれるゲート電極114が設けられる。隣り合うトレンチ150の間には、トレンチ150の底面より浅いpベース領域113が設けられる。pベース領域113の表面層には、ソース領域116がゲート絶縁膜115を介してゲート電極114に接するように設けられる。また、隣り合うソース領域116の間には、p++コンタクト領域117が設けられる。
接続部134は、ボンディングワイヤ133がソース電極層120に接合している(接している)部分を示す。また、接続部137は、ボンディングワイヤ136がゲート電極層121に接合している(接している)部分を示す。ソース電極層120は、表面電極層に相当する。
ボンディングワイヤ133の一方は、接続部134において、ソース電極層120と電気的に接続する。ボンディングワイヤ133の他方は、半導体素子110が搭載される回路基板の配線パターンまたはリードフレーム等の外部端子(図示せず)に接合され、配線パターンまたはリードフレーム等の外部端子がソース電極層120と電気的に接続する。
ゲート電極層121は、配線層(図示せず)を介してゲート電極114と電気的に接続する。ゲート電極114およびゲート絶縁膜115の上部は層間絶縁膜118で覆われる。
ボンディングワイヤ136の一方は、接続部137において、ゲート電極層121と電気的に接続する。ボンディングワイヤ136の他方は、半導体素子110が搭載される回路基板の他の配線パターンまたはリードフレーム等の他の外部端子(図示せず)と接合され、回路基板の他の配線パターンまたはリードフレーム等の他の外部端子がゲート電極層121と電気的に接続する。
【0011】
半導体素子110は、複数のセルを有する。
図2に示すC1、C2、C3、C4は、半導体素子110の一部のセルを示す。セルは、隣り合うトレンチ150の幅方向の中心間を指す。例えば、トレンチ150aの幅方向の中心とトレンチ150aと隣り合うトレンチ150bの幅方向の中心との間をセルC1とし、トレンチ150bの幅方向の中心とトレンチ150bと隣り合うトレンチ150cの幅方向の中心との間をセルC2とする。
図2に示す各セルC1、C2、C3、C4は同じ構造を有しているが、ボンディングワイヤ133に対するセルC4の位置は、セルC1の位置よりも離れている。
図2に示す例では、ボンディングワイヤ133の接続部134の端部134aとセルC4との間の距離は、ボンディングワイヤ133の接続部134の端部134aとセルC1との間の距離の4倍である。
【0012】
半導体装置100の動作時には、各セルC1、C2、C3、C4において、ボンディングワイヤ136およびゲート電極層121を介してゲート電極114に対してしきい値以上の電圧が印加されることにより、ドレイン電極層119からソース領域116に電流が流れ、ソース領域116からソース電極層120を介してボンディングワイヤ133まで電流が流れる。
【0013】
ここで、セルC1とセルC4を例に説明をする。セルC1、セルC4では、ドレイン電極層119からソース領域116に電流が流れる経路における抵抗r0は同じである。
【0014】
一方、セルC4のソース領域116からボンディングワイヤ133の接続部134の端部134aまで電流が流れるソース電極層120内の経路長は、セルC1のソース領域116からボンディングワイヤ133の接続部134の端部134aまで電流が流れる経路長の4倍となっている。
【0015】
したがって、セルC4のソース領域116からソース電極層120を介してボンディングワイヤ133の接続部134の端部134aまで電流が流れる経路の抵抗は、セルC1のソース領域116からソース電極層120を介してボンディングワイヤ133の接続部134の端部134aまで電流が流れる経路の抵抗rsの4倍(4×rs)となる。
【0016】
このように、各セルC1、C2、C3、C4とボンディングワイヤ133との間の抵抗は、各セルC1、C2、C3、C4とボンディングワイヤ133の接続部134の端部134aとの間の距離に応じて異なる。
【0017】
ソース電極層120の厚さは、数μm程度あるので、ソース電極層120のシート抵抗は小さくはない。各セルC1、C2、C3、C4とボンディングワイヤ133の接続部134の端部134aとの間のソース電極層120の距離に応じて、ソース電極層120のシート抵抗が増大する。そのため、ソース電極層120のシート抵抗の増大によって、半導体素子110の表面電極層の抵抗が大きくなるため、半導体装置100のオン抵抗の低減を妨げる原因となっている。
【0018】
ところで、ボンディングワイヤの代わりに、銅クリップを用いることが提案されている。
図3は、銅クリップを用いた従来例の半導体装置を示す図である。
【0019】
半導体装置100は、半導体素子110と、はんだ層152と、銅クリップ160と、回路基板またはリードフレーム(図示せず)とを有する。
半導体素子110は、下面にドレイン電極層119と、上面にソース電極層120と、ゲート電極層121とを有する。さらに、ソース電極層120の上面には、メッキ層151が設けられる。ゲート電極層121の上面にも、図示しない他のメッキ層と、他のはんだ層と、他の銅クリップとが設けられる。
半導体素子110は、ドレイン層111と、ドリフト層112と、ドリフト層112の上面からドレイン層111に向う方向を深さ方向とする複数のトレンチ150を有する。トレンチ150には、ゲート絶縁膜115と、トレンチ150の内部にゲート絶縁膜115を介して埋め込まれるゲート電極114が設けられる。隣り合うトレンチ150の間には、トレンチ150の底面より浅いpベース領域113が設けられる。pベース領域113の表面層には、ソース領域116がゲート絶縁膜115を介してゲート電極114に接するように設けられる。ゲート電極114およびゲート絶縁膜115の上部は層間絶縁膜118で覆われる。
また、隣り合うソース領域116の間には、p++コンタクト領域117が設けられる。ここで、半導体素子110の表面電極層は、ソース電極層120、およびメッキ電極層151を指す。
銅クリップ160は、表面電極層であるソース電極層120およびメッキ電極層151と、半導体素子110が搭載される回路基板の配線パターンまたはリードフレーム等の外部端子(図示せず)とを、はんだ層152を介して電気的に接続する。
【0020】
半導体素子110は、複数のセルを有する。
図3に示すC1、C2、C3、C4は、半導体素子110の一部のセルを示す。セルは、隣り合うトレンチ150の幅方向の中心間を指す。例えば、トレンチ150aの幅方向の中心とトレンチ150aと隣り合うトレンチ150bの幅方向の中心との間をセルC1とし、トレンチ150bの幅方向の中心とトレンチ150bと隣り合うトレンチ150cの幅方向の中心との間をセルC2とする。
半導体装置100の動作時には、各セルC1、C2、C3、C4において、ゲート電極114に対してしきい値以上の電圧が印加されることにより、ドレイン電極層119からソース領域116に電流が流れ、ソース領域116からソース電極層120、メッキ電極層151およびはんだ層152を介して銅クリップ160まで電流が流れる。
【0021】
銅クリップ160は、はんだ層152を介して、ソース電極層120面状に電気的に接続している。そのため、セルC4のソース領域116から表面電極層であるソース電極層120がはんだ層152を介して銅クリップ160まで電流が流れる経路長は、セルC1の経路長と同じである。
【0022】
すなわち、セルC1およびセルC4のソース領域116から銅クリップ160まで電流が流れる経路の抵抗は、ソース電極層120の抵抗成分r1と、メッキ電極層151の抵抗成分r2と、はんだ層152の抵抗成分r3との和である。
【0023】
しかし、メッキ電極層151およびはんだ層152の抵抗が大きいので、ソース電極層120、メッキ電極層151、およびはんだ層152に電流が流れる経路の抵抗が、
図2に示す表面電極層がソース電極層120のみの場合より2桁程度高くなる。したがって、銅クリップ160を有する半導体装置100のオン抵抗は、ボンディングワイヤを用いる場合より高くなる。
【0024】
このように、ボンディングワイヤの代わりに、銅クリップを用いて半導体素子110の表面電極に相当するソース電極層120およびメッキ電極層151と、はんだ層152の抵抗を低減して半導体装置のオン抵抗を低減することは困難である。
【0025】
本明細書では、半導体素子の表面電極層の電流が流れる経路の抵抗を低減して低いオン抵抗を有する半導体装置、および、半導体素子の表面電極層の電流が流れる経路の抵抗を低減して低いオン抵抗を有する半導体装置の製造方法を提案することを課題とする。
【課題を解決するための手段】
【0026】
本明細書に開示する半導体装置によれば、第1主面及び第2主面を有する表面電極層を備えた半導体素子であって、第1主面が表面として露出している半導体素子と、複数の第1接続部で第1主面と電気的に接続し、且つ、第1主面上に第1の方向に配置される第1ワイヤと、第2接続部で第1主面と電気的に接続し、第1主面上に第2の方向に配置される第2ワイヤと、を備え、第2ワイヤの断面積と同じ断面積を有する円の直径である第2円換算直径は、第1ワイヤの断面積と同じ断面積を有する円の直径である第1円換算直径より大きい。
【0027】
この半導体装置では、第1円換算直径は、表面電極層の厚さの4倍以上、50倍以下であってもよい。
【0028】
また、この半導体装置では、第1の方向と、第2の方向とは交差していてもよい。
【0029】
また、この半導体装置では、第1の方向と、第2の方向とは平行であってもよい。
【0030】
また、この半導体装置では、第1ワイヤと第2ワイヤとは接していてもよい。
【0031】
さらに、この半導体装置では、半導体素子は、オン抵抗Rcを有し、第1ワイヤの第1接続部と第2ワイヤの第2接続部とは距離Sだけ離間しており、第1ワイヤが第1主面と電気的に接続する第1接続部を距離Sで囲む領域の表面電極層の部分のシート抵抗Rsと、オン抵抗Rcとは、0≦Rs/Rc≦0.2の関係を満たしていてもよい。
【0032】
また、本明細書に開示する半導体装置の製造方法によれば、第1主面及び第2主面を有する表面電極層を含み、且つ、第1主面が表面として露出している半導体素子を備えた半導体装置の製造方法であって、第1主面上に、複数の第1接続部で第1主面と電気的に接続するように、導電性を有する第1ワイヤを、第1の方向に伸びるように配置する第1工程と、第1主面上に、第2接続部で第1主面と電気的に接続するように、導電性を有し、第1ワイヤよりも太い第2ワイヤを、第2の方向に伸びるように配置する第2工程と、を含む。
【0033】
この半導体装置の製造方法では、第1工程後に第2工程を行ってもよい。
【0034】
また、この半導体装置の製造方法では、第2工程は、第2の方向と第1の方向とが交差するように、第2ワイヤを第1主面上に配置することを含んでもよい。
【0035】
また、この半導体装置の製造方法では、第2工程は、第2の方向と第1の方向とが平行になるように、第2ワイヤを第1主面上に配置することを含んでもよい。
【0036】
さらに、この半導体装置の製造方法では、第2工程は、第2ワイヤを、第1ワイヤと接するように、第1主面上に配置することを含んでもよい。
【発明の効果】
【0037】
上述した本明細書に開示する半導体装置によれば、半導体素子の表面電極層に流れる電流の経路の抵抗を低減して、半導体装置のオン抵抗を低減する。
【0038】
また、上述した本明細書に開示する半導体装置の製造方法によれば、半導体素子の表面電極層に流れる電流の経路の抵抗を低減して、低いオン抵抗を有する半導体装置が得られる。
【図面の簡単な説明】
【0039】
【
図3】従来例の他の半導体装置を示す断面図である。
【
図4】本発明に係る第1実施形態の半導体装置を示す平面図である。
【
図8】オン抵抗Ronとソースワイヤの数との関係を示す図である。
【
図9】オン抵抗Ronとソースワイヤの間隔との関係を示す図である。
【
図10】本発明に係る第1実施形態の半導体装置の変型例を示す図である。
【
図11】本発明に係る第2実施形態の半導体装置を示す平面図である。
【
図12】装置本体のオン抵抗Rcに対するソース電極層の抵抗Rsの比Rs/Rcと、距離Xとの関係を説明する図(その1)である。
【
図13】装置本体のオン抵抗Rcに対するソース電極層の抵抗Rsの比Rs/Rcと、距離Xとの関係を説明する図(その2)である。
【
図14】(A)および(B)は、装置本体のオン抵抗Rcに対するソース電極層の抵抗Rsの比Rs/Rcと、距離Xとの関係を説明する図(その3)である。
【
図15】本発明に係る第2実施形態の半導体装置の変型例を示す図である。
【
図16】本発明に係る第3実施形態の半導体装置を示す平面図である。
【
図17】本発明に係る第3実施形態の半導体装置の変型例を示す図である。
【
図18】本発明に係る半導体装置の製造方法の一実施形態の工程(その1)を説明する図である。
【
図19】本本発明に係る半導体装置の製造方法の一実施形態の工程(その2)を説明する図である。
【
図20】本発明に係る半導体装置の製造方法の一実施形態の工程(その3)を説明する図である。
【発明を実施するための形態】
【0040】
以下、本明細書で開示する半導体装置の一実施形態を、図を参照して説明する。但し、本発明の技術範囲はそれらの実施形態に限定されず、特許請求の範囲に記載された発明とその均等物に及ぶものである。
【0041】
本明細書においては、nを付した層又は領域では、電子が多数キャリアであることを意味し、pを付した層又は領域では、正孔が多数キャリアであることを意味する。また、n又はpに付す+は、それが付されていない層又は領域よりも不純物濃度が高いことを意味し、n又はpに付す-は、それが付されていない層や領域よりも不純物濃度が低いことを意味する。
【0042】
図4は、第1実施形態を示す平面図である。
図5は、
図4のX-X線断面図である。
図6は、
図4のY-Y線断面図である。
【0043】
半導体装置1は、半導体素子10と、第1ワイヤ30と、第2ワイヤ33と、第3ワイヤ36と、半導体素子10の裏面電極層(ドレイン電極層19)がはんだ層、または銀ペースト等の導電性接着材を介して搭載された回路基板またはリードフレーム(図示せず)とを備える。
図4に示すように、半導体素子10は、平面視で矩形の形状を有する。
また、
図5に示すように、半導体素子10は、複数のセルを有する。
図5に示すC1、C2は、半導体素子10の一部のセルを示す。セルは、隣り合うトレンチ50の幅方向の中心間を指す。例えば、トレンチ50aの幅方向の中心とトレンチ50aと隣り合うトレンチ50bの幅方向の中心との間をセルC1とし、トレンチ50bの幅方向の中心とトレンチ50bと隣り合うトレンチ50cの幅方向の中心との間をセルC2とする。
【0044】
本実施形態の半導体素子10は、下面にドレイン電極層19(裏面電極層)と、上面にソース電極層20およびゲート電極層21とを有する。半導体素子10の外周には、耐圧構造領域22を備える。
【0045】
ドレイン電極層19は、半導体素子10の裏面側の全体を覆うように配置される。n+ドレイン層11は、ドレイン電極層19上に配置される。n-ドリフト層12は、n+ドレイン層11上に配置される。
【0046】
半導体素子10は、n-ドリフト層12の上面からn+ドレイン層11に向う方向を深さ方向とする、所定の間隔で設けられる複数のトレンチ50を有する。トレンチ50には、ゲート絶縁膜15と、トレンチ50の内部にゲート絶縁膜15を介して埋め込まれるゲート電極14が設けられる。
隣り合うトレンチ50の間のn-ドリフト層12の表面層には、トレンチ50の底面より深さ方向において浅いpベース領域13が設けられる。
pベース領域13の表面層には、n+ソース領域16がゲート絶縁膜15を介してゲート電極14に接するように設けられる。n+ソース領域16は、ゲート電極14およびゲート絶縁膜15含むトレンチを挟むように配置される。
また、隣り合うn+ソース領域16の間には、p++コンタクト領域17を有してもよい。
【0047】
ゲート電極14は、図示しない配線層を介して、ゲート電極層21と電気的に接続する。層間絶縁膜18は、ゲート電極14とソース電極層20との間に配置され、ゲート電極14とゲート絶縁膜15の上部を覆う。
【0048】
n+ドレイン層11と、n-ドリフト層12と、pベース領域13と、n+ソース領域16と、p++コンタクト領域17は、シリコン基板に対して、p型の極性を与える不純物(例えばホウ素またはアルミニウム)、およびn型の極性を与える不純物(例えばりん、ヒ素、又はアンチモン)が添加された層を積層するか、または、それぞれの不純物をシリコン基板に注入するか、または、それぞれの不純物が添加された半導体層をシリコン基板上に積層することで形成される。
【0049】
ソース電極層20は、表面電極層の一例であり、半導体素子10の表面に配置される。ソース電極層20は、一例として、平面視で内方に凹んだ凹部を有し、この凹部内にゲート電極層21が配置される。ソース電極層20およびゲート電極層21は、アルミニウム、アルミニウム合金、銅、銅合金、その他の導電性を有する金属、またはこれらを積層して形成されてもよい。半導体素子10の外周には、耐圧構造領域22が配置される。
【0050】
半導体素子10は、複数のセルを有する。
図5に示すセルC1、セルC2は、半導体素子10の一部のセルを示す。セルは、隣り合うトレンチ50の幅方向の中心間を指す。トレンチ50の幅方向とは、n
-ドリフト層12の上面からn
+ドレイン層11に向うトレンチ50の深さ方向と直交する方向を示す。例えば、トレンチ50aの幅方向の中心とトレンチ50aと隣り合うトレンチ50bの幅方向の中心との間をセルC1とし、トレンチ50bの幅方向の中心とトレンチ50bと隣り合うトレンチ50cの幅方向の中心との間をセルC2とする。
【0051】
半導体装置1を構成する要素の中で、第1ワイヤ30、第2ワイヤ33、第3ワイヤ36、半導体素子10を搭載する回路基板またはリードフレーム(図示せず)と、回路基板の配線パターンまたはリードフレーム等の外部端子(図示せず)と、半導体素子10のドレイン電極層19(裏面電極層)を回路基板またはリードフレームに搭載するために用いるはんだ層または銀ペースト等の導電性接着材(図示せず)は、半導体素子10に含まれない。
【0052】
ソース電極層20は、第1主面20aおよび第2主面20bを有する。第2主面20bは、各セルC1、C2と電気的に接続する。ソース電極層20では、第1主面20aが半導体素子10の上面として外部へ露出している。第1主面20aは、半導体素子10の表面として外部に露出している。
【0053】
第1ワイヤ30は、導電性を有し、複数の接続部31でソース電極層20の第1主面20aと電気的に接続する。第1ワイヤ30は、第1主面20a上に所定の方向に配置される。第1主面20a上には、複数の第1ワイヤ30が配置される。
第1ワイヤ30は、ソース電極層20の第1主面20aのみに電気的に接続され、回路基板の配線パターンまたはリードフレーム等の外部端子(図示せず)とは接続されない。
【0054】
接続部31は、第1ワイヤ30とソース電極層20の第1主面20aとが接合された部分を示す。1本の第1ワイヤ30は、複数の接続部31を有し、ソース電極層20の第1主面20aの複数の箇所で電気的に接続する。複数の接続部31は、例えばワイヤボンディングのように超音波を用いて、第1ワイヤ30の複数の箇所とソース電極層20の第1主面20aとを接合することにより形成される。隣り合う2つの接続部31の間の第1ワイヤ30の部分は、第1主面20aに接していない。
隣り合う接続部31は、第1ワイヤ30でつながっている。隣り合う接続部31が第1ワイヤ30でつながっていない場合は、第1ワイヤ30がソース電極層20の第1主面20aに接続している接続部31の部分のソース電極層20のシート抵抗は低減するが、隣り合う接続部31の間の部分のソース電極層20のシート抵抗は、接続部31の部分のソース電極層20のシート抵抗より高くなる。よって、後述する第2ワイヤ33から離れた接続部31では、この接続部31と第1ワイヤ33との間のソース電極層20の抵抗が高くなり、半導体装置1のオン抵抗が高くなる。
そこで、隣り合う接続部31を第1ワイヤ30でつなげることで、第2ワイヤ33から離れた接続部31と第2ワイヤ33との間のソース電極層20の抵抗を低減することができる。
これにより、ソース電極層20の厚さを厚くしてソース電極層20に流れる電流の経路の抵抗を小さくすることと同様な効果を得ることができる。
また、隣り合う接続部31の間隔は狭い程、よりソース電極層20に流れる電流の経路の抵抗を小さくすることができる。
なお、第1ワイヤ30の2つの接続部31の間はソース電極層20の第1主面20aに接していてもよい。
第1ワイヤ30とソース電極層20の第1主面20aとが接合される接続部31の面積(ソース電極層20の第1主面20aと第1ワイヤ30との接合面積)が大きいほど、ソース電極層20に流れる電流の経路の抵抗は小さくなる。
そのため、1つの接続部31の面積を大きくするか、複数の接続部31を設けて第1ワイヤ30と第1主面20aとの接合面積を大きくする。これにより、ソース電極層20に流れる電流の経路の抵抗が小さくなり、半導体装置1のオン抵抗を低減することができる。
【0055】
第1ワイヤ30は、接続部31の周囲に接続周辺部32を有する。接続周辺部32は、1本の第1ワイヤ30に設けられた複数の接続部31が並んでいる方向(第1ワイヤ30が伸びる方向)に設けられる。
接続周辺部32は、例えば、ワイヤボンディングのように超音波を用いて接続部31を形成した場合、接続部31が形成される時の第1ワイヤ30における押しつぶされる箇所と押しつぶされない箇所の境目の部分を示す。
なお、複数の接続部31が並んでいる方向に直交する方向には、接続周辺部32は設けなくてよい。例えば、ワイヤボンディングのように超音波を用いて接続部31を形成した場合、複数の接続部31が並んでいる方向に直交する方向では、第1ワイヤ30の接続部31の上部が超音波によって全て押しつぶされることがあるためである。
図4に示すように、第1ワイヤ30の端部30aは、後述する第2ワイヤ33の側面33bに接していてもよい。第1ワイヤ30の端部30aが第2ワイヤ33の側面33bに接することで、第1ワイヤ30と第2ワイヤ33が電気的に接続する。これにより、ソース電極層20に流れる電流経路の抵抗をさらに小さくすることができ、半導体装置1のオン抵抗を低減することができる。
なお、第2ワイヤ33の側面33bは、接続部34の側面を示す。
【0056】
半導体素子10のソース電極層20の第1主面20a上には、複数の第1ワイヤ30が接続されている。複数の第1ワイヤ30は、それぞれ複数の接続部31を有し、ソース電極層20の第1主面20aに電気的に接続されている。
第1ワイヤ30自体の抵抗は小さい方がよい。また、第1ワイヤ30の径が大きい程、第1ワイヤ30の抵抗は低くなる。第1ワイヤ30を形成する材料となるワイヤの断面の形状は、通常、円形であり、断面積は長手方向において略一定である。第1ワイヤ30を形成する材料として、一定の直径を有し円形の断面形状を有する、導電性を有するワイヤが用いられる。
なお、第1ワイヤ30を形成する材料のワイヤとして、リボンタイプのワイヤを用いる場合には、ワイヤの断面の形状は、円形以外の形状となる。また、断面が円形のワイヤを材料として用いていても、第1ワイヤ30の接続部31は、例えばワイヤボンディングのように超音波を用いて形成されるので、第1ワイヤ30の複数の接続部31が並んでいる方向に直交する方向の接続部31の断面の形状は円形ではなくなる。
そこで、第1ワイヤ30の太さと、ソース電極層20の厚さとの関係を規定する場合、円換算直径を用いる。第1ワイヤ30の円換算直径とは、第1ワイヤの断面の太さを、第1ワイヤ30の断面積と同じ断面積を有する、断面形状が円形のワイヤの直径に換算したものである。例えば、第1ワイヤ30の接続部31の断面積と同じ断面積である円形のワイヤの直径に換算したものを円換算直径としてもよい。
第1ワイヤ30の円換算直径は、ソース電極層20の厚さの4倍以上であればよく、8倍以上でもよい。
ソース電極層20の厚さは、n
+ソース領域16の上面からソース電極層20の上面(第1主面20a)までの厚さを示す。
第1ワイヤ30の断面の円換算直径がソース電極層20の厚さの4倍以上であることにより、ソース電極層20に接続部31で電気的に接続された第1ワイヤ30の抵抗を十分に低くすることができる。
また、1本の第1ワイヤ30が複数の接続部31を有することにより、第1ワイヤ30とソース電極層20の第1主面20aとが接合される面積(接合面積)が大きくなる。第1ワイヤ30とソース電極層20の第1主面20aとが接合される面積(接合面積)が大きいほど、第1ワイヤ30とソース電極層20との間の抵抗を低くすることができる。また、半導体素子10は、複数の接続部31を有する第1ワイヤ30を複数備えることにより、さらに第1ワイヤ30とソース電極層20との間の抵抗を低くすることができる。
第1ワイヤ30の断面の円換算直径の上限値は、ソース電極層20の厚さの30倍以下、または50倍以下であればよい。
なお、
図5や後述する断面図などでは、半導体素子10の構造をわかりやすくするために、ソース電極層20の厚さが実際よりも厚く示されている。
第1ワイヤ30の断面の形状は、材料となるワイヤの断面の形状に応じたものとなる。接続部31は、第1ワイヤ30がどのような断面形状、例えば円形や長方形等であっても、第1ワイヤ30とソース電極層20の第1主面20aとを、例えばワイヤボンディングのように超音波を用いて接合するため、複数の接続部31が並んでいる方向に直交する方向において、ワイヤが押しつぶされた断面形状となる。
【0057】
第1ワイヤ30が有する接続部31の数が多いことにより、第1ワイヤ30とソース電極層20の第1主面20aとが接合される面積が大きくなる。接合される面積が大きくなることは、第1ワイヤ30とソース電極層20の第1主面20aとが大きな面積で電気的に接続されることになる。これにより、第1ワイヤ30とソース電極層20の第1主面20aとの間の抵抗を低くすることができる。例えば、2つの接続部31を有する第1ワイヤ30は、ソース電極層20の第1主面20aの2つの部分を電気的に接続する。また、3つの接続部31を有する第1ワイヤ30は、ソース電極層20の第1主面20aの3つの部分を電気的に接続する。さらに、4つ以上の接続部31を有する第1ワイヤ30は、ソース電極層20の第1主面20aの4つ以上の部分を電気的に接続する。1本の第1ワイヤ30に対して、複数の接続部31を設けることは、第1ワイヤ30とソース電極層20の第1主面20aとが電気的に接続する面積が大きくなる。
【0058】
また、一つの接続部31の面積が大きいことにより、第1ワイヤ30とソース電極層20との間の抵抗を低減することができる。接続部31の面積と、第1ワイヤ30の円換算直径との関係は、(接続部31の面積)>π×((第1ワイヤ30の円換算直径)/2)×1.2)2であるとよい。また、接続部31の面積と、ソース電極層20の厚さとの関係は、(接続部31の面積)>((3600/(ソース電極層20の厚さ))であってもよい。また、接続部31の形状は、1本の第1ワイヤ30に複数の接続部31が並んでいる方向に直交する方向において、幅が広いことにより、第1ワイヤ30とソース電極層20との間の抵抗をより低減することができる。
【0059】
第1ワイヤ30は、例えば、アルミニウム、アルミニウム合金、銅、または銅合金で形成されてもよい。第1ワイヤ30の断面の円換算直径は、10μm以上200μm以下でよく、10μm以上80μm以下でもよい。円換算直径が10μm以上であることにより、第1ワイヤ30の抵抗を低くすることができる。また、円換算直径が200μm以下であることにより、後述する第2ワイヤ33をソース電極層20の第1主面20a上に配置する工程が容易になる。
第1ワイヤ30とソース電極層20の第1主面20aとが接合される接続部31の面積(接合面積)が大きいほど、ソース電極層20に流れる電流の経路の抵抗は小さくなる。そのため、1つの接続部31の面積を大きくするか、接続部31を複数設けて接続部31の合計面積を大きくする。これにより、ソース電極層20に流れる電流の経路の抵抗が小さくなることで、半導体装置1のオン抵抗を低減することができる。
さらに、第1ワイヤ30の円換算直径(第1ワイヤ30が円形であればその直径)を大きくすることで、よりソース電極層20に流れる電流の経路の抵抗が小さくすることができ、半導体装置1のオン抵抗を低減することができる。
【0060】
第2ワイヤ33は、導電性を有する。第2ワイヤ33は、ソース電極層20の第1主面20a上に第1ワイヤ30の複数の接続部31が並んでいる方向(第1ワイヤ30が伸びる方向)と交差する方向に配置されてもよい。
図4に示す平面図では、第2ワイヤ33は、第1ワイヤ30が伸びる方向と直交する方向に伸びるようにソース電極層20の第1主面20a上に配置されている。
第2ワイヤ33の円換算直径は、第1ワイヤ30の円換算直径よりも大きい。
よって、第2ワイヤ33の接続部34の断面の円換算直径は、第1ワイヤ30の接続部31の断面の円換算直径よりも大きい。ここで、第1ワイヤ30の接続部31の断面は、第1ワイヤ30が伸びる方向に直交する方向の断面を示す。第2ワイヤ33の接続部34の断面は、第2ワイヤ33が伸びる方向に直交する方向の断面を示す。
第2ワイヤ33は、ソース電極層20の第1主面20a上には、複数配置されてもよい。第2ワイヤ33は、ソース電極層20の第1主面20aと電気的に接続する複数の接続部34を有してもよい。接続部34は、第2ワイヤ33とソース電極層20とが接合された部分を示す。
第2ワイヤ33の一方はソース電極層20と電気的に接続され、他方は回路基板の配線パターンまたはリードフレーム等の外部端子(図示せず)と電気的に接続するボンディングワイヤである。
第2ワイヤ33は、第1ワイヤ30よりソース電極層20の第1主面20aに接続される本数が少なくてよい。また、第2ワイヤ33の接続部34の数は、第1ワイヤ30の接続部31より少なくてよい。
第1ワイヤ30の円換算直径は第2ワイヤ33の円換算直径より小さくなる。なお、円換算直径は、第1ワイヤ30および第2ワイヤ33が円形である場合はその直径に相当する。これにより、第1ワイヤ30をソース電極層20の第1主面20aに接続して(接合して)接続部31を形成する。また、第1ワイヤ30の円換算直径が第2ワイヤ33の円換算直径より小さいことは、接続部31の形成後に第1ワイヤ30を切断する際に半導体素子10に生じるダメージを小さくすることができる。
【0061】
複数の接続部34は、第2ワイヤ33がソース電極層20の第1主面20a上に配置されて、第2ワイヤ33の複数の箇所を、例えばワイヤボンディングのように超音波を用いて、ソース電極層20の第1主面20aと電気的に接続して形成される。第2ワイヤ33が有する接続部34の数は、1以上であればよい。1本の第2ワイヤ33内で、隣り合う2つの接続部34の間の第2ワイヤ33の部分は、ソース電極層20の第1主面20aと接していない。
【0062】
第2ワイヤ33も、第1ワイヤ30と同様に、接続部34の周囲に接続周辺部35を有する。
図6に示すように、接続周辺部35は、1本の第2ワイヤ33に設けられた複数の接続部34が並んでいる方向(第2ワイヤ30が伸びる方向)に設けられる。
接続周辺部35は、第2ワイヤ33の接続部34の上部において、例えば、ワイヤボンディングのように超音波を用いて接続部34を形成した場合、第2ワイヤ33における押しつぶされる箇所と押しつぶされない箇所の境目の部分を示す。
なお、複数の接続部34が並んでいる方向に直交する方向には、接続周辺部35は設けなくてよい。例えば、ワイヤボンディングのように超音波を用いて接続部34を形成した場合、複数の接続部34が並んでいる方向に直交する方向では、第2ワイヤ33の接続部34の上部が超音波によって全て押しつぶされることがあるためである。
【0063】
図4に示す第1ワイヤ30は、第1ワイヤ30が伸びる方向の両端に端部30aを有する。第1ワイヤ30は、第1ワイヤ30が伸びる方向に沿って、対向する一対の側面30bを有する。
図4に示す第2ワイヤ33は、第2ワイヤ33が伸びる方向に一方の端部33aを有する。第2ワイヤ33は、第2ワイヤ33が伸びる方向に沿って、対向する一対の側面33bを有する。
図4に示すように、第2ワイヤ33の端部33aは、第1ワイヤ30の側面30bに接していてもよい。
第2ワイヤ33の端部33aが第1ワイヤ30の側面30bに接することで、第1ワイヤ30と第2ワイヤ33が電気的に接続する。これにより、ソース電極層20に流れる電流経路の抵抗をさらに小さくすることができ、半導体装置1のオン抵抗を低減することができる。
【0064】
第2ワイヤ33は、例えば、アルミニウム、アルミニウム合金、銅、または銅合金で形成されてもよい。第2ワイヤ33の断面の円換算直径は、150μm以上500μm以下でよく、200μm以上500μm以下でもよい。円換算直径が150μm以上であることにより、外部の端子からソース電極層20に対して十分な電力を供給できる。また、円換算直径が500μm以下であることにより、第2ワイヤ33が扱いやすくなる。よって、第2ワイヤ33をソース電極層20の第1主面20a上に配置する工程が容易となる。さらに、円換算直径が500μm以上になるとワイヤボンディング時に発生するダメージが大きくなり、ソース電極層20の厚さを厚くする必要がある。また、回路基板の配線パターンまたはリードフレーム等の外部端子のワイヤを接続する箇所を大きくする必要がある。
【0065】
第3ワイヤ36は、導電性を有し、第2ワイヤ33が伸びる方向と平行に伸びるようにゲート電極層21上に配置される。第3ワイヤ36は、ゲート電極層21と電気的に接続する接続部37を有する。接続部37は、第3ワイヤ36とゲート電極層21とが接合された部分を示す。
第3ワイヤ36の一方はゲート電極層21と電気的に接続され、第3ワイヤ36の他方は回路基板の配線パターンまたはリードフレーム等の外部端子(図示せず)と電気的に接続するボンディングワイヤである。第3ワイヤ36は、例えば、アルミニウム、アルミニウム合金、銅、銅合金、または金で形成されてもよい。
【0066】
図5の半導体素子10は、同じ構造を有する複数のセルを備えている。ここでは、第2ワイヤ33の接続部34の端部34aとの距離が異なる2つのセルC1とセルC2に注目して以下の説明を行う。セルC1とセルC2は同じ構造を有しているが、第2ワイヤ33の接続部34の端部34aに対するセルC2の位置は、セルC1の位置よりも離れている。なお、半導体素子10の複数セルは、全てが同じ構造を有していなくてもよい。第2ワイヤ33の接続部34の端部34aは、
図5に示す第2ワイヤ33が伸びる方向に直交する方向の断面図において、ソース電極層20と第2ワイヤ33とが接合する部分の端部を示す。
【0067】
半導体装置1の動作時には、セルC1とセルC2において、第3ワイヤ36およびゲート電極層21を介してゲート電極14にしきい値以上の電圧が印加されることにより、ドレイン電極層19からn+ソース領域16に電流が流れる。
セルC2において、電流が流れる経路は、n+ソース領域16からソース電極層20を介して第2ワイヤ33の接続部34の端部34aまで流れる第1経路L1と、n+ソース領域16からソース電極層20、接続部31から第1ワイヤ30、第1ワイヤ30の接続部31からソース電極20を介して第2ワイヤ33の接続部34の端部34aまで流れる第2経路L2とを有する。
第1ワイヤ30の端部30aと第2ワイヤ33の側面33bが電気的に接続している場合は、n+ソース領域16からソース電極層20、接続部31から第1ワイヤ30、第1ワイヤ30の端部30aから第2ワイヤ33の側面33bを介して第2ワイヤ33の接続部34の端部34aまで流れる第3経路L3をさらに有する。
第1ワイヤ30の接続部31は、ソース電極層の第1主面20aと電気的に接続しているので、第2経路L2および第3経路L3における第1ワイヤ30の抵抗は、電流がソース電極層20を通ってセルC2から第2ワイヤ33の接続部34の端部34aまで流れる第1経路L1のシート抵抗よりも小さい。そのため、セルC2において、電流は、第1ワイヤ30の端部30aと第2ワイヤ33の側面33bが電気的に接続していない場合は、主に第2経路L2を通って、n+ソース領域16から第2ワイヤ33まで流れる電流が大きくなる。また、第1ワイヤ30の端部30aと第2ワイヤ33の側面33bが電気的に接続している場合は、主に第3経路を通って、n+ソース領域16から第2ワイヤ33まで流れる電流が大きくなる。
【0068】
セルC1とセルC2では、ドレイン電極層19からn+ソース領域16に電流が流れる経路の抵抗r0、およびソース電極層20の厚さ方向の抵抗をr1は同じである。第2経路L2および第3経路L3における第1ワイヤ30の抵抗は、第1ワイヤ30とソース電極層20の第1主面20aとが接続する接続部31の面積が大きいほど低くすることができる。これにより、半導体素子10は、複数の接続部31を有する複数の第1ワイヤ30をソース電極層20の第1主面20a上に備えることで、ソース電極層20の厚さを厚くしてソース電極層20の抵抗を低減した場合と同様な効果を得ることができる。
【0069】
さらに、複数の接続部31を有する第1ワイヤ30が、第2ワイヤ33が伸びる方向と直交する方向に配置されることで、第1ワイヤ30とソース電極層20の第1主面20aが接続される接続部31をより多く配置することができる。これにより、第1ワイヤ30とソース電極層20の第1主面20aとの接合面積をより大きくすることができる。
また、複数の接続部31を有する第1ワイヤ30が、第2ワイヤ33が伸びる方向と直交する方向に配置されることで、複数の第1ワイヤ30の端部30aと第2ワイヤ33の側面33bとが電気的に接続して複数の第3経路L3を設けることができる。
したがって、複数の接続部31を有する第1ワイヤ30が、第2ワイヤ33が伸びる方向と直交する方向に配置されることで、さらに第1ワイヤ30とソース電極層20との間の抵抗を小さくすることができ、ソース電極層20の厚さを実質的に厚くした場合と同じ効果が得られやすくなる。これにより、半導体装置1の構造または製造工程を変えることなく、半導体装置1のオン抵抗を低減できる。
【0070】
次に、半導体素子10のオン抵抗が、上述した第1ワイヤ30、および第2ワイヤ33の本数と接続部の数に応じて低減することを示す。
図7には、ソース電極層20上に接続された第2ワイヤ33に相当するソースワイヤ40の実験例を示す。
図8には、半導体素子10のオン抵抗Ronとソースワイヤ40の数との関係を示す。
図9には、オン抵抗Ronと、ソースワイヤの間隔との関係を示す。
【0071】
図7(A)に示すように、半導体素子10のソース電極層20上に、ソースワイヤ40aの一方が接続され、ゲート電極層21上に、ゲートワイヤ41の一方が接続される。ソースワイヤ40aの他方はソースプローブ端子(図示せず)に接続され、ゲートワイヤ41の他方はゲートプローブ端子(図示せず)に接続される。そして、半導体素子10のドレイン電極層19を測定用のダイパッド(図示せず)に電気的に接続するように搭載し、半導体素子10を動作させてオン抵抗を測定する。
【0072】
また、
図7(B)に示すように、半導体素子10のソース電極層20上に、ソースワイヤ40aおよびソースワイヤ40bの一方が間隔をあけて接続される。ソースワイヤ40aおよびソースワイヤ40bの他方はソースプローブ端子(図示せず)に接続され、ソースワイヤ40aおよびソースワイヤ40bは同電位となる。
ゲート電極層21上に、ゲートワイヤ41の一方が接続される。ゲートワイヤ41の他方はゲートプローブ端子(図示せず)に接続される。
半導体素子10のドレイン電極層19を測定用ダイパッド(図示せず)に電気的に接続するように搭載し、半導体素子10を動作させてオン抵抗を測定する。
【0073】
また、
図7(C)に示すように、半導体素子10のソース電極層20上に、ソースワイヤ40aと、ソースワイヤ40bと、ソースワイヤ40cの一方が同じ間隔をあけて接続される。ソースワイヤ40aと、ソースワイヤ40bと、およびソースワイヤ40cの他方は、ソースプローブ端子(図示せず)に接続され、ソースワイヤ40aと、ソースワイヤ40bと、ソースワイヤ40cは同電位となる。
ゲート電極層21上に、ゲートワイヤ41の一方が接続される。ゲートワイヤ41の他方はゲートプローブ端子(図示せず)に接続される。
半導体素子10のドレイン電極層19を測定用ダイパッド(図示せず)に電気的に接続するように搭載し、半導体素子10を動作させてオン抵抗を測定する。
【0074】
また、
図7(D)に示すように、半導体素子10のソース電極層20上に、ソースワイヤ40aと、ソースワイヤ40bと、ソースワイヤ40cと、ソースワイヤ40dの一方が同じ間隔をあけて接続される。ソースワイヤ40aと、ソースワイヤ40bと、およびソースワイヤ40cと、ソースワイヤ40dの他方は、ソースプローブ端子(図示せず)に接続され、ソースワイヤ40aと、ソースワイヤ40bと、ソースワイヤ40cと、ソースワイヤ40dは同電位となる。
ゲート電極層21上に、ゲートワイヤ41の一方が接続される。ゲートワイヤ41の他方はゲートプローブ端子(図示せず)に接続される。
半導体素子10のドレイン電極層19を測定用ダイパッド(図示せず)に電気的に接続するように搭載し、半導体素子10を動作させてオン抵抗を測定する。
【0075】
図8は、オン抵抗Ronと、ソースワイヤ40の数との関係を示す。縦軸のオン抵抗Ronは、
図7で測定されたオン抵抗からソースワイヤ40の抵抗および半導体素子10が搭載された測定用ダイパッドの抵抗などを減算して、半導体素子10のオン抵抗だけを求めた値を示す。
図8に示すように、ソース電極層20の第1主面20aに接続されるソースワイヤの数が増加するのと共に、オン抵抗Ronが低減することが確認された。各ソースワイヤは同じ電位であるので、ソースワイヤの数が増加することは、第2ワイヤ33の接続部34の数を増加させたことに対応する。ソースワイヤ40の数が増加することは、ソース電極層20と第2ワイヤ33とが電気的に接続する面積の増加に対応する。
この結果は、第1ワイヤ30に置き換えることができる。よって、ソース電極層20と第1ワイヤ30とが電気的に接続する面積が増加することで、半導体素子10のオン抵抗の低減を図ることができる。
また、ソース電極層20と第1ワイヤ30とが電気的に接続する面積が増加することと同時に第1ワイヤ30および第2ワイヤ33の間の距離も短くなる。これによって、抵抗が大きいソース電極層20を流れる電流の経路が短くなり、半導体素子10のオン抵抗を低減することができる。
【0076】
図9は、オン抵抗Ronと、ソースワイヤ40の間隔との関係を示す。なお、ソースワイヤ40の数が1つの時(
図7(A)参照)は、ソースワイヤ40aとソース電極層20の端との間の距離を、ソースワイヤ40aの間隔とした。縦軸のオン抵抗Ronは、
図7で測定されたオン抵抗からソースワイヤ40の抵抗および半導体素子10が搭載された測定用ダイパッドの抵抗などを減算して、半導体素子10のオン抵抗だけを求めた値を示す。
図9に示すように、ソースワイヤ40の間隔が低減する(狭くなる)ほど、半導体素子10のオン抵抗Ronが低減することが確認された。
この結果は、第1ワイヤ30に置き換えることができる。よって、ソース電極層20に電気的に接続された第1ワイヤ30の接続部31の間隔が低減する(間隔が狭くなる)ほど、半導体素子10のオン抵抗の低減を図ることができる。また、ソース電極層20に電気的に接続された複数の第1ワイヤ30の間隔が低減する(間隔が狭くなる)ほど、半導体素子10のオン抵抗の低減を図ることができる。
【0077】
上述した本実施形態の半導体装置によれば、低いオン抵抗を有するという効果が奏される。
【0078】
図10は、第1実施形態の半導体装置の変型例を示す図である。本変型例の半導体装置1では、第1ワイヤ30が伸びる方向と、第2ワイヤ33が伸びる方向とが平行になっている。第1ワイヤ30の接続部31の側面30bは、第2ワイヤ33の接続部34の側面33bと接し、電気的に接続している。複数の接続部31を有する第1ワイヤ30は、第1ワイヤ30が伸びる方向において、第2ワイヤ33と電気的に接続する。よって、第1ワイヤ30の複数の接続部31と第2ワイヤ33とが、ソース電極層20の第1主面20a上で電気的に接続する。
【0079】
次に、上述した半導体装置の他の実施形態を、
図11~
図17を用いて説明する。他の実施形態について特に説明しない点については、上述の第1実施形態に関して詳述した説明が適宜適用される。また、同一の構成要素には同一の符号を付してある。
【0080】
図11は、本発明に係る第2実施形態の半導体装置を示す平面図である。
【0081】
本実施形態の半導体装置1では、第1ワイヤ30は、第2ワイヤ33と物理的に接していない(接続していない)点が第1実施形態と異なる。
図11に示す第1ワイヤ30は、第1ワイヤ30が伸びる方向の両端に端部30a、30aを有する。第1ワイヤ30における端部30aに最も近い接続部31は、第1ワイヤ30が伸びる方向において対向する2つの端部31a、31cを有する。端部31aは、第1ワイヤ30の外方(端部30a側)に位置し、端部31cは内方に位置する。また、第1ワイヤ30が有する複数の接続部31の中で、端部30aに最も近い接続部31よりも内方に位置する接続部31は、第1ワイヤ30が伸びる方向において対向する一対の端部31c、31cを有する。第1ワイヤ30の接続部31は、第1ワイヤ30が伸びる方向に直交する方向において対向する2つの端部31b、31bを有する。第1ワイヤ30は、第1ワイヤ30が伸びる方向に沿って、対向する一対の側面30bを有する。
図11に示す第2ワイヤ33は、第2ワイヤ33が伸びる方向において、一方の端部33aを有する。第2ワイヤ33における端部33aに最も近い位置にある接続部34は、第2ワイヤ33が伸びる方向において対向する2つの端部34b、34cを有する。端部34bは、第2ワイヤ33の外方に位置し、端部34cは内方に位置する。また、第2ワイヤ33が有する複数の接続部34の中で、端部33aに最も近い接続部34よりも内方に位置する接続部34は、第2ワイヤ33が伸びる方向において対向する一対の端部34c、34cを有する。第2ワイヤ33は、第2ワイヤ33が伸びる方向に沿って、対向する一対の側面33bを有する。第2ワイヤ33の接続部34は、第2ワイヤ33が伸びる方向に直交する方向において対向する一対の端部34a、34aを有する。
第1ワイヤ30の接続部31の側面30bと、第2ワイヤ33の端部33aとは、離間している。
第1ワイヤ30の端部30aと第2ワイヤ33の接続部34の側面33bとは、距離S1だけ離間している。
また、第1ワイヤ30の端部30aに最も近い位置に設けられた接続部31の端部31aと第2ワイヤ33の接続部34の端部34aとの間は、距離S3だけ離間している。
距離S1および距離S3が短いほど、第2ワイヤ33と第1ワイヤ30との間のソース電極層20の部分の抵抗は小さくすることができる。
【0082】
図11に示す例を用いて、半導体素子10のオン抵抗とソース電極層20の抵抗(シート抵抗)について説明する。
図11では、第2ワイヤ33の接続部34のすべてがソース電極層20の第1主面20aと電気的に接続しており、第1ワイヤ30の接続部31の全てがソース電極層20の第1主面20aと電気的に接続している。
ここで、半導体素子10のオン抵抗をRcとする。第1ワイヤ30がソース電極層20の第1主面20aと電気的に接続する接続部31を、この接続部31の端部31aと、この端部31aと対向する第2ワイヤ33の接続部34の端部34aまでの距離S3で囲む領域20cの抵抗(シート抵抗)をRsとする。
半導体素子10のオン抵抗Rcと第1ワイヤ30の接続部31を囲む領域20cの抵抗Rsは、0≦Rs/Rc≦0.2の関係を満たせばよい。
【0083】
上述した関係について、
図12~
図14を参照しながら、以下に説明する。なお、
図12~
図14は、第1ワイヤ30が第2ワイヤ33と同様にソース端子(不図示)に接続している場合とする。
図12及び
図13のそれぞれは、第1ワイヤ30がソース電極層20の第1主面20aと電気的に接続する接続部31の形状が異なる形態を示す。
図14(A)および
図14(B)は、
図12及び
図13に示す接続部31の形態のそれぞれに対して、半導体素子10のオン抵抗Rcに対するソース電極層20の抵抗Rsの比Rs/Rcと、距離Xとの関係を示す。
【0084】
図12に示す形態では、複数の第1ワイヤ30がソース電極層20の対向する端部間に跨るように配置されている。第1ワイヤ30とソース電極層20の第1主面20aが、第1ワイヤ30の接続部31で電気的に接続している。
図12では、説明をわかりやすくするために第1ワイヤ30が有する接続部31は1つとし、接続周辺部32の記載を省略した。また、隣り合う第1ワイヤ30との間に設けられる第2ワイヤ33の記載は省略し、隣り合う第1ワイヤ30の間隔は等間隔とした。
第1ワイヤ30の円換算直径をaとする。この円換算直径は、例えば、第1ワイヤ30の断面形状が円形の場合はワイヤの直径とし、断面形状がリボンワイヤ等の四角形の場合はソース電極層20の第1主面20aに接続する面の幅としてもよい。
ソース電極層20の対向する端部間の接続部31の長さをLとする。隣り合う第1ワイヤ30において、第1ワイヤ30が伸びる方向と直交する方向における接続部31の端部31bの間の距離の1/2を距離Xとする。
半導体素子10の単位面積あたりのオン抵抗RonAをαとする。領域20cと接続部31を含む領域のオン抵抗Rc(接続部31の端部31bの間の距離の1/2の距離Xまでの半導体素子10のオン抵抗Rc)は、下記式(1)で表される。
【0085】
Rc=α/((k1×a+2X)×L) (1)
【0086】
ここで、k1は、第1ワイヤ30の接続部31を形成する条件に基づいて決定されるパラメータである。
(k1×a)は、第1ワイヤ20の円換算直径aに依存する接続部31の面積の幅を示す。したがって、オン抵抗Rcは、
図12の破線で示される領域20cと接続部31からなる領域のオン抵抗である。
【0087】
また、接続部31を取り囲む領域20cにおけるソース電極層20の第1ワイヤ30の長手方向に直交する方向の断面積をs’とし、ソース電極層20の抵抗率をρとする。
ソース電極層20の厚さtは、n
+ソース領域16の上面からソース電極層20の上面(第1主面20a)までの厚さとする。
第1ワイヤ30の接続部31の端部31bから距離Xだけ離れたソース電極層20の領域20cの抵抗Rsは下記式(2)で表される。
なお、抵抗Rsは、
図12中に点線で示された領域20cから接続部31を除いた部分の抵抗である。
【0088】
Rs=ρ×X/s’=ρ×X/(2×L×t) (2)
【0089】
したがって、抵抗Rsは、第1ワイヤ30の長手方向に直交する方向(
図12中の横方向)における領域20cの抵抗である。
図14(A)は、第1ワイヤ30の接続部31や第2ワイヤ33の接続部34の間隔が例えば200μm以下のように狭く、且つ、接続部31および接続部34の面積(ソース電極層20と第1ワイヤ30および第2ワイヤ33とが接合する接合面積)が大きい場合の半導体素子10のオン抵抗Rcに対するソース電極層20の抵抗Rsの比Rs/Rcと、距離Xとの関係を示す図である。比Rs/Rcは、距離Xの増加と共に増大する。比Rs/Rcがゼロ(0=Rs/Rc)は、隣り合う第1ワイヤ30の間に第2ワイヤ33が接続され、第1ワイヤ30と第2ワイヤ33とが接し電気的に接続している状態を示している。
【0090】
図13に示す形態では、複数の第1ワイヤ30がソース電極層20の第1主面20aに配置されている。第1ワイヤ30とソース電極層20の第1主面20aが第1ワイヤ30の接続部31で電気的に接続している。
図13では、説明をわかりやすくするために第1ワイヤ30が有する接続部31は1つとし、接続周辺部32の記載を省略した。また、隣り合う第1ワイヤ30との間に設けられる第2ワイヤ33の記載は省略し、隣り合う第1ワイヤ30の間隔は等間隔とした。
図13に示す第1ワイヤ30では、
図12に示す第1ワイヤ30よりも、接続部31がソース電極層20の第1主面20aに接続する面積が小さい。
第1ワイヤ30の円換算直径をaとする。この円換算直径は、例えば、第1ワイヤ30の断面形状が円形の場合はワイヤの直径、断面形状がリボンワイヤ等の四角形の場合はソース電極層20の第1主面20aに接続する面の幅としてもよい。
隣り合う第1ワイヤ30において、第1ワイヤ30が伸びる方向に直交する方向における接続部31の端部31bの間の距離の1/2を距離Xとする。
半導体素子10の単位面積あたりのオン抵抗RonAをαとすると、領域20cと接続部31のオン抵抗Rc(接続部31の端部31bの間の距離の1/2の距離Xまでの半導体素子10のオン抵抗Rc)は、下記式(3)で表される。
【0091】
Rc=α/((k1×a+2X)(L+2X))=α/(k2×a2+k3×a×X+4X2) (3)
【0092】
ここで、k2およびk3は、第1ワイヤ30の接続部31を形成する条件に基づいて決定されるパラメータである。
なお、接続部31の長さLはky×a(Kyは接続部31の形成条件に応じた定数)とし、kyをk2およびk3とする。
オン抵抗Rcは、
図13の破線で示される接続部31および領域20cからなる領域のオン抵抗である。
【0093】
また、接続部31を取り囲む領域20cにおけるソース電極層20の第1ワイヤ30の長手方向に直交する方向の断面積をs’とし、ソース電極層20の抵抗率をρとする。
ソース電極層20の厚さtは、n
+ソース領域16の上面からソース電極層20の上面(第1主面20a)までの厚さとする。
第1ワイヤ30の接続部31の端部31bから距離Xだけ外方に離れた領域20cの抵抗Rsは、下記の式(4)で表される。抵抗Rsは、
図13中に点線で示された領域20cから接続部31を除いた部分の抵抗である。
【0094】
Rs=ρ×X/s’=ρ×X/(2((k1×a+2X)+(L+2X))×t)=ρ×X/(2(k4×a+X)×t) (4)
【0095】
ここで、k4は、第1ワイヤ30の接続部31を形成する条件に基づいて決定されるパラメータである。したがって、抵抗Rsは、接続部31を取り囲む領域20cの第1ワイヤ30の長手方向に直交する方向の抵抗である。
【0096】
図14(B)は、第1ワイヤ30の接続部31や第2ワイヤ33の接続部34の間隔が例えば200μmより広く、且つ、接続部31および接続部34の面積(ソース電極層20と第1ワイヤ30および第2ワイヤ33とが接合する接合面積)が小さい場合の半導体素子10のオン抵抗Rcに対するソース電極層20の抵抗Rsの比Rs/Rcと、距離Xとの関係を示す図である。
【0097】
図14(A)および
図14(B)を参照すると、比Rs/Rcは、0.2(20%に対応)以下、特に0.1(10%に対応)以下である場合、第2ワイヤ33が、第1ワイヤ30の複数の接続部31を介して、ソース電極層20の第1主面20aの広い領域と小さな抵抗で電気的に接続される。比Rs/Rcが0.2以下となるのは、
図14(A)に示す例では、距離Xが約140μm以下の時であり、
図14(B)に示す例では、距離Xが約250μm以下の時である。
なお、
図14(A)と
図14(B)とを比べると、比Rs/Rcが同じになる距離Xの値が
図14(B)の方が大きくなっている。これは、
図14(B)では、接続部31および接続部34の面積(ソース電極層20と第1ワイヤ30および第2ワイヤ33とが接合する接合面積)が小さく、Rcの値が大きくなるためである。よって、半導体素子10のオン抵抗は
図14(B)の場合の方が高くなる。
【0098】
図12に示す隣り合う第1ワイヤ33の接続部31の端部31bの間隔は、距離Xの2倍に相当し、隣り合う接続部31の端部31bの間隔は280μm以下であるとよい。
【0099】
また、
図11に示す複数の接続部31を有する1本の第1ワイヤ30において、隣り合う2つの接続部31の端部31cの間隔S2は、0≦Rs/Rc≦0.2を満たし、且つ、比Rs/Rcが0.2以下となるように決定される距離Xの2倍以下であればよい。
間隔2Sは、狭い方が、ソース電極層20に流れる電流の経路の抵抗をより小さくすることができる。例えば、間隔S2は200μm以下(距離Xは100μm以下)であるとよい。
第1ワイヤ30の隣り合う2つの接続部31の間の部分は、ソース電極層20の第1主面20aと接続していないが、第1ワイヤ30を介して、第2ワイヤ33と良好な電気的接続が得られる。
これにより、第1ワイヤ30とソース電極層20との間の抵抗を低くすることができる。
図12および
図13では、第2ワイヤ33の記載を省略したが、上述した第1ワイヤ30および接続部31に関する説明は、第2ワイヤ33および接続部34に対しても適宜適用される。以上が、0≦Rs/Rc≦0.2の関係についての説明である。次に、この関係と、
図11に示す半導体装置1との関係を、以下に説明する。
第1ワイヤ30の接続部31の端部31bと、この端部31bと対向する、第2ワイヤ33の接続部34の端部34bとの間隔は、0≦Rs/Rc≦0.2を満たし、且つ、比Rs/Rcが0.2以下となるように決定される距離Xの2倍以下とする。
第1ワイヤ30の接続部31の端部31aと、この端部31aと対向する、第2ワイヤ33の接続部34の端部34aとの間隔は、0≦Rs/Rc≦0.2を満たし、且つ、比Rs/Rcが0.2以下となるように決定される距離Xの2倍以下とする。
また、複数の接続部34を有する1本の第2ワイヤ34において、隣り合う接続部34の2つの対向する端部34cの間隔は、0≦Rs/Rc≦0.2を満たし、且つ、比Rs/Rcが0.2以下となるように決定される距離Xの2倍以下とするとよい。これにより、第1ワイヤ30および第2ワイヤ33とソース電極層20との間の抵抗を低くすることができる。
【0100】
上述した本実施形態の半導体装置によれば、第1ワイヤ33とソース電極層20との間の抵抗を低くすることができる半導体素子を半導体装置に搭載することで低いオン抵抗を有することができる。
【0101】
図15は、第2実施形態の半導体装置の変型例を示す図である。本変型例の半導体装置1の半導体素子10では、第1ワイヤ30が伸びる方向と、第2ワイヤ33が伸びる方向は平行である。第1ワイヤ30と第2ワイヤ33とは離間している。第1ワイヤ30の接続部31の端部31bと、この端部31bと対向する、第2ワイヤ33の接続部34の端部34aとの間の距離は、0≦Rs/Rc≦0.2を満たし、且つ、比Rs/Rcが0.2以下となるように決定される距離Xの2倍以下とするとよい。
また、第1ワイヤ30の隣り合う接続部31の2つの対向する端部31cの間の距離は、0≦Rs/Rc≦0.2を満たし、且つ、比Rs/Rcが0.2以下となるように決定される距離Xの2倍以下とするとよい。
【0102】
図16は、本明細書に開示する半導体装置の第3実施形態を示す平面図である。本実施形態の半導体装置1の半導体素子10では、第1ワイヤ30が伸びる方向は、第2ワイヤ33が伸びる方向に対して直交している。また、本実施形態の半導体装置1の半導体素子10は、第2ワイヤ33と物理的に接している第1ワイヤ30と、第2ワイヤ33と物理的に接していない第1ワイヤ30とを有する。
第1ワイヤ30の接続部31の側面30bと第2ワイヤ33の端部33aが物理的に接続している。また、第1ワイヤ30の端部30aと第2ワイヤ33の接続部34の側面33bが物理的に接続している。
なお、
図16では、隣り合う第2ワイヤ33の接続部34の間に設けられた第1ワイヤ30の2つの端部30aのそれぞれが、第2ワイヤ33の接続部34の側面33bに物理的に接続しているが、第1ワイヤ30の2つの端部30aの中のいずれか一方の端部30aが、第2ワイヤ33の接続部34の側面33bに物理的に接続していてもよい。
第1ワイヤ30と第2ワイヤ33が物理的に接続する箇所において、第1ワイヤ30の接続部31の端部31bと第2ワイヤ33の接続部33の端部34bとの間の距離は、0≦Rs/Rc≦0.2を満たし、且つ、比Rs/Rcが0.2以下となるように決定される距離Xの2倍以下とするとよい。
第2ワイヤ33と第1ワイヤ30が物理的に接続する箇所において、第1ワイヤ30の接続部31の端部31aと第2ワイヤ33の端部34aとの間の距離も同様に、0≦Rs/Rc≦0.2を満たし、且つ、比Rs/Rcが0.2以下となるように決定される距離Xの2倍以下とするとよい。
また、第2ワイヤ33と第1ワイヤ30が物理的に接続するかまたは接続しないに関わらず、隣り合う第1ワイヤ30の接続部31の端部31bとの間の距離は、0≦Rs/Rc≦0.2を満たし、且つ、比Rs/Rcが0.2以下となるように決定される距離Xの2倍以下とするとよい。
さらに、1本の第1ワイヤ30の隣り合う接続部31の対向する端部31cの間の距離は、0≦Rs/Rc≦0.2を満たし、且つ、比Rs/Rcが0.2以下となるように決定される距離Xの2倍以下とするとよい。
【0103】
図17は、第3実施形態の半導体装置の変型例を示す図である。本変型例の半導体装置1では、第1ワイヤ30が伸びる方向と、第2ワイヤ33が伸びる方向とは平行である。また、本変型例の半導体装置1は、第2ワイヤ33と物理的に接している第1ワイヤ30と、第2ワイヤ33と物理的に接していない第1ワイヤ30とを有する。
第1ワイヤ30の接続部31の側面30bと第2ワイヤ33の接続部34の側面33bが物理的に接しており、電気的に接続している。
第1ワイヤ30と第2ワイヤ33が物理的に接続する箇所において、第1ワイヤ30の接続部31の端部31bと第2ワイヤ33の接続部33の端部34aとの間の距離は、0≦Rs/Rc≦0.2を満たし、且つ、比Rs/Rcが0.2以下となるように決定される距離Xの2倍以下とするとよい。
また、隣り合う第1ワイヤ30の接続部31の端部31bとの間の距離は、0≦Rs/Rc≦0.2を満たし、且つ、比Rs/Rcが0.2以下となるように決定される距離Xの2倍以下とするとよい。
さらに、1本の第1ワイヤ30の隣り合う接続部31の対向する端部31cとの間の距離は、0≦Rs/Rc≦0.2を満たし、且つ、比Rs/Rcが0.2以下となるように決定される距離Xの2倍以下とするとよい。
【0104】
次に、本明細書に開示する半導体装置の製造方法の一実施形態について、
図18~
図20を参照しながら、以下に説明する。
【0105】
まず、
図18に示すように、半導体素子10のソース電極層20の第1主面20a上に導電性を有する第1ワイヤ30が、複数の接続部31でソース電極層20の第1主面20aと電気的に接続し、所定の方向に伸びるように配置される。
具体的には、長尺状のワイヤの端部がソース電極層20の第1主面20aに配置され、例えばワイヤボンディングのように超音波を用いて、ソース電極層20の第1主面20aと接合することにより接続部31が形成される。
ワイヤを所定の方向に移動させて、ソース電極層20と第1主面20aとの接合を繰り返し行い、複数の接続部31を形成する。
ソース電極層20と第1主面20aに接続されたワイヤが所定の長さになったとき、接続部31の近傍で長尺状のワイヤが切断され、第1ワイヤ30が形成される。
また、導電性を有する第3ワイヤ36が、接続部37でゲート電極層21と電気的に接続するように、ゲート電極層21上に配置される。なお、第3ワイヤ36の他方は、半導体素子10が搭載される回路基板の配線パターンまたはリードフレーム等の外部端子(図示せず)に電気的に接続される。
【0106】
次に、
図19に示すように、導電性を有し、第1ワイヤ30よりも円換算直径が大きい第2ワイヤ33が、ソース電極層20の第1主面20a上に、第1ワイヤ30が伸びる方向と交差する方向に配置される。
図19に示す例では、第2ワイヤ33は、第1ワイヤ30が伸びる方向と直交する方向に配置される。なお、第2ワイヤ33の点線部は、第2ワイヤ33が伸びる方向(移動させる方向)を示す。
【0107】
次に、
図20に示すように、第2ワイヤ33が、例えばワイヤボンディングのように超音波を用いて、ソース電極層20の第1主面20aと接合することにより接続部34が形成する。
さらに、第2ワイヤ33を第2ワイヤ33が伸びる方向に移動させ、ソース電極層20の第1主面20a上に配置する。第2ワイヤ33とソース電極層20の第1主面20aとの間を接合して接続部34を形成する。第2ワイヤ33を所定の方向に移動させて、ソース電極層20と第1主面20aとの接合を繰り返し行い、複数の接続部34を形成する。
なお、第2ワイヤ33の他方は、半導体素子10が搭載される回路基板の配線パターンまたはリードフレーム等の外部端子(図示せず)に電気的に接続される。これにより、第1ワイヤ30の端部30aと第2ワイヤ33の接続部34の側面33bとが物理的に接して、電気的にも接続される。第1ワイヤ30がソース電極層20の第1主面20aに接続された後に、第1ワイヤ30より円換算直径が大きい第2ワイヤ33がソース電極層20の第1主面20aに接続されることで、
図4~
図6に示す半導体装置1が得られる。
【0108】
本発明では、上述した実施形態の半導体装置および半導体装置の製造方法は、本発明の趣旨を逸脱しない限り適宜変更が可能である。
【0109】
例えば、上述した実施形態では、第1ワイヤと第2ワイヤとが接している場合、第1ワイヤの端部と第2ワイヤの接続部の側面、第1ワイヤの接続部の側面と第2ワイヤの端部、または第1ワイヤの接続部の側面と第2ワイヤの接続部の側面とが接していたが、第1ワイヤと第2ワイヤとは、各ワイヤの端部、および各接続部の側面以外の部位で接していてもよい。例えば、第2ワイヤを、第1ワイヤの上をまたぐように配置して、第1ワイヤと第2ワイヤと接してもよい。
【0110】
また、上述した実施形態では、第1ワイヤと第2ワイヤとは、直交する角度で交差するように配置されていたが、第1ワイヤと第2ワイヤとは、直交する角度と異なる角度で交差するように配置されていてもよい。
上述した実施形態では、第1ワイヤ、第2ワイヤ、および第3ワイヤが伸びる方向と半導体素子のゲート電極層およびソース電極層の位置が規定されているが、これに限らず第1ワイヤ、第2ワイヤ、および第3ワイヤが接続される方向と半導体素子のゲート電極層およびソース電極層の位置は、半導体素子が搭載される半導体装置の回路基板の配線パターンまたはリードフレーム等の外部端子によって異なってもよい。
【0111】
上述した実施の形態では、半導体素子がMOSFET(Metal Oxide Semiconductor Field Effect Transistor)の場合を示しているが、これに限らずIGBT(Insulated Gate Bipolar Transistor)、または逆導通型IGBT(RC-IGBT:Reverse Conducting Insulated Gate Bipolar Transistor)でもよい。
【符号の説明】
【0112】
1 半導体装置
10 半導体素子
11 n+ドレイン層
12 n-ドリフト層
13 pベース領域
14 ゲート電極
15 ゲート絶縁膜
16 n+ソース領域
17 p++コンタクト領域
18 層間絶縁膜
19 ドレイン電極層
20 ソース電極層(表面電極層)
20a 第1主面
20b 第2主面
21 ゲート電極層
22 耐圧構造領域
30 第1ワイヤ
30a 端部
30b 側面
31 接続部
31a 端部
31b 端部
31c 端部
32 接続周辺部
33 第2ワイヤ
33a 端部
33b 側面
34 接続部
34a 端部
34b 端部
34c 端部
35 接続周辺部
36 第3ワイヤ
37 接続部
40、40a~40d ソースワイヤ
41 ゲートワイヤ
50、50a~50c トレンチ