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特許7666002炭化珪素半導体装置および炭化珪素半導体装置の検査方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2025-04-14
(45)【発行日】2025-04-22
(54)【発明の名称】炭化珪素半導体装置および炭化珪素半導体装置の検査方法
(51)【国際特許分類】
   H01L 21/66 20060101AFI20250415BHJP
   H10D 30/01 20250101ALI20250415BHJP
   H10D 30/66 20250101ALI20250415BHJP
【FI】
H01L21/66 N
H10D30/01 301L
H10D30/66 101G
H10D30/66 101H
H10D30/66 101T
H10D30/66 102D
H10D30/66 201A
【請求項の数】 14
(21)【出願番号】P 2021019092
(22)【出願日】2021-02-09
(65)【公開番号】P2022122039
(43)【公開日】2022-08-22
【審査請求日】2024-01-15
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100104190
【弁理士】
【氏名又は名称】酒井 昭徳
(72)【発明者】
【氏名】鹿児山 陽平
(72)【発明者】
【氏名】宮里 真樹
【審査官】豊島 洋介
(56)【参考文献】
【文献】特開2020-150181(JP,A)
【文献】特開2017-228790(JP,A)
【文献】特開2007-165604(JP,A)
【文献】特開2002-185015(JP,A)
【文献】特開2014-175412(JP,A)
【文献】特開2018-206870(JP,A)
【文献】特開2019-040931(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L21/64 -21/66
H10D30/01
H10D30/66
(57)【特許請求の範囲】
【請求項1】
炭化珪素からなる半導体基板に設けられた活性領域と、
前記半導体基板の内部に設けられた第1導電型の第1半導体領域と、
前記活性領域において前記半導体基板のおもて面と前記第1半導体領域との間に設けられた第2導電型の第2半導体領域と、
前記第2半導体領域と前記第1半導体領域とのpn接合を通過する電流が流れる素子構造と、を備えた炭化珪素半導体装置であって、
使用環境温度が100℃以上の所定範囲内であり、
耐圧が1.2kVかつ前記使用環境温度が150℃以上で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が10%以下、
耐圧が1.2kVかつ前記使用環境温度が150℃未満で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が5%以下、
耐圧が3.3kVかつ前記使用環境温度が150℃以上で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が15%以下、
耐圧が3.3kVかつ前記使用環境温度が150℃未満で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が10%以下のいずれかに設定したことを特徴とする炭化珪素半導体装置。
【請求項2】
前記pn接合によるボディダイオードの通電前後でのオン電圧の増加率は最大で3%であることを特徴とする請求項1に記載の炭化珪素半導体装置。
【請求項3】
前記第1半導体領域の不純物濃度は8×10 15 /cm 3 以下であり、
前記使用環境温度が275℃未満であることを特徴とする請求項1に記載の炭化珪素半導体装置。
【請求項4】
前記第1半導体領域の不純物濃度は4×10 15 /cm 3 以下であり、
前記使用環境温度が200℃未満であることを特徴とする請求項3に記載の炭化珪素半導体装置。
【請求項5】
耐圧が1.2kVであり、
前記第1半導体領域の不純物濃度は7×10 15 /cm 3 以上8×10 15 /cm 3 以下であり、
前記使用環境温度が150℃以上275℃未満であり、
前記半導体基板の積層欠陥の総面積の比率を、前記活性領域の面積に対して10%以下に設定したことを特徴とする請求項1に記載の炭化珪素半導体装置。
【請求項6】
耐圧が3.3kVであり、
前記第1半導体領域の不純物濃度は2×10 15 /cm 3 以上4×10 15 /cm 3 以下であり、
前記使用環境温度が150℃以上200℃未満であり、
前記半導体基板の積層欠陥の総面積の比率を、前記活性領域の面積に対して15%以下に設定したことを特徴とする請求項1に記載の炭化珪素半導体装置。
【請求項7】
前記第1半導体領域の不純物濃度に基づいて耐圧が設定されることを特徴とする請求項1~6のいずれか一つに記載の炭化珪素半導体装置。
【請求項8】
前記使用環境温度が300℃以下の所定範囲内であることを特徴とする請求項1に記載の炭化珪素半導体装置。
【請求項9】
前記素子構造は、
前記pn接合と、
前記半導体基板のおもて面と前記第2半導体領域との間に選択的に設けられた第1導電型の第3半導体領域と、
前記第2半導体領域の、前記第3半導体領域と前記第1半導体領域との間の領域に接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第2半導体領域の反対側に設けられたゲート電極と、を有し、
前記第2半導体領域および前記第3半導体領域に電気的に接続された第1電極と、
前記半導体基板の裏面に設けられた第2電極と、を備えることを特徴とする請求項1~8のいずれか一つに記載の炭化珪素半導体装置。
【請求項10】
炭化珪素からなる半導体基板に設けられた活性領域と、
前記半導体基板の内部に設けられた第1導電型の第1半導体領域と、
前記活性領域において前記半導体基板のおもて面と前記第1半導体領域との間に設けられた第2導電型の第2半導体領域と、
前記第2半導体領域と前記第1半導体領域とのpn接合を通過する電流が流れる素子構造と、を備え、使用環境温度が100℃以上の所定範囲内である炭化珪素半導体装置の検査方法であって、
前記使用環境温度以下の所定の検査温度の温度環境下で、前記pn接合に順方向に電流を流す第1工程と、
前記第1工程の後、前記半導体基板の積層欠陥を検出する第2工程と、
前記半導体基板の積層欠陥の総面積を算出する第3工程と、
積層欠陥の総面積が所定範囲にある前記半導体基板を良品と選別する第4工程と、
を含み、
前記第4工程では、耐圧を高く設定するほど、前記所定範囲の上限値を大きく設定することを特徴とする炭化珪素半導体装置の検査方法。
【請求項11】
前記第4工程では、前記検査温度を高く設定するほど、前記所定範囲の上限値を大きく設定することを特徴とする請求項10に記載の炭化珪素半導体装置の検査方法。
【請求項12】
前記第1工程では、前記検査温度が所定の基準温度未満であり、
前記第4工程では、前記所定範囲の比率を、前記活性領域の面積に対して0%以上15%以下とすることを特徴とする請求項11に記載の炭化珪素半導体装置の検査方法。
【請求項13】
前記pn接合に印加される電圧の前記第1工程の前後の増加率は、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率と比例関係にあり、
前記増加率を分子とする前記比例関係の比例係数は、前記使用環境温度に反比例して小さくなり、
前記第4工程の前に、前記比例係数がゼロとなる前記使用環境温度を前記基準温度として取得することを特徴とする請求項12に記載の炭化珪素半導体装置の検査方法。
【請求項14】
前記第4工程の前に、前記半導体基板の積層欠陥の総面積に対する前記pn接合に印加される電圧の前記第1工程の前後の増加率が3%以下となる前記所定範囲を取得することを特徴とする請求項10~12のいずれか一つに記載の炭化珪素半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、炭化珪素半導体装置および炭化珪素半導体装置の検査方法に関する。
【背景技術】
【0002】
従来、MOSゲート(金属-酸化膜-半導体の3層構造からなる絶縁ゲート)を有するMOS型炭化珪素(SiC)半導体装置では、ベース領域とドリフト領域とのpn接合で形成される寄生pnダイオード(ボディダイオード(BD:Body Diode))の通電により積層欠陥(SF:Stacking Fault)が成長し、積層欠陥が成長した部分でドリフト抵抗が高くなるため、オン電圧が大きくなることが知られている。
【0003】
積層欠陥の検出方法として、炭化珪素からなる出発基板上にエピタキシャル層を成長させた半導体ウェハに対して、表(ひょう)面電極形成前または素子構造形成前に、炭化珪素のバンドギャップよりもエネルギーの大きいレーザー光を照射して積層欠陥を予め成長させ、このレーザー光の照射中に半導体ウェハから放射される特定波長の光の強度に基づいて積層欠陥の位置を特定する方法が提案されている(例えば、特許文献1,2参照)。
【0004】
下記特許文献1,2では、半導体ウェハの状態で積層欠陥の位置情報を取得し、当該積層欠陥の位置情報に基づいて、半導体ウェハから積層欠陥を含むように個片化された半導体チップを不良チップとして除外している。積層欠陥の別の検出方法として、製品(半導体チップ)完成後にボディダイオードを通電して積層欠陥を成長させ、通電前後での特性変動の大きいすべての半導体チップを不良チップとして除外する方法が公知である。
【0005】
これらの積層欠陥の検出方法において、半導体ウェハへのレーザー光の照射条件やボディダイオードの通電条件は、さまざまな大きさ(単位セル(素子の機能単位)のセル幅)の各MOS型半導体装置において、それぞれ、レーザー光の照射やボディダイオードの通電によって積層欠陥を検出するために十分な大きさになるまで積層欠陥を成長させることができる条件に適宜設定される。
【0006】
また、積層欠陥の総面積(総表面積)に対するMOS型半導体装置のオン電圧の増加量がドリフト領域の不純物濃度に依存し、不純物濃度の高いn+型出発基板やn型コンタクトエピタキシャル層で積層欠陥による悪影響が小さいことが開示されている(例えば、非特許文献1参照)。また、下記非特許文献1には、MOS型半導体装置の動作温度を高くするほど、積層欠陥による悪影響が小さくなることが開示されている。
【先行技術文献】
【特許文献】
【0007】
【文献】特開2009-088547号公報
【文献】特開2014-022503号公報
【非特許文献】
【0008】
【文献】エス・アサダ(S.Asada)、外2名、エフェクツ オブ スタッキング フォールツ オン エレクトロン トランスポート イン 4H-SiC n-タイプ エピレイヤーズ アンダー ユニポーラ オペレーション エヴァリュエイティド バイ TCAD シミュレーション(Effects of stacking faults on electron transport in 4H-SiC n-type epilayers under unipolar operation evaluated by TCAD simulation)、ジャパニーズ ジャーナル オブ アプライド フィジクス(Japanese Journal of Applied Physics)、応用物理学会(The Japan Society of Applied Physics)、2020年、第59巻、p.54003-1~54003-6
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、従来の積層欠陥の検出方法(例えば上記特許文献1,2)では、電子と正孔との再結合エネルギーにより積層欠陥に変換される基底面転位(BPD: Basal Plane Dislocation)が半導体ウェハに多く存在する場合、半導体ウェハ中の積層欠陥の個数が多くなる。このため、不良チップとして除外する半導体チップの個数が多くなり、歩留まりが非常に悪くなるという問題がある。
【0010】
この発明は、上述した従来技術による問題点を解消するため、歩留まりを改善させることができる炭化珪素半導体装置および炭化珪素半導体装置の検査方法を提供することを目的とする。
【課題を解決するための手段】
【0011】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板に、活性領域が設けられている。前記半導体基板の内部に、第1導電型の第1半導体領域が設けられている。前記活性領域において前記半導体基板のおもて面と前記第1半導体領域との間に、第2導電型の第2半導体領域が設けられている。前記第2半導体領域と前記第1半導体領域とのpn接合を通過する電流が流れる素子構造が設けられている。使用環境温度が100℃以上の所定範囲内である。耐圧が1.2kVかつ前記使用環境温度が150℃以上で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が10%以下、耐圧が1.2kVかつ前記使用環境温度が150℃未満で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が5%以下、耐圧が3.3kVかつ前記使用環境温度が150℃以上で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が15%以下、耐圧が3.3kVかつ前記使用環境温度が150℃未満で、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率が10%以下のいずれかに設定した。
【0015】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記pn接合によるボディダイオードの通電前後でのオン電圧の増加率は最大で3%であることを特徴とする。
【0016】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第1半導体領域の不純物濃度は8×1015/cm3以下であり、前記使用環境温度が275℃未満であることを特徴とする。
【0017】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第1半導体領域の不純物濃度は4×1015/cm3以下であり、前記使用環境温度が200℃未満であることを特徴とする。
【0018】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、耐圧が1.2kVであり、前記第1半導体領域の不純物濃度は7×1015/cm3以上8×1015/cm3以下である。前記使用環境温度が150℃以上275℃未満であり、前記半導体基板の積層欠陥の総面積の比率を、前記活性領域の面積に対して10%以下に設定したことを特徴とする。
【0020】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、耐圧が3.3kVであり、前記第1半導体領域の不純物濃度は2×1015/cm3以上4×1015/cm3以下である。前記使用環境温度が150℃以上200℃未満であり、前記半導体基板の積層欠陥の総面積の比率を、前記活性領域の面積に対して15%以下に設定したことを特徴とする。
【0022】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第1半導体領域の不純物濃度に基づいて耐圧が設定されることを特徴とする。
【0023】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記使用環境温度が300℃以下の所定範囲内であることを特徴とする。
【0024】
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記素子構造は、前記pn接合と、第1導電型の第3半導体領域と、ゲート絶縁膜と、ゲート電極と、を有する。前記第3半導体領域は、前記半導体基板のおもて面と前記第2半導体領域との間に選択的に設けられている。前記ゲート絶縁膜は、前記第2半導体領域の、前記第3半導体領域と前記第1半導体領域との間の領域に接して設けられている。前記ゲート電極は、前記ゲート絶縁膜を挟んで前記第2半導体領域の反対側に設けられている。第1電極は、前記第2半導体領域および前記第3半導体領域に電気的に接続されている。第2電極は、前記半導体基板の裏面に設けられていることを特徴とする。
【0025】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の検査方法は、炭化珪素からなる半導体基板に、炭化珪素からなる半導体基板に設けられた活性領域と、前記半導体基板の内部に設けられた第1導電型の第1半導体領域と、前記活性領域において前記半導体基板のおもて面と前記第1半導体領域との間に設けられた第2導電型の第2半導体領域と、前記第2半導体領域と前記第1半導体領域とのpn接合を通過する電流が流れる素子構造と、を備え、使用環境温度が100℃以上の所定範囲内である炭化珪素半導体装置の検査方法であって、次の特徴を有する。前記使用環境温度以下の検査温度環境下で、前記pn接合に順方向に電流を流す第1工程を行う。前記第1工程の後、前記半導体基板の積層欠陥を検出する第2工程を行う。前記半導体基板の積層欠陥の総面積を算出する第3工程を行う。積層欠陥の総面積が所定範囲にある前記半導体基板を良品と選別する第4工程を行う。前記第4工程では、耐圧を高く設定するほど、前記所定範囲の上限値を大きく設定する。
【0026】
また、この発明にかかる炭化珪素半導体装置の検査方法は、上述した発明において、前記第4工程では、前記検査温度を高く設定するほど、前記所定範囲の上限値を大きく設定することを特徴とする。
【0027】
また、この発明にかかる炭化珪素半導体装置の検査方法は、上述した発明において、前記第1工程では、前記検査温度が所定の基準温度未満であり、前記第4工程では、前記所定範囲の比率を、前記活性領域の面積に対して0%以上15%以下とすることを特徴とする。
【0029】
また、この発明にかかる炭化珪素半導体装置の検査方法は、上述した発明において、前記pn接合に印加される電圧の前記第1工程の前後の増加率は、前記活性領域の面積に対する前記半導体基板の積層欠陥の総面積の比率と比例関係にある。前記増加率を分子とする前記比例関係の比例係数は、前記使用環境温度に反比例して小さくなる。前記第4工程の前に、前記比例係数がゼロとなる前記使用環境温度を前記基準温度として取得することを特徴とする。
【0030】
また、この発明にかかる炭化珪素半導体装置の検査方法は、上述した発明において、前記第4工程の前に、前記半導体基板の積層欠陥の総面積に対する前記pn接合に印加される電圧の前記第1工程の前後の増加率が3%以下となる前記所定範囲を取得することを特徴とする。
【発明の効果】
【0031】
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の検査方法によれば、従来にて不良品としていた炭化珪素半導体装置を良品とすることができるため、歩留まりを改善させることができるという効果を奏する。
【図面の簡単な説明】
【0032】
図1】実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
図2図1の活性領域の動作時の状態を示す断面図である。
図3】実験例1の電圧・電流特性を示す特性図である。
図4】実験例1の電圧・電流特性を示す特性図である。
図5】実験例1のVon増加率を示す図表である。
図6】実験例2のオン電圧の温度依存性を示す特性図である。
図7】実験例2のボディダイオード通電前のオン電圧を示す図表である。
図8】実験例2のボディダイオード通電前後のVon増加量およびVon増加率を示す図表である。
図9】実験例2のVon増加量の温度依存性を示す特性図である。
図10】実験例2のVon増加率の温度依存性を示す特性図である。
図11】実験例3のオン電圧と積層欠陥面積との関係を示す特性図である。
図12】実験例3のオン電圧と積層欠陥面積との関係を示す特性図である。
図13】実験例4のΔVon/SF面積比の温度依存性を示す特性図である。
図14】参照例のドリフト抵抗と積層欠陥との関係を示す特性図である。
【発明を実施するための形態】
【0033】
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の検査方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。さらに、各温度の数値についてばらつきを考慮して±5℃までを含むのがよい。
【0034】
(実施の形態)
実施の形態にかかる炭化珪素半導体装置の検査方法について、トレンチゲート構造のMOSFET(Metal Oxide Semiconductor Field Effect Transistor:MOSゲートを備えたMOS型電界効果トランジスタ)を例に説明する。図1は、実施の形態にかかる炭化珪素半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図2は、図1の活性領域の動作時の状態を示す断面図である。図2の(a),(b)には、それぞれMOSFETのオン時および当該MOSFETのボディダイオード(BD)通電時を示す。
【0035】
最初に、実施の形態にかかる炭化珪素半導体装置の構造について説明する。図1,2に示す実施の形態にかかる炭化珪素半導体装置10は、活性領域41において炭化珪素(SiC)からなる半導体基板(半導体チップ)30のおもて面側に、p型ベース領域(第2半導体領域)4とn-型ドリフト領域(第1半導体領域)2bとのpn接合を通過して半導体基板30の裏面からおもて面に向かう方向(pn接合の逆方向)に電流(ドリフト電流)が流れるMOSゲート(素子構造)を有する縦型MOSFETである。炭化珪素半導体装置10の使用環境温度は、例えば100℃以上300℃以下の所定範囲内である。
【0036】
半導体基板30は、炭化珪素からなるn+型出発基板31のおもて面上にn型バッファ領域2a、n-型ドリフト領域2bおよびp型ベース領域4となる各エピタキシャル層32~34を順にエピタキシャル成長させてなる。半導体基板30の、p型エピタキシャル層34側の主面をおもて面とし、n+型出発基板31側の主面を裏面とする。活性領域41は、MOSFETがオン状態のときに主電流(ドリフト電流)が流れる領域であり、MOSFETの同一構造の複数の単位セルが隣接して配置される。活性領域41は、例えば、略矩形状の平面形状を有し、半導体基板30の略中央に配置される。
【0037】
エッジ終端領域42は、活性領域41と半導体基板30の端部(チップ端部)との間の領域であり、活性領域41の周囲を略矩形状に囲む。エッジ終端領域42は、半導体基板30のおもて面側の電界を緩和して耐圧を保持する機能を有する。エッジ終端領域42には、一般的な耐圧構造(不図示)が配置される。耐圧とは、炭化珪素半導体装置10が誤動作や破壊を起こさない限界の電圧(耐電圧)である。炭化珪素半導体装置10の全体の耐圧は、例えば、活性領域41の耐圧で決まり、エッジ終端領域42よりも活性領域41で高くなるように設定される。
【0038】
+型出発基板31に基底面転位が存在する場合、p型ベース領域4とn-型ドリフト領域2bとのpn接合に半導体基板30のおもて面から裏面に向かう順方向に電流が流れたときに(後述するBD通電時)、n+型出発基板31の基底面転位からエピタキシャル層32~34に、MOSFETのオン電圧またはオン抵抗が増加する(特性劣化)要因となる積層欠陥(SF)35(ハッチング部分)が成長する。オン電圧とは、炭化珪素半導体装置10をオンさせるために必要な下限側のドレイン・ソース間電圧(p型ベース領域4とn-型ドリフト領域2bとのpn接合に印加される電圧)である。
【0039】
炭化珪素半導体装置10の耐圧もしくは使用環境温度が高いほど、またその両方により、積層欠陥35による悪影響が小さくなるため、活性領域41の面積(表面積)に対する半導体基板30の積層欠陥35の総面積(総表面積:以下、積層欠陥面積とする)の比率を大きく設定可能である(図11,12参照)。炭化珪素半導体装置10の使用環境温度の上限値は、半導体基板30周囲のワイヤやはんだ層、樹脂ケース等の周辺部材(不図示)の耐熱温度で決まる。炭化珪素自体は300℃を超える温度でも耐え得るため、周辺部材の耐熱温度によっては炭化珪素半導体装置10の使用環境温度が300℃超であってもよい。
【0040】
さらに、炭化珪素半導体装置10の使用環境温度が後述する所定温度(以下、判定基準温度とする)以上である場合(図13参照)、半導体基板30に積層欠陥35が存在していたとしても、炭化珪素半導体装置10のオン電圧が増加しない。このため、積層欠陥35の有無によらず炭化珪素半導体装置10は良品である。したがって、炭化珪素半導体装置10の使用環境温度が判定基準温度以上である場合、半導体基板30の積層欠陥面積は、半導体基板30の全面積や活性領域41の全面積と同じ(すなわち半導体基板30や活性領域41の面積に対する半導体基板30の積層欠陥面積の比率の適正範囲の上限値が100%)であってもよい。
【0041】
判定基準温度は、100℃を超える温度であり、耐圧を高く設定するほど低く設定することができる。例えば、耐圧が1.2kV以上である場合、判定基準温度は275℃程度以下である。耐圧が3.3kV以上である場合、判定基準温度は200℃程度である。耐圧が3.3kVを超える場合、n-型ドリフト領域2bの不純物濃度や厚さによっては、判定基準温度は200℃未満(例えば150℃程度)であってもよい。耐圧は、n-型ドリフト領域2bの不純物濃度(ドーピング濃度)に基づいて設定され、n-型ドリフト領域2bの不純物濃度を低くするほど高くなる。
【0042】
具体的には、n-型ドリフト領域2bの不純物濃度は、例えば、耐圧が1.2kV以上程度である場合に8×1015/cm3以下程度であり、耐圧が3.3kV以上程度である場合に4×1015/cm3以下程度である。より具体的には、耐圧が1.2kV程度である場合、n-型ドリフト領域2bの不純物濃度は例えば7×1015/cm3以上8×1015/cm3以下程度であり、例えば7.4×1015/cm3程度である。耐圧が3.3kV程度である場合、n-型ドリフト領域2bの不純物濃度は例えば2×1015/cm3以上4×1015/cm3以下程度であり、例えば2.9×1015/cm3程度である。
【0043】
一方、炭化珪素半導体装置10の使用環境温度が判定基準温度未満である場合、半導体基板30の積層欠陥面積の比率が活性領域41の面積に対して例えば0%以上15%以下程度(適正範囲)であれば、積層欠陥35を含む炭化珪素半導体装置10であっても良品と判定可能である(図11,12参照)。良品とは、使用環境温度でのボディダイオードの通電前後でのオン電圧Vonの増加率(以下、Von増加率(オン電圧増加の相対値)とする。Von増加率[%]=ボディダイオードの通電前後のオン電圧の増加量/ボディダイオードの通電前のオン電圧×100%)が例えば3%以下程度となる炭化珪素半導体装置10である。
【0044】
炭化珪素半導体装置10のVon増加率は適宜設定可能である。判定基準温度は、炭化珪素半導体装置10の素子構造(例えば耐圧等)によって異なる。このため、炭化珪素半導体装置10の素子構造に応じて、判定基準温度が決定される。炭化珪素半導体装置10の使用環境温度が判定基準温度未満である場合、炭化珪素半導体装置10のVon増加率(もしくは後述するVon増加量)が所定値以下となるように、炭化珪素半導体装置10の素子構造および使用環境温度に応じて、活性領域41の面積に対する半導体基板30の積層欠陥面積の比率が決定される。
【0045】
具体的には、例えば、耐圧が1.2kVである場合、炭化珪素半導体装置10の使用環境温度が150℃以上かつ判定基準温度未満程度であると、半導体基板30の積層欠陥面積の比率が活性領域41の面積に対して例えば10%以下程度(適正範囲)であれば、炭化珪素半導体装置10を良品と判定可能である。また、耐圧が1.2kVである場合、炭化珪素半導体装置10の使用環境温度が例えば150℃未満程度であると、半導体基板30の積層欠陥面積の比率が活性領域41の面積に対して例えば5%以下程度(適正範囲)であれば、炭化珪素半導体装置10を良品と判定可能である。
【0046】
耐圧が3.3kVである場合、炭化珪素半導体装置10の使用環境温度が例えば150℃以上かつ判定基準温度未満程度であると、半導体基板30の積層欠陥面積の比率が活性領域41の面積に対して例えば15%以下程度(適正範囲)であれば、炭化珪素半導体装置10を良品と判定可能である。また、耐圧が3.3kVである場合、炭化珪素半導体装置10の使用環境温度が例えば150℃未満程度であると、半導体基板30の積層欠陥面積の比率が活性領域41の面積に対して例えば10%以下程度(適正範囲)であれば、炭化珪素半導体装置10を良品と判定可能である。
【0047】
半導体材料とシリコン(Si)とした場合のMOSFETの使用環境温度の上限値(シリコンの耐熱温度)が150℃である。このため、本実施の形態にかかる炭化珪素半導体装置10は、使用環境温度が150℃以上となる場合に有用である。また、上述したように、耐圧が高くなるほど、積層欠陥35による悪影響が小さくなる(図11,12参照)、このため、1.2kV以上の高耐圧においては、n-型ドリフト領域2bの不純物濃度を適宜調整することで、炭化珪素半導体装置10の使用環境温度が100℃以上、好ましくは125℃以上において本実施の形態の効果が得られると推測される。
【0048】
+型出発基板31は、n+型ドレイン領域1である。n型バッファ領域2aは、n+型出発基板31上に、n型低濃度エピタキシャル層と、当該n型低濃度エピタキシャル層よりも不純物濃度の高いn型高濃度エピタキシャル層と、を順に積層した2層構造であってもよい。n型バッファ領域2aは、p型ベース領域4とn-型ドリフト領域2bとのpn接合界面で発生したホール(正孔)がn型バッファ領域2a内で再結合してn+型出発基板31に到達することを防止する機能を有する。n型バッファ領域2aは、n+型出発基板31からエピタキシャル層32~34での積層欠陥35の成長を抑制する機能を有する。
【0049】
n型バッファ領域2aは設けられていなくてもよい。n型バッファ領域2aを設けない場合、n+型出発基板31のおもて面上にn-型ドリフト領域2bとなるn-型エピタキシャル層33がエピタキシャル成長される。n-型ドリフト領域2bは、n-型エピタキシャル層33の、後述するn型電流拡散領域3、第1,2p+型領域21,22およびn+型領域23を除く部分である。n-型ドリフト領域2bは、n型電流拡散領域3、第1,2p+型領域21,22およびn+型領域23とn型バッファ領域2aとの間に、これらの領域に接して設けられている。
【0050】
p型ベース領域4は、p型エピタキシャル層34の、後述するn++型ソース領域(第3半導体領域)5および後述するp++型コンタクト領域6を除く部分である。p型ベース領域4は、半導体基板30のおもて面とn-型ドリフト領域2bとの間に設けられている。n-型ドリフト領域2bとp型ベース領域4との間に、これらの領域に接して、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層(CSL:Current Spreading Layer)であるn型電流拡散領域3が設けられてもよい。n型電流拡散領域3は、後述するトレンチ7の底面よりもn+型ドレイン領域1側に深い位置に達する。
【0051】
MOSゲートは、p型ベース領域4、n++型ソース領域5、p++型コンタクト領域6、トレンチ7、ゲート絶縁膜8およびゲート電極9からなるトレンチゲート構造であり、MOSFETの単位セルごとに配置される。n++型ソース領域5およびp++型コンタクト領域6は、半導体基板30のおもて面とp型ベース領域4との間にそれぞれ選択的に設けられ、p型ベース領域4に接し、かつ半導体基板30のおもて面に露出されている。半導体基板30のおもて面に露出とは、後述する層間絶縁膜11のコンタクトホールで後述するソース電極13に接することである。
【0052】
++型コンタクト領域6は設けられていなくてもよい。この場合、p++型コンタクト領域6に代えて、p型ベース領域4が半導体基板30のおもて面に露出される。第1,2p+型領域21,22およびn+型領域23は、トレンチ7の底面よりもn+型ドレイン領域1側に深い位置に設けられている。第1,2p+型領域21,22は、トレンチ7の底面にかかる電界を緩和させる機能を有する。第1p+型領域21は、p型ベース領域4と離れて設けられ、深さ方向にトレンチ7の底面に対向する。第1p+型領域21は、図示省略する部分でソース電極13に電気的に接続されていてもよい。
【0053】
第1p+型領域21は、トレンチ7の底面を囲み、トレンチ7の底面に露出されてもよい。トレンチ7の底面に露出とは、トレンチ7の底面でゲート絶縁膜8に接することである。第2p+型領域22は、互いに隣り合うトレンチ7間に、第1p+型領域21およびトレンチ7と離れて設けられ、かつp型ベース領域4に接する。n+型領域23は、第2p+型領域22とn-型ドリフト領域2bとの間に、これらの領域に接して設けられている。n+型領域23により、トレンチ7の底面の第1p+型領域21で確保される耐圧が、互いに隣り合うトレンチ7間の第2p+型領域22で確保される耐圧よりも高くなる。
【0054】
トレンチ7は、n++型ソース領域5およびp型ベース領域4を貫通してn型電流拡散領域3(n型電流拡散領域3が設けられていない場合はn-型ドリフト領域2b)に達する。トレンチ7の内部には、ゲート絶縁膜8を介してゲート電極9が設けられている。すべての単位セルの各ゲート電極9はゲートパッド(電極パッド:不図示)に電気的に接続される。層間絶縁膜11はゲート電極9を覆う。層間絶縁膜11と後述するソースパッド14との間の全面に、例えばソースパッド14側からゲート電極9側への金属原子の拡散を防止するバリアメタル12が設けられてもよい。
【0055】
ソース電極(第1電極)13は、層間絶縁膜11のコンタクトホールに露出するn++型ソース領域5およびp++型コンタクト領域6(p++型コンタクト領域6を設けない場合はp型ベース領域4)に接し、p型ベース領域4、n++型ソース領域5およびp++型コンタクト領域6に電気的に接続されている。ソースパッド(電極パッド:第1電極)14は、層間絶縁膜11のコンタクトホールを埋め込むように、半導体基板30のおもて面の略全面に設けられている。ドレイン電極(第2電極)15は、半導体基板30の裏面(n+型出発基板31の裏面)全面に設けられ、n+型ドレイン領域1に電気的に接続されている。
【0056】
上述した実施の形態にかかる炭化珪素半導体装置10は、使用環境温度が100℃以上と高いため、半導体基板30の温度が下がらないように、半導体基板30からの放熱を抑制した構成を有する。半導体基板30からの放熱を抑制した構成とは、例えば半導体基板30を実装したDCB(Direct Copper Bonding)基板などの絶縁基板に放熱フィン等の放熱手段を接合しないなどである。また、実施の形態にかかる炭化珪素半導体装置10は、出荷前や実装前に後述する所定の検査温度環境下でのボディダイオード通電によるスクリーニング検査によって良品か否かに選別される。
【0057】
実施の形態にかかる炭化珪素半導体装置10の動作について説明する。ソースパッド14に対して正の電圧(ドレイン・ソース間電圧Vds)がドレイン電極15に印加された状態で、ゲート電極9にゲート閾値電圧以上のゲート電圧が印加されると、p型ベース領域4のトレンチ7に沿った部分にチャネル(n型の反転層)が形成される。それによって、n+型ドレイン領域1からn型バッファ領域2a、n-型ドリフト領域2bおよびチャネルを通ってn++型ソース領域5へ向かうドレイン・ソース間電流Idsが流れ、MOSFET(炭化珪素半導体装置10)がオンする(図2(a))。
【0058】
一方、ソースパッド14に対して正の電圧がドレイン電極15に印加された状態が、ゲート電極9にゲート閾値電圧未満のゲート電圧が印加されたときに、第1,2p+型領域21,22およびp型ベース領域4と、n型電流拡散領域3、n+型領域23、n-型ドリフト領域2bおよびn型バッファ領域2aと、のpn接合が逆バイアスされることでドレイン・ソース間電流Idsが流れなくなり、MOSFETはオフ状態を維持する。当該pn接合から空乏層が広がり、当該pn接合よりもソース電極13側に位置するトレンチ7の底面のゲート絶縁膜8にかかる電界が緩和される。
【0059】
また、MOSFETのオフ時に、ソースパッド14に対して負の電圧(ボディダイオードの順方向電圧Vf)をドレイン電極15に印加することで、第1,2p+型領域21,22およびp型ベース領域4と、n型電流拡散領域3、n+型領域23、n-型ドリフト領域2bおよびn型バッファ領域2aと、のpn接合で形成される寄生pnダイオード(ボディダイオード:BD)に順方向電流Ifが流れる(図2(b))。MOSFETのボディダイオードに順方向電流Ifが流れたとき(BD通電時)に半導体基板30の内部に積層欠陥35(図1参照)が成長し、MOSFETのオン電圧Vonが大きくなる。
【0060】
そこで、炭化珪素半導体装置10(製品)の出荷前または実装前に、良品となる炭化珪素半導体装置10を選別するスクリーニング検査を行う。具体的には、まず、炭化珪素半導体装置10の使用環境温度(使用環境温度に幅がある場合は下限値)以下の検査温度環境下でボディダイオードを予め通電して、半導体基板30に積層欠陥35を成長させる(第1工程)。次に、一般的なフォトルミネッセンス(PL:PhotoLuminescence)法により、半導体基板30の積層欠陥35を発光させて観測することで、半導体基板30において積層欠陥35の位置および大きさを検出する(第2工程)。
【0061】
次に、半導体基板30のおもて面側から見た積層欠陥35(図1のハッチング部分参照)の大きさ(長さおよび幅)に基づいて、半導体基板30の積層欠陥面積を算出する(第3工程)。半導体基板30の積層欠陥面積とは、半導体基板30のおもて面側から見た各積層欠陥35の表面積(≒長さ×幅)の合計値である。次に、例えば、炭化珪素半導体装置10の使用環境温度でのVon増加率と、活性領域41の面積に対する半導体基板30の積層欠陥面積の比率と、の関係(後述する図11,12参照)に基づいて、炭化珪素半導体装置10の使用環境温度での活性領域41の面積に対する半導体基板30の積層欠陥面積の比率の上述した適正範囲(所定範囲)を取得する。
【0062】
この適正範囲は、炭化珪素半導体装置10のボディダイオード通電前後のオン電圧の増加量(以下、Von増加量(オン電圧増加の絶対値)とする)に基づいて取得してもよい。炭化珪素半導体装置10の使用環境温度でのVon増加率(もしくはVon増加量)と、活性領域41の面積に対する半導体基板30の積層欠陥面積の比率と、の関係は、例えばシミュレーションまたは実験等により予め取得される。このとき、例えば、判定基準温度を取得してもよい。そして、活性領域41の面積に対する半導体基板30の積層欠陥面積の比率が上記適正範囲内にある炭化珪素半導体装置10を良品として選別する(第4工程)。
【0063】
また、上述したように、炭化珪素半導体装置10の使用環境温度が判定基準温度以上であれば、すべての炭化珪素半導体装置10を良品とすればよい。判定基準温度は、例えば、所定耐圧の炭化珪素半導体装置10のVon増加率を活性領域41の面積に対する半導体基板30の積層欠陥面積の比率で除算した値(以下、ΔVon/SF面積比とする:後述する図11,12の近似直線の比例係数)の温度依存性(後述する図13参照)に基づいて、シミュレーションや実験等により予め取得される。ΔVon/SF面積比がゼロとなる使用環境温度を、判定基準温度として取得する。
【0064】
(実験例1)
MOSFETのオン電圧と積層欠陥35との関係について検証した。図3,4は、実験例1の電圧・電流特性を示す特性図である。図5は、実験例1のVon増加率を示す図表である。上述した実施の形態にかかる炭化珪素半導体装置10(図1参照)のMOSゲートを備えたMOSFET(以下、実験例1とする)を、室温(25℃)および150℃の温度環境下で動作させたときのドレイン・ソース間電圧Vdsとドレイン・ソース間電流Idsとの関係をそれぞれ図3,4に示す。図3,4ともに、積層欠陥35が存在する試料(積層欠陥あり)と、積層欠陥35が存在しない試料(積層欠陥なし)と、を示す。
【0065】
図3,4の実験例1の積層欠陥あり・積層欠陥なしの試料ともに、耐圧を1.2kVとし、ゲート電圧を15Vとした。この実験例1のドレイン・ソース間電流Idsが30Aのときのドレイン・ソース間電圧Vdsの増加率(横向きの両矢印で示す部分)を図5に示す。ドレイン・ソース間電圧Vdsの増加率は、積層欠陥ありの試料のドレイン・ソース間電圧Vdsから積層欠陥なしの試料のドレイン・ソース間電圧Vdsを減算した差分の、積層欠陥ありの試料のドレイン・ソース間電圧Vdsに対する比率であり、MOSFETのボディダイオード通電前後のオン電圧Vonの増加率(Von増加率)である。
【0066】
図5に示す結果から、室温環境下でのドレイン・ソース間電圧Vdsの増加率は27%(≒(3.84V-3.03V)/3.03V)であったのに対し、150℃の温度環境下でのドレイン・ソース間電圧Vdsの増加率は14%(≒(4.33V-3.80V)/3.80V)であった。150℃の温度環境下においては、室温環境下と比べて、ドレイン・ソース間電圧Vdsの増加率を半分程度に抑制することができることが確認された。したがって、半導体基板30に積層欠陥35が存在したとしても、MOSFETの使用環境温度を高くすることで、積層欠陥35の悪影響を低減させることができることが確認された。
【0067】
(実験例2)
MOSFETのオン電圧と使用環境温度との関係について検証した。図6は、実験例2のオン電圧の温度依存性を示す特性図である。図7は、実験例2のボディダイオード(BD)通電前のオン電圧を示す図表である。図8は、実験例2のボディダイオード通電前後のVon増加量およびVon増加率を示す図表である。上述した実施の形態にかかる炭化珪素半導体装置10(図1参照)のMOSゲートを備えたMOSFET(以下、実験例2とする)のオン電圧と使用環境温度との関係を図6に示す。図6には、実験例2の2つ試料(以下、試料1,2とする)のオン電圧Vonを示す。
【0068】
実験例2の試料1,2ともに、耐圧を1.2kVとし、使用環境温度(オン電圧測定時およびボディダイオード通電時の環境温度)を室温(25℃)、50℃、100℃および150℃とした。実験例2の試料1,2は、同一の半導体ウェハから切断され、ボディダイオード通電により積層欠陥35が成長した半導体チップ(半導体基板30)である。図6の横軸および縦軸はそれぞれ実験例2の使用環境温度およびオン電圧である。実験例2の試料1,2のボディダイオード通電前のオン電圧の温度依存性を図7に示し、そのVon増加量およびVon増加率を図8に示す。
【0069】
図6~8に示す結果から、ボディダイオード通電により半導体基板30に積層欠陥35が成長すると、オン電圧が増加することが確認された。また、Von増加率およびVon増加量ともにMOSFETの使用環境温度に依存し、使用環境温度が高くなるほど、オン電圧が増加しにくい(Von増加率およびVon増加量が小さくなる)ことが確認された。例えば、実験例2の試料1,2ともに、使用環境温度が150℃の場合、使用環境温度が25℃の場合と比べてVon増加率(もしくはVon増加量)が半分程度まで小さくなることが確認された。
【0070】
図9は、実験例2のVon増加量の温度依存性を示す特性図である。図10は、実験例2のVon増加率の温度依存性を示す特性図である。図9,10の横軸は実験例2の使用環境温度であり、図9,10の縦軸はそれぞれ図8の実験例2のVon増加量およびVon増加率である。図9,10に示す実験例2の試料1,2の各データ点の近似直線に基づいて、それぞれVon増加量が0VおよびVon増加率が0%となる使用環境温度を外挿した。その結果、MOSFETの使用環境温度が300℃程度であるときに、オン電圧が増加しない(Von増加量=0V、Von増加率=0%となる)ことが確認された。
【0071】
したがって、MOSFETを可能な限り高温度の温度環境下で使用すれば、半導体基板30に積層欠陥35が発生したとしても、オン電圧が増加しないか、またはオン電圧が無視できる程度にしか増加しないことが確認された。MOSFETの使用環境温度は、上述したようにMOSFETの周辺部材(ワイヤ、はんだ層、樹脂ケース)の耐熱温度に基づいて決定される。また、MOSFETのオン電圧が増加しない(すなわちVon増加量が0VおよびVon増加率が0%となる)使用環境温度は、素子構造(具体的にはn-型ドリフト領域2bの不純物濃度:上記非特許文献1参照)に依存する。
【0072】
(実験例3)
MOSFETのオン電圧と積層欠陥面積との関係について検証した。図11,12は、実験例3のオン電圧と積層欠陥面積との関係を示す特性図である。上述した実施の形態にかかる炭化珪素半導体装置10(図1参照)のMOSゲートを備えたMOSFET(以下、実験例3とする)について、Von増加率と、活性領域41の面積に対する半導体基板30の積層欠陥面積の比率と、の関係を図11,12に示す。図11,12には、横軸に活性領域41の面積に対する半導体基板30の積層欠陥面積の比率(SF面積[%])を示し、縦軸にVon増加率(ΔVon[%])を示す。
【0073】
図11,12ともに、使用環境温度の異なる複数の試料を示す。図11の実験例3は、耐圧を1.2kVとし、チップサイズ(半導体基板30のサイズ)を3.8mm2とし、使用環境温度を室温(25℃)、50℃、100℃および150℃とした。図12の実験例3は、耐圧を3.3kVとし、チップサイズを7.6mm×6.7mmとし、使用環境温度を室温および150℃とした。図11,12の実験例3の各試料ともに、Von増加率は、活性領域41の面積に対する半導体基板30の積層欠陥面積の比率が40%以下である場合に当該積層欠陥面積の比率に比例して大きくなることが確認された。
【0074】
具体的には、図11の実験例3の各試料の近似直線の比例係数(傾き)は、室温、50℃、100℃および150℃においてそれぞれ0.84、0.83、0.70および0.45であった。図12の実験例3の各試料の近似直線の比例係数は、室温および150℃においてそれぞれ0.90および0.26であった。各試料の近似直線の比例係数は、Von増加率ΔVonを、活性領域41の面積に対する半導体基板30の積層欠陥面積の比率(SF面積比)で除算したものである。図11,12の実験例3ともに、使用環境温度が高くなるほど、比例係数(=ΔVon/SF面積比)が小さくなる。
【0075】
例えば、図11,12の各実験例3において、使用環境温度が150℃の場合、使用環境温度が25℃の場合と比べて比例係数がそれぞれ0.5倍程度および0.3倍程度になることが確認された。比例係数が小さいほど、積層欠陥35による悪影響が小さくなる。すなわち、MOSFETの使用環境温度を高くするほど、活性領域41の面積に対する半導体基板30の積層欠陥面積の比率を高くすることができる。この比例関係はチップサイズに依存しない。また、耐圧が高くなるほど、活性領域41の面積に対する半導体基板30の積層欠陥面積の比率を高くすることができることが確認された。
【0076】
(実験例4)
活性領域41の面積に対する半導体基板30の積層欠陥面積の比率に対するVon増加率の温度依存性について検証した。図13は、実験例4のΔVon/SF面積比の温度依存性を示す特性図である。図13は、図11,12の各試料の近似直線の比例係数(ΔVon/SF面積比:縦軸)を使用環境温度(横軸)に対してプロットしたものである。
【0077】
図13に示すように、ΔVon/SF面積比は使用環境温度に対して負の相関がある。図13の実験例3の各試料のデータ点の近似直線(実線部分)に基づいて、ΔVon/SF面積比がゼロとなる使用環境温度(=判定基準温度)を外挿して取得する(破線部分)。使用環境温度が判定基準温度以上となる温度環境下においては、MOSFETのオン電圧は増加しない。例えば、耐圧1.2kVでは、ΔVon/SF面積比がゼロとなる275℃(符号51の矢印で示す部分)が判定基準温度である。耐圧3.3kVでは、ΔVon/SF面積比がゼロとなる200℃(符号52の矢印で示す部分)が判定基準温度である。
【0078】
(参照例)
MOSFETのドリフト抵抗(ドリフト領域の抵抗)と積層欠陥35との関係について説明する。図14は、参照例のドリフト抵抗と積層欠陥との関係を示す特性図である。図14は、上記非特許文献1の図9である。図14の横軸は、MOSFETの使用環境温度に相当する。図14の縦軸は、積層欠陥35が存在しないMOSFETのドリフト抵抗に対する、積層欠陥35が存在するMOSFETのドリフト抵抗の比率(以下、単にドリフト抵抗の比率とする)rである。図14には、ドリフト領域の不純物濃度の異なる複数の試料(MOSFET)を示す。
【0079】
図14に示すように、上記非特許文献1には、すべての試料において、MOSFETの使用環境温度が高くなるほど、ドリフト抵抗の比率rが小さくなることが開示されている。ドリフト抵抗の比率rは、MOSFETの使用環境温度が574K(=300℃)(符号53の縦線で示す箇所)のときに1になる。すなわち、MOSFETの使用環境温度が574Kであるときに、積層欠陥35が存在するMOSFETのドリフト抵抗は、積層欠陥35が存在しないMOSFETのドリフト抵抗と等しくなる。したがって、MOSFETの使用環境温度によっては、積層欠陥35の悪影響を受けない構成とすることができることがわかる。
【0080】
本実施の形態にかかる炭化珪素半導体装置10(半導体基板30)の検査方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーションなどのコンピュータや、データベースサーバー、ウェブサーバーで実行することにより実現することができる。このプログラムを実行することで得られた積層欠陥35の検出結果、および半導体基板30の積層欠陥面積やVon増加率(もしくはVon増加量)の算出結果と、この検出結果および算出結果を得るために予め取得した情報と、はコンピュータで読み取り可能な記憶媒体(不図示)に記憶される。
【0081】
また、このプログラムはコンピュータで読み取り可能な記録媒体に記録され、コンピュータやサーバーによって記録媒体から読み出されることによって実行される。記録媒体とは、ソリッドステートドライブ(SSD:Solid State Drive)、ハードディスクドライブ(HDD:Hard Disk Drive)、ブルーレイディスク(BD:Blu-ray(登録商標) Disc)、フレキシブルディスク、USBフラッシュメモリ、CD-ROM、MO、DVDなどである。また、このプログラムは、インターネットなどのネットワークを介して配布することが可能な伝送媒体であってもよい。
【0082】
以上、説明したように、実施の形態によれば、使用環境温度を100℃以上の所定範囲内とし、使用環境温度以下の検査温度の温度環境下でボディダイオードを通電して半導体基板(半導体チップ)に積層欠陥を予め成長させる。そして、半導体基板の積層欠陥の総面積が所定範囲内となる炭化珪素半導体装置(素子構造が形成された半導体基板:製品)を良品として選別する。耐圧もしくは使用環境温度、またはその両方が高いほど、半導体基板の積層欠陥の総面積を大きく設定することができ、従来(例えば上記特許文献1,2)にて不良品としていた炭化珪素半導体装置を良品とすることができる。
【0083】
例えば、ボディダイオード通電前後のオン電圧の増加率(Von増加率)が3%以上となる炭化珪素半導体装置を不良品として除去すると仮定する。この場合、良品として選別されたVon増加率が3%未満でかつ使用環境温度を150℃とした炭化珪素半導体装置は、室温環境下で使用すると、Von増加率が9%以上となる。すなわち、使用環境温度を150℃とすることで、室温環境下で使用する場合にVon増加率が3%以上9%未満となることで不良品として除去していた炭化珪素半導体装置を、150℃の温度環境下で使用する場合には良品とすることができる。
【0084】
したがって、耐圧もしくは使用環境温度、またはその両方が高いほど、炭化珪素半導体装置の良品の選別条件が緩和されるため、歩留まりを改善させることができる。実施の形態によれば、使用環境温度が100℃以上となる電車や自動車、放射線の多い空間(宇宙空間、原子力発電機内)で用いる部品に有用である。現状では、炭化珪素半導体装置に放熱手段を設けない構成とすることで、炭化珪素半導体装置はオン時から5分間程度で100℃以上になる。このため、炭化珪素半導体装置の使用時に、半導体基板の積層欠陥の総面積を当該炭化珪素半導体装置の検査時とほぼ同じ面積に維持することができる。
【0085】
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、トレンチゲート構造に代えて、プレーナゲート構造のMOSゲートとしてもよい。また、半導体基板の内部に形成されたpn接合に順方向に電流が流れたときに積層欠陥が成長する素子構造を備えた他の炭化珪素半導体装置(例えばpn接合ダイオードなど)にも適用可能である。また、メイン半導体素子と同一の半導体基板に当該メイン半導体素子の保護・制御するための回路部を搭載する場合など、半導体基板に複数の素子構造が形成されていてもよい。また、例えば、上述した実施の形態において、炭化珪素半導体装置の各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、導電型(n型、p型)を反転させても同様に成り立つ。
【産業上の利用可能性】
【0086】
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の検査方法は、半導体基板の内部のpn接合で寄生pnダイオード(ボディダイオード)が形成される炭化珪素半導体装置に有用であり、特にMOSFETやpnダイオードに適している。
【符号の説明】
【0087】
1 n+型ドレイン領域
2a n型バッファ領域
2b n-型ドリフト領域
3 n型電流拡散領域
4 p型ベース領域
5 n++型ソース領域
6 p++型コンタクト領域
7 トレンチ
8 ゲート絶縁膜
9 ゲート電極
10 炭化珪素半導体装置
11 層間絶縁膜
12 バリアメタル
13 ソース電極
14 ソースパッド
15 ドレイン電極
21,22 p+型領域
23 n+型領域
30 半導体基板(半導体チップ)
31 n+型出発基板
32 n型エピタキシャル層
33 n-型エピタキシャル層
34 p型エピタキシャル層
35 積層欠陥
図1
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