特許 7666175 半導体装置およびパッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-04-14

(45)【発行日】2025-04-22

(54)【発明の名称】半導体装置およびパッケージ

(51)【国際特許分類】

   H01L 23/04 20060101AFI20250415BHJP

   H01L 23/02 20060101ALI20250415BHJP

【ＦＩ】

H01L23/04 E

H01L23/02 H

【請求項の数】 11

(21)【出願番号】P 2021109174

(22)【出願日】2021-06-30

(65)【公開番号】P2023006531

(43)【公開日】2023-01-18

【審査請求日】2023-12-21

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(74)【代理人】

【識別番号】110004370

【氏名又は名称】弁理士法人片山特許事務所

(72)【発明者】

【氏名】辻 晴寿

【審査官】木下 直哉

(56)【参考文献】

【文献】特開平０４－１８８６５２（ＪＰ，Ａ）

【文献】特開２００８－１０９１２２（ＪＰ，Ａ）

【文献】特開２００３－００７８８４（ＪＰ，Ａ）

【文献】特開２００３－００７９０１（ＪＰ，Ａ）

【文献】特開２００４－３４９３０２（ＪＰ，Ａ）

【文献】特開昭６４－０２５４４４（ＪＰ，Ａ）

【文献】特開平０５－２３５１８８（ＪＰ，Ａ）

【文献】特開２０１１－１７１５７６（ＪＰ，Ａ）

【文献】特開平０３－２６３８９７（ＪＰ，Ａ）

【文献】特開平１１－３１７４９１（ＪＰ，Ａ）

【文献】特開平０３－１９５０４９（ＪＰ，Ａ）

【文献】特開平０２－００５４４８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／０１１７２３９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２３／０２－２３／１０

(57)【特許請求の範囲】

【請求項1】

導電性であるベース基板と、
前記ベース基板に搭載され、信号パッドを有する半導体チップと、
前記半導体チップを囲み前記ベース基板上に搭載され、平面視において内側の第１上面と前記第１上面より高い外側の第２上面とを有する段差を有し、前記第１上面に設けられた第１導電体パターンが前記ベース基板に電気的に接続された枠体と、
前記第１導電体パターン上に搭載された容量性部品と、
前記枠体の前記第２上面上に搭載された信号端子と、
前記信号パッドと前記容量性部品の上面とを電気的に接続する第１ボンディングワイヤと、
前記容量性部品の上面と前記信号端子とを電気的に接続する第２ボンディングワイヤと、
前記枠体の前記第２上面と接合し、前記半導体チップを空隙に封止する蓋と、
を備える半導体装置。

【請求項2】

前記第２ボンディングワイヤは前記信号端子に接合する請求項１に記載の半導体装置。

【請求項3】

前記容量性部品の上面と前記信号端子の上面との高さの差は、前記容量性部品の厚さと前記信号端子の厚さとの差より小さい請求項２に記載の半導体装置。

【請求項4】

前記蓋は、前記枠体の前記第２上面に接合する側部と、前記半導体チップの上方に設けられる上部と、を備え、
前記側部は、平面視において前記第２ボンディングワイヤが前記信号端子に接合する箇所より外側で、前記信号端子の上面に接合される請求項２または請求項３に記載の半導体装置。

【請求項5】

前記段差は、平面視において前記第１上面と前記第２上面との間に、前記第１上面より高く前記第２上面より低い第３上面を有し、前記第３上面上に前記信号端子と電気的に接続された第２導電体パターンが設けられ、
前記第２ボンディングワイヤは、前記第２導電体パターンを介し前記信号端子に接続される請求項１に記載の半導体装置。

【請求項6】

前記容量性部品の上面と前記第２導電体パターンの上面との高さの差は、前記容量性部品の厚さと、前記第１上面と前記第２上面との高さの差と、の差より小さい請求項５に記載の半導体装置。

【請求項7】

前記蓋は、前記枠体の前記第２上面に接合する側部と、前記半導体チップの上方に設けられる上部と、を備え、
前記側部は、前記第２上面と接合し、前記第３上面とは接合しない請求項５または請求項６に記載の半導体装置。

【請求項8】

前記半導体チップは、トランジスタを備え、前記信号パッドは、前記トランジスタに高周波信号を入力する入力パッドと前記トランジスタから高周波信号を出力する出力パッドとの少なくとも一方である請求項１から請求項７のいずれか一項に記載の半導体装置。

【請求項9】

前記第１導電体パターンと前記ベース基板とは、前記枠体を貫通する貫通電極または前記枠体の内側の側面に設けられた別の導電体層により電気的に接続される請求項１から請求項８のいずれか一項に記載の半導体装置。

【請求項10】

導電性であり、半導体チップが搭載可能な第１領域を有するベース基板と、
前記半導体チップを囲み前記ベース基板上に搭載され、平面視において内側の第１上面と前記第１上面より高い外側の第２上面とを有する段差を有し、前記第１上面は容量性部品を搭載可能な第２領域を有し、前記第２上面は前記ベース基板から電気的に分離された枠体と、
前記容量性部品の上面とボンディングワイヤによって接合されるための上面を有し、前記枠体の前記第２上面上に搭載された信号端子と、を備え、
前記容量性部品が搭載可能な前記第２領域は、前記ベース基板と同電位となるように、前記枠体を貫通する貫通電極または前記枠体の内側の側面に設けられた別の導電体層を介して、前記ベース基板と接続されている、パッケージ。

【請求項11】

前記容量性部品の上面と前記信号端子の上面との高さの差は、前記容量性部品の厚さと前記信号端子の厚さとの差より小さい請求項１０に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびパッケージに関し、例えば半導体チップと容量性部品とを搭載する半導体装置およびパッケージに関する。

【背景技術】

【0002】

半導体チップ、容量性部品および枠体がベース基板上に搭載され、半導体チップ上のパッドと容量性部品の上面をボンディングワイヤにより接続し、容量性部品の上面と枠体上の信号端子とをボンディングワイヤにより接続することが知られている（例えば特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１９－５３０２０２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ベース基板と枠体との接合強度確保のため、枠体の幅を所定以上とすることが求められている。このため、ベース基板上の枠体内に半導体チップと容量性部品とを搭載すると、半導体装置が大型化してしまう。

【0005】

本開示は、上記課題に鑑みなされたものであり、小型化することを目的とする。

【課題を解決するための手段】

【0006】

本開示の一実施形態は、導電性であるベース基板と、前記ベース基板に搭載され、信号パッドを有する半導体チップと、前記半導体チップを囲み前記ベース基板上に搭載され、平面視において内側の第１上面と前記第１上面より高い外側の第２上面とを有する段差を有し、前記第１上面に設けられた第１導電体パターンが前記ベース基板に電気的に接続された枠体と、前記第１導電体パターン上に搭載された容量性部品と、前記枠体の前記第２上面上に搭載された信号端子と、前記信号パッドと前記容量性部品の上面とを電気的に接続する第１ボンディングワイヤと、前記容量性部品の上面と前記信号端子とを電気的に接続する第２ボンディングワイヤと、前記枠体の前記第２上面と接合し、前記半導体チップを空隙に封止する蓋と、を備える半導体装置である。

【0007】

本開示の一実施形態は、導電性であり、半導体チップが搭載可能な領域を有するベース基板と、前記半導体チップを囲み前記ベース基板上に搭載され、平面視において内側の第１上面と前記第１上面より高い外側の第２上面とを有する段差を有し、前記第１上面は前記ベース基板の上面に電気的に接続され前記第２上面は前記ベース基板から電気的に分離された容量性部品が搭載可能な領域を有する枠体と、を備えるパッケージである。

【発明の効果】

【0008】

本開示によれば、小型化することができる。

【図面の簡単な説明】

【0009】

【図1】図１は、実施例１に係る半導体装置の平面図である。

【図2】図２は、図１のＡ－Ａ断面図である。

【図3】図３は、図２の半導体チップおよび容量性部品付近の拡大図である。

【図4】図４は、実施例１に係る半導体装置の回路図である。

【図5】図５は、比較例１に係る半導体装置の拡大断面図である。

【図6】図６は、比較例２に係る半導体装置の拡大断面図である。

【図7】図７は、実施例１の変形例１に係る半導体装置の拡大断面図である。

【図8】図８は、実施例１の変形例２に係る半導体装置の拡大断面図である。

【図9】図９は、実施例１の変形例３に係る半導体装置の拡大断面図である。

【図10】図１０は、実施例１の変形例４に係る半導体装置の拡大断面図である。

【図11】図１１は、実施例１の変形例５に係る半導体装置の平面図である。

【図12】図１２は、実施例１の変形例６に係る半導体装置の平面図である。

【図13】図１３は、実施例２に係る半導体装置の平面図である。

【図14】図１４は、実施例２における半導体チップおよび容量性部品付近の拡大図である。

【図15】図１５は、実施例２の変形例１に係る半導体装置の拡大断面図である。

【図16】図１６は、実施例２の変形例２に係る半導体装置の拡大断面図である。

【図17】図１７は、実施例２の変形例３に係る半導体装置の拡大断面図である。

【図18】図１８は、実施例２の変形例４に係る半導体装置の拡大断面図である。

【発明を実施するための形態】

【0010】

［本開示の実施形態の説明］
最初に本開示の実施形態の内容を列記して説明する。
（１）本開示の一実施形態は、導電性であるベース基板と、前記ベース基板に搭載され、信号パッドを有する半導体チップと、前記半導体チップを囲み前記ベース基板上に搭載され、平面視において内側の第１上面と前記第１上面より高い外側の第２上面とを有する段差を有し、前記第１上面に設けられた第１導電体パターンが前記ベース基板に電気的に接続された枠体と、前記第１導電体パターン上に搭載された容量性部品と、前記枠体の前記第２上面上に搭載された信号端子と、前記信号パッドと前記容量性部品の上面とを電気的に接続する第１ボンディングワイヤと、前記容量性部品の上面と前記信号端子とを電気的に接続する第２ボンディングワイヤと、前記枠体の前記第２上面と接合し、前記半導体チップを空隙に封止する蓋と、を備える半導体装置である。これにより、小型化することができる。
（２）前記第２ボンディングワイヤは前記信号端子に接合することが好ましい。
（３）前記容量性部品の上面と前記信号端子の上面との高さの差は、前記容量性部品の厚さと前記信号端子の厚さとの差より小さいことが好ましい。
（４）前記蓋は、前記枠体の前記第２上面に接合する側部と、前記半導体チップの上方に設けられる上部と、を備え、前記側部は、平面視において前記第２ボンディングワイヤが前記信号端子に接合する箇所より外側で、前記信号端子の上面に接合されることが好ましい。
（５）前記段差は、平面視において前記第１上面と前記第２上面との間に、前記第１上面より高く前記第２上面より低い第３上面を有し、前記第３上面上に前記信号端子と電気的に接続された第２導電体パターンが設けられ、前記第２ボンディングワイヤは、前記第２導電体パターンを介し前記信号端子に接続されることが好ましい。
（６）前記容量性部品の上面と前記第２導電体パターンの上面との高さの差は、前記容量性部品の厚さと、前記第１上面と前記第２上面との高さの差と、の差より小さいことが好ましい。
（７）前記蓋は、前記枠体の前記第２上面に接合する側部と、前記半導体チップの上方に設けられる上部と、を備え、前記側部は、前記第２上面と接合し、前記第３上面とは接合しないことが好ましい。
（８）前記半導体チップは、トランジスタを備え、前記信号パッドは、前記トランジスタに高周波信号を入力する入力パッドと前記トランジスタから高周波信号を出力する出力パッドとの少なくとも一方であることが好ましい。
（９）前記第１導電体パターンと前記ベース基板とは、前記枠体を貫通する貫通電極または前記枠体の内側の側面に設けられた別の導電体層により電気的に接続されることが好ましい。
（１０）本開示の一実施形態は、導電性であり、半導体チップが搭載可能な領域を有するベース基板と、前記半導体チップを囲み前記ベース基板上に搭載され、平面視において内側の第１上面と前記第１上面より高い外側の第２上面とを有する段差を有し、前記第１上面は前記ベース基板の上面に電気的に接続され前記第２上面は前記ベース基板から電気的に分離された容量性部品が搭載可能な領域を有する枠体と、を備えるパッケージである。

【0011】

［本開示の実施形態の詳細］
本開示の実施形態にかかる半導体装置およびパッケージの具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【0012】

［実施例１］
図１は、実施例１に係る半導体装置の平面図である。図２は、図１のＡ－Ａ断面図である。図１は蓋１８を取り外した平面図である。ベース基板１１の上面の法線方向をＺ方向、入力リード２２から出力リード２０の方向をＸ方向、Ｘ方向およびＺ方向に直交する方向をＹ方向とする。

【0013】

図１および図２に示すように、実施例１の半導体装置１００では、パッケージ１０は、主にベース基板１１、枠体１２および蓋１８を有している。ベース基板１１は例えば銅とモリブデンの積層基板等の導電性である。ベース基板１１には、グランド電位等の基準電位が供給される。枠体１２および蓋１８は例えばＦＲ－４（Ｆｌａｍｅ Ｒｅｔａｒｄａｎｔ Ｔｙｐｅ ４）等の樹脂またはセラミックからなる誘電体層である。±Ｘ側の辺では、枠体１２は内側の上面１３ｂは外側の上面１３ａより低い段差となっている。上面１３ａには導電体パターン１４ａが設けられ、上面１３ｂには導電体パターン１４ｂが設けられている。＋Ｘ側の導電体パターン１４ｂは貫通電極１６を介しベース基板１１と電気的に接続されている。すなわち、導電体パターン１４ｂとベース基板１１とは略同電位である。導電体パターン１４ａはベース基板１１と電気的に分離されている。導電体パターン１４ａ、１４ｂおよび貫通電極１６は、例えば金層または銅層等の金属層であり、例えばめっき金属である。－Ｘ側の導電体パターン１４ａ上に入力リード２２が搭載され、＋Ｘ側の導電体パターン１４ｂ上に出力リード２０が搭載されている。入力リード２２および出力リード２０は、例えば銅リードに金めっきされた金属リードである。ベース基板１１上は半導体チップ３０が搭載可能な領域を有し、枠体１２の薄膜部１２ｂの上面１３ｂは容量性部品４０が搭載可能な領域を有する。

【0014】

ベース基板１１上に半導体チップ３０および容量性部品４５が搭載されている。半導体チップ３０は、半導体基板３１、半導体基板３１の上面に設けられた電極３２および３３、並びに半導体基板３１の下面に形成された電極３４（図３参照）を備えている。電極３２、３３および３４はそれぞれゲート電極、ドレイン電極およびソース電極であり、電極３２および３３はそれぞれ入力パッドおよび出力パッド等の信号パッドである。電極３２、３３および３４は例えば金層等の金属層である。電極３４はベース基板１１に電気的に接続され短絡されている。容量性部品４５は、誘電体基板４６、誘電体基板４６の上面に設けられた電極４７、および誘電体基板４６の下面に設けられた電極４８を備えている。電極４８はベース基板１１に電気的に接続され短絡されている。上面１３ｂに設けられた導電体パターン１４ｂ上に容量性部品４０が搭載されている。容量性部品４０は、誘電体基板４１、誘電体基板４１の上面に設けられた電極４２、および誘電体基板４１の下面に設けられた電極４３を備えている。電極４３は貫通電極１６を介しベース基板１１に電気的に接続され短絡されている。電極４３とベース基板１１とは同電位である。誘電体基板４１および４６は例えば比誘電率が３０以上の高誘電率系セラミック材料であり、電極４２、４３、４７および４８は金層等の金属層である。

【0015】

ボンディングワイヤ２４は出力リード２０と容量性部品４０の電極４２とを電気的に接続する。ボンディングワイヤ２５は容量性部品４０の電極４２と半導体チップ３０の電極３３とを電気的に接続する。ボンディングワイヤ２６は半導体チップ３０の電極３２と容量性部品４５の電極４７とを電気的に接続する。ボンディングワイヤ２７は容量性部品４５の電極４７と入力リード２２とを電気的に接続する。蓋１８は、枠体１２の上面１３ａに接合する側部１８ａと、半導体チップ３０、容量性部品４０および４５の上方に設けられた上部１８ｂと、を有する。蓋１８は半導体チップ３０、容量性部品４０および４５を気体である空隙２１に封止する。

【0016】

図３は、図２の半導体チップ３０および容量性部品４０付近の拡大図である。図３に示すように、枠体１２は厚膜部１２ａと厚膜部１２ａより薄い薄膜部１２ｂを有している。厚膜部１２ａと薄膜部１２ｂの下面は略平坦である。厚膜部１２ａと薄膜部１２ｂの上面とにより段差が形成される。厚膜部１２ａおよび薄膜部１２ｂの上面はそれぞれ上面１３ａおよび１３ｂである。枠体１２の下面には導電体パターン１５が設けられ、導電体パターン１５とベース基板１１とは接合部材１７により接合されている。接合部材１７は例えば導電性のろう材である。半導体チップ３０の電極３４とベース基板１１とは接合部材３５により接続されている。容量性部品４０の電極４３と導電体パターン１４ｂとは接合部材４４により接合されている。接合部材３５および４４は、例えば銀ペースト等の金属ペーストを焼結させた導電性部材である。枠体１２の上面１３ａおよび出力リード２０と蓋１８の側部１８ａとは接合部材１９により接合されている。接合部材１９は例えば絶縁性樹脂接着剤である。

【0017】

実施例１の図３では、ベース基板１１の上面から枠体１２の上面１３ａおよび１３ｂまでの高さをそれぞれＨ１およびＨ２とする。導電体パターン１４ａ、１４ｂ、１５および接合部材１７は枠体１２に比べ十分薄いため、高さＨ１およびＨ２はほぼ厚膜部１２ａおよび薄膜部１２ｂの厚さである。出力リード２０の上面から蓋１８の上部１８ｂの下面までの高さをＨ４、枠体１２とベース基板１１との接合の幅をＤ１、側部１８ａと枠体１２および出力リード２０との接合の幅をＤ２、枠体１２と半導体チップ３０との距離をＤ３、厚膜部１２ａと容量性部品４０との距離をＤ４、蓋１８の下面とボンディングワイヤ２５との距離をＤ５、側部１８ａの幅をＤ６とする。一例として、Ｈ１、Ｈ２、Ｈ４、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５およびＤ６は、それぞれ、０．５ｍｍ、０．２５ｍｍ、０．８ｍｍ、１．２５ｍｍ、０．５５ｍｍ、０．３ｍｍ、０．２ｍｍ、０．４３ｍｍおよび０．６ｍｍである。

【0018】

図４は、実施例１に係る半導体装置の回路図である。図４に示すように、半導体装置１００は、高出力増幅回路であり、増幅器５０、出力整合回路５２および入力整合回路５４を備えている。増幅器５０は、例えばＦＥＴ等のトランジスタＱ１を備えている。トランジスタＱ１は、例えばＧａＮ ＨＥＭＴ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）またはＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ Ｄｉｆｆｕｓｅｄ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）である。トランジスタＱ１のソースＳはグランドに接続され、ゲートＧは入力整合回路５４を介し入力端子Ｔｉｎに接続され、ドレインＤは出力整合回路５２を介し出力端子Ｔｏｕｔに接続されている。増幅器５０は半導体チップ３０に対応しソースＳ、ゲートＧおよびドレインＤはそれぞれ電極３４、３２および３３に対応する。

【0019】

出力整合回路５２は、インダクタＬ１、Ｌ２およびキャパシタＣ１を備えている。インダクタＬ１およびＬ２は、ドレインＤと出力端子Ｔｏｕｔとの間に直列接続されている。キャパシタＣ１の一端は、インダクタＬ１とＬ２との間のノードに接続され、他端はグランドに接続される。インダクタＬ１、Ｌ２およびキャパシタＣ１は、それぞれボンディングワイヤ２５、２４および容量性部品４０に対応する。出力整合回路５２は増幅器５０の出力インピーダンスを出力端子Ｔｏｕｔの出力インピーダンスに整合させる。

【0020】

入力整合回路５４は、インダクタＬ３、Ｌ４およびキャパシタＣ２を備えている。インダクタＬ３およびＬ４は、ゲートＧと入力端子Ｔｉｎとの間に直列接続されている。キャパシタＣ２の一端は、インダクタＬ３とＬ４との間のノードに接続され、他端はグランドに接続される。インダクタＬ３、Ｌ４およびキャパシタＣ２は、それぞれボンディングワイヤ２７、２６および容量性部品４５に対応する。入力整合回路５４は増幅器５０の入力インピーダンスを入力端子Ｔｉｎの入力インピーダンスに整合させる。

【0021】

増幅回路は、例えば３．３ＧＨｚ～３．８ＧＨｚの電力増幅回路であり、入力端子Ｔｉｎから入力した高周波信号は増幅器５０により増幅され出力端子Ｔｏｕｔから出力される。

【0022】

［比較例１］
図５は、比較例１に係る半導体装置の拡大断面図である。図５に示すように、容量性部品４０はパッケージ内に設けられていない。すなわち、内部出力整合回路は設けられていない。枠体１２は階段状には形成されておらず、枠体１２の上面１３ａに出力リード２０が設けられている。ボンディングワイヤ２５は半導体チップ３０の電極３３と出力リード２０とを電気的に接続する。接合部材１７によるベース基板１１と枠体１２との接合を確保するため、設計ルールでは幅Ｄ１を所定以上とすることが求められている。一方、側部１８ａと枠体１２および出力リード２０との接合の幅Ｄ２はＤ１ほど大きくすることは求められていない。これは、接合部材１９には樹脂系の絶縁性接着剤を用いることができるのに対し、接合部材１７は導電性のろう材等を用いるためである。また、ベース基板１１は例えば金属層であり枠体１２は絶縁体であるため、熱膨張係数の差が大きくなりやすく、ベース基板１１と枠体１２との間に熱応力が加わりやすいためである。一設計ルールでは、Ｄ１は１．５５ｍｍである。Ｈ１、Ｈ４、Ｄ２およびＤ３は、例えば０．５ｍｍ、０．８ｍｍ、０．６ｍｍおよび０．３ｍｍである。

【0023】

比較例１では、半導体チップ３０と出力リード２０とがボンディングワイヤ２５を用い接続されている。半導体チップ３０の出力インピーダンスは非常に低いため、比較例１では、出力リード２０の出力インピーダンスが低くなってしまう。このため、増幅回路の特性を向上させることが難しい。半導体チップ３０と出力リード２０との間に内部整合回路を設けることが好ましい。しかしながら、内部整合回路をベースパッケージ内に設けるためには、容量性部品４０をベース基板１１上に搭載することになり、半導体装置が大型化する。

【0024】

［比較例２］
図６は、比較例２に係る半導体装置の拡大断面図である。図６に示すように、比較例２では、枠体１２上に導電体パターン１４ｂが設けられている。導電体パターン１４ｂは導電体パターン１４ａとは電気的に分離されている。導電体パターン１４ｂは貫通電極１６を介しベース基板１１に電気的に接続されている。比較例１では、容量性部品４０を枠体１２上に搭載することで、ベース基板１１のＸ方向の幅を広げなくとも容量性部品４０をパッケージ内に搭載できる。ボンディングワイヤ２４および２５を設けることで、図４の出力整合回路５２をパッケージ内に搭載できる。これにより、半導体装置を小型化できる。容量性部品４０を枠体１２上に搭載できるのは、蓋１８の側部１８ａと枠体１２との接合の幅Ｄ２は枠体１２とベース基板１１との接合の幅Ｄ１より狭くてもよいためである。

【0025】

３．３ＧＨｚ～３．８ＧＨｚ帯の増幅回路の場合、図４における出力整合回路５２のインダクタＬ１のインダクタンスおよびキャパシタＣ１のキャパシタンスの一例は、それぞれ０．３８７ｎＨおよび８ｐＦである。インピーダンスの整合が主にインダクタＬ１およびキャパシタＣ１により行われる場合、インダクタＬ２のインダクタンスを０．１５ｎＨと小さくする。インダクタＬ１における０．３８７ｎＨのインダクタンスは、ボンディングワイヤ２５の長さを１．７６ｍｍ、本数を１６本、ボンディングワイヤ２５の間隔を０．２５ｍｍとすることで実現できる。なお、インダクタンスはボンディングワイヤ２５の長さだけでなくボンディングワイヤ２５の形状も影響する。キャパシタＣ１における８ｐＦのキャパシタンスは、誘電体基板４１の比誘電率を２５０、厚さを０．２５ｍｍ、誘電体基板４１の外形を３．５ｍｍ×０．４ｍｍ、電極４２の形状を３．４ｍｍ×０．３ｍｍとすることで実現できる。インダクタＬ２のインダクタンスを小さくするため、ボンディングワイヤ２４の長さを短くし、本数を多くする。

【0026】

半導体装置の小型化のため、半導体チップ３０と枠体１２との距離Ｄ３を設計ルール上最も小さくし、インダクタＬ１として所望のインダクタンスが得られるようにボンディングワイヤ２５の長さを例えば１．７６ｍｍに設定すると、ボンディングワイヤ２５と蓋１８の上部１８ｂの下面との距離Ｄ５は例えば０．２ｍｍと小さくなる。ボンディングワイヤ２５を形成した後、蓋１８を枠体１２上に接合する。このとき、ボンディングワイヤ２５と上部１８ｂの下面とが干渉（例えば接触）すると、ボンディングワイヤ２５の形状が変化する。これにより、インダクタＬ１のインダクタンスが変わってしまう。これにより、出力整合回路５２の特性が変化してしまい、所望の増幅回路の性能が得られなくなる可能性がある。

【0027】

ボンディングワイヤ２５と蓋１８の上部１８ｂの下面との干渉を抑制するため、上部１８ｂの下面のベース基板１１からの高さを大きくすることが考えられる。しかし、パッケージの高さが大きくなり、半導体装置が大型化してしまう。枠体１２を薄くすることが考えられる。しかし、枠体１２を薄くすると出力リード２０とグランド電位が供給されるベース基板１１との距離が短くなり、出力リード２０の高周波信号の伝搬特性に影響してしまう。

【0028】

さらに、比較例２において、容量性部品４０の電極４２が出力リード２０の上面より高くなると、ボンディングワイヤ２４を短くするため、蓋１８の側部１８ａと容量性部品４０との距離Ｄ４を短くする。距離Ｄ４は例えば０．１４ｍｍである。容量性部品４０の搭載時および蓋１８を枠体１２に接合するときのマージンとして距離Ｄ４の設計ルールは例えば０．２ｍｍであり、設計ルールを満足することができない。

【0029】

実施例１によれば、図３のように、電極３３（信号パッド）を有する半導体チップ３０がベース基板１１に搭載されている。枠体１２は、半導体チップ３０を囲みベース基板１１上に搭載されている。枠体１２は、平面視において内側の上面１３ｂ（第１上面）と上面１３ｂより高い外側の上面１３ａ（第２上面）とを有する段差を有している。上面１３ｂ上に設けられた導電体パターン１４ｂ（第１導電体パターン）はベース基板１１に電気的に接続されている。容量性部品４０は、導電体パターン１４ｂ上に搭載され、出力リード２０および導電体パターン１４ａは枠体１２の上面１３ａ上に搭載されている。ボンディングワイヤ２５（第１ボンディングワイヤ）は、電極３３と容量性部品４０の上面とを電気的に接続し、ボンディングワイヤ２４（第２ボンディングワイヤ）は、容量性部品４０の上面と出力リード２０とを電気的に接続する。蓋１８は、枠体１２の上面１３ａと接合し、半導体チップ３０を空隙２１に封止する。

【0030】

これにより、容量性部品４０が比較例２よりベース基板１１に近い高さの位置に配置される。よって、蓋１８の上部１８ｂの下面とボンディングワイヤ２５との距離Ｄ５を大きくできる。例えばＤ５を０．４３ｍｍ程度にできる。よって、蓋１８がボンディングワイヤ２５に干渉せず、出力整合回路５２の特性が変化せず、かつ半導体装置を小型化できる。

【0031】

ボンディングワイヤ２４は出力リード２０の上面に直接接合する。これにより、ボンディングワイヤ２４を短くできる。また、上面１３ｂの高さＨ２を適切に設定することで、容量性部品４０の電極４２の上面と出力リード２０の上面との高さの差Ｈ５を、比較例２の容量性部品４０の電極４２と出力リード２０の上面との高さの差Ｈ５ａより小さくできる。これにより、容量性部品４０と側部１８ａとの距離Ｄ４を設計ルールである例えば０．２ｍｍとしてもボンディングワイヤ２４の長さを比較例２の図６と同程度とすることができる。導電体パターン１４ａ、１４ｂおよび接合部材４４は容量性部品４０および出力リード２０に比べ十分に薄い。このとき、実施例１における図３の高さの差Ｈ５を比較例２における高さの差Ｈ５ａより小さくするためには、高さの差Ｈ５は容量性部品４０の厚さＴ１と出力リード２０の厚さＴ２との差よりと小さいことが好ましい。高さの差Ｈ５は厚さＴ１とＴ２との差の１／２以下がより好ましい。

【0032】

［実施例１の変形例１］
図７は、実施例１の変形例１に係る半導体装置の拡大断面図である。図７に示すように、蓋１８の側部１８ａの幅Ｄ６は実施例１の図３と同じである。側部１８ａの外側の側面は枠体１２の外側の側面より距離Ｄ８外側に位置する。距離Ｄ８は例えば０．２ｍｍである。これにより、厚膜部１２ａの内側の端面と側部１８ａの内側の側面との距離Ｄ７を大きくできる。距離Ｄ７は例えば０．２５ｍｍである。側部１８ａが枠体１２および出力リード２０と接合する幅Ｄ２は実施例２より小さくなる。側部１８ａと枠体１２との接合強度が十分の場合、幅Ｄ２を短くしてもよい。その他の構成は実施例１と同じであり説明を省略する。

【0033】

実施例１の図３では、側部１８ａの内側の側面とボンディングワイヤ２４との距離が小さく、蓋１８を枠体１２および出力リード２０上に接合するときに、ボンディングワイヤ２４が潰れる可能性がある。実施例１の変形例１では、側部１８ａを実施例１より外側に配置するため、距離Ｄ７を広くすることができる。すなわち、出力リード２０上のボンディングワイヤ２４を接合する領域を広くすることができる。これにより、ボンディングワイヤ２４の潰れを抑制できる。また、側部１８ａの幅Ｄ６を実施例１の図３と同じとすることで、側部１８ａの強度を維持できる。

【0034】

［実施例１の変形例２］
図８は、実施例１の変形例２に係る半導体装置の拡大断面図である。図８に示すように、実施例１の変形例２では、実施例１の変形例１に比べて、側部１８ａの幅Ｄ６を幅Ｄ２と同じ大きさまで薄くしている。その他の構成は実施例１の変形例１と同じであり、説明を省略する。実施例１の変形例２では、実施例１の変形例１と同様にボンディングワイヤ２４の潰れを抑制できる。さらに、側部１８ａの外側の側面と枠体１２の外側の側面が略一致する。これにより、実施例１の変形例１の図７に比べ、半導体装置の外形を実施例１と同程度に小型化できる。

【0035】

［実施例１の変形例３］
図９は、実施例１の変形例３に係る半導体装置の拡大断面図である。実施例１の変形例３では、実施例１の変形例２に比べ、出力リード２０の内側の端面の位置と蓋１８の側部１８ａの内側の側面の位置が略同じになるように、出力リード２０の位置を外側に移動させている。その結果、図９に示すように、ボンディングワイヤ２４は導電体パターン１４ａに接合されている。その他の構成は実施例１の変形例２と同じであり、説明を省略する。実施例１の変形例３のように、ボンディングワイヤ２４は導電体パターン１４ａに接合されていてもよい。導電体パターン１４ａと出力リード２０が出力端子として機能する。

【0036】

実施例１およびその変形例１～３では、ボンディングワイヤ２４は出力リード２０または導電体パターン１４ａ（すなわち信号端子）に接合する。これにより、容量性部品４０と出力端子とを電気的に接続できる。蓋１８の側部１８ａは、平面視においてボンディングワイヤ２４が出力リード２０または導電体パターン１４ａに接合する箇所より外側において、出力リード２０に接合される。これにより、蓋１８を枠体１２に接合するときにボンディングワイヤ２４を潰してしまうことを抑制できる。実施例１の変形例１～３のように、厚膜部１２ａの内側の端面と側部１８ａの内側の側面との距離Ｄ７は、厚膜部１２ａの幅の１／４以上が好ましい。これにより、ボンディングワイヤ２４が出力リード２０または導電体パターン１４ａに接合する領域を確保できる。

【0037】

［実施例１の変形例４］
図１０は、実施例１の変形例４に係る半導体装置の拡大断面図である。図１０に示すように、貫通電極１６が設けられておらず、導電体層１６ａが薄膜部１２ｂの内側の側面に設けられている。導電体層１６ａは導電体パターン１４ａと導電体パターン１５とを電気的に接続する。その他の構成は実施例１と同じであり、説明を省略する。

【0038】

実施例１およびその変形例１～４のように、導電体パターン１４ｂとベース基板１１とは、枠体１２の薄膜部１２ｂを貫通する貫通電極１６または枠体１２の薄膜部１２ｂの内側の側面に設けられた別の導電体層１６ａにより電気的に接続されている。これにより、導電体パターン１４ｂとベース基板１１を簡単に電気的に接続することができる。その結果、枠体１２の薄膜部１２ｂ上に搭載された容量性部品４０の下面の電極４３を、接合部材４４を介しベース基板１１に簡単に電気的に接続することができる。

【0039】

［実施例１の変形例５］
図１１は、実施例１の変形例５に係る半導体装置の平面図である。図１１に示すように、容量性部品４５は、入力リード２２（－Ｘ）側の枠体１２の上面１３ｂ上に搭載されている。容量性部品４５の電極４８（不図示）は、導電体パターン１４ｂおよび枠体１２を貫通する貫通電極を介しベース基板１１に接続されている。その他の構成は実施例１と同じであり説明を省略する。実施例１の変形例５のように、入力整合回路５４のキャパシタＣ２に対応する容量性部品４５も上面１３ｂ上に搭載されていてもよい。このように、容量性部品４０または４５の接続される半導体チップ３０の信号パッドは、トランジスタに高周波信号を入力する電極３２（入力パッド）と、トランジスタから高周波信号を出力する電極３３（出力パッド）の少なくとも一方である。

【0040】

［実施例１の変形例６］
図１２は、実施例１の変形例６に係る半導体装置の平面図である。図１２に示すように、ベース基板１１上に２つの半導体チップ３０および２つの容量性部品４５が搭載され、枠体１２の薄膜部１２ｂの上面１３ｂ上に２つの容量性部品４０が搭載されている。枠体１２の厚膜部１２ａの上面１３ａ上に２つの入力リード２２および２つの出力リード２０が設けられている。２つの半導体チップ３０は、例えばドハティ増幅回路のキャリアアンプとピークアンプに相当する。その他の構成は実施例１と同じであり説明を省略する。半導体装置には、半導体チップ３０、容量性部品４０等が複数設けられていてもよい。

【0041】

［実施例２］
図１３は、実施例２に係る半導体装置の平面図である。図１４は、実施例４にける半導体チップ３０および容量性部品４０付近の拡大図である。図１３および図１４に示すように、半導体装置１０２では、枠体１２は、薄膜部１２ｂと厚膜部１２ａの間に中間部１２ｃを有している。中間部１２ｃは薄膜部１２ｂより厚く厚膜部１２ａより薄い。中間部１２ｃの上面１３ｃには導電体パターン１４ｃが設けられている。導電体パターン１４ｃは厚膜部１２ａ内に延伸している。導電体パターン１４ａと１４ｃとは厚膜部１２ａ内の内部配線１６ｂにより電気的に接続され短絡している。導電体パターン１４ａと１４ｃとは同電位である。ボンディングワイヤ２４は、導電体パターン１４ｃに接合されている。中間部１２ｃの上面１３ｃのベース基板１１からの高さはＨ３である。Ｈ１、Ｈ２およびＨ３は、例えば０．５ｍｍ、０．１２５ｍｍおよび０．３７５ｍｍである。厚膜部１２ａの内側の側面と中間部１２ｃの内側の側面との距離Ｄ９は例えば０．２ｍｍである。その他の構成は実施例１と同じであり説明を省略する。

【0042】

実施例２によれば段差は、平面視における厚膜部１２ａの上面１３ａと薄膜部１２ｂの上面１３ｂとの間に、上面１３ｂより高く上面１３ａより低い、中間部１２ｃの上面１３ｃ（第３上面）を有している。中間部１２ｃの上面１３ｃ上に導電体パターン１４ｃ（第２導電体パターン）が設けられている。導電体パターン１４ｃは内部配線１６ｂを介し出力リード２０（信号端子）に電気的に接続されている。ボンディングワイヤ２４は、導電体パターン１４ｃに接合し、導電体パターン１４ｃ、内部配線１６ｂ、そして導電体パターン１４ａを介し、出力リード２０に電気的に接続される。

【0043】

これにより、実施例１の図３に比べ、容量性部品４０が搭載される位置をより低くできる。これにより、蓋１８の上部１８ｂの下面とボンディングワイヤ２５との距離Ｄ５を長くできる。よって、蓋１８の上部１８ｂとボンディングワイヤ２５との干渉を抑制できる。

【0044】

また、容量性部品４０が搭載される薄膜部１２ｂの上面１３ｂの高さＨ２が実施例１より低くなっても、容量性部品４０の電極４２の上面と導電体パターン１４ｃの上面との高さの差Ｈ５ｂを小さくできる。これにより、ボンディングワイヤ２４の長さを比較例２と同程度としても容量性部品４０の側面と中間部１２ｃの内側の側面との距離Ｄ４を確保できる。よって、半導体装置を小型化できる。導電体パターン１４ａ～１４ｃおよび接合部材４４は枠体１２、容量性部品４０および出力リード２０に比べ十分に薄い。このとき、実施例２における図１４の高さの差Ｈ５ｂを実施例１における高さの差Ｈ５より小さくするためには、高さの差Ｈ５ｂは容量性部品４０の厚さＴ１と、薄膜部１２ｂの上面１３ｂと厚膜部１２ａの上面１３ａとの高さの差Ｈ１－Ｈ２と、の差よりと小さいことが好ましい。高さの差Ｈ５ｂは厚さＴ１と差Ｈ１－Ｈ２との差の１／２以下がより好ましい。

【0045】

［実施例２の変形例１］
図１５は、実施例２の変形例１に係る半導体装置の拡大断面図である。図１５に示すように、蓋１８の側部１８ａの幅Ｄ６は実施例１の図３と同じである。側部１８ａの外側の側面は枠体１２の外側の側面より距離Ｄ８外側に位置する。距離Ｄ８は例えば０．１５ｍｍである。これにより、中間部１２ｃの端面と側部１８ａの内側の側面との距離Ｄ７を大きくできる。側部１８ａと枠体１２との接合強度が十分の場合、幅Ｄ２を短くしてもよい。その他の構成は実施例２と同じであり説明を省略する。

【0046】

実施例２の変形例１では、側部１８ａを実施例２より外側に配置するため、距離Ｄ７を広くすることができる。これにより、ボンディングワイヤ２４の潰れを抑制できる。また、側部１８ａの幅Ｄ６を実施例２の図１４と同じとすることで、側部１８ａの強度を維持できる。

【0047】

［実施例２の変形例２］
図１６は、実施例２の変形例２に係る半導体装置の拡大断面図である。図１６に示すように、側部１８ａの幅Ｄ６は側部１８ａと出力リード２０との接合の幅Ｄ２と同じである。その他の構成は実施例２の変形例１と同じであり、説明を省略する。実施例２の変形例２では、実施例２の変形例１と同様にボンディングワイヤ２４の潰れを抑制できる。さらに、側部１８ａの外側の側面と枠体１２の外側の側面が略一致する。これにより、実施例２の変形例１の図１５に比べ、半導体装置の外形を実施例２と同程度に小型化できる。

【0048】

［実施例１の変形例３］
図１７は、実施例２の変形例３に係る半導体装置の拡大断面図である。図１７に示すように、側部１８ａと出力リード２０との接合の幅Ｄ２と側部１８ａの幅Ｄ６は略同じである。Ｄ２およびＤ６は例えば０．２５ｍｍである。側部１８ａの内側の側面は厚膜部１２ａの内側の側面から例えば０．２ｍｍ外側に位置する。これにより、中間部１２ｃの内側の側面と側部１８ａとの距離Ｄ７を広くできる。その他の構成は実施例２の変形例２と同じであり説明を省略する。

【0049】

実施例２の変形例３では、実施例２の変形例２よりボンディングワイヤ２４の潰れを抑制できる。さらに、側部１８ａの外側の側面と枠体１２の外側の側面が略一致する。これにより、半導体装置の外形を実施例２と同程度に小型化できる。

【0050】

実施例２およびその変形例のように、側部１８ａは、上面１３ａと接合し、上面１３ｃとは接合しない。これにより、蓋１８を枠体１２に接合するときにボンディングワイヤ２４を潰してしまうことを抑制できる。

【0051】

［実施例２の変形例４］
図１８は、実施例２の変形例４に係る半導体装置の拡大断面図である。図１８に示すように、実施例２の変形例４では、貫通電極１６の代わりに薄膜部１２ｂの端部の側面に導電体層１６ａが設けられている。導電体層１６ａは導電体パターン１４ｂと１５とを電気的に接続し短絡する。内部配線１６ｂの代わりに上面１３ａと１３ｃとの間における厚膜部１２ａの内側の側面に導電体層１６ｃが設けられている。導電体層１６ｃは導電体パターン１４ａと１４ｃとを電気的に接続し短絡する。その他の構成は実施例２と同じであり説明を省略する。実施例２の変形例４では、枠体１２内に導電体パターン１４ｃを延伸しなくてもよい。このため、枠体１２の製造が容易となる。

【0052】

実施例２およびその変形例１～４のように、導電体パターン１４ｃと出力リード２０とは、枠体１２内の内部配線１６ｂにより電気的に接続されてもよく、厚膜部１２ａの側面に設けられた導電体層１６ｃにより電気的に接続されてもよい。実施例１，２およびその変形例において、枠体１２は、複数の部材として成形し、その後接合してもよいし、一体に樹脂成形してもよい。

【0053】

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した意味ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0054】

１０ パッケージ
１１ ベース基板
１２ 枠体
１２ａ 厚膜部
１２ｂ 薄膜部
１２ｃ 中間部
１３ａ 上面（第２上面）
１３ｂ 上面（第１上面）
１３ｃ 上面（第３上面）
１４ｂ 導電体パターン（第１導電体パターン）
１４ｃ 導電体パターン（第２導電体パターン）
１４ａ～１４ｃ、１５ 導電体パターン
１６ 貫通電極
１６ａ、１６ｃ 導電体層
１６ｂ 内部配線
１７、１９、３５、４４ 接合部材
１８ 蓋
１８ａ 側部
１８ｂ 上部
２０ 出力リード（信号端子）
２１ 空隙
２２ 入力リード
２４ ボンディングワイヤ（第２ボンディングワイヤ）
２５ ボンディングワイヤ（第１ボンディングワイヤ）
２６、２７ ボンディングワイヤ
３０ 半導体チップ
３１ 半導体基板
３２、３３電極（信号パッド）
３４、４２、４３、４７、４８ 電極
４０、４５ 容量性部品
４１、４６ 誘電体基板
５０ 増幅器
５２ 出力整合回路
５４ 入力整合回路
Ｑ１ トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】