特許 7667789 ＮＯＣ緩和書込み順序方式

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-04-15

(45)【発行日】2025-04-23

(54)【発明の名称】ＮＯＣ緩和書込み順序方式

(51)【国際特許分類】

   H04L 49/10 20220101AFI20250416BHJP

   H04L 47/34 20220101ALN20250416BHJP

【ＦＩ】

H04L49/10

H04L47/34

【請求項の数】 15

(21)【出願番号】P 2022549946

(86)(22)【出願日】2021-03-15

(65)【公表番号】

(43)【公表日】2023-05-08

(86)【国際出願番号】 US2021022399

(87)【国際公開番号】W WO2021194787

(87)【国際公開日】2021-09-30

【審査請求日】2024-03-05

(31)【優先権主張番号】16/830,142

(32)【優先日】2020-03-25

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】モーシェッド，アッバス

(72)【発明者】

【氏名】アーベル，イガル

(72)【発明者】

【氏名】キム，ウン・ミ

【審査官】吉田 歩

(56)【参考文献】

【文献】特開昭５９－１００９３４（ＪＰ，Ａ）

【文献】米国特許出願公開第２００４／００６４６２７（ＵＳ，Ａ１）

【文献】特表２０２０－５０２６６０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０３０２８６１（ＵＳ，Ａ１）

【文献】国際公開第２０１３／０９４０３１（ＷＯ，Ａ１）

【文献】特開２００７－３１６８５９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ４９／１０

Ｈ０４Ｌ ４７／００

Ｈ０４Ｌ １２／００

Ｇ０６Ｆ １３／００

(57)【特許請求の範囲】

【請求項1】

集積回路であって、
第１のハードウェアエンティティと、
第２のハードウェアエンティティと、
前記第１のハードウェアエンティティと前記第２のハードウェアエンティティとの間の接続性を提供するネットワークオンチップ（ＮｏＣ）とを備え、
前記ＮｏＣは、
前記第１のハードウェアエンティティに結合されたイングレス論理ブロックと、
前記第２のハードウェアエンティティに結合されたエグレス論理ブロックとを含み、
前記イングレス論理ブロックは書込みトラッカを含み、
前記書込みトラッカは、
データを前記第２のハードウェアエンティティに書込む第１の要求を、前記第１のハードウェアエンティティから受信し、
前記第１の要求が緩和順序要求または厳密順序要求のうちの１つであるかどうかを判定するように構成され、
前記第１の要求が前記緩和順序要求である場合、前記第１の要求に対する応答を待つことなく、前記第１の要求と、前記第１の要求の後に受信される第２の要求とを並行して実行できる一方で、前記第１の要求が前記厳密順序要求である場合、前記第１の要求に対する応答を受信するまでは、前記第１の要求と、前記第１の要求と異なる宛先を有する前記第２の要求とを並行して実行できない、集積回路。

【請求項2】

前記書込みトラッカは、前記第１の要求が、前記イングレス論理ブロックにおいて受信された以前の要求によってブロックされていないと判定するように構成され、
前記以前の要求は、緩和順序要求である、請求項１に記載の集積回路。

【請求項3】

前記書込みトラッカは、前記第１の要求がブロックされていないと判定すると、前記第１の要求に対応するリンクリストの末尾に第２のエントリを追加するように構成され、
前記リンクリストは、前記以前の要求に対応する第１のエントリを含む、請求項２に記載の集積回路。

【請求項4】

前記書込みトラッカは、前記第１の要求を、前記以前の要求の宛先からの応答を待つことなく、前記第２のハードウェアエンティティに送信するように構成されている、請求項２に記載の集積回路。

【請求項5】

前記書込みトラッカは、前記第１の要求が、前記イングレス論理ブロックにおいて受信された以前の要求によってブロックされていると判定するように構成され、
前記以前の要求は、厳密順序要求である、請求項１に記載の集積回路。

【請求項6】

前記書込みトラッカは、
前記第１の要求がブロックされていると判定すると、前記第１の要求に対応する一時的なエントリを追加し、
前記以前の要求の宛先から応答を受信し、
前記第１の要求をブロック解除し、前記第１の要求に対応するエントリをリンクリストに追加するように構成されている、請求項５に記載の集積回路。

【請求項7】

前記第１の要求が前記厳密順序要求である場合、前記第１の要求と、前記第１の要求と同じ宛先を有する前記第２の要求とを並行して実行できる、請求項１に記載の集積回路。

【請求項8】

前記書込みトラッカは、
前記エグレス論理ブロックが前記第１の要求を受信した後に、前記エグレス論理ブロックから応答を受信し、
前記第１の要求に対応するエントリがリンクリストの先頭にあるかどうかを判定するように構成され、
前記リンクリストは、前記書込みトラッカによって処理されている保留中の書込み要求を追跡する、請求項１に記載の集積回路。

【請求項9】

前記書込みトラッカは、
前記第１の要求に対応する前記エントリが前記リンクリストの前記先頭にないと判定すると、前記リンクリストに示される以前の応答がすべて報告されるまで待機し、
ＡＸＩ（Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ）応答順序と互換性を有するように、前記第１の要求が前記リンクリストの前記先頭にあると判定した後に、前記第１の要求が完了していると前記第１のハードウェアエンティティに報告するように構成されている、請求項８に記載の集積回路。

【請求項10】

方法であって、
第２のハードウェアエンティティにデータを書き込む第１の要求を、第１のハードウェアエンティティから受信するステップを備え、
前記第１のハードウェアエンティティおよび前記第２のハードウェアエンティティは、ＮｏＣによって通信可能に結合され、
前記方法はさらに、前記ＮｏＣ内のイングレス論理ブロックにおいて、前記第１の要求が緩和順序要求または厳密順序要求のうちの１つであるかどうかを判定するステップを備え、
前記第１の要求が前記緩和順序要求である場合、前記第１の要求に対する応答を待つことなく、前記第１の要求と、前記第１の要求の後に受信される第２の要求とを並行して実行できる一方で、前記第１の要求が前記厳密順序要求である場合、前記第１の要求に対する応答を受信するまでは、前記第１の要求と、前記第１の要求と異なる宛先を有する前記第２の要求とを並行して実行できない、方法。

【請求項11】

前記第１の要求が前記イングレス論理ブロックにおいて受信された以前の要求によってブロックされていないと判定するステップをさらに備え、
前記以前の要求は緩和順序要求である、請求項１０に記載の方法。

【請求項12】

以前に受信された緩和順序要求と現在受信されている厳密順序要求との間のブロックを実施するｂｌｏｃｋ＿ｅｎビットに基づいて、前記第１の要求が、前記イングレス論理ブロックにおいて受信された以前の要求によってブロックされていると判定するステップをさらに備え、
前記以前の要求は緩和順序要求である、請求項１０に記載の方法。

【請求項13】

前記第１の要求が前記厳密順序要求である場合、前記第１の要求と、前記第１の要求と同じ宛先を有する前記第２の要求とを並行して実行できる、請求項１０に記載の方法。

【請求項14】

前記ＮｏＣ内のエグレス論理ブロックが前記第１の要求を受信した後に、前記エグレス論理ブロックから応答を受信するステップと、
前記第１の要求に対応するエントリがリンクリストの先頭にあるかどうかを判定するステップとをさらに備え、
前記リンクリストは、前記イングレス論理ブロックによって処理されている保留中の書込み要求を追跡する、請求項１０に記載の方法。

【請求項15】

前記第１の要求を、前記ＮｏＣ上で送信される複数のチョップに分割するステップと、
前記第１の要求が完了していると前記第１のハードウェアエンティティに報告する前に、前記チョップのすべてについての応答がそれぞれの宛先から受信されるまで待機するステップとをさらに備える、請求項１０に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

技術分野
本開示の例は、概して、ネットワークオンチップ（ＮｏＣ：ｎｅｔｗｏｒｋ ｏｎ ａ ｃｈｉｐ）を使用した、厳密順序要求および緩和順序要求の実行に関する。

【背景技術】

【0002】

背景
システムオンチップ（ＳｏＣ）（たとえば、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブル論理回路（ＰＬＤ）または特定用途向け集積回路（ＡＳＩＣ））は、ＳｏＣ内の論理ブロック、たとえば、プログラマブル論理ブロック、プロセッサおよびメモリなどの間でデータパケットをルーティングするために、ネットワークオンチップ（ＮｏＣ）として知られるパケットネットワーク構造を含み得る。

【発明の概要】

【発明が解決しようとする課題】

【0003】

ＮｏＣは、エグレス論理ブロック（たとえば、サーバント）に対して読取り要求または書込み要求を実行するイングレス論理ブロック（たとえば、マスタ）を含み得る。イングレス論理ブロックは、複数の要求を受信することができる。厳密順序付けが必要とされる場合、イングレス論理ブロックは、第２の要求が異なるエグレス論理ブロックに送信可能になる前に、第１の要求に対する応答が第１のエグレス論理ブロックから受信されるまで待機しなければならない場合がある。すなわち、厳密順序付けは、異なるエグレス論理ブロックへの応答が順次発生することを必要とする。したがって、これは、イングレス論理ブロックが別の読取りまたは書込み要求を発行する前に各エグレス論理ブロックからの応答を待つかなりの遅延を引き起こす可能性がある。

【課題を解決するための手段】

【0004】

概要
緩和順序要求を定義するための技法が説明される。一例は、第１のハードウェアエンティティと、第２のハードウェアエンティティと、第１のハードウェアエンティティと第２のハードウェアエンティティとの間の接続性を提供するネットワークオンチップ（ＮｏＣ）とを含む集積回路である。ＮｏＣは、第１のハードウェアエンティティに結合されたイングレス論理ブロックと、第２のハードウェアエンティティに結合されたエグレス論理ブロックとを含み、イングレス論理ブロックは書込みトラッカを含み、書込みトラッカは、データを第２のハードウェアエンティティに書き込む第１の要求を、第１のハードウェアエンティティから受信し、第１の要求が緩和順序要求または厳密順序要求のうちの１つであるかどうかを判定するように構成され、緩和順序要求は、その後に受信される応答と並行して実行できる一方で、厳密順序要求は、第１の要求と異なる宛先を有する、その後に受信される応答と並行して実行できない。

【0005】

本明細書で説明する一例は方法であって、方法は、第２のハードウェアエンティティにデータを書き込む第１の要求を、第１のハードウェアエンティティから受信するステップを備え、第１のハードウェアエンティティおよび第２のハードウェアエンティティは、ＮｏＣによって通信可能に結合されており、方法はさらに、ＮｏＣ内のイングレス論理ブロックにおいて、第１の要求が緩和順序要求または厳密順序要求のうちの１つであるかどうかを判定するステップを備え、緩和順序要求は、その後に受信される応答と並行して実行できる一方で、厳密順序要求は、第１の要求と異なる宛先を有する、その後に受信される応答と並行して実行できない。

【0006】

上記の特徴が詳細に理解できるように、上記で簡潔に要約されたより具体的な説明は、実施態様例を参照することによって得ることができ、その一部が添付の図面に示されている。しかしながら、添付の図面は、典型的な実施態様例のみを示しているため、その範囲を限定するものと見なされるべきではないことに留意されたい。

【図面の簡単な説明】

【0007】

【図1】一例に係る、プログラマブルＮｏＣを含むＳｏＣのブロック図である。

【図2】一例に係る、プログラマブルＮｏＣを含むＳｏＣの例示的なレイアウトを示す図である。

【図3】一例に係る、リンクリストを使用して書込み要求をサービスするためのフローチャートである。

【図4】一例に係る、リンクリストから書込み要求を除去するためのフローチャートである。

【図5A】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5B】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5C】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5D】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5E】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5F】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5G】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5H】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5I】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5J】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5K】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5L】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5M】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5N】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5O】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【図5P】一例に係る、書込み要求が受信されて完了するときのリンクリストの状態を示す図である。

【発明を実施するための形態】

【0008】

理解を容易にするために、可能な場合、図面に共通する同一の要素を示すために同一の参照番号が使用されている。ある例の要素は、他の例に有益に組み込まれ得ることが企図されている。

【0009】

詳細な説明
様々な特徴について、図面を参照して以下で説明する。図面は、縮尺通りに描かれている場合もあれば描かれていない場合もあり、同様の構造または機能の要素は、図面全体にわたって同様の参照番号によって表されることに留意されたい。図面は、特徴の説明を容易にすることのみを意図していることに留意されたい。これらは、説明の網羅的な記載として、または特許請求の範囲に対する限定として意図されたものではない。さらに、図示される例は、示されるすべての態様または利点を有する必要はない。特定の例に関連して説明される態様または利点は、必ずしもその例に限定されず、そのように示されていない場合でも、またはそのように明示的に記載されていない場合でも、任意の他の例において実施可能である。

【0010】

本明細書の実施形態は、厳密順序要求と緩和順序要求との両方をサポートするＮｏＣを含むＳｏＣについて説明する。すなわち、いくつかのアプリケーションは、同じイングレス論理ブロック（ＮｏＣマスターユニット（ＮＭＵ）とも呼ばれる）から異なるエグレス論理ブロック（ＮｏＣスレーブユニットまたはＮｏＣサーバントユニット（ＮＳＵ）とも呼ばれる）に送信される要求が順次実行される厳密順序付け（多くのプロセッサタイプの動作など）を必要とすることがある。しかしながら、他のアプリケーションは、メモリへのインターリーブ書込みなど、厳密順序付けを必要としないことがある。これらのアプリケーションでは、同じイングレス論理ブロックが複数の要求を異なるエグレス論理ブロックに並行して送信することができる場合、緩和順序付けを使用することができる。たとえば、イングレス論理ブロックは、緩和順序要求であると示される第１の要求を受信し得る。要求を対応するエグレス論理ブロックに送信した後、イングレス論理ブロックは、第１の要求と同じまたは異なる宛先への第２の要求を受信し得る。イングレス論理ブロックは、第１の要求についての応答を待つことなく、第２の要求をその宛先に送信することができる。このように、要求を緩和順序付けとして指定することにより、厳密順序付けによって引き起こされる遅延を回避することができる。

【0011】

一実施形態では、イングレス論理ブロックは、依然として、要求を順番にサブミットするハードウェアエンティティに完了通知を返す。上記の例を続けると、第１の要求の前に第２の要求が完了する（たとえば、イングレス論理ブロックは、第１の要求に対応するエグレス論理ブロックから応答を受信する前に、第２の要求に対応するエグレス論理ブロックから応答を受信する）場合、イングレス論理ブロックは、第１の要求が完了するまで、要求をサブミットするエンティティに、第２の要求が完了していると通知するのを待つ。しかしながら、これはプロトコル固有の要件である場合があるため、ＮｏＣ上でデータを送信するために使用される通信プロトコルに依存し得る。

【0012】

図１は、一例に係る、ＮｏＣ１０５を含むＳｏＣ１００のブロック図である。一実施形態では、ＳｏＣ１００は、単一の集積回路（ＩＣ）を使用して実装される。一実施形態では、ＳｏＣ１００は、ハード論理とプログラマブル論理との混合を含む。たとえば、ＮｏＣ１０５は、ＳｏＣ１００におけるそのフットプリントが低減されるように、プログラマブル回路ではなくハード回路を使用して形成され得る。

【0013】

図示のように、ＮｏＣ１０５は、プログラマブルロジック（ＰＬ）ブロック１２５Ａと、ＰＬブロック１２５Ｂと、プロセッサ１１０と、メモリ１２０とを相互接続する。すなわち、ＮｏＣ１０５は、ＳｏＣ１００内の異なるハード回路要素およびプログラマブル回路要素を通信可能にするために、ＳｏＣ１００内で使用可能である。たとえば、ＰＬブロック１２５Ａは、ＰＬブロック１２５Ｂと通信するために１つのイングレス論理ブロック１１５（たとえば、ＮＭＵ）を使用し、プロセッサ１１０と通信するために別のイングレス論理ブロック１１５を使用し得る。しかしながら、別の実施形態では、ＰＬブロック１２５Ａは、（エンドポイントが同じ通信プロトコルを使用すると仮定して）ＰＬブロック１２５Ｂとプロセッサ１１０との両方と通信するために同じイングレス論理ブロック１１５を使用し得る。ＰＬブロック１２５Ａは、ＰＬブロック１２５Ｂおよびプロセッサ１１０のためのそれぞれのエグレス論理ブロック１４０（たとえば、ＮＳＵ）にデータを送信することができ、ＰＬブロック１２５Ｂおよびプロセッサ１１０は、アドレス（メモリマッピングプロトコルを使用する場合）または宛先ＩＤ（ストリーミングプロトコルを使用する場合）に基づいて、データがそれらを対象としているかどうかを判定することができる。

【0014】

ＰＬブロック１２５Ａは、ＰＬブロック１２５Ｂおよびプロセッサ１１０によって送信されたデータを受信するためのエグレス論理ブロック１４０を含み得る。一実施形態では、ハードウェア論理ブロックは、ＮｏＣ１０５にも接続された他のすべてのハードウェア論理ブロックとも通信可能であるが、他の実施形態では、ハードウェア論理ブロックは、ＮｏＣ１０５に接続された他のハードウェア論理ブロックのサブ部分のみと通信し得る。たとえば、メモリ１２０は、ＰＬブロック１２５Ａと通信できるが、ＰＬブロック１２５Ｂとは通信できない。

【0015】

上述のように、イングレス論理ブロック１１５およびエグレス論理ブロック１４０はすべて、ＰＬブロック１２５、プロセッサ１１０、およびメモリ１２０と通信するために同じ通信プロトコルを使用してもよいし、異なる通信プロトコルを使用してもよい。たとえば、プロセッサ１１０がメモリ１２０と通信するためにストリーミングプロトコルを使用する一方で、ＰＬブロック１２５Ａは、ＰＬブロック１２５Ｂと通信するためにメモリマッピングプロトコルを使用し得る。一実施形態では、ＮｏＣ１０５内の転送ネットワーク１３０は、複数のプロトコルをサポートすることができる。

【0016】

一実施形態では、ＳｏＣ１００は、ユーザ設計に従ってＰＬブロック１２５を構成するＦＰＧＡである。すなわち、この例では、ＦＰＧＡは、プログラマブル論理ブロックとハード論理ブロックとの両方を含む。しかしながら、他の実施形態では、ＳｏＣ１００は、ハード論理ブロックのみを含むＡＳＩＣでもよい。すなわち、ＳｏＣ１００は、ＰＬブロック１２５を含まなくてもよい。その例では論理ブロックが非プログラマブルであるにもかかわらず、ＮｏＣ１０５は依然としてプログラマブルであり得、したがって、ハード論理ブロック、たとえば、プロセッサ１１０およびメモリ１２０は、異なる通信プロトコル間で切り替えたり、インターフェースにおけるデータ幅を変更したり、周波数を調整したりすることができる。

【0017】

ＮｏＣ１０５は、エンティティ（たとえば、ＰＬブロック１２５、プロセッサ１１０、およびメモリ１２０）が、厳密順序付けまたは緩和順序付けを使用して書込み要求をサブミットすることを可能にする。たとえば、プロセッサ１１０は、ＮｏＣ１０５を介してデータを送信する場合、常に厳密順序付けを使用し得る。しかしながら、ＰＬブロック１２５Ａは、メモリ１２０にデータを格納するために緩和順序付けを使用可能なメモリコントローラを含み得る。本明細書の実施形態を使用して、ユーザは、ＮｏＣ１０５によって促進される特定の書込みが厳密順序付けまたは緩和順序付けを使用して行われるように、ＳｏＣ１００をカスタマイズすることができる。

【0018】

イングレス論理ブロック１１５の各々は、イングレス論理ブロックによってエグレス論理ブロック１４０に送信された書込み要求を追跡する書込みトラッカ１４５を含み得る。書込みトラッカは、リンクリスト１５０と、書込み要求および受信された書込み応答に関するすべてのステータス情報とを含む。一実施形態では、書込みトラッカは、最大数の要求（たとえば、６４個の要求）を処理することができるが、この数は、実施態様に依存し得る。

【0019】

書込みトラッカ１４５は、先頭と末尾とを有するリンクリスト１５０を含む。書込み要求は、受信されると、リンクリスト１５０に追加されてもよい。さらに、以下で説明するように、書込み要求は、それらが厳密順序要求であるか緩和順序要求であるかに応じて、リンクリスト１５０に追加され得る。たとえば、リンクリスト１５０が既に厳密順序要求を含んでいる場合、その後に受信される厳密要求はブロックされ得る（すなわち、リンクリスト１５０に追加されない）。要求がどのようにリンクリスト１５０に追加され、そこから除去されるかを説明するための詳細は、図３～図５に記載されている。

【0020】

図２は、一例に係る、ＮｏＣ１０５を含むＳｏＣ１００の例示的なレイアウトを示す。図１と同様に、図２は、ＰＬブロック１２５、プロセッサ１１０、メモリ１２０、イングレス論理ブロック１１５およびエグレス論理ブロック１４０を示す。図２はさらに、イングレス論理ブロック１１５とエグレス論理ブロック１４０との間でパケットをルーティングするためにＮｏＣ内の転送ネットワークによって使用される接続および様々なスイッチ１３５（「Ｘ」を有するボックスとしてラベル付けされている）を示す。

【0021】

ＳｏＣ１００の物理レイアウトにおけるＰＬブロック１２５、プロセッサ１１０およびメモリ１２０の位置は、これらのハードウェア要素の配置の一例に過ぎない。ＳｏＣ１００はさらに、示されるよりも多くのハードウェア要素を含み得る。たとえば、ＳｏＣ１００は、ＳｏＣ１００上の異なる位置に配置された追加のＰＬブロック、プロセッサ、およびメモリを含み得る。ＳｏＣ１００はさらに、それぞれのイングレス論理ブロック１１５およびエグレス論理ブロック１４０を使用してＮｏＣ１０５に結合されてもされなくてもよい、Ｉ／Ｏモジュールおよびメモリコントローラなどの他のハードウェア要素を含み得る。たとえば、Ｉ／Ｏモジュールは、ＳｏＣ１００の周囲に配置されてもよい。

【0022】

図３は、一例に係る、リンクリストを使用して書込み要求をサービスするための方法３００のフローチャートである。ブロック３０５において、イングレス論理ブロックは、ＳｏＣ内のハードウェアエンティティ（たとえば、ＰＬブロック、プロセッサ、メモリコントローラ、Ｉ／Ｏモジュールなど）から書込み要求を受信する。以下では、説明を容易にするために、書込み要求を単に「要求」と呼ぶ。

【0023】

ブロック３１０において、イングレス論理ブロックは、要求がブロックされているかどうかを判定する。要求は、複数の理由でブロックされることがある。一例では、リンクリストは、まだ完了していない厳密順序要求を既に含んでいる場合がある。ブロック３０５で受信された要求が、リンクリストに既にある厳密順序要求と異なる宛先に対するものである場合に、新しい要求は、それも厳密順序要求であるときにはブロックされる。別の例では、要求を異なる「チョップ」に細分することができる（たとえば、５１２バイトの書込み要求が、２つの２５６バイトのチョップに分割される）。厳密順序要求のチョップが２つの異なる宛先についてのものである場合、第１のチョップがその宛先に送信される間、第２のチョップはブロックされ得る。すなわち、第１のチョップが、そのエグレス論理ブロックに送信可能である間、第２のチョップは待機しなければならない。メモリシステムはまた、同じＡＸＩ ＩＤを有する全ての緩和順序要求が書込みトラッカから破棄されるまで、厳密要求を待機させることが可能なモードビットを有し得る。これらの例は、要求がイングレス論理ブロックによって（少なくとも部分的に）ブロックされるであろうすべてのシナリオをカバーすることを意図したものではない。シナリオのタイプは、ＮｏＣの実装態様および使用されている通信プロトコルに応じて異なり得る。

【0024】

要求がブロックされない状況も多い。たとえば、ＡＸＩ（Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ）通信プロトコルは、異なるＡＸＩ ＩＤを有する要求が並行して（たとえば、厳密順序付けなしに）発生することを可能にする。したがって、異なるＡＸＩ ＩＤを有する別の要求と同じまたは異なる宛先への厳密順序要求または緩和順序要求は、ブロックされないことがある。さらに、ＡＸＩは、同じＡＸＩ ＩＤおよび同じ宛先ＩＤ（たとえば、同じ宛先エグレス論理ブロック）を有する要求が並行して発生することを可能にする。したがって、リンクリストが、ブロック３０５において受信された新しい厳密順序要求と同じ宛先を有する以前の厳密順序要求を有する場合であっても、新しい要求はブロックされない。逆に言えば、以前に受信された厳密順序要求は、新しい要求が以前に受信された要求と異なる宛先を有する場合にのみ、新しい厳密順序要求（同じＡＸＩ ＩＤを有する）をブロックする。さらに、以前の要求が緩和順序要求である場合、新しい要求（厳密順序であろうと緩和順序であろうと）は、新しい要求が同じ宛先を有するか異なる宛先を有するかにかかわらず、以前の要求によってブロックされない。この場合もやはり、メモリシステムは、同じＡＸＩ ＩＤを有するすべての緩和順序要求が書込みトラッカから破棄されるまで、厳密要求に待機を強制するモードビットを有し得る。これらの例は、要求がイングレス論理ブロックにおいてブロックされないことがあるすべてのシナリオをカバーすることを意図したものではない。図５Ａ～図５Ｌは、要求が以前に受信された要求によってブロックされ、ブロック解除される、多くの異なる例を示す。

【0025】

ブロック３１０において要求がブロックされている場合、方法３００はブロック３１５に進み、イングレス論理ブロックは、要求について書込みトラッカ内に一時的なエントリを追加する。すなわち、イングレス論理ブロックは、リンクリストにエントリを追加しないが、それにもかかわらず、要求がブロック解除されるまで待つことができる、要求のための一時的なエントリを格納し得る。

【0026】

ブロック３２０において、イングレス論理ブロックは、以前のブロッキング要求がサービスされた後、すなわち完了した後、要求をリンクリストに追加する。たとえば、受信された新しい要求が、以前に受信された厳密順序要求によってブロックされる場合、以前に受信された要求に対応する宛先から応答が受信された後、イングレス論理ブロックは、新しい要求のための一時的なエントリをリンクリストに追加し、要求をその宛先エグレス論理ブロックに送信することができる。

【0027】

ブロック３１０に戻り、要求がブロックされていない場合、方法３００はブロック３２５に進み、イングレス論理ブロックは、要求に対応するエントリをリンクリストの末尾に追加する。要求が、リンクリストにおいて現在追跡されている唯一の要求である場合、その対応するエントリは、リンクリストの先頭と末尾との両方となる。

【0028】

ブロック３３０において、イングレス論理ブロックは、以前の要求に関連する応答を待つことなく、要求を送信する。すなわち、以前に受信された要求に対応するリンクリスト内に他のエントリがある場合、イングレス論理ブロックは、それにもかかわらず、以前に受信された要求（複数可）に対する応答を待つことなく、新たに受信された要求をその宛先に送信することができる。このようにして、緩和順序付けは、要求間の遅延を低減することができる。すなわち、以前の要求が緩和順序付けである場合、イングレス論理ブロックが以前の要求に対する応答を受信するのを待つことなく、新しい要求を送信することができる。対照的に、以前の要求が厳密順序付けである場合、同じＡＸＩ ＩＤを有するが異なる宛先ＩＤを有する新しい厳密順序要求がブロックされる。したがって、どの要求が厳密順序付けであり、どの要求が緩和順序付けであるかを指定する能力をユーザに提供することによって、ユーザは、同じＡＸＩ ＩＤを有するが異なる宛先ＩＤを有する要求をブロックする厳密順序付けによって生じる遅延を回避することができる。

【0029】

要求を緩和順序付けまたは厳密順序付けとして指定する複数の異なる方法がある。一実施形態では、以下でＲＥＬＡＸビットと呼ばれる新しいビットが、イングレス論理ブロック内に維持されるアドレスマップテーブル内の各エントリに追加される。このビットは、アドレス領域が厳密ＡＸＩ書込み順序ルールの施行を必要とするか、緩和ＡＸＩ書込み順序ルールの施行を必要とするかを示す。すなわち、ユーザは、どのアドレス領域が厳密順序付けまたは緩和順序付けに従うべきかを指定することができ、要求をサブミットするエンティティ（たとえば、ＰＬブロック、プロセッサ、またはメモリコントローラ）は、それに応じてｒｅｌａｘ＿ｏｒｄｅｒ＿ｅｎビットを割り当てることができる。別の実施形態では、ＡＸＩ書込みアドレスチャネルの２ビットのＡＷＵＳＥＲ信号が、緩和書込み順序または厳密書込み順序のいずれかを強制するために使用される。さらに別の実施形態では、ｒｅｌａｘ＿ｏｒｄｅｒ＿ｅｎビットも、イングレス論理ブロック内の書込みトラッカエントリデータ構造に追加される。このビットは、ルックアップアドレスマップテーブルエントリ（またはリマップ動作）に基づいて設定される。別の実施形態では、別のビットを追加して、以前の緩和順序要求と新しい厳密順序要求との間のブロッキングを実施することができ（すなわち、ｂｌｏｃｋ＿ｅｎビット）、これについては以下で説明する。

【0030】

ＲＥＬＡＸビットがどのように使用可能であるかを説明するために、一実施形態では、新しい厳密ＡＸＩ書込み要求がイングレス論理ブロックに到達し、そのｄｅｓｔ－ＩＤ／ＲＥＬＡＸビットがアドレスマップによって選択されると、書込みトラッカは、リンクリストが、整合するＡＸＩ－ＩＤおよびＲＥＬＡＸビットが０に設定された（以前の要求が厳密順序要求であることを示す）任意のＶＡＬＩＤエントリを含むかどうかをチェックする。新しい厳密順序要求の異なるｄｅｓｔ－ＩＤとの任意の一致が見つかった場合、新しい要求は、一致するエントリがそのすべてのＮｏＣ応答を受信するまでブロックされ、破棄される、すなわち、リンクリストから除去される。対照的に、新しい緩和ＡＸＩ書込み要求がイングレス論理ブロックに到達し、そのｄｅｓｔ－ＩＤ／ＲＥＬＡＸビットがアドレスマップによって選択されると、書込みトラッカは、書込み要求がＮｏＣに送信されるのをブロックしない。

【0031】

図４は、一例に係る、リンクリストから要求を除去するための方法４００のフローチャートである。ブロック４０５において、イングレス論理ブロックは、エグレス論理ブロック（すなわち、要求の宛先）から要求に対する応答を受信する。

【0032】

ブロック４１０において、イングレス論理ブロックは、要求に対応するエントリがリンクリストの先頭にあるかどうかを判定する。すなわち、リンクリストが同じＡＸＩ ＩＤを有する要求のみを格納すると仮定すると、書込みトラッカは、要求がリンクリストに格納された最も古い要求である（たとえば、要求は、リンクリストに示される他のすべての要求の前に受信されている）かどうかを判定する。上述のように、少なくともＡＸＩについて、イングレス論理ブロックは、要求が受信された順序で要求をサブミットしたエンティティに通知する。したがって、リンクリスト内の要求が以前に受信された要求の前に終了する場合、方法４００はブロック４１５に移動し、書込みトラッカは、リンクリスト内の以前の応答がすべて報告されるまで待機する。

【0033】

これが行われると（または、応答がリンクリストの先頭にあった場合）、方法４００はブロック４２０に進み、書込みトラッカは、要求が完了していると報告する、すなわち、要求が破棄される。

【0034】

ブロック４２５において、書込みトラッカは、リンクリストからエントリを削除する。すなわち、リンクリストの先頭がリンクリストの次のエントリに移動される。

【0035】

図５Ａ～図５Ｌは、例に係る、要求が受信されて完了するときの書込みトラッカの状態を示す。すなわち、図５Ａ～図５Ｌは、複数の期間にわたって書込みトラッカを使用して新しい要求を受信し、それらの要求をサービスすることを示す。すなわち、図５Ａは第１の期間を示し、図５Ｂは第２の次の期間を示し、図５Ｃは第２の期間に続く第３の期間を示し、以下同様である。一実施形態では、図５Ａ～図５Ｌに示す要求は、同じ書込みトラッカ（または同じイングレス論理ブロック）で受信されるが、図５Ｌは、同じイングレス論理ブロック内の２つの異なる書込みトラッカまたは２つの異なるイングレス論理ブロックによって管理され得る２つのリンクリストを示す。

【0036】

図５Ａは、Ｒｅｑ０を受信した後の書込みトラッカの状態を示す。書込みトラッカによってサービスされている以前の要求はなかった（すなわち、リンクリスト１５０は空であった）ので、書込みトラッカは、直ちにＲｅｑ０のエントリをリンクリスト１５０に追加し、ＮｏＣ上で要求を送信することができる。

【0037】

図示のように、図５Ａ～図５Ｌのエントリは、エントリが有効であるかどうかを示すＶＡＬＩＤセクションと、イングレス論理ブロックまたはイングレス論理ブロック内の書込みトラッカ（複数可）のＡＸＩ ＩＤを示すＡＸＩ－ＩＤセクションと、要求の宛先であるエグレス論理ブロックを示すＤＥＳＴ－ＩＤセクションと、要求が厳密順序であるか緩和順序であるかを示すＲＥＬＡＸセクションと、要求についての応答（複数可）がすべて受信されたかどうかを示すＳＴＡＴＵＳセクションと、エントリが要求についての最後のエントリであるかどうかを示すＬＡＳＴセクションと、要求が単一の要求であるか複数のサブ要求またはチョップに分割されたかを示すＲＥＳＰセクションとを含む。図５Ａに示すエントリは厳密順序要求であり（ＲＥＬＡＸビットは１ではなく０に設定されるため）、ＳＴＡＴＵＳビットの値が１ではなく依然として０であるため、書込みトラッカは要求に対する応答をまだ受信していない。

【0038】

図５Ｂは、Ｒｅｑ１を受信した後の書込みトラッカの状態を示す。Ｒｅｑ１は、厳密順序要求であり（ＲＥＬＡＸビットが０であるため）、Ｒｅｑ０と異なる宛先、すなわち、Ｄ２ではなくＤ７を有する。この例では、Ｒｅｑ０のＳＴＡＴＵＳビットが依然として０であり、書込みトラッカがＲｅｑ０に対する応答をまだ受信していないことを示すため、書込みトラッカは、厳密順序付けを維持するためにＲｅｑ１をブロックする。言い換えれば、書込みトラッカは、ＮｏＣ上のＲｅｑ１をその宛先に送信しない。

【0039】

さらに、図５Ｂは、ブロックされたＲｅｑ１がリンクリスト１５０に追加されないことを示す。代わりに、書込みトラッカは、Ｒｅｑ１のエントリを一時的なエントリ５０５Ａとして格納する。Ｒｅｑ１をブロックし、書込みトラッカ内に一時的なエントリ５０５Ａを格納することは、方法３００のブロック３１０および３１５で説明された論理の一例である。

【0040】

図５Ｃは、Ｒｅｑ０の宛先からの応答が受信された後の書込みトラッカの状態を示す。これは、ＳＴＡＴＵＳビットが０から１に変更されることによって、Ｒｅｑ０に対応するエントリに示される。応答が受信されているので、書込みトラッカは、それが完了したことを、Ｒｅｑ０をサブミットしたエンティティに報告することができ、これは、方法４００のブロック４２０で説明される論理の一例である。さらに、Ｒｅｑ０に対する応答を受信することは、方法３００のブロック３２０に対応する説明の例であるＲｅｑ１をブロック解除する。

【0041】

図５Ｄは、Ｒｅｑ１がリンクリスト１５０に追加された後の書込みトラッカの状態を示す。すなわち、Ｒｅｑ０のエントリは、リンクリスト１５０から除去されており、Ｒｅｑ１のエントリは、リンクリスト１５０に追加されている（かつ、Ｒｅｑ１の一時的なエントリ５０５Ａは、書込みトラッカから除去することができる）。Ｒｅｑ１はその宛先（すなわち、Ｄ７）に送信されているが、書込みトラッカは応答をまだ受信していない。Ｒｅｑ１は、書込みトラッカによって現在サービスされている唯一の要求であるので、その対応するエントリは、リンクリスト１５０の先頭と末尾との両方である。

【0042】

図５Ｅは、書込みトラッカが、値１を有するＲＥＬＡＸビットによって示されるような緩和順序要求であるＲｅｑ２を受信した後の書込みトラッカの状態を示す。さらに、Ｒｅｑ０およびＲｅｑ１とは異なり、Ｒｅｑ２は、値２を有するＲＥＳＰセクションによって示されるように、２つのチョップに分割されている。

【0043】

Ｒｅｑ２は緩和順序要求であるため、厳密順序要求Ｒｅｑ１によってブロックされない。したがって、書込みトラッカは、Ｒｅｑ２のリンクリスト１５０の末尾にエントリを追加し、その２つのチョップをそれぞれの宛先（同じ宛先または異なる宛先であり得る）に転送することができる。すなわち、２つのチョップは、並行してそれらの宛先に転送され得る。

【0044】

本実施形態では、Ｒｅｑ２の２つのチョップは、リンクリスト１５０内の同じ（すなわち、単一の）エントリによって表される。すなわち、Ｒｅｑ２は緩和順序要求であるため、どの順序でチョップが送信されるか、または２つのチョップに対する応答が書込みトラッカにおいて受信される順序は問題ではない。したがって、書込みトラッカは、Ｒｅｑ２を破棄する前に、（ＲＥＳＰセクションによって示されるような）２つの応答を受信することを保証するために、Ｒｅｑ２の同じエントリを使用することができるが、チョップに対する応答がどの順序で受信されるかは気にしない。

【0045】

図５Ｆは、書込みトラッカがＲｅｑ３を受信した後の書込みトラッカの状態を示す。示されるように、Ｒｅｑ３は、（２つのチョップを有するＲｅｑ２とは異なり）ただ１つのチョップを有する緩和順序要求である。Ｒｅｑ３は緩和順序要求であるため、既にリンクリスト１５０にある要求によってブロックされない。したがって、書込みトラッカは、Ｒｅｑ３のエントリをリンクリスト１５０の末尾に追加し、ＮｏＣ内のその宛先にＲｅｑ３を転送する。したがって、図５Ｆは、書込みトラッカが、Ｒｅｑ１と、Ｒｅｑ２の２つのチョップ（またはサブ要求）と、Ｒｅｑ３と、という４つの保留中の要求を有することを示す。

【0046】

図５Ｇは、Ｒｅｑ２のチョップに対する両方の応答を受信した後の書込みトラッカの状態を示す。それに応答して、Ｒｅｑ２のエントリのＳＴＡＴＵＳビットは、すべての応答がその要求について受信されたことを示す１に変更される。しかしながら、Ｒｅｑ２はリンクリスト１５０の先頭にない（すなわち、最も古い受信要求ではない）ので、書込みトラッカは、Ｒｅｑ２が完了したと報告することができない。したがって、図５Ｇは、方法４００のブロック４１０および４１５で論じられる論理の例を示し、書込みトラッカは、リンクリスト内の以前の応答がすべて完了していると報告されるまで待機する。しかし、この要件は、ＡＸＩ通信プロトコルに固有であり、他の通信プロトコルによって必要とされないことがある。すなわち、同じＡＸＩ ＩＤを有する要求（この例では、リンクリスト１５０に格納された全ての要求のＩＤが同じである）は、受信される順番に完了していると報告されるべきであると述べている。したがって、書込みトラッカは、Ｒｅｑ１の宛先からの応答をまだ受信していないので、そのチョップの両方に対する応答を受信したにもかかわらず、Ｒｅｑ２が完了したと報告することができない。よって、Ｒｅｑ２のエントリは、リンクリスト１５０に残る。

【0047】

図５Ｈは、Ｒｅｑ１に対する応答が受信された後の書込みトラッカの状態を示す。示されるように、Ｒｅｑ１のＳＴＡＴＵＳビットは、０から１に変化しており、それゆえ、Ｒｅｑ１は、イングレス論理ブロックに要求をサブミットしたエンティティに対して、完了していると報告され得る。リンクリスト１５０内のＲｅｑ１のエントリは、除去され得る。

【0048】

Ｒｅｑ１のエントリが除去された後、Ｒｅｑ２のエントリは、リンクリスト１５０の先頭となる。Ｒｅｑ２についての応答が既に受信されているので（図５Ｇに示されるように）、書込みトラッカはまた、その要求をイングレス論理ブロックにサブミットしたエンティティに、（ＡＸＩ応答順序を維持するためにＲｅｑ１を完了していると報告した後に）Ｒｅｑ２を完了していると報告し、Ｒｅｑ２の２つのチョップを表すエントリをリンクリスト１５０から除去することができる。

【0049】

図５Ｉは、Ｒｅｑ１およびＲｅｑ２のエントリがリンクリスト１５０から除去された後の、すなわち、これらの要求が破棄された後の書込みトラッカの状態を示す。結果として、Ｒｅｑ３は書込みトラッカにおいて依然として保留中の唯一の要求であるので、Ｒｅｑ３のエントリはリンクリスト１５０の先頭および末尾となっている。

【0050】

図５Ｊは、厳密順序要求であるＲｅｑ４を受信した後の書込みトラッカの状態を示す。さらに、Ｒｅｑ４は、ＣｈｏｐｌおよびＣｈｏｐ２の２つのチョップに細分されている。したがって、緩和順序要求Ｒｅｑ２と同様に、Ｒｅｑ４は、ＮｏＣを介して単一の要求で送信するには多すぎるデータを有し、それゆえ、複数のチョップに分割されている。この例では、チョップは、Ｄ２およびＤ３の２つの異なる宛先に送信される。たとえば、Ｒｅｑ４は、２つの異なるメモリへのインターリーブ書込みであり得る。

【0051】

Ｒｅｑ４は厳密順序付けであるが、Ｒｅｑ３は緩和順序であるため、Ｒｅｑ４チョップ１はブロックされない。しかしながら、Ｃｈｏｐ２はＲｅｑ４ Ｃｈｏｐ１と異なる宛先を有するので、Ｃｈｏｐ２はＲｅｑ４ Ｃｈｏｐ１と並行して送信されるのをブロックされる。両方のチョップの宛先がＲｅｑ４と同じ宛先であった場合、Ｒｅｑ４のチョップの両方がＲｅｑ３と並行して送信された可能性がある。代わりに、書込みトラッカは、ＮｏＣ上でＣｈｏｐｌの転送を進め、２つのチョップのエントリを一時的なエントリ５０５Ｂおよび５０５Ｃとして格納する。すなわち、書込みトラッカは、Ｒｅｑ４のチョップをリンクリスト１５０に追加しなくてもよい。

【0052】

図５Ｋは、Ｒｅｑ３およびＲｅｑ４のＣｈｏｐｌに対する応答を受信した後の書込みトラッカの状態を示す。すなわち、Ｒｅｑ３およびＲｅｑ４ ＣｈｏｐｌのＳＴＡＴＵＳビットは、書込みトラッカがそれらの宛先、すなわちＤ２およびＤ３から応答を受信したことを示す１に変更される。この例では、書込みトラッカは、Ｒｅｑ４ Ｃｈｏｐ１についてのＮｏＣ応答をＣｈｏｐ２のエントリ（すなわち、エントリ５０５Ｃ）にコピーする。

【0053】

さらに、Ｒｅｑ３についての応答が受信されたので、書込みトラッカは、Ｒｅｑ３が完了したことを報告し、そのエントリをリンクリスト１５０から除去することができる。また、Ｃｈｏｐ１に対する応答が受信されているので、Ｒｅｑ４ Ｃｈｏｐ２は、もはやＡＸＩの厳密順序付けによってブロックされず、ＮｏＣに送信され得る。

【0054】

図５Ｌは、イングレス論理ブロック（たとえば、Ｒｅｑ０～Ｒｅｑ４）で受信された以前の要求と異なるＡＸＩ ＩＤを有するＲｅｑ５を受信した後の書込みトラッカの状態を示す。図５Ｌはまた、一時的なエントリ５０５Ｂ～Ｃが結合され、リンクリスト１５０に追加されたことを示す。すなわち、リンクリスト１５０は、Ｒｅｑ４のＣｈｏｐ２のエントリを含みＣｈｏｐ１についての応答を含むが、これは必要条件ではない。

【0055】

本実施形態では、Ｒｅｑ５が以前の要求と異なるＡＸＩ ＩＤを有するので、書込みトラッカは、Ｒｅｑ５のエントリをリンクリスト５１０に格納する。一実施形態では、書込みトラッカは、ＡＸＩ ＩＤごとに異なるリンクリストを維持する。たとえば、イングレス論理ブロックは、複数のＡＸＩ ＩＤに対応し得る。イングレス論理ブロックは、ＡＸＩ ＩＤの各々についてそれぞれのリンクリストを維持することができる。

【0056】

上述のように、ＡＸＩは、異なるＡＸＩ ＩＤを有する要求が、それらの要求が厳密順序であるか緩和順序であるかにかかわらず、並行して送信されることを可能にする。すなわち、それらはＲｅｑ５とＲｅｑ４とは異なるＡＸＩ ＩＤに割り当てられるので、Ｒｅｑ５がＲｅｑ４によってブロックされることはない。したがって、最初にＣｈｏｐ２に対する応答が受信されるのを待つことなく、Ｒｅｑ５をＮｏＣに送信することができる。さらに、書込みトラッカは、Ｒｅｑ４およびＲｅｑ５への応答の受信を、それらが異なるＡＸＩ ＩＤに割り当てられる（および異なるリンクリストに格納される）ので、任意の順序で報告することができる。すなわち、書込みトラッカがＲｅｑ４ Ｃｈｏｐ２への応答の前にＲｅｑ５への応答を受信する場合、書込みトラッカは、先に進んで、Ｒｅｑ４が完了していると最初に報告するのを待つことなく、Ｒｅｑ５が完了していると、それをサブミットしたエンティティに報告することができ、これはＡＸＩに準拠している。

【0057】

図５Ｍは、厳密順序要求であるＲｅｑ６を受信した後の書込みトラッカの状態を示す。Ｒｅｑ６はブロックされず、直ちに送信可能である。

【0058】

図５Ｎは、緩和順序要求であるＲｅｑ７を受信した後の書込みトラックの状態を示す。Ｒｅｑ７は、２つのチョップを含み、ブロックされていない。したがって、それを直ちに送信し、リンクリスト１５０に追加することができる。

【0059】

図５Ｏは、厳密順序要求であるＲｅｑ８を受信した後の書込みトラッカの状態を示す。さらに、Ｒｅｑ８は、以前の緩和順序要求と新しい厳密順序要求との間のブロッキングを実施するｂｌｏｃｋ＿ｅｎビット（図５Ｏに図示せず）を有する。したがって、Ｒｅｑ８がそうでなければブロック解除されるとしても、ｂｌｏｃｋ＿ｅｎビットは、Ｒｅｑ８が送信されるのをブロックするようにイングレス論理ブロックに指示する。すなわち、Ｒｅｑ７は以前に受信された緩和順序要求であるので、書込みトラッカはＲｅｑ８をブロックする。よって、Ｒｅｑ８は、リンクリスト１５０に追加されない。

【0060】

図５Ｐは、Ｒｅｑ６およびＲｅｑ７を完了した後の書込みトラッカの状態を示す。すなわち、書込みトラッカは、Ｒｅｑ７の両方のチョップの宛先から応答を受信し、リンクリスト１５０からＲｅｑ７を除去している。リスト１５０には以前に受信された緩和順序要求はないので、Ｒｅｑ８はブロック解除されており、その宛先に送信可能である。

【0061】

開示された技術は、特許請求の範囲の記載に加えて、以下の非限定的な例によって表現され得る。

【0062】

例１。集積回路であって、第１のハードウェアエンティティと、第２のハードウェアエンティティと、第１のハードウェアエンティティと第２のハードウェアエンティティとの間の接続性を提供するネットワークオンチップ（ＮｏＣ）とを備え、ＮｏＣは、第１のハードウェアエンティティに結合されたイングレス論理ブロックと、第２のハードウェアエンティティに結合されたエグレス論理ブロックとを含み、イングレス論理ブロックは書込みトラッカを含み、書込みトラッカは、データを第２のハードウェアエンティティに書込む第１の要求を、第１のハードウェアエンティティから受信し、第１の要求が緩和順序要求または厳密順序要求のうちの１つであるかどうかを判定するように構成され、緩和順序要求は、その後に受信される応答と並行して実行できる一方で、厳密順序要求は、第１の要求と異なる宛先を有する、その後に受信される応答と並行して実行できない、集積回路。

【0063】

例２。書込みトラッカは、第１の要求が、イングレス論理ブロックにおいて受信された以前の要求によってブロックされていないと判定するように構成され、以前の要求は、緩和順序要求である、例１に記載の集積回路。

【0064】

例３。書込みトラッカは、第１の要求がブロックされていないと判定すると、第１の要求に対応するリンクリストの末尾に第２のエントリを追加するように構成され、リンクリストは、以前の要求に対応する第１のエントリを含む、例２に記載の集積回路。

【0065】

例４。書込みトラッカは、第１の要求を、以前の要求の宛先からの応答を待つことなく、第２のハードウェアエンティティに送信するように構成されている、例２に記載の集積回路。

【0066】

例５。書込みトラッカは、第１の要求が、イングレス論理ブロックにおいて受信された以前の要求によってブロックされていると判定するように構成され、以前の要求は、厳密順序要求である、例１に記載の集積回路。

【0067】

例６。書込みトラッカは、第１の要求がブロックされていると判定すると、第１の要求に対応する一時的なエントリを追加し、以前の要求の宛先から応答を受信し、第１の要求をブロック解除し、第１の要求に対応するエントリをリンクリストに追加するように構成されている、例５に記載の集積回路。

【0068】

例７。厳密順序要求は、第１の要求と同じ宛先を有する、その後に受信される応答と並行して実行できる、例１に記載の集積回路。

【0069】

例８。書込みトラッカは、エグレス論理ブロックが第１の要求を受信した後に、エグレス論理ブロックから応答を受信し、第１の要求に対応するエントリがリンクリストの先頭にあるかどうかを判定するように構成され、リンクリストは、書込みトラッカによって処理されている保留中の書込み要求を追跡する、例１に記載の集積回路。

【0070】

例９。書込みトラッカは、第１の要求に対応するエントリがリンクリストの先頭にないと判定すると、リンクリストに示される以前の応答がすべて報告されるまで待機し、ＡＸＩ（Ａｄｖａｎｃｅｄ ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ）応答順序と互換性を有するように、第１の要求がリンクリストの先頭にあると判定した後に、第１の要求が完了していると第１のハードウェアエンティティに報告するように構成されている、例８に記載の集積回路。

【0071】

例１０。方法であって、第２のハードウェアエンティティにデータを書き込む第１の要求を、第１のハードウェアエンティティから受信するステップを備え、第１のハードウェアエンティティおよび第２のハードウェアエンティティは、ＮｏＣによって通信可能に結合され、方法はさらに、ＮｏＣ内のイングレス論理ブロックにおいて、第１の要求が緩和順序要求または厳密順序要求のうちの１つであるかどうかを判定するステップを備え、緩和順序要求は、その後に受信される応答と並行して実行できる一方で、厳密順序要求は、第１の要求と異なる宛先を有する、その後に受信される応答と並行して実行できない、方法。

【0072】

例１１。第１の要求がイングレス論理ブロックにおいて受信された以前の要求によってブロックされていないと判定するステップをさらに備え、以前の要求は緩和順序要求である、例１０に記載の方法。

【0073】

例１２。第１の要求がブロックされていないと判定すると、第１の要求に対応するリンクリストの末尾に第２のエントリを追加するステップをさらに備え、リンクリストは、以前の要求に対応する第１のエントリを含む、例１１に記載の方法。

【0074】

例１３。以前の要求の宛先からの応答を待つことなく、ＮｏＣを介して第２のハードウェアエンティティに第１の要求を送信するステップをさらに備える、例１１に記載の方法。

【0075】

例１４。以前に受信された緩和順序要求と現在受信されている厳密順序要求との間のブロッキングを実施するｂｌｏｃｋ＿ｅｎビットに基づいて、第１の要求が、イングレス論理ブロックにおいて受信された以前の要求によってブロックされていると判定するステップをさらに備える、例１０に記載の方法。

【0076】

例１５。第１の要求がブロックされていると判定すると、第１の要求に対応する一時的なエントリを追加するステップと、以前の要求の宛先から応答を受信するステップと、第１の要求をブロック解除し、第１の要求に対応するエントリをリンクリストに追加するステップとをさらに備える、例１４に記載の方法。

【0077】

例１６。厳密順序要求は、第１の要求と同じ宛先を有する、その後に受信される応答と並行して実行できる、例１０に記載の方法。

【0078】

例１７。ＮｏＣ内のエグレス論理ブロックが第１の要求を受信した後に、エグレス論理ブロックから応答を受信するステップと、第１の要求に対応するエントリがリンクリストの先頭にあるかどうかを判定するステップとをさらに備え、リンクリストは、イングレス論理ブロックによって処理されている保留中の書込み要求を追跡する、例１０に記載の方法。

【0079】

例１８。第１の要求に対応するエントリがリンクリストの先頭にないと判定すると、リンクリストに示される以前の応答がすべて報告されるまで待機するステップと、ＡＸＩ応答順序と互換性を有するように、第１の要求がリンクリストの先頭にあると判定した後に、第１の要求が完了していると報告するステップとをさらに備える、例１７に記載の方法。

【0080】

例１９。リンクリストから第１の要求に対応するエントリを削除するステップをさらに備える、例１８に記載の方法。

【0081】

例２０。第１の要求を、ＮｏＣ上で送信される複数のチョップに分割するステップと、第１の要求が完了していると第１のハードウェアエンティティに報告する前に、チョップのすべてについての応答がそれぞれの宛先から受信されるまで待機するステップとをさらに備える、例１０に記載の方法。

【0082】

上記は具体的な例を対象とするが、その基本的範囲から逸脱することなく、他のおよびさらに別の例が考案されてもよく、その範囲は、以下の請求項によって決定される。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図5H】

【図5I】

【図5J】

【図5K】

【図5L】

【図5M】

【図5N】

【図5O】

【図5P】