特許 7668745 プログラマブル集積回路を有するダイ上に積層されたメモリダイを含むマルチチップ構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2025-04-17

(45)【発行日】2025-04-25

(54)【発明の名称】プログラマブル集積回路を有するダイ上に積層されたメモリダイを含むマルチチップ構造

(51)【国際特許分類】

   H01L 25/07 20060101AFI20250418BHJP

   H01L 25/065 20230101ALI20250418BHJP

   H01L 25/18 20230101ALI20250418BHJP

【ＦＩ】

H01L25/08 C

【請求項の数】 39

(21)【出願番号】P 2021562345

(86)(22)【出願日】2020-03-31

(65)【公表番号】

(43)【公表日】2022-06-27

(86)【国際出願番号】 US2020026032

(87)【国際公開番号】W WO2020219242

(87)【国際公開日】2020-10-29

【審査請求日】2023-02-28

(31)【優先権主張番号】16/392,170

(32)【優先日】2019-04-23

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】クライン， マシュー エイチ．

【審査官】井上 和俊

(56)【参考文献】

【文献】米国特許出願公開第２０１４／０１８１４５８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／００１６１７２（ＵＳ，Ａ１）

【文献】特表２０１６－５０２２８７（ＪＰ，Ａ）

【文献】中国特許出願公開第１０４８８５２１２（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２５／０７

(57)【特許請求の範囲】

【請求項1】

パッケージ基板と、
プログラマブル集積回路を備える１つまたは複数のダイの第１のセットであって、前記プログラマブル集積回路がメモリコントローラを含み、１つまたは複数のダイの前記第１のセットが、介在するインターポーザなしで前記パッケージ基板上に直接取り付けられ、１つまたは複数のダイの前記第１のセットは制御ロジック回路を含む、１つまたは複数のダイの第１のセットと、
メモリを備える１つまたは複数のダイの第２のセットであって、１つまたは複数のダイの前記第２のセットが１つまたは複数のダイの前記第１のセット上に積層され、前記メモリが前記メモリコントローラに通信可能に結合され、前記メモリコントローラが前記プログラマブル集積回路を通じて前記パッケージ基板と通信可能に結合される、１つまたは複数のダイの第２のセットと
を備えるマルチチップ構造であって、
前記制御ロジック回路は前記メモリコントローラと前記メモリの間で通信可能に配置され、前記制御ロジック回路は前記メモリコントローラからの読み取り要求および書き込み要求を復号し、それに応じて、前記メモリの読み取りまたは書き込みのために前記メモリに対してネイティブ信号を送信するように設定される、マルチチップ構造。

【請求項2】

１つまたは複数のダイの前記第１のセットのあるダイが半導体基板を含み、前記半導体基板の中を基板貫通ビア（ＴＳＶ）が通り、前記メモリコントローラは前記ＴＳＶを通じて前記メモリに通信可能に結合されている、請求項１に記載のマルチチップ構造。

【請求項3】

１つまたは複数のダイの前記第２のセットのあるダイが、外部電気コネクタによって前記パッケージ基板とは反対側の１つまたは複数のダイの前記第１のセットのあるダイの面に取り付けられる、請求項１に記載のマルチチップ構造。

【請求項4】

物理層インターフェイスが、前記メモリコントローラと前記メモリとの間に通信可能に電気的に配置されない、請求項１に記載のマルチチップ構造。

【請求項5】

１つまたは複数のダイの前記第１のセットは、第１のダイおよび第２のダイを含み、前記第２のダイは、前記制御ロジック回路を構成し、前記第２のダイは、前記パッケージ基板とは反対側の前記第１のダイの面に積層されて取り付けられ、１つまたは複数のダイの前記第２のセットは、前記第１のダイとは反対側の前記第２のダイの面に積層されて取り付けられ、前記制御ロジック回路が、前記メモリコントローラと前記メモリとの間に通信可能に配置される、請求項１に記載のマルチチップ構造。

【請求項6】

前記第２のダイが前記第１のダイに接合される、請求項５に記載のマルチチップ構造。

【請求項7】

前記第２のダイが、外部電気コネクタによって前記パッケージ基板とは反対側の前記第１のダイの前記面に取り付けられる、請求項５に記載のマルチチップ構造。

【請求項8】

１つまたは複数のダイの前記第２のセットのあるダイが、外部電気コネクタによって前記第１のダイとは反対側の前記第２のダイの前記面に取り付けられる、請求項５に記載のマルチチップ構造。

【請求項9】

物理層インターフェイスが、前記メモリコントローラと前記メモリとの間に通信可能に電気的に配置されない、請求項５に記載のマルチチップ構造。

【請求項10】

前記第１のダイが、前記メモリコントローラに通信可能に結合された第１の物理層インターフェイスを含み、
前記第２のダイが、前記第１の物理層インターフェイスと前記制御ロジック回路とに通信可能に結合され、前記第１の物理層インターフェイスと前記制御ロジック回路との間にある、第２の物理層インターフェイスを含む、
請求項５に記載のマルチチップ構造。

【請求項11】

前記プログラマブル集積回路がフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含む、請求項１に記載のマルチチップ構造。

【請求項12】

マルチチップ構造を形成する方法であって、前記方法が、
１つまたは複数のダイの第１のセットのダイを、インターポーザを介さずにパッケージ基板に取り付けることと、
１つまたは複数のダイの第２のセットを１つまたは複数のダイの第１のセット上に積層することであって、１つまたは複数のダイの前記第２のセットはメモリを含み、１つまたは複数のダイの前記第１のセットはプログラマブル集積回路を含み、前記プログラマブル集積回路はメモリコントローラを含み、前記メモリコントローラは、１つまたは複数のダイの前記第２のセットが１つまたは複数のダイの前記第１のセット上に積層されていることによってメモリに通信可能に結合され、１つまたは複数のダイの前記第１のセットは、制御ロジック回路を含み、前記制御ロジック回路は、前記メモリコントローラと前記メモリとの間に通信可能に配置され、かつ、前記メモリコントローラの読み取り要求および書き込み要求を復号し、それに応じて、前記メモリの読み取りまたは書き込みのために前記メモリに対してネイティブ信号を送信するように設定される、１つまたは複数のダイの第２のセットを１つまたは複数のダイの第１のセット上に積層することと、を含み、
前記メモリコントローラは、前記プログラマブル集積回路を介して前記パッケージ基板に通信可能に結合される、方法。

【請求項13】

１つまたは複数のダイの前記第１のセット上に１つまたは複数のダイの前記第２のセットを積層することは、１つまたは複数のダイの前記第２のセットのダイを、外部電気コネクタによって１つまたは複数のダイの前記第１のセットのダイに取り付けることを含み、かつ、
物理層インターフェイスが、前記メモリコントローラと前記メモリとの間に通信可能に電気的に配置されない、請求項１２に記載の方法。

【請求項14】

１つまたは複数のダイの前記第１のセットは、第１のダイおよび第２のダイを含み、前記第２のダイは、前記第１のダイと１つまたは複数のダイの前記第２のセットとの間に配置され、前記第２のダイは、前記制御ロジック回路を構成する、請求項１２に記載の方法。

【請求項15】

マルチチップ構造であって、
パッケージ基板と、
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）とメモリコントローラを備える第１のダイであって、前記第１のダイが、介在するインターポーザなしで直接に前記パッケージ基板の上に取り付けられた、第１のダイと、
メモリを備える第２のダイであって、前記第２のダイが前記パッケージ基板とは反対側の前記第１のダイの面上に積層され、前記メモリは前記メモリコントローラに通信可能に結合され、前記メモリコントローラは前記ＦＰＧＡを通じて、前記パッケージ基板と通信可能に結合される、第２のダイと、
前記メモリコントローラからの読み取り要求および書き込み要求を復号し、それに応じて、前記メモリの読み取りまたは書き込みのために前記メモリに対してネイティブ信号を送信するように設定された、制御ロジック回路と
を備えるマルチチップ構造。

【請求項16】

物理層インターフェイスが、前記メモリコントローラと前記メモリとの間に通信可能に電気的に配置されない、請求項１５に記載のマルチチップ構造。

【請求項17】

前記第１のダイが、前記制御ロジック回路を含み、前記制御ロジック回路は前記メモリコントローラと前記メモリの間に通信可能に配置された、請求項１５に記載のマルチチップ構造。

【請求項18】

前記制御ロジック回路を備える第３のダイであって、前記第３のダイが前記パッケージ基板とは反対側の前記第１のダイの面上に積層されて取り付けられ、前記第２のダイが前記第１のダイと反対側の前記第３のダイの面上に積層されて取り付けられ、前記制御ロジック回路が前記メモリコントローラと前記メモリの間に通信可能に配置されている、第３のダイをさらに備える、請求項１５に記載のマルチチップ構造。

【請求項19】

前記第１のダイは前記メモリコントローラと通信可能に接続された第１の物理層インターフェイスを含み、
前記第３のダイは前記第１の物理層インターフェイスと前記制御ロジック回路の間で、通信可能に接続された第２の物理層インターフェイスを含む、
請求項１８に記載のマルチチップ構造。

【請求項20】

パッケージ基板と、
プログラマブル集積回路を備える第１のダイであって、前記プログラマブル集積回路はメモリコントローラを備え、前記第１のダイが、介在するインターポーザなしで直接に前記パッケージ基板の上に取り付けられた、第１のダイと、
メモリを含む第２のダイであって、前記第２のダイが前記第１のダイ上に積層され、前記メモリが前記メモリコントローラと通信可能に結合され、前記メモリコントローラが前記プログラマブル集積回路を通じて、前記パッケージ基板と通信可能に結合された、第２のダイと、
制御ロジック回路を含む第３のダイであって、前記制御ロジック回路は前記メモリコントローラと前記メモリの間で通信可能に配置され、前記制御ロジック回路は、前記メモリコントローラからの読み取り要求および書き込み要求を復号し、それに応じて、前記メモリの読み取りまたは書き込みのために前記メモリに対してネイティブ信号を送信するように設定された、第３のダイと
を備えるマルチチップ構造。

【請求項21】

前記第３のダイが前記パッケージ基板とは反対側の前記第１のダイの面上に積層されて取り付けられ、前記第２のダイが前記第１のダイと反対側の前記第３のダイの面上に積層されて取り付けられ、前記制御ロジック回路が前記メモリコントローラと前記メモリの間に通信可能に配置されている、請求項２０に記載のマルチチップ構造。

【請求項22】

前記第３のダイが前記第１のダイに接合された、請求項２０に記載のマルチチップ構造。

【請求項23】

パッケージ基板と、
前記パッケージ基板に直接マウントされた第１のダイであって、前記第１のダイはプログラマブル集積回路を備える、第１のダイと、
メモリコントローラと制御ロジック回路とを備える第２のダイであって、前記第２のダイは第１のダイの上に積層され、前記メモリコントローラは前記プログラマブル集積回路を通じて、前記パッケージ基板と通信可能に結合される、第２のダイと、
メモリを備える第３のダイであって、前記第３のダイは前記第２のダイの上に積層され、前記メモリは、前記メモリコントローラと前記プログラマブル集積回路を順番に通じて、前記パッケージ基板と通信可能に結合され、前記制御ロジック回路は、前記メモリコントローラと前記メモリとの間に通信可能に配置され、かつ、前記メモリコントローラの読み取り要求および書き込み要求を復号し、それに応じて、前記メモリの読み取りまたは書き込みのために前記メモリに対してネイティブ信号を送信するように設定される、第３のダイと
を備えるマルチチップ構造。

【請求項24】

前記第１のダイは半導体基板を含み、前記半導体基板の中を基板貫通ビア（ＴＳＶ）が通り、前記メモリコントローラは前記ＴＳＶを通じて前記メモリに通信可能に結合されている、請求項２３に記載のマルチチップ構造。

【請求項25】

第４のダイが、外部電気コネクタによって前記パッケージ基板とは反対側の前記第３のダイの面に取り付けられた、請求項２３に記載のマルチチップ構造。

【請求項26】

物理層インターフェイスが、前記メモリコントローラと前記メモリとの間に通信可能に電気的に配置されない、請求項２３に記載のマルチチップ構造。

【請求項27】

前記プログラマブル集積回路はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含む、請求項２３に記載のマルチチップ構造。

【請求項28】

マルチチップ構造を形成する方法であって、前記方法は、
プログラマブル集積回路を備える第１のダイを、介在するインターポーザなしで直接にパッケージ基板上に積層させることと、
前記第１のダイ上に第２のダイを積層させることであって、前記第２のダイはメモリコントローラと制御ロジック回路とを備え、前記メモリコントローラは前記プログラマブル集積回路を通じて前記パッケージ基板と通信可能に結合される、前記第１のダイ上に第２のダイを積層させることと、
前記第２のダイ上に第３のダイを積層させることであって、前記第３のダイはメモリを備え、前記メモリは前記メモリコントローラと前記プログラマブル集積回路を順番に通じて、前記パッケージ基板と通信可能に結合され、前記制御ロジック回路は、前記メモリコントローラと前記メモリとの間に通信可能に配置され、かつ、前記メモリコントローラの読み取り要求および書き込み要求を復号し、それに応じて、前記メモリの読み取りまたは書き込みのために前記メモリに対してネイティブ信号を送信するように設定される、前記第２のダイ上に第３のダイを積層させることと
を含む方法。

【請求項29】

前記第１のダイ上に前記第２のダイを積層させることは、外部電気コネクタによって前記第１のダイを前記第２のダイに取り付けることを含み、
前記第１のダイは制御ロジック回路を含み、前記制御ロジック回路は前記メモリコントローラと前記メモリとの間に通信可能に配置され、
物理層インターフェイスが、前記メモリコントローラと前記メモリとの間に通信可能に電気的に配置されない、請求項２８に記載の方法。

【請求項30】

前記第１のダイは制御ロジック回路を備え、前記制御ロジック回路は前記メモリコントローラと前記メモリの間に通信可能に結合される、請求項２８に記載の方法。

【請求項31】

パッケージ基板と、
プログラマブル集積回路を有するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を備える第１のダイであって、前記第１のダイが、介在するインターポーザなしで直接に前記パッケージ基板に取り付けられた、第１のダイと、
メモリコントローラと制御ロジック回路とを備える第２のダイであって、前記第２のダイは前記第１のダイ上に積層され、前記メモリコントローラは前記プログラマブル集積回路を通じて、前記パッケージ基板と通信可能に結合された、第２のダイと、
前記第２のダイ上に積層された、メモリを備える複数のメモリダイであって、前記複数のメモリダイは前記メモリコントローラと前記プログラマブル集積回路を順番に通じて、前記パッケージ基板と通信可能に結合され、前記制御ロジック回路は、前記メモリコントローラと前記メモリダイとの間に通信可能に配置され、かつ、前記メモリコントローラは、前記メモリコントローラの読み取り要求および書き込み要求を復号し、それに応じて、前記メモリの読み取りまたは書き込みのために前記メモリに対してネイティブ信号を送信するように設定される、複数のメモリダイと
を備えるマルチチップ構造。

【請求項32】

物理層インターフェイスが、前記メモリコントローラと前記複数のメモリダイとの間に通信可能に電気的に配置されない、請求項３１に記載のマルチチップ構造。

【請求項33】

前記第２のダイは、前記メモリコントローラと前記複数のメモリダイの間で通信可能に配置された制御ロジック回路をさらに含む、請求項３１に記載のマルチチップ構造。

【請求項34】

前記第２のダイは前記第１のダイと接合された、請求項３１に記載のマルチチップ構造。

【請求項35】

前記第２のダイは、外部電気コネクタによって前記パッケージ基板とは反対側の前記第１のダイの面に取り付けられた、請求項３１に記載のマルチチップ構造。

【請求項36】

前記第２のダイは、外部電気コネクタによって前記複数のメモリダイの内の一つに取り付けられた、請求項３１に記載のマルチチップ構造。

【請求項37】

物理層インターフェイスが、前記メモリコントローラと前記メモリとの間に通信可能に電気的に配置されない、請求項３６に記載のマルチチップ構造。

【請求項38】

前記第１のダイは前記メモリコントローラと通信可能に接続された第１の物理層インターフェイスを含み、
前記複数のメモリダイの内の一つが前記第１の物理層インターフェイスと前記制御ロジック回路の間で通信可能に結合された第２の物理層インターフェイスを含む、請求項３６に記載のマルチチップ構造。

【請求項39】

マルチチップ構造を形成する方法であって、前記方法は、
第２のダイ上に第１のダイを積層することであって、前記第１のダイがメモリを備え、前記第２のダイがプログラマブル集積回路を備え、前記プログラマブル集積回路はメモリコントローラを含み、前記メモリコントローラは前記第２のダイ上に積層された前記第１のダイによって前記メモリと通信可能に結合され、前記第２のダイは制御ロジック回路を含み、前記制御ロジック回路は、前記メモリコントローラと前記メモリの間で通信可能に配置され、前記メモリコントローラからの読み取りおよび書き込み要求を復号し、それに応じて、前記メモリの読み取りまたは書き込みのために前記メモリに対してネイティブ信号を送信するように設定される、第２のダイ上に第１のダイを積層することと、
前記第１のダイを、介在するインターポーザなしで直接にパッケージ基板に取り付けることであって、前記メモリコントローラが前記プログラマブル集積回路を通じて通信可能に前記パッケージ基板と結合される、前記第１のダイをパッケージ基板に取り付けることと
を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示はマルチチップ構造と、かかる構造を形成する方法とに関し、特に、プログラマブル集積回路を有するダイ上に積層された１つまたは複数のメモリダイを含むマルチチップ構造と、かかる構造を形成する方法とに関する。

【背景技術】

【0002】

プログラマブル集積回路（ＩＣ）は、プログラム可能な回路を含むＩＣの一種を指す。プログラマブルＩＣの一例は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。ＦＰＧＡは、プログラマブル回路ブロックを含むことを特徴とする。回路設計は、構成ビットストリームと呼ばれることもある構成データをデバイスに読み込ませることによって、プログラマブルＩＣのプログラマブル回路の中で物理的に実装されることがある。構成データは、デバイスの内部構成メモリセルに読み込まれることがある。個々の構成メモリセルの総体的な状態がプログラマブルＩＣの機能を決定づける。例えば、様々なプログラマブル回路ブロックによって遂行される具体的な作業や、プログラマブルＩＣのプログラマブル回路ブロック間の接続は、構成データが読み込まれた構成メモリセルの総体的な状態によって決定される。

【発明の概要】

【0003】

本明細書で説明されているいくつかの例は、プログラマブル集積回路（ＩＣ）を有するダイ上に積層された１つまたは複数のメモリダイを含むマルチチップ構造を提供する。本明細書で説明されているいくつかの例は、インターポーザおよび／または物理層（ＰＨＹ）インターフェイスの使用を不要にすることができ、これにより、加工コスト、電力消費量、および／またはダイ面積使用量を減らすことができる。

【0004】

一例はマルチチップ構造である。このマルチチップ構造は、パッケージ基板と、第１のダイと、第２のダイとを含む。第１のダイはプログラマブル集積回路を含み、プログラマブル集積回路はメモリコントローラを含む。第１のダイはパッケージ基板上にあって、パッケージ基板に取り付けられる。第２のダイはメモリを含む。第２のダイは第１のダイ上に積層される。メモリはメモリコントローラに通信可能に結合される。

【0005】

別の一例は、マルチチップ構造を形成する方法である。第１のダイは第２のダイ上に積層される。第１のダイはメモリを含む。第２のダイはプログラマブル集積回路を含み、プログラマブル集積回路はメモリコントローラを含む。メモリコントローラは、第２のダイ上に積層された第１のダイによってメモリに通信可能に結合される。第１のダイはパッケージ基板に取り付けられる。

【0006】

さらなる一例はマルチチップ構造である。このマルチチップ構造は、パッケージ基板と、第１のダイと、第２のダイとを含む。第１のダイは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）とメモリコントローラとを含む。第１のダイはパッケージ基板上にあって、パッケージ基板に取り付けられる。第２のダイはメモリを含む。第２のダイは、パッケージ基板とは反対側の第１のダイの面上に積層される。メモリはメモリコントローラに通信可能に結合される。

【0007】

これらの態様とその他の態様は、以下の詳細な説明を参照して理解され得る。

【0008】

上に列挙されている特徴を詳しく理解するため、上で簡潔に要約されているが、例示的実装を参照してより具体的な説明を設けることができ、例示的実装のいくつかは添付の図面に示されている。しかしながら、添付の図面が典型的な例示的実装のみを示しており、したがって、その範囲を制限するとみなされるべきではないことに留意されたい。

【図面の簡単な説明】

【0009】

【図1】いくつかの例による外部メモリに接続されたプログラマブル集積回路（ＩＣ）を示すブロック図である。

【図2】いくつかの例によるプログラマブルＩＣのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を示す。

【図3】いくつかの例によるマルチチップ構造の概略回路図である。

【図4】いくつかの例による別のマルチチップ構造の１つの概略回路図である。

【図5】いくつかの例によるさらなるマルチチップ構造の１つの概略回路図である。

【図6】いくつかの例によるプリント回路基板（ＰＣＢ）上のマルチチップ構造の構成である。

【図7】いくつかの例によるプリント回路基板（ＰＣＢ）上のマルチチップ構造の別の構成である。

【図8】いくつかの例によるプリント回路基板（ＰＣＢ）上のマルチチップ構造の別の構成である。

【図9】いくつかの例によるマルチチップ構造を形成するための方法のフローチャートである。

【発明を実施するための形態】

【0010】

理解を容易にするため、図で共通する同じ要素は、可能な場合には同じ参照番号を用いて示されている。ある１つの例の要素が別の例に有益に組み込まれ得ることが予期される。

【0011】

本明細書で説明されているいくつかの例は、プログラマブル集積回路（ＩＣ）を有するダイ上に積層された１つまたは複数のメモリダイを含むマルチチップ構造を提供する。いくつかの例において、これらのメモリダイは高帯域幅メモリ（ＨＢＭ）のためのメモリを実装できる。いくつかの例において、プログラマブルＩＣは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のファブリックなどのプログラマブルロジック領域を含む。プログラマブルＩＣは、いずれかのメモリダイのメモリから読み取られる、または該メモリに書き込まれる、データのユーザ構成可能なフロントエンド処理を可能にする。

【0012】

本明細書で説明されているいくつかの例は、インターポーザの使用を不要にすることができる。プログラマブルＩＣを含むベースダイ上にメモリダイを積層することによって、インターポーザは実装されない（さもなければ、ベースダイとメモリダイの積層体がインターポーザに個別に取り付けられることになる）。インターポーザを不要にすることによって、インターポーザを加工してマルチチップ積層体に含めることに関連する費用も回避される。さらに、インターポーザがなければ、より少ない加工によるマルチチップ積層体の形成を実現でき、これにより、コスト削減に加えて、加工サイクル時間を短縮できる。インターポーザを不要にしてメモリダイをベースダイ上に積層することによって、占有面積がより小さくて垂直プロファイルがより小さいパッケージにすることもできる。

【0013】

本明細書で説明されているいくつかの例は、マルチチップ構造におけるＨＢＭインターフェイスなどの物理層（ＰＨＹ）インターフェイスの使用を不要にすることができる。物理層インターフェイスは、電力とダイの面積を消費し得る。ＨＢＭインターフェイスなどの物理層インターフェイスの使用を回避することによって、２つのダイ（例えば、ＨＢＭ物理層接続の両側のダイ）上の物理層インターフェイスを回避でき、これにより、電力を減らし、２つのダイの面積使用量を減らすことができる。さらに、ダイの面積使用量が減ることによって、ダイを形成するための加工にかかるコストを削減できる。

【0014】

いくつかの例は、さらなるメリットを実現できる。例えば、マルチチップ構造によって形成される複合デバイスは、より簡単に試験でき、例えば、他のパッケージおよび／またはダイを有するマルチチップモジュールにより簡単に配置できる。また、本明細書で説明されているプログラマブルＩＣを有するマルチチップ構造は、１つまたは複数のメモリダイに隣接する（例えば、１つまたは複数のＨＢＭダイに隣接する）ロジックおよび機能のカスタマイズを可能にすることができる。かかるマルチチップ構造は、例えば、単一のパッケージに高メモリ帯域幅と低電力消費を備えた配置可能なカスタムデバイスをユーザが作ることを可能にすることができる。さらに、かかるマルチチップ構造は、プログラマブルロジック領域、ならびに入出力回路、トランシーバ回路、および／またはその他回路などの境界回路（ｂｏｕｎｄａｒｙ ｃｉｒｃｕｉｔ）のプログラマビリティと、プログラマビリティの柔軟性を維持できる。

【0015】

以下、図を参照しながら様々な特徴を説明する。これらの図が一定の縮尺で描かれている場合とそうでない場合があること、また、これらの図の全体を通じて同様の構造または機能の要素が同様の参照番号で表されていることに留意されたい。これらの図が特徴の説明を容易にすることを意図しているにすぎないことに留意されたい。これらの図は、クレームされている発明の網羅的な説明を、またはクレームされている発明の範囲に対する制限を、意図していない。加えて、解説されている例は、紹介されている全ての態様または利点を有する必要はない。ある特定の例と併せて説明されている態様または利点は、必ずしもその例に限定されるわけではなく、他のいずれかの例で、たとえ実践できると解説されていなくとも、または実践できると明確に説明されていなくとも、実践できる。さらに、本明細書で説明されている方法は、特定の作業順序で説明されることがあるが、他の例による他の方法が、より多くの作業を含む、またはより少ない作業を含む、他の様々な順序で実施されてもよい（例えば、様々な作業の種々の順次遂行または並行遂行を含む）。

【0016】

図１は、いくつかの例による外部メモリに接続されたプログラマブル集積回路（ＩＣ）１０２を示すブロック図である。プログラマブルＩＣ１０２はシステムオンチップ（ＳｏＣ）であってよく、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブルロジックデバイスであるＩＣを含み得、または該ＩＣであってよい。プログラマブルＩＣ１０２は、処理システム１０４と、ネットワークオンチップ（ＮｏＣ）１０６と、構成インターコネクト１０８と、１つまたは複数のプログラマブルロジック領域１１０ａ～１１０ｎ（総称的に、個別に、または集合的に、「プログラマブルロジック領域１１０」）と、メモリコントローラ１１２と、マルチギガビットトランシーバ（ＭＧＴ）１１４と、入出力ブロック（ＩＯ）１１６と、その他ＩＰ回路１１８とを備える。ＮｏＣ１０６は、ルーティングネットワーク１２０とＮｏＣ周辺インターコネクト（ＮＰＩ）１２２とを含む。

【0017】

一般的に、処理システム１０４は構成インターコネクト１０８を通じてプログラマブルロジック領域１１０に接続される。処理システム１０４、プログラマブルロジック領域１１０、メモリコントローラ１１２、ＭＧＴ１１４、ＩＯ１１６、およびその他ＩＰ回路１１８は、ＮｏＣ１０６（例えば、ルーティングネットワーク１２０）にも接続され、それ故、ＮｏＣ１０６（例えば、ルーティングネットワーク１２０）を通じて互いに通信可能に結合され得る。処理システム１０４、メモリコントローラ１１２、ＭＧＴ１１４、ＩＯ１１６、およびその他ＩＰ回路１１８は、プログラマブルロジック領域１１０からなる各サブセットにも接続される。例えば、処理システム１０４、ＩＯ１１６、およびその他ＩＰ回路１１８の各々は、プログラマブルロジック領域１１０ａに接続され、メモリコントローラ１１２およびＭＧＴ１１４の各々は、プログラマブルロジック領域１１０ｎに接続される。様々な回路がプログラマブルロジック領域１１０からなるいずれかのサブセットに接続されてよく、回路は、他のいずれかの回路と任意に組み合わせてプログラマブルロジック領域１１０からなる所与のサブセットに接続されてよい。加えて、いくつかの例では、メモリコントローラ１１２がＩＯ１１６のうちの少なくとも１つに接続されてよい。

【0018】

処理システム１０４は、１つまたは複数のプロセッサコアを含み得る。例えば、処理システム１０４は、いくつかのＡＲＭベースの組み込みプロセッサコアを含み得る。

【0019】

プログラマブルロジック領域１１０は、任意の数の構成可能ロジックブロック、ルックアップテーブル（ＬＵＴ）、デジタル信号処理ブロック、ランダムアクセスメモリブロック、その他、および以下で説明するようなプログラマブルインターコネクト素子を含み得る。プログラマブルロジック領域１１０は、処理システム１０４を使用して構成インターコネクト１０８を通じてプログラムまたは構成されてよい。例えば、構成インターコネクト１０８は、例えば、処理システム１０４（プラットフォーム管理コントローラ（ＰＭＣ）など）のプロセッサコアによるプログラマブルロジック領域１１０のファブリックのフレームベースプログラミングを可能にすることができる。

【0020】

ＮｏＣ１０６のルーティングネットワーク１２０は、種々のシステムまたは回路間でＮｏＣパケットのルーティングを提供する。ルーティングネットワーク１２０は、ＮｏＣマスタユニット（ＮＭＵ）とＮｏＣスレーブユニット（ＮＳＵ）との間の回線セグメントによって相互接続されたＮｏＣパケットスイッチを含む。それぞれのＮＭＵは、ＮｏＣ１０６にマスタ回路を接続する入口回路である。それぞれのＮＳＵは、スレーブエンドポイント回路にＮｏＣ１０６を接続する出口回路である。それぞれのＮｏＣパケットスイッチは、ＮｏＣパケットの切り替えを行う。それ故、ＮＭＵ、ＮｏＣパケットスイッチ、およびＮＳＵは、ＮＭＵ、回線セグメントによって相互接続されたＮｏＣパケットスイッチ、およびＮＳＵを介したマスタエンドポイント回路とスレーブエンドポイント回路との間の通信のためのチャネルを提供するように構成されてよい。ＮＭＵ、ＮｏＣパケットスイッチ、およびＮＳＵは、それぞれのＮＭＵ、ＮｏＣパケットスイッチ、およびＮＳＵを構成するように書き込まれるレジスタブロックも含む。レジスタブロックは、ＮＰＩ１２２を通じて書き込まれてよい。例えば、ＮＭＵ、ＮｏＣパケットスイッチ、およびＮＳＵを構成するようにレジスタブロックに書き込むために、処理システム１０４のＰＭＣは、ＮＰＩ１２２を通じてＮＭＵ、ＮｏＣパケットスイッチ、およびＮＳＵへメモリマップト書き込み要求を送信できる。ＮＰＩ１２２は、メモリマップト書き込み要求を適切なレジスタブロックへ配信できる相互接続ＮＰＩスイッチを含み得る。

【0021】

ＩＯ１１６は、プログラマブルＩＣ１０２を他の回路および／またはシステムと通信可能に結合するための任意の入出力回路であってよい。いくつかの例において、ＩＯ１１６は、高帯域幅メモリ（ＨＢＭ）インターフェイス回路、高密度入出力（ＨＤＩＯ）回路、ペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）回路、エクストリームパフォーマンスインプット／アウトプット（ＸＰＩＯ）回路、および／または同様のものを含み得る。その他ＩＰ回路１１８は、例えば、デジタルクロックマネージャ、アナログ－デジタルコンバータ、システム監視ロジック、および／または所与の実装のための任意の回路であってよい。いくつかの例において、メモリコントローラ１１２、ＭＧＴ１１４、ＩＯ１１６、および／またはその他ＩＰ回路１１８のうちの少なくともいくつかは、構成可能である。例えば、メモリコントローラ１１２、ＭＧＴ１１４、ＩＯ１１６、および／またはその他ＩＰ回路１１８は、ＮｏＣ１０６のＮＰＩ１２２を通じて構成可能であり得る。

【0022】

いくつかの例において、プログラマブルＩＣ１０２は、インターフェイスおよび制御ロジック回路１２４を含む。他の例において、インターフェイスおよび制御ロジック回路１２４は、（例えば、破線で示されているように）プログラマブルＩＣ１０２とは別個のＩＣ上にある。インターフェイスおよび制御ロジック回路１２４は、外部メモリ１２６に接続される。外部メモリ１２６は、例えば、単一または複数のダイ内のメモリであってよい。いくつかの例において、外部メモリ１２６は、高帯域幅メモリ（ＨＢＭ）として実装され得るダイナミックＲＡＭ（ＤＲＡＭ）などのランダムアクセスメモリ（ＲＡＭ）である。

【0023】

いくつかの例では、インターフェイスおよび制御ロジック回路１２４がメモリコントローラ１１２に直接接続されるが、他の例では、（例えば、図１で破線の矢印で示されているように）インターフェイスおよび制御ロジック回路１２４がプログラマブルＩＣ１０２のＩＯ１１６と別のＩＣのＩＯ１２８とを通じてメモリコントローラ１１２に通信可能に結合される。プログラマブルＩＣ１０２がインターフェイスおよび制御ロジック回路１２４を含むいくつかの例では、メモリコントローラ１１２がインターフェイスおよび制御ロジック回路１２４に直接接続され（例えば、介在する物理層（ＰＨＹ）インターフェイスがない）、次にインターフェイスおよび制御ロジック回路１２４が外部メモリ１２６に接続される。インターフェイスおよび制御ロジック回路１２４がプログラマブルＩＣ１０２とは別個のＩＣ内にあるいくつかの例では、メモリコントローラ１１２がインターフェイスおよび制御ロジック回路１２４に直接接続され（例えば、介在する物理層（ＰＨＹ）インターフェイスがない）、次にインターフェイスおよび制御ロジック回路１２４が外部メモリ１２６に接続される。インターフェイスおよび制御ロジック回路１２４がプログラマブルＩＣ１０２とは別個のＩＣ内にあるいくつかの例では、メモリコントローラ１１２がＩＯ１１６（例えば、ＨＢＭインターフェイス）に直接接続され、ＩＯ１１６は、インターフェイスおよび制御ロジック回路１２４に接続された別個のＩＣのＩＯ１２８（例えば、ＨＢＭインターフェイス）に接続される。次に、インターフェイスおよび制御ロジック回路１２４が外部メモリ１２６に接続される。それ故、これらの例では、メモリコントローラ１１２が外部メモリ１２６に通信可能に結合される。

【0024】

いくつかの例では、以下で詳述するように、プログラマブルＩＣ１０２、インターフェイスおよび制御ロジック回路１２４（別個のＩＣ上にある場合）、および外部メモリ１２６が、マルチチップ構造を形成するために積層されたダイに含められてよい。かかるマルチチップ構造はより小さいパッケージサイズを有することができ、縮減された加工を用いて製造されることができ、これにより、歩留まりを増大させ、マルチチップ構造の製造時間を短縮することができる。

【0025】

図２は、いくつかの例による図１のプログラマブルＩＣ１０２として実装できるプログラマブルＩＣ２００のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を示す。プログラマブルＩＣ２００は、構成可能ロジックブロック（ＣＬＢ）２０２、ランダムアクセスメモリブロック（ＢＲＡＭ）２０４、信号処理ブロック（ＤＳＰ）２０６、入出力ブロック（ＩＯＢ）２０８、構成およびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）２１０、特殊入出力ブロック（Ｉ／Ｏ）２１２（例えば、構成ポートおよびクロックポート）、およびデジタルクロックマネージャ、システム監視ロジックなどのその他プログラマブルロジック２１４を含む、多数の異なるプログラマブルタイルを含む。プログラマブルＩＣ２００は、ＭＧＴ２１６、メモリコントローラ（ＭＣ）２１８、インターフェイスおよび制御ロジック回路（ＩＮＴ／ＣＮＴＬ）２２０、およびＰＣＩｅインターフェイス、アナログ－デジタルコンバータ（ＡＤＣ）などのその他ＩＰ回路２２２などの境界回路も含み得る。境界回路もプログラム可能であり得る。

【0026】

一部のＦＰＧＡでは、図２に含まれている例に示されているように、それぞれのプログラマブルタイルが、同じタイルの中のプログラマブルロジック素子の入力および出力端子２３２に至る接続を有する少なくとも１つのプログラマブルインターコネクト素子（ＩＮＴ）２３０を含み得る。それぞれのプログラマブルインターコネクト素子２３０は、同じタイル内か別のタイル内の隣接するプログラマブルインターコネクト素子のインターコネクトセグメント２３４に至る接続も含み得る。それぞれのプログラマブルインターコネクト素子２３０は、ロジックブロック（図示せず）間の一般ルーティングリソースのインターコネクトセグメント２３６に至る接続も含み得る。一般ルーティングリソースは、インターコネクトセグメント（例えば、インターコネクトセグメント２３６）のトラックを備えるロジックブロック（図示せず）と、インターコネクトセグメントを接続するスイッチブロック（図示せず）との間にルーティングチャネルを含み得る。一般ルーティングリソースのインターコネクトセグメント（例えば、インターコネクトセグメント２３６）は、１つまたは複数のロジックブロックにまたがり得る。プログラマブルインターコネクト素子２３０は、一般ルーティングリソースと共に、図示されているＦＰＧＡのためのプログラマブルインターコネクト構造を実装する。

【0027】

一例示的実装において、ＣＬＢ２０２は、ユーザロジックを実装するようにプログラムできる構成可能ロジック素子（ＣＬＥ）２４０と、さらに単一のプログラマブルインターコネクト素子２３０とを含み得る。ＢＲＡＭ２０４は、１つまたは複数のプログラマブルインターコネクト素子２３０に加えて、ＢＲＡＭロジック素子（ＢＲＬ）２４２を含み得る。通常、１つのタイルに含まれるプログラマブルインターコネクト素子２３０の数は、タイルの高さに左右される。図示されている例では、ＢＲＡＭ２０４が５つのＣＬＢ２０２と同じ高さを有しているが、別の数（例えば、４つ）が使用されてもよい。信号処理ブロック２０６は、適当数のプログラマブルインターコネクト素子２３０に加えて、ＤＳＰロジック素子（ＤＳＰＬ）２４４を含み得る。ＩＯＢ２０８は、例えば、１個のプログラマブルインターコネクト素子２３０に加えて、２個の入出力ロジック素子（ＩＯＬ）２４６を含み得る。当業者にとって明白となるように、例えば、入出力ロジック素子２４６に接続される実際のＩ／Ｏパッドは通常、入出力ロジック素子２４６の面積に制限されない。

【0028】

図示されている例では、ダイの中心に近い水平エリアが、構成およびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）２１０に、ならびに場合によっては他の制御ロジックに、使用される。この水平エリアまたは列から延びる垂直列２４８は、ＦＰＧＡの全幅にわたってクロックと構成信号を分配するために使用される。

【0029】

図２に示されたアーキテクチャを利用する一部のＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列構造を乱す追加のロジックブロックを含み得る。追加のロジックブロックはプログラマブルブロックおよび／または専用ロジックであってよい。

【0030】

図２が専ら例示的なＦＰＧＡアーキテクチャを示すことを意図していることに留意されたい。例えば、行内のロジックブロックの数、行の相対的な幅、行の数と順序、行に含まれるロジックブロックのタイプ、ロジックブロックの相対的なサイズ、および図２の最上部に含まれているインターコネクト／ロジック実装は、単なる一例である。例えば、実際のＦＰＧＡでは、ユーザロジックの効率的な実装を促進するために、通常はＣＬＢが現れる場所にはどこでも２つ以上の隣接ＣＬＢ行が含まれるが、隣接ＣＬＢ行の数は、ＦＰＧＡの全体的なサイズに応じて異なる。

【0031】

図３は、いくつかの例によるマルチチップ構造の概略回路図である。図３のマルチチップ構造は、プログラマブルＩＣ１０２とメモリ３０２とを含み、メモリ３０２は、プログラマブルＩＣ１０２を含むダイ上に積層された複数のダイ内にあってよい。図３で簡略化されているように、プログラマブルＩＣ１０２は、プログラマブルロジック領域１１０と、バス３０４と、メモリコントローラ１１２と、インターフェイスおよび制御ロジック回路１２４とを含む。プログラマブルロジック領域１１０（または処理システム１０４および／もしくはＮｏＣ１０６などの他のサブシステム）は、バス３０４を通じてメモリコントローラ１１２に接続され、バス３０４は、例えばアドバンストエクステンシブルインターフェイス（ＡＸＩ）バスであってよい。メモリコントローラ１１２は、インターフェイスおよび制御ロジック回路１２４に接続される。

【0032】

メモリ３０２の各々は、複数のメモリスライス３０６を含む。いくつかの例において、それぞれのメモリスライス３０６は、２ギガバイト（Ｇｂ）のメモリまたは他のサイズであってよい。メモリ３０２の各々はＤＲＡＭを実装でき、さらにＨＢＭを実装できる。いくつかの例において、メモリ３０２の各々は３２ＧｂのＨＢＭ ＤＲＡＭを実装できる。インターフェイスおよび制御ロジック回路１２４は、メモリ３０２のメモリスライス３０６に接続される。インターフェイスおよび制御ロジック回路１２４は、メモリコントローラ１１２からの読み取りおよび書き込み要求を復号でき、それに応じて、メモリ３０２から読み取りまたは書き込むためにメモリ３０２へネイティブ信号を送信できる。読み取りおよび書き込み要求を標準形態でパッケージするための、ならびに読み取りおよび書き込み要求を標準形態からアンパッケージするための、標準物理層インターフェイス回路は、メモリコントローラ１１２とメモリ３０２のメモリスライス３０６との間にない。例えば、メモリ３０２がＨＢＭを実装する場合は、メモリコントローラ１１２とメモリスライス３０６との間にＨＢＭインターフェイスはない。

【0033】

図４は、いくつかの例による別のマルチチップ構造の概略回路図である。図４のマルチチップ構造は図３のマルチチップ構造に類似しているが、ただし、プログラマブルＩＣ１０２を含むダイ上にはメモリ３０２を含む２つのダイ積層体が積層されている。メモリ３０２を含む追加のダイ積層体に対応するため、プログラマブルＩＣ１０２は、追加のバス３０４と、メモリコントローラ１１２と、インターフェイスおよび制御ロジック回路１２４とをさらに含む。

【0034】

図３および４の例では、インターフェイスおよび制御ロジック回路１２４がプログラマブルＩＣ１０２を含むそれぞれのダイに含まれている。他の例では、（プログラマブルＩＣ１０２を含むダイとは別個の）別の制御ダイがインターフェイスおよび制御ロジック回路１２４を含んでよく、プログラマブルＩＣ１０２を含むダイとメモリ３０２を含むダイ積層体との間に置かれてよい。かかる例の概略回路図は、別個の制御ダイを示すことを除いて、図３および４と同じになる。

【0035】

図５は、いくつかの例によるさらなるマルチチップ構造の概略回路図である。図５のマルチチップ構造は、メモリコントローラ１１２とメモリスライス３０６との間に（例えば、ＰＨＹインターフェイスとして）ＨＢＭインターフェイスを実装する。図５のマルチチップ構造は、プログラマブルＩＣ１０２と、制御ＩＣ５０２と、メモリ３０２とを含み、制御ＩＣ５０２は、プログラマブルＩＣ１０２を含むダイ上に積層された、該ダイとは別個のダイ内にあり、メモリ３０２は、制御ＩＣ５０２を含むダイ上に積層された複数のダイ内にあってよい。図５で簡略化されているように、プログラマブルＩＣ１０２は、プログラマブルロジック領域１１０と、バス３０４と、メモリコントローラ１１２と、ＨＢＭインターフェイス（ＨＢＭ ＰＨＹ）５０４とを含む。プログラマブルロジック領域１１０（または処理システム１０４および／もしくはＮｏＣ１０６などの他のサブシステム）は、バス３０４を通じてメモリコントローラ１１２に接続され、メモリコントローラ１１２はＨＢＭインターフェイス５０４に接続される。ＨＢＭインターフェイス５０４は、メモリコントローラ１１２からの読み取りおよび書き込み要求を、例えば、標準ＨＢＭ形式にパッケージし、なおかつメモリ３０２からの応答を標準ＨＢＭ形式からメモリコントローラ１１２によって使用可能な形式にアンパックするように構成される。

【0036】

制御ＩＣ５０２は、ＨＢＭインターフェイス（ＨＢＭ ＰＨＹ）５０６とインターフェイスおよび制御ロジック回路１２４とを含む。制御ＩＣ５０２のＨＢＭインターフェイス５０６は、プログラマブルＩＣ１０２のＨＢＭインターフェイス５０４に接続される。ＨＢＭインターフェイス５０６は、ＨＢＭインターフェイス５０４からの読み取りおよび書き込み要求を、例えば、標準ＨＢＭ形式からインターフェイスおよび制御ロジック回路１２４によって使用可能なネイティブ形式にアンパックし、なおかつメモリ３０２からの応答を、プログラマブルＩＣ１０２のＨＢＭインターフェイス５０４へ送信するために、標準ＨＢＭ形式にパッケージするように構成される。インターフェイスおよび制御ロジック回路１２４は、ＨＢＭインターフェイス５０６からの読み取りおよび書き込み要求を復号でき、それに応じて、様々なメモリダイ上のメモリ３０２から読み取りまたは書き込むためにメモリ３０２へネイティブ信号を送信できる。図５の概略回路図は、図３および４の違いと同様に、単一のメモリダイ積層体を実装する形に修正できる。

【0037】

図６は、いくつかの例によるプリント回路基板（ＰＣＢ）６０２上のマルチチップ構造の構成である。このマルチチップ構造は、パッケージ基板６０４と、パッケージ基板６０４上のベースダイ６０６と、ベースダイ６０６上に積層されたメモリダイ６０８とを含む。ベースダイ６０６は、図３および／または４などのプログラマブルＩＣ１０２を含み、メモリダイ６０８は、図３および／または４などのメモリ３０２を各々含む。

【0038】

このマルチチップ構造は４つの積層されたメモリダイ６０８からなる積層体を含んでいるが、他の例は、任意の数の積層で任意の数のメモリダイ６０８を実装してよい。それぞれのメモリダイ６０８は、メモリダイ６０８のアクティブ面に取り付けられ、なおかつ下位ダイの裏面に取り付けられた、マイクロバンプなどの外部コネクタ６１０を有する。それぞれのメモリダイ６０８は、それぞれのメモリダイ６０８のメモリ３０２が上に形成された半導体基板の中を通る基板貫通ビア（ＴＳＶ）を含み得る。これらのＴＳＶは、上位メモリダイ６０８のメモリ３０２を、それぞれのメモリダイ６０８に、および／または下位ダイに、電気的に接続するように実装されてよい。

【0039】

ベースダイ６０６のプログラマブルＩＣ１０２は、図３および／または４に示されたインターフェイスおよび制御ロジック回路１２４を含む。メモリダイ６０８の積層体の底部メモリダイ６０８は、底部メモリダイ６０８のアクティブ面とベースダイ６０６の裏面とに取り付けられた外部コネクタ６１０を有する。ベースダイ６０６は、例えば、プログラマブルＩＣ１０２が上に形成された半導体基板の中を通るＴＳＶを含み得る。これらのＴＳＶは、上位メモリダイ６０８のメモリ３０２をプログラマブルＩＣ１０２に電気的に接続するように実装されてよい。ベースダイ６０６は、ベースダイ６０６のアクティブ面に取り付けられ、なおかつパッケージ基板６０４の第１の面に取り付けられた、コントロールドコラプスチップコネクション（Ｃ４）バンプなどの外部コネクタ６１２をさらに有する。第１の面とは反対側のパッケージ基板６０４の第２の面は、ボールグリッドアレイ（ＢＧＡ）ボールなどの外部コネクタ６１４が取り付けられ、外部コネクタ６１４はさらにＰＣＢ６０２に取り付けられている。

【0040】

図７は、いくつかの例によるＰＣＢ６０２上のマルチチップ構造の別の構成である。このマルチチップ構造は、パッケージ基板６０４と、パッケージ基板６０４上のベースダイ６０６と、ベースダイ６０６上の制御ダイ７０２と、制御ダイ７０２上に積層されたメモリダイ６０８とを含む。ベースダイ６０６は、インターフェイスおよび制御ロジック回路１２４がない、図３および／または４などのプログラマブルＩＣ１０２を含む。制御ダイ７０２は、図３および／または４などのインターフェイスおよび制御ロジック回路１２４を含む制御ＩＣを含む。メモリダイ６０８は、図３および／または４などのメモリ３０２を各々含む。

【0041】

図６のように、図７のマルチチップ構造は４つの積層されたメモリダイ６０８からなる積層体を含んでいるが、他の例は、任意の数の積層で任意の数のメモリダイ６０８を実装してよい。メモリダイ６０８の積層体の底部メモリダイ６０８は、底部メモリダイ６０８のアクティブ面と制御ダイ７０２の裏面とに取り付けられた外部コネクタ６１０を有する。制御ダイ７０２は、例えば、制御ダイ７０２のロジック構造（例えば、トランジスタ）が上に形成された半導体基板の中を通るＴＳＶを含み得る。これらのＴＳＶは、上位メモリダイ６０８のメモリ３０２を、制御ダイ７０２の制御ＩＣ（例えば、インターフェイスおよび制御ロジック回路１２４）および／またはプログラマブルＩＣ１０２に電気的に接続するように実装されてよい。制御ダイ７０２のアクティブ面は、ベースダイ６０６の裏面に取り付けられる。例えば、制御ダイ７０２のアクティブ面は、例えば、ウェハ接合や他の接合技術による酸化物－酸化物および／または金属－金属接合によって、ベースダイ６０６の裏面に接合されてよい。ベースダイ６０６は、ベースダイ６０６のアクティブ面に取り付けられ、なおかつパッケージ基板６０４の第１の面に取り付けられた、外部コネクタ６１２を有する。第１の面とは反対側のパッケージ基板６０４の第２の面は、外部コネクタ６１４に取り付けられ、外部コネクタ６１４はさらにＰＣＢ６０２に取り付けられている。

【0042】

図８は、いくつかの例によるＰＣＢ６０２上のマルチチップ構造の別の構成である。このマルチチップ構造は、パッケージ基板６０４と、パッケージ基板６０４上のベースダイ６０６と、ベースダイ６０６上の制御ダイ８０２と、制御ダイ８０２上に積層されたメモリダイ６０８とを含む。ベースダイ６０６は、図５などのプログラマブルＩＣ１０２を含む。より具体的に述べると、プログラマブルＩＣ１０２は図５に示されたＨＢＭインターフェイス５０４も含む。制御ダイ８０２は、図５などの制御ＩＣ５０２を含む。より具体的に述べると、制御ダイ８０２の制御ＩＣ５０２は、図５に示されたインターフェイスおよび制御ロジック回路１２４とＨＢＭインターフェイス５０６とを含む。メモリダイ６０８は、図５などのメモリ３０２を各々含む。

【0043】

図６のように、図８のマルチチップ構造は４つの積層されたメモリダイ６０８からなる積層体を含んでいるが、他の例は、任意の数の積層で任意の数のメモリダイ６０８を実装してよい。メモリダイ６０８の積層体の底部メモリダイ６０８は、底部メモリダイ６０８のアクティブ面と制御ダイ８０２の裏面とに取り付けられた外部コネクタ６１０を有する。制御ダイ８０２は、例えば、制御ＩＣ５０２のロジック構造（例えば、トランジスタ）が上に形成された半導体基板の中を通るＴＳＶを含み得る。これらのＴＳＶは、上位メモリダイ６０８のメモリ３０２を、制御ダイ８０２の制御ＩＣ５０２および／またはプログラマブルＩＣ１０２に電気的に接続するように実装されてよい。制御ダイ８０２は、制御ダイ８０２のアクティブ面に取り付けられ、なおかつベースダイ６０６の裏面に取り付けられた、マイクロバンプなどの外部コネクタ８０４を有する。ベースダイ６０６は、ベースダイ６０６のアクティブ面に取り付けられ、なおかつパッケージ基板６０４の第１の面に取り付けられた、外部コネクタ６１２を有する。第１の面とは反対側のパッケージ基板６０４の第２の面は、外部コネクタ６１４に取り付けられ、外部コネクタ６１４はさらにＰＣＢ６０２に取り付けられている。

【0044】

図６から８に関して説明された様々なマルチチップ構造が所定の向きを有する様々なダイと共に説明されてきたが（例えば、他のダイの裏面に取り付けられたダイの特定のアクティブ面）、かかる向きは例として提供されている。どのダイ（例えば、いずれかのベースダイ６０６、メモリダイ６０８、制御ダイ７０２、および／または制御ダイ８０２）でも、例えば、上で提供されている説明に対して反転させることができ、または任意の他の向きを有することができる。

【0045】

上述したマルチチップ構造は、プログラム的にアクセス可能な高密度メモリデバイスであってよい。ＨＢＭロジックと積層技術を利用する高密度メモリを有するプログラマブルデバイスは、上述した構造によって実装され得る。より迅速かつ簡素な製造と、より低コストの製造と、より少ない電力消費量を伴いながら、プログラマブルＩＣ（例えば、ＦＰＧＡ）に関わる性能上のメリットが維持され得る。

【0046】

いくつかの例は、様々なプログラマブルＩＣで実装され得る。例えば、プログラマブルＩＣは、例えば、構成可能な入出力回路とインターフェイスを備える特定用途向け標準品（ＡＳＳＰ）ＩＣであってよい。いくつかの例は、ｎ ｘ ＰＣＩｅ Ｇｅｎｘ、ｎ ｘ １００ＧＥ、ｎ ｘ ４０Ｇ、ｎ ｘ １０ＧＥ、１１２Ｇ ＰＡＭ４などのホストインターフェイスを備えるマルチポート型メモリで実装され得る。

【0047】

図９は、いくつかの例によるマルチチップ構造を形成するための方法９００のフローチャートである。ブロック９０２では、ベースダイが形成される。このベースダイは、例えば、図６から８のベースダイ６０６であってよく、ベースダイにプログラマブルＩＣとＴＳＶを実装する表面および裏面半導体加工によって形成されてよい。

【0048】

オプションとして、ブロック９０４では、制御ダイが形成される。この制御ダイは、例えば、図７および／または８の制御ダイ７０２および／または８０２であってよく、同様に、制御ダイに制御ＩＣとＴＳＶを実装する表面および裏面半導体加工によって形成されてよい。オプションとして、ブロック９０６では、制御ダイがベースダイに取り付けられる。例えば、制御ダイは、制御ダイとベースダイの加工中に（例えば、ダイを分離する前に）、ウェハ－ウェハ接合によってベースダイに接合されてよい。別の一例として、制御ダイは、マイクロバンプなどの外部コネクタを使用してベースダイに取り付けられてよく、これは、制御ダイをベースダイに取り付けるために外部コネクタをリフローすることを含み得る。いくつかの例では、図６のマルチチップ構造を形成するなどのために、制御ダイが実装されず、それ故、ブロック９０４で制御ダイを形成することと、ブロック９０６で制御ダイをベースダイに取り付けることは省略されてよい。

【0049】

ブロック９０８では、メモリダイの積層体が形成される。このメモリダイの積層体は、例えば、図６から８のメモリダイ６０８であってよく、それぞれのメモリダイは、メモリダイにメモリとＴＳＶを実装する表面および裏面半導体加工によって形成されてよく、ただし、最上部のメモリダイは裏面半導体加工とＴＳＶを省略してよい。メモリダイは、マイクロバンプなどの外部コネクタを使用するなどして積層体内で互いに取り付けられてよく、これは、メモリダイを共に取り付けるために外部コネクタをリフローすることを含み得る。

【0050】

ブロック９１０では、メモリダイの積層体がベースダイに取り付けられ、または制御ダイが実装される場合は制御ダイに取り付けられる。メモリダイの積層体は、マイクロバンプなどの外部コネクタを使用して、（例えば、図６のように）ベースダイに、または（例えば、図７または８のように）制御ダイに、取り付けられてよく、これは、メモリダイの積層体をベースダイまたは制御ダイに取り付けるために外部コネクタをリフローすることを含み得る。上で指摘したように、作業順序は変えられてよい。例えば、図８のように制御ダイが実装される場合は、制御ダイがベースダイに取り付けられる前に、メモリダイの積層体が制御ダイに取り付けられてよい。

【0051】

ブロック９１２では、ベースダイがパッケージ基板に取り付けられる。このパッケージ基板は、例えば、図６から８のパッケージ基板６０４であってよく、Ｃ４バンプなどの外部コネクタを使用してベースダイに取り付けられてよく、これは、ベースダイをパッケージ基板に取り付けるために外部コネクタをリフローすることを含み得る。

【0052】

ブロック９１４では、パッケージ基板がＰＣＢに取り付けられる。このＰＣＢ基板は、例えば、図６から８のＰＣＢ６０２であってよく、ＢＧＡボールなどの外部コネクタを使用してパッケージ基板に取り付けられてよく、これは、パッケージ基板をＰＣＢに取り付けるために外部コネクタをリフローすることを含み得る。

【0053】

いくつかの例によると、マルチチップ構造は、パッケージ基板と、第１のダイと、第２のダイとを含む。第１のダイはプログラマブル集積回路を含む。プログラマブル集積回路はメモリコントローラを含む。第１のダイはパッケージ基板上にあって、パッケージ基板に取り付けられる。第２のダイはメモリを含む。第２のダイは第１のダイ上に積層される。メモリはメモリコントローラに通信可能に結合される。

【0054】

上記のマルチチップ構造のいくつかの例において、第１のダイは半導体基板を含み得る。この半導体基板の中には基板貫通ビア（ＴＳＶ）が通ってよい。メモリコントローラはＴＳＶを通じてメモリに通信可能に結合されてよい。

【0055】

上記のマルチチップ構造のいくつかの例において、第２のダイは、外部電気コネクタによってパッケージ基板とは反対側の第１のダイの面に取り付けられてよい。

【0056】

上記のマルチチップ構造のいくつかの例において、物理層インターフェイスは、メモリコントローラとメモリとの間に通信可能に電気的に配置されなくてよい。

【0057】

上記のマルチチップ構造のいくつかの例において、第１のダイは制御ロジック回路を含み得、制御ロジック回路は、メモリコントローラとメモリとの間に通信可能に配置されてよい。

【0058】

いくつかの例において、上記のマルチチップ構造は、制御ロジック回路を含む第３のダイをさらに含み得る。第３のダイは、パッケージ基板とは反対側の第１のダイの面上に積層され、なおかつ該面に取り付けられてよい。第２のダイは、第１のダイとは反対側の第３のダイの面上に積層され、なおかつ該面に取り付けられてよい。制御ロジック回路は、メモリコントローラとメモリとの間に通信可能に配置されてよい。第３のダイは第１のダイに接合されてよい。第３のダイは、外部電気コネクタによってパッケージ基板とは反対側の第１のダイの面に取り付けられてよい。第２のダイは、外部電気コネクタによって第１のダイとは反対側の第３のダイの面に取り付けられてよい。物理層インターフェイスは、メモリコントローラとメモリとの間に通信可能に電気的に配置されなくてよい。第１のダイは、メモリコントローラに通信可能に結合された第１の物理層インターフェイスを含み得る。第３のダイは、第１の物理層インターフェイスと制御ロジック回路とに通信可能に結合され、第１の物理層インターフェイスと制御ロジック回路との間にある、第２の物理層インターフェイスを含み得る。

【0059】

上記のマルチチップ構造のいくつかの例において、プログラマブル集積回路はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を含む。

【0060】

いくつかの例によると、マルチチップ構造を形成する方法は、第２のダイ上に第１のダイを積層することと、第１のダイをパッケージ基板に取り付けることとを含む。第１のダイはメモリを含む。第２のダイはプログラマブル集積回路を含む。プログラマブル集積回路はメモリコントローラを含む。メモリコントローラは、第２のダイ上に積層された第１のダイによってメモリに通信可能に結合される。

【0061】

上記の方法のいくつかの例において、第２のダイ上に第１のダイを積層することは、外部電気コネクタによって第１のダイを第２のダイに取り付けることを含み得、第２のダイは制御ロジック回路を含み得、制御ロジック回路は、メモリコントローラとメモリとの間に通信可能に配置され、物理層インターフェイスは、メモリコントローラとメモリとの間に通信可能に電気的に配置されなくてよい。

【0062】

いくつかの例において、上記の方法は、第２のダイに第３のダイを取り付けることをさらに含み得る。第１のダイは第３のダイに取り付けられてよい。第３のダイは制御ロジック回路を含み得る。制御ロジック回路は、メモリコントローラとメモリとの間に通信可能に配置されてよい。

【0063】

いくつかの例によると、マルチチップ構造は、パッケージ基板と、第１のダイと、第２のダイとを含む。第１のダイは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）とメモリコントローラとを含む。第１のダイはパッケージ基板上にあって、パッケージ基板に取り付けられる。第２のダイはメモリを含む。第２のダイは、パッケージ基板とは反対側の第１のダイの面上に積層される。メモリはメモリコントローラに通信可能に結合される。

【0064】

上記のマルチチップ構造のいくつかの例において、物理層インターフェイスは、メモリコントローラとメモリとの間に通信可能に電気的に配置されなくてよい。

【0065】

上記のマルチチップ構造のいくつかの例において、第１のダイは制御ロジック回路を含み得る。この制御ロジック回路は、メモリコントローラとメモリとの間に通信可能に配置されてよい。

【0066】

いくつかの例において、上記のマルチチップ構造は、制御ロジック回路を備える第３のダイをさらに含み得る。第３のダイは、パッケージ基板とは反対側の第１のダイの面上に積層され、なおかつ該面に取り付けられてよい。第２のダイは、第１のダイとは反対側の第３のダイの面上に積層され、なおかつ該面に取り付けられてよい。制御ロジック回路は、メモリコントローラとメモリとの間に通信可能に配置されてよい。第１のダイは、メモリコントローラに通信可能に結合された第１の物理層インターフェイスを含み得る。第３のダイは、第１の物理層インターフェイスと制御ロジック回路とに通信可能に結合され、第１の物理層インターフェイスと制御ロジック回路との間にある、第２の物理層インターフェイスを含み得る。

【0067】

前述の内容は特定の例を対象としているが、それらの例の基本的範囲から逸脱することなく別のさらなる例を考案することができ、それらの例の範囲は以下の特許請求の範囲によって決定づけられる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】